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L’INVERTER
CMOS
Courtesy of Massimo Barbaro
Parametri Fondamentali dei gate logici
CMOS
Funzione logica
 Affidabilità, Robustezza
 Area
 Prestazioni

Velocità (ritardi)
Consumo di potenza
Energia
Courtesy of Massimo Barbaro
Caratteristica Vin/Vout ideale
Vout
Guadagno
Infinito
VDD
Vin
Vout
Ri = 
Ro = 0
g= 
Ri = impedenza di ingresso
Vin
0
VDD/2
Ro = impedenza di Uscita
VDD
Courtesy of Massimo Barbaro
Inverter CMOS
Tensione di alimentazione,
storicamente 5V ma ormai,in
tecnologie moderne, puòessere
3.3V, 2.5V, 1.8V, 1.2V, 0.9V
Tensione di uscita
NMOS
E’ chiamato CMOS, da
Complementary MOS
perché sfrutta entrambi i
tipi di MOS (P e N)
Courtesy of Massimo Barbaro
Interruttore NMOS
RON
D
E’ sicuramente
acceso se
VG=VDD
E’ sicuramente
Spento se
VG= 0
Il terminale di source è
(tipicamente) quello in basso
ed è collegato alla massa (es
NMOS dell inverter CMOS)
Circuito
aperto
Courtesy of Massimo Barbaro
Interruttore PMOS
RON
E’ sicuramente
acceso se
VG=0
D
Il terminale di source è
(tipicamente) quello in alto ed
è collegato all’alimentazione
E’ sicuramente
Spento se
VG= VDD
Circuito
aperto
Courtesy of Massimo Barbaro
Inverter: funzionamento di massima
Courtesy of Massimo Barbaro
Inverter: funzionamento di
massima
Ma perché possiamo affermare
che la corrente è esattamente
uguale a zero?
La corrente non può scorrere verso
massa perché lo NMOS è
interdetto (Vin = 0).
Inoltre il carico (il circuito a valle)
sarà necessariamente un circuito
dello stesso tipo (nel caso più
semplice un altro inverter uguale,
come in figura) e perciò presenterà
in ingresso i gate di un nmos ed un
pmos che sono circuiti aperti e
NON assorbono corrente.
Courtesy of Massimo Barbaro
Inverter: VTC





Se il comportamento di massima è giustamente quello di un
inverter come è la VTC?
E’ necessario costruirla per punti conoscendo le curve
caratteristiche dei due MOS al variare della tensione gatesource.
Procedimento: si impone che le correnti del pmos e del nmos
siano uguali (lo sono perché non ci sono altri possibili percorsi
per la corrente). Graficamente questo significa disegnare le
caratteristiche dei due mos sullo stesso grafico e trovare i punti
di intersezione
Nel caso del NMOS: VGS=Vin , VDS=Vout
Nel caso del PMOS: VSG=VDD-Vin, VSD=VDD-Vout
Courtesy of Massimo Barbaro
Inverter: VTC
E’ necessario mettere in relazione le
grandezze della VTC ossia ingresso
(Vin) ed uscita ( Vout) con le tensioni che
determinano la corrente dei MOS ossia
VDSn (VSDp) e VGSn (VSGp).
IDn = IDp
Dn
Perché la corrente
non può andare
da nessun’altra
parte
Courtesy of Massimo Barbaro
Inverter: Costruzione VTC per
via grafica
Courtesy of Massimo Barbaro
Inverter: VTC
Vout
Vout = Vin
Vout = Vin + |VTP |
VDD
c
c
VM
PMOS OFF
NMOS OFF
½ VDD
Vout = Vin - VTN
b
a
e
|VTP |
Vin
-VTN
VTN
VM
VDD - |VTP |
VDD
Courtesy of Massimo Barbaro
Inverter VTC

La caratteristica è divisa in 5 zone






Pmos in triodo, nmos spento (a)
Pmos in triodo, nmos in saturazione (b)
Pmos in saturazione, nmos in saturazione (c)
Pmos in saturazione, nmos in triodo (d)
Pmos off, nmos in triodo (e)
Infatti lo NMOS è:
 Off se Vin<VTn
 In triodo se Vout < Vin -VTn, in saturazione altrimenti

Infatti il PMOS è:
 Off se Vin>VDD-|VTp|
 In triodo se Vout> Vin + |VTP|, in saturazione altrimenti
Courtesy of Massimo Barbaro
Calcolo dei
parametri statici
dell’
inverter CMOS
Courtesy of Massimo Barbaro
Parametri statici

Una volta ottenuta la VTC dell’inverter si possono
ricavare i parametri statici. Banalmente:
 VOH = VDD
 VOL = 0

Per ricavare VIL, VIH e VM bisogna utilizzare le
equazioni dei MOS
Courtesy of Massimo Barbaro
Inverter: calcolo di VM
La soglia logica (VM) si trova imponendo che le due correnti siano uguali e
Vout = Vin. Tale condizione si verificherà nella zona (c) dove entrambi i MOS
sono in saturazione.
2
2
∙
con
1
Courtesy of Massimo Barbaro
Inverter: dimensionamento per VM
E’ possibile, ovviamente, ricavare, a partire dall’equazione precedente, le
dimensioni da dare ai transistor (o meglio i loro rapporti) per ottenere una
precisa VM.
Ricordando che:
Courtesy of Massimo Barbaro
Soglia logica: considerazioni




La soglia logica è funzione del rapporto fra i fattori di forma del pmos e del
nmos.
La condizione ideale (che rende la caratteristica simmetrica e massimizza i
margini di rumore) è quella in cui VM=VDD/2
In un circuito tipico, in cui si punta a minimizzare le dimensioni totali, le due
lunghezze saranno uguali e pari alla lunghezza minima consentita dal processo
Tipicamente, in processi moderni:
 Le tensioni di soglia di NMOS e PMOS sono uguali
 La mobilità degli elettroni è circa 3-4 volte quella delle lacune

Se ne ricava che, per posizionare la soglia logica al centro dell’intervallo, è
richiesto (se Ln=Lp=Lmin):
 Wp = (μn/μp ) Wn =  Wn ≈ μn/μp Wn
Il rapporto fra le dimensioni del PMOS e del NMOS dovrebbe quindi essere 2.5 ma
tipicamente, grosse variazione di Wp non modificano di molto la soglia logica, un
valore ottimo spesso utilizzato è quello di Wp/Lp=2Wn/Ln il che porta la soglia
vicino a VDD/2 (anche se non esattamente uguale) e mantiene le dimensioni
dell’inverter ridotte.
Courtesy of Massimo Barbaro
Margini di rumore



Per calcolare i margini di rumore è necessario trovare VIL e VIH.
Questo calcolo è complesso se si usano le definizioni standard.
Modificheremo quindi la definizione dei due valori approssimando la
VTC come una curva spezzata, costituita da 3 tratti
VIL viene ora definito come il punto di intersezione della retta centrale
(a pendenza g) con VOH e VIH come l’intersezione con VOL
Courtesy of Massimo Barbaro
Margini di rumore
Sappiamo già che:
VOH=VDD
VOL=0
g = dVOUT / dVIN
Possiamo calcolare VIH e VIL geometricamente:
Il guadagno g è ovviamente un numero numero negativo che deve essere
calcolato.
Courtesy of Massimo Barbaro
Margine di Rumore VIL
Si ottiene VIL risovendo il sistema
‘
‘
‘
Se K’n = K’p
e se VTN = |VTP | = VT
Courtesy of Massimo Barbaro
Margine di Rumore VIH
Si ottiene VIH risovendo il sistema
‘
‘
‘
Se K’n = K’p
e se VTN = |VTP | = VT
Courtesy of Massimo Barbaro
Dimensionamento: considerazioni



Si è visto che la condizione Wp/Lp=2Wn/Ln rende la
caratteristica simmetrica, posiziona la soglia logica
vicino al centro del range di tensioni e massimizza,
contemporaneamente, i due margini di rumore
Cosa succede se la condizione non è verificata?
Qualitativamente si può pensare in questo modo:
quando Wp/Lp<2Wn/Ln lo NMOS è più conduttivo
(assorbe più corrente) quindi è più difficile spegnerlo
per portare l’uscita a 0 quindi la soglia logica si
sposta verso il basso. L’opposto avviene se
Wp/Lp>2Wn/Ln
Courtesy of Massimo Barbaro
Dimensionamento


Poiché l’obiettivo finale è sempre quello di avere i dispositivi più piccoli
possibili (anche perché sono più veloci) per ottenere Wp/Lp=2Wn/Ln si
agisce sulle larghezze (W) dei due MOS imponendo per ciascuno la
lunghezza minima ottenibile per una data tecnologia
Sarà quindi
 Ln=Lp=Lmin
 Wp= 2 Wn


Nello schematico di un circuito digitale, dunque, affianco ad un
transistor si mette un numero che rappresenta la sua W (espressa in
micron) dando per scontato che la L sia la minima possibile.
In tecnologie moderne (2014) la lunghezza di canale considerata allo
stato dell’arte arriva a Lmin= 28nm. Attualmente si sperimentano
tencologie con Lmin = 10nm
Courtesy of Massimo Barbaro
Caratteristiche statiche: riassunto





Le tensioni nominali di uscita sono rispettivamente VDD e 0 dunque
coprono il massimo range di tensioni possibile (massimizzando i
margini di rumore).
Il valore delle tensioni nominali VOH e VOL NON dipende dalle
dimensioni dei MOS (logica ratioless, ossia NON a rapporto)
In condizioni statiche esiste sempre un percorso a bassa impedenza
verso massa o verso l’alimentazione (a seconda che sia chiuso lo
NMOS o il PMOS)
In condizioni statiche NON esiste un percorso di corrente diretto fra
alimentazione e massa
L’impedenza di ingresso è molto elevata (virtualmente infinita)
perché rappresentata dal gate di un MOS
Courtesy of Massimo Barbaro
Tecnologia CMOS
Capacità parassite
Courtesy of Massimo Barbaro
Layout NMOS
Courtesy of Massimo Barbaro
Capacità parassite
Sovrapposizioni (overlap) fra gate/drain e gate/source: danno
origine a 2 capacità proporzionali all’area di sovrapposizione
Capacità di giunzione del
diodo PN (due contributi:
area e perimetro). Le stesse
capacità sono ovviamente
associate anche al drain
Capacità dell’ossido, fra
gate e canale (se esiste
canale) o altrimenti fra
gate e body
Courtesy of Massimo Barbaro
Capacità parassite


Quasi tutte le capacità parassite sono non lineari, il che vuole
dire che non sono parametri costanti del problema ma cambiano
al cambiare delle tensioni in gioco.
Esistono 3 tipologie di capacità, la cui origine è mostrata nella
diapositiva precedente:
 Capacità di giunzione: Sono dovute alla giunzione pn presente fra
diffusione di drain (source) ed il substrato. Sono dei capacitori NON lineari
in quanto il loro valore dipende dalla caduta di potenziale ai capi della
giunzione. Sono posizionate fra drain (source) e substrato.
 Capacità di canale: E’ l’effetto capacitivo dovuto alla regione del canale,
che si trova sotto il gate. E’ non lineare perché dipende dalla regione di
funzionamento del MOS.
 Capacità di sovrapposizione (overlap): Sono dovute alla sovrapposizione
diretta fra gate e source o drain.
Courtesy of Massimo Barbaro
Capacità di diffusione



La capacità di diffusione (di source e drain) è dovuta all’esistenza della
giunzione pn fra le diffusioni stesse ed il substrato.
E’ data da due contributi: area e perimetro della diffusione.
Tali contributi sono non lineari (variano al variare della tensione) ma
possono essere sostituiti da due capacità equivalenti costanti (nel
range di tensioni di interesse).
Courtesy of Massimo Barbaro
Capacità di gate/canale (gate/body) (1)
Cutoff (NMOS spento)



Non esiste il canale quindi gate e source/drain sono isolati fra loro.
Sotto il gate c’è il substrato dunque tutta la capacità dell’ossido
(COXWL) è fra gate e body.
Fra source (drain) e gate, invece, non c’è nessun accoppiamento
capacitivo (almeno non dovuto all’area sotto il gate).



CGB = COXWL
CGS = 0
CGD = 0
Courtesy of Massimo Barbaro
Capacità di gate/canale (gate/body) (2)
Triodo



Si è formato il canale che è omogeneamente distribuito sotto tutto il gate.
Il body è isolato dal gate dalla presenza del canale che forma uno schermo
elettrostatico ed impedisce così l’accopiamento fra gate e substrato
La capacità dell’ossido si suddivide equamente fra gate/drain e gate/source,
quindi all’incirca metà della capacità dovuta all’area di gate può essere attribuita
ad un capacitore gate/drain e l’altra metà ad un capacitore gate/source.



CGB = 0
CGS = COXWL/2
CGD = COXWL/2
Courtesy of Massimo Barbaro
Capacità di gate/canale (gate/body) (3)
Saturazione




Il canale si strozza quindi non c’è più capacità fra gate e drain perché il drain è
isolato elettricamente dal canale stesso (pinch-off).
La capacità dell’ossido solo in parte si associa al source, data la forma
irregolare del canale.
Si può approssimare il meccanismo suppondendo che circa i 2/3 di tutta la
capacità siano attribuibili all’accoppiamento capacitivo fra gate e source.



CGB = 0
CGS = 2/3COXWL
CGD = 0
Courtesy of Massimo Barbaro
Capacità di sovrapposizione
Sovrapposizione (overlap)



Fra gate/drain e gate/source è sempre presente anche la capacità dovuta alla
sovrapposizione (overlap) del gate di polisilicio con l’area di drain o source. Tale
capacità è proporzionale alla larghezza del canale.
Il gate si estende infatti, anche se di poco, sopra le diffusioni di drain e source.
Nei moderni processi chiamati autoallineati, tale sovrapposizione è molto ridotta
perché il gate viene realizzato prima delle diffusioni e svolge il ruolo di maschera
per la diffusione stessa (quindi definisce la forma della diffusione).
CgsO = COX xd W = COV W
CgdO = COX xd W = COV W
Il gate si estende al di sopra del source e del drain generando un capacitore
piano le cui due armature sono date dalla porzione di gate e di source (drain)
che si sono sovrapposte. Il dielettrico è ovviamente l’ossido di silicio.
Courtesy of Massimo Barbaro
Capacità parassite

Riassumendo, le capacità parassite di un MOS sono:
G
CGS
CGD
S
D
CGB
CSB
CDB
B
Courtesy of Massimo Barbaro
Capacità parassite
• P = perimetro
• Cj0 = Capacità di
giunzione per unità d’area
e per tensione applicata
pari a 0.
• Cjsw0 = Capacità di
giunzione per unità di
perimetro e per tensione
applicata pari a 0 (sw sta
per side-wall)
• K = coefficienti di
linearizzazione
• A = Area
I parametri CJ0 e CJSW0 e Keq sono costanti di tecnologia.
Courtesy of Massimo Barbaro
Capacità parassite
Tutti i contributi capacitivi parassiti visti fino ad ora sono
proporzionali alla W del dispositivo:

La capacità delle diffusioni lo è perché sia area che perimetro
del MOS sono proporzionali alla W.
 A = WZ
 P = W + 2Z

La capacità di canale lo è perché l’area del canale è
proporzionale a W.

La capacità di overlap lo è perché l’area della sovrapposizione
fra gate e drain/source è proporzionale a W.
Courtesy of Massimo Barbaro
Calcolo dei
parametri dinamici
dell’
inverter CMOS
Courtesy of Massimo Barbaro
Inverter: caratteristiche dinamiche


Per trovare le
caratteristiche
dinamiche è necessario
un modello ancora più
approfondito dei
transistor.
In prima approssimazione
si può pensare che la
risposta sia influenzata
da una sola capacità
che rappresenta tutte le
capacità parassite e di
carico connesse sul nodo
di uscita
Courtesy of Massimo Barbaro
Inverter: tempo di propagazione

Un’approssimazione del tempo di propagazione si può trovare
col semplice modello ad interruttore:
L’evoluzione del sistema è quella di un tipico sistema RC. La
tensione d’uscita avrà un andamento esponenziale (parte da
VDD) fino ad arrivare a 0. Il tempo di propagazione è dato dal
tempo che impiega un sistema del primo ordine a raggiungere il
50% (VDD/2) dell’escursione
Courtesy of Massimo Barbaro
Inverter: tempo di propagazione
Definizione di tempo di tpHL
Andamento esponenziale
∙
∙
Courtesy of Massimo Barbaro
Calcolo del tempo di propagazione



Evidentemente è necessario avere un modello
ancora più dettagliato per avere informazioni
quantitative sul comportamento dinamico.
Il primo punto da focalizzare è il valore esatto della
capacità CL di carico: da quali capacità è costituita e
quanto valgono
Il secondo punto è identificare Req e,
successivamente, sostituirla con un modello più
concreto del MOS
Courtesy of Massimo Barbaro
Calcolo del tempo di propagazione



Quali sono le condizioni di carico in cui misurare la
capacità di carico CL?
Ipotizziamo di avere come carico dell’inverter la porta
più semplice possibile (il caso migliore), ossia
l’inverter stesso
In tale situazione infatti il tempo di propagazione sarà
il migliore possibile, in tutti gli altri casi a carico
maggiore corrisponderà tp maggiore
Courtesy of Massimo Barbaro
Calcolo di tp: capacità in gioco
Cw = capacità dell’interconnessione tra uscita
del primo inverter e ingresso del secondo
Courtesy of Massimo Barbaro
Calcolo di tp: capacità in gioco





Le capacità CGSn+CGBn e CGSp+CGBp non hanno influenza perché si
suppone che il segnale in ingresso vari istantaneamente (ci pensa il
generatore di segnale)
Le capacità CDBn e CDBp sono capacità di diffusione
La capacità CW è la capacità associata al metallo di interconnessione
fra i due inverter (spesso trascurabile per linee corte)
Le capacità CGn2 e CGp2 contengono diversi contributi (gate/bulk,
gate/drain, gate/source) ma possono essere approssimate con la sola
capacità di ossido (COX W L)
La capacità CGDn+CGDn è l’unica che non sia connessa direttamente fra
il nodo d’uscita e la massa. Può essere trasformata in una capacità fra
nodo d’uscita e massa applicando il teorema di Miller. Contiene solo il
contributo di overlap perché il PMOS e o NMOS sono sempre
prevalentemente o in saturazione o in cutoff
Courtesy of Massimo Barbaro
Calcolo di CL

E’ possibile a questo punto calcolare CL come la somma di tutti
i componenti connessi al nodo di uscita
Si usa il peso 2 per via
Dell’effetto Miller
Teorema di Miller
A = -1 Nell’inverter esattamente nel punto
di commutazione
Courtesy of Massimo Barbaro
Calcolo del tempo di propagazione
Per calcolare il tempo di propagazione HL facciamo l’ipotesi che
l’ingresso commuti istantaneamente da 0 a VDD. In tale caso si può
affermare che il PMOS si spenga istantaneamente mentre lo
NMOS si accende
La corrente che scorre
attraverso lo NMOS deve
scaricare la capacità CL fino
a0
Courtesy of Massimo Barbaro
Calcolo di RON


Per calcolare Req dobbiamo tenere conto che, in
realtà, corrente del MOS varia al variare della
tensione di uscita.
Tipicamente si calcola quindi una resistenza media,
integrando il valore della resistenza offerta (V/I) al
variare della tensione e dividendo per il range di
tensioni di interesse
Courtesy of Massimo Barbaro
Calcolo di RON



Per via della velocity-saturation il MOS si trova a lavorare,
durante tutta la commutazione (ossia per Vout che varia da VDD a
VDD/2), in regione di saturazione.
La VDSATn è infatti tipicamente più piccola di VDD/2.
La cosa non sarebbe vera nel caso classico, in quanto VGS-VTH
è tipicamente maggiore di VDD/2.
Courtesy of Massimo Barbaro
Calcolo del tempo di propagazione
Stessi conti si possono fare per il tempo di propagazione
nella commutazione inversa (LH). Facendo la media si
ottiene il tempo di propagazione globale:
Courtesy of Massimo Barbaro
Effetti del dimensionamento
Da cosa dipende questo valore e come può essere diminuito?
Courtesy of Massimo Barbaro
Diminuzione di tp
Le opzioni per la diminuzione del tempo di propagazione sono:
 Aumento della tensione di alimentazione
 In realtà non è praticamente possibile agire su questo parametro perché è
fissato da motivazioni tecnologiche e di processo. Potendo farlo, però, tp
diminuirebbe perché diminuirebbe la resistenza equivalente (per via della
parte dipendente da λ che abbiamo trascurato nell’ultima formula)

Riduzione della CL
 Il che significa ridurre al minimo le dimensioni dei transistor e del carico

Aumento di Wn e (Wp)( ricordiamo che K’ = K * S
 Questa è una soluzione solo parziale perché, a parità di carico, l’aumento
delle dimensioni comporta l’aumento delle capacità parassite e quindi
l’aumento di CL (effetto di self-loading, l’inverter carica sé stesso)
Courtesy of Massimo Barbaro
Delay as a function of VDD
28
Normalized Delay
24
20
16
12
8
4
0
1.00
2.00
3.00
4.00
5.00
VDD (V)
Courtesy of Massimo Barbaro
Dimensionamento:
minimizzazione ritardo




Il dimensionamento effettuato per posizionare la soglia logica a
VDD/2 non coincide col dimensionamento per la minimizzazione
del ritardo intrinseco
Infatti per avere VM=VDD/2 è necessario rendere più largo il
PMOS rispetto al NMOS in modo da equalizzare le resistenze
equivalenti
Ciò comporta, però, un aumento delle dimensioni del PMOS,
ossia una aumento delle sue capacità parassite e della capacità
di gate offerta in ingresso dall’inverter di carico (supposto
sempre che sia di identico all’inverter in esame).
Come è possibile allora minimizzare il ritardo accettando di
rinunciare ad una soglia logica perfettamente centrata?
Courtesy of Massimo Barbaro
Dimensionamento per il ritardo
Consideriamo un PMOS β volte più largo di un NMOS a dimensione
minima:
Courtesy of Massimo Barbaro
Dimensionamento per il ritardo
Mettendo tutto insieme:
In entrambe le
commutazioni (HL e LH) la
capacità da scaricare o
caricare è sempre la
stessa, ossia la capacità
parassita al nodo di uscita.
Per ottenere il tempo di propagazione totale dobbiamo fare la media fra i
due tempi di propagazione HL e LH:

Minimo 

r
n VDSATn
p VDSATp
Courtesy of Massimo Barbaro
NMOS/PMOS ratio
Courtesy of Massimo Barbaro
Dimensionamento : considerazioni




Se la capacità dei wire (CW) è trascurabile si ottiene un rapporto
proporzionale alla radice di r’ anzichè a r’ come ottenuto dal
dimensionamento per la soglia logica
Paradossalmente, quindi, a transistor più piccoli corrispondono gate più
veloci (sempre quando la capacità dei wire è trascurabile e
supponendo un carico uguale al gate stesso)
La ragione è da ricercare nel fatto che, alla diminuzione di uno dei due
tempi di propagazione (quello LH) dovuto all’aumento delle dimensioni
del PMOS corrisponde un aumento del tempo HL dovuto al fatto che lo
NMOS, a parità di dimensioni, deve scaricare una capacità più grande
Il valore di β trovato corrisponde al punto in cui la media dei due
fenomeni è minima il che NON corrisponde al punto in cui i due ritardi
sono uguali (come sarebbe richiesto dall’avere soglia logica pari a
VDD/2)
Courtesy of Massimo Barbaro
Ritardo: riassunto



Il ritardo di inverter si minimizza agendo sulle
dimensioni (minimizzando la capacità parassita)
Il dimensionamento per ritardo ottimo non
corrisponde al dimensionamento per soglia logica
ottima
All’aumentare delle dimensioni il gate si carica da
solo (self-loading) e le prestazioni non migliorano più
Courtesy of Massimo Barbaro
Consumo di Potenza
nell’inverter
CMOS
Courtesy of Massimo Barbaro
Potenza dissipata
Le componenti del consumo di potenza sono 3:
 Potenza statica: è quella dissipata quando l’inverter ha
ingresso costante, in condizioni di stabilità
 Potenza dinamica dovuta a CL: è la potenza consumata in
commutazione, dovuta al fatto che in corrispondenza di una
variazione d’ingresso deve avvenire una variazione dell’uscita
che comporta la carica e la scarica di CL
 Potenza dinamica dovuta a correnti di cortocircuito: è la
potenza che si dissipa in commutazione quando,
temporaneamente, si creano percorsi conduttivi diretti fra
alimentazione e massa
Courtesy of Massimo Barbaro
Potenza dinamica su CL
Ogni volta che CL viene caricata in una commutazione
LH una certa quantità di energia deve essere prelevata
dall’alimentazione.
 Parte di questa energia viene immagazzinata su CL
e parte dissipata nel PMOS
 Se la transizione dell’ingresso è istantanea, lo NMOS
si spegne istantaneamente ed il PMOS si accende
(inizialmente in saturazione)
 Il PMOS carica CL fino al valore di VDD con la sua
corrente di drain che varia al variare di Vout
Courtesy of Massimo Barbaro
Potenza dinamica su CL
Vin=0
Vout
Vin=0
Non c’è percorso
diretto verso massa
perché lo NMOS è off
Energia fornita dall’alimentazione
CL
Energia C assorbita da CL
Courtesy of Massimo Barbaro
Energia erogata dall’alimentazione

L’energia totale erogata all’ alimentazione per
caricare completamente CL è:
Courtesy of Massimo Barbaro
Energia assorbita da CL

L’energia totale assorbita da CL è pari alla
metà dell’energia erogata dall’alimentazione,
questo perché l’altra metà viene dissipata sul
PMOS
Courtesy of Massimo Barbaro
Transizione HL
Nella commutazione opposta (HL) il PMOS si
spegne e CL si scarica attraverso lo NMOS.
 In questa situazione l’alimentazione non
eroga energia (perché non eroga corrente).
 L’energia che era stata precedentemente
immagazzinata su CL viene dissipata sul
NMOS
Courtesy of Massimo Barbaro
Potenza dinamica dissipata
L’energia totale dissipata in una doppia transizione
(L→H→L) è data dalla somma di quella dissipata sul
PMOS e sul NMOS.
 Tale energia è indipendente dalla resistenza dei
MOS e dalle loro dimensioni
 La potenza dissipata si ottiene dividendo l’energia
per il tempo impiegato dalla doppia transizione (ossia
moltiplicando per la frequenza di commutazione
dell’inverter)
→
Courtesy of Massimo Barbaro
Potenza dissipata: considerazioni







La frequenza f0→1 per cui viene moltiplicata l’energia non è
necessariamente uguale alla frequenza di funzionamento del sistema
Non è infatti vero che ogni singolo gate commuti alla frequenza del
sistema (non tutti i gate commutano contemporaneamente)
Questo fa sì che la frequenza effettiva da usare nella formula sia da
pesare con un coefficiente moltiplicativo che deriva da considerazioni
statistiche sulla probabilità di commutazione di vari gate
La formula ci dà il caso peggiore (worst case)
Per valutare il consumo reale bisogna avere delle statistiche sul
numero di transizioni dell’uscita, che dipendono dalla specifica
operazione svolta dal circuito (switching-activity).
Si ottiene che, se la probabilità di avere una transizione è pari a P0→1
Pdyn = CLVDD2 P0→1 f = CeffVDD2 f
Courtesy of Massimo Barbaro
Potenza dinamica da cortocircuito



In realtà l’ingresso non potrà mai variare instantaneamente fra 0 e VDD
(o VDD e 0) ma assumerà tutto i valori intermedi.
Mentre l’ingresso compie la sua commutazione, in un certo range di
tensioni sia il PMOS che lo NMOS sono accesi e si stabilisce quindi un
cortocircuito (temporaneo) fra alimentazione e massa.
Questo avviene quando l’ingresso è:
 Vtn<Vin<VDD-|Vtp|
Courtesy of Massimo Barbaro
Potenza dinamica da cortocircuito

Al variare della tensione di ingresso può capitare che i due
dispositivi siano accesi contemporaneamente dando origine ad
una corrente di cortocircuito (Ishort) che dissipa potenza
∙
∙
∙
2
→
→
∙
∙
∙
2
Courtesy of Massimo Barbaro
Potenza statica
La dissipazione di potenza statica è molto piccola ed è legata solo
a due fenomeni:
 La corrente di leakage attraverso i diodi parassiti
 La corrente di sottosoglia dei MOS.
Corrente di sottosoglia, dovuta
al fatto che, in realtà, il
transistor non si spegne
brutalmente ma conduce
anche per VGS inferiori alla
soglia. Tanto più corto è il
dispositivo, tanto minore è la
tensione di soglia e maggiore
la corrente di sottosoglia
Diodi parassiti (formati dalle
giunzioni pn fra le sacche n+ di
source e drain ed il substrato).
Analoghe strutture nel PMOS.
Courtesy of Massimo Barbaro
Potenza statica


Il vantaggio della tecnologia CMOS rispetto a tutte le altre è
proprio il fatto di avere una dissipazione statica praticamente
trascurabile
Nelle tecnologia moderne (deep-submicron), dai 90nm in giù, la
corrente di sottosoglia tende a dominare il fenomeno.
Diodi parassiti (formati dalle
sacche n+ e dal body e dalle
sacche p+ e dalla nwell)
ID
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Riduzione della potenza statica



Le correnti di sotto-soglia dipendono fortemente dalla tensione
di soglia dei transistor:
Effetto Body: La tensione di soglia dipende dalla polarizzazione
del substrato VSB
Aumentato la VSB aumenta anche la tensione di soglia, quindi il
transistor diventa sia piu lento (a parita di Vin il transistor è piu
resistivo), sia energicamente piu efficiente, in quanto ri riducono
le correnti di sottosoglia, principali responsabili della
dissipazione della potenza statica
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Riduzione della potenza statica:
Body Bias e Power Gating
Body collegato ad una tensione diversa da VDD o GND
 Forwarding Body Bias  Transistor piu veloci ma con piu leakage
 Reverse Body Bias  Transistor meno veloci ma con meno leakage
Power gating: attraverso uno
switch (pmos o nmos) viene
interdetta l’alimentazione, quindi
annullando ogni contributo di
potenza statica
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Potenza dissipata
La potenza dissipata totale è data dalla somma delle 3
componenti:
 P = Pstat+Pdyn+Pdp =
= IleakageVDD+ [CLVDD2 + VDDIpeak (tr +tf )/2]f0→1
 In genere il contributo di Pdyn è quello dominante
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Prodotto Potenza/Ritardo (PDP)
Un parametro fondamentale di una tecnologia è il prodotto potenza/ritardo (Power
Delay Product), ossia il prodotto fra massima frequenza di funzionamento e
ritardo.
 Nel caso CMOS si può ricavare dalla formula della potenza, notando che la
massima frequenza di funzionamento dell’inverter è pari al doppio del
tempo di propagazione.
 Infatti per ogni colpo di clock devono essere compiute due commutazioni (HL e
LH) (per frequenze maggiori il segnale non riesce a propagarsi prima che
l’ingresso cambi nuovamente), dunque, trascurando i contributi di statica e di
cortociruito:
 PDP = Pdyntp = CLVDD2 fmax tp = CLVDD2 (1/2tp) tp = ½ CLVDD2



Il termine PDP dipende solo da alimentazione e CL che vanno quindi
minimizzate contemporaneamente.
Il PDP è una misura dell’energia mediamente consumata per una transizione.
Come metrica ha però un difetto: mediando l’energia sul tempo di elaborazione
può essere resa bassa semplicemente riducendo la frequenza di operazione,
ossia impiegando più tempo per fare la stessa operazione (a scapito delle
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prestazioni effettive).
Prodotto Energia/Ritardo (EDP)



Una metrica più efficace è rappresentata dal prodotto
energia/ritardo (Energy Delay Product)
Lo EDP misura infatti l’energia spesa a parità di prestazioni (a
parità di velocità di funzionamento).
Si può facilmente ricavare l’EDP di un inverter CMOS dal suo
PDP moltiplicando ulteriormente per il tempo di propagazione:
 EDP = PDP tp= ½ CLVDD2 tp


Si vede ora che, all’aumentare della tensione di alimentazione
aumentano le prestazioni (diminuisce tp) ma aumenta anche
l’energia dissipata (quadraticamente).
Al contrario, il PDP migliora indefinitamente al diminuire della
VDD (ovviamente a scapito delle velocità).
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Potenza: riassunto





La dissipazione di potenza statica è praticamente
nulla
La dissipazione di potenza dinamica è proporzionale
al quadrato della tensione di alimentazione ed alla
frequenza di commutazione
In commutazione ci possono essere cortocircuiti
temporanei fra alimentazione e massa
Il PDP dipende solo da VDD e da CL
Lo EDP dipende da VDD e da CL e dal tempo di
propagazione
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