MachXO2 sysIO 使用ガイド 2013 年 10 月 テ ク ニ カルノート TN1202 は じ めに MachXO2 ™ PLD フ ァ ミ リ の sysIO ™バ ッ フ ァ は、 現代の速いペース の設計で求め ら れ る 、 柔軟に I/O 規格に 対応す る と い う ニーズ を満たす設計にな っ てい ます。 対応可能な I/O 規格は、 ユーザが各自の設計を標準バ ス、 メ モ リ デバ イ ス、 ビデオアプ リ ケーシ ョ ン及び新 し い標準 と 簡単に連携 さ せ ら れ る よ う に、 シ ン グルエ ン ド I/O か ら 差動 I/O ま で様々です。こ のテ ク ニ カル ノ ー ト では、対応す る I/O 規格及び MachXO2 PLD フ ァ ミ リ のバン ク 方式について説明 し ま す。 I/O 機能及び配置規則の よ り 一層の理解が得 ら れ る よ う に、 sysIO アーキ テ ク チ ャ 及び ソ フ ト ウ ェ アの使用法について も 説明 し ます。 sysIO バ ッ フ ァ の概要 MachXO2 sysIO を構成す る基本要素は、 PIC （Programmable I/O Cell、 プ ロ グ ラ マブル I/O セル） ブ ロ ッ ク で す。 MachXO2 デバ イ ス アーキ テ ク チ ャ には、 4 タ イ プの PIC ブ ロ ッ ク があ り 、 それ ら は基本 PIC ブ ロ ッ ク 、 DDR 対応用の メ モ リ PIC ブ ロ ッ ク 、ギ ア リ ン グ （=DeMux） 付 き 受信側 PIC ブ ロ ッ ク 、及びギ ア リ ン グ （=Mux） 付 き 送信側 PIC ブ ロ ッ ク です。 ギ ア リ ン グ付 き PIC ブ ロ ッ ク は、 ビデオ及び高速アプ リ ケーシ ョ ンに使用 さ れ、 ワー ド ア ラ イ メ ン ト 用の制御モジ ュ ールが組み込まれてい ます。 メ モ リ PIC ブ ロ ッ ク には、 DQS ス ト ロ ーブ信号及び ク ロ ッ ク 位相シ フ ト 管理用の付加的 ロ ジ ッ ク があ り ます。 メ モ リ PIC ブ ロ ッ ク 及びギ ア リ ン グ PIC ブ ロ ッ ク の詳細については、 "TN1203, MachXO2 High-Speed Source Synchronous and Memory Interfaces （高速 ソ ース シ ン ク ロ ナ ス と メ モ リ イ ン タ ーフ ェ イ ス） " を参照 し て く だ さ い。 4 タ イ プ全ての PIC ブ ロ ッ ク に共通す る 特徴は、 各 PIC ブ ロ ッ ク が 4 つの PIO （Programmable I/O、 プ ロ グ ラ マブル I/O） で構成 さ れてい る 点です。 PIO は、 それぞれが 1 つの sysIO バ ッ フ ァ と 1 つの I/O 論理ブ ロ ッ ク を含みます。 簡略化 し た sysIO ブ ロ ッ ク 図を図 10-1 に示 し ます。 I/O 論理ブ ロ ッ ク は、 入力ブ ロ ッ ク 及び 出力ブ ロ ッ ク 及び ト ラ イ ス テー ト ブ ロ ッ ク で構成 さ れてい ます。 こ れ ら のブ ロ ッ ク には、 レ ジ ス タ 、 入力遅 延セル、 及び各種の動作モー ド の実現に必要な制御 ロ ジ ッ ク があ り ます。 sysIO バ ッ フ ァ は、 対応す る I/O 規格への準拠を判断 し ます。 ま た、共通の設計ニーズ を満たすために ヒ ス テ リ シ ス な ど の機能 も 実現 し ます。 I/O 論理ブ ロ ッ ク 及び sysIO バ ッ フ ァ は、 チ ッ プ面積の使用が最小にな る よ う に設計 さ れてい る ため、 容易 なバ ス イ ン タ ーフ ェ イ ス及び効率的な ピ ン配置がで き ます。 隣接す る 2 つの PIO は、 コ ンプ リ メ ン タ リ 出力 ド ラ イ バペア を形成で き ます。 こ こ では、 PIC ブ ロ ッ ク の PIOA 及び PIOB がバ ッ フ ァ のプ ラ イ マ リ ペア を形成 し 、 一方 PIOC 及び PIOD バ ッ フ ァ はセカ ン ダ リ （代替） ペア を構成 し ます。 プ ラ イ マ リ ペアは、 セカ ン ダ リ ペアにはない付加的な機能を持ち ます。 PIC ブ ロ ッ ク の sysIO バ ッ フ ァ は、 シ ン グルエン ド I/O 規格 と し て実装 さ れた場合には等価です。 対応す る sysIO 規格 Lattice MachXO2 sysIO バ ッ フ ァ は、 シ ン グルエン ド 規格及び差動規格の両方に対応 し ます。 さ ら にシ ン グル エン ド 規格は、 LVCMOS の よ う な内部レ シオ規格、 及び SSTL の よ う な外部基準電圧を参照す る 規格に分類 で き ます。 内部レ シオ規格は、 個別に コ ン フ ィ グ レーシ ョ ン可能な ド ラ イ ブ強度及びバ ス メ ン テナン ス回路 （弱いプルア ッ プ、 弱いプルダ ウ ン、 ま たはバ ス キーパ） を実現 し ます。 © 2011 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice. （日本語版は日本語 による理解のため一助として提供しています。その作成にあたっては可能な限り正確を期しておりますが、原文英語版との不一致や不適切な訳文がある場合を含 み、註記がない限り英語版が正（有効）です。特に電気的特性・仕様値係わる事項については最新版の英語版を必ず参照するようにお願い致します。 ） www.latticesemi.com 10-1 TN1202J_01.7 MachXO2 sysIO 使用ガイド 図 10-1. PIC ブ ロ ッ ク 図 Primary PIO Pair Alternate PIO Pair PAD A (T) PAD B (C) PAD C (T) PAD D (C) sysIO Buffer A sysIO Buffer B sysIO Buffer C sysIO Buffer D IOLogic A IOLogic B IOLogic C IOLogic D 2 タ イ プの レ シオ型入力バ ッ フ ァ があ り 、 一方は VCCIO に接続 さ れ、 他方は VCC （1.2V） に接続 さ れます。 各 sysIO バ ッ フ ァ は両方のバ ッ フ ァ に同時に対応 し ます。 そのため、VCCIO 電圧に関係な く 、任意の入力バ ッ フ ァ を 1.2V レ シオ型入力バ ッ フ ァ にプ ロ グ ラ ムす る オプシ ョ ンが用意 さ れてい ます。 MachXO2 デバ イ ス の全てのバン ク が、 外部レ ジ ス タ 及び コ ンプ リ メ ン タ リ LVCMOS 出力を使用 し て、 真の 差動入力及びエ ミ ュ レー ト 差動出力を実現で き ます。 真の LVDS 差動出力及び LVDS 入力終端は、 本書の "sysIO のバン ク 方式 " に記述があ る特定のバン ク で実現 し ます。 表 10-1. 対応する 入力規格 VREF ( 公称 ) VCCIO1 ( 公称 ) LVTTL33 — — LVCMOS33 — — LVCMOS25 — — LVCMOS18 — — LVCMOS15 — — LVCMOS12 — — SSTL25 Class I, II 1.25 — SSTL18 Class I, II 0.9 — HSTL18 Class I, II 0.9 — - 3.3 LVDS25 — — LVPECL33 — — MLVDS25 — — 入力規格 シ ン グルエン ド ・ イ ン タ ーフ ェ イ ス PCI33 差動 イ ン タ ーフ ェ イ ス BLVDS25 — — RSDS25 — — SSTL25 差動 — — SSTL18D 差動 — — HSTL18D 差動 — — LVTTL / LVCMOS 差動 — — 1. 規定がない場合は、、 VCCIO 要件セ ク シ ョ ンの電圧混在サポー ト を参照 10-2 TN1202J_01.7 MachXO2 sysIO 使用ガイド 表 10-2. 対応する 出力規格 出力規格 ド ラ イ ブ (mA) VCCIO ( 公称 ) シ ン グルエン ド ・ イ ン タ ーフ ェ イ ス LVTTL33 4, 8, 12, 16, 24 3.3 LVCMOS33 4, 8, 12, 16, 24 3.3 LVCMOS25 4, 8, 12, 16 2.5 LVCMOS18 4, 8, 12 1.8 LVCMOS15 4, 8 1.5 LVCMOS12 2, 6 1.2 SSTL25 Class I 8 2.5 SSTL18 Class I 8 1.8 HSTL18 Class I 8 1.8 PCI33 24 3.3 3.5, 2.5, 2.0, 1.25 2.5, 3,3 LVPECL33 16 3.3 MLVDS25 16 2.5 BLVDS25 16 2.5 RSDS25 8 2.5 差動 イ ン タ ーフ ェ イ ス LVDS25 SSTL25 Differential 8 2.5 SSTL18D Differential 8 1.8 HSTL18D Differential 8 1.8 LVTTL33 Differential 4, 8, 12, 16, 24 3.3 LVCMOS33 Differential 4, 8, 12, 16, 24 3.3 LVCMOS25 Differential 4, 8, 12, 16 2.5 LVCMOS18 Differential 4, 8, 12 1.8 LVCMOS15 Differential 4, 8 1.5 LVCMOS12 Differential 2, 6 1.2 sysIO バン ク 構成 MachXO2 フ ァ ミ リ は非対称な I/O バン ク 構造を持ち ます。MachXO2-256 と MachXO2-640/U 及び MachXO21200 は、各辺に 1 つの I/O バン ク で計 4 つの I/O バン ク を持ち ます。MachXO2-1200U と MachXO2-2000/U、 MachXO2-4000、 及び MachXO2-7000 デバ イ ス は、 上下辺及び右辺それぞれに 1 つの I/O バン ク と 、 左辺に 3 つのバン ク で計 6 つの I/O バン ク を持ち ます。 規模が MachXO-640U と MachXO-1200/U 以上のデバ イ ス は、 上辺バン ク （バン ク 0） のプ ラ イ マ リ ペアで真 の LVDS 差動出力を実現 し 、 下辺 I/O バン ク の各 I/O ペアで 100Ω の差動入力終端を実現 し ます。 こ れ ら の デバ イ ス では、 下辺 I/O バン ク でプ ロ グ ラ マブル PCI ク ラ ンプ も 使用可能です。 注1 MachXO2-256 及び MachXO2-640 は、 真の LVDS 差動出力、 差動入力終端、 及び PCI ク ラ ンプ をいずれのバ ン ク において も 実現 し ません （MachXO2-640U I/O のアーキ テ ク チ ャ は大規模デバ イ ス に類似 し 、 後述す る 機能を実現 し ます）。 全ての MachXO2 PLD の各 I/O ピ ンに、 デ ィ セーブルま たは イ ネーブル可能な ク ラ ンプ 機能があ り ます。 こ の ク ラ ンプは PCI ク ラ ンプに似てい ますが、 規模が MachXO2-640U と MachXO2-1200/U 以上のデバ イ ス におけ る 下辺バン ク での場合を除いて、 PCI に準拠 し てい ません。 I/O バン ク の配置を図 102 と 10-3、 及び 10-4 に示 し ます。 WLCSP （Wafer Level Chip Scale Package） デバ イ ス では、 バン ク 1 での DDR メ モ リ に対応 し てい ません。 1. 英語オリジナル版では 1200-R1 に関する記述がありますが、日本語版では省略しています。 10-3 TN1202J_01.7 MachXO2 sysIO 使用ガイド 図 10-2. MachXO2-256 及び MachXO2-640 の I/O バン ク 配置 Base I/O Buffer Base I/O Buffer Bank 1 Bank 3 Base I/O Buffer Bank 0 Array sizes: 256, 640 Bank 2 Base I/O Buffer 図 10-3. MachXO2-640U 及び MachXO2-1200 の I/O バン ク 配置 Base I/O Buffer Plus: 1 pair of LVDS differential outputs for every four PIO (3.5 mA, 2.5 mA, 2.0 mA, 1.25 mA) DDR memory support (not available on WLCSP packages) Base I/O Buffer Array size: 640U, 1200 Bank 1 Bank 3 Base I/O Buffer Bank 0 Bank 2 Base I/O Buffer Plus: 100 ohm differential input termination on every pair plus PCI clamp 10-4 TN1202J_01.7 MachXO2 sysIO 使用ガイド 図 10-4. MachXO2-1200U と MachXO2-2000/U、 MachXO2-4000、 及び MachXO2-7000 の I/O バン ク 配 置 Base I/O Buffer Plus: 1 pair of LVDS differential outputs for every four PIO (3.5 mA, 2.5 mA, 2.0 mA, 1.25 mA) Base I/O Buffer DDR memory support (not available on WLCSP packages) Bank 1 Bank 4 Array sizes: 1200U, 2000/U, 4000, 7000 Bank 3 Base I/O Buffer Bank 5 Bank 0 Bank 2 Base I/O Buffer Plus: 100 ohm differential input termination on every pair plus PCI clamp I/O バン ク で対応す る sysIO 規格 全バン ク が上述の VCCIO 規則に従複数の I/O 規格に対応可能です。 表 10-3 及び 10-4 に、 MachXO2 デバ イ ス の各辺が対応す る I/O 規格の概略を示 し ます。 表 10-3. 各辺で対応する シ ン グルエン ド I/O 規格 規格 上辺 下辺 1 左辺 右辺 PCI33 — Yes — — LVTTL33 Yes Yes Yes Yes LVCMOS33 Yes Yes Yes Yes LVCMOS25 Yes Yes Yes Yes LVCMOS18 Yes Yes Yes Yes LVCMOS15 Yes Yes Yes Yes LVCMOS12 Yes Yes Yes Yes SSTL252 Yes Yes Yes Yes SSTL182 Yes Yes Yes Yes HSTL182 Yes Yes Yes Yes 1. PCI33 は MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 お よ び MachXO2-7000 デバ イ ス の底辺バン ク で対応する 2. SSTL Class II と HSTL Class II は入力にのみ対応す る 10-5 TN1202J_01.7 MachXO2 sysIO 使用ガイド 表 10-4. 各辺で対応する 差動 I/O 規格 規格 上辺 下辺 左辺 右辺 LVDS 出力 Yes1 — — — LVPECL33E 2 Yes Yes Yes Yes MLVDS25E2 Yes Yes Yes Yes 2 Yes Yes Yes Yes Yes Yes Yes Yes BLVDS25E RSDS25E2 2 LVDS25E Yes Yes Yes Yes SSTL25D 出力 Yes Yes Yes Yes SSTL18D 出力 Yes Yes Yes Yes HSTL18D 出力 Yes Yes Yes Yes LVTTL33D 出力 Yes Yes Yes Yes LVCMOS33D 出力 Yes Yes Yes Yes LVCMOS25D 出力 Yes Yes Yes Yes LVCMOS18D 出力 Yes Yes Yes Yes LVCMOS15D 出力 Yes Yes Yes Yes LVCMOS12D 出力 Yes Yes Yes Yes LVDS 入力 Yes Yes Yes Yes LVPECL33 入力 Yes Yes Yes Yes MLVDS25 入力 Yes Yes Yes Yes BLVDS25 入力 Yes Yes Yes Yes RSDS25 入力 Yes Yes Yes Yes SSTL25D 入力 Yes Yes Yes Yes SSTL18D 入力 Yes Yes Yes Yes HSTL18D 入力 Yes Yes Yes Yes LVTTL33D 入力 Yes Yes Yes Yes LVCMOS33D 入力 Yes Yes Yes Yes LVCMOS25D 入力 Yes Yes Yes Yes LVCMOS18D 入力 Yes Yes Yes Yes LVCMOS15D 入力 Yes Yes Yes Yes LVCMOS12D 入力 Yes Yes Yes Yes 1. 真の LVDS 出力は MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 お よ び MachXO2-7000 デバ イ ス の上辺バン ク で対応する 2. エ ミ ュ レー ト 出力規格は規格名の後ろに "E" を付加す る 供給電源要件 MachXO2 デバ イ ス フ ァ ミ リ の電源系統は sysIO バ ッ フ ァ 用に簡略化 さ れていて、 コ ア電源 VCC 及びバン ク 電源 VCCIO が 2 つの メ イ ン電源です。 VCC 及び VCCIO を公称 1.2V に接続す る こ と に よ り 、 MachXO2 デバ イ ス は、 単一電源の供給 と 動作が可能です。 JTAG プ ロ グ ラ ミ ン グ ピ ンは、 JTAG ピ ンがあ る バン ク の VCCIO に よ る 電源供給が可能です。 全てのユーザ sysIO で、 電源起動後 と デバ イ ス コ ン フ ィ グ レーシ ョ ンの完了前に 弱いプルダ ウ ン状態にな り ます。 10-6 TN1202J_01.7 MachXO2 sysIO 使用ガイド I/O 規格の VCCIO 要件 MachXO2 デバ イ ス の各 I/O バン ク に別個の VCCIO 電源ピ ン （1.2V/1.5V/1.8V/2.5V/3.3V に接続可能） があ り 、 こ の電圧は出力 I/O 規格の電源、 及び出力の ド ラ イ ブ強度の ソ ース と し て使用 さ れます。 こ れに加え て VCCIO は、 LVTTL や LVCMOS 及び PCI な どの レ シオ型入力バ ッ フ ァ の電源供給 も 行い ます。 こ れに よ り VCCIO 電圧レベルに追随す る 入力バ ッ フ ァ の閾値が確保 さ れます。 LVCMOS I/O タ イ プでは、 入力ま たは I/O 規格の VCCIO 要件が同 じ であ る 限 り 、 あ る いはバン ク での全入力 が、 表 10-5 及び 10-6 に規定 さ れてい る オーバー ド ラ イ ブ ま たはア ン ダー ド ラ イ ブの範囲内にあ る 場合に、 各 I/O バン ク で入力電圧の混在に対応可能です。 他に も 、 入力レ シーバの柔軟性を よ り 一層高め る 2 つのオ プシ ョ ンが存在 し ます。 1 つは、 バン ク VCCIO 電圧に関係な く I/O が 1.2V レ シオ型入力バ ッ フ ァ にな る よ う に コ ン フ ィ グ レーシ ョ ンす る こ と です。 こ れが可能なのは、 MachXO2 sysIO バ ッ フ ァ に VCCIO 及び VCC に同 時に接続 さ れた 2 つの レ シオ型入力バ ッ フ ァ があ る ためです。 も う 1 つは、 入力基準電圧ピ ン を使用 し て、 バン ク の VCCIO が扱わない LVCMOS 規格の入力閾値を設定す る こ と です。 表 10-5. LVCMOS / LVTTL I/O が同 じ バン ク の VCCIO 要件 1 I/O タ イ プ バン ク の制限 LVCMOS12 出力は VCCIO = 1.2V が必要 入力は全 VCCIO レベルに対応 LVCMOS15 出力は VCCIO = 1.5V が必要 入力は全 VCCIO レベルに対応 LVCMOS15R33 2, 3 入力のみ。 VCCIO = 3.3V と VREF = 0.75V が必要 LVCMOS15R252, 3 入力のみ。 VCCIO = 2.5V and VREF = 0.75V が必要 出力は VCCIO= 1.8V が必要 入力は VCCIO = 1.5V, 1.8V, 2.5V, or 3.3V が必要 LVCMOS18 LVCMOS18R33 2, 3 入力のみ。 VCCIO = 3.3V and VREF = 0.9V が必要 LVCMOS18R252, 3 入力のみ。 VCCIO = 2.5V and VREF = 0.9V が必要 出力は VCCIO = 2.5V が必要 入力は VCCIO = 1.5V, 1.8V, 2.5V, or 3.3V. が必要 LVCMOS25 LVCMOS25R332, 3 入力のみ。 VCCIO = 3.3V and VREF = 1.25V が必要 LVCMOS33 出力は VCCIO = 3.3V が必要 入力は VCCIO = 1.5V, 1.8V, 2.5V, or 3.3V が必要 LVTTL33 出力は VCCIO = 3.3V が必要 入力は VCCIO = 1.5V, 1.8V, 2.5V, or 3.3V が必要 PCI33 入力 と 出力が共に VCCIO= 3.3V が必要 1. 特定の I/O タ イ プ と バン ク VCCIO の組み合わせは、 よ り 大き い直流電流を引き 起 こ す か も し れない。 その他の詳細については表 10-6 を参照。 I/O タ イ プの電力見積 も り には パ ワ ーカ リ キ ュ レー タ を用い る 2. オプシ ョ ン と BUS KEEPER オプシ ョ ンは こ れ ら の I/O タ イ プでは利用で き ない 3. 各 I/O バン ク で 1 つの VREF 信号に対応で き る ため、 各 I/O バン ク では こ れ ら の I/O 規 格の 1 つを用い る こ と がで き る 10-7 TN1202J_01.7 MachXO2 sysIO 使用ガイド 表 10-6. LVCMOS 及び LVTTL I/O タ イ プの電圧混在への対応 入力 VCCIO 1.2V 1.5V 1.8V 2.5V 3.3V 1.2V YES 1.5V 6 YES YES YES YES 1 5 YES YES 1 YES 1 YES YES 2, 5, 7 YES 2, 5, 7 YES 2.5V 6 1 YES 出力 1.8V 6 YES 6 YES6 6 6 YES 6 YES YES 3, 5, 7 YES 3, 5, 7 YES YES 4, 5, 7 YES 3.3V 1.2V YES 6 1.5V 1.8V 2.5V 3.3V YES YES YES YES 6 YES YES YES 1. バ ス ホール ド や弱いプルア ッ プがオン さ れ る と 、 リ ー ク が起 き る 2. レ シオ入力バ ッ フ ァ を ア ン ダー ド ラ イ ブ条件で用い る か、 ま たは参照型入力バ ッ フ ァ の I/O タ イ プ LVCMOS15R25 か LVCMOS15R33 を用い る こ と で、 本入力規格に対応で き る 3. レ シオ入力バ ッ フ ァ を ア ン ダー ド ラ イ ブ条件で用い る か、 ま たは参照型入力バ ッ フ ァ の I/O タ イ プ LVCMOS18R25 か LVCMOS18R33 を用い る こ と で、 本入力規格に対応で き る 4. レ シオ入力バ ッ フ ァ を ア ン ダー ド ラ イ ブ条件で用い る か、 ま たは参照型入力バ ッ フ ァ の I/O タ イ プ LVCMOS25R33 を用い る こ と で、 本入力規格に対応で き る 5. レ シオ入力バ ッ フ ァ を使用 し 、 入力電圧が VCCIO 以下の場合のア ン ダー ド ラ イ ブ条件 a. IO が High レベルにあ る と き のア ン ダー ド ラ イ ブは、 よ り 大 き めの DC 電流を引 き 起 こ す。 その よ う な条件下で は、 電力見積 も り にパ ワーカ リ キ ュ レー タ を用い る こ と を推奨 b. ヒ ス テ リ シ スは対応 し ないので、 Diamond にて HYSTERESIS を NA にセ ッ ト する 必要があ る c. ク ラ ンプは対応 し ないので、 Diamond にて CLAMP は OFF にす る 必要があ る d. IO 終端は対応 し ないので、 Diamond にて PULLMODE は NONE にす る 必要があ る 6. レ シオ入力バ ッ フ ァ を使用 し 、 入力電圧が VCCIO 以上の場合ののオーバー ド ラ イ ブ条件 a. ヒ ス テ リ シ スは対応 し ないので、 Diamond にて HYSTERESIS を NA にセ ッ ト する 必要があ る c. ク ラ ンプは対応 し ないので、 Diamond にて CLAMP は OFF にす る 必要があ る d. IO 終端は対応 し ないので、 Diamond にて PULLMODE は NONE にす る 必要があ る 7. ア ン ダー ド ラ イ ブ条件では、 一般的な低消費電力要件の観点か ら 参照型入力バ ッ フ ァ よ り も レ シオ入力バ ッ フ ァ を用 い る こ と が望ま し い 8. レ シオ入力バ ッ フ ァ を ア ン ダー ド ラ イ ブかオーバー ド ラ イ ブ条件で用い る と き 、HYSTERESIS 設定は NA に し 、CLAMP 設定は OFF にす る べ き で、 かつ UP と KEEPER PULLMODE 設定には対応 し ない 差動入力規格では、 表 10-7 に示す よ う な アーキ テ ク チ ャ に よ っ て、 一定の電圧混在が可能にな っ てい ます。 表 10-7. 差動入力規格の電圧混在への対応 差動入力 LVDS, LVPECL33, MLVDS25, BLVDS25, RSDS25 SSTL25D SSTD18D, HSTL18D 2.5V YES YES YES 3.3V YES YES YES VCCIO LVTTL33D, LVCMOS33D LVCMOS25D, LVCMOS15D, LVCMOS12D LVCMOS18D YES YES YES YES 1.2V 1.5V 1.8V YES YES YES 入力基準 （参照） 電圧 各 I/O バン ク は 1 つの基準電圧 （VREF） に対応 し ます。 バン ク の任意の I/O を入力基準電圧ピ ン と し て コ ン フ ィ グ レーシ ョ ンで き ます。 こ の ピ ンは、 基準電圧入力 と し て使用 さ れていなければ通常の I/O です。 SSTL 10-8 TN1202J_01.7 MachXO2 sysIO 使用ガイド 及び HSTL 入力に対応す る ために、 基準電圧は VCCIO レベルの 1/2 に設定 さ れます。 入力基準電圧は、 VREF ジ ェ ネ レー タ か ら 内部的に生成す る こ と も で き ます。 その場合 も 同様に、 バン ク ご と に 1 つの VREF ジ ェ ネ レー タ があ り 、 そのプ ロ グ ラ マブル設定は OFF、 VCCIO の 45%、 VCCIO の 50%、 及び VCCIO の 55% です。 バ ン ク ご と に 1 つの VREF し か存在 し ないため、 内部 VREF ジ ェ ネ レー タ 及び外部 VREF ピ ンのプ ロ グ ラ ミ ン グは、 特定のバン ク について同時に設定す る こ と はで き ません。 sysIO バ ッ フ ァ の コ ン フ ィ グ レーシ ョ ン 様々なシ ン グルエン ド 規格及び差動規格に対応す る ために、MachXO2 デバ イ ス は、3 タ イ プの汎用 sysIO バ ッ フ ァ ペア を備えていて、 各バ ッ フ ァ ペアは、 2 つの PIO バ ッ フ ァ か ら な り ます。 PIO A 及び B パ ッ ド はプ ラ イ マ リ ペア を形成 し 、 PIO C 及び D パ ッ ド はセカ ン ダ リ ペア を形成 し ます。 ペアのパ ッ ド A 及び C は "true" パ ッ ド と 見な さ れ、 一方、 パ ッ ド B 及び D は "comp" パ ッ ド と 見な さ れます。 "true" パ ッ ド は差動信号の非 反転側に関連付け ら れ、 一方、 "comp" パ ッ ド は差動信号の反転側に関連付け ら れます。 弱いプルア ッ プ、 ま たは弱いプルダ ウ ン、 あ る いは弱いバ ス キーパを可能 と す る ため、 全ての PIO がプ ロ グ ラ マブル ク ラ ンプ及び メ ン テナン ス回路に対応 し てい ます。 基本 sysIO バ ッ フ ァ ペアは小規模デバ イ ス の全 ての辺 と 、 MachXO2-640U や MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 及び MachXO2-7000 デバ イ ス の左辺及び右辺で使用 さ れます。 LVDS sysIO バ ッ フ ァ ペアは、 プ ラ イ マ リ PIO ペアに LVDS 出力 ド ラ イ バが付加 さ れてい ます。 それ ら は MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO24000、 及び MachXO2-7000 デバ イ ス の上辺バン ク で使用で き ます。 下辺の sysIO バ ッ フ ァ ペアには、 100Ω 終端抵抗が "true" 及び "comp" パ ッ ド 間にあ り ます。 下辺の sysIO バ ッ フ ァ ペアは PCI ク ラ ンプ も 実現 し ま す。 それ ら には MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 及び MachXO27000 デバ イ ス の下辺 I/O バン ク が対応 し てい ます。 LVCMOS バ ッ フ ァ の コ ン フ ィ グ レーシ ョ ン LVCMOS バ ッ フ ァ は基本 sysIO バ ッ フ ァ ペアに組み込まれていて、 こ れ ら は共通の回路設計ニーズに対応す る ために様々なモー ド で コ ン フ ィ グ レーシ ョ ンで き ます。 バス メ ン テナン ス回路 各パ ッ ド は弱いプルア ッ プ と 弱いプルダ ウ ン、 及び弱いバ ス キーパ機能を備え ていて、、 ON 及び OFF のプ ロ グ ラ マ ビ リ テ ィ で選択 さ れます。 プルダ ウ ン及びプルア ッ プの設定は ワ イ ヤー ド OR な ど の ワ イ ヤー ド ロ ジ ッ ク の構成時に役立ち ます。 バ ス キーパ ・ オプシ ョ ンは、 最後の ド ラ イ ブ状態で信号を ラ ッ チ し て、 最小 の電力消費で有効レベルに保持 し ます。 入力 リ ー ク は、 バ ス メ ン テナン ス回路をオ フ にす る こ と に よ っ て最 小に抑え る こ と がで き ます。 ただ し 、 入力バ ッ フ ァ での不要な電力消費を避け る ために、 既知の状態に入力 が ド ラ イ ブ さ れ る よ う にす る こ と が重要です。 バ ス メ ン テナン ス回路はシ ン グルエン ド の レ シオ I/O 規格に 使用可能です。 プ ログ ラ マ ブル ・ ド ラ イ ブ強度 全てのシ ン グルエン ド ・ ド ラ イ バがプ ロ グ ラ マブルな ド ラ イ ブ強度を持ち、 I/O ご と に個別に設定で き ます。 各 I/O 規格に使用可能な ド ラ イ ブ強度については、表 10-9 を参照 し て く だ さ い。MachXO2 プ ロ グ ラ マブル ・ ド ラ イ ブのアーキ テ ク チ ャ は、 各 ド ラ イ ブ設定に対 し て最小 ド ラ イ ブ強度で保証 さ れてい ます。 デー タ シー ト の V/I 曲線は、 出力 ド ラ イ ブ機能 と 出力負荷の詳細を示 し ます。 ド ラ イ ブ強度を選択す る 場合は、 こ の情 報をバン ク ご と の電流及びパ ッ ケージ熱限界電流 と 共に考慮す る 必要があ り ます。 入力 ヒ ス テ リ シ ス LVCMOS12 を 除 く 全 て の レ シ オ 型 入力 レ シ ー バ が 入 力 ヒ ス テ リ シ ス に 対 応 し ま す。 LVCMOS33 と LVCMOS25、 LVCMOS18 及び LVCMOS15 の入力 ヒ ス テ リ シ ス は、 柔軟性のために 2 つの設定を備え てい ま す。表 10-5 及び 10-6 に示 し た よ う な ア ン ダー ド ラ イ ブ ま たはオーバー ド ラ イ ブの入力状態で動作す る 場合、 レ シオ型入力レ シーバは入力 ヒ ス テ リ シ ス を持ち ません。 プ ログ ラ マ ブル ・ スルーレー ト 各デ バ イ ス I/O ピ ン の シ ン グ ル エ ン ド 出力 バ ッ フ ァ は、 低 ノ イ ズ （SLEWRATE=SLOW） ま た は 高速 （SLEWRATE=FAST）のいずれかの性能に コ ン フ ィ グ レーシ ョ ン可能なプ ロ グ ラ マブル出力スルーレー ト 制御 10-9 TN1202J_01.7 MachXO2 sysIO 使用ガイド を持ち ます。 各 I/O ピ ンは、 個別の ス ルーレー ト 制御を持ち ま す。 こ の ス ルーレー ト 制御は、 立ち上が り エ ッ ジ及び立ち下が り エ ッ ジの両方に影響 し ます。 各 I/O 規格の立ち上が り / 立ち下が り ラ ンプ レー ト につ いては、 該当す る I/O 設定に対す る IBIS フ ァ イ ルにモデル化 さ れてい ます。 ト ラ イ ス テー ト 制御及びオープ ン ド レ イ ン制御 各シ ン グルエン ド 出力 ド ラ イ バは、 デバ イ ス と し てのグ ロ ーバル ・ ト ラ イ ス テー ト 制御の他に別個の ト ラ イ ス テー ト 制御を持ち ます。 シ ン グルエン ド 出力 ド ラ イ バは、 各 I/O でのオープン ド レ イ ン動作に も 別個に対 応 し ます。 オープン ド レ イ ン出力は一般に、 外部でプルア ッ プ さ れ、 シ ン ク 電流仕様のみが維持 さ れます。 PCI ク ラ ン プ での PCI 対応 下辺の sysIO バ ッ フ ァ ペアは、 個別にプ ロ グ ラ ム可能なオプシ ョ ンの PCI ク ラ ンプ ・ ダ イ オー ド に対応 し て い ます。 こ れは MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2- 4000、 及び MachXO2-7000 デバ イ ス の下辺のみが対応 し ます。 PCI ク ラ ンプは、 デバ イ ス の他の全辺で使用可能なプ ロ グ ラ マブル ・ ク ラ ン プ よ り も 大 き い ク ラ ンプ電流に対応で き ます。 コ ン プ リ メ ン タ リ 出力 各 sysIO バ ッ フ ァ ペアには、 "true" パ ッ ド に関連付け ら れたシ ン グルエン ド ・ ド ラ イ バを ド ラ イ ブす る デー タ を、 オプシ ョ ンで ド ラ イ ブが可能な コ ンプ リ メ ン タ リ 回路が組み込まれてい ます。 こ のためシ ン グルエン ド ・ ド ラ イ バのペア を使用 し て、信号間で最 も 低ス キ ュ ーを持つ コ ンプ リ メ ン タ リ 出力を ド ラ イ ブで き ます。 差動バ ッ フ ァ の コ ン フ ィ グ レーシ ョ ン 基本 sysIO バ ッ フ ァ ペアは差動入力規格に対応 し 、 その コ ンプ リ メ ン タ リ 出力は SSTL 及び HSTL の差動出 力規格に対応 し ます。 規模が MachXO2-640U と MachXO2-1200/U 及びそれ以上のデバ イ ス では、 上下辺は 基本 sysIO バ ッ フ ァ ペアが対応す る 機能に対 し て付加的な機能 も い く つか実現 し ます。 差動レ シーバ 全ての sysIO バ ッ フ ァ ペアがデバ イ ス全辺で差動入力に対応 し ます。sysIO バ ッ フ ァ ペアが差動レ シーバ と し て コ ン フ ィ グ レーシ ョ ン さ れた場合、 入力 ヒ ス テ リ シ ス及びバ ス メ ン テナン ス機能はデ ィ セーブ さ れます。 オ ン チ ッ プ入力終端 MachXO2 デバ イ ス はオンチ ッ プ 100Ω（公称）入力差動終端を MachXO2-640U と MachXO2-1200/U、MachXO22000/U、 MachXO2-4000、 及び MachXO2-7000 デバ イ ス の下辺で実現 し ます。 終端は下辺の全入力 PIO ペア で使用で き 、 プ ロ グ ラ マブルです。 エ ミ ュ レー ト 差動規格 全ての sysIO バ ッ フ ァ ペアが、 上述 し た コ ンプ リ メ ン タ リ 出力に対応 し てい ます。 こ の機能を使用す る と 、 差動 SSTL 及び HSTL 規格に必要な コ ンプ リ メ ン タ リ SSTL ま たは HSTL 信号を ド ラ イ ブで き ます。 ま たオン チ ッ プ抵抗ネ ッ ト ワー ク と 組み合わせて使用す る と 、 LVPECL や MLVDS、 BLVDS、 及び差動 RSDS な ど の差 動出力規格を エ ミ ュ レー ト す る こ と も で き ます。 sysIO バ ッ フ ァ ペア を差動 ト ラ ン ス ミ ッ タ と し て コ ン フ ィ グ レ ーシ ョ ン し た場合、 バ ス メ ン テナ ン ス 及びオープ ン ド レ イ ン機能はデ ィ セーブル さ れ ま す。 MachXO2 フ ァ ミ リ の全シ ン グルエン ド sysIO バ ッ フ ァ ペアが、 エ ミ ュ レー ト 差動出力規格に対応 し ます。 真の差動出力及び出力 ド ラ イ ブ MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 及び MachXO2-7000 デバ イ ス は、 真の差動出力 ド ラ イ バを上辺で対応 し ますが、 こ れ ら はプ ラ イ マ リ PIO ペアでのみ使用可能です。 出力 ド ラ イ バは固定の 1.2V コ モンモー ド で、 1.25 mA と 2.5 mA、 2.0mA ま たは 3.5mA のプ ロ グ ラ マブル ・ ド ラ イ ブ 電流を持ち ます。 一度に使用可能な真の LVDS 差動 ド ラ イ ブ設定は 1 つのみ、 上辺の ド ラ イ バが全て同一 ド ラ イ ブ強度を持つ よ う にプ ロ グ ラ ムす る 必要があ り ます。真の差動出力のバン ク VCCIO は 2.5V ま たは 3.3V にで き ます。 10-10 TN1202J_01.7 MachXO2 sysIO 使用ガイド ソ フ ト ウ ェ アの sysIO 属性 sysIO バ ッ フ ァ の機能及び性能を制御す る ために、 sysIO 属性ま たはプ リ ミ テ ィ ブ を ラ テ ィ ス開発 ソ フ ト ウ ェ アで使用す る 必要があ り ます。こ れ ら の指定は HDL ソ ース コ ー ド や Lattice Diamond ™の Spreadsheet View（ス プ レ ッ ド シー ト ・ ビ ュ ー） GUI に よ っ て、 又は ASCII 制約フ ァ イ ル （.lpf フ ァ イ ル） で直接行い ます。 付録 A、 B 及び C に、 こ の よ う な属性を様々な環境で使用 し た例を リ ス ト し て あ り ます。 こ のセ ク シ ョ ンでは、 こ れ ら の各属性について詳細に説明 し ます。 HDL 属性 HDL ソ ース コ ー ド では、 こ のセ ク シ ョ ンで説明す る 属性の 2 つを除いて全て を使用 し て、 sysIO バ ッ フ ァ 機 能を指定で き ます。 IO_TYPE こ の属性は I/O の sysIO 規格を設定す る ために使用 さ れます。 こ れ ら の I/O 規格を設定す る ために必要な VCCIO は属性名に組み込まれてい ます。 BANK VCCIO 属性は、 各 I/O タ イ プに許容 さ れ る VCCIO の組み合 わせを指定す る ために使用 さ れます。 MachXO2 フ ァ ミ リ の有効な I/O タ イ プ を表 10-8 に示 し ます。 10-11 TN1202J_01.7 MachXO2 sysIO 使用ガイド 表 10-8. 対応す る I/O タ イ プ sysIO シ グナ リ ン グ規格 IO_TYPE LVDS 2.5V LVDS25 エ ミ ュ レー ト LVDS 2.5V1 LVDS25E RSDS RSDS25 エ ミ ュ レー ト RSDS1 RSDS25E Bus LVDS 2.5V BLVDS25 エ ミ ュ レー ト Bus LVDS 2.5V 1 BLVDS25E MLVDS 2.5V MLVDS25 エ ミ ュ レー ト MLVDS 2.5V 1 MLVDS25E LVPECL 3.3V LVPECL33 エ ミ ュ レー ト LVPECL 3.3V1 LVPECL33E SSTL 25 Class I SSTL25_I SSTL 25 Class II2 SSTL25_II SSTL 25 Class I 差動 SSTL 25 Class II 差動 SSTL25D_I 2, 3 SSTL25D_II SSTL 18 Class I SSTL 18 Class II SSTL18_I 2 SSTL18_II SSTL 18 Class I 差動 3 SSTL18D_I SSTL 18 Class II 差動 2, 3 SSTL18D_II HSTL 18 Class I HSTL18_I HSTL 18 Class II2 HSTL18_II HSTL 18 Class I 差動 HSTL 18 Class II 差動 3 HSTL18D_I 2,3 HSTL18D_II PCI 3.3V PCI33 LVTTL 3.3V LVTTL33 LVTTL 3.3V 差動 3 LVTTL33D LVCMOS 3.3V LVCMOS 3.3V 差動 LVCMOS33 3 LVCMOS33D LVCMOS 2.5V ( デフ ォ ル ト ) LVCMOS25 LVCMOS 2.5V 差動 3 LVCMOS25D LVCMOS 2.5V、 3.3V VCCIO バン ク 内 4 LVCMOS25R33 LVCMOS 1.8V LVCMOS 1.8V 差動 LVCMOS18 3 LVCMOS18D LVCMOS 1.8V、 3.3V VCCIO バン ク 内 4 LVCMOS18R33 LVCMOS 1.8V、 2.5V VCCIO バン ク 内 4 LVCMOS18R25 LVCMOS 1.5V LVCMOS15 LVCMOS 1.5V 差動 3 LVCMOS15D LVCMOS 1.5V、 3.3V VCCIO バン ク 内 4 LVCMOS15R33 LVCMOS 1.5V、 2.5V VCCIO バン ク 内 4 LVCMOS15R25 LVCMOS 1.2V LVCMOS 1.2V 差動 LVCMOS12 3 LVCMOS12D 1. こ れ ら の差動出力規格は、 外付け抵抗パ ッ ク と 共に コ ンプ リ メ ン タ リ な LVCMOS ド ラ イ バペア を用 い る こ と に よ っ て、 エ ミ ュ レー ト さ れ る 2. 入力モー ド にのみ対応す る 。 こ れ ら の I/O タ イ プでは出力や双方向モー ド には対応 し ない 3. こ れ ら の差動規格は、 コ ンプ リ メ ン タ リ LVCMOS ド ラ イ バペア を用い る こ と に よ っ て実装 さ れ る 4. こ れ ら は入力のみであ り 、 I/O タ イ プ を用い る こ と がで き る よ う に VREF を規定の特定値に設定す る 必要があ る 10-12 TN1202J_01.7 MachXO2 sysIO 使用ガイド DRIVE DRIVE 強度属性は出力規格及び双方向 I/O 規格に使用可能です。 デフ ォ ル ト の ド ラ イ ブ値は、 使用 さ れ る I/O 規格に よ っ て決ま り ます。 表 10-9 に、 指定 さ れた VCCIO 条件下でのシ ン グルエン ド I/O タ イ プの対応 す る ド ラ イ ブ強度を示 し ます。 表 10-9. レ シオ sysIO 規格の出力 ド ラ イ ブ機能 ド ラ イ ブ強度 (mA) 2 I/O タ イ プ LVCMOS12 YES 4 6 LVCMOS15 LVCMOS18 LVCMOS25 LVCMOS33 LVTTL33 YES YES YES YES YES YES YES YES YES YES YES YES YES YES YES YES YES YES YES 8 12 16 YES 24 DIFFDRIVE DIFFDRIVE 強度属性は真の LVDS 出力規格に使用可能です。 上辺の真の LVDS 差動 ド ラ イ バが全て同一 ド ラ イ ブ強度を持つ よ う にプ ロ グ ラ ムす る 必要があ り ます。 LVDS25 出力にのみ有効であ る ため、 DIFFDRIVE 値 は、 Design Planner の DRIVE 列に リ ス ト さ れます。 Values: 1.25, 2.0, 2.5, 3.5, NA Default: 3.5 PULLMODE PULLMODE オプシ ョ ンは、各 I/O ご と に別個に イ ネーブルま たはデ ィ セーブルにす る こ と がで き ます。ユー ザが OPENDRAIN=ON を選択 し た場合、出力規格の PULLMODE はデフ ォ ル ト では NONE にな り ます。LVCMOS I/O タ イ プ を ア ン ダー ド ラ イ ブ ま たはオーバー ド ラ イ ブモー ド で使用 し た場合、UP 及び KEEPER 設定はで き ません。 FAILSAFE オプシ ョ ンは MLVDS25E 双方向モー ド でのみ使用可能です。 Values: UP, DOWN, NONE, KEEPER, FAILSAFE Default: DOWN for LVTTL, LVCMOS, and PCI; all others NONE CLAMP CLAMP オプシ ョ ンは、各 I/O ご と に別個に イ ネーブルま たはデ ィ セーブルにす る こ と がで き ます。MachXO2640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 及び MachXO2-7000 デバ イ ス の下辺で使用 可能な設定はPCIま たはOFFです。その他のI/Oは全てが、こ の属性に対 し てONま たはOFFの設定を持ち ます。 Values: OFF, ON, PCI Default: OFF HYSTERESIS レ シオ型入力バ ッ フ ァ は、 2 つの入力 ヒ ス テ リ シ ス設定を持ち ます。 HYSTERESIS オプシ ョ ンは、 LVCMOS12 入力を除いた LVTTL 及び LVCMOS 入力規格 と 双方向 I/O 規格の ヒ ス テ リ シ ス量を変更す る ために使用で き ます。 LVCMOS12 入力は HYSTERESIS に対応 し ません。 LVCMOS25R33 と LVCMOS18R25、 LVCMOS18R33, LVCMOS15R25、 及び LVCMOS15R33 入力 タ イ プ は HYSTERESIS に対応 し ません。 入力ピ ン それぞれの HYSTERESIS オプシ ョ ンは、 I/O タ イ プに対応 し てい る 場合には個別に設定で き ます。 Values: SMALL, LARGE, NA Default: SMALL 10-13 TN1202J_01.7 MachXO2 sysIO 使用ガイド VREF VREF オプシ ョ ンは、 シ ン グルエン ド SSTL 及び HSTL 入力 と 参照型 LVMCOS 入力バ ッ フ ァ の場合に イ ネー ブ ル に さ れ ま す。 参照型 LVMCOS 入力バ ッ フ ァ は、 I/O タ イ プ を LVCMOS25R33 や LVCMOS18R25、 LVCMOS18R33、 LVCMOS15R25、 ま たは LVCMOS15R33 と 選択す る こ と に よ っ て指定 さ れます。 VREF 信号 を使用 し ない全ての I/O タ イ プには、 デフ ォ ル ト 値 NA が適用 さ れます。 VREF はデフ ォ ル ト ではシ ン グルエン ド SSTL/HSTL 入力 と LVCMOS25R33、LVCMOS18R25、LVCMOS18R33、 LVCMOS15R25、 ま たは LVCMOS15R33 入力の外部 VREF ピ ンにな り ます。 ユーザは、 Diamond ソ フ ト ウ ェ アの Spreadsheet View にあ る "VREF Location(s) （VREF 位置） " ポ ッ プア ッ プ ・ ウ ィ ン ド ウ で VREF_NAME 値 を入力で き ます。 こ う す る こ と で、 Diamond Spreadsheet View の Port Assignments （ポー ト 割 り 当て） タ ブの VREF 列に、 I45、 I50 及び I55 値に加え て、 VREF_NAME が使用可能な値 と し て提供 さ れます。 VREF_NAME 値に よ っ て指定 さ れ る ピ ン位置は、 その I/O バン ク の VREF ド ラ イ バ と し て使用 さ れます。 VREF_NAME は、 ユーザが外部 VREF ピ ン と し て ピ ン を使用 し たい場合にのみ必要です。そ う でなければ、ソ フ ト ウ ェ アに よ っ て自動的に ピ ンが VREF 信号に割 り 当て ら れます。 I/O バン ク ご と に VREF ピ ン ま たは内部 VREF ド ラ イ バは 1 つのみです。 それぞれの I/O バン ク に使用で き る のは、 I45、 I50、 I55 ま たは VREF1_LOAD か ら 選択 し た 1 つの VREF ド ラ イ バ設定のみです。 こ の属性は、 ソ フ ト ウ ェ アの GUI で、 ま たは ASCII 制約フ ァ イ ルで設定で き ます。 Values: OFF, I45, I50, I55, VREF_NAME Default: NA OPENDRAIN OPENDRAIN オプシ ョ ンは、 全ての LVTTL 及び LVCMOS 出力規格 と 双方向 I/O 規格に使用可能です。 各 sysIO は別個にオープン ド レ イ ンにな る よ う に割 り 当て る こ と がで き ます。 OPENDRAIN 属性を使用 し た場 合、 PULLMODE は NONE、 CLAMP は OFF にす る 必要があ り ます。 Values: OFF, ON Default: OFF SLEWRATE 各 I/O ピ ンは出力及び双方向 I/O ピ ン ご と に スルーレー ト 制御を指定で き ます。 こ れは入力ま たは真の差動 出力には無効な属性です。 Values: FAST, SLOW, NA Default: SLOW DIFFRESISTOR 下辺の I/O ピ ンは MachXO2-640U と MachXO2-1200/U、MachXO2-2000/U、MachXO2-4000、及び MachXO27000 デバ イ ス で、 オンチ ッ プ差動入力終端抵抗に対応 し ます。 終端レ ジ ス タ は、 sysIO のプ ラ イ マ リ ペア及 びセカ ン ダ リ ペアの両方に使用可能です。 対応す る 値はゼ ロ （OFF） ま たは 100Ω です。 Values: OFF, 100 Default: OFF DIN/DOUT DIN/DOUT オプシ ョ ンは各 I/O に使用可能で、別個に コ ン フ ィ グ レーシ ョ ンで き ます。入力レ ジ ス タ は、DIN 属性が割 り 当て ら れた と き に入力に使用 さ れます。 同様に、 DOUT 属性が指定 さ れ る と 出力レ ジ ス タ が割 り 当て ら れます。 デフ ォ ル ト では、 可能であれば DIN ま たは DOUT が、 入力レ ジ ス タ ま たは出力レ ジ ス タ に自 動的に割 り 当て ら れます。 LOC こ の属性は、 マ ッ ピ ン グプ ロ セ ス後に コ ン ポーネ ン ト のサ イ ト 位置を指定 し ます。 複数の コ ン ポーネ ン ト に 付加 さ れ る 場合は、 こ れ ら のブ ロ ッ ク が指定のサ イ ト に一緒にマ ッ プ さ れ る こ と を示 し ます。 パ ッ ド に割 り 10-14 TN1202J_01.7 MachXO2 sysIO 使用ガイド 当て ら れ る 場合は PIC サ イ ト を指定 し ます。 LOC 属性は I/O セル と ク ロ ッ ク 、 及び内部フ リ ッ プ フ ロ ッ プに な る コ ン ポーネ ン ト に付加で き ま すが、 論理セルに割 り 当て ら れ る 組み合わせ論理に与え てはいけ ま せん。 その よ う な付加を行 う と 、 位置指定制約の生成に失敗す る 可能性があ り ます。 LOC 属性はレ ジ ス タ 順序付け （register ordering） を オーバー ラ イ ド し ます。 バン ク VCCIO こ の属性はバン ク の有効な I/O タ イ プ を検証す る ため、 ま たいずれの入力バ ッ フ ァ を使用す る か を決定す る ため、そ し て I/O タ イ プに適用可能な正 し い ド ラ イ ブ強度を設定す る ために必要です。I/O バン ク 情報は HDL レベルでは不要なため、 こ の属性は Diamond ソ フ ト ウ ェ アの Spreadsheet View、 ま たは ASCII 制約フ ァ イ ル で使用で き ます。 Values: AUTO, 3.3, 2.5, 1.8, 1.5, 1.2. Default: AUTO. sysIO プ リ ミ テ ィ ブ ソ フ ト ウ ェ ア ・ ラ イ ブ ラ リ には多数の sysIO プ リ ミ テ ィ ブがあ り ます。 一部の sysIO 機能が利用で き る のは HDL ソ ース コ ー ド でプ リ ミ テ ィ ブ を イ ン ス タ ン ス化 し た場合に限 ら れ る ため、 こ のセ ク シ ョ ンでは少 し だけ 取 り 上げて説明 し ます。 TSALL （Tri-State All、 全て ト ラ イ ス テー ト ） MachXO2 デバ イ ス は、全出力バ ッ フ ァ に対す る ト ラ イ ス テー ト 制御を イ ネーブルま たはデ ィ セーブルにす る ために使用 さ れ る TSALL 機能に対応 し ます。 TSALL 専用ピ ンはないため、 TSALL 機能を制御す る 用途に任 意の汎用 I/O ピ ン を選択で き ます。TSALL 機能を イ ネーブルにす る ためには、TSALL プ リ ミ テ ィ ブ を ソ ース コ ー ド において イ ン ス タ ン ス化す る 必要があ り ます。 本プ リ ミ テ ィ ブの入力は、 入力ピ ン ま たは内部信号を 割 り 当て る こ と がで き ます。 値 TSALL=1 では全ての出力が ト ラ イ ス テー ト にな り ますが、 TSALL=0 時には出力は OE で個別に制御 さ れ ます。 図 10-5. TSALL プ リ ミ テ ィ ブ TSALL TSALL DELAYE （固定デー タ 遅延） 本プ リ ミ テ ィ ブは、MachXO2 デバ イ ス の全バン ク 全 sysIO バ ッ フ ァ に対 し て、最長 32 ス テ ッ プの ス タ テ ィ ッ ク （固定） 遅延に対応 し ます。 遅延ス テ ッ プ値については、 "MachXO2 Family Data Sheet" を参照 し て く だ さ い。 入力遅延を設定す る ために USER_DEFINED モー ド を選択で き ますが、 こ のプ リ ミ テ ィ ブは、 "TN1203, MachXO2 High-Speed Source Synchronous and Memory Interfaces （高速 ソ ース シ ン ク ロ ナ ス と メ モ リ イ ン タ ー フ ェ イ ス） " で説明 さ れてい る 定義済み ソ ース シ ン ク ロ ナ ス ・ イ ン タ ーフ ェ イ ス に よ っ て主に使用 さ れます。 図 10-6. DELAYE プ リ ミ テ ィ ブ と 関連属性 A ア ト リ ビ ュー ト DELAYE 記述 Z 値 ソ フ ト ウ ェ ア ・ デフ ォ ル ト DEL_MODE イ ン タ ーフ ェ イ ス に依存す る 固定遅延値、 あ る いはユーザ 定義の遅延値 SCLK_ZEROHOLD ECLK_ALIGNED ECLK_CENTERED SCLK_ALIGNED SCLK_CENTERED USER_DEFINED USER_DEFINED DEL_VALUE ユーザ定義の遅延値 DELAY0…DELAY31 DELAY0 10-15 TN1202J_01.7 MachXO2 sysIO 使用ガイド DELAYD （ダ イ ナ ミ ッ ク デー タ 遅延） 本プ リ ミ テ ィ ブでは、 規模が MachXO2-640U と MachXO2-1200/U 以上のデバ イ ス において、 下辺バン ク （バ ン ク 2） の sysIO バ ッ フ ァ に対 し てダ イ ナ ミ ッ ク デー タ 遅延が可能です。 5 ビ ッ ト 入力は、 デバ イ ス動作中の 遅延を修正す る ために、 ユーザ論理に よ っ て制御で き ます。 図 10-7. DELAYD プ リ ミ テ ィ ブ A Z DEL4 DEL3 DEL2 DELAYD DEL1 DEL0 設計上の注意点及び使用法 こ のセ ク シ ョ ンでは、 前セ ク シ ョ ンで詳述 し た MachXO2 設計の規則及び注意点の概略を示 し ます。 表 10-6 に MachXO2 デバ イ ス の各辺におけ る その他の I/O 機能の リ ス ト を示 し て あ り ます。 全ての MachXO2 デバ イ ス に共通の sysIO バ ッ フ ァ 機能 1. 全てのバン ク が真の差動入力に対応 し ます . 2. A 全てのバン ク が外部抵抗 と コ ン プ リ メ ン タ リ LVCMOS 出力を用いて、 エ ミ ュ レー ト 差動出力に対応で き ます。 エ ミ ュ レー ト 差動出力バ ッ フ ァ は、 プ ラ イ マ リ ペア と セカ ン ダ リ ペアの両方で対応可能です。 3. 3. 全てのバン ク がプ ロ グ ラ マブル I/O ク ラ ン プ を持ち ますが、 それ ら は PCI 準拠の ク ラ ン プではあ り ま せん。 4. 4. 全てのバン ク が弱いプルア ッ プ、 プルダ ウ ン、 及びバ ス キーパ （バ ス ホール ド ラ ッ チ） 設定を各 I/O で別個に対応で き ます。 5. 5. VCCIO 電圧レベル と 、 選択 し た I/O タ イ プ と に よ っ て、 プルモー ド 、 ヒ ス テ リ シ ス、 ク ラ ン プ動作、 及び ド ラ イ ブ強度な ど、 バン ク が対応可能な I/O の特性が決定 さ れ ます。 ア ン ダー ド ラ イ ブ ま たはオー バー ド ラ イ ブ条件下のバン ク において、 複数の入力規格に対応で き ます。 バン ク の VREF 設定に対応で き る のは 1 つのセ カ ン ダ リ 入力規格のみです （例えば、 LVCMOS25R33 では 3.3V の VCCIO バン ク にお いて VREF は 1.25V の必要があ り ます）。 各バン ク は、 バン ク の VCCIO 設定に関係な く 1.2V 入力に対応 し ます。 6. 6. 各バン ク は 1 つの VCCIO 信号に対応 し ます。 7. 7. 各バン ク は、 外部ピ ン か内部 VREF ジ ェ ネ レー タ かに関わ ら ず、 １ つの VREF 信号に対応 し ます。 MachXO2-256 及び MachXO2-640 に固有の sysIO バ ッ フ ァ 規則 1. 真の差動出力バ ッ フ ァ に対応 し ません。 2. 内部 100Ω 差動入力終端抵抗はあ り ません。 3. PCI ク ラ ンプに対応 し ません。 MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 及び MachXO27000 に固有の sysIO バ ッ フ ァ 規則 1. バン ク 0 （上辺） のみが、 プ ロ グ ラ マブル ・ ド ラ イ ブ強度を持つ真の差動出力バ ッ フ ァ を持ち ます。 プ ラ イ マ リ ペアのみが真の差動出力バ ッ フ ァ に対応 し ます。 2. 2. バン ク 2 （下辺） のみに内部 100Ω 差動入力終端抵抗があ り ます。 3. バン ク 2 （下辺） のみが PCI 準拠の ク ラ ン プに対応 し ます。 10-16 TN1202J_01.7 MachXO2 sysIO 使用ガイド 表 10-10. デバ イ ス の各辺におけ る その他の I/O 機能 機能 100 Ω 差動抵抗 活線挿抜 ク ラ ンプ 3 上辺 下辺 左辺 右辺 — Yes1 — — Yes Yes Yes Yes Yes Yes Yes Yes — Yes1 — — 3 Yes Yes Yes Yes 弱いプルダ ウ ン 2 Yes Yes Yes Yes バ ス キーパ 3 Yes Yes Yes Yes PCI 互換 ク ラ ンプ 弱いプルア ッ プ 入力 ヒ ス テ リ シ ス 3 Yes Yes Yes Yes スルーレー ト 制御 Yes Yes Yes Yes オープン ド レ イ ン Yes Yes Yes Yes 1. MachXO2-640U と MachXO2-1200/U、 MachXO2-2000/U、 MachXO2-4000、 お よ び MachXO2-7000 デ バ イ ス で対応す る 2. ソ フ ト ウ ェ アのデフ ォ ル ト 設定 3. 特定条件下での I/O 特性 a.LVCMOS12 には HYSTERESIS オプシ ョ ンはない b.HYSTERESIS オプシ ョ ン と BUS KEEPER オプシ ョ ンは参照型入力規格では利用で き ない c.レ シオ入力バ ッ フ ァ を ア ン ダー ド ラ イ ブかオーバー ド ラ イ ブ条件で用い る と き 、 HYSTERESIS 設 定は NA にな り 、 CLAMP 設定は OFF に、 そ し て UP と KEEPER PULLMODE 設定は対応 し ない d.差動レ シーバでは HYSTERESIS と バ ス キーパ機能は無効 テ ク ニ カルサポー ト 支援 e-mail: [email protected] イ ン タ ーネ ッ ト :www.latticesemi.com 日本語版更新履歴 日付 バージ ョ ン 新該当ページ 更新概要 2010 年 11 月 01.0 初版 2011 年 1 月 01.1 超多ピ ン (“U”) デバ イ ス に関す る 記述全面 2011 年 4 月 01.2 Lattice Diamond ツールに関す る 更新 2011 年 7 月 01.3 日本語版初版。 英語オ リ ジナルでは 1200-R1 に関す る 注記が追加 さ れ てい る が、 日本語版では省略 2012 年 2 月 01.4 ロ ゴ更新、 ド キ ュ メ ン ト ・ ス テー タ ス を Preliminary か ら 正規 2013 年 3 月 01.5 2013 年 10 月 1.7 10-8 表 10-6 脚注記述を更新 10-9 プ ロ グ ラ マブル ・ スルーレー ト 節に追記 10-8 表 10-6 1.2V 入力対応セルを更新 10-11,12,18 - I/O_TYPE を IO_TYPE に変更 20, 22 10-17 TN1202J_01.7 MachXO2 sysIO 使用ガイド 付録 A. sysIO HDL 属性 sysIOsysIO 属性は HDL ソ ース コ ー ド で直接使用で き ます。本セ ク シ ョ ンでは MachXO2 PLD フ ァ ミ リ が対応 可能な sysIO 属性の リ ス ト を示 し ます。 こ こ で示 し た Synplify® 論理合成ツールの正 し い構文及び例は参照用 です。 VHDL 言語での属性 構文 表 10-11. VHDL 属性の構文 属 性 構 文 IO_TYPE attribute IO_TYPE: string; attribute IO_TYPE of Pinname: signal is “IO_TYPE Value”; DRIVE attribute DRIVE: string; attribute DRIVE of Pinname: signal is “Drive Value”; DIFFDRIVE attribute DRIVE: string; attribute DRIVE of Pinname: signal is “Diffdrive Value”; DIFFRESISTOR attribute DIFFRESISTOR: string; attribute DIFFRESISTOR of Pinname: signal is “DIFFRESISTOR Value”; CLAMP attribute CLAMP: string; attribute CLAMP of Pinname: signal is “Clamp Value”; HYSTERESIS attribute HYSTERESIS: string; attribute HYSTERESIS OF Pinname: signal is “Hysteresis Value”; VREF NA PULLMODE attribute PULLMODE: string; attribute PULLMODE of Pinname: signal is “Pullmode Value”; OPENDRAIN attribute OPENDRAIN: string; attribute OPENDRAIN of Pinname: signal is “OpenDrain Value”; SLOWSLEW attribute PULLMODE: string; attribute PULLMODE of Pinname: signal is “Slewrate Value”; DIN attribute DIN: string; attribute DIN of Pinname: signal is “value “; DOUT attribute DOUT: string; attribute DOUT of Pinname: signal is “value “; LOC attribute LOC: string; attribute LOC of Pinname: signal is “Pin locations”; BANK VCCIO NA 例 IO_TYPE --***Attribute Declaration*** ATTRIBUTE IO_TYPE: string; --***IO_TYPE assignment for I/O Pin*** ATTRIBUTE IO_TYPE OF portA: SIGNAL IS "PCI33"; ATTRIBUTE IO_TYPE OF portB: SIGNAL IS "LVCMOS33"; ATTRIBUTE IO_TYPE OF portC: SIGNAL IS "SSTL18_I"; ATTRIBUTE IO_TYPE OF portD: SIGNAL IS "LVDS25"; 10-18 TN1202J_01.7 MachXO2 sysIO 使用ガイド DRIVE --***Attribute Declaration*** ATTRIBUTE DRIVE: string; --***DRIVE assignment for I/O Pin*** ATTRIBUTE DRIVE OF portB: SIGNAL IS “8”; DIFFDRIVE --***Attribute Declaration*** ATTRIBUTE DIFFDRIVE: string; --*** DIFFDRIVE assignment for I/O Pin*** ATTRIBUTE DIFFDRIVE OF portD: SIGNAL IS “2.0”; DIFFRESISTOR --***Attribute Declaration*** ATTRIBUTE DIFFRESISTOR: string; --*** DIFFRESISTOR assignment for I/O Pin*** ATTRIBUTE DIFFRESISTOR OF portD: SIGNAL IS "100"; CLAMP --***Attribute Declaration*** ATTRIBUTE CLAMP: string; --*** CLAMP assignment for I/O Pin*** ATTRIBUTE CLAMP OF portA: SIGNAL IS “PCI33”; HYSTERESIS --***Attribute Declaration*** ATTRIBUTE HYSTERESIS: string; --*** HYSTERESIS assignment for Input Pin*** ATTRIBUTE HYSTERESIS OF portA: SIGNAL IS " LARGE "; PULLMODE --***Attribute Declaration*** ATTRIBUTE PULLMODE : string; --***PULLMODE assignment for I/O Pin*** ATTRIBUTE PULLMODE OF portA: SIGNAL IS “DOWN”; ATTRIBUTE PULLMODE OF portB: SIGNAL IS “UP”; OPENDRAIN --***Attribute Declaration*** ATTRIBUTE OPENDRAIN: string; --***Open Drain assignment for I/O Pin*** ATTRIBUTE OPENDRAIN OF portB: SIGNAL IS “ON”; SLEWRATE --***Attribute Declaration*** ATTRIBUTE SLEWRATE : string; --*** SLEWRATE assignment for I/O Pin*** ATTRIBUTE SLEWRATE OF portB: SIGNAL IS “FAST”; DIN/DOUT --***Attribute Declaration*** ATTRIBUTE din : string; ATTRIBUTE dout : string; --*** din/dout assignment for I/O Pin*** ATTRIBUTE din OF input_vector: SIGNAL IS “TRUE “; ATTRIBUTE dout OF output_vector: SIGNAL IS “TRUE “; 10-19 TN1202J_01.7 MachXO2 sysIO 使用ガイド LOC --***Attribute Declaration*** ATTRIBUTE LOC : string; --*** LOC assignment for I/O Pin*** ATTRIBUTE LOC OF input_vector: SIGNAL IS “E3,B3,C3 “; Verilog 言語での属性 構文 表 10-12. Verilog 属性の構文 属 性 構 文 IO_TYPE PinType PinName /* synthesis IO_TYPE=”IO_Type Value”*/; DRIVE PinType PinName /* synthesis DRIVE=”Drive Value”*/; DIFFDRIVE PinType PinName /* synthesis DIFFDRIVE =” DIFFDRIVE Value”*/; DIFFRESISTOR PinType PinName /* synthesis DIFFRESISTOR =” DIFFRESISTOR Value”*/; CLAMP PinType PinName /* synthesis CLAMP =” Clamp Value”*/; HYSTERESIS PinType PinName /*synthesis HYSTERESIS = “Hysteresis Value” */; VREF N/A PULLMODE PinType PinName /* synthesis PULLMODE=”Pullmode Value”*/; OPENDRAIN PinType PinName /* synthesis OPENDRAIN =”OpenDrain Value”*/; SLOWSLEW PinType PinName /* synthesis SLEWRATE=”Slewrate Value”*/; DIN PinType PinName /* synthesis DIN= “value” */; DOUT PinType PinName /* synthesis DOUT= “value” */; LOC PinType PinName /* synthesis LOC=”pin_locations “*/; Bank VCCIO N/A 例 //IO_TYPE, PULLMODE, SLEWRATE and DRIVE assignment output portB /*synthesis IO_TYPE=”LVCMOS33” PULLMODE =”UP” SLEWRATE =”FAST” DRIVE =”20”*/; output portC /*synthesis IO_TYPE=”LVDS25” */; //DIFFDRIVE output portD /* synthesis IO_TYPE="LVDS25" DIFFDRIVE="2.0"*/; //DIFFRESISTOR output [4:0] portA /* synthesis IO_TYPE="LVDS25" DIFFRESISTOR ="100"*/; //CLAMP output portA /*synthesis IO_TYPE=”PCI33” CLAMP =”PCI” */; //HYSTERESIS input mypin /* synthesis HYSTERESIS = “LARGE” */; //OPENDRAIN output portA /*synthesis OPENDRAIN =”ON”*/; // DIN Place the flip-flops near the load input input load /* synthesis din=”” TRUE */; 10-20 TN1202J_01.7 MachXO2 sysIO 使用ガイド // DOUT Place the flip-flops near the outload output output outload /* synthesis dout=”TRUE” */; //LOC pin location input [3:0] DATA0 /* synthesis loc=”E3,B1,F3”*/; //LOC Register pin location reg data_in_ch1_buf_reg3 /* synthesis loc=”R10C16” */; //LOC Vectored internal bus reg [3:0] data_in_ch1_reg /*synthesis loc =”R10C16,R10C15,R10C14,R10C9” */; 10-21 TN1202J_01.7 MachXO2 sysIO 使用ガイド 付録 B. Spreadsheet View を使用 し た sysIO 属性 sysIO バ ッ フ ァ 属性は、Diamond 設計ツールで利用可能な Spreadsheet View を使用 し て割 り 当て る こ と がで き ます。 VREF 及びバン ク VCCIO な ど、 HDL 属性にない属性は Spreadsheet View） の GUI にあ り ます。 Port Assignment （ポー ト 割 り 当て） タ ブには、 設計の全て のポー ト 及び設計制約 と し て使用可能な全て の sysIO 属性が リ ス ト さ れます。 こ れ ら セルのそれぞれを ク リ ッ ク す る と 、 そのポー ト に有効な全 I/O 制約の リ ス ト が示 さ れます。 各列はその次の列 よ り も 優先 さ れます。 し たがっ て、 特定の IO_TYPE が選択 さ れた場 合、 DRIVE、 PULL-MODE、 SLEW-RATE 及びその他の属性には、 その IO_TYPE に有効な組み合わせが リ ス ト さ れます。 ピ ン位置は Port Assignment タ ブの Pin 列を使用 し て ロ ッ ク で き ます。セルを右 ク リ ッ ク す る と 、 使用可能な全ての ピ ン位置が リ ス ト さ れ ます。 Spreadsheet View は DRC チ ェ ッ ク を実行 し て、 正 し く ない sysIO 属性割 り 当ての有無を調べ る こ と がで き ます。 Spreadsheet View を使用 し て割 り 当て ら れた全ての設計制約は論理制約フ ァ イ ル （.lpf） に書 き 出 さ れます。 図 10-8. Spreadsheet View の Port Assignment タ ブ 10-22 TN1202J_01.7 MachXO2 sysIO 使用ガイド 図 10-9. Spreadsheet View の VREF 名 と 位置のポ ッ プア ッ プ ・ ウ ィ ン ド ウ Spreadsheet View におけ る VREF 割 り 当て VREF 属性は、 Spreadsheet View で左側の Vref Locations(s) （VREF 位置） ボ タ ン を ク リ ッ ク す る こ と で割 り 当 て ら れます。 こ のボ タ ン を使用す る 必要があ る のは、 VREF ド ラ イ バを特定の位置にす る 場合のみです。 そ れ以外の場合、 VREF ド ラ イ バ信号は ソ フ ト ウ ェ アに よ っ て、 sysIO バン ク 規則に違反 し ない任意の位置に割 り 当て ら れます。 VREF_NAME が特定の ピ ンに割 り 当て ら れた場合、その VREF_NAME は Port Assignments タ ブの VREF 列に リ ス ト さ れます。VREF_NAME及びピ ン位置の両方が Pin Attribute（ピ ン属性）シー ト の VREF列に反映 さ れます。 Spreadsheet View におけ る バン ク VCCIO 設定 バン ク VCCIO は、 Spreadsheet View の Global （グ ロ ーバル） タ ブで使用で き ます。 バン ク VCCIO の値は、 特 定のバン ク の VCCIO 値を決定す る ためにユーザが選択で き ます。 図 10-10. Global Preference （グ ロ ーバル制約） タ ブのバン ク VCCIO 10-23 TN1202J_01.7 MachXO2 sysIO 使用ガイド 付録 C. 制約フ ァ イ ル （ASCII フ ァ イ ル） を使用 し た sysIO 属性 sysIO 属性を sysIO バ ッ フ ァ 制約 と し て制約フ ァ イ ル（.lpf）に直接入力で き ます。LPF フ ァ イ ルは、Spreadsheet Vie ま たは直接テ キ ス ト エデ ィ タ で作成ま たは修正 さ れた論理制約を格納す る 、 論理合成後の FPGA 設計制 約フ ァ イ ルです。ま た HDL ソ ース か ら の論理制約 も 含んでい ます。Diamond ソ フ ト ウ ェ アで Spreadsheet View を修正す る と 、 自動的に LPF フ ァ イ ルの内容が更新 さ れ、 ま た逆の更新 も 同様に行われ ます。 Spreadsheet View の設定は、 保存 さ れ る と 制約フ ァ イ ルに反映 さ れます。 対応可能な設計制約及び各構文の詳細について は、 Diamond のヘルプ を参照 し て く だ さ い。 10-24 TN1202J_01.7
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