FCS325パッケージのIGLOO2 M2GL025とM2GL050 の間でのデザイン

アプリケーション･ノート AC419
FCS325パッケージのIGLOO2 M2GL025とM2GL050
の間でのデザイン･マイグレーション
もくじ
イントロダクション ................................................................................................................................. 1
デザイン･マイグレーション .................................................................................................................... 1
デザインとデバイスの評価 ............................................................................................................................................... 1
I/Oバンクとスタンダード .................................................................................................................................................. 3
ピン･マイグレーションと互換性 ...................................................................................................................................... 5
電源と基板レベルの考慮事項 .......................................................................................................................................... 10
ソフトウェア･フロー ...................................................................................................................................................... 12
結論 ........................................................................................................................................................ 13
イントロダクション
®
この文書ではFCS325パッケージのIGLOO 2 フィールド･プログラマブル･ゲート･アレイ (FPGA) デバイス･ファミ
リのM2GL025とM2GL050デバイス間でのデザインの移行のしかたを説明します。M2GL025, M2GL050デバイス間で
デザインを移行するときに考慮しなければならない制限と仕様について言及します。これにはデバイス間のピン互換
性、デザインとデバイス･リソースの評価、I/Oバンク、スタンダードなどが含まれます。マイグレーション中のソフ
トウェア･フローについても説明します。
デザイン･マイグレーション
IGLOO2ファミリ･デバイスはアーキテクチャ上は互いに互換性があります。しかしながら、ひとつのデバイスから別
のデバイスにマイグレートする際には考慮すべき点がいくつかあります。以下はこの文書で議論される具体的な項目
です:
•
デザインとデバイスの評価
•
I/Oバンクとスタンダード
•
ピン･マイグレーションと互換性
•
電源と基板レベルの考慮事項
•
ソフトウェア･フロー
デザインとデバイスの評価
デザインを移行する際の最初の、かつメインの作業のうちのひとつは、2つのデバイス間で利用できるリソースを比
較することです。デバイス･リソースは次の3つのカテゴリにグループ分けできます。:
•
ハイ･パフォーマンス･メモリ･サブシステム
•
ファブリック･リソース
•
オンチップ･オシレータ
さらに、ひとつのデバイスから別のデバイスに移行する際にはデザインのタイミング解析とシミュレーションを実行
する必要があります。以下のそれぞれのセクションでは、異なる様々な面のデザインおよびデバイスの評価カテゴリ
にフォーカスします。
March 2014
© 2014 Microsemi Corporation
1
FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
ハイ･パフォーマンス･メモリ･サブシステム (HPMS)
Table 1はM2GL025, M2GL050間でのハイ･パフォーマンス･メモリ･サブシステム (HPMS) ブロックの相違について
のハイレベルなサマリです。これら異なるHPMSリソースと機能に基づいて、ひとつのデバイスから別のデバイスへ
のマイグレーションの際にリソースのコンフリクトや問題を避けるようにプランをたてることができます。
Table 1 • パッケージまたはデバイス毎のHPMS機能
FCS325パッケージ
機能
M2GL025およびM2GL025T
M2GL050およびM2GL050T
1 (FIC_0)
2 (FIC_0およびFIC_1)
ファブリック･インターフェイス (FIC)
1
2
メモリ･サブシステムDDR (MDDR)
X18
X18
eNVM (Kbytes)
256
256
eSRAM (Kbytes)
64
64
eSRAM (非SECDED) (Kbytes)
80
80
SPI, HPDMA, PDMA
1
1
Notes:
1. DDRはx18, x16, x9, x8モードをサポート
2. DDRはx18, x16モードをサポート
ファブリック･リソース
Table 2はM2GL025, M2GL050のファブリック･リソース間の相違についてのおおまかなまとめになります。これら
の相違、実効ロジック･カウント、RAMサイズ、I/O数に基づいて、リソースのコンフリクトや問題を生じることなし
にひとつのデバイスから別のデバイスへのマイグレーションを評価して計画することができます。
Table 2 • サポートされるファブリック機能のデバイス毎のまとめ
FCS325パッケージ
ファブリック機能 (ロジック, DSP, メモリ)
ロジック / DSP
ファブリック･
メモリ
ユーザ I/O
2
M2GL025およびM2GL025T
M2GL050およびM2GL050T
27,696
56,340
Mathblock数
34
72
PLLおよびCCC数
6
6
LSRAM 18K ブロック数
31
69
uSRAM 1K ブロック数
34
72
MSIO (3.3 V max) 数
94
90
MSIOD (2.5 V max) 数
22
22
DDRIO (2.5 V max) 数
64
88
パッケージあたりの総ユ
ーザI/O数
180
200
ロジック･モジュール
(4入力LUT) 数
オンチップ･オシレータ
Table 3はフリー･ランするクロックを生成するための主なソースであるIGLOO2オンチップ･オシレータのまとめで
す。
Table 3 • デバイス毎のオンチップ･オシレータのサポート
FCS325パッケージ
機能
M2GL025
M2GL050
1 MHz RCオシレータ
1
1
50 MHz RCオシレータ
1
1
メイン･クリスタル･オシレータ (32 KHz - 20 MHz)
1
1
詳細はIGLOO2 Clocking Resources User’s Guideを参照してください。
I/Oバンクとスタンダード
IGLOO2のI/Oは複数のI/O電圧バンクに分割されます。バンクの数はデバイスに依存します。M2GL025デバイスには7
つのI/Oバンクがあり、M2GL050デバイスには8つのI/Oバンクがあります。Table 4にM2GL025, M2GL050 FPGAデバ
イス間のI/Oバンク構成のまとめを示します。
Table 4 • IGLOO2デバイス内のI/Oバンク構成
FCS325パッケージ
I/Oバンク
M2GL025T
M2GL050T
バンク0
DDRIO: MDDRまたはファブリック
DDRIO: MDDRまたはファブリック
バンク1
MSIO: ファブリック
MSIO: HPMSまたはファブリック
バンク2
MSIO: ファブリック
MSIO: HPMSまたはファブリック
バンク3
MSIO: JTAG
MSIO: HPMSまたはファブリック
バンク4
MSIO: ファブリック
MSIO: JTAG
バンク5
MSIOD: SERDES_0またはファブリック
DDRIO: ファブリック
バンク6
MSIO: ファブリック
MSIOD: SERDES_0またはファブリック
バンク7
MSIO: ファブリック
MSIOD: ファブリック
バンク8
–
MSIO: ファブリック
パッケージ･ピンのVDDIxはバンク電源で、ここでxはバンク番号を示します。例えばVDDI0はバンク0の電源です。
Figure 1、Figure 2にデバイス毎のFCS325パッケージ内のI/Oバンク位置と番号を示します。
3
FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
Figure 1 • IGLOO2 M2GL050T FCS325のI/Oバンク位置
Figure 2 • IGLOO2 M2GL025T FCS325のI/Oバンク位置
ひとつのMSIOバンクで1.2V, 1.5V, 1.8V, 2.5V, 3.3Vいずれかの電圧スタンダードをサポートします。MSIODやDDRIO
バンクは1.2V, 1.5V, 1.8V, 2.5Vの電圧スタンダードをサポートします。3.3VはMSIODやDDRIO I/Oではサポートされ
ません。ユーザI/Oピン (MSIO, MSIOD, DDRIO) とサポートされる電圧スタンダードについてはIGLOO2 FPGA
Fabric Architecture User's Guideの"Supported Voltage Standards"の表を参照してください。
4
ピン･マイグレーションと互換性
スムーズなマイグレーションのためIGLOO2デバイスとパッケージングはフットプリント互換にできるように設計さ
れていますが、ピンによってはFCS325パッケージのM2GL025, M2GL050デバイス間での互換性に制約を持っていま
す。ここではこのピン互換性について異なる面から言及します。相違は以下のカテゴリに分類できます:
•
グローバル･ピン vs. レギュラー･ピン
•
利用可能なピン vs. ノー･コネクト(NC)･ピン
•
ピンまたはバンク毎のI/Oテクノロジの互換性
•
プローブ･ピン
グローバル･ピン vs. レギュラー･ピン
IGLOO2デバイス間でデザインのマイグレーションをおこなう際には、デバイス毎に利用できる異なるタイプのピン
を評価することが重要です。同じピンの機能がデバイスによって異なる可能性があるからです。このセクションでは
ひとつのデバイス内のグローバル･ピンに注目し、他デバイスの場合と比較します。こうして、リソース･コンフリク
トや問題を避けつつ、ひとつのデバイスから他のデバイスへマイグレーションを評価し計画することができます。
•
I/Oがグローバル･ピンであるデバイスから、同じI/Oがレギュラー･ピンとなるデバイスに移行する場合。この
場合、グローバル･クロック (例えばCLKBUF) を通常の入力バッファ (例えばINBUF) に置き換え、CLKINT
もしくはシンセシス･オプションを使って内部でその信号をグローバル･リソースにプロモートさせます。
•
そのI/Oがレギュラー･ピンになっているデバイスから、同じI/Oがグローバル･ピンであるようなデバイスに移
行する場合。この場合はINBUFをCLKBUFで置き換えるか、もしくはINBUFをそのままにしてCLKINTもしく
はシンセシス･オプションを使って内部でその信号をグローバルにプロモートさせます。
Table 5にM2GL025, M2GL050デバイスで利用可能なグローバル･ピン間での比較を示します。未使用のグローバル･
®
ピンはLibero System-on-Chip (SoC) ソフトウェアによってプルアップ抵抗付きの入力に構成されます。
詳細はIGLOO2 Clocking Resources User’s Guideの"FPGA Fabric Global Network Architecture"を参照ください。
Table 5 • デバイス毎で非等価なグローバル･ピンの比較
FCS325パッケージ
パッケー
ジ･ピン
M2GL025
バンク
番号
M2GL050
バンク
番号
A18
DDRIO61PB0/CCC_NW1_CLKI3
0
DDRIO88PB0
0
AA10
MSIO120NB4/CCC_SW0_CLKI2
4
DDRIO147NB5/CCC_SW0_CLKI2
5
R8
MSIO134PB4/VCCC_SE1_CLKI
4
DDRIO164PB5/VCCC_SE1_CLKI
5
E15
DDRIO62PB0/MDDR_DQ_ECC1
0
DDRIO87PB0/MDDR_DQ_ECC1/CCC_N
W1_CLKI3
0
U10
MSIO131PB4/GB11/VCCC_SE0_CLKI
4
DDRIO161PB5/GB11/VCCC_SE0_CLKI
5
U11
MSIO125PB4/GB3/CCC_SW0_CLKI3
4
DDRIO152PB5/GB3/CCC_SW0_CLKI3
5
U12
MSIO125NB4/CCC_SW1_CLKI2
4
DDRIO152NB5/CCC_SW1_CLKI2
5
W11
MSIO129PB4/CCC_SW1_CLKI3
4
DDRIO159PB5/CCC_SW1_CLKI3
5
Y8
MSIO133PB4/GB15/VCCC_SE1_CLKI
4
DDRIO163PB5/GB15/VCCC_SE1_CLKI
5
Y9
MSIO130PB4/VCCC_SE0_CLKI
4
DDRIO160PB5/VCCC_SE0_CLKI
5
5
FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
Table 6は2つのデバイス間で同様であるグローバル･ピンのリストです。
Table 6 • デバイス毎で等価なグローバル･ピン
FCS325のピン名
パッケー
ジ･ピン
M2GL025
バンク
番号
M2GL050
バンク
番号
B20
DDRIO66NB0/CCC_NW0_CLKI2
0
DDRIO92NB0/CCC_NW0_CLKI2
0
B9
DDRIO49PB0/CCC_NE1_CLKI3/MDDR_
DQ14
0
DDRIO75PB0/CCC_NE1_CLKI3/MDDR_
DQ14
0
C11
DDRIO52PB0/GB8/CCC_NE0_CLKI3/MD
DR _DQS1
0
DDRIO78PB0/GB8/CCC_NE0_CLKI3/MD
DR_DQS1
0
C16
DDRIO65NB0/GB4/CCC_NW1_CLKI2
0
DDRIO91NB0/GB4/CCC_NW1_CLKI2
0
D1
MSIO28PB1/GB14/MMUART_1_CLK/GPI
O _25_B/VCCC_SE1_CLKI
1
MSIO42PB1/GB14/MMUART_1_CLK/GPI
O_25_B/VCCC_SE1_CLKI
1
D16
DDRIO65PB0/GB0/CCC_NW0_CLKI3
0
DDRIO91PB0/GB0/CCC_NW0_CLKI3
0
D9
DDRIO50PB0/GB12/CCC_NE1_CLKI2/M
DDR _DQ12
0
DDRIO76PB0/GB12/CCC_NE1_CLKI2/M
DDR_DQ12
0
E11
DDRIO53PB0/MDDR_DQ10/CCC_NE0_
CLKI2
0
DDRIO79PB0/MDDR_DQ10/CCC_NE0_C
LKI2
0
F1
MSIO27PB1/GB10/VCCC_SE0_CLKI
1
MSIO41PB1/GB10/VCCC_SE0_CLKI
1
F2
MSIO26PB1/CCC_NE1_CLKI1/MMUART
_1_RI /GPIO_15_B
1
MSIO40PB1/CCC_NE1_CLKI1/MMUART
_1_RI/GPIO_15_B
1
G2
MSIO25PB1/CCC_NE0_CLKI1/MMUART
_1_C TS/GPIO_13_B
1
MSIO39PB1/CCC_NE0_CLKI1/MMUART
_1_CTS/GPIO_13_B
1
K17
MSIO99PB7/CCC_NW0_CLKI0
7
MSIO117PB8/CCC_NW0_CLKI0
8
L17
MSIO98PB7/CCC_NW1_CLKI0
7
MSIO116PB8/CCC_NW1_CLKI0
8
L19
MSIO96PB7/GB6/CCC_NW1_CLKI1
7
MSIO114PB8/GB6/CCC_NW1_CLKI1
8
L20
MSIO97PB7/GB2/CCC_NW0_CLKI1
7
MSIO115PB8/GB2/CCC_NW0_CLKI1
8
N17
MSIOD103PB6/CCC_SW0_CLKI0
6
MSIOD121PB7/CCC_SW0_CLKI0
7
N18
MSIOD102PB6/CCC_SW1_CLKI0
6
MSIOD120PB7/CCC_SW1_CLKI0
7
N2
MSIO20NB2/GB13/VCCC_SE1_CLKI/GP
IO_26 _A
2
MSIO20NB3/GB13/VCCC_SE1_CLKI/GP
IO_26_A
3
P1
MSIO20PB2/GB9/VCCC_SE0_CLKI/GPI
O_25_ A
2
MSIO20PB3/GB9/VCCC_SE0_CLKI/GPI
O_25_A
3
P21
MSIOD100PB6/GB5/CCC_SW1_CLKI1
6
MSIOD118PB7/GB5/CCC_SW1_CLKI1
7
R21
MSIOD101PB6/GB1/CCC_SW0_CLKI1
6
MSIOD119PB7/GB1/CCC_SW0_CLKI1
7
R4
MSIO11PB2/CCC_NE0_CLKI0/I2C_1_SD
A/GP IO_0_A/USB_DATA3_A
2
MSIO11PB3/CCC_NE0_CLKI0/I2C_1_SD
A/GPIO_0_A
3
R5
MSIO11NB2/CCC_NE1_CLKI0/I2C_1_SC
L/GPI O_1_A/USB_DATA4_A
2
MSIO11NB3/CCC_NE1_CLKI0/I2C_1_SC
L/GPIO_1_A
3
IGLOO2 Pin Descriptionsの"Dedicated Global I/O Naming Conventions"セクションを参照ください。
6
利用可能なピン vs. ノー･コネクト (NC)･ピン
あるデバイスでは具体的な機能を持つが、別のデバイスではその同じピンが”ノー･コネクト” (NC) であるようなピン
があります。Table 7に示すのはこれらピンのまとめです。
あるI/OがNCピンであるデバイスから、そのI/Oが決められた機能を持ちかつ未使用となる別のデバイスに移行する場
合、そのI/Oの機能に応じて未使用I/Oの接続についての推奨がありますので、それに従ってください。「アプリケー
ション･ノートAC393 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン」を参照してください。
あるI/Oが決められた機能をもつデバイスから、そのI/OがNCであるデバイスに移行する場合、デバイスの動作に影響
することなくそのNCピンを任意の電圧でドライブしたりフローティングにしておくことができます。NCとはそのピ
ンがデバイス内の回路に接続されていないことを示しています。
Table 7 • 利用可能なピン vs. NCピン
FCS325のピン名
パッケージ･
ピン
M2GL025
M2GL050
バンク
番号
E20
NC
MSIO99NB8
8
E21
NC
MSIO99PB8
8
G18
NC
MSIO106NB8
8
H17
NC
MSIO106PB8
8
H2
NC
MSIO37NB2
2
H4
NC
MSIO34NB2
2
H5
NC
MSIO34PB2
2
J1
NC
MSIO37PB2
2
J2
NC
MSIO32NB2
2
J4
NC
MSIO29PB2
2
J5
NC
VDDI2
–
K1
NC
MSIO32PB2
2
K2
NC
MSIO29NB2
2
K21
NC
MSIO111PB8
8
K4
NC
MSIO25NB2
2
K5
NC
MSIO25PB2
2
K7
NC
MSIO26NB2
2
L21
NC
MSIO111NB8
8
L7
NC
MSIO26PB2
2
N20
NC
MSIO112PB8
8
N21
NC
MSIO112NB8
8
R11
NC
VREF5
–
7
FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
ピンまたはバンク毎のI/Oテクノロジの互換性
FCS325パッケージのM2GL025, M2GL050デバイス間のマイグレーション時に、異なるテクノロジ･サポートで非互
換となるI/OのリストをTable 8 に示します。ここでの相違は、これらレギュラーI/OでサポートされるI/Oテクノロジ･
タイプ (MSIO vs. DDRIO) になります。
Table 8 • デバイスまたはパッケージ･ピン毎のI/Oスタンダードの互換性
FCS325のピン名
パッケージ･
ピン
M2GL025
バンク
番号
M2GL050
バンク
番号
AA10
MSIO120NB4/CCC_SW0_CLKI2
4
DDRIO147NB5/CCC_SW0_CLKI2
5
AA11
MSIO121NB4/PROBE_B
4
DDRIO148NB5/PROBE_B
5
AA6
MSIO145PB4
4
DDRIO186PB5
5
AA7
MSIO145NB4
4
DDRIO186NB5
5
AA8
MSIO130NB4
4
DDRIO160NB5
5
R8
MSIO134PB4/VCCC_SE1_CLKI
4
DDRIO164PB5/VCCC_SE1_CLKI
5
R9
MSIO134NB4
4
DDRIO164NB5
5
U10
MSIO131PB4/GB11/VCCC_SE0_CLKI
4
DDRIO161PB5/GB11/VCCC_SE0_CLKI
5
U11
MSIO125PB4/GB3/CCC_SW0_CLKI3
4
DDRIO152PB5/GB3/CCC_SW0_CLKI3
5
U12
MSIO125NB4/CCC_SW1_CLKI2
4
DDRIO152NB5/CCC_SW1_CLKI2
5
U8
MSIO137PB4
4
DDRIO172PB5
5
U9
MSIO137NB4
4
DDRIO172NB5
5
V10
MSIO131NB4
4
DDRIO161NB5
5
V11
MSIO129NB4
4
DDRIO159NB5
5
V6
MSIO142NB4
4
DDRIO184NB5
5
V7
MSIO140PB4
4
DDRIO177PB5
5
V8
MSIO140NB4
4
DDRIO177NB5
5
W11
MSIO129PB4/CCC_SW1_CLKI3
4
DDRIO159PB5/CCC_SW1_CLKI3
5
W6
MSIO142PB4
4
DDRIO184PB5
5
Y10
MSIO120PB4
4
DDRIO147PB5
5
Y11
MSIO121PB4/PROBE_A
4
DDRIO148PB5/PROBE_A
5
Y7
MSIO133NB4
4
DDRIO163NB5
5
Y8
MSIO133PB4/GB15/VCCC_SE1_CLKI
4
DDRIO163PB5/GB15/VCCC_SE1_CLKI
5
Y9
MSIO130PB4/VCCC_SE0_CLKI
4
DDRIO160PB5/VCCC_SE0_CLKI
5
Table 9に示すように、DDRIOはシングル･エンドの3.3V I/Oスタンダード、および差動のLVPECL, LVDS 3.3V, LVDS
2.5V, RSDS BLVDS, MLVDS, Mini-LVDSのI/Oスタンダードをサポートしません。M2GL025, M2GL050間のマイグレ
ーションを成功させるためには、正しいVDDI電源を使って同等のバンクを給電するようにしてください。互換性のあ
るスタンダードのI/Oだけが同じバンクにアサインできます。
8
Table 9 • 異なるI/Oタイプ間のテクノロジ･サポートの相違
I/Oタイプ
I/Oスタンダード
MSIO
DDRIO
LVTTL 3.3V
Yes
–
LVCMOS 3.3V
Yes
–
PCI
Yes
–
LVCMOS 1.2V
Yes
Yes
LVCMOS 1.5V
Yes
Yes
LVCMOS 1.8V
Yes
Yes
LVCMOS 2.5V
Yes
Yes
HSTL1.5 V
Yes
Yes
SSTL1.8
Yes
Yes
SSTL2.5
Yes
Yes
SSTL 2.5V (DDR1)
Yes
Yes
SSTL 1.8V (DDR2)
Yes
Yes
SSTL 1.5V (DDR3)
Yes
Yes
LVPECL (入力のみ)
Yes
–
LVDS 3.3V
Yes
–
LVDS 2.5V
Yes
–
RSDS
Yes
–
BLVDS
Yes
–
MLVDS
Yes
–
Mini-LVDS
Yes
–
シングル･エンドI/O
電圧リファレンス I/O
差動 I/O
Note: VDDIは同じだとしても (例えばMSIO 2.5VとDDRIO 2.5V)、サポートされる特性や機能は異なるI/Oタイプ
(MSIO vs. DDRIO) 間で同じでないかもしれません。I/Oタイプ毎にサポートされる機能についての詳細は
IGLOO2 FPGA Fabric Architecture User's Guideの”I/O Programmable Features"セクションを参照してくださ
い。
9
FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
プローブ･ピン
プローブ･ピン位置はM2GL025とM2GL050デバイスで互換です。FCS325パッケージのデバイス毎のプローブI/O位置
をTable 10に示します。デフォルトではプローブ機能用にプローブ･ピンはリザーブされます。これらのピンのリザー
ブを解除するにはLibero SoCのProject Setting下の"Device I/O Settings"内のReserve Pins for Probesチェック･ボッ
クスをクリアします。これらピンをリザーブしないと、プローブI/OをレギュラーI/Oとして使用できます。
Note: これらのピン上では異なるI/Oテクノロジがサポートされます (MSIO vs. DDRIO)。詳細は「ピンまたはバンク
毎のI/Oテクノロジの互換性」の項を参照してください。
Table 10 • デバイス毎のプローブ･ピン
FCS325のピン名
パッケー
ジ･ピン
M2GL025
バンク
番号
M2GL050
バンク
番号
AA11
MSIO121NB4/PROBE_B
4
DDRIO148NB5/PROBE_B
5
Y11
MSIO121PB4/PROBE_A
4
DDRIO148PB5/PROBE_A
5
電源と基板レベルの考慮事項
デザイン･マイグレーションを考慮する上でI/O電源要求は重要な一面です。IGLOO2ファミリ内でのマイグレーショ
ンであるので、コア電圧 (VDD)、チャージ･ポンプ電圧 (VPP)、eNVMのアナログ･センス回路電源 (VPPNVM) に関
しては問題はありません。グランド･ピン (VSS) についてもM2GL025, M2GL050デバイス間で同じです。詳細は
IGLOO2 Pin Descriptionsを参照してください。バンク電源であるVDDIピンは適切に接続しなければなりません。東
側にあるすべてのバンク電源は、関連するバンクI/Oを使っていない場合でさえも給電する必要があります。特定のバ
ンクを使用していない場合の詳細については「アプリケーション･ノートAC393 SmartFusion2 SoCおよびIGLOO2
FPGAのための基板設計ガイドライン」の「未使用バンク電源に関する推奨」を参照してください。ひとつのMSIOバ
ンクは1.2V, 1.5V, 1.8V, 2.5V, 3.3Vのいずれかの電圧をサポートし、MSIODおよびDDRIOバンクはひとつのバンクで
1.2V, 1.5V, 1.8V, 2.5Vの電圧のいずれかをサポートします。ユーザI/Oピン (MSIO, MSIOD, DDRIO) とサポートされ
る電圧スタンダードについては、IGLOO2 FPGA Fabric Architecture User's Guideの"Supported Voltage Standards"
の表を参照してください。
バンクには専用電源があります。ゆえに、同じI/O電圧バンクにアサインできるのは互換な電圧スタンダードのI/Oだ
けです。異なるデバイス間でマイグレーションする場合、そのバンクで選択された適切な電圧 (I/Oスタンダード) に
応じて正しいバンク電源を使用しなければなりません。FCS325パッケージのデバイス毎の、異なるバンク電源の互
換性をTable 11に示します。
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Table 11 • デバイス毎の電源の互換性
パッケージ･
ピン
FCS325のピン名
M2GL025
M2GL050
AA9
VDDI4
VDDI5
D20
VDDI7
VDDI8
F17
VDDI7
VDDI8
J15
VDDI7
VDDI8
J5
NC
VDDI2
K20
VDDI7
VDDI8
M2
VDDI2
VDDI3
N15
VDDI6
VDDI7
N5
VDDI2
VDDI3
R10
VDDI4
VDDI5
R18
VDDI6
VDDI7
V2
VDDI2
VDDI3
V5
VDDI3
VDDI4
V9
VDDI4
VDDI5
W20
VDDI5
VDDI6
等価な他のバンク電源についてはIGLOO2 Pin Descriptionsで提示されている推奨を参照してください。
その他の基板レベルの考慮事項については2つのデバイスにおいて共通です。詳細は「アプリケーション･ノート
AC393 SmartFusion2 SoCおよびIGLOO2 FPGAのための基板設計ガイドライン」を参照してください。
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FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
ソフトウェア･フロー
Libero® SoCソフトウェアにはIGLOO2ファミリ内の異なるデバイス間での移行のためにピンをリザーブするオプシ
ョンがあり、現行デバイス内のピンがマイグレーション後のデバイスではつながっていない場合に、そのピンを使わ
ないように自動的にリザーブできます。Figure 3に示すようにDesign FlowウインドウからアクセスできるI/O Constraints Editor 内でこのオプションが利用可能です。これはデザイン･サイクルの早期の段階でおこなわれます。
ピンをリザーブするには以下の手順にしたがってください。:
1. Compileプロセスの終了後、Figure 3に示すようにDesignFlowウインドウから I/O Constraints oオプショ
ンを選択します。
Figure 3 • デザイン･フローのI/Oコンストレイント･エディタ･オプション部分
2.
ToolsメニューからReserve Pins for Device Migrationオプションを選択します。Figure 4のようにウイン
ドウが表示されます。
Figure 4 • デバイス･マイグレーションのためにピンをリザーブ
Libero SoCプロジェクト内で現在使われているデバイスが最初のオプションに示されます。ターゲット･デバイスと
して最終的にマイグレートされるデバイスをドロップ･ダウン･リストから選択してください。このウインドウおよび
他のオプションについての詳細はLibero SoCソフトウェアのオンライン･ヘルプを参照ください。
Project Settingsオプションを使ってデバイス選択を変更することでIGLOO2ファミリ内の異なるデバイス間で移行す
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るオプションがLibero SoCソフトウェアにはあります。デバイスを変更すると、Libero SoCはデバイス内で使われて
いる機能が新しいターゲットのデバイスとパッケージでもサポートされているか検証します。Libero SoCソフトウェ
ア･フローの一部としてフィードバック･メッセージが提供され、Libero SoCによってとられる異なるアクションおよ
び必要なアクションがリスト表示されます。
デバイスを変更した際にLibero SoCが実行する最初のステップはオリジナルのデザイン･コンポーネントとデザイン･
フローを無効化することです。表示されるメッセージはFigure 5のようになります。
Figure 5 • コンポーネントとデザイン･フローを無効化するメッセージ
デザイン･フローを再実行すると、Libero SoCはデザイン･フローを完了しアップデートするために実行しなければな
らない種々のステップをチェックします。さらに、選択したデバイスとパッケージの組み合わせと互換となるよう、
Libero SoCはHPMS構成を変換します。
HPMS変換の一部として、選択したデバイスおよびパッケージと互換となるように自動的になされた変更点がログ･
ウインドウにプリントされます。現在選択されているオプションが新しいターゲットのデバイスとパッケージではサ
ポートされていない場合、Libero SoCはそのオプションを無効化するか異なるデフォルト･オプションに変更します。
HPMS構成の変換が終わると、HPMSを再生成しなくてはなりません。HPMSコンポーネントを再生成するにはLibero
SoCのDesign Hierarchy FlowウィンドウからHPMSコンポーネントを開き、異なるHPMSページまで進んで生成を
完了してください。
結論
このアプリケーション･ノートではFCS325パッケージのM2GL025, M2GL050間にフォーカスしてIGLOO2ファミリ
のデバイス間でのデザイン･マイグレーションを説明しています。IGLOO2ファミリのデバイスには共通のアーキテク
チャ上の機能が多くあります。デザイン･マイグレーション時には、デバイス間のアーキテクチャ上の相違に留意して
®
シームレスなマイグレーション･フローになるように心がけるべきです。Microsemi のツールを使ってマイグレーシ
ョン前後での機能シミュレーションとタイミング解析を実行することも重要な要件です。
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FCS325パッケージのIGLOO2 M2GL025とM2GL050の間でのデザイン･マイグレーション
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