AN-6756 - フェアチャイルドセミコンダクター

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AN-6756_JA
FAN6756の低待機電力フライバック電源への応用
1. 概要
電子機器の待機時消費電力が環境に与える影響を懸念し、低
待機電力への要求が高まっています。フェアチャイルドの
FAN6756は、尐ない外部部品数で、待機時および無負荷時の
消費電力を大幅に減尐させる革新的なmWSaver™ テクノロジ
を採用した新世代のグリーンモードPWM コントローラです。
TM
mWSaver
テクノロジの一部として新たに開発された
®
AX-CAP 技術は優れた検出機能と内蔵放電回路により、X-キ
ャパシタのブリーダ抵抗を必要とせず、EMI フィルタにおけ
る消費電力の削減を可能にします。無負荷、或いは極めて
軽い負荷の場合、デバイスはスタンバイモードで動作し、ス
イッチング周波数を低く抑え、さらにICへの供給電圧を最小
にして、大幅にスイッチング損失を低減します。スタンバイ
モードでの極めて低い動作電流と合わせて、PWMコントロー
ラ自身の消費電力も非常に低く抑えられています。
このアプリケーションノートはFAN6756を例に取り、フライ
バック方式の電源設計の手順をステップごとに説明していき
ます。また、トランスの設計、および外部部品の選定方法に
ついても説明します。
BD1
VAC
CDO
RDO
LP
TF1
CX
+
CSN
1N4007
RSN
DO
CO
VO
CP
DSN
CIN
1N4007
Q1
RSENSE
RHV
FAN6756
1 GND
PC817A
(primaryside)
CFB
RLPF
GATE 8
2 FB
VDD 7
3 NC
SENSE 6
4 HV
RT 5
RD
R1
CLPF
RF
CF
DDD
RA
RNTC
PC817A
(secondaryside)
CDD
KA431
R2
図 1. 標準アプリケーション
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日本語アプリケーションノートはあくまでも参考資料として提供されています。製品
のご検討およびご採用に際しましては、必ず最新の英文アプリケーションノートにて
ご確認をお願いいたします。
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アプリケーションノート
AN-6756_JA
2. 設計手順
ここでは、Error! Reference source not found.の回路図を参照
しながら設計手順を説明します。出力65W / 19Vのオフライ
ンスイッチモードパワーサプライ(SMPS) を設計例として選択
しました。より詳しいフライバックトランスの設計方法に関
しては、AN-4140 — Transformer Design Consideration for Offline
Flyback Converters Using Fairchild Power Switch (FPS™)を参照
設計例：

VLINEMIN = 90 VRMS, VLINEMAX = 264 VRMS
fL = 60Hz
DCH= 0.2

CIN=120F



してください。
V IN MIN  2  V LINE MIN
Step 1 - 定格入力電力 (PIN)の概算
パラメータの定義：
 2  902 

公称出力電力: PONOM

最大負荷時の推定効率: 
参照するデータが無い場合、低電圧出力アプリケーショ
ンに対しては  = 0.7～0.75、高電圧出力アプリケーショ
ンでは = 0.8～0.85 を使用します。

PIN  1  DCH 
C IN  f L
76.5  1  0.2
120  10 6  60
 88V
Step 3 – 最大デューティ比 (DMAX) と MOSFET 電圧公
NOM
称値(VDS
) を決める
設計例：
パラメータの定義：

PONOM=

 = 0.85
PIN 
2
VIN MAX  2  VLINE MAX  2  264  373V
設計ヒント:


PO NOM


65W (19V / 3.42A)
出力から一次側に反射する電圧（図 3参照）：VRO
n:1

-
VIN
+
65
 76.5 ( W)
0.85
-
+
-
+
VDS
-
Step 2 - 入力コンデンサ (CIN) 、及び入力電圧範囲
MIN
MAX
(VIN , VIN ) を決める
パラメータの定義：
IDS
MIN
MAX

ライン電圧範囲： VLINE

ライン周波数： fL

図 2で定義されるライン電圧のリップルファクタ： DCH
and VLINE
IDSPK
VDS
入力コンデンサ電圧
Minimum
Input Capacitor
最小値
Voltage
入力コンデンサ電圧
Input
Capacitor Voltage
VRO
VIN
VDSNOM
t
t1
DCH = t1 / t2
+
VO
VRO
t2
図 3. MOSFET VDS 標準値波形
設計ヒント：
図 2. 入力コンデンサ電圧波形

VRO は、MOSFET及び出力側ダイオードに加わる電圧ス
トレス値のトレードオフにより決まります。

通常、ユニバーサル入力電圧範囲のアプリケーションで
は650V MOSFET が使用されます。VINMAX が373Vである
ことから、VDSNOM をMOSFET 定格電圧の68～72%であ
る440～470Vになるように選ぶと、VRO は70～100V とな
ります。

VDSの電圧スパイクは、トランスの漏れインダクタンス
に比例するため、漏れインダクタンスを小さくすること
によりスパイクを低減することが出来ます。
設計ヒント:

入力コンデンサの値はユニバーサル入力電圧範囲(85～
265 VRMS)ではピーク入力電力1ワット当たり1.5～2F、
ヨーロッパ入力電圧範囲(195～265 VRMS)ではピーク入力
電力1ワット当たり0.7～0.8F が標準的に使用されます。

DCH は使用する入力コンデンサの値に依存します。標準
的には 0.2を使用します。
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アプリケーションノート
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設計例：

設計例：
VRO = 95V
DMAX 
VRO
VRO  VIN
MIN

I EDC 
95
 0.52
95  88
I 
パラメータの定義：
一次側スイッチング電流のリップルファクタ
（図 4参照）
：
KRF

最大負荷時のスイッチング周波数： fSMAX
IDS
K RF 
I

MAX


76.5
 1.67 (A)
88  0.52
88  0.52
513  10 6  65  10 3
 1.372 (A)
2

 I   D
3  I EDC 2      MAX
3
 2  

3  1.67
2
 0.352  1.24 (A)
 0.6862 
Step 6 - センス抵抗値 (RSENSE)を導く
RSENSE の値は電流制限レベル VLIMIT との関係で決まるので、
RSENSE を決めるには VLIMIT の特性を知ることが必要です。図 5
に示すように、VLIMIT は AC ラインのピーク電圧 VLINEPK を検
出することにより決定されます。ライン電圧は RHV と IC 内
部にある抵抗 RLS で分圧されてサンプリングされ、VLIMIT は次
式により与えられます。
I
2  I EDC
IEDC
I DS
LM  f S
I DS RMS 
Step 4 – トランス一次側インダクタンス(LM)を決める
DMAX
VIN MIN  DMAX
VDS NOM  VIN MAX  VRO  373  95  468 (V)

V IN
PIN
MIN
PK
t
VLIMIT 
VLIMIT  H  VLIMIT  L RLS
3 V
V
PK

 VLINE  LMIT  L LIMIT  H
2
RHV
2
(1)
図 4. MOSFET 標準電流波形
VLIMIT-H 及び VLIMIT-L は、VLIMITPK がそれぞれ 366V 及び 122V
の時の電流制限レベルの値です。
設計ヒント：

4

実際には、ユニバーサル入力範囲では、KRF = 0.3～0.6、
ヨーロッパ入力範囲では、KRF = 0.4～0.8 にするのが一
般的です。
CX

DDD
FAN6756
Sampling
Circuit
VDD
VDD-ON/
VRESTART
Ax-cap
Discharge
VDD-OFF
S2
RLS
CDD
Brown-in/out
Function
VLINE
High/ Low Line
Compensation
KRF = 0.41
fSMAX= 65kHz
LM 
S1
7
設計例：

HV
-
KRF を小さくすることで、実効電流値を低くし導通損失
を小さくすることが可能ですが、トランスサイズは大き
くなります。
+

RHV
-
リップルファクタ KRF の値はトランスサイズおよび
MOSFET 実効値電流に強く関連しています。
+

図 5. HVピン機能ブロック図
(VIN MIN  DMAX ) 2
パラメータの定義：
2  PIN  f S MAX  K RF
(88  0.52)
2
2  76.5  65  10 3  0.41
VLIMIT
 513 (μH )
Step 5 - MOSFET実効値電流 (IDS
RMS
)の算出

ライン入力電圧のピーク値：VLINEPK

VLINEPK が366Vの時の電流制限レベル：VLIMIT-H

VLINEPK が122Vの時の電流制限レベル：VLIMIT-L

HV ピンに接続される外部抵抗値：RHV

内部サンプリング抵抗：RLS

スイッチング周波数：fS
パラメータの定義：

MOSFET ピーク電流：IDSPK

MOSFET平均電流: IEDC

過負荷保護(OPP)動作時のMOSFET ピーク電流：IDS-OPPPK

MOSFET電流のリップル： ΔI （図 4参照）

過負荷保護(OPP)動作時の出力電力：PO-OPP
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アプリケーションノート
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設計ヒント：

RSENSE はパルス毎の電流制限しきい値を基に決定されま
す。

POOPP
DCMモードの場合：
は、公称負荷電力の115-135%に設定します。まず
最小入力ライン電圧とRHV 抵抗200kを用いて過負荷保
護レベルのチェックを行い、その後、全ライン電圧範囲
にわたってチェックをします。最後にRSENSE を微調整し、
PONOM に対しPOOPP が 115-135% になるようにします。
(4)
入力電圧が最小の時、
公称出力条件に対しコンバータが CCM
或いは DCM で動作しているかは次式で決まります:
図 6 にFAN6756のスイッチング周波数の変調特性を示し
ます。システムが周波数下降領域（VFB-N からVFB-Gにか
けて）にある場合、スイッチング周波数がフィードバッ
ク電圧VFBとともに変化する為、ピーク電流値の算出は
複雑になります。したがって、出力電力がPOOPPに近い
場合は、VFB がVFB-N より大きいことを確認して下さい。
また、VFB がVFB-Nより大きい場合、スイッチング周波数
はハイライン/ロー・ライン共に同じなので、ハイ/ロー・
ライン補正はより正確に行われます。

2  PIN
f S  LM
I DS PK 
CCM:
2  PIN  LM  fS 
VIN
DCM:
2  PIN  LM  fS 
MIN
 VRO
VIN
MIN
VRO
VIN
MIN
 VRO
VIN
MIN
VRO
PO
PIN 
OPP
MAX
、及び fS= fS

を式(3)
I DS OPP PK 
R SENSE 
23kHz
V LIMIT
I DS OPP
PK

0.46
 0.176 ()
2.61
MIN
2V
2.1V
VFB-G
(2.3V)
VFB-N
(2.8V)
Step 7 – 一次側最小巻数 (NP
VFB
設計例：

VLIMIT-H= 0.39V
VLIMIT-L= 0.46V

RLS= 1.6k

RHV= 200k
VLINEPK= 127V
POOPP= 74.8W
PK

(2)
巻き数を尐なくすることで、巻線による導通損失を小さ
くすることが可能ですが、コアが飽和しやすくなります。
従って、
コアの飽和と導通損失とのトレードオフにより、
巻き数を決めることになります。
PIN  (VIN  VRO )
VIN  VRO

VIN  VRO
2  LM  f S  (VIN  VRO )
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BSAT = 0.33 Tesla
Ae = 98mm2
PIN 
PO NOM

を式(3)に代入し、
1より:
I DS PK  2.36 A
LM  I DS
 10 6
BSAT  Ae
PK
NP
CCMモードの場合：

LM の有効断面積：Ae

0.39  0.46 1.6  10 3
3  0.46  0.39
V LIMIT 

 127 
3
2
2
200  10
 0.46 (V)
PK


入力ライン電圧にはVLINEMINのピーク値を用いて、式
I DS
LM の最大磁束密度： BSAT
設計例：
VLIMIT
I DS OPP

設計ヒント：
RSENSE は次式により求めることができます。
RSENSE 
)を決める
パラメータの定義：
図 6. VFB vs. PWMスイッチング周波数

に代入して
74.8
0.52  88

0.85  0.52  88 2  513  10 6  65  10 3
 2.61 (A)
65kHz

1
過負荷保護(OPP)状態はCCMモードで動作している場合に発
生するよう電源設計を行うことが推奨されます。従って、
fS

1
MIN

(3)

513  10 6  2.36
 10 6  37.4 (ターン)
0.33  98
NP は整数なので、38 ターンとします。
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アプリケーションノート
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Step 8 – トランス二次側の巻線数(NS) 及び補助巻線数
(NA)を決める

巻数が尐なく、線長が短い場合には、電流密度を8
～14A/mm2の範囲にします。
パラメータの定義：

一次/二次間のカップリングを確実にし、漏れインダク
タンスを小さくする為、すべてのレイヤーは巻線で埋ま
るようにして下さい。

NS に対するNPの巻線比： n

出力側ダイオード順方向電圧： VF

VDD 供給用ダイオード順方向電圧： VFA

VDD 電圧公称値： VDD-OP
設計例：
I SEC RMS  n  I DS RMS 
設計ヒント：

最終的に、NP がNPMINの値以上になるようにNP 及び NS の
整数値を決定します。

動作可能なVDD-OP の値は11-22V、標準的には16Vに設定
します。
 4.75  1.24 


最終的に一次巻線および二次巻線の線径を、それぞれ、0.5mm
(6.3A/mm2)、 0.9mm (8.9A/mm2) に設定します。
VF= 1V
VFA= 1V
VDD-OP= 16V
Step 10 - 出力ダイオードの選択
VRO
N
95
n P 

 4.75
N S VO  VF 19  1
パラメータの定義：
N
38
NS  P 
 8 ( turns)
n
4.75
NA 
1  0.52
 5.66 (A)
0.52
ここで DMAX および IDSRMS は、それぞれ Step 3、及び Step 5
で求めた値です。
設計例：

1  DMAX
DMAX
VDD OP  VFA
16  1
 NS 
 8  6.8 ( turns)
VO  VF
19  1

計算により求められた出力整流ダイオードの最大繰り返
し逆電圧: VDO

選択された出力ダイオードの最大繰り返し逆電圧規格値:
VRRM

選択された出力ダイオードの最大順方向電流の規格値: IF
設計ヒント：
NA は整数なので、7ターンに設定します。
この時 VDD-OP は16.5V
になりますが、十分に動作電圧範囲内です。

+ VF -
出力ダイオードを選択する際は、VRRMとIF の規格値に注
意して下さい。VRRM はVDO に比べ1.3倍以上、また、IF は
ISECRMSに対し1.5倍以上であることが必要です。
設計例：
-
DO
Np
VRO
NS
+
VO
MAX
VDO  VO 
-
+
VIN
n
 19 
373
 98 ( V )
4.75
VRRM  1.3 VDO  127 ( V )
I F  1.5  I SEC
- VFA +
+
VDD*
NA
Step 11 – フィードバック回路の設計
FAN6756 は図 8.に示すように、電流モードの制御回路を採用
しています。一般的にオプトカプラ（例：H11A817A）と、
シャントレギュレータ（例：KA431）でフィードバック回路
を形成します。フィードバック電圧をセンス電流の情報と比
較することで、スイッチングのデューティ比を制御します。
フィードバック回路の設計は、周波数特性の解析と深く関連
しており、これまで多くのフェアチャイルド・アプリケーシ
ョンノートに記載されています。スタンバイモードへの移行、
或いは復帰する際のパワーレベルは、フィードバック電圧に
依存しますので、このセクションではループ特性がどのよう
にスタンバイモードと関わっているかを説明します。
図 7. 簡素化したトランス回路図
Step 9 – 実効値電流を基にそれぞれの巻線の径を決め
る
パラメータの定義：
トランス二次側実効値電流： ISECRMS
設計ヒント：

 8.5 ( A )
最終的に、150V-20Aのダイオードを選択します。
DDD
-

RMS
巻線が長い場合(>1m)、一般的に電流密度の値を6～
10A/mm2とします。
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アプリケーションノート
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LP
CO
FAN6756
iBias
FB
RD

2
Gate
driver
3R
VOP
CFB
PWM Comparator
MOSFET がオフした時、
トランスの漏れインダクタンス(Llk) と
MOSFET の出力容量(COSS)で共振することにより、高い電圧
のスパイクがドレイン‐ソース間に発生します。MOSFETを、
アバランシェ降伏から保護するためスナバ回路が必要になり
ます。従来の RCD スナバ回路を図 10 に示します。スナバ回
路設計のより詳細な情報はAN-4147 — “Design Guidelines for
RCD Snubber of Flyback Converters”を参照して下さい。
CP
5.4V
RB
sensed
current signal
Step 12 – スナバ回路の設計
VO
R1

R

CSN
CF
RF
VKA
RSN


VDS
R2
VIN

VDSNOM
VRO

DSN
図 8. フィードバック位相補償回路
VSN
VRO


無負荷、或いは負荷が非常に軽い場合、FAN6756は更に電力
消費を抑える為、スタンバイモードに移行します。それは図
9 に示すように、バーストモードにおいて、バーストスイッ
チングの後、10秒以上スイッチングしない期間が3回連続す
ることが条件となります。無負荷であってもバーストスイ
ッチング周波数が高い場合のように、FAN6756 がスタンバイ
モードに入らない時は、CFB 或いは RD を増加させ制御周波
数帯域を低下させることで、バースト周波数を低くして下さ
い。
Llk
VIN
VDS
t

図 10. 標準的なRCD スナバ回路とVDS 波形
RCD スナバ回路により、漏れインダクタンスに蓄えられるエ
ネルギーはRSN を通して吸収、消費されます。消費電力は次
式で求まります。
PSN 
ダイナミックに負荷が変化している状況でスタンバイモード
に移行するのを避けるため900ms のタイマーが設定されてい
ます。この期間に連続して104回以上のスイッチング動作が
行われた場合、 FAN6756 はスタンバイモードには入りませ
ん。
V
1
PK
 f S  Llk  ( I DS ) 2  SN
2
VOS
(5)
パワー損失を低減する為に効果的な方法は、漏れインダクタ
ンスを小さくすることです。適正な形状のトランスを使用し、
パワーループのレイアウト・パターンを最小にします。また、
低スタンバイ電力にする他の方法は、図 11のように RSN とCSN
の代わりに過渡電圧サプレッサ（TVS）、ZDSN を使用するこ
とです。RCDスナバ回路では、スナバ電圧はドレイン電流と
共に変化しますが、TVS はドレイン電流の値に関わらずスナ
バ電圧を一定に保ちます。従って、TVS はRCD スナバ回路に
比べ軽負荷時にパワー損失が小さくなります。
例えば無負荷のような状況で、バーストモードのスイッチン
グが無い期間にVFB が0.75Vを超えることで予期せずスタンバ
イモードから復帰してしまうような場合、一次側のオプトカ
プラのソース電流を増加させて下さい。その為の一つの方法
は高い電流伝達比(CTR)のオプトカプラを使用することです。
その他、最小カソード電流値が極めて低いシャントレギュレ
ータの使用は避けるか、または、出力からシャントレギュ
レータのカソード側に接続されている抵抗を取り除くか、抵
抗値を増加させて下さい。

ZDSN

VIN
VRO
VO

DSN

VFB
VOS
>10ms
>10ms
>10ms
900mS後、スタンバイモード
Goes
into standby mode
に移行
after
900ms

Llk
VDS
VFB.ZDCR1
VFB.ZDC1

図 11.
IDS
TVS スナバ回路
パラメータの定義：

図 9. スタンバイモード移行時のタイミング
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ZDSN の耐圧：VBR
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アプリケーションノート
AN-6756_JA
設計ヒント:

ユニバーサル入力電圧用フライバック電源の場合、一般
的に650V MOSFET を使用します。

VDS の最大値は通常、MOSFET 定格の80～85% 以下に設
定します。
ブラウンイン/アウトレベルは RHV によって調整可能ですが、
リニアなライン電圧補正を得る為、
その値を 150kΩから 250kΩ
の間にすることを推奨します。また、RHV を小さくし過ぎる
と正確なサンプリングができなくなり、 RHV が大きいと、ス
タートアップ時間、及び X-キャパシタの放電時間が長くなり
ます。また、スタンバイモード時にはブラウンアウト機能は
動作しません。
設計例:
ハイライン/ローライン補正回路
VBR  0.8  650  VIN MAX  520  373  147 (V)
RHV の値は式 1に示すようにピーク電流制限を設定する VLIMIT
にも影響します。従って、RHV の値を決める場合ブラウンイ
ン/アウトと過負荷保護(OPP)レベル双方を考慮に入れる必要
があります。 RHV を変化させた時、VLIMIT の値がシフトする様
子を図 13.に示します。 VLIMIT を決めると、Step 6に述べたよ
うにRSENSE は OPP レベルの値を基に計算できます。
従って、150V または200V TVS を選択します。
Step 13 - HV抵抗 (RHV) 、及び VDD ホールドアップ・
コンデンサ (CDD)の値を決定
図 5 に示すように、HV ピンはスタートアップ、ブラウンイ
®
ン/アウト、ハイ/ロー・ライン制御、AX-CAP ディスチャ
ージ等の機能に関わっています。RHV の値を決める際、ブラ
ウンイン/アウトのレベル、及びハイ/ロー・ライン補正制御
を考慮する必要があります。
VLIMIT (V)
0.5
0.48
0.46
0.44
RHV = 240k
0.42
ブラウン・イン/アウト
HV ピンは外部抵抗(RHV) と、スイッチを介した内部抵抗(RLS)
により抵抗分割をして AC ライン電圧をモニタします。内部
のピーク電圧検出回路によりそのピーク電圧値を DC レベル
としてホールドします。ブラウンイン、ブラウンアウトしき
い値は、次式で決まります。
0.4
RHV = 200k
0.38
0.36
RHV = 160k
0.34
0.32
0.3
100
V BROWN  IN 
R HV
200103
V BROWN OUT 

V AC ON
(RMS)
R HV

200
250
300
350
400
VLINEPK (V)
(6)
2
200103
150
図 13. VLIMIT とライン電圧の関係
V AC OFF
(RMS)
(7)
2
スタートアップ
図 14 に示すように電源回路に AC ライン電圧が加わると、
内部の電流源によりスタートアップ抵抗 RHV を通してホール
ドアップ・コンデンサ CDD が充電されます。VDD 電位がしき
い値 VDD-ON に達すると PWM コントローラが動作を開始し、
電流源はスイッチにより遮断され、トランスの補助巻き線に
より電流が供給されます。
ここで、VAC-ON 及び VAC-OFF は、それぞれ 110V と 100V です。
通常ブラウンインレベルは約 80VAC に設定さるので、 RHV は
200kを推奨します。ブラウンアウトレベルは式 7 より求め
られ、70VAC になります。ブラウンイン/アウトレベルと、RHV
の関係を図 12 に示します。
VO
100
VONOM
ブラウンインレベル
Line Voltage (VAC)
90
Brown-in Level
80
VDD
ブラウンアウトレベル
Brown-out
Level
70
VO
60
NOM

NA
NS
50
140
160
180
200
220
240
17V
VDD-ON
tSTART
260
tVO.RISE
GATE
RHV (k)
t
図 12. ブラウンイン/アウトレベルとRHV
図 14. 標準スタートアップ波形
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アプリケーションノート
AN-6756_JA
パラメータの定義：
X-キャパシタ放電時間の見積り
®

VDD ホールドアップ・コンデンサ: CDD.
FAN6756 はライン電圧を検出し、AX-CAP 放電回路を駆動

HV端子を通してCDD がVDD-ON まで充電されるのに必要な
時間: tSTART.

出力立ち上がり時間: tVO.RISE.
するタイミングを決定します。図 17 に X-キャパシタの放電
タイミングを示します。軽負荷時にはサンプリング損失低減
の為 HV サンプリング回路はその動作を tS-REST の間停止しま
す。tS-REST の最大値は約 160ms であり、電源コンセントを抜
いてから X-キャパシタ電位が VLINEPK の 37% になるまでの最
大放電時間は次式により求まります：
設計ヒント：

スタートアップ時 VDD が6.5V 以下にならないように、
CDD はできるだけ大きい値にして下さい。VDD が 6.5V以
下になると、図 15に示すようにFAN6756はUVLO 回路に
よりゲートドライブ出力をオフさせます。


t DIS
6.5V
 t D HV DIS  tVDDDIS  t XCAP DIS
(8)
CDD はIC内部の1mA電流源により放電され、放電時間 tVDD-DIS
は次式で計算できます:
CDD  (
tVDD  DIS 
NA
 VO  VDDOFF )
NS
1  10 3
(9)
ここで、VDD-OFF は約11Vです。VDD がVDD-OFFまで低下すると、
HVはCDDの充電を開始します。電源プラグは抜かれている状
態なので、X-キャパシタに残っているエネルギーは放電され
ます。放電時間tXCAP-DISは次式で計算できます:
VDD
VUVLO
VRESTART
MAX
®
tSTART で表されるスタートアップ時間の標準的な値は 2
～3秒です。スタートアップ時間の規格を満足するよう
にCDD を選んでください。
17V
 t S REST
ここで、tS-RESTMAX はtS-RESTの最大値、tD-HV-DIS はAX-CAP 放電
回路を起動する時のデバウンス時間で約40msです。tVDD-DIS は
CDDの放電時間、tXCAP-DISはX-キャパシタの放電時間です。
図 16 に示すようにバーストモード周波数はVDD 値によ
り制御されるので、CDD の値が大きいと、バースト周波
数は低下します。バースト周波数が低いことによる長所
はスタンバイモードでの電力損失が低減することです。
しかし、
低いバースト周波数では、
スタンバイモード時、
出力に現れるリップルは大きくなります。
VDD-ON
TOTAL
V  37%
t XCAP DIS  RHV  CX  ln( IN
)
VIN  VDD _ OFF
5V
(10)
パラメータを式 9 及び式 10 に代入して tVDD-DIS と tXCAP-DIS を
求めます:
GATE
7
47 10 6  ( 19  11)
8
tVDD  DIS 
 26410 3 (Sec.)
110 3
373  37%
t XCAP  DIS  200  103  0.33  106  ln(
)
373  11
t
図 15. ノーマル時VDD UVLO
VO
 64  103 (Sec. )
従って、最大入力電圧、及び tS-REST の最大値を考慮に入れ、
tDISTOTAL は 528ms になります。また、X-キャパシタの値は放
電時間のマージンを考慮して 0.5F を超えないようにして下
さい。
VDD
7V
VFB
プラグを抜く
Unplugged
VX-CAP
VFB.ZDCR2
VFB.ZDC2
37% of VLINEPK
VLINEPK
IDS
t
tXCAP-DIS
図 16. ディープバースト動作
VHV
設計例：
C DD
 R

V ILINE MIN  2 2 / 
  HV  ln

MIN
V LINE
 2 2 /   V DD ON 
 t START
1
tD-HV-DIS
tD-HV-DIS
tVDD-DIS
VDD
200  10 3
90  2 2 / 
(
 ln
) 1  64  10 6 (F)
3
90  2 2 /   17
VDD-OFF
t
図 17. AX-CAP™ 放電回路タイミングダイアグラム
スタートアップ時間のマージンを考慮し、CDD の値は 47 F
とします。
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tS-REST
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アプリケーションノート
AN-6756_JA
SENSE ピン用RCフィルタ
MOSFET スイッチ時におけるターンオン・スパイクは内蔵の
ブランキング回路により tLEB (280ns)の間ブランクされますが、
Step 14 – その他のコンポーネント
過熱保護(OTP)用
RTピンシリーズ抵抗(RA , RNTC)
図 19 に示すようにノイズ除去のため RLPF と CLPF で構成され
るローパスフィルタを挿入することを推奨します。電流セン
ス波形に影響を与えずにターンオン、ターンオフノイズを除
去することが肝心であり、
ここでは RLPF と CLPF はそれぞれ、
100、470pF に決定します。
RT端子により過熱保護(OTP)の設定を調整することが可能で
す。また、この端子は外部からのトリガ入力用の端子にもな
ります。過熱保護アプリケーションでは、通常、NTCサーミ
スタRNTC を外部抵抗RA とシリーズにして図 18. に示すよう
にRT ピン‐グランド間に接続します。
内部電流源 IRT (100µA)
によりRTに発生する電圧は、次式で求まります:
VRT  I RT  ( RNTC  RA )
(11)
FAN6756
VRT は内部で5Vにクランプされます。周囲温度が高くなった
場合、RNTC は減尐し、VRT は低下します。 VRT の値が、tD-OTP1
(14.5ms)を超える期間 VRTTH1 (1.035V) を下回った場合、OTP が
トリガされ、FAN6756 はラッチモードの保護状態になります。
OTPはスタンバイモード時には、動作しませんのでご注意く
ださい。
PWM
Comparator

CRT
RA
RSENSE
トラブル・シューティング
エラー・トリガを防ぐセンス端子短絡保護回路
FAN6756 は有限電源(LPS) 評価試験に対する保護回路を備え
ています。電流センス抵抗の短絡から電源回路を保護する
ため、FAN6756 は電流センス電圧が低下した場合、比較的デ
ューティ比が大きい場合でも、シャットダウンします。図 20
に示すように、電流センス電圧は、ゲートがオンしてから
tON-SSCP (4.55µs)後にサンプルされます。
もしサンプル電圧(VS-CS)
が、連続して 11 スイッチングサイクル(170µs)の間 VSSCP より
低い場合、FAN6756 は直ちにシャットダウンされます。VSSCP
はライン電圧に対しリニアに変化し、VLINEPK が 122V の場合、
VSSCP は標準値で 50mV (VSSCP-L)、また、VLINEPK が 366V の場
合、VSSCP の標準値は 100mV (VSSCP-H)です。
Latch
Protection
1.035V
Debounce
185s
RNTC
RLPF
図 19. 電流センス回路と波形
IRT
Debounce
14.5ms
6
Blanking
Time
FAN6756
5
Blanking
Circuit
CLPF
OTPを使用しない場合は、ノイズによる影響を防ぐため 100kΩ
の抵抗をRTピン‐グランド間に接続することを推奨します。
フィルタ用コンデンサCRT をこれらの抵抗と並列にRTピンに
接続する場合は、RTピン電位が0.7Vに上昇するまでの時間が
185sを超えないようご注意下さい。そうでない場合、スタ
ートアップが正常に終了する前に、ラッチ保護回路が動作す
る可能性があります。
RT
8

また、ラッチモード保護回路はトランジスタ、或いは、オプ
トカプラによりRT ピンの電位を下げることでトリガすること
が可能です。 VRT の値が VRTTH2 (0.7V)をtD-OTP2 (185µs)の期間下
回ると、FAN6756のラッチモード保護回路がトリガされます。
5V
Gate
Driver
0.7V
図 18. 過熱保護回路
tD-SSCP
設計例：
100k NTCサーミスタのデータシートによると、100°C での
抵抗値はおよそ 4.3kです。式 11により:
RA 

VRT
 R NTC
I RT
1.035
100 106
VS-CS
SENSE
GATE
tON-SSCP
 4.3  103  6.1  103 ()
図 20. センス端子短絡検出波形
短絡保護への誤トリガリングを防ぐため、短絡状態の場合を
除いて、センス端子電圧 VSENSE は連続 11 クロックサイクル
の間、tON-SSCP 時に VSSCP 以下にならないようにして下さい。
最小入力電圧を考慮して、tON-SSCP 時のセンス端子電圧は次式
で与えられます:
CRT の最大値は次式により求められます:
185
VRT (t ) t 185  5  (1  e  CRT 100k )  0.7 .
即ち、
C RT  12  109 ( F )
VSENSE
tON tON  SSCP
 I DS PK  RCS  VS CS
(12)
ノイズフィルタ用CRT は 1nFに決定します。
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AN-6756_JA
ハイライン、ローラインとOPP
ここで、tON-SSCP にはローライン入力に対応し最小値4sを使用
します。IDSPK はシステムの動作条件により、CCM またはDCM
の場合に対して、それぞれ、式 3 及び式4から求めることが
できます。VS-CS は、ローライン入力条件におけるSSCPレベル
の最大値で、データシートにあるように70mVです。システム
がDCMで動作しているとして、式12を確認します：
VSENSE 
CCM モードで動作中に過負荷保護(OPP)状態になった
場合、出力電流は次式で表されます:
I O OPP 
6
88  4  10  0.176
 120  10 3  70  10 3
513  10 6

一次側のインダクタンスを減らします。但し、過負荷保
護(OPP)状態に対してRSENSE を減尐させることになるの
で、それほど効果は期待できません。
D
V LIMIT V IN  D V IN 2  D 2

)
R SENSE
2  LM  f S
(13)
V RO
V IN  V RO
(14)
公称出力電力に対する過負荷の比率と、式 13 から得ら
れるライン電圧との関係は図 21 のようになり、過負
荷状態でのパワーレベルを知ることができます。
135%
POOPP/PONOM (%)
入力コンデンサの容量を大きくします。大容量の入力コ
ンデンサはDC バス電圧のリップルを低減し実質的に
VINMINの増加につながります。
VO
(
ここで、VLIMIT は式 1 から求められ、D は PWM デュー
ティ比で次式で与えられます:
低入力条件に関しては、スタートアップ、パワーオフ、ブラ
ウンイン/アウト、または、ACサイクル・ドロップテスト等、
様々な場合について注意を払うことが必要です。VSENSE が VS-CS
より低い場合:


130%
125%
120%
115%
110%
105%
100%
60
90
120
150
180
210
240
270
300
Line Voltage (VAC)
図 21. 過負荷状態の比率とライン電圧との関係
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3. 回路図
これまでの設計例を要約します。主要なシステム上の規格、
および主要な設計パラメータを、それぞれ、表 1、表 2に示し
ます。最終的な回路図を図 22 に示します。
表 2.
一次側巻線数 (NP)
38
表 1.
二次側巻線数(NS)
8
補助巻線数(NA)
7
システム規格
入力
入力電圧範囲
90-264VAC
ライン周波数範囲
47-63Hz
トランス設計パラメータ
一次側インダクタンス (LM)
513µH
スイッチング周波数(fS)
65kHz
出力
出力電圧 (Vo)
公称出力 (Po
NOM
19V
65W
)
CX
BD1
0.33F/275V
2A/600V
CDO
RDO
1nF/100V 23.5
LP
TF1
1.5H
510H
VAC
+
ZDSN
DO
P6KE150A
20A/150V
CIN
CP
VO
470F/
25V
FR107
120F/
400V
1N4007
CO
1000F/
25V
DSN
-
1N4007
Q1
FQPF7N65C
RG
20
RSENSE
RHV
200k
0.176
FAN6756
1 GND
2 FB
RLPF
GATE 8
100
RD
VDD 7
R1
1.2k
200k
CFB
1nF
3 NC
SENSE 6
4 HV
RT 5
CLPF
PC817A
470pF
DDD
RA
RF
CF
4.7k
2.2nF
1N4935
5.6k
CDD
RNTC
47F/ 50V
100k
KA431
R2
30k
図 22. 設計例の最終回路図
デバイスは ESD 放電による影響を受けやすいので、製造上
での歩留まり向上の為、製造ラインは以下に示す規格に準じ
た ESD 保護の対策をされることを推奨します。
ANSI ESD S1.1、ESD S1.4、ESD S7.1、ESD STM 12.1、EOS/ESD
S6.1。
実験ノート
電源回路の調整作業、はんだ付けを行う場合は、前もって、
一次側のバルクコンデンサの電荷を外部抵抗を通して放電し
て下さい。はんだ作業中に PWM IC が、外部からの高電圧に
より破壊する恐れがあります。
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4. プリント基板(PCB)レイアウト
高いdv/dt 或いは di/dtで変化する電圧、電流を扱うSMPS設計
において、
PCBのレイアウトデザインは大変重要になります。
優れたPCBレイアウトは余分なEMIを低減し、サージ或いは
ESD から電源回路を保護します。図 23 にグランド・パター
ンのレイアウト方法を示します。

デカップリング効果を高める為、CLPF はFAN6756の直近
に配置して下さい。

コントロール回路はESD放電経路には配置しないで下さ
い。

一次側と二次側との間にはY-キャパシタが必要です。Yキャパシタを一次側のグランドパターン (GND5) に接続
する場合は、BD1 のグランド側、或いは、CIN (GND1)に
直接接続して下さい。

コモンモードチョークの使用、或いは、Y-キャパシタに
先端放電パターンを設けることは、高周波インピーダン
スを下げESD 耐量を高める効果があります。但し、二つ
の先端部分の沿面距離は適用される基準を十分満たして
離れていることが必要です。
ガイドライン：


より優れた EMI 耐性を確保し、ライン周波数のリップル
成分を抑制する為、ブリッジ整流回路の出力は最初にCIN
に直結して接続し、
次にスイッチング回路に接続します。
高周波パワーループは CIN – TF1 – Q1 – RSENSE – CINで形
成されます。このループで囲まれる面積は出来るだけ小
さくして下さい。パターンは短く (特に GND4→1) 、直
線的に太くします。Q1 ドレイン、及びスナバ回路周辺の
高電圧パターンは無用な干渉を防ぐためにコントロール
回路から離してレイアウトします。Q1にヒートシンクを
使用する場合、EMI対策としてヒートシンクはグランド
に接続してください。

GND3 で示されるコントロール回路のグランドを最初に
まとめて接続し、次に他の回路に接続します。

GND2 で表示した補助巻線、DDD、及び CDD で囲まれた
面積は出来るだけ小さくなるようにして下さい。
CX
以下に、それぞれ、長所が異なる二つの提案を示します:

スター・グランド接続 (GND3→1, 4→1, and 2→1) 或
いは、GND3→2→4→1 のようなパターン。このような
場合、センス信号にとって、共通インピーダンスによる
影響を受けにくい長所があります。

GND3→2→1 及び GND4→1: このようなグランドパター
ンは、アース接地が得られないような状況ではESDに対
しては有利でしょう。 ESD 放電経路は、トランス二次
側から浮遊容量を介して最初にGND2 に達し、その後、
GND2 から GND1 を通り、メイン電源に戻ると考えられ
ます。
BD1
LP
TF1
+
VAC
DO
CO
CP
VO
CIN
-
Q1
1
RG
RHV
4
RSENSE
FAN6756
1 GND
GATE 8
2 FB
VDD 7
3 NC
SENSE 6
4 HV
RT 5
RD
R1
RLPF
CFB
RA
RNTC
PC817A
CLPF
CF
DDD
CDD
3
RF
R2
2
CY
5
図 23. PCBグランドパターンレイアウト
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5. 関連情報
FAN6756 — mWSaver™ PWM Controller
注意事項
フェアチャイルドセミコンダクタは、本書に記載したすべての製品に対して、信頼性、機能、及びデザインを改善する為に予告なしに変更す
る権利を所有しています。また、フェアチャイルドはここに記載した製品或いは回路の使用及び応用に起因するいかなる債務を負うもので
はなく、また、当社の特許権または第三者の権利に基づくライセンスを許諾するものではありません。
生命維持装置への使用について
フェアチャイルドセミコンダクタの製品はフェアチャイルドセミコンダクタコーポレーション社長の書面による承諾がない限り生命維持装置
または生命維持システム内の重要な部品に使用することは認められていません。
ここで、
1.
生命維持装置または生命維持システムとは、(a) 外科的に体内に埋め込
まれて使用されることを意図したもの、(b) 生命を維持或いは支持する
もの、(c) ラベルに表示された使用法に従って適切に使用された場合に
その不具合が使用者に重大な損傷をもたらすことが合理的に予想される
もの、をいいます。
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2.
重要な部品とは、生命維持装置或いは生命維持システム内のあらゆる部
品を指し、これらの不具合が生命維持装置或いは生命維持システムの不
具合の原因に、またはその安全性および効果に影響を及ぼす原因になる
ものと合理的に予想されるものをいいます。
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