図 5-1 - Altera

5.Stratix V デバイスのトランシーバ・
カスタム・コンフィギュレーション
December 2010
AIIGX51008-4.0
この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用ください。設計の際
には、最新の英語版で内容をご確認ください。
QII51021-11.0.0
この章では、10G と標準の物理コーディング・サブレイヤ（PCS）ブロックのため
に、Stratix® V デバイスのカスタム・トランシーバ・コンフィギュレーションについ
て説明します。
この章は、以下の項で構成されています。
■
■
「10G 低レイテンシ・コンフィギュレーション」
5-8 ページの「標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション」
10G 低レイテンシ・コンフィギュレーション
10G PCS を使用する低レイテンシ PHY の IP コアは 32 ビット、40 ビット、50 ビッ
ト、64 ビット、または 66 ビット PCS のデータ幅のコンフィギュレーションが可能
です。図 5-1 に、10G 低レイテンシ・コンフィギュレーション・データパスを示しま
す。
図 5-1. 10G 低レイテンシ・データパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_coreclk
tx_clkout
CDR
rx_serial_data
PMA Receiver
Deserializer
RX Gear Box
Disparity Checker
De-Scrambler
Block Synchronizer
rx_coreclk
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
Receiver 10G PCS
BER
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
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Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
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Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–2
10G 低レイテンシ・コンフィギュレーション
図 5-2 に、10G 低レイテンシ・コンフィギュレーションで使用できるさまざまなオプ
ションを示します。カスタム・トランシーバ・コンフィギュレーションを選択する
ために、低レイテンシ PHY の IP コアを使用します。この IP コアは標準的な PCS を
使用するカスタム・トランシーバのコンフィギュレーションをサポートします。
MegaWizard™Plug - In Manager で select 10GPCS のオプションをイネーブルすることに
より、IP コアのオプションをイネーブルすることができます。
f 低レイテンシ PHY の IP コアについて詳しくは、「Altera Transceiver PHY IP Core User
Guide」の「Low Latency PHY IP Core」の章を参照してください。
「Disabled」として示されるブロックは使用されませんが、レイテンシが生じます。
「Bypassed」として示されるブロックは使用されず、レイテンシが生じません。図 5-2
で指定される FPGA ファブリック - ツー - トランシーバ・インタフェースの周波数
は、最大スピード・グレードのデバイス用です。
f すべてのスピード・グレードの制限について詳しくは、「DC and Switching
Characteristics for Stratix V Devices」の章を参照してください。
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10G 低レイテンシ・コンフィギュレーション
5–3
図 5-2. 10G 低レイテンシ・コンフィギュレーションのオプション ( 注 1)
Custom PHY IP
Transceiver PHY IP
Data Rate (Gbps)
2.0 - 12.5 Gbps
Number of Bonded Channels
None
PCS-PMA Interface Width (Bits)
32
Tx Bit Slip
Gear Box
40
Optional
Optional
Disabled
Disabled
Enabled
Disabled
Enabled
Enabled
Disabled
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Scrambler, Descrambler
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
64B/66B Encoder/Decoder
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Enabled
Enabled
Enabled
Enabled
Enabled
64-Bit
32-Bit
66-Bit
50-Bit
40-Bit
Data Rate (Gbps)
2 - 12.5
8.5 - 9.04
2 - 10
2 - 12.5
2 -11.3
Max FPGA Fabric-to-Transceiver
Interface Frequency (MHz) (2)
195.31
282.5
151.52
250
282.5
Block Synchronizer
Disparity Generator, Checker
BER Monitor
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX FIFO, RX FIFO
FPGA Fabric-to-Transceiver
Interface Width
図 5-2 の注 :
(1) すべてのスピード・グレードの制限について詳しくは、
「DC and Switching Characteristics for Stratix V Devices」の章の「Transceiver
Specifications for Stratix V GX and GS Devices」の表を参照してください。
(2) ギア・ボックスが有効になっているたびに、指定した周波数の rx_coreclk を生成する必要があります。
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5–4
10G 低レイテンシ・コンフィギュレーション
Quartus ® II ソフトウェアは、10G の PCS が有効になっている時に非結合コンフィ
ギュレーション（× 1）をサポートします。これは、10G PCS を使用して複数のチャ
ネルを作成する場合、一般的な低速パラレル・クロック（結合チャネル・コンフィ
ギュレーションで使用される XAUI などで）はセントラル・クロック・ディバイダ・
ブロックで生成されません。各トランスミッタ・チャネルは、チャネル PLL によっ
て生成された高速クロックを受け取り、パラレル・クロックを生成するために、
ローカルで分周します。
データパスの機能
この項では、10G 低レイテンシ・トランシーバ・コンフィギュレーションで使用で
きる多様な PCS ブロックについて説明します。
トランスミッタおよびレシーバ FIFO
図 5-3 に示すように、FIFO は位相補償または登録モードに設定することができます。
位相補償モードでは、FIFO は FIFO の読み出し側および書き込み側の間にクロックの
位相差を補正します。トランスミッタ（TX）とレシーバ（RX）FIFO の書き込み側の
クロッキング方式はギア・ボックスがイネーブルされるかどうかまたはギア・ボッ
クス比（32:64、40:50、または 40:66）に依存します。クロッキング方式については、
「クロッキング」のセクションで説明されています。
図 5-3. RX パスの位相補償 FIFO
Transceiver Phase Compensation FIFO
FPGA Logic
Reg
Reg Mode
Select
PC
FIFO
rx_clkout
ギア・ボックス
ギア・ボックスは PCS と物理媒体接続（PMA）インタフェースの間でデータパス幅
の違いを変換します。ギア・ボックスには、ハンドシェイク・コントロール・ロ
ジックとデータ幅の変換を実装するための FIFO が含まれています。サポートされて
いるギア・ボックス比について詳しくは図 5-2 を参照してください。
TX ビット・スリップ機能
カスタム・コンフィギュレーションでサポートされるビット・スリップ機能では、
ギア・ボックスに送信される前に、送信側のビットをスリップすることができます。
ビット・スリップ数は FPGA ファブリック - トランシーバ・インタフェース幅と等し
く 1 であります。例えば、FPGA ファブリック - トランシーバ・インタフェース幅が
64 ビットの場合、スリップできる最大の値は 63 ビットになります。つまり、ファス
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10G 低レイテンシ・コンフィギュレーション
5–5
ト・ワードの bits[63] から、そして bits[62:0] は 64 ビット・ワードから継続され
ています（bits[62:0] はセカンド・ワードからで、bits[63] はファスト・ワードの
LSB からであります）。7 ビットの入力制御信号は、FPGA ファブリックに使用可能で
す。上記の 63 ビット・シフトの場合は、入力コントロールの値を 7'b0011111 に設定
します。
クロッキング
このセクションでは、トランシーバ・データパスのクロッキングについて説明しま
す。図 5-4 に、ギア・ボックスが有効になっていない時にクロック方式を示します。
ギア・ボックスが有効になっていないので、TX および RX FIFO のクロックの読み出
し側と書き込み側の間に、周波数の違いはありません。Quartus II ソフトウェアで自
動的に、TX および RX FIFO の読み出し側と書き込み側にクロックを接続します。こ
のコンフィギュレーションでは、TX FIFO からのデータは直接にシリアライザに供給
されます。
「Transceiver Architecture of Stratix V Devices」の章の
f チャンネル PLL について詳しくは、
「Channel PLL Architecture」を参照してください。
図 5-4. 有効でないギア・ボックスによる 10G PCS 低レイテンシのデータパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
tx_coreclk
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_clkout
rx_serial_data
CDR
Receiver PMA
Deserializer
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
RX
FIFO
rx_coreclk
Receiver 10G PCS
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Input Reference
Clock
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock andSerial Clock
図 5-5 に、ギア・ボックス比が 32:64 によるコンフィギュレーションを示します。
FPGA ファブリック・インタフェース幅（64 ビット）は内部トランシーバ・データパ
ス幅の２回です。FPGA ファブリックに tx_clkout と rx_clkout を２つに分割し、そ
れぞれ TX FIFO の書き込み側と RX FIFO の読み取り側をクロックするために、使用し
ます。低レイテンシ PHY の IP コアで tx_coreclk と rx_coreclk ポートを選択して、
図 5-5 に示すように、これらのポートへの分周されるクロックを接続してください。
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5–6
10G 低レイテンシ・コンフィギュレーション
図 5-5. 32:64 のギア・ボックス比による 10G PCS 低レイテンシのデータパス
Transmitter 10G PCS
tx_serial_data
Transmitter PMA
Serializer
TX Gear Box
and Bitslip (64:32)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX
FIFO
64
Frame Generator
FPGA
Fabric
32
tx_coreclk
/2
tx_clkout
rx_serial_data
32
CDR
Receiver PMA
Deserializer
RX Gear Box
(32:64)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
64
CRC32
Checker
Receiver 10G PCS
rx_coreclk
/2
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Input Reference
Clock
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock and Serial Clock
図 5-6 は、ギア・ボックスの比（40:66 または 40:50）が FPGA ファブリックのインタ
フェース幅の整数倍でないクロック方式を示します。TX FIFO の書き込み側に適切な
クロック周波数を提供するために、小数 PLL を使用する必要があります。小数 PLL
の分周比を設定すると、出力周波数が 66 または 50 で割ったトランスミッタ・デー
タ・レートに等しくなります。TX FIFO が位相補償 FIFO として動作するため、小数
PLL および CMU PLL への入力基準クロックを提供するクロック・ソースと同じでな
ければなりません。したがって、クロックは読み取り側と書き込み側の間に 0 PPM
が必要です。
受信側の場合は、rx_coreclk ポートを有効にし、rx_coreclk ポートに小数 PLL 出力
を接続します。RX FIFO は位相補償 FIFO として動作します。. したがって、RX FIFO 読
み取り側と書き込み側は 0 PPM の周波数差が必要です。これは、受信側とアップス
トリーム・トランスミッタが同じクロック・ソースによってクロックされているこ
とが必要です（同期システム）。
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10G 低レイテンシ・コンフィギュレーション
5–7
図 5-6. 40:66 または 40:50 のギア・ボックス比に対する 10G PCS 低レイテンシのデータパス
Transmitter PMA
Transmitter 10G PCS
FPGA
Fabric
tx_serial_data
Serializer
TX Gear Box
and Bitslip
(66:40 or 50:40)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
66/50
CRC32
Generator
TX
FIFO
Frame Generator
66/50
40
tx_coreclk
Receiver PMA
Receiver 10G PCS
rx_serial_data
CDR
40
Deserializer
RX Gear Box
(40:66 or 40:50)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
fPLL
64B/66B Decoder
and RX SM
RX
FIFO
66/50
CRC32
Checker
66/50
rx_coreclk
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Input Reference Clock (1)
Central/ Local Clock Divider
CMU PLL
Input Reference
Clock
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock and Serial Clock
図 5-6 の注 :
(1) 小数 PLL（図 5-6 の fPLL）および CMU PLL （CMU PLL は、シリアライザの高速クロックを生成する）への入力基準クロックを
提供するクロックソースは同じでなければなりません。トランスミッタとレシーバの FIFO は、位相差を補正するだけです。し
たがって、同じクロックソースは、FIFO の読み取りと書き込みのクロック間が 0 PPM であることを確認します。
coreclks の使用
tx_coreclk ポートと rx_coreclk ポートは一つのチャンネルからの tx_clkout と
rx_clkout を使用して、トランスミッタとレシーバ FIFO の複数のチャネルをクロッ
クすることの柔軟性を提供します。
f コア・クロッキング方式について詳しくは、「Transceiver Clocking for Stratix V Devices」
の章で、以下の項を参照してください。
■
「User-Selected Transmitter Datapath Interface Clock」
■
「User-Selected Receiver Datapath Interface Clock」
インスタンスの併合
同じ 10 Gbps の物理チャネル内に異なった 10G PCS データパス・コンフィギュレー
ションでトランスミッタとレシーバのインスタンスをマージすることができます。
例えば、Quartus II ソフトウェアでは、次の 2 つのインスタンスを作成し、同じ物理
トランシーバ・チャネルに配置することができます。
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■
40 ビットの FPGA ファブリック・インタフェースに対する Transmitter only インスタ
ンス
■
64 ビットの FPGA ファブリック・インタフェースに対する Receiver only インスタン
ス
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Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–8
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
同じ物理トランシーバ・チャネル内に、異なった PCS ブロック（10G PCS および標
準 PCS）を使用して、トランスミッタのインスタンスとレシーバのインスタンス（1
チャネルのインスタンス）を併合することはできません。
トランシーバ・チャネル配置ガイドライン
Stratix V デバイスは、同じトランシーバ・バンク内で 10G のカスタム・コンフィギュ
レーション（同じデータ・レート）の最大 5 つのチャネルまで配置することができ
ます。図 5-7 に、サポートされるチャネル配置シナリオを示します。
図 5-7. 10G カスタム・コンフィギュレーションのチャネル配置ガイドライン
10G Custom Configuration Ch4 (1)
10G Custom Configuration Ch4 (1)
10G Custom Configuration Ch3 (1)
CMU PLL
10G Custom Configuration Ch2 (1)
10G Custom Configuration Ch1 (1)
×1 Transmitter
Clock Line
10G Custom Configuration Ch3 (1)
10G Custom Configuration Ch2 (1)
CMU PLL
10G Custom Configuration Ch1 (1)
10G Custom Configuration Ch0 (1)
10G Custom Configuration Ch0 (1)
×1 Transmitter
Clock Line
図 5-7 の注 :
(1) 図 5-7 に示すように、すべてのチャネルは、トランスミッタとレシーバが含まれていると仮定され
ます。
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
標準的な PCS を使用してカスタム・コンフィギュレーションを使用すると、ユー
ザー定義のコンフィギュレーションを作成し、使用するブロックとデータ幅を選択
できます。また、トランシーバ PCS の設定をカスタマイズすることによって、その
ような SONET、Fibre Channel、または SerialLite II などのプロトコルを実装することが
できます。低レイテンシのコンフィギュレーションは、FPGA ファブリック内により
多くのデザイン・コントローラを可能にするには、多くの標準 PCS のをバイパスし
ます。このセクションでは、標準的な PCS によって、低レイテンシ PHY の IP コアと
カスタムの使用方法について説明します。
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標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–9
表 5-1 に、標準的な PCS のトランスミッタ・チャンネルに対するデータパスのレイ
テンシを示します。
表 5-1. トランスミッタの標準的な PCS データパスのレイテンシ ( 注 1)
ブロック
ノーマル・レイテンシ
低レイテンシ
トランスミッタ位相補償
FIFO(3)
4–5
3–5
バイト・シリアライザ
1–2
0–2(3)
表 5-1 の注：
(1) これらの値は暫定仕様です。
(2) トランスミッタ位相補償 FIFO レジスタ・モードとして構成することができます。実装では、10G
PCS でトランスミッタ FIFO と同じです。
(3) この値は、ブロックが有効か無効かに依存します。
表 5-2 に、標準的な PCS のレシーバ・チャネルに対するデータパスのレイテンシを
示します。
表 5-2. レシーバの標準 PCS のデータパス・レイテンシ ( 注 1)
ブロック
ノーマル・レイテンシ
低レイテンシ
3–7(2)
1
バイト・シリアライザ
1–2
1
バイト・オーダリング
1–3
0
レシーバ位相補償 FIFO
3–4
2–3
ワード・アライナ
表 5-2 の注：
(1) これらの値は暫定仕様です。
(2) この値は、コンフィギュレーション・モードに依存します。
1
正常にこの章を使用するには「Altera Transceiver PHY IP Core User Guide」の「Custom
PHY IP Core and Low Latency PHY IP Core」の章を理解し、リファレンスとして使用する
必要があります。
標準的な PCS に対するカスタム・コンフィギュレーション
カスタム PHY の IP コアは低速の場合、8 ビットまたは 10 ビットの幅モードで構成
し、より高いデータ・レートの場合、16 ビットまたは 20 ビット幅のモードで構成し
ます。表 5-3 に、サポートされるデータ・レートのリストを示します。
表 5-3. Stratix V デバイスに対する Custom Single-Width モードおよび Double-Width
モードでの PCS-PMA インタフェース幅およびデータ・レート
PCS-PMA インタフェース幅
カスタム 8 または 10 ビット幅
サポートされるデータ・レートの PMA 範
囲
600 Mbps ∼ 3.75 Gbps
カスタム 16 ビット幅
1 Gbps ∼ 8 Gbps
カスタム 20 ビット幅
1 Gbps ∼ 8.5 Gbps
図 5-8 には、標準的な PCS を使用するカスタム・トランシーバ・コンフィギュレー
ションの完全なデータパスを示します。図 5-9 から図 5-12 に、異なる速度で使用可
能なオプションを示します。
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5–10
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
図 5-8. 標準的な PCS を使用するカスタム・コンフィギュレーションのデータパス
Transmitter PCS
Serializer
TX Bit Slip
tx_serial_data
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
tx_coreclk
/2
tx_clkout
rx_clkout
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
RX Phase
Compensation
FIFO
rx_coreclk
Byte Ordering
Receiver PCS
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
標準的な PCS データパスは、ユーザーの要件に基づいてブロックの変更、ブロック
の有効、またはブロックの無効にできるようにすることで、柔軟性を提供していま
す。
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標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–11
図 5-9 に、標準的な PCS カスタム 8 ビット PMA-PCS インタフェース幅で利用可能なオ
プションを示します。図 5-9 に示される最大周波数は最速のデバイスのためです。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-9. 標準的な PCS カスタム 8 ビット PMA-PCS インタフェース幅
Number of Bonded Channels
Word Aligner (Pattern Length)
Tx Bit Slip
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
2011 年 5 月
Altera Corporation
Up to ×5
Manual Alignment, Automatic
Synchronization State Machine,
or Bit Slip
Optional
Disabled
Disabled
Disabled Enabled
Disabled Optional
8-Bit
16-Bit
75 250
37.5 250
0.6 2.0
0.6 3.75
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Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–12
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
図 5-10 に、標準的な PCS カスタム 10 ビット PMA-PCS インタフェース幅で利用可能な
オプションを示します。図 5-10 に示される最大周波数は最速のデバイスのためで
す。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-10. 標準的な PCS カスタム 10 ビット PMA-PCS インタフェース幅
Up to ×5
Number of Bonded Channels
Word Aligner (Pattern Length)
Tx Bit Slip
Manual Alignment, Automatic
Synchronization State Machine,
or Bit Slip
Optional
Disabled
Rate Match FIFO
Disabled
Optional
8B/10B Encoder/Decoder
Disabled
Enabled
Disabled Enabled
Disabled
Disabled Optional
Disabled
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
10-Bit
20-Bit
8-Bit
60 250
30 250
60 282.5
0.6 2.5
0.6 3.75
0.6 2.825
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
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Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–13
図 5-11 標準的な PCS カスタム 16 ビット PMA-PCS インタフェース幅で利用可能なオ
プションを示します。図 5-11 に示される最大周波数は最速のデバイスのためです。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-11. 標準的な PCS カスタム 16 ビット PMA-PCS インタフェース幅
Number of Bonded Channels
Word Aligner (Pattern Length)
Manual Alignment, Automatic
Synchronization State Machine,
or Bit Slip
Tx Bit Slip
Optional
Rate Match FIFO
Disabled
8B/10B Encoder/Decoder
Disabled
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
2011 年 5 月
Altera Corporation
Up to ×5
Disabled Enabled
Disabled Disabled
16-Bit
32-Bit
62.5 250
31.25 250
1.0 4.0
1.0 8.0
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–14
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
図 5-12 標準的な PCS カスタム 20 ビット PMA-PCS インタフェース幅で利用可能なオプ
ションを示します。図 5-12 に示される最大周波数は最速のデバイスのためです。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-12. 標準的な PCS カスタム 20 ビット PMA-PCS インタフェース幅
Up to ×5
Number of Bonded Channels
Manual Alignment, Automatic
Synchronization State Machine,
or Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Disabled
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps) (1)
Optional
Optional
Disabled
Enabled
Disabled
Disabled
Enabled
Disabled Enabled (2)
Disabled
Enabled
Disabled
Disabled
20-Bit
40-Bit
40-Bit
16-Bit
32-Bit
50 212.5
25 212.5
25 162.5
50 212.5
25 212.5
1.03.4
1.08.5
1.04.25
1.08.5
図 5-12 の注：
(1) 図 5-12 に示した最大データ・レート仕様は、-2（最速）スピード・グレードのデバイスについてのみ有効です。提供される
その他のスピード・グレードに対するデータ・レート仕様については、
「DC and Switching Characteristics for Stratix V Devices」の
章を参照してください。
(2) バイト・オーダリング・ブロックは、20 ビットのワード・アラインメント・パターン長を選択した場合にのみ使用することが
できます。
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–15
標準 PCS のデータパスを使用した低レイテンシ
標準的な PCS を使用した低レイテンシ PHY の IP コアは 8 ビット、10 ビット、16
ビット、または 20 ビットの PCS データ幅のコンフィギュレーションに使用可能で
す。低レイテンシ PHY の IP コアを使用する場合、図 5-13 のように、利用可能なト
ランスミッタとレシーバ・チャネルの PCS ブロックを示しています。
低レイテンシの PCS データパスは、以下のブロックで構成されています。
■
■
トランスミッタ・チャネル PCS
■
トランスミッタ位相補償 FIFO
■
バイト・シリアライザ
レシーバ・チャネル PCS
■
レシーバ位相補償 FIFO
■
バイト・デシリアライザ
図 5-13. 標準的な PCS 低レイテンシのデータパス
rx_serial_data
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
Receiver PCS
RX Phase
Compensation
FIFO
tx_serial_data
Serializer
TX
Bit
Slip
8B/10B Encoder
Byte Serializer
FPGA
Fabric
Transmitter PMA
Deserializer
TX Phase
Compensation
FIFO
Transmitter PCS
表 5-4 に、custom single-width モードと double-width モードでの PCS と PMA インタ
フェース幅とデータ・レートを示します。
表 5-4. PCS-PMA インタフェース幅およびデータ・レート
サポートされるデータ・レートの PMA 範
囲
低レイテンシ PHY の IP コア
低レイテンシ 8 ビット幅
600 Mbps ∼ 4.0 Gbps
低レイテンシ 10 ビット幅
600 Mbps ∼ 5.0 Gbps
低レイテンシ 16 ビットまたは 20 ビット幅
2011 年 5 月
Altera Corporation
1 Gbps ∼ 8.5 Gbps
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–16
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
低レイテンシの PCS のコンフィギュレーションでは、TX および RX の位相補償 FIFO
は常に有効になっています。目標とするデータ・レートに応じて、オプションでバ
イト・シリアライザ・ブロックおよびバイト・デシリアライザ・ブロックをバイパ
スすることができます。
図 5-14 に、標準的な PCS 低レイテンシ 8 ビット PMA-PCS インタフェース幅で利用可能
なオプションを示します。「Disabled」として示されるブロックは使用されませんが、
レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レイテ
ンシが生じません。図 5-14 に示される最大周波数は最速のデバイスのためです。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-14. 標準的な PCS 低レイテンシ 8 ビット PMA-PCS インタフェース幅
Data Rate (Gbps)
0.6 - 4
Number of Bonded Channels
Up to ×5
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Data Rate (Gbps)
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Disabled
Enabled
0.62.26
0.64.0
Bypassed
Bypassed
8-Bit
16-Bit
75282.5
37.5250
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–17
図 5-15 に、標準的な PCS 低レイテンシ 10 ビット PMA-PCS インタフェース幅で利用可
能なオプションを示します。「Disabled」として示されるブロックは使用されません
が、レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レ
イテンシが生じません。図 5-15 に示される最大周波数は最速のデバイスのためで
す。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-15. 標準的な PCS 低レイテンシ 10 ビット PMA-PCS インタフェース幅
Data Rate (Gbps)
Number of Bonded Channels
Up to ×5
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Data Rate (Gbps)
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
2011 年 5 月
Altera Corporation
0.6 - 5.0
Disabled Enabled
0.62.825
0.65.0
Bypassed Bypassed
10-Bit
20-Bit
60282.5
30250
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–18
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
図 5-16 に、標準的な PCS 低レイテンシ 16 ビット PMA-PCS インタフェース幅で利用可
能なオプションを示します。「Disabled」として示されるブロックは使用されません
が、レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レ
イテンシが生じません。図 5-16 に示される最大周波数は最速のデバイスのためで
す。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-16. 標準的な PCS 低レイテンシ 16 ビット PMA-PCS インタフェース幅
Data Rate (Gbps)
Number of Bonded Channels
1.0-8.5
Up to ×5
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Data Rate (Gbps)
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Disabled Enabled
1.04.25
1.08.5
Bypassed Bypassed
16-Bit
32-Bit
62.531.25265.625 265.625
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
標準 PCS カスタムおよび低レイテンシ・コンフィギュレーション
5–19
図 5-17 に、標準的な PCS 低レイテンシ 20 ビット PMA-PCS インタフェース幅で利用可
能なオプションを示します。「Disabled」として示されるブロックは使用されません
が、レイテンシが生じます。「Bypassed」として示されるブロックは使用されず、レ
イテンシが生じません。図 5-17 に示される最大周波数は最速のデバイスのためです。
f 一定のスピード・グレードの最大データ・レートについて詳しくは、「DC and
Switching Characteristics for Stratix V Devices」の章を参照してください。
図 5-17. 標準的な PCS 低レイテンシ 20 ビット PMA-PCS インタフェース幅
Data Rate (Gbps)
Number of Bonded Channels
Word Aligner (Pattern Length)
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Data Rate (Gbps)
Byte Ordering
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
2011 年 5 月
Altera Corporation
1.0-8.5
Up to ×5
Bypassed
Bypassed
Bypassed
Disabled Enabled
1.0 5.65
1.0 8.5
Bypassed Bypassed
20-Bit
40-Bit
50 282.5
25 212.5
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
Stratix V デバイスのトランシーバ・カスタム・コンフィギュレーション
5–20
改訂履歴
改訂履歴
表 5-5 に、本資料の改訂履歴を示します。
表 5-5. 改訂履歴
日付
バージョン
変更内容
■
表 5-1 を更新。
図 5-3 を追加。
図 5-9、図 5-11 、図 5-12、および図 5-17 を更新。
Quartus II ソフトウェアのリリース 11.0 の volume 3 にチャプターを移動。
テキストのマイナーな編集。
■
5–3 ページの「Clocking」を更新。
■
5–7 ページの「Standard PCS Custom and Low Latency Configurations」を更新。
■
図 5–1、図 5–2、図 5–3、図 5–4、図 5–5、図 5–7、図 5–8、図 5–9、図 5–10、および図 5–11
を更新。
■
テキストのマイナーな編集。
■
■
2011 年 5 月
1.2
■
■
2010 年 12 月
2010 年 7 月
1.1
1.0
初版
Stratix V デバイス・ハンドブック Volume 3: トランシーバ
2011 年 5 月

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