電子情報通信学会アナログ RF 研究会, Vol.RF2014-2 電子情報通信学会研究会資料アナログ RF 研究会 IEICE Technical Report on Analog RF Technologies 2014 年 12 月 3－4 日キャンパスプラザ京都主催：電子情報通信学会集積回路研究専門委員会協賛：IEEE Solid-State Circuits Society Japan Chapter 協賛：IEEE Solid-State Circuits Society Kansai Chapter http://www-lab13.kuee.kyoto-u.ac.jp/AnalogRF/ 目次 2014 年 12 月 3 日（水）開会挨拶 10:00-10:10 10:10-10:35 1. 温度補償回路を用いた高速セットリング ADPLL ○奥野啓祐，正木何奈，和泉慎太郎，川口博，吉本雅彦（神戸大）･･････ 1 10:35-11:00 2. DTMOS を用いた低電圧サブサンプリング PLL ○池田翔, 李尚曄, 伊藤浩之, 石原昇，益一哉（東工大）･･････ 1 11:00-11:25 3. A Pulse-Driven VCO with Enhanced Efficiency ○Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada, and Akira Matsuzawa （東工大）･･････ 2 13:00-13:40 4. [招待講演] 低消費電力モバイル TV チューナ SoC の開発 ○上村晋一朗（パナソニック） 13:40-14:05 5. 動的電源電圧制御による極低消費電力 D 級発振回路 ○吉原義昭, 間島秀明, 藤本竜一（東芝）･･････ 2 14:05-14:30 6. ワイヤレス電力伝送の受電回路の提案 ○金子成悟，杉本泰博（中央大）･･････ 3 14:45-15:10 7. 3 相複素 RC バンドパスフィルタを用いた高精度イメージ抑圧無線受信機構成の検討 ○宇賀神守，小林雄太（日本工大），束原恒夫（会津大）･･････ 3 15:10-15:35 8. SKILL 言語による光通信用高速アンプのレイアウト自動生成に関する検討 ○土谷亮（京大），盛健次（東工大），小野寺秀俊（京大）･･････ 4 15:35-16:00 9. 複素マルチバンドパス DAC の線形性向上アルゴリズム ○村上正紘，小林春夫（群馬大）･･････ 4 16:15-16:40 10. Single Slope ADC における連続時間型比較器に関する考察 ○堀田海平，大畠賢一（鹿児島大）･･････ 5 16:40-17:05 11. SAR ADC における CDAC のセトリング時間に関する一考察 ○大畠賢一（鹿児島大）･･････ 5 17:05-17:30 12. 適応バイアス電流技術を用いた超低電力・高速 Rail-to-Rail オペアンプ ○尾崎年洋, 廣瀬哲也, 椿啓志, 黒木修隆, 沼昌宏（神戸大）･･････ 6 2014 年 12 月 4 日（木） 09:30-09:55 13. ミリ波帯における MOSFET の大信号モデリング ○奈原諒，片山光亮，高野恭弥，天川修平，吉田毅，藤島実（広島大）･･････ 7 09:55-10:20 14. High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by Helium-3 Bombardment ○ Ning Li, Kenichi Okada （東工大） , Takeshi Inoue （住重試験検査） Takuichi Hirano（東工大）, Hitoshi Sakane（住重試験検査） and Akira Matsuzawa（東工大）･･････ 7 10:35-11:15 15. [招待講演]低消費電力・超高速テラヘルツ CMOS 無線回路 ○藤島実（広島大） 11:15-11:55 16. [招待講演] 脳型集積回路の開発動向とナノデバイス・材料面からのブレークスルーの期待 ○森江隆（九州工大） ᗘ⿵ൾᅇ㊰ࢆ⏝࠸ࡓ㧗㏿ࢭࢵࢺࣜࣥࢢ $'3// Fast settling ADPLL using temperature compensation PLL controller ⚄ᡞ኱Ꮫ ‫ۑ‬ዟ㔝ᆂ♸ṇᮌఱዉ࿴Ἠៅኴ㑻ᕝཱྀ༤ྜྷᮏ㞞ᙪ Kobe University ‫ۑ‬Keisuke Okuno, Kana Masaki, Shintaro Izumi, Hiroshi Kawaguchi, Masahiko Yoshimoto RNXQR#FVFVNREHXDFMS ᴫせ↓⥺㏻ಙᶵ࡞࡝࡟⏝࠸ࡽࢀࡿ $'3//$OO'LJLWDO3KDVH/RFNHG/RRSࡣ㸪ືసࢆ㛤ጞࡋ࡚ FCW ࠿ࡽฟຊ࿘ἼᩘࡀᏳᐃࡍࡿࡲ࡛ࡢࢭࢵࢺࣜࣥࢢ᫬㛫ࡀᚲせ࡜࡞ࡿ㸬ࢭࣥࢧ࣮ࢿࢵࢺ࣮࣡ࢡࡢࡼ࠺࡟ Accumulator + 6 IE - - ࢫ࣮ࣜࣉ᫬㛫ࡀᨭ㓄ⓗ࡞ᛂ⏝࡛ࡣ㸪3// ࡢࢭࢵࢺࣜࣥࢢ᫬㛫ࡀ㛗ࡃ࡞ࡿ࡜ࢩࢫࢸ࣒඲యࡢᖹᆒᾘ㈝ DCO 1 OTW DCOOUT 0 OTW estimation 㟁ຊࢆቑ኱ࡉࡏ࡚ࡋࡲ࠺㸬ᮏ◊✲࡛ࡣ $'3// ࡟ᑐࡋ࡚ࢹࢪࢱࣝ࢔ࢩࢫࢺ࡟ࡼࡿࢭࢵࢺࣜࣥࢢ᫬㛫ࡢ ▷ ⦰ ໬ ᢏ ⾡ ࢆ ᥦ ᱌ ࡍ ࡿ 㸬 ᥦ ᱌ ᡭ ἲ ࡛ ࡣ $'3// ࡢ ᵓ ᡂ せ ⣲ ࡛ ࠶ ࡿ '&2'LJLWDO &RQWUROOHG MODE_SELECT Loop Filter TDC FREF 2VFLOODWRUࡢ࿘Ἴᩘ≉ᛶࢆ࢟ࣕࣜࣈ࣮ࣞࢩࣙࣥ᫬࡟ྲྀᚓࡋ㸪ࡑࢀࢆඖ࡟⿵ṇᅇ㊰ࡀ㐺ษ࡞ไᚚ್ ࢆ⟬ฟࡍࡿࡇ࡜࡛ࢭࢵࢺࣜࣥࢢ᫬㛫ࢆ๐ῶࡍࡿ㸬ࡲࡓ㸪࿘Ἴᩘ≉ᛶࡣ ᗘ࡟ࡼࡗ࡚ࡶኚ໬ࡍࡿࡓࡵ㸪 ᗘኚື࡟ࡼࡿ≉ᛶኚ໬ࡶ⪃៖ࡋ࡚⿵ṇࢆ⾜࠺>@QP&026 ࣉࣟࢭࢫࢆ⏝࠸࡚ $'3// ࢆヨసࡋ㸪 DOUT Counter DQ ᅗ 1㸬ᥦ᱌ᅇ㊰ᅗ ᥦ᱌⿵ṇᅇ㊰ࢆ )3*$ ࡟ᐇ⿦ࡋ࡚ ᐃࢆ⾜ࡗࡓ㸬ᥦ᱌ᅇ㊰࡟ࡼࡾ㸪 ᗘኚືࡀ⏕ࡌࡓሙྜ࡛ࡶ $'3// ࡢࢭࢵࢺࣜࣥࢢ᫬㛫ࡀ▷⦰ࡉࢀࡿࡇ࡜ࢆ☜ㄆࡋࡓ㸬 ཧ⪃ᩥ⊩>@.2NXQR6,]XPL7.RQLVKL6'DH:RR0<RVKLPRWR+.DZDJXFKL7HPSHUDWXUH&RPSHQVDWLRQ8VLQJ/HDVW0HDQ6TXDUHVIRU )DVW6HWWOLQJ$OO'LJLWDO3KDVH/RFNHG/RRS3URFHHGLQJVRIWK,(((1HZ&LUFXLWVDQG6\VWHPV&RQIHUHQFH1(:&$6-XQH DTMOS を用いた低電圧サブサンプリング PLL Low voltage sub-sampling PLL using DTMOS 東京工業大学, ○ 池田翔，李尚曄，伊藤浩之，石原昇，益一哉 Tokyo Tech, Sho Ikeda, Sang yeop Lee, Hiroyuki Ito, Noboru Ishihara, Kazuya Masu [email protected] 概要: 低消費電力なアナログ RF フロントエンドの設計は、近年の LSI 開発において最も注目されている事項の一つである。その中でも、最も消費電力の大きいブロックの一つは、キャリア周波数を生成する Ref SSPD PLL である。システム全体の消費電力を削減するためには低い電源電圧を用いるのが非常に有効であるが、PLL の位相雑音は低電圧下でひどく劣化する。低位相雑音を達成できる構成としてサブサンプリン Pulser グ PLL が知られているが [1]、MOS スイッチの特性劣化から低電圧環境下での動作は難しい。 PFD 今回我々は、DTMOS スイッチを用いた低電圧サブサンプリング PLL の設計試作評価を行い [2]、その有効性を確認したので報告する。DTMOS 構造はスイッチの on/off 比を向上させ、低電圧下での SSPD/CP の動作を可能にする。65 nm CMOS による試作の結果、消費電力 1.72mW, 帯域内位相雑音-98 dBc/Hz という結果を得た。参考文献: [1] X. Gao, et al., IEEE JSSC, vol. 45, pp. 1809–1821, Sep. 2010. [2] S. Ikeda, et al., IEEE A-SSCC, pp. 365–368, Nov. 1 BUF CP1 LPF Core loop CP2 DIV ÷32 2014. ILFD ÷4 FLL A Pulse-Driven VCO with Enhanced Efficiency "!# #### Tokyo Institute of Technology, ○Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada and Akira Matsuzawa [email protected] An LC-VCO that achieves high efficiency by operating the transconductance elements using voltage pulses is presented [1]. This work also describes an AM-PM mechanism that arises while trying to achieve high efficiency in conventional class-C VCO by lowering the conduction angle, which in practice results in the performance degradation [1] [2]. The proposed technique enables an unconditional lowering of the conduction angle in LC-VCO without any performance degradation. A VCO is implemented in standard 180nm process using the proposed pulse-driving technique. The area occupied by the VCO core is 0.155 mm2. The implemented VCO works at 3.6GHz with a power consumption of 2.05mW from a 0.65V power supply. [1] Aravind Tharayil Narayanan, Kento Kimura, Wei Deng, Kenichi Okada and Akira Matsuzawa, “A Pulse-Driven LC-VCO with a Figure-of-Merit of -192dBc/Hz,” IEEE European Solid-State Circuits Conference (ESSCIRC), Sep. 2014. [2] A. Mazzanti and P. Andreani, “Class-C harmonic CMOS VCOs, with a general result on phase noise,” IEEE Journal of Solid-State Circuits, vol.43, no.12, pp.2716-2729, Dec. 2008. ືⓗ㟁※㟁ᅽไᚚ࡟ࡼࡿᴟపᾘ㈝㟁ຊ D ⣭Ⓨ᣺ᅇ㊰ Extremely Low-Power Class-D Oscillator with Dynamic Supply Voltage Control ○ ᮾⰪ ྜྷཎ ⩏᫛㸪㛫ᓥ ⚽᫂㸪⸨ᮏ ❳୍ Toshiba Corporation Yoshiaki Yoshihara, Hideaki Majima and Ryuichi Fujimoto [email protected] ᴫせ: ᚤ⣽໬࡟㐺ࡋࡓⓎ᣺ᅇ㊰ࢺ࣏ࣟࢪ࣮࡜ࡋ࡚㸪D ⣭Ⓨ᣺ᅇ㊰ࡀᥦ᱌ࡉࢀ࡚࠸ࡿ[1]㸬D ⣭Ⓨ᣺ᅇ ㊰ࡢపᾘ㈝㟁ຊ໬ࡢࡓࡵ࡟ࡣ㸪ྍ⬟࡞㝈ࡾప࠸㟁※㟁ᅽ࡛Ⓨ᣺ᅇ㊰ࢆືసࡉࡏࡿࡇ࡜ࡀᮃࡲࡋ࠸㸬 ୍᪉࡛㸪㧗㏿࠿ࡘ☜ᐇ࡟Ⓨ᣺ᅇ㊰ࢆ㉳ືࡉࡏࡿࡓࡵ࡟ࡣ㸪ࢺࣛࣥࢪࢫࢱࡢ㜈್㟁ᅽࡼࡾࡶ༑ศ࡟㧗 ࠸㟁※㟁ᅽࢆⓎ᣺ᅇ㊰࡬࡜౪⤥ࡍࡿᚲせࡀ࠶ࡿ㸬ᮏ᳨ウ࡛ࡣ㸪㟁※㟁ᅽࡢไᚚ࡟⏝࠸ࡽࢀࡿࣞࢠࣗ ࣮ࣞࢱᅇ㊰ࢆ฼⏝ࡋ࡚㸪D ⣭Ⓨ᣺ᅇ㊰ࡢ㟁※㟁ᅽࢆ㉳ື᫬࡜ᐃᖖືస᫬࡜࡛ືⓗ࡟ษࡾ᭰࠼ࡿࡇ࡜ ࡟ࡼࡾ㸪㜈್㟁ᅽ௨ୗࡢᴟప㟁※㟁ᅽ࡛ࡢᐃᖖⓎ᣺ࢆྍ⬟࡜ࡋ㸪Ⓨ᣺ᅇ㊰ࡢపᾘ㈝㟁ຊ໬ࢆ⾜ࡗࡓ ࡢ࡛ሗ࿌ࡍࡿ㸬 ᐇ㦂: 28nm-CMOS ࣉࣟࢭࢫࢆ⏝࠸࡚ࢳࢵࣉࡢヨసࢆ࠾ࡇ࡞ࡗࡓ㸬ᐇ ⤖ᯝࡼࡾ㸪2.35GHz ࡢⓎ᣺࿘ Ἴᩘ࡟࠾࠸࡚㸪1MHz 㞳ㄪࡢ఩┦㞧㡢-115.9dBc/Hz㸪ᾘ㈝㟁ຊ 171PW ࡀᚓࡽࢀ㸪191.0dBc/Hz ࡢ FoM ࢆᐇ⌧ࡋࡓ㸬 (a) ᥦ᱌ᡭἲ (b) ືⓗไᚚ↓ࡋ ᅗ 1㸬 ᐃἼᙧ ཧ⪃ᩥ⊩: [1] Luca Fanori and Pietro Andreani,“Class-D CMOS Oscillators,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3105–3119, Dec. 2013. 2 ࣡࢖ࣖࣞࢫ㟁ຊఏ㏦ࡢཷ㟁ᅇ㊰ࡢᥦ᱌ A study of the receiving circuit in Wireless Power Transmission ୰ኸ኱Ꮫ ‫ۑ‬㔠Ꮚᡂᝅ ᮡᮏὈ༤ Chuo University ‫ۑ‬Seigo Kaneko, Yasuhiro Sugimoto NDQH#VXJLHOHFWFKXRXDFMS ࡣࡌࡵ࡟࣡࢖ࣖࣞࢫ㟁ຊఏ㏦ࡢᬑཬࡀ㐍ࡳࠊ㛗㊥㞳ࡢ ᖹ⁥໬᪉ᘧ䛸ຠ⋡ 㟁ຊఏ㏦ࡀྍ⬟࡜࡞ࡿ☢⏺ඹ᣺᪉ᘧࡀὀ┠ࢆᾎࡧ࡚࠸ࡿࠋ ຠ⋡η 䚷㻑 ࡇࡢ᪉ᘧ࡟࠾࠸࡚ࠊ㈇Ⲵࢆ⣧᢬ᢠ࡜ࡋࡓゎᯒࡣᗈࡃ⾜ࢃ ࢀ ࡚ ࠸ ࡿ ࡀ ࠊ ᐇ 㝿 ࡟ ࡣ ཷ 㟁 ഃ ࡟ ᩚ ὶ ᅇ ㊰ ࡸ '&'& &RQYHUWHU ࡞࡝ࡢ㟁※ᅇ㊰ࡀᚲせ୙ྍḞ࡛࠶ࡿࠋࡑࡇ࡛ ཷ㟁ഃ࡟㟁※ᅇ㊰ࢆ᥋⥆ࡋࡓሙྜࡢືస࡟ࡘ࠸࡚ゎᯒࢆ 㻸㼟㻌㽢㻯㼟㻌㽢⾜ࡗࡓࠋ ࡢືస࡟ࡘ࠸࡚ゎᯒࢆ⾜ࡗࡓࠋᖹ⁥໬᪉ᘧ࡟ࡼࡾ㈇Ⲵࡢ 㻸㼟㻌㽢㻯㼟㻌䕿㻸㼟㻌䕿㻯㼟㻌䕿 ᖹ⁥᪉ᘧ ᴫ せ ཷ 㟁 ഃ ࡟ ඲ Ἴ ᩚ ὶ ᅇ ㊰ ࠊ /& ࣇ ࢕ ࣝ ࢱ ࠊ %RRVW &RQYHUWHUࢆ᥋⥆ࡋࡓᅇ㊰ᅗ ࢆᥦ᱌ࡍࡿࠋࡇࡢᅇ㊰㻡㻜㻠㻜㻟㻜㻞㻜㻝㻜㻜 ᅗ 1, ᥦ᱌ᅇ㊰ ᅗ 2, ᖹ⁥໬᪉ᘧ࡜ຠ⋡ ືసࡀ኱ࡁࡃ␗࡞ࡿࡓࡵࠊఏ㏦ຠ⋡࡟ᕪ␗ࡀ⏕ࡌࡿࠋ/& ࣇ࢕ࣝࢱ࡛ᖹ⁥໬ࢆ⾜࠺ࡇ࡜࡛ຠ⋡ࡀྥୖࡍࡿࡇ࡜ࢆ☜ ㄆࡋࡓᅗ ࠋ 㸱┦」⣲ 5& ࣂࣥࢻࣃࢫࣇ࢕ࣝࢱࢆ⏝࠸ࡓ㧗⢭ᗘ࢖࣓࣮ࢪᢚᅽ↓⥺ཷಙᶵᵓᡂࡢ᳨ウ Study of High-Image-Rejection Wireless-Receiver Architecture using 3-Phase RC Complex Band Pass Filter ᪥ᮏᕤᴗ኱Ꮫ ‫ۑ‬Ᏹ㈡⚄ Ᏺࠊ ᑠᯘ 㞝ኴ ఍ὠ኱Ꮫ ᮰ཎ ᜏኵ Nippon Institute of Technology University of Aizu [email protected] ᴫせྍኚ ,) 」⣲ࣂࣥࢻࣃࢫࣇ࢕ࣝࢱࢆ⏝࠸ࡓ↓⥺㏦ཷಙᅇ㊰㧗ᛶ⬟໬ࡢ◊✲>@ࢆ㐍ࡵ࡚࠸ࡿ㸬ᮏ✏࡛ ࡣࠊ↓⥺ᅇ㊰࡟࠾ࡅࡿ ┦ಙྕ>@࡟ࡼࡿ࢔ࢼࣟࢢಙྕฎ⌮࡟࠾࠸࡚࢖࣓࣮ࢪᢚᅽẚࢆ኱ᖜ࡟ྥୖࡉࡏࡿཷ ಙᅇ㊰ᵓᡂࢆᥦ᱌ࡍࡿ㸬 ⤖ᯝ &026 ࣉࣟࢭࢫࢆ⏝࠸࡚ప ,) ↓⥺ཷಙᶵࢆタィࡋࡓ㸬ࢹࢪࢱࣝ㸱ศ࿘ჾ࡛సᡂࡋࡓ QG/2 ࢆ ⏝࠸ࡓ᫬ࡢ VW,) ࡢࢤ࢖ࣥㄗᕪ࠾ࡼࡧ఩┦ㄗᕪ࡜࢖࣓࣮ࢪᢚᅽẚ,055ࡢ㛵ಀࡢ +VSLFH ࢩ࣑࣮ࣗࣞࢩࣙ ࣥ⤖ᯝࢆᅗ ࡟♧ࡍ ┦ಙྕ࡟ࡼࡿࢲࣈࣝࢥࣥࣂ࣮ࢪࣙࣥᵓᡂ࡜ ┦」⣲ 5& ࣂࣥࢻࣃࢫࣇ࢕ࣝࢱࢆ⏝࠸ ࡿࡇ࡜࡟ࡼࡗ࡚ࠊ ௨ୖࡢ ,055 ࢆᐇ⌧࡛ࡁࡿྍ⬟ᛶࡀ࠶ࡿࡇ࡜ࡀࢃ࠿ࡗࡓ㸬 ཧ⪃ᩥ⊩[1] M. Ugajin, “Proposal of Chanel-Grouping Wireless-Transceiver Architecture for Suppressing Local-Oscillator Phase Noise,” IEICE Electronics Express (ELEX), vol. 9, p. 86, 2012 [2] T. Yamaji, et al, “A Direct Conversion Receiver Adopting Balanced Three-Phase Analog System” IEICE Trans, E93-A p.367, 2010. ㅰ㎡㸸ᮏ◊✲ࡣᮾி኱Ꮫ኱つᶍ㞟✚ࢩࢫࢸ࣒タィᩍ⫱◊✲ࢭࣥࢱ࣮ࢆ㏻ࡋ࣮࣒ࣟᰴ࠾ࡼࡧࢩࣀࣉࢩࢫᰴᘧ఍ ♫ࡢ༠ຊ࡛⾜ࢃࢀࡓࡶࡢ࡛࠶ࡿ㸬ࡉࡽ࡟ᮏ◊✲ࡣࠊ⛉◊㈝ࡢຓᡂࢆཷࡅࡓࡶࡢ࡛࠶ࡿ 3 ᅗ 1㸬3 ┦ IF ಙྕࡢ┦ᑐㄗᕪ࡜ ࢖࣓࣮ࢪᢚᅽẚࡢ㛵ಀ SKILL 言語による光通信用高速アンプのレイアウト自動生成に関する検討 Layout generation of high-speed amplifier by SKILL language 土谷亮 (京都大学)，盛健次 (東京工業大学)，小野寺秀俊 (京都大学) Akira Tsuchiya, Kenji Mori and Hidetoshi Onodera [email protected] ○ 概要: 集積回路の物理設計において，アナログ回路，特に高周波アナログ回路のレイアウト設計は自動化が進んでいない．高周波アナログ回路ではレイアウトの違いによって性能が顕著に変わることがあり，また一般に素子数がそれほど多くないため自動化の恩恵よりも手設計による性能の追求が優先されてきた背景がある．一方で，高周波アナログ回路では，設計フローにおけるバックアノテーション (LPE した回路による設計の追い込み) の重要性が高い．回路トポロジを変更した場合にはレイアウトをやり直してバックアノテーションする必要があり，このループの負荷の高さが特にレイアウトに熟練していない設計者には大きな負担となっている．検討: Cadence 設計環境で利用できる SKILL 言語を用いて，回路設計からバックアノテーションまでの設計負荷を軽減することができないかを検討した．TSMC 65nm プロセスを用いた実験では，デッドスペースが生じる，電源・グラウンドの配線が不十分などの問題はあるもののレイアウトの自動生成に成功し，回路トポロジの変更に対応できることを確認した．図 1. SKILL によって生成した TIA のレイアウト 85#&!' " 6./)(&%$ Linearity Improvement Algorithms of Complex Multi-Bandpass DACs 79*, Gunma University 1(34 -2 0+ Masahiro Murakami, Haruo Kobayashi cos ωc t ± µB·fhmxXHL_ngj|aq~b¼½YdhoB³º B»Y±IX»\RTE_CÝ°¹V»X^RT·au{cfz ¡Y Ymhodho]\QBGTJTE_C¥§ZB°©v|krpsh `¡ETB dhoU»¨W ! ` NBPY Y^FXàludrgzNT}f rYmhoÒ_MVBH^[¶´VNT¡O_MVI¤£UD_C ª °©v|krprh % a|e{ix®a|e{ixY SYa|e{i x`¸¢NB!Y°©`v|ktlo°©@A `¡ET«¯K UJ_MV 生成した信号 I アンテナミキサ Q sin ωs t ¬ '(%)8:15“6473->#1/5)3 86+-9915/19$6473->”$8)596518+;1:9 cos(ωc − ωs ) レシーバ ω c ωs sin ωc t アップコンバージョン I : In-phase（同相信号） `fwy}fzXT¦²NQC テスト cos ωs t Q : Quadrature-phase（直交位相信号） )5,#?9:-49<635677 #-7:'(:9;21#)56*)?)901$64;86&&)4),)1;“"-,;+15/#7;816;9 ;:7;:6.)3)5+-,6,;3):689*??5)41+):+015/6.!!;),8):;8- ):09”$8)59653-+:8651+95677;5- ' (6*)?)901)5/$1:)0)8)#$)21/)41#),)4;8)“>731+1:$8)59.-8;5+:1656." 63?70)9-13:-8.68%18-3-99 $8)59+-1<-85)36/865:5,”91) )+1.1+65.-8-5+-65#977 $)17-1$)1=)5;/ 4 Single Slope ADC ࡟࠾ࡅࡿ㐃⥆᫬㛫ᆺẚ㍑ჾ࡟㛵ࡍࡿ⪃ᐹ Consideration on continuous time comparator in Single Slope ADC 㮵ඣᓥ኱Ꮫ ‫ۑ‬ᇼ⏣ ᾏᖹ኱␊ ㈼୍ Kagoshima University ‫ۑ‬Kaihei Hotta, Kenichi Ohhata [email protected] ᴫせSingle Slope ADC ࡟࠾࠸࡚ࠊ㐃⥆᫬㛫ᆺẚ㍑ჾࡣ㟁ᅽಙྕࢆ᫬㛫࡟ኚ᥮ࡍࡿᙺ๭ࢆ ᯝࡓࡍ㔜せ࡞ᇶᮏᅇ㊰࡛࠶ࡿࠋ㟁ᅽ-᫬㛫ኚ᥮࡟࠾࠸࡚ࠊ⪃៖ࡍ࡭ࡁ஦㡯࡟㐃⥆᫬㛫ẚ㍑ ჾࡢ㐜ᘏ᫬㛫ࡀᣲࡆࡽࢀࡿࠋᅗ 1 ࡣ 65 nm CMOS ࡟࠾ࡅࡿ㐃⥆᫬㛫ẚ㍑ჾࡢ㐜ᘏ᫬㛫࡜ ࣛࣥࣉἼࡢึᮇ᣺ᖜࢆ♧ࡋࡓࡶࡢ࡛࠶ࡿࠋึᮇ᣺ᖜࡀᑠࡉ࠸ሙྜ࡟ࡣ㐜ᘏ᫬㛫ࡀῶᑡࡍ ࡿࡇ࡜ࡀࢃ࠿ࡿࠋࡇࢀࡣ ADC ࡢṍࡳࡢཎᅉ࡜࡞ࡿࠋᮏ◊✲࡛ࡣࠊ㐃⥆᫬㛫ẚ㍑ჾ࡟࠾ࡅ ࡿ㐜ᘏ᫬㛫࡜ǼV ࡢ㛵ಀࢆ⡆༢࡞ࣔࢹࣝࢆ⏝࠸࡚ゎᯒࡋࠊ㐃⥆᫬㛫ẚ㍑ჾࡢタィᣦ㔪ࡢ ᫂☜໬ࢆ┠ᣦࡋࡓࠋ㐃⥆᫬㛫ẚ㍑ჾࢆ 1 ḟᛂ⟅ࡢ࣑ࣜࢵࢺ࢔ࣥࣉ࡜ࡋ࡚ࣔࢹࣝ໬ࡋࠊࣛ ࣥࣉἼ࡟ᑐࡍࡿ᫬㛫ᛂ⟅ࢆゎᯒࡋࡓ⤖ᯝࠊ࢔ࣥࣉࡀ⥺ᙧቑᖜ㡿ᇦ࡟ධࡿ࡜㐜ᘏ᫬㛫ࡢῶ ᑡࡀ㉳ࡇࡿࡇ࡜ࡀࢃ࠿ࡗࡓࠋࡇࡢࡇ࡜࠿ࡽ㐃⥆᫬㛫ẚ㍑ჾࡢタィ࡟࠾࠸࡚ࠊ࢔ࣥࣉࡢ฼ ᚓࢆ㧗ࡃタᐃࡋࠊ࣑ࣜࢵࢺືసࡍࡿ⠊ᅖࢆᗈࡆࡿࡇ࡜ࡀ㔜せ࡛࠶ࡿࡇ࡜ࢆ᫂ࡽ࠿࡟ࡋࡓࠋ ᅗ1 1 㐜ᘏ᫬㛫ࡢࣛࣥࣉἼึᮇ᣺ᖜ౫Ꮡᛶ SAR ADC ࡟࠾ࡅࡿ CDAC ࡢࢭࢺࣜࣥࢢ᫬㛫࡟㛵ࡍࡿ୍⪃ᐹ A Study of CDAC settling time in SAR ADC 㮵ඣᓥ኱Ꮫ኱Ꮫ㝔 ⌮ᕤᏛ◊✲⛉ ኱␊㈼୍ Department of Electrical and Electronics Engineering, Kagoshima University, Kenichi Ohhata [email protected] SAR ADC ࡣప㟁ຊࠊᑠ㠃✚࡛࠶ࡾࠊ࢚ࢿࣝࢠ࣮ຠ⋡࡟ඃࢀࡿࡓࡵࠊ┒ࢇ࡟◊✲ 䝉䝖䝸䞁䜾᫬㛫䛿ఱ䛷Ỵᐃ䛥䜜䜛䛾䛛䠛䝉䝖䝸䞁䜾᫬㛫䜢᭱ᑠ໬䛩䜛タィἲ䛿䠛 ࡀ࡞ࡉࢀ࡚࠸ࡿࠋᐜ㔞 DAC㸦CDAC㸧ࡣ SAR ADC ࡢ࣮࢟ࢥ࣏࣮ࣥࢿࣥࢺ࡛࠶ࡾࠊ ᐜ㔞࡜ࢫ࢖ࢵࢳ࡛ᵓᡂࡉࢀࠊ┤ὶ㟁ຊࢆ඲ࡃᾘ㈝ࡋ࡞࠸ᴟప㟁ຊ࡞ᅇ㊰࡛࠶ࡿࠋ ࡋ࠿ࡋࠊ㧗⢭ᗘ໬ࡍࡿ࡜ฟຊಙྕࡢࢭࢺࣜࣥࢢ᫬㛫ࡀቑຍࡍࡿࡇ࡜࠿ࡽࠊ㧗⢭ᗘ SAR ADC ࡢ㏿ᗘࢆᚊ㏿ࡍࡿせᅉ࡜࡞ࡗ࡚࠸ࡓࠋᮏ◊✲࡛ࡣࢭࢺࣜࣥࢢ᫬㛫ࢆᨭ㓄 Vout C0=C/8 C0=C/8 C1=C/4 C2=C/2 R0 R0 R1 R2 Cp ࡍࡿせᅉ࡜ࢭࢺࣜࣥࢢ᫬㛫ࢆ▷⦰ࡍࡿࡓࡵࡢタィἲ࡟ࡘ࠸࡚⪃ᐹࢆ⾜ࡗࡓࠋMOS ࢫ࢖ࢵࢳࢆ⌮᝿ࢫ࢖ࢵࢳ࡜ on ᢬ᢠ࡛ࣔࢹࣝ໬ࡋ㸦ᅗ㸯㸧⪃ᐹࡋࡓ⤖ᯝࠊRiCi ࡢ᫬ Vin ᐃᩘࢆ඲࡚➼ࡋࡃࡋࡓ࡜ࡁࠊࢭࢺࣜࣥࢢ᫬㛫ࡣฟຊᐤ⏕ᐜ㔞 CP ࡜ࢫ࢖ࢵࢳࡢ on Vref ᢬ᢠ࡛ỴࡲࡾࠊCPR0/2n ࡛⾲ࡏࡿࡇ࡜ࡀࢃ࠿ࡗࡓࠋࡇࡢࡇ࡜࠿ࡽࢭࢺࣜࣥࢢ᫬㛫ࡣ ᅗ㸯㸬CDAC ࡢࢭࢺࣜࣥࢢ᫬㛫 Ci ࡜ࡣ↓㛵ಀ࡟タィ࡛ࡁࡿࡇ࡜ࡀࢃ࠿ࡗࡓࠋ ࡲࡓࠊRiCi ࡢ᫬ᐃᩘࢆ඲࡚➼ࡋࡃࡍࡿࡓࡵ࡟ࡣࠊMSB ࡢࢫ࢖ࢵࢳࢆ㠀ᖖ࡟኱ࡁࡃࡍࡿᚲせࡀ࠶ࡿࡇ࡜࠿ࡽࠊࢫ࢖ࢵࢳࡢ㠃✚ࢆపῶࡍࡿ᪉ἲ࡟ࡘ ࠸࡚ࡶ᳨ウࢆ⾜ࡗࡓࠋࡑࡢ⤖ᯝࠊୖ఩ࣅࢵࢺࡔࡅඃඛⓗ࡟᫬ᐃᩘࢆ➼ࡋࡃ࡞ࡿࡼ࠺࡟タィࡍࡿࡇ࡜࡛ࠊࢃࡎ࠿࡞ࢭࢺࣜࣥࢢ᫬㛫ࡢቑຍ࡛ࢫ࢖ࢵࢳ ࡢ㠃✚ࢆ኱ᖜ࡟๐ῶ࡛ࡁࡿࡇ࡜ࢆ᫂ࡽ࠿࡟ࡋࡓࠋ 5 దԠόΠΞεిྲྀٕज़Λ༻͍ͨ௒௿ిྗɾߴ଎ Rail-to-Rail ΦϖΞϯϓ A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power analog LSIs ਆ‫ށ‬େֶ ˓ ඌ࡚೥༸, ኍ੉఩໵, ௴ ‫ࢤܒ‬, ࠇ໦मོ, প ণ޺ Kobe University Toshihiro Ozaki, Tetsuya Hirose, Keishi Tsubaki, Nobutaka Kuroki, and Masahiro Numa {tosihiro@cas.|hirose@}eedept.kobe-u.ac.jp ֓ཁ: ຊ‫ڀݚ‬͸ɼదԠόΠΞεిྲྀٕज़Λར༻ͨ͠௒௿ిྗɾߴ଎ rail-to-rail ΦϖΞϯϓΛఏҊ͢Δɽ ఏҊΦϖΞϯϓ͸φϊΞϯϖΞిྲྀ‫ͱݯ‬దԠόΠΞεճ࿏Λར༻͢Δ͜ͱͰɼ௒௿ిྗಈ࡞ͱߴ଎ಈ ࡞Λཱ྆͢ΔɽదԠόΠΞεճ࿏͸ैདྷճ࿏ [1] ͷߏ੒ʹ‫͖ͮج‬ɼrail-to-rail ಈ࡞ʹదͨ͠ߏ੒ʹվྑ ͨ͠ɽਤ 1 ʹఏҊճ࿏ [2] ͷΞʔΩςΫνϟΛࣔ͢ɽఏҊճ࿏͸దԠόΠΞεճ࿏Λ૬ิߏ੒Ͱ౥ࡌ͠ɼ rail-to-rail ೖྗʹର͠ߴ଎ʹಈ࡞͢Δɽ ଌఆ݁Ռ: ఏҊճ࿏͓Αͼैདྷճ࿏Λνοϓࢼ࡞͠ɼଌఆΛߦͬͨɽਤ 2 ʹ 10 kHzɼ1.5 Vpp ͷۣ‫ܗ‬೾Λ ೖྗͨ͠Ԡ౴೾‫ܗ‬Λࣔ͢ɽఏҊճ࿏͸ೖྗʹର͠ 0.162 V/μs ͷεϧʔϨʔτͰԠ౴͠ɼ଴‫ʹ࣌ػ‬͸ 0.38 μA ͷ௒௿ిྗͰಈ࡞ͨ͠ɽҰํͰɼैདྷճ࿏͸ rail-to-rail ಈ࡞ʹద͍ͯ͠ͳ͍ͨΊग़ྗϨϯδ੍͕‫ݶ‬ ͞ΕͨɽఏҊճ࿏͸௒௿ిྗΞφϩάɾϑϩϯτΤϯυճ࿏Λ࣮‫͢ݱ‬Δཁૉճ࿏ͱͯ͠༗ޮͰ͋Δɽ ँࣙ: ຊ‫ڀݚ‬ͷҰ෦͸ɼՊ‫ݚ‬අɼNEDO ͷॿ੒ʹΑΔɽ ࢀߟจ‫ݙ‬: [1] Y. Tsuruya et al., “A nano-watt power CMOS amplifier with adaptive biasing for power-aware analog LSIs,” in Proc. 38th European Solid-State Circuits Conf. (ESSCIRC 2012), 2012, pp. 69-72. [2] T. Ozaki et al., “A nano-watt power rail-to-rail CMOS amplifier with adaptive biasing for ultra-low power analog LSIs,” in Ext. Abstr. Solid State Devices and Materials (SSDM 2014), 2014, pp. 964-965. 6 ABC for nDP IADP_p VIN1 Nano-ampere current ref. Cascode bias circuit Rail-to-Rail AMP VIN2 VOUT IADP_n ABC for pDP ਤ 1: ఏҊճ࿏ͷΞʔΩςΫνϟɽ VIN VIN VOUT VOUT (a) (b) ਤ 2: Ԡ౴೾‫( ܗ‬a) ఏҊճ࿏ (b) ैདྷճ࿏ɽ ࣑ࣜἼᖏ࡟࠾ࡅࡿ 026)(7 ࡢ኱ಙྕࣔࢹࣜࣥࢢ Millimeter-Wave Large Signal Modeling of MOSFET ᗈᓥ኱Ꮫ ‫ۑ‬ዉཎㄹ ∦ᒣගு 㧗㔝ᜤᘺ ኳᕝಟᖹ ྜྷ⏣Ẏ ⸨ᓥᐇ Hiroshima University U\R#ILVKLURVKLPDXDFMS ᴫせᾘ㈝㟁ຊࡸᅇ㊰≉ᛶࢆ᥎ᐃࡍࡿࡓࡵ࡟ᅇ㊰ࢩ࣑࣮ࣗࣞࢩࣙࣥ࡟⏝࠸ࡽ ࢀࡿ 026)(7 ࣔࢹ࡛ࣝࡣ㸪'&㸪ᑠಙྕ㸪኱ಙྕࡑࢀࡒࢀࡢ≉ᛶ࡛ᐇ ⤖ᯝ࡜஋㞳 ࡀ࡞࠸ࡇ࡜ࡀồࡵࡽࢀࡿ㸬ࡋ࠿ࡋ㸪ࡇࢀࡲ࡛ᑠಙྕ≉ᛶࡢ ᐃ⤖ᯝ࠿ࡽồࡵࡽࢀࡓ + 1 2 3 + 4 026)(7 ࡢࣔࢹ࡛ࣝࡣ㸪኱ಙྕ≉ᛶࡢࢩ࣑࣮ࣗࣞࢩࣙࣥࡀᐇ ⤖ᯝ࡜஋㞳ࡋ࡚࠸ࡓ㸬 ᅗ㸯࡟ࣂ࢖࢔ࢫ౫Ꮡᛶࢆࡶࡘ 026)(7 ࡢ㠀⥺ᙧ➼౯ᅇ㊰ࢆ♧ࡍ㸬ᇶᯈࡀ⤯⦕ᛶ ࡛࠶ࡿ໬ྜ≀༙ᑟయ࡜㐪࠸㸪&026 ࡣᇶᯈࡀࢩࣜࢥࣥࡢࡓࡵᦆኻࡀ኱ࡁ࠸ࡓࡵ㸪 ᦆኻࡢ࠶ࡿ㠀⥺ᙧᐜ㔞࡟ࡘ࠸࡚⪃࠼ࡿᚲせࡀ࠶ࡿ㸬ࡇࡢ࡜ࡁၥ㢟࡜࡞ࡿࡢࡀ㸪 ┤ิ࡟ࡘ࡞ࡀࡿᐜ㔞࡜᢬ᢠࡢ୰㛫ࣀ࣮ࢻࡢࣂ࢖࢔ࢫࡀ୙᫂࡞ࡇ࡜࡛࠶ࡿ㸬ࡑࡇ ᅗ 1㸬MOSFET ➼౯ᅇ㊰ ‫כ‬ ࡛ᮏ✏࡛ࡣ㸪㠀⥺ᙧᅇ㊰ࡢࢹࣂ࢖ࢫ࡟ ➃Ꮚ⣲Ꮚࢆ⏝࠸㸪௬᝿㟁Ⲵܳ ࡜௬᝿㟁 Ⲵ‫ࢆ כ ܫ‬ᐃ⩏ࡋ࡚ࣔࢹࣝࡢసᡂࢆ⾜ࡗࡓ㸬ࣔࢹࣝ໬࡟ࡣ㸪026)(7 ࢆ QP&026 ࣉࣟࢭࢫ࡛ヨసࡋ㸪*+] ࡲ࡛ᑠಙྕ ᐃࡋࡓ⤖ᯝࢆ⏝࠸ࡓ㸬ࡲࡓ㸪 సᡂࡋࡓࣔࢹࣝࡢࢩ࣑࣮ࣗࣞࢩࣙࣥ࡜ᐇ ࡢᑠಙྕ㸪኱ಙྕ ᐃ⤖ᯝࡢẚ㍑ࢆ⾜ࡗࡓ㸬 ㅰ㎡: ᮏ◊✲ࡣ༙ᑟయ⌮ᕤᏛ◊✲ࢭࣥࢱ࣮࡜ࡢඹྠ◊✲ࡢᡂᯝ࡛࠶ࡿ㸬 ᶆ‽ &026 ᇶᯈ࡬ࡢ࣒࣊ࣜ࢘ ↷ᑕ࡟ࡼࡿᒁᡤ༙⤯⦕໬࡜㧗 4 ࢖ࣥࢲࢡࢱࡢࣔࢹࣜࣥࢢ High-Q Inductor Modeling on Locally Semi-Insulated Si CMOS Substrate by Helium-3 Bombardment ‫ۑ‬ᮤ ᑀ㸪ᒸ⏣೺୍㸪஭ୖ ๛㸪ᖹ㔝ᣅ୍ࠊᆏ᰿ ோ㸪ᯇ⃝ ᫛ ○Ning Li*, kenichi Okada*, Takeshi Inoue㸡, Takuichi Hirano*, Hitoshi Sakane㸡, and Akira Matsuzawa* *Tokyo Institute of Technology, 㸡S.H.I.Examination & Inspection,Ltd [email protected] Abstract: A novel helium-3 ion bombardment technique is proposed for creating locally C12 semi-insulating substrate areas. A helium-3 dose of only 1.0*1013 cm-2 increases a Si substrate resistivity from 4 Ω·cm to above 1 kΩ·cm, which improves the quality factor of a 2-nH inductor with a 140-μm diameter by 38% (Q=16.3). Models built for inductors after ion bombardment show good Cox1 The s-parameters are measured for all inductors and open circuits. Shunt parasitic capacitance of pads are de-embedded by using open de-embedding method. Helium-3 ion bombardment is implemented and 15 0 Quality Factor Implementation: Two-port inductors are implemented in a 180-nm CMOS process with 6 metal layers. 10 5 an Aluminum mask with windows open for inductors is utilized. The inductors are modeled with two-π 0 type equivalent circuit before and after the helium-3 bombardment. The parameters are determined by Parameter L1 L2 Csub1 coincidence with measured results. Ls2 Rs2 Rs1 Ls1 0 L1, L2 [nH] R1, R2 [Ω] Cox2 R2 R1 Cox3 L1, L2 [nH] Rsub2 Rsub1 Rsub3 Csub2 R1, R2 [Ω] Csub3 C12 [fF] Cox1 [fF] (a) Cox2 [fF] 2E+09 4E+09 6E+09 8E+09 1E+10 Cox3 [fF] Rsub1 [Ω] Rsub2 [Ω] Rsub3 [Ω] Csub1 [fF] Csub2 [fF] Csub3 [fF] 2 4 6 Frequency [GHz] (b) 8 10 Without He bombardment With He bombardment 2.87 4.19 0.56 4.73 36.40 23.40 24.10 47.50 1.00 x 103 3.04 x 103 0.75 x 103 7.60 x 103 16.50 x 103 5.21 x 103 5.00 2.12 7.12 (c) using S-parameter fitting technique. The experimental results are shown in Fig. 1. Reference: [1] C. Liao et al., EDL, 19, 461, 1998. [2] L. S. Lee et al., TED, 48, 928, 2001. [3] D. D. Tang, et al, IEDM, 673, 2003. [4] C. C. Liu et al., IEDM 323, 2012. 7 Fig.1. (a) Inductor model. (b) Q factor fitting w/wo ion bombardment. (c) Parameter values of (a).