ELETRONICA DEI SISTEMI DIGITALI

UNIVERSITÀ DI PALERMO
SCUOLA POLITECNICA
CORSO DI LAUREA IN INGEGNERIA ELETTRONICA
ELETTRONICA DEI SISTEMI DIGITALI
A.A. 2013/2014
Prof. C.G. GIACONIA
18 Luglio 2014
Prova Finale riservata agli studenti del Nuovo Ordinamento
Durata della Prova: 90 minuti
Candidato (scrivere a stampatello):
Nome:
Cognome:
Corso di Laurea:
Matricola:
Macchina:
Riportare i dati personali e riconsegnare al docente alla fine della prova.
Quesito:
Il candidato progetti un’entità VHDL, sincrona ad un segnale di clock (CLK) che, a
partire da un impulso di (RESET), campioni l’ingresso a tre bit (DIN) alla velocità
di 1 campione ogni microsecondo. L’entità dovrà analizzare i campioni in ingresso
alfine di comprendere se si presenta una sequenza di terne che soddisfa il vincolo
seguente:
[-,-,1]……………………[-,1,-]………………………[1,-,-]
cioè il caso in cui giunga prima una terna di bit che ha il valore ‘1’ nel bit meno
significativo; poi una con il valore ‘1’ nel bit mediano ed infine una con il valore
‘1’ nel bit più significativo.
L’entità dovrà produrre un’uscita ad 1 bit (BINGO), normalmente bassa, che va alta
per un tempo pari ad 1 microsecondo, se si verifica (entro 16 microsecondi dal RESET)
la condizione dei dati campionati su esposta.
Sempre al 16° microsecondo dal RESET, l’entità dovrà generare (per 1 microsecondo)
anche l’uscita a 4 bit O_TIME, che comunica l’intervallo di tempo risultato
necessario per il verificarsi della condizione sui dati d’ingresso campionati.
Un segnale di abilitazione (OE) infine lascerà inalterato il comportamento di BINGO
mentre costringerà ad alta impedenza il segnale O_TIME.
Se la condizione sui dati d’ingresso non dovesse verificarsi, BINGO rimarrà bassa e
O_TIME ad alta impedenza. Alla fine dell’intervallo dei 16 microsecondi, l’entità
ricomincerà a campionare gli ingressi ripetendo indefinitamente tale funzione.
CLK
DIN
RESET
1
3
ENTITÀ
1
1
4
OE
BINGO
O_TIME
1
Il candidato fornisca:
-la descrizione VHDL, debitamente commentata, della suddetta entità;
-uno o più test-bench che, in simulazione logica comportamentale,
correttezza del funzionamento logico dell'entità progettata.
mostrino
la
NOTE RELATIVE ALL'ARCHIVIAZIONE DEI RISULTATI DELLA PROVA
Per la corretta archiviazione bisogna seguire i passi seguenti:
Il quesito va risolto con l'uso del ISE 6.1 (Xilinx) installato sulle macchine dell'Aula F110.
Indicazioni per il corretto salvataggio:
1. Formare una cartella denominata con il proprio numero di matricola nel direttorio
c:\xilinx\progetti (es.: c:\xilinx\progetti\studente0123456);
2. Alla fine dell'esecuzione del progetto salvare i file ed il progetto ed usare, dai menù
a tendina, la funzione project\archive dell’ISE 6.1 per archiviare l'intero progetto in un
unico file .zip chiamato con il proprio numero di matricola (es.: 0123456.zip);
3. Spostare il file zip così formato dalla cartella c:\xilinx\progetti\studente0123456 al
Desktop.
IL NON ATTENERSI A QUESTA PROCEDURA COMPORTA L'IMPOSSIBILITÀ,
PER IL DOCENTE, DI LEGGERE I CONTENUTI DELLA PROVA ED IL CONSEGUENTE
ESITO NEGATIVO DELLA STESSA

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