MAX 10 汎用 I/O ユーザーガイド 署名 フィードバック UG-M10GPIO 2014.09.22 101 Innovation Drive San Jose, CA 95134 www.altera.com 目次-2 目次 MAX 10 I/O の概要.............................................................................................1-1 MAX 10 デバイスの各パッケージごとの I/O リソース ....................................................... 1-1 MAX 10 I/O バーティカル・マイグレーション・サポート......................................................... 1-3 MAX 10 I/O のアーキテクチャと機能............................................................. 2-1 MAX 10 の I/O 規格のサポート.............................................................................................................2-1 MAX 10 I/O 規格の電圧とピン・サポート ........................................................................2-5 MAX 10 の I/O エレメント......................................................................................................................2-7 MAX 10 I/O バンクのアーキテクチャ.....................................................................................2-8 MAX 10 I/O バンクの位置...........................................................................................................2-9 MAX 10 I/O バッファ............................................................................................................................. 2-11 シュミット・トリガ入力バッファ.........................................................................................2-12 プログラマブル I/O バッファ機能 .................................................................................... 2-12 I/O 規格の終端......................................................................................................................................... 2-17 電圧リファレンス形式 I/O 規格の終端処理....................................................................... 2-17 差動 I/O 規格の終端................................................................................................................... 2-18 MAX 10 オンチップ I/O 終端................................................................................................... 2-20 MAX 10 I/O のデザイン検討事項..................................................................... 3-1 VCCIO 範囲における検討事項................................................................................................................ 3-1 ガイドライン：電圧リファレンス形式 I/O 規格の制限............................................................... 3-2 ガイドライン：LVTTL / LVCMOS 入力バッファのクランプ・ダイオードを有効にす る ................................................................................................................................................. 3-2 ガイドライン：LVDS の I/O 制約および差動バッド配置のルールに従う .....................3-3 ガイドライン：I/O 制約のルール ....................................................................................................3-3 ガイドライン：アナログ-デジタル・コンバータの I/O 制約 ........................................ 3-3 ガイドライン：外部メモリ・インタフェースの I/O 制限 ..............................................3-7 兼用コンフィギュレーション・ピンのガイドライン................................................................... 3-8 MAX 10 I/O の実装ガイド.................................................................................4-1 アルテラ GPIO ライト IP コア.............................................................................................................. 4-1 アルテラ GPIO ライト IP コアのデータ・パス....................................................................4-2 IP カタログとパラメータ・エディタ......................................................................................4-4 IP コアのパラメータとオプションの指定.............................................................................4-5 アルテラ IP コア用に生成されたファイル............................................................................4-6 ピン・マイグレーションの互換性の検証......................................................................................... 4-7 アルテラ GPIO ライト IP コア・リファレンス............................................. 5-1 Altera Corporation 目次-3 アルテラ GPIO ライトのパラメータ設定.......................................................................................... 5-1 アルテラ GPIO ライトのインタフェース信号................................................................................. 5-5 MAX 10 汎用 I/O ユーザーガイドの追加情報............................................... A-1 MAX 10 汎用 I/O ユーザーガイドの改訂履歴..................................................................................A-1 Altera Corporation 1 MAX 10 I/O の概要 2014.09.22 UG-M10GPIO 署名 フィードバック MAX® 10 の汎用 I/O（GPIO）システムは、I/O エレメント（IOE）とアルテラ GPIO ライト IP コ アで構成されています。 • IOE には、デバイス周辺の I/O バンクに配置されている双方向 I/O バッファおよび I/O レジス タが含まれます。 • アルテラ GPIO ライト IP コアは、ダブル・データ・レート I/O（DDIO）、遅延チェイン、I/O バッファ、コントロール信号、およびクロッキングを含む GPIO コンポーネントおよび機能 をサポートします。 関連情報 • 2-1 ページの MAX 10 I/O のアーキテクチャと機能 MAX 10 デバイスの I/O のアーキテクチャと機能についての情報を提供します。 • 3-1 ページの MAX 10 I/O のデザイン検討事項 MAX 10 デバイスの I/O のデザイン・ガイドラインを提供します。 • 4-1 ページの MAX 10 I/O の実装ガイド MAX 10 デバイスにおける I/O の実装方法を提供します。 • 5-1 ページの アルテラ GPIO ライト IP コア・リファレンス MAX 10 デバイスのアルテラ GPIO ライト IP コアのパラメータおよび信号をリストしま す。 MAX 10 デバイスの各パッケージごとの I/O リソース 表 1-1: MAX 10 の単一電源デバイスのパッケージ・プラン（暫定） パッケージ タイプ M153 U169 E144 153 ピン MBGA 169 ピン UBGA 144 ピン EQFP サイズ 8 mm × 8 mm 11 mm × 11 mm 22 mm × 22 mm ボール・ピッ チ 0.5 mm 0.8 mm 0.5 mm 112 130 101 デバイス 10M02 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 1-2 UG-M10GPIO 2014.09.22 MAX 10 デバイスの各パッケージごとの I/O リソース パッケージ タイプ M153 U169 E144 153 ピン MBGA 169 ピン UBGA 144 ピン EQFP サイズ 8 mm × 8 mm 11 mm × 11 mm 22 mm × 22 mm ボール・ピッ チ 0.5 mm 0.8 mm 0.5 mm 10M04 112 130 101 10M08 112 130 101 10M16 — 130 101 10M25 — — 101 10M40 — — 101 10M50 — — 101 デバイス 表 1-2: MAX 10 の電源が 2 つあるデバイスのパッケージ・プラン（暫定） パッケージ タイプ V36 V81 U324 F256 F484 F672 36 ピン WLCSP 81 ピン WLCSP 324 ピン UBGA 256 ピン FBGA 484 ピン FBGA 672 ピン FBGA サイズ 3 mm × 3 mm 4 mm × 4 mm ボー ル・ピッ チ 0.4 mm 0.4 mm 0.8 mm 1.0 mm 1.0 mm 1.0 mm 10M02 27 — 160 — — — 10M04 — — 246 178 — — 10M08 — 56 246 178 250 — 10M16 — — 246 178 320 — 10M25 — — — 178 360 380 10M40 — — — 178 360 500 10M50 — — — 178 360 500 デバイス Altera Corporation 15 mm × 15 17 mm × 17 23 mm × 23 mm mm mm 27 mm × 27 mm MAX 10 I/O の概要 フィードバック UG-M10GPIO 2014.09.22 MAX 10 I/O バーティカル・マイグレーション・サポート 1-3 MAX 10 I/O バーティカル・マイグレーション・サポート 図 1-1: MAX 10 デバイス間で移行できる範囲（暫定） • 図中の矢印はマイグレーション・パスを示しています。各バーティカル・マイグレーション・ パスに含まれるデバイスを色付きで示しています。一部のパッケージはいくつかのマイグレ ーション・パスを有しています。同じパス内でより少ない I/O リソースを有するデバイスは 薄い色で示しています。 • 同じマイグレーション・パス内の製品ライン間で完全に I/O を移行するには、I/O 数が最も少 ない製品ラインに合わせて I/O の使用を制限します。 Device Package V36 V81 M153 U169 U324 F256 E144 F484 F672 10M02 10M04 10M08 10M16 10M25 10M40 10M50 注: ピン・マイグレーションの互換性を確認するには、Quartus® II ソフトウェアの Pin Planner で Pin Migration View ウィンドウを使用します。 関連情報 4-7 ページの ピン・マイグレーションの互換性の検証 MAX 10 I/O の概要 フィードバック Altera Corporation 2 MAX 10 I/O のアーキテクチャと機能 2014.09.22 UG-M10GPIO 署名 フィードバック MAX 10 デバイスの I/O システムは、さまざまな I/O 規格をサポートします。 MAX 10 デバイス では、I/O ピンはデバイス外周部の I/O バンク内に配置されています。I/O ピンと I/O バッファ はいくつかのプログラマブル機能を有します。 関連情報 1-1 ページの MAX 10 I/O の概要 MAX 10 の I/O 規格のサポート MAX 10 デバイスは、シングルエンド、電圧リファレンス形式のシングルエンド、および差動 I/ O 規格などの I/O 規格を幅広くサポートします。 表 2-1: MAX 10 デバイスでサポートされる I/O 規格 電圧リファレンス形式の I/O 規格は、次のデバイス・パッケージの I/O バンクではサポートされませ ん。 • 10M02 の V36 パッケージのすべての I/O バンク • 10M08 の V81 パッケージのすべての I/O バンク • 10M50 の E144 パッケージのバンク 1A および 1B I/O 規格 タイプ 3.3 V LVTTL / 3.3 V LVCMOS 入力／出力 アプリケーション 規格サポート あり 汎用 JESD8-B あり あり 汎用 JESD8-B シングルエ ンド あり あり 汎用 JESD8-5 シングルエ ンド あり あり 汎用 JESD8-7 入力 出力 シングルエ ンド あり 3.0 V LVTTL / 3.0 V LVCMOS シングルエ ンド 2.5 V LVCMOS 1.8 V LVCMOS © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 2-2 I/O 規格 (1) UG-M10GPIO 2014.09.22 MAX 10 の I/O 規格のサポート タイプ 入力／出力 入力 出力 アプリケーション 規格サポート 1.5 V LVCMOS シングルエ ンド あり あり 汎用 JESD8-11 1.2 V LVCMOS シングルエ ンド あり あり 汎用 JESD8-12 3.0 V PCI シングルエ ンド あり あり 汎用 PCI Rev. 2.2 3.3 V シュミット・ト シングルエ ンド リガ あり — 汎用 — 2.5 V シュミット・ト シングルエ ンド リガ あり — 汎用 — 1.8 V シュミット・ト シングルエ ンド リガ あり — 汎用 — 1.5 V シュミット・ト シングルエ ンド リガ あり — 汎用 — SSTL-2 Class I 電圧リファ レンス あり あり DDR1 JESD8-9B SSTL-2 Class II 電圧リファ レンス あり あり DDR1 JESD8-9B SSTL-18 Class I 電圧リファ レンス あり あり DDR2 JESD8-15 SSTL-18 Class II 電圧リファ レンス あり あり DDR2 JESD8-15 SSTL-15 Class I 電圧リファ レンス あり あり DDR3 — SSTL-15 Class II 電圧リファ レンス あり あり DDR3 — SSTL-15 (1) 電圧リファ レンス あり あり DDR3 JESD79-3D SSTL-135(1) 電圧リファ レンス あり あり DDR3L — 1.8 V HSTL Class I 電圧リファ レンス あり あり DDR II+、 QDR II+、および RLDRAM 2 JESD8-6 MAX 10 の 16、25、40、および 50 デバイスでのみ使用可能です。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 (2) (3) 2-3 MAX 10 の I/O 規格のサポート I/O 規格 タイプ 1.8 V HSTL Class II 入力／出力 アプリケーション 規格サポート あり DDR II+、 QDR II+、および RLDRAM 2 JESD8-6 あり あり DDR II+、 QDR II+、QDR II、 および RLDRAM 2 JESD8-6 電圧リファ レンス あり あり DDR II+、 QDR II+、QDR II、 および RLDRAM 2 JESD8-6 1.2 V HSTL Class I 電圧リファ レンス あり あり 汎用 JESD8-16A 1.2 V HSTL Class II 電圧リファ レンス あり あり 汎用 JESD8-16A HSUL-12(1) 電圧リファ レンス あり あり LPDDR2 — DDR1 JESD8-9B 入力 出力 電圧リファ レンス あり 1.5 V HSTL Class I 電圧リファ レンス 1.5 V HSTL Class II 差動 SSTL-2 Class I お よび Class II 差動 あり (2) あり (3) 差動 SSTL-18 Class I および Class II 差動 あり(2) あり(3) DDR2 JESD8-15 差動 SSTL-15 Class I および Class II 差動 あり(2) あり(3) DDR3 — 差動 SSTL-15 差動 あり(2) あり(3) DDR3 JESD79-3D 差動 SSTL-135 差動 あり(2) あり(3) DDR3L — 差動 1.8 V HSTL Class I および Class II 差動 あり(2) あり(3) DDR II+、 QDR II+、および RLDRAM 2 JESD8-6 差動 1.5 V HSTL Class I および Class II 差動 あり(2) あり(3) DDR II+、 QDR II+、QDR II、 および RLDRAM 2 JESD8-6 入力は差動入力を 2 つのシングルエンド入力として処理し、それらのうち 1 つだけをデコードしま す。 出力は、2 番目の出力バッファが反転するようプログラムされた 2 つのシングルエンド出力バッフ ァを使用します。 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-4 UG-M10GPIO 2014.09.22 MAX 10 の I/O 規格のサポート I/O 規格 タイプ 入力／出力 入力 出力 アプリケーション 規格サポート 差動 1.2 V HSTL Class I および Class II 差動 あり(2) あり(3) 汎用 JESD8-16A 差動 HSUL-12 差動 あり(2) あり(3) LPDDR2 — LVDS（専用） (4) 差動 あり あり (5) — ANSI/TIA/EIA-644 LVDS（外部抵抗） 差動 — あり — ANSI/TIA/EIA-644 Mini-LVDS（専 用）(4) 差動 — あり(5) — — Mini-LVDS（外部抵 抗） 差動 — あり — — RSDS（専用）(4) 差動 — あり(5) — — RSDS（外部抵抗、 1R） 差動 — あり — — RSDS（外部抵抗、3R） 差動 — あり — — PPDS（専用）(4) 差動 — あり(5) — — PPDS（外部抵抗） 差動 — あり — — LVPECL 差動 あり — — — Bus LVDS 差動 あり あり(6) — — TMDS 差動 あり — — — Sub-LVDS 差動 あり あり(7) — — SLVS 差動 あり あり(8) — — HiSpi 差動 あり — — — 関連情報 2-11 ページの MAX 10 I/O バッファ 使用可能な I/O バッファのタイプとサポートされる I/O 規格についての詳細を提供しま す。 (4) (5) (6) (7) (8) 専用 LVDS トランスミッタは、ボトム I/O バンクでのみ使用することができます。 ボトム I/O バンクの専用 LVDS 出力ピンでのみ使用することができます。 出力は、2 番目の出力バッファが反転するようプログラムされた 2 つのシングルエンド出力バッフ ァを使用します。単一の直列抵抗が必要です。 外部デバイスが必要です。 出力は、エミュレートされた差動出力として 2 つのシングルエンド出力バッファを使用します。外 部デバイスが必要です。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 MAX 10 I/O 規格の電圧とピン・サポート 2-5 MAX 10 I/O 規格の電圧とピン・サポート 表 2-2: MAX 10 I/O 規格の電圧レベルとピン・サポート 各ピン・タイプのサポート VCCIO (V) (9) I/O 規格 入力 出力 VREF (V) 3.3 V LVTTL / 3.3 V LVCMOS 3.3/3.0/ 2.5 3.3 3.0 V LVTTL / 3.0 V LVCMOS 3.0/2.5 2.5 V LVCMOS PLL_ CLKOUT MEM_CLK CLK DQS ユーザー I/O — あり あり あり あり あり 3.0 — あり あり あり あり あり 3.0/2.5 2.5 — あり あり あり あり あり 1.8 V LVCMOS 1.8/1.5 1.8 — あり あり あり あり あり 1.5 V LVCMOS 1.8/1.5 1.5 — あり あり あり あり あり 1.2 V LVCMOS 1.2 1.2 — あり あり あり あり あり 3.0 V PCI 3.0 3.0 — あり あり あり あり あり 3.3 V シュミッ ト・トリガ 3.3 — — — — あり あ り あり 2.5 V シュミッ ト・トリガ 2.5 — — — — あり あり(9) あり 1.8 V シュミッ ト・トリガ 1.8 — — — — あり あり(9) あり 1.5 V シュミッ ト・トリガ 1.5 — — — — あり あり(9) あり SSTL-2 Class I 2.5 2.5 1.25 あり あり あり あり あり SSTL-2 Class II 2.5 2.5 1.25 あり あり あり あり あり SSTL-18 Class I 1.8 1.8 0.9 あり あり あり あり あり SSTL-18 Class II 1.8 1.8 0.9 あり あり あり あり あり SSTL-15 Class I 1.5 1.5 0.75 あり あり あり あり あり SSTL-15 Class II 1.5 1.5 0.75 あり あり あり あり あり SSTL-15 1.5 1.5 0.75 あり あり あり あり あり SSTL-135 1.35 1.35 0.675 あり あり あり あり あり 1.8 V HSTL Class I 1.8 1.8 0.9 あり あり あり あり あり 双方向—LVTTL 出力と併せてシュミット・トリガ入力を使用します。 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-6 UG-M10GPIO 2014.09.22 MAX 10 I/O 規格の電圧とピン・サポート 各ピン・タイプのサポート VCCIO (V) I/O 規格 入力 出力 VREF (V) 1.8 V HSTL Class II 1.8 1.8 1.5 V HSTL Class I 1.5 1.5 V HSTL Class II PLL_ CLKOUT MEM_CLK CLK DQS ユーザー I/O 0.9 あり あり あり あり あり 1.5 0.75 あり あり あり あり あり 1.5 1.5 0.75 あり あり あり あり あり 1.2 V HSTL Class I 1.2 1.2 0.6 あり あり あり あり あり 1.2 V HSTL Class II 1.2 1.2 0.6 あり あり あり あり あり HSUL-12 1.2 1.2 0.6 あり あり あり あり あり 差動 SSTL-2 Class I および Class II — 2.5 — あり あり — あり — 2.5 — 1.25 — — あり あり — — 1.8 — あり あり — あり — 1.8 — 0.9 — — あり あり — — 1.5 — あり あり — あり — 1.5 — 0.75 — — あり あり — — 1.5 — あり あり — あり — 1.5 — 0.75 — — あり あり — — 1.35 — あり あり — あり — 1.35 — 0.675 — — あり あり — — 1.8 — あり あり — あり — 1.8 — 0.9 — — あり あり — — 1.5 — あり あり — あり — 1.5 — 0.75 — — あり あり — — 1.2 — あり あり — あり — 1.2 — 0.6 — — あり あり — — 1.2 — あり あり — あり — 1.2 — 0.6 — — あり あり — 2.5 2.5 — あり あり あり — あり 差動 SSTL-18 Class I および Class II 差動 SSTL-15 Class I および Class II 差動 SSTL-15 差動 SSTL-135 差動 1.8 V HSTL Class I および Class II 差動 1.5 V HSTL Class I および Class II 差動 1.2 V HSTL Class I および Class II 差動 HSUL-12 LVDS（専用） Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 MAX 10 の I/O エレメント 各ピン・タイプのサポート VCCIO (V) I/O 規格 2-7 入力 出力 VREF (V) LVDS（外部抵抗） — 2.5 Mini-LVDS（専 用） — Mini-LVDS（外部 抵抗） PLL_ CLKOUT MEM_CLK CLK DQS ユーザー I/O — あり あり — — あり 2.5 — あり あり — — あり — 2.5 — あり あり — — あり RSDS（専用） — 2.5 — あり あり — — あり RSDS（外部抵抗、 1R） — 2.5 — あり あり — — あり RSDS（外部抵抗、 3R） — 2.5 — あり あり — — あり PPDS（専用） — 2.5 — あり あり — — あり PPDS（外部抵抗） — 2.5 — あり あり — — あり LVPECL 2.5 — — — — あり — — Bus LVDS 2.5 2.5 — — — — — あり TMDS 2.5 — — — — あり — あり Sub-LVDS 2.5 1.8 — あり あり あり — あり SLVS 2.5 2.5 — あり あり あり — あり HiSpi 2.5 — — — — あり — あり MAX 10 の I/O エレメント MAX 10 の I/O エレメント（IOE）には、双方向 I/O バッファと、入力、出力、出力イネーブル 信号、エンベデッド双方向シングル・データ・レート（SDR）およびダブル・データ・レート （DDR）の転送完了を格納する 5 つのレジスタが含まれます。 I/O バッファは、I/O バンクごとに 4 つの I/O モジュールのグループに分類されます。 • MAX 10 デバイスは、VREF、RUP、RDN、CLKPIN、PLLCLKOUT、コンフィギュレーション、およ びテスト・ピンとユーザー I/O ピンを共有します。 • シュミット・トリガ入力バッファは、すべての I/O バッファで使用可能です。 各 IOE には、1 つの入力レジスタ、2 つの出力レジスタ、および 2 つの出力イネーブル（OE）レ ジスタが含まれます。 • 2 つの出力レジスタと 2 つの OE レジスタは、DDR アプリケーションに使用します。 • 入力レジスタは高速セットアップ時間向けに使用し、出力レジスタは高速 Clock-to-Output 時 間向けに使用することができます。 • OE レジスタは、高速 Clock-to-Output イネーブル・タイミングに使用することができます。 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-8 UG-M10GPIO 2014.09.22 MAX 10 I/O バンクのアーキテクチャ IOE は、入力、出力、または双方向データ・パスに使用することができます。I/O ピンはさまざ まなシングルエンドおよび差動 I/O 規格をサポートします。 図 2-1: 双方向コンフィギュレーションにおける IOE 構造 io_clk[5..0] Column or Row Interconnect OE OE Register clkout oe_out D VCCIO Q Optional PCI Clamp ENA ACLR/PRN VCCIO Programmable Pull-Up Resistor aclr/prn Chip-Wide Reset Output Pin Delay Output Register D data_in1 sclr/ preset Current Strength Control Open-Drain Out Slew Rate Control Q ENA ACLR/PRN data_in0 D clkin oe_in Q Input Pin to Input Register Delay or Input Pin to Logic Array Delay Bus Hold ENA ACLR/PRN Input Register MAX 10 I/O バンクのアーキテクチャ I/O エレメントは、I/O バンクごとに 4 つのモジュールのグループで配置されています。 • 高速 DDR3 I/O バンク—さまざまな I/O 規格と DDR3 を含むプロトコルをサポートします。 これらの I/O バンクはデバイスの右側でのみ使用可能です。 • 高速 I/O バンク—さまざまな I/O 規格と DDR3 を除くプロトコルをサポートします。これら の I/O バンクはデバイスの上部、左側、および下部で使用可能です。 • 低速 I/O バンク—デバイスの上部左側に配置されている低速の I/O バンクです。 I/O ピンのサポートについての詳細は、ご使用のデバイスのピンアウト・ファイルを参照してく ださい。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 MAX 10 I/O バンクの位置 2-9 関連情報 MAX 10 Device Pin-Out Files MAX 10 I/O バンクの位置 I/O バンクはデバイスの周辺部に配置されています。 各デバイス・パッケージで使用可能なモジュラー I/O バンクについての詳細は、関連情報を参照 してください。 図 2-2: MAX 10 02 デバイスの I/O バンク（暫定） VREF8 VCCIO8 8 VREF6 VREF1 1 6 VCCIO1 VCCIO6 VREF2 VREF5 5 2 VCCIO2 VCCIO5 Low Speed I/O 3 VCCIO3 MAX 10 I/O のアーキテクチャと機能 フィードバック High Speed I/O VREF3 Altera Corporation 2-10 UG-M10GPIO 2014.09.22 MAX 10 I/O バンクの位置 図 2-3: MAX 10 04 および 08 デバイスの I/O バンク（暫定） VREF8 VCCIO8 VREF7 8 VCCIO1A VREF1 VCCIO1B VCCIO7 7 1A VREF6 6 VCCIO6 1B VREF5 VREF2 5 2 VCCIO2 VCCIO5 Low Speed I/O 3 VCCIO3 Altera Corporation 4 VREF3 VCCIO4 High Speed I/O VREF4 MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 MAX 10 I/O バッファ 2-11 図 2-4: MAX 10 16、25、40、および 50 デバイスの I/O バンク（暫定） VREF8 VCCIO8 VREF7 8 VCCIO1A VREF1 VCCIO1B VCCIO7 7 1A VREF6 6 VCCIO6 1B VREF5 VREF2 5 2 VCCIO2 VCCIO5 OCT Low Speed I/O High Speed I/O 3 VCCIO3 4 VREF3 VCCIO4 High Speed DDR3 I/O VREF4 MAX 10 I/O バッファ MAX 10 デバイスの汎用 I/O（GPIO）は、LVDS I/O バッファと DDR I/O バッファで構成されて います。 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-12 UG-M10GPIO 2014.09.22 シュミット・トリガ入力バッファ 表 2-3: MAX 10 デバイスの GPIO バッファのタイプ LVDS I/O バッファ DDR I/O バッファ • 差動およびシングル・エンド I/O 規格をサポ • 差動およびシングル・エンド I/O 規格をサポ ートします。 ートします。 • デバイスの下側の I/O バンクでのみ使用可 • デバイスの左側、右側、および上側の I/O バ 能です。 ンクで使用可能です。 • LVDS では、ボトム I/O バンクは LVDS トラ • LVDS では、DDR I/O バッファは LVDS レシ ンスミッタ、エミュレートされた LVDS トラ ーバおよびエミュレートされた LVDS トラ ンスミッタ、および LVDS レシーバ・バッフ ンスミッタ・バッファのみをサポートしま す。 ァをサポートします。 • DDR では、デバイスの右側の DDR I/O バッ ファのみが DDR3 外部メモリ・インタフェー スをサポートします。DDR3 のサポートは MAX 10 16、25、40、および 50 デバイスでの み使用可能です。 関連情報 2-1 ページの MAX 10 の I/O 規格のサポート シュミット・トリガ入力バッファ MAX 10 デバイスは、すべての I/O バンクに選択可能なシュミット・トリガ入力バッファを備え ています。 シュミット・トリガ入力バッファは、LVTTL I/O 規格と類似した VIL と VIH を有しますが、ノイ ズ耐性はより優れています。シュミット・トリガ入力バッファは、コンフィギュレーション・モ ードの間デフォルトの入力バッファとして使用されます。 関連情報 MAX 10 Device Datasheet プログラマブル I/O バッファ機能 MAX 10 I/O バッファはさまざまなプログラマブル機能をサポートします。これらの機能は I/O を使用するにあたっての柔軟性を向上させ、プルアップ抵抗やダイオードなど、外部ディスクリ ート・コンポーネントの使用を削減する代替手段を提供します。 プログラマブル・オープン・ドレイン 各 I/O ピンのオプションのオープン・ドレイン出力は、オープン・コレクタ出力に相当します。 オープン・ドレインとしてコンフィギュレーションされる場合、出力のロジック値は High-Z ま たはロジック Low のいずれかになります。 信号をロジック High にするには、外部レジスタを使用します。 プログラマブル・バス・ホールド 各 I/O ピンは、コンフィギュレーション後にのみアクティブになるオプションのバス・ホールド 機能を提供します。デバイスがユーザー・モードになると、バス・ホールド回路は、ピン上に存 在する値をコンフィギュレーションが終わるまでにキャプチャします。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 プログラマブル・プルアップ抵抗 2-13 バス・ホールド回路は、このピンの状態を次の入力信号が現れるまで保持します。そのため、バ スが tri-stated のとき、信号レベルを保持するにあたって外部プルアップまたはプルダウン抵抗 は必要ありません。 各 I/O ピンでは、ノイズによる高周波数スイッチングが偶発的に生じそうな場合、バス・ホール ド回路によって駆動されていないピンを入力スレッショルド電圧から離すことを個々に指定す ることができます。信号のオーバードライブを防ぐため、バス・ホールド回路は I/O ピンの電圧 レベルを VCCIO レベルよりも低く駆動します。 バス・ホールド機能を有効にする場合、プログラマブル・プルアップ・オプションを使用するこ とはできません。差動信号の I/O ピンをコンフィギュレーションするには、バス・ホールド機能 を無効にします。 プログラマブル・プルアップ抵抗 各 I/O ピンは、ユーザー・モード中にオプションのプログラマブル・プルアップ抵抗を提供しま す。このプルアップ抵抗（通常 25 kΩ）は、I/O を VCCIO レベルにウィーク状態で保持します。 ウィーク・プルアップ抵抗を有効にする場合、バス・ホールド機能を使用することはできませ ん。 プログラマブル・ドライブ能力 長い伝送ラインまたはレガシー・バックプレーンによって生じる高い信号減衰の影響を緩和する ために、プログラマブル・ドライブ能力を使用することができます。 表 2-4: MAX 10 デバイスのプログラマブル・ドライブ能力設定 MAX 10 デバイスの各 I/O ピンの出力バッファは、次の表にリストされている I/O 規格に適合させるた めのプログラマブル・ドライブ能力コントロール機能を有します。 I/O 規格 IOH / IOL のドライブ能力設定値（mA） （デフォルト設定は太字） 3.3 V LVCMOS 3.3 V LVTTL 2 8、4 3.0 V LVTTL / 3.0 V LVCMOS 16、12、8、4 2.5 V LVTTL / 2.5 V LVCMOS 16、12、8、4 1.8 V LVTTL / 1.8 V LVCMOS 16、12、10、8、6、4、2 1.5 V LVCMOS 16、12、10、8、6、4、2 1.2 V LVCMOS 12、10、8、6、4、2 SSTL-2 Class I 12、8 SSTL-2 Class II 16 SSTL-18 Class I 12、10、8 SSTL-18 Class II 16、12 SSTL-15 Class I 12、10、8 SSTL-15 Class II 16 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-14 UG-M10GPIO 2014.09.22 プログラマブル出力スルーレート・コントロール I/O 規格 IOH / IOL のドライブ能力設定値（mA） （デフォルト設定は太字） 1.8 V HSTL Class I 12、10、8 1.8 V HSTL Class II 16 1.5 V HSTL Class I 12、10、8 1.5 V HSTL Class II 16 1.2 V HSTL Class I 12、10、8 1.2 V HSTL Class II 14 BLVDS 16、12、8 SLVS 16、12、8 Sub-LVDS 12、8、4 注: アルテラは、特定のアプリケーションに最適な電流強度設定を決定するにあたって、IBIS ま たは SPICE シミュレーションを実行することを推奨します。 プログラマブル出力スルーレート・コントロール プログラマブル出力スルーレート・コントロールは、ドライブ能力が 8mA 以上のシングル・エ ンド I/O 規格に使用することができます。 プログラマブル・スルーレート・コントロールには 3 つの設定（0、1、および 2）があります。 デフォルト設定は 2 です。設定 0 は低速スルーレート、2 は高速スルーレートです。 • 高速スルーレート—高性能システムに高速遷移を提供します。 • 低速スルーレート—システムのノイズとクロストークを低減します。だたし、立ち上がりエ ッジと立ち下がりエッジにわずかな遅延が付加されます。 各 I/O ピンはスルーレート・コントロール機能を備えているため、ピン単位でスルーレートを指 定することができます。スルーレート・コントロールは、立ち上がりエッジと立ち下がりエッジ の両方に影響します。 注: アルテラは、特定のアプリケーションに最適なスルーレート設定を決定するにあたって、 IBIS または SPICE シミュレーションを実行することを推奨します。 プログラマブル IOE 遅延 プログラマブル IOE 遅延をアクティブ化すると、ゼロ・ホールド・タイムを確実にし、セット アップ・タイムを最小限に抑え、また、Clock-to-Output タイムを延長するかクロック入力信号 を遅らせることができます。この機能はバスの信号間の不確実性を最小限に抑えるため、タイミ ング・マージンの読み取りおよび書き込みに役立ちます。 各ピンは、バス内の信号が同じ遅延でデバイスに出入力できるよう、ピンから入力 Pin-to-Input レジスタへの入力遅延または出力レジスタから出力 Register-to-Output ピンへの遅延が異なる値 を有することができます。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 PCI クランプ・ダイオード 2-15 表 2-5: プログラマブル遅延チェイン プログラマブル遅延 Quartus II ロジック・オプション 入力ピンからロジック・アレイまでの遅 ピンから内部セルまでの入力遅延 延 入力ピンから入力レジスタまでの遅 延 ピンから入力レジスタまでの入力遅延 出力ピン遅延 出力レジスタから出力ピンまでの遅延 兼用クロック入力ピン遅延 兼用クロック・ピンからファンアウト・デスティネー ションまでの入力遅延 IOE には入力がロジック・アレイに到達するためのパスが 2 つあります。2 つのパスはそれぞれ 異なる遅延を有することができます。これにより、ピンからデバイスの 2 つの異なる領域内にあ る内部ロジック・エレメント（LE）レジスタまでの遅延を調整することができます。Quartus II ソフトウェアの Input delay from pin to internal cells ロジック・オプションを使用して、各パスご とに 2 つの組み合わせ入力遅延を設定する必要があります。ピンが入力レジスタを使用する場 合、遅延のいずれかが無視され、遅延は Quartus II ソフトウェアの Input delay from pin to input register ロジック・オプションを使用して設定されます。 各 I/O ブロックの IOE レジスタは、プリセットおよびクリア機能で同じ信号ソースを共有しま す。ユーザーは個々の IOE に対するプリセットまたはクリアをプログラムすることができます が、両方の機能を同時に使用することはできません。また、コンフィギュレーション完了後のパ ワーアップ時に、レジスタの初期値を High または Low に設定することができます。初期値が Low に設定される場合、非同期クリアでレジスタを制御することができます。High に設定され る場合は、非同期プリセット信号でレジスタを制御することができます。この機能により、パワ ーアップ時に別のデバイスへのアクティブ Low 入力信号による誤った起動を防ぐことができま す。IOE 内のあるレジスタがプリセットまたはクリア信号を使用する場合、IOE 内のすべてのレ ジスタは、プリセットまたはクリアが必要であればそれと同じ信号を使用する必要があります。 さらに、ユーザーは IOE レジスタに同期リセット信号を使用することができます。 関連情報 • MAX 10 Device Datasheet プログラマブル出力遅延仕様についての詳細を提供します。 • Area and Timing Optimization chapter, Quartus II Handbook 出入力ピンの遅延設定についての詳細を提供します。 PCI クランプ・ダイオード MAX 10 デバイスは、各 I/O ピンの入力と出力をイネーブルすることができるオプションの PCI クランプ・ダイオードを備えています。 PCI クランプ・ダイオードは、 Quartus II ソフトウェアでデフォルトでイネーブルされており、 以下の I/O 規格に使用することができます。 • 3.3 V LVTTL / 3.3 V LVCMOS • 3.0 V LVTTL / 3.0 V LVCMOS • 3.0 V PCI MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-16 UG-M10GPIO 2014.09.22 プログラマブル・プリエンファシス プログラマブル・プリエンファシス 高速伝送信号の出力電流は、ドライバの差動出力電圧 (V cms:ixia_locid="24" OD) 設定と出力インピー ダンスとによって制限されます。 高い周波数では、スルー・レートの速度が十分でないために 次のエッジの前に V cms:ixia_locid="25" OD のフルレベルに到達できず、パターンに依存するジッタが 発生する場合があります。 cms:ixia_locid="3" プリエンファシスはスイッチング時に出力電流を 瞬間的に上げ、出力スルー・レートを増加させます。 プリエンファシスは、出力信号の高周波数成分の振幅を増加させます。 この増加により、伝送 線路上の周波数に依存する減衰が補正されます。 余剰電流によるオーバーシュートは、状態スイッチングの変化中にのみ発生します。 このオー バーシュートにより出力スルー・レートは増加しますが、信号反射によるオーバーシュートとは 異なり、リンギングは発生しません。 プリエンファシスの必要量は、伝送線路上の高周波数成 分の減衰によって左右されます。 図 2-5: プログラマブル・プリエンファシスを含む LVDS 出力 Voltage boost from pre-emphasis VP OUT V OD OUT VP Differential output voltage (peak–peak) 表 2-6: プログラマブル・プリエンファシスのための Quartus II cms:ixia_locid="28" cms:keyref="ph_quartus2" ソフトウェア割り当て フィールド 割り当て値 To tx_out Assignment name Programmable Pre-emphasis Allowed values 0（無効）、1（有効）。デフォルトは 1 です。 プログラマブル・エミュレート差動出力 MAX 10 デバイスは、IOE のペアが双方向 I/O ピンを駆動する、エミュレートされた差動出力を サポートします。 エミュレート差動出力機能は、以下の I/O 規格でサポートされます。 • • • • Altera Corporation 差動 SSTL-2 Class I および Class II 差動 SSTL-18 Class I および ClassII 差動 SSTL-15 Class I および ClassII 差動 SSTL-15 MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 プログラマブル・ダイナミック・パワーダウン • • • • • • • • • • • • 2-17 差動 SSTL-135 差動 1.8 V HSTL Class I および Class II 差動 1.5 V HSTL Class I および Class II 差動 1.2 V HSTL Class I および Class II 差動 HSUL-12 LVDS 3R Mini-LVDS 3R PPDS 3R RSDS 1R および 3R BLVDS SLVS Sub-LVDS プログラマブル・ダイナミック・パワーダウン MAX 10 16、25、40、および 50 デバイスは、スタティック電力の消費量を低減するために、一部 の I/O 規格向けにプログラマブル・ダイナミック・パワーダウン機能を有します。 これらのデバイスでは、以下の I/O 規格の I/O バッファにプログラマブル・ダイナミック・パワ ーダウン機能を適用することができます。 • 入力バッファ—SSTL、HSTL、HSUL、LVDS • 出力バッファ—LVDS 関連情報 MAX 10 Power Management User Guide プログラマブル・ダイナミック・パワーダウン機能の使用についての詳細を提供します。 I/O 規格の終端 電圧リファレンス形式 I/O 規格と差動 I/O 規格には、異なる終端方法が必要です。 3.3-V LVTTL、3.0-V LVTTL および LVCMOS、2.5-V LVTTL および LVCMOS、1.8-V LVTTL およ び LVCMOS、1.5-V LVCMOS、1.2-V LVCMOS、および 3.0-V PCI I/O 規格では、JEDEC 規格に準 拠する推奨終端方法は規定されていません。 電圧リファレンス形式 I/O 規格の終端処理 電圧リファレンス形式の I/O 規格では、入力リファレンス電圧（VREF）と終端電圧（VTT）が必 要です。受信デバイスのリファレンス電圧は送信デバイスの終端電圧に追従します。 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-18 UG-M10GPIO 2014.09.22 差動 I/O 規格の終端 図 2-6: HSTL I/O 規格の終端 HSTL Class I Termination HSTL Class II VTT VTT 50 Ω External On-Board Termination VTT 50 Ω 50 Ω 50 Ω VREF 50 Ω VREF Transmitter Receiver VTT Series OCT 50 Ω OCT with and without Calibration Transmitter Series OCT 25 Ω 50 Ω 50 Ω VREF Receiver VTT VTT 50 Ω 50 Ω 50 Ω VREF Transmitter Receiver Transmitter Receiver 図 2-7: SSTL I/O 規格の終端 SSTL Class I Termination SSTL Class II VTT 25 Ω External On-Board Termination 50 Ω 50 Ω VREF Transmitter 50 Ω 25 Ω Receiver Series OCT 25 Ω 50 Ω 50 Ω 50 Ω 50 Ω VREF Receiver VTT 50 Ω VTT 50 Ω 50 Ω VREF Transmitter VTT Transmitter Series OCT VTT 50 Ω OCT with and without Calibration VTT VREF Receiver Transmitter Receiver 差動 I/O 規格の終端 通常、差動 I/O 規格にはレシーバの 2 つの信号間に終端抵抗が必要です。終端抵抗はバスの差動 負荷インピーダンスと整合する必要があります。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 差動 I/O 規格の終端 2-19 図 2-8: 差動 HSTL I/O 規格の終端 Termination Differential HSTL V TT 50 Ω External On-Board Termination V TT 50 Ω 50 Ω 50 Ω Transmitter Receiver V TT Series OCT 50 Ω 50 Ω V TT 50 Ω 50 Ω OCT 50 Ω Transmitter Receiver 図 2-9: 差動 SSTL I/O 規格の終端 Termination Differential SSTL Class I VTT 50 Ω 25 Ω External On-Board Termination 25 Ω 50 Ω 50 Ω Receiver OCT Transmitter MAX 10 I/O のアーキテクチャと機能 フィードバック 50 Ω 50 Ω Receiver VTT Series OCT 25 Ω 50 Ω VTT 50 Ω VTT 50 Ω 50 Ω 50 Ω 50 Ω 50 Ω Receiver 50 Ω Transmitter VTT 50 Ω 50 Ω 50 Ω 25 Ω 50 Ω VTT VTT 50 Ω 25 Ω 50 Ω VTT 50 Ω VTT VTT VTT Transmitter Series OCT Differential SSTL Class II Transmitter VTT 50 Ω Receiver Altera Corporation 2-20 UG-M10GPIO 2014.09.22 MAX 10 オンチップ I/O 終端 MAX 10 オンチップ I/O 終端 MAX 10 デバイスのオンチップ終端（OCT）ブロックは、I/O インピーダンス・マッチングと終 端機能を提供します。OCT は、信号品質の維持、ボード・スペースの節約、外部コンポーネン ト・コストの削減を実現します。 MAX 10 デバイスは、シングルエンド出力ピンおよび双方向ピンのシリアル（RS）OCT をサポー トします。双方向ピンでは、OCT は出力でのみアクティブです。 図 2-10: シングルエンド I/O 終端（RS） 次の図は、 MAX 10 デバイスでサポートされるシングルエンドの終端方法を示しています。 Receiving Device Driver Series Termination RS Z 0 = 50 Ω VREF 表 2-7: MAX 10 デバイスでサポートされる OCT 手法 入力／出力 出力 OCT 手法 サポートされる デバイス サポートされる I/O バンク キャリブレーションありの RS OCT MAX 10 16、25、 40、および 50 デ バイス 右側バンクのみ キャリブレーションなしの RS OCT すべての MAX 10 デバイス すべての I/O バンク OCT キャリブレーション OCT キャリブレーション回路は、出力バッファの総インピーダンスを RUP ピンと RDN ピンに接 続された外部抵抗と比較します。この回路は、外部抵抗と一致するまで出力バッファ・インピー ダンスを動的に調整します。 各キャリブレーション・ブロックには、RUP ピンと RDN ピンのペアがあります。 キャリブレーションの間、RUP ピンと RDN ピンはそれぞれ、各オンチップ直列抵抗値 25 Ω、34 Ω、40 Ω、48 Ω、および 50 Ω の外部 25 Ω、34 Ω、40 Ω、48 Ω、または 50 Ω 抵抗を介して接続さ れます。 • RUP—VCCIO に接続されます。 • RDN—GND に接続されます。 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック UG-M10GPIO 2014.09.22 MAX 10 デバイスにおける RS OCT 2-21 OCT キャリブレーション回路は、コンパレータを使用して外部抵抗を内部抵抗と比較します。 OCT キャリブレーション・ブロックは、バッファ・インピーダンスを動的に調整するにあたっ てコンパレータの出力を使用します。 キャリブレーション中、RUP ピンと RDN ピンの抵抗は変化します。外部キャリブレーション抵抗 を介した最大電流を見積もるには、RUP および RDN ピン上で最小抵抗を 0 Ω と仮定します。 MAX 10 デバイスにおける RS OCT 表 2-8: RS OCT 向けに選択可能な I/O 規格 次の表は、異なる I/O 規格ごとにキャリブレーションあり、またはキャリブレーションなしの RS OCT の出力終端の設定をリストしています。 • キャリブレーションありの RS OCT— MAX 10 16、25、40、および 50 デバイスの右側の I/O バンクで のみサポートされます。 • キャリブレーションなしの RS OCT—すべての MAX 10 デバイスのすべての I/O バンクでサポートさ れます。 キャリブレーションさ れた OCT（出力） キャリブレーションされていない OCT（出力） RS (Ω) RS (Ω) 3.0 V LVTTL / 3.0V LVCMOS 25、50 25、50 2.5 V LVTTL / 2.5 V LVCMOS 25、50 25、50 1.8 V LVTTL / 1.8 V LVCMOS 25、50 25、50 1.5 V LVCMOS 25、50 25、50 1.2 V LVCMOS 25、50 25、50 SSTL-2 Class I 50 50 SSTL-2 Class II 25 25 SSTL-18 Class I 50 50 SSTL-18 Class II 25 25 SSTL-15 Class I 50 50 SSTL-15 Class II 25 25 SSTL-15 34、40 34、40 SSTL-135 34、40 34、40 1.8 V HSTL Class I 50 50 1.8 V HSTL Class II 25 25 1.5 V HSTL Class I 50 50 1.5 V HSTL Class II 25 25 1.2 V HSTL Class I 50 50 I/O 規格 MAX 10 I/O のアーキテクチャと機能 フィードバック Altera Corporation 2-22 UG-M10GPIO 2014.09.22 MAX 10 デバイスにおける RS OCT キャリブレーションさ れた OCT（出力） キャリブレーションされていない OCT（出力） RS (Ω) RS (Ω) 25 25 34、40、48 34、40、48 差動 SSTL-2 Class I 50 50 差動 SSTL-2 Class I 25 25 差動 SSTL-18 class I 50 50 差動 SSTL-18 Class II 25 25 差動 SSTL-15 Class I 50 50 差動 SSTL-15 Class II 25 25 差動 SSTL-15 34、40 34、40 差動 SSTL-135 34、40 34、40 差動 1.8 V HSTL Class I 50 50 差動 1.8 V HSTL Class II 25 25 差動 1.5 V HSTL Class I 50 50 差動 1.5 V HSTL Class II 25 25 差動 1.2 V HSTL Class I 50 50 差動 1.2 V HSTL Class II 25 25 34、40、48 34、40、48 I/O 規格 1.2 V HSTL Class II HSUL-12 差動 HSUL-12 Altera Corporation MAX 10 I/O のアーキテクチャと機能 フィードバック MAX 10 I/O のデザイン検討事項 2014.09.22 UG-M10GPIO 署名 3 フィードバック デザインを成功させるために、注意が必要な考慮事項がいくつかあります。これらのデザイン・ ガイドラインは、特に記述がない限りデバイス・ファミリの全てのタイプに適用されます。 関連情報 1-1 ページの MAX 10 I/O の概要 VCCIO 範囲における検討事項 I/O ピン・コンフィギュレーション機能と I/O バンクの位置に因り、VCCIO 範囲に関していくつ か考慮すべき事項があります。 • ユーザー・モードでコンフィギュレーション機能にアクセスする場合、共有 I/O ピンは 1.5 V から 3.3 V の VCCIO 範囲のみをサポートすることができます。I/O ピンのコンフィギュレー ション機能は、1.5 V から 3.3 V のみをサポートすることができます。アクセスが必要な場合、 たとえば、JTAG ピンがユーザー・モードのとき、ピンが存在するバンクはこの VCCIO 範囲に よって制約されます。1.2 V から 1.35 V の範囲内の I/O 規格を使用する場合、ユーザー・モー ドの間いずれの I/O ピンのコンフィギュレーション機能も使用しないでください。これは、 コンフィギュレーション機能のある I/O ピンを有するバンク 1（該当するデバイスのバンク 1A とバンク 1B を含む）とバンク 8 にのみ影響します。 • バンク 1A および 1B を有するデバイスからバンク 1 のみを有するデバイスへ移行する場合、 バンク 1A とバンク 1B の VCCIO が同じであることを確認してください。 • 10M02 デバイスの V36 パッケージでは、I/O バンクの各グループの VCCIO は同じである必要 があります。 • グループ 1—バンク 1、2、8 • グループ 2—バンク 3、5、6 • 10M08 デバイスの V81 パッケージでは、I/O バンクの各グループの VCCIO は同じである必要 があります。 • グループ 1—バンク 1A、1B、2 • グループ 2—バンク 5、6 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 3-2 UG-M10GPIO 2014.09.22 ガイドライン：電圧リファレンス形式 I/O 規格の制限 ガイドライン：電圧リファレンス形式 I/O 規格の制限 VREF ピンを使用する場合、以下の制限が適用されます。 • 共有 VREF ピンを I/O として使用する場合、すべての電圧リファレンス形式入力バッファ （SSTL、HSTL、および HSUL）は無効になります。 • 共有 VREF ピンを電圧リファレンスとして使用する場合、電圧リファレンス形式 I/O 規格を使 用するために特定の I/O ピンの入力バッファを有効にする必要があります。 • 特定のデバイス・パッケージでは、電圧リファレンス形式の I/O 規格はサポートされていま せん。詳細については関連情報を参照してください。 • 各 VREF ピンの電圧リファレンス入力の最大数は、I/O パッドの総数の 75%です。最大数を超 えた場合、 Quartus II ソフトウェアが警告を発します。 • スタティック信号に使用する I/O ピンを除いて、すべての非電圧リファレンス出力は VREF ピ ンから 2 パッド離して配置する必要があります。これに反すると、Quartus II ソフトウェアが エラー・メッセージを出力します。 関連情報 2-1 ページの MAX 10 の I/O 規格のサポート ガイドライン：LVTTL / LVCMOS 入力バッファのクランプ・ダイオード を有効にする I/O バンクの VCCIO が LVTTL / LVCMOS 入力バッファの電圧よりも低い場合、クランプ・ダイオ ードを有効にすることを推奨します。 • 3.3 V LVCMOS / LVTTL 入力バッファ—I/O バンクの VCCIO が 3.0 V の場合、クランプ・ダイオ ードを有効にします。 • 3.3 V または 3.0 V LVCMOS / LVTTL 入力バッファ—I/O バンクの VCCIO が 2.5 V の場合、クラ ンプ・ダイオードを有効にします。 こうした条件下でクランプ・ダイオードを有効にすることにより、オーバーシュートやアンダー シュートを制限することができるようになります。ただし、これはホット・ソケット電流仕様に 準拠していません。 また、これらの条件下でクランプ・ダイオードを有効にしないと、I/O ピンのシグナル・インテ グリティに影響し、オーバーシュートまたはアンダーシュートの問題が生じます。こうした場 合、ボード・デザインをオーバーシュート / アンダーシュート仕様に準拠させる必要がありま す。 表 3-1: 3.3 V または 3.0 V の電圧トレランスの最大定格表 次の表は、電圧トレランス仕様をリストしています。クランプ・ダイオードを有効にしない場合は、ボ ード・デザインがこれらの仕様に準拠するようにしてください。 電圧 最小値（V） 最大値（V） VCCIO = 3.3 V 3.135 3.45 VCCIO = 3.0 V 2.85 3.15 Altera Corporation MAX 10 I/O のデザイン検討事項 フィードバック UG-M10GPIO 2014.09.22 ガイドライン：LVDS の I/O 制約および差動バッド配置のルールに従う 電圧 最小値（V） 最大値（V） VIH (AC) — 4.1 VIH (DC) — 3.6 VIL (DC) –0.3 0.8 3-3 ガイドライン：LVDS の I/O 制約および差動バッド配置のルールに従 う LVDS アプリケーションでは、LVDS の性能に悪影響がないよう以下のピン接続ガイドラインに 従います。 • I/O 制約ガイドライン—LVDS トランスミッタ出力ピンにおける過度のジッタを回避しま す。 • 各デバイスの差動パッド配置ルール—クロストークの影響を回避します。 これらのルールに違反する場合、 Quartus II ソフトウェアによって重要な警告メッセージが発せ られます。 ガイドライン：I/O 制約のルール 異なる I/O 規格および条件では、I/O ピンの数を制限する必要があります。LVDS トランスミッ タまたはレシーバを使用する場合、この I/O 制約ルールが適用されます。 表 3-2: I/O バンク内の特定の I/O 規格に許可される I/O ピンの最大割合 次の表は、表内に示された組み合わせで I/O 規格と条件を使用する場合、バンクで許可される汎用出力 ピンの最大数を、I/O バンクで使用可能な I/O ピンの総数に対する割合でリストしています。 I/O 規格 2.5 V LVTTL / LVCMOS 2.5 V SSTL 条件 バンクあたりの最大ピン （%） 16 mA の電流値と 25 Ω の OCT（高速および低速ス ルー・レート） 25 12 mA の電流値（高速および低速スルー・レート） 30 8 mA の電流値（高速および低速スルー・レート） と 50 Ω の OCT（高速スルー・レート） 45 4 mA の電流値（高速および低速スルー・レート） 65 — 100 ガイドライン：アナログ-デジタル・コンバータの I/O 制約 アナログ-デジタル・コンバータ（ADC）ブロックを使用する場合、次の制約が適用されま す。 MAX 10 I/O のデザイン検討事項 フィードバック Altera Corporation 3-4 UG-M10GPIO 2014.09.22 ガイドライン：アナログ-デジタル・コンバータの I/O 制約 表 3-3: ADC の使用に関連する I/O 制約（暫定） 条件 ADC を使用している。 制限 アルテラは、以下の I/O 配置ガイドラインに従うことを推 奨します。 • ドライブ強度が高いすべてのシングルエンド I/O 規 格、特に LVTTL タイプのバッファをバンク 2、3、4、 5、6、および 7 にのみ配置します。 • トランスミッタ・ピンをバンク 2、3、4、5、6、および 7 にのみ配置します。 • 最良の結果を得るには、I/O ピンを ADC ピンの近くに 割り当てないでください。 • I/O トランスミッタ・ピンをバンク 8 に配置する必要が ある場合、これらのピンはできる限り ADC ピンから離 して配置してください。I/O レシーバ・ピンは ADC ピ ンの近くに配置することができます。 • バンク 1B とバンク 8 では、コントロール・ピンやリセ ット・ピンといったスタティックまたは低活性の I/O ピンを使用します。 ADC で専用 ANAIN1 または ANAIN2 を バンク 1A および 1B でいずれの GPIO ピンも使用するこ 使用する。 とはできません。 バンク 1A で 16 個の ADC 入力のい ずれかを使用する。 • バンク 1A および 1B でいずれの GPIO ピンも使用する ことはできません。 • 専用 ADC ピンの隣にいずれの GPIO ピンも配置する ことはできません。 • ADC サンプリング・モードの間、すべての JTAG 動作 を無効にする必要があります。ADC の実行中に JTAG 動作が起こった場合、ADC データは無効になりま す。 MAX 10 デバイスの E144 パッケージ • バンク 1A、1B、2、および 8 でいずれの GPIO ピンも で ADC を使用する。 使用することはできません。 • バンク 3 では、I/O ピンの 84%のみ使用することができ ます。 • バンク 7 では、I/O ピンの 75%のみ使用することができ ます。 • 合計で、デバイスの I/O ピンの 54%のみ使用すること ができます。 Altera Corporation MAX 10 I/O のデザイン検討事項 フィードバック UG-M10GPIO 2014.09.22 ガイドライン：アナログ-デジタル・コンバータの I/O 制約 条件 3-5 制限 MAX 10 デバイスの以下のパッケー ジで専用 ANAIN1 または ANAIN2 を使 用する。 • バンク 1A および 1B でいずれの GPIO ピンも使用する ことはできません。 • I/O バンク 8 のすべての I/O ピンを使用できるように するには、表 3-4 にリストされているグループ 1 とグ • M153 ループ 2 に I/O 規格のみを使用することを推奨しま • U169 す。他の I/O グループで I/O 規格を使用する場合、バ • U324 ンク 8 の I/O 使用の劣化については表 3-5 を参照して • F256 ください。 • F484 • アルテラは、バンク 2、3、4、5、6、および 7 にのみド • F672 ライブ強度が高い I/O 規格を使用することを推奨しま す。 この条件は、専用アナログ入力ピン を兼用 ADC ピンと併せて使用する 場合にも適用されます。 MAX 10 デバイスの以下のパッケー ジで兼用 ADC ピンのいずれかを使 用する。 • バンク 1A および 1B でいずれの GPIO ピンも使用する ことはできません。 • I/O バンク 8 のすべての I/O ピンを使用できるように するには、表 3-4 にリストされているグループ 1、2、 • U324 および 3 でのみ I/O 規格を使用することを推奨しま • F256 す。他の I/O グループで I/O 規格を使用する場合のバ • F484 ンク 8 の I/O 使用率の低下については、表 3-6 を参照し • F672 てください。 この条件は、専用アナログ入力ピン • アルテラは、バンク 2、3、4、5、6、および 7 にドライ を使用しない場合に適用されます。 ブ強度が高い I/O 規格を使用することを推奨します。 表 3-4: ドライブ強度に応じた I/O 規格グループの分類 I/O 規格グループ グループ 1 グループ 2 MAX 10 I/O のデザイン検討事項 フィードバック I/O 規格名およびドライブ強度 2.5 V LVDS • • • • • • • • • 1.8 V HSTL Class I（8 mA） 1.5 V HSTL Class I（8 mA） 1.2 V HSTL Class I（8 mA） SSTL-15（34 Ω または 40 Ω） SSTL-135（34 Ω または 40 Ω） SSTL-18 Class I（8 mA） SSTL-15 Class I（8 mA） SSTL-2 Class I（8 mA） 2.5 V、1.8 V、1.5 V、および 1.2 V LVTTL（4 mA） Altera Corporation 3-6 UG-M10GPIO 2014.09.22 ガイドライン：アナログ-デジタル・コンバータの I/O 制約 I/O 規格グループ グループ 3 グループ 4 グループ 5 グループ 6 グループ 7 I/O 規格名およびドライブ強度 • • • • • • • • • SSTL-2 Class I（12 mA） SSTL-18 Class I（12 mA） SSTL-15 Class II（12 mA） 1.8 V HSTL Class I（12 mA） 1.5 V HSTL Class I（12 mA） 1.2 V HSTL Class I（12 mA） 1.8 V および 1.5 V LVTTL（50 Ω） 1.8 V、1.5 V、および 1.2 V LVTTL（8 mA） 3.0 V LVTTL（4 mA） • SSTL-18 Class II（12 mA） • 2.5 V、1.8 V、1.5 V、および 1.2 V LVTTL（12 mA） • 3.0 V LVCMOS（2 mA） • • • • • • • • • • • SSTL-2 Class II（16 mA） SSTL-18 Class II（16 mA） SSTL-15 Class II（16 mA） 1.8 V HSTL Class II（16 mA） 1.5 V HSTL Class II（16 mA） 1.2 V HSTL Class II（16 mA） 1.8 V および 1.5 V LVTTL（25 Ω） 1.8 V および 1.5 V LVTTL（16 mA） 2.5 V LVTTL（12 mA） 3.3 V および 3.0 V LVTTL（8 mA） 3.3 V LVTTL（4 mA） • 2.5 V LVTTL（16 mA） • 3.0 V LVTTL（12 mA） 3.0 V LVTTL（16 mA） 表 3-5: I/O バンク 8 の専用アナログ入力ピンの I/O 使用制限 次の表は、 MAX 10 デバイスの M153、U169、U324、F256、F484、または F672 パッケージで専用 ANAIN1 あるいは ANAIN2 を使用する場合の、I/O バンク 8 で使用可能な I/O ピンの割合をリストしています。 I/O グループの I/O 規格のリストについては、表 3-4 を参照してください。 I/O 規格 TX RX 使用可能な割合（%） グループ 1 18 18 100 グループ 2 18 18 100 グループ 3 9 9 50 グループ 4 6 6 33 Altera Corporation MAX 10 I/O のデザイン検討事項 フィードバック UG-M10GPIO 2014.09.22 ガイドライン：外部メモリ・インタフェースの I/O 制限 I/O 規格 3-7 TX RX 使用可能な割合（%） グループ 5 5 5 28 グループ 6 4 4 22 グループ 7 4 4 22 表 3-6: I/O バンク 8 の兼用 ADC ピンの I/O 使用制限 次の表は、 MAX 10 デバイスの U324、F256、F484、または F672 パッケージで兼用 ADC ピンを使用す る場合の、I/O バンク 8 で使用可能な I/O ピンの割合をリストしています。I/O グループの I/O 規格のリ ストについては、表 3-4 を参照してください。 I/O 規格 TX RX 使用可能な割合（%） グループ 1 18 18 100 グループ 2 18 18 100 グループ 3 18 18 100 グループ 4 12 12 67 グループ 5 11 11 61 グループ 6 10 10 56 グループ 7 8 8 44 ガイドライン：外部メモリ・インタフェースの I/O 制限 これらの I/O ルールは、デザインに外部メモリ・インタフェースを使用する場合に適用されま す。 DQ ピンに隣接する 2 つの GPIO はディセーブルされる この制限は DDR3 および LPDDR2 SDRAM メモリ規格を使用する場合にのみ、 MAX 10 16、25、 40、および 50 デバイスに適用されます。 表 3-7: DQ ピンに隣接する 2 つの GPIO がディセーブルされた DDR3 および LPPDR2 のメモリ・インタフ ェース幅とデバイス・パッケージ 次の表は、 MAX 10 16、25、40、および 50 デバイスのパッケージと、DQ ピンに隣接する 2 つの GPIO ピンを使用することができない DDR3 および LPDDR2 のメモリ・インタフェース幅の組み合わせをリス トしています。 デバイス・パッケージ メモリ・インタフェース幅（DDR3 と LPPDR2 の み） F324 x8 F484 x8、x16 F672 x8、x16、x24 MAX 10 I/O のデザイン検討事項 フィードバック Altera Corporation 3-8 UG-M10GPIO 2014.09.22 兼用コンフィギュレーション・ピンのガイドライン 一部のデバイスではバンク内の I/O 使用率の合計が 75 パーセント以下である必要がある DDR3 または LPDDR2 SDRAM メモリ・インタフェース規格を使用する場合、基本的に、バンク で使用可能な I/O ピンの総数の最大 75 パーセントを使用することができます。この制限は各デ バイスによって異なります。一部のデバイス・パッケージでは、I/O を 100 パーセントすべて使 用することができます。デバイスのバンクごとの I/O 使用率がこのルールに反する場合、 Quartus II ソフトウェアがエラー・メッセージを発します。 DDR2 メモリ・インタフェース規格を使用する場合、I/O ピンの 25 パーセントのみを入力ピンと して割り当てることができます。 兼用コンフィギュレーション・ピンのガイドライン ユーザー・モードでコンフィギュレーション・ピンをユーザー I/O ピンとして使用するには、以 下のガイドラインに従う必要があります。 表 3-8: MAX 10 デバイスの兼用コンフィギュレーション・ピンのガイドライン ピン nCONFIG nSTATUS CONF_DONE nSTATUS CONF_DONE TDO ガイドライン 初期化時に、以下のうちいずれか • 外部 I/O ドライバをトライ・ステートにし、外部ウィーク・プルアップ抵抗を ドライブする (10) • 外部 I/O ドライバを使用して、ピンを外部ウィーク・プルアップ抵抗と同じ状 態にドライブする tWAIT（最小）待機時間に達するまで、コンフィギュレーション・ピンの外部ドラ イバをトライ・ステートにする。これらのピンは tWAIT（最大）の後でコンフィギ ュレーション用に使用できる nCONFIG きる ピンは、シングル・エンド入力ピンとしてのみユーザー・モードで使用で をユーザー I/O としてセットする場合、以下によってリコンフィギュレー ションをトリガできる nCONFIG nCONFIG • リモート・システム・アップグレード回路の RU_nCONFIG をアサートする • PULSE_NCONFIG JTAG 命令を発行する (10) 外部ウィーク・プルアップ抵抗を削除するのであれば、デバイスがユーザー・モードに入った 後で削除することをアルテラは推奨します。 Altera Corporation MAX 10 I/O のデザイン検討事項 フィードバック UG-M10GPIO 2014.09.22 兼用コンフィギュレーション・ピンのガイドライン ピン 3-9 ガイドライン • JTAGEN ピンを使用してユーザー I/O ピンと JTAG ピンの機能を交互に切り替 えるのであれば、すべての JTAG ピンはシングル・エンドの I/O ピンまたは電 圧リファレンスの I/O ピンとして割り当てられている必要がある。推奨の入力 バッファはシュミット・トリガ入力 • JTAG ピンのいずれかを差動 I/O ピンとして割り当てた場合、ユーザー・モー ドで JTAG ピンが JTAG ピンとして動作できない • JTAG プログラミング中は JTAG ピンを専用ピンとして使用する必要があり、ユ ーザー I/O ピンとして使用することはできない • 初期化の段階で JTAG ピンをトグルすることはできない • 初期化の前に、テスト・アクセス・ポート（TAP）コントローラをリセット状 態にし、TDI ピンと TMS ピンを High に、TCK ピンを Low に駆動する TDO TMS TCK TDI 関連情報 MAX 10 FPGA Configuration User Guide コンフィギュレーション中およびユーザー・モードの兼用 I/O ピンについての詳細を提供しま す。 MAX 10 I/O のデザイン検討事項 フィードバック Altera Corporation MAX 10 I/O の実装ガイド 2014.09.22 UG-M10GPIO 署名 4 フィードバック I/O デザインは Quartus II ソフトウェアに実装することができます。このソフトウェアにはデザ インの作成ならびにコンパイルを実行し、かつデバイスをコンフィギュレーションするためのツ ールが含まれています。 Quartus II ソフトウェアを使用して、デバイスのマイグレーション、ピン・アサインメントの設 定、配置制約の定義、タイミング制約のセットアップ、および IP コアのカスタマイズの準備を することができます。 Quartus II ソフトウェアを使用するにあたっての詳細は、関連情報を参照 してください。 関連情報 1-1 ページの MAX 10 I/O の概要 アルテラ GPIO ライト IP コア アルテラ GPIO ライト IP コアは MAX 10 GPIO コンポーネントをサポートします。デザインに GPIO を実装するにあたって、デザイン要件に合うようアルテラ GPIO ライト IP コアをカスタマ イズし、デザインでインスタンス化することができます。 GPIO は、トランシーバ、メモリに類似したインタフェース、あるいは LVDS に限らず、一般的 なアプリケーションに使用される I/O です。アルテラ GPIO ライト IP コアの特色は以下のコン ポーネントを備えていることです。 • ダブル・データ・レート入力/出力（DDIO）—通信チャネルのデータ・レートを倍にするデ ジタル・コンポーネントです。 • I/O バッファ—パッドを FPGA に接続します。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 4-2 UG-M10GPIO 2014.09.22 アルテラ GPIO ライト IP コアのデータ・パス 図 4-1: シングルエンド GPIO の上位レベルの図 Core OEIN[1:0] GPIO Buffer OE Path DATAIN[3:0] Output Path DATAOUT[3:0] Input Path 関連情報 • • • • • • 5-1 ページの アルテラ GPIO ライト IP コア・リファレンス アルテラ IP コアについて 4-5 ページの IP コアのパラメータとオプションの指定 アルテラ IP コア向けに生成されるファイル 他の EDA ツールにおけるアルテラ IP コアのシミュレーション Upgrading Outdated IP Cores アルテラ GPIO ライト IP コアのデータ・パス 表 4-1: アルテラ GPIO ライトのデータ・パス・モード データ・パス モード バイパス シングル・レジスタ DDR 入力 データはすべてのダブ フル・レート DDIO はシン フル・レート DDIO は ル・データ・レート I/O グル・レジスタとして動作 通常の DDIO として動 （DDIO）をバイパスして、 します。 作します。 遅延エレメントからコア へ送信されます。 出力 データはすべての DDIO フル・レート DDIO はシン フル・レート DDIO は をバイパスして、コアから グル・レジスタとして動作 通常の DDIO として動 遅延エレメントに直接送 します。 作します。 信されます。 双方向 出力バッファは、出力ピン フル・レート DDIO はシン と入力バッファの両方を グル・レジスタとして動作 駆動します。 します。出力バッファは 出力ピンと入力バッファ の両方を駆動します。 Altera Corporation フル・レート DDIO は 通常の DDIO として動 作します。出力バッフ ァは出力ピンと入力バ ッファの両方を駆動し ます。入力バッファは 3 つのフリップフロッ プのセットを駆動しま す。 MAX 10 I/O の実装ガイド フィードバック UG-M10GPIO 2014.09.22 DDR 入力パス 4-3 非同期クリアとプリセット信号を使用する場合、すべての DDIO は同じ信号を共有します。 DDR 入力パス パッドは入力バッファにデータを送信し、入力バッファは遅延エレメントを供給します。遅延エ レメントからは、データは DDIO ステージに供給されます。DDIO ステージは 3 つのレジスタで 構成されています。 • RegAi は正のクロック・エッジで pad_in からのデータをサンプリングします。 • RegBi は負のクロック・エッジで pad_in からのデータをサンプリングします。 • RegCi は負のクロック・エッジで RegAi からのデータをサンプリングします。 図 4-2: アルテラ GPIO ライト DDR 入力パスの簡略図 DDIO_IN pad_in RegAi Delay Element Input Buffer D RegCi D Q Q IO_DATAIN0 Q IO_DATAIN1 inclk RegBi D 図 4-3: アルテラ GPIO ライト入力パスのタイミング図 pad_in High Z D0 D1 D2 D3 D4 D5 D6 High Z D7 inclk Output from RegAi D0 D2 D4 D6 Output from RegBi D1 D3 D5 D7 Output from RegCi D0 D2 D4 D6 出力イネーブルの DDR 出力パス • RegCo は正のクロック・エッジで IO_DATAOUT0 からのデータをサンプリングします。 • outclock の値が 0 のとき、RegDo は IO_DATAOUT1 からのデータをサンプリングします。 • Output DDR は正のクロック・エッジで RegCo からのデータをサンプリングし、負のクロック・ エッジで RegDo からのデータをサンプリングします。 MAX 10 I/O の実装ガイド フィードバック Altera Corporation 4-4 UG-M10GPIO 2014.09.22 IP カタログとパラメータ・エディタ 図 4-4: 出力イネーブルのアルテラ GPIO ライト DDR 出力パスの簡略図 DDIO_OUT RegCo IO_DATAOUT0 D OE Delay Element Q Output DDR RegDo IO_DATAOUT1 D Q QB outclock 図 4-5: アルテラ GPIO ライト出力パスのタイミング図 OE IO_DATAOUT1 D0 D2 D4 D6 IO_DATAOUT0 D1 D3 D5 D7 outclock RegCo RegD0 Output DDR D1 D3 D0 D0 D5 D2 D1 D7 D4 D2 D3 D6 D4 D5 D6 D7 IP カタログとパラメータ・エディタ Quartus II の IP カタログ（Tools > IP Catalog）とパラメータ・エディタは、IP コアのカスタマイ ズや IP コアのプロジェクトへの統合を容易にします。IP カタログとパラメータ・エディタを使 用して、カスタム IP のバリエーションを表すファイルを選択、カスタマイズ、および生成する ことができます。 IP カタログには、ターゲット・デバイスで使用可能な IP コアが自動的に表示されます。パラメ ータ・エディタを起動して IP バリエーションを表すファイルを生成するには、任意の IP コア名 をダブルクリックします。パラメータ・エディタは IP バリエーション名、オプションのポート、 アーキテクチャ機能、および出力ファイル生成オプションを指定するよう要求します。パラメー タ・エディタは、プロジェクトの IP コアを表すトップレベルの.qsys ファイルまたは.qip ファイ ルを生成します。また、Quartus II プロジェクトを開かずに IP バリエーションを定義することが できます。いずれのプロジェクトも開いていない場合、IP カタログで直接 Device Family を選択 し、デバイスで IP コアをフィルタします。 Altera Corporation MAX 10 I/O の実装ガイド フィードバック UG-M10GPIO 2014.09.22 IP コアのパラメータとオプションの指定 4-5 注: IP カタログは、Qsys（View > IP Catalog）でも使用可能です。Qsys の IP カタログには、排他 的なシステム・インタコネクト、ビデオおよび画像処理、およびその他 Quartus II の IP カタ ログで使用できないシステム・レベルの IP が含まれます。 以下の機能を使用して迅速に IP コアを検索し、選択することができます。 • IP カタログを Show IP for active device family または Show IP for all device families にフィルタ します。 • IP カタログで IP コア名または部分的な IP コア名を検索します。Search for Partner IP をクリ ックし、アルテラ・ウェブサイトのパートナー IP 情報にアクセスします。 • IP カタログで IP コア名を右クリックし、サポートされるデバイス、インストールの位置、お よびドキュメントへのリンクについての詳細を表示します。 図 4-6: Quartus II の IP カタログ Search and filter IP for your target device Double-click to customize, right-click for information 注: IP カタログとパラメータ・エディタは Quartus II ソフトウェアの MegaWizard Plug-In Manager の代替です。Quartus II ソフトウェアは、MegaWizard Plug-In Manager を参照するよ うにとのメッセージを表示することがあります。こうしたメッセージが表示される場合は、 「MegaWizard Plug-In Manager」を「IP Catalog and Parameter Editor」に置き換えてください。 ™ IP コアのパラメータとオプションの指定 IP コアのパラメータおよびオプションを指定するには、次の手順を実行します。 MAX 10 I/O の実装ガイド フィードバック Altera Corporation 4-6 UG-M10GPIO 2014.09.22 アルテラ IP コア用に生成されたファイル 1. IP カタログ（Tools > IP Catalog）で、カスタマイズする IP コアの名前を検索し、ダブルクリ ックします。パラメータ・エディタが表示されます。 2. カスタム IP のバリエーションのトップレベル名を指定します。この名前は、プロジェクト内 の IP コア・バリエーション・ファイルを識別します。プロンプトが表示される場合は、ター ゲットのアルテラ・デバイス・ファミリと出力ファイルの HDL を指定します。OK をクリッ クします。 3. IP バリエーションのパラメータとオプションを指定します。 • 必要に応じてプリセット・パラメータ値を選択します。プリセットは、提供されている特 定のアプリケーションのすべての初期パラメータ値を指定します。 • IP コア機能、ポート・コンフィギュレーション、およびデバイス固有の機能を定義するパ ラメータを指定します。 • タイミング・ネットリスト、シミュレーション・モデル、テストベンチ、またはデザイン 例の生成のオプションを指定します（該当する場合）。 • 他の EDA ツールで IP コア・ファイルを処理するためのオプションを指定します。 4. Finish または Generate をクリックして、IP バリエーションの仕様に合った合成およびその他 のオプション・ファイルを生成します。パラメータ・エディタは、合成とシミュレーション のためのトップレベルの.qip IP バリエーション・ファイルまたは.qsys IP バリエーション・フ ァイルと HDL ファイルを生成します。また、一部の IP コアは、ハードウェアをテストする にあたってテストベンチやデザイン例を同時に生成します。 トップレベルの IP バリエーションは、現在の Quartus II プロジェクトに追加されます。.qip また は.qsys ファイルを手動でプロジェクトに追加するには、Project > Add/Remove Files in Project を クリックします。ポートを接続するために適切なピン割り当てを行ってください。 関連情報 • 4-1 ページの アルテラ GPIO ライト IP コア • Quartus II Handbook, Volume 1: Design and Synthesis Quartus II ソフトウェアの IP コアの使用方法について詳しい情報を提供します。 アルテラ IP コア用に生成されたファイル Quartus II ソフトウェアは、IP コア用に以下の出力を生成します。 Altera Corporation MAX 10 I/O の実装ガイド フィードバック UG-M10GPIO 2014.09.22 ピン・マイグレーションの互換性の検証 4-7 図 4-7: IP コア生成ファイル <Project Directory > <your_ip >.qip - Quartus II IP integration file <your_ip >.v , .sv . or .vhd - Top-level IP synthesis file <your_ip > - IP core synthesis files <your_ip >.sv , .v , or .vhd - HDL synthesis files <your_ip >.sdc - Timing constraints file <your_ip >.bsf - Block symbol schematic file <your_ip >.cmp - VHDL component declaration file 1 <your_ip >_syn.v or .vhd - Timing & resource estimation netlist <your_ip >.sip - Lists files for simulation <your_ip >.ppf - XML I/O pin information file 1 <your_ip >.spd - Combines individual simulation scripts <your_ip >_sim.f - Refers to simulation models and scripts <your_ip >_sim 1 <Altera IP_name >_instance <Altera IP >_instance.vo - IPFS model 1 2 <simulator_vendor > <simulator setup scripts > <your_ip >_testbench or _example - Testbench or example design 1 Notes: 1. If supported and enabled for your IP variation 2. If functional simulation models are generated ピン・マイグレーションの互換性の検証 Quartus II ソフトウェア Pin Planner の Pin Migration View ウィンドウを使用して、異なるデバイ スにピン・アサインメントが正常に移行するかどうかを検証することができます。 ピン・アサインメントは、同じデバイス・パッケージを使用しながら異なる集積度を有するデバ イスに垂直に移行するか、異なる集積度とボール・カウントを有するパッケージ間を移行するこ とができます。 1. Assignments > Pin Planner を開き、ピン・アサインメントを作成します。 2. 必要な場合、以下のオプションのいずれかを実行して、デザインにノード名のある Pin Planner を取り込みます。 • Analysis & Elaboration • Analysis & Synthesis • Fully compile the design 3. 次に、メニューの View > Pin Migration View をクリックします。 4. マイグレーション・デバイスを選択または変更するには、 MAX 10 I/O の実装ガイド フィードバック Altera Corporation 4-8 ピン・マイグレーションの互換性の検証 5. 6. 7. 8. UG-M10GPIO 2014.09.22 a. Device をクリックして Device ダイアログ・ボックスを開きます。 b. Migration compatibility の Migration Devices をクリックします。 ピンに関する詳細情報を表示するには、 a. Pin Migration View ウィンドウのどこかで右クリックし、Show Columns を選択します。 b. 次に、表示したいピン機能をクリックします。 少なくとも 1 つのマイグレーション・デバイスで、移行結果に対応するピンと異なる機能を 有するピンのみを表示したい場合は、Show migration differences をオンにします。 Pin Finder をクリックして Pin Finder ダイアログ・ボックスを開き、特定の機能を有するピン を検索してハイライトします。 Pin Finder ダイアログ・ボックスにおける最近の照会で検索し、ハイライトしたピンのみを表 示したい場合、Show only highlighted pins をオンにします。 ピン・マイグレーション情報をカンマ区切り値ファイル（.csv）にエクスポートするには、 Export をクリックします。 関連情報 1-3 ページの MAX 10 I/O バーティカル・マイグレーション・サポート Altera Corporation MAX 10 I/O の実装ガイド フィードバック 5 アルテラ GPIO ライト IP コア・リファレンス 2014.09.22 UG-M10GPIO 署名 フィードバック アルテラ GPIO ライト IP コアにさまざまなパラメータ設定を設定し、動作、ポート、および信 号をカスタマイズすることができます。 Quartus II ソフトウェアは、パラメータ・エディタで設定したパラメータ・オプションに基づい てカスタマイズしたアルテラ GPIO ライト IP コアを生成します。 関連情報 • 1-1 ページの MAX 10 I/O の概要 • 4-1 ページの アルテラ GPIO ライト IP コア アルテラ GPIO ライトのパラメータ設定 アルテラ GPIO ライト IP コアのパラメータ設定は、Quartus II ソフトウェアで設定することがで きます。オプションには次の 3 つのグループがあります。General、Buffer、および Registers 表 5-1: アルテラ GPIO ライトパラメータ - General パラメータ 条件 許容値 説明 Data direction — • 入力 • 出力 • 双方向 GPIO のデータ方向を指定しま す。 Data width — 1～128 データ幅を指定します。 表 5-2: アルテラ GPIO ライトパラメータ - Buffer パラメータ Use true differential buffer 条件 許容値 Data direction = 入力 • On または出力 • Off 説明 オンにすると、真の差動 I/O バ ッファを有効にし、擬似差動 I/ O バッファを無効にしま す。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008 5-2 UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのパラメータ設定 パラメータ 条件 許容値 Use pseudo differential buffer Data direction = 出力 • On または双方向 • Off 説明 • 出力モードでオンにすると、 擬似差動出力バッファを有 効にし、真の差動 I/O バッフ ァを無効にします。 • 双方向モードでオンにする と、真の差動入力バッファと 擬似差動出力バッファを有 効にします。 Use bus-hold circuitry Data direction = 入力 • On または出力 • Off オンにすると、バス・ホールド 回路は、出力バッファ状態が High インピーダンスでなく 1 または 0 になる I/O ピンの信 号を最後にドライブされた状 態にウィーク状態で保持しま す。 Use open drain output Data direction = 出力 • On または双方向 • Off オンにすると、オープン・ドレ イン出力によって、デバイスが システムの複数のデバイスに よってアサートされる割り込 み信号や書き込みイネーブル 信号といったシステム・レベル のコントロール信号を提供で きるようになります。 Enable oe port Data direction = 出力 • On • Off オンにすると、OE ポートへの ユーザー入力を有効にします。 このオプションは、双方向モー ドでは自動的にオンになって います。 Altera Corporation アルテラ GPIO ライト IP コア・リファレンス フィードバック UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのパラメータ設定 5-3 表 5-3: アルテラ GPIO ライトパラメータ - Registers パラメータ 条件 Register mode — 許容値 • bypass • singleregister • ddr 説明 アルテラ GPIO ライト IP コア のレジスタ・モードを指定しま す。 • bypass—バッファ間の単純 な配線接続を指定します。 • single-register—DDIO がシ ングル・データ・レート・モ ード（SDR）で単純なレジス タとして使用されることを 指定します。フィッタはこ のレジスタを I/O にパッキ ングすることがあります。 • ddr—IP が DDIO を使用す ることを指定します。 Enable aclr port オンにすると、非同期クリアの ポートを有効にします。 • Register mode = ddr • On • Off • Data direction = 出力または双方 向 • Register mode = ddr • Set registers to power up high (when aclr and aset ports are not used) = Off • On • Off オンにすると、非同期プリセッ トの ASET ポートを有効にしま す。 Set registers to power up high • Register mode = • On (when aclr and aset ports are ddr • Off not used) • Enable aclr port = Off • Enable aset port = Off • Enable sclr port = Off ポートと ASET ポートを使 用していない場合、 Enable aset port アルテラ GPIO ライト IP コア・リファレンス フィードバック ACLR ACLR • On—レジスタをパワーアッ プ HIGH に指定しま す。 • Off—レジスタをパワーアッ プ LOW に指定します。 Altera Corporation 5-4 UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのパラメータ設定 パラメータ 条件 許容値 説明 Enable inclocken/outclocken ports Register mode = ddr • On • Off • On—データがクロック・イ ンまたはクロック・アウトし た場合に制御できるよう、ク ロック・イネーブル・ポート を指定します。この信号は、 データがユーザーの制御を 介さずに渡されることを防 ぎます。 • Off—クロック・イネーブ ル・ポートを指定しません。 データは常にレジスタを介 して自動的に渡されま す。 Invert din • Data direction = 出力 • Register mode = ddr • On • Off オンにすると、データ・アウト 出力ポートを反転させます。 Invert DDIO inclock • Data direction = 入力または双方 向 • Register mode = ddr • On • Off • On—入力クロックの立ち上 がりエッジで最初のデー タ・ビットをキャプチャしま す。 • Off—入力クロックの立ち下 がりエッジで最初のデー タ・ビットをキャプチャしま す。 Use a single register to drive the output enable (oe) signal at the I/O buffer • Data direction = • On 出力または双方 • Off 向 • Register mode = single-register ま たは ddr • Use DDIO registers to drive the output enable (oe) signal at the I/ O buffer = Off オンにすると、シングル・レジ スタが出力バッファで OE 信号 を駆動することを指定しま す。 Altera Corporation アルテラ GPIO ライト IP コア・リファレンス フィードバック UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのインタフェース信号 パラメータ 条件 許容値 5-5 説明 Use DDIO registers to drive the output enable (oe) signal at the I/O buffer • Data direction = • On 出力または双方 • Off 向 • Register mode = ddr • Use a single register to drive the output enable (oe) signal at the I/ O buffer = Off オンにすると、DDR I/O レジス タが出力バッファで OE 信号を 駆動することを指定します。 出力ピンは、OE ポートが High になった後、余剰のハーフ・ク ロック・サイクルの間ハイ・イ ンピーダンスで保持されます。 Implement DDIO input registers in hard implementation (Only available in certain devices) • Data direction = 入力または双方 向 • Register mode = ddr • On—I/O エッジのハード・ブ ロックを使用して、DDIO 入 力レジスタを実装しま す。 • Off—FPGA コア・ファブリ ックのレジスタを使用して、 DDIO 入力レジスタをソフ ト実装で実装します。 • On • Off DDIO 入力レジスタのハード・ ブロックは MAX 10 16、25、40、 および 50 デバイスでのみ使用 可能なため、このオプションは これらのデバイスにのみ適用 することができます。Fitter エ ラーを避けるため、他の MAX 10 デバイスではこのオプショ ンをオフにしてください。 アルテラ GPIO ライトのインタフェース信号 指定したパラメータ設定に応じて、アルテラ GPIO ライト IP コアに異なるインタフェース信号 を使用することができます。 表 5-4: パッド・インタフェース信号 パッド・インタフェースは、アルテラ GPIO ライト IP コアをパッドに接続します。 信号名 入力／出力 説明 pad_in 入力 入力パスを使用する場合の入力パッド・ポートです。 pad_in_b 入力 入力パスを使用し、真の差動バッファまたは擬似差動 バッファを有効にする場合の入力ネガティブ・パッド・ ポートです。 アルテラ GPIO ライト IP コア・リファレンス フィードバック Altera Corporation 5-6 UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのインタフェース信号 信号名 入力／出力 説明 pad_out 出力 出力パスを使用する場合の出力パッド・ポートです。 pad_out_b 出力 出力パスを使用し、真の差動バッファまたは擬似差動 バッファを有効にする場合の出力ネガティブ・パッド・ ポートです。 pad_io 双方向 双方向パスを使用する場合の双方向パッド・ポートで す。 pad_io_b 双方向 双方向パスを使用し、真の差動バッファまたは擬似差 動バッファを有効にする場合の双方向ネガティブ・パ ッド・ポートです。 表 5-5: データ・インタフェース信号 データ・インタフェースは、アルテラ GPIO ライト IP コアから FPGA コアへの入力インタフェースまた は出力インタフェースです。 信号名 din 入力／出力 入力 説明 入力ピンから受信するデータです。 各入力ピンの信号幅： • DDR モード—2 • その他のモード—1 dout 出力 出力ピンを介して送信するデータです。 各出力ピンの信号幅： • DDR モード—2 • その他のモード—1 oe 入力 出力バッファを有効にするコントロール信号です。こ の信号はアクティブ High です。 input_ena 入力 入力バッファを有効にするコントロール信号です。こ の信号はアクティブ High です。 Altera Corporation アルテラ GPIO ライト IP コア・リファレンス フィードバック UG-M10GPIO 2014.09.22 アルテラ GPIO ライトのインタフェース信号 5-7 表 5-6: クロック・インタフェース信号 クロック・インタフェースは入力クロック・インタフェースです。クロック・インタフェースはコンフ ィギュレーションに応じて異なる信号で構成されます。アルテラ GPIO ライト IP コアは 0、1、2、また は 4 つのクロック入力を有することができます。クロック・ポートはそれぞれのコンフィギュレーショ ンで異なって表示され、クロック信号によって実行される実際の機能を反映します。 信号名 入力／出力 説明 inclock 入力 入力パスのレジスタをクロックする入力クロックで す。 inclocken 入力 データがクロック・インされた場合に制御するコント ロール信号です。この信号はアクティブ High で す。 outclock 入力 出力パスのレジスタをクロックする入力クロックで す。 outclocken 入力 データがクロック・アウトされた場合に制御するコン トロール信号です。この信号はアクティブ High です。 表 5-7: リセット・インタフェース信号 リセット・インタフェースは、アルテラ GPIO ライト IP コアを DDIO に接続します。 信号名 入力／出力 説明 aclr 入力 レジスタの出力状態を 0 に設定する非同期クリアのコ ントロール信号です。この信号はアクティブ High で す。 aset 入力 レジスタの出力状態を 1 に設定する非同期プリセット のコントロール信号です。この信号はアクティブ High です。 sclr 入力 レジスタの出力を 0 に設定する同期クリアのコントロ ール信号です。この信号はアクティブ High です。 アルテラ GPIO ライト IP コア・リファレンス フィードバック Altera Corporation MAX 10 汎用 I/O ユーザーガイドの追加情報 2014.09.22 UG-M10GPIO 署名 A フィードバック MAX 10 汎用 I/O ユーザーガイドの改訂履歴 日付 2014 年 9 月 版 2014.09.22 変更内容 初版。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. www.altera.com 101 Innovation Drive, San Jose, CA 95134 ISO 9001:2008
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