TX49/H3

TX49/H3 コア搭載製品使用上の注意事項
Rev. 1.7
セミコンダクター社
まえがき
東芝マイクロコンピュータLSIおよび開発支援システムをご利用いただき誠
にありがとうございます。
当社では民生品から産業用まで幅広い分野にご利用いただける各種のマイク
ロコンピュータLSI群を用意しております。
本資料は、このうち、64ビット TX System RISC TX49ファミリーのTX49/H3
プロセッサコアおよびこれを搭載した製品に関わる使用上の注意事項につい
て記述したものです。
2011 年 1 月
セミコンダクター社
TX49/H3 コア搭載製品使用上の注意事項
目
次
TX49/H3 コア搭載製品使用上の注意事項
第 1 章はじめに ........................................................................................................................................................ 1-1
1.1
対象製品群 ................................................................................................................................................ 1-1
1.2
関連ドキュメント .................................................................................................................................... 1-1
1.3
使用上の注意事項発行番号と対応製品の一覧................................................................................. 1-2
1.4
製品リビジョン ID ................................................................................................................................... 1-2
第 2 章使用上の注意事項 ........................................................................................................................................ 2-1
ERT-TX49H3-001.................................................................................................................................................. 2-1
ERT-TX49H3-002.................................................................................................................................................. 2-2
ERT-TX49H3-003.................................................................................................................................................. 2-4
ERT-TX49H3-004.................................................................................................................................................. 2-6
ERT-TX49H3-005.................................................................................................................................................. 2-7
ERT-TX49H3-006.................................................................................................................................................. 2-8
ERT-TX49H3-007................................................................................................................................................ 2-11
ERT-TX49H3-008................................................................................................................................................ 2-12
ERT-TX49H3-009................................................................................................................................................ 2-13
ERT-TX49H3-010................................................................................................................................................ 2-14
ERT-TX49H3-011................................................................................................................................................ 2-15
ERT-TX49H3-012................................................................................................................................................ 2-16
ERT-TX49H3-013................................................................................................................................................ 2-17
ERT-TX49H3-014................................................................................................................................................ 2-18
ERT-TX49H3-015................................................................................................................................................ 2-19
ERT-TX49H3-016................................................................................................................................................ 2-21
ERT-TX49H3-017................................................................................................................................................ 2-22
ERT-TX49H3-018................................................................................................................................................ 2-25
ERT-TX49H3-019................................................................................................................................................ 2-27
ERT-TX49H3-020................................................................................................................................................ 2-28
ERT-TX49H3-021................................................................................................................................................ 2-30
ERT-TX49H3-022................................................................................................................................................ 2-31
ERT-TX49H3-023................................................................................................................................................ 2-32
ERT-TX49H3-024................................................................................................................................................ 2-33
ERT-TX49H3-025................................................................................................................................................ 2-34
付録 A
変更履歴 ....................................................................................................................................................... A-1
i
TX49/H3 コア搭載製品使用上の注意事項
ii
TX49/H3 コア搭載製品使用上の注意事項
第1章
1.1
はじめに
対象製品群
本資料の対象となる製品について、以下に記します。
(1) コア関連
•
TX49/H3 コア
(2) 汎用製品
1.2
•
TMPR4955BFG-200/-300/-333(TX4955B)
•
TMPR4937XBG-300/-333(TX4937)
•
TMPR4938XBG-300/-333(TX4938)
•
TX4961XBG-240
•
TX4962XBG-120
関連ドキュメント
本資料に関連するドキュメントを以下に示します。
なお、本資料に掲載の内容は、関連ドキュメントの改訂時に反映される予定です。
ドキュメント名
資料 No.
改訂日
64 ビット TX System RISC TX49/H2, H3, H4, W4 コアアーキテクチャ Rev. 2.1
BDJ0063E
64 ビット TX System RISC TX49 ファミリー TMPR4955B/TMPR4955C Rev. 1.1
BDJ0096B
2006 年 9 月
64 ビット TX System RISC TX49 ファミリー TMPR4937 Rev. 2.0
BDJ0052C
2005 年 3 月
64 ビット TX System RISC TX49 ファミリー TMPR4938 Rev. 2.0
BDJ0053D
2005 年 3 月
64 ビット TX System RISC TX4961XBG/TX4962XBG Revision A
BDJ0189B
2008 年 2 月
1-1
2007 年 1 月
TX49/H3 コア搭載製品使用上の注意事項
1.3
使用上の注意事項
発行番号と対応製品の一覧
各製品において該当する使用上の注意事項を以下の表に示します。(○: 該当、－: 非該当)
製品名
TMPR4955BFG TMPR4937XBG TMPR4938XBG
(品番) TX49/H3 コア -200/-300/-333
-300/-333
-300/-333
(最新版)
発行番号
(TX4955B)
(TX4937)
(TX4938)
TX4961XBG
TX4962XBG
-240
-120
ERT-TX49H3-001
－
－
○
○
○
○
ERT-TX49H3-002
－
－
○
○
－
－
ERT-TX49H3-003
－
－
○
○
○
○
ERT-TX49H3-004
－
－
○
○
－
－
ERT-TX49H3-005
－
－
○
○
－
－
ERT-TX49H3-006
○
○
○
○
○
○
ERT-TX49H3-007
○
○
○
○
○
○
ERT-TX49H3-008
○
○
○
○
○
○
ERT-TX49H3-009
○
○
○
○
○
○
ERT-TX49H3-010
○
○
○
○
○
○
ERT-TX49H3-011
○
○
○
○
○
○
ERT-TX49H3-012
○
○
○
○
○
○
ERT-TX49H3-013
－
－
○
○
－
－
ERT-TX49H3-014
－
－
－
○
－
－
ERT-TX49H3-015
○
－
○
○
○
○
ERT-TX49H3-016
－
－
－
－
○
○
ERT-TX49H3-017
－
－
○
○
－
－
ERT-TX49H3-018
－
－
－
－
○
○
ERT-TX49H3-019
－
－
○
○
－
－
ERT-TX49H3-020
－
－
○
○
－
－
ERT-TX49H3-021
－
－
○
○
－
－
ERT-TX49H3-022
－
－
○
○
○
○
ERT-TX49H3-023
－
－
－
－
○
○
ERT-TX49H3-024
－
－
－
－
○
－
ERT-TX49H3-025
－
－
○
○
○
○
TX4961XBG
TX4962XBG
-240
-120
0x00002d30
1.4
製品リビジョン ID
各製品におけるリビジョン ID を以下の表に示します。
製品名
TMPR4955BFG TMPR4937XBG TMPR4938XBG
(品番) TX49/H3 コア -200/-300/-333
-300/-333
-300/-333
レジスタ名
(最新版)
(TX4955B)
(TX4937)
(TX4938)
CP0 : PRId
0x00002d30
0x00002d30
0x00002d30
0x00002d30
0x00002d30
CP1 : FCR0
0x00002d30
0x00002d30
0x00002d30
0x00002d30
0x00002d30
0x00002d30
JTAGID
－
0x00017031
0x10024031
0x10027031
0x00044031
0x00044031
REVID
－
－
0x49370010
0x49380010
－
－
PCIID
－
－
0x0182102f
0x0183102f
－
－
1-2
TX49/H3 コア搭載製品使用上の注意事項
第2章
使用上の注意事項
発行番号: ERT-TX49H3-001
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
SIO のブレーク機能を使用する場合
【概要】
送信側が送信データ途中から該当製品にブレークを送信した場合、該当製品は最初のフレームエラーの
み検出し、ブレークを検出できません。
ブレーク受信がスタートビットと同期している(スタートビット直後から受信データが連続して “L” で
ある)場合は、正常にブレークを検出できます。
(不具合動作)
Status
S 1 2 3 4 5 6 7 8 P S
SIN
Start
Frame Error
* フレームエラーの後スタートビットが認識できないため、受信ステータスは Idle で停止する。
(正常動作)
Status
S 1 2 3 4 5 6 7 8 P S S 1 2 3 4 5 6 7 8 P S
SIN
Start
st
nd
1 Break
2 Break
* スタートビット認識直後から受信データが連続して “L” であればブレーク検出できる。
【症状】
該当製品にブレークを送信した際に、該当製品がブレークを受信できない場合があります。
【不具合の発生条件】
送信側が該当製品へ送信データ途中からブレークを送信した場合に発生する可能性があります。
【回避策】
該当製品へブレークを送信する場合は、スタートビットに同期させる(スタートビット直後から送信デー
タを連続して “L” にする)ようにしてください。
【改修】
対象製品の修正予定はありません。
2-1
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-002
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
PCI コントローラのブロークンマスタ機能を使用する場合
【概要】
PCI コントローラのブロークンマスタ機能を使用すると、故障していないマスタを誤って故障と判断す
ることがあります。
※ 内蔵 PCI バスアービタのブロークンマスタ検出機能とは、バスを獲得したにも関わらずアクセスを
開始しない PCI マスタをブロークンマスタとして検出し、そのマスタをアービトレーションから外
す機能です。
この機能で、あるバスマスタが本当に故障してブロークンマスタとして検出されたときに、他の故障し
ていないマスタも同時にブロークンマスタとして検出されてしまうことがあります。
【不具合の発生条件】
1. ブロークンマスタ検出機能が有効になっている。(BMCEN=1)
ブロークンマスタ検出機能は PCI バスアービタコンフィグレーションレジスタ(PBACFG)の
BMCEN ビットで有効/無効の設定がされます。初期値は 0 で無効です。
2.
内蔵 PCI バスアービタの上位レベルおよび下位レベルにマスタが割りつけられている。
アービタへのバスマスタの割り付けは PCI バスアービタリクエストポートレジスタ
(PBAREQPORT)で指定します。
3.
上位レベルに接続されたマスタがブロークンマスタとして検出されたときに、下位レベルに接続
されたマスタがリクエストを出し、かつそのマスタに対する優先順位が下位レベルの中で最も高
い。(固定パークマスタモードでなければ、リセット直後のマスタ W、あるいは下位レベルの中で
最後にバス権を獲得したマスタ、固定パークマスタモード時であればマスタＷ(パークマスタ))
以上の条件がすべて満たされるとき。
本当のブロークンマスタ
上位レベル
(優先順位: 高い)
リクエスト
マスタ B
マスタ C
PCI バスマスタ 1
グラント
マスタ A
内蔵 PCI
コントローラ
マスタ D
16PCICLK 以内に
アクセス開始しない
下位レベル
下位レベル
(優先順位: 低い)
マスタ W
リクエスト
PCI バスマスタ 2
マスタ X
(パークマスタ)
マスタ Z
マスタ Y
PCI アービタの状態 (現象発生時の例)
2-2
PCI バスマスタ 2 も
ブロークンマスタと
なってしまいます。
TX49/H3 コア搭載製品使用上の注意事項
【回避策】
以下の 2 つの回避策があります。
1. ブロークンマスタ機能を使用しないでください。
PBACFG レジスタの BMCEN ビットをセット(1 書き込み)しないでください。
2.
ブロークンマスタ機能を使用する場合は、上位レベル(A, B, C, D)しか使用しないでください。
【改修】
対象製品の修正予定はありません。
2-3
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-003
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
DMA コントローラのデュアルアドレス転送モードにおける使用制限
【概要】
DMAC のあるチャネルでバスエラーが発生すると、そのチャネルを含めたすべてのチャネルで、本来リ
ードするべきアドレス(DMSARn)に対して “all 0” を繰り返しライトすることがあります。
このとき、アドレス値(DMSARn), カウントレジスタ値(DMCNTRn)は変化せず、CPU で DMA 転送を停
止(DMCCRn.XFACT を 0 に)するまで、同じアドレスへライトし続けます。
【不具合の内容】
本不具合は、以下の条件を満たす場合に発生します。1
1. FIFO が使用不可になっている。(DMA マスタコントロールレジスタ(DMMCR)の FIFO ユーズイネ
ーブルビット(FIFUM[n] : n=3~0 のいずれか 1 チャネル以上)が 0)
2.
上記 1.のチャネルがデュアルアドレス転送に設定されている。(DMA チャネルコントロールレジ
スタ(DMCCRn : n=3~0)のシングルアドレスビット(SNGAD)が 0)
3.
上記 1.、2.の両方の条件を満たすチャネルでデスティネーションアドレスへのアクセス中にバス
エラーが発生する。(DMA チャネルステータスレジスタ(DMCSRn : n=3~0)のデスティネーション
エラービット(DESERR)が 1 になる)
4.
上記 3.の条件を満たした後、そのチャネルか否かに関わらず、いずれかのチャネルでデュアルア
ドレス転送モード(詳細は後述の＜補足＞参照)でシングル転送(非バースト転送)を行うと、そのチ
ャネルが上記の現象を発生します。
デュアルアドレス転送モードで FIFO 使用不可設定(DMMCR.FIFUM[n]=0)であれば、転送サイズビ
ット(DMCCRn.XFSZ)の設定値に関わらず、シングル(非バースト)転送になります。
例えば、
1 つのチャネルだけ使用している場合、上記 1.~3.の条件を満たした後、FIFO をリセットせず DMA 転送
を再開すると誤動作します。
2 つのチャネルを使うシステムの場合、各設定でどのようになるかを下記に示します。
バスエラー発生チャネル A
FIFO
2
動作
FIFO
XFSZ
動作
バスエラー後
チャネル B が
動作の結果
使用不可
任意
シングル
使用不可
任意
シングル
ch.A が誤動作
ch.B が誤動作
使用不可
任意
シングル
使用可
<4DW
シングル
ch.A が誤動作
ch.B が誤動作
ch.A が誤動作
ch.B は正常動作
使用不可
1
XFSZ
バスエラー後
チャネル A で
転送再開
(FIFO リセット
なし)の結果
チャネル B
任意
シングル
使用可
>=4DW
バースト
2
2
問題の説明では TX4937/TX4938 のレジスタ名および設定を使用しています。他の製品では名前および設定
が異なる場合があります。
チャネル B はこの設定のとき、バースト転送となります。チャネル B のソースアドレスとデスティネーシ
ョンアドレスのオフセットが等しくない場合やソース/デスティネーションバースト禁止ビットをセットし
た場合に、シングル転送とバースト転送の組み合わせでデータ転送が行われますが、誤動作はしません。
2-4
TX49/H3 コア搭載製品使用上の注意事項
＜補足＞デュアルアドレス転送モードの動作
- シングル転送: FIFO 使用不可(DMMCR.FIFUM[n]=0)
もしくは転送サイズ(DMCCRn.XFSZ)が 4DW 未満の設定時
- バースト転送: FIFO 使用可(DMMCR.FIFUM[n]=1)
かつ転送サイズ(DMCCRn.XFSZ)が 4DW 以上の設定時
【回避策】
デュアルアドレスシングル転送と同時にどのようなデュアルアドレス転送を行うかで回避策が異なりま
す。DMAC0 の 4 チャネル間あるいは DMAC1 の 4 チャネル間での組み合わせが影響します。(DMAC0 と
DMAC1 はそれぞれ独立したコントローラとなっております)
シングル転送
バースト転送
回避策
1
1 ch
なし
(a) or (b)
2
1 ch
1~3 ch
(b)
3
2~4 ch
なし
(a)
4
2~3 ch
1~2 ch
(a)
(a) シングル転送を行うすべてのチャネルに FIFO 使用許可を与える(DMMCRn.FIFUM[n]=1:n=3~0)。
(b) すべてのチャネルの転送終了後、DMA マスタコントロールレジスタ(DMMCRn)のリセット FIFO ビ
ット(RSFIF)に 1 をセットした後、再度 0 を書いて FIFO のリセット/リセット解除を実施する。
- シングル転送が 1ch のみの場合
1. シングル転送 1ch のみ
誤動作を防ぐため、(a), (b) いずれかの回避策を実施してください。
2.
シングル転送 1ch とバースト転送の組み合わせ
誤動作を防ぐため、回避策 (b) を実施してください。
- シングル転送が 2ch 以上の場合
3. シングル転送のみ(2~4ch)
誤動作を防ぐため、回避策 (a) を実施してください。
4.
シングル転送 2~3ch とバースト転送の組み合わせ
誤動作を防ぐため、回避策 (a) を実施してください。あわせて、バースト転送を行うチャネルは
ソースアドレス(DMSARn)とデスティネーションアドレス(DMDARn)のオフセットを同じにする
か、転送サイズモードビット(DMCCRn.USEXFSZ)を 1 にセットしてください(FIFO にデータが残
らない複数の DMA チャネルで内蔵 FIFO を共有可能な設定)。
デュアルアドレスバースト転送では、転送サイズモードビットが 0 かつソースアドレスとデステ
ィネーションアドレスのオフセットが等しくない場合、FIFO にデータが残ることがあります
(TMPR4937 もしくは TMPR4938 データブック｢8.3.8.2 デュアルアドレス転送でのバースト転送｣
を参照願います)。このときに回避策(a)を実施したシングル転送でバスエラーが発生した場合、バ
スエラーにより FIFO がリセットされるため、FIFO にバースト転送のデータが残っていた場合そ
のデータが消えてしまいます。しかし DMAC はデータの消失を検出しないため、シングル転送と
同時に動作させるバースト転送では、FIFO にデータを残らないように設定する必要があります。
【改修】
対象製品の修正予定はありません。
2-5
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-004
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
PCI ブート機能の使用上の注意事項
【概要】
初期設定状態のままで PCI ブートを行うと、0x0_1FC0_0000~0x0_1FFF_FFFF(物理アドレス、下図領域
a)の 4MB の空間ではなく 0x0_1C00_0000~0x0_1FFF_FFFF(物理アドレス、下図領域 a+b)の 64MB の空間
が PCI バス上に割り当てられます。
PCI ブートは正常に行われますが、ブート後 0x0_1C00_0000~0x0_1FBF_FFFF(物理アドレス、下図領域
b)の領域をアクセスすると、この空間を割り付けた別のコントローラ(例えば SDRAMC)と PCIC が競合
して誤動作します。ブート後、0x0_1C00_0000~0x0_1FBF_FFFF の領域をアクセスしなければ問題はあり
ません。
物理アドレス
0x0_1FFF_FFFF
領域 a
0x0_1FC0_0000
0x0_1FBF_FFFF
4MB
領域 b
64MB
0x0_1C00_0000
【不具合の内容】
PCI ブート後、0x0_1C00_0000~0x0_1FBF_FFFF(物理アドレス)の領域をアクセスしたときに発生します。
ただし、0x0_1C00_0000~0x0_1FBF_FFFF(物理アドレス)の領域が PCIC の他に存在しない場合は問題あ
りません。
【回避策】
正しい空間サイズにするため、ブートコード中で、G2P メモリ空間 2 アドレスマスクレジスタ
(G2PM2MASK)の値を次に示す値に変更してください。
G2PM2MASK(0xD148)
初期値
0x003f_fff0
−>
設定変更
0x0003_fff0
【改修】
対象製品の修正予定はありません。
2-6
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-005
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
PDMAC によるイニシエータ･ライトとターゲット･リードが競合したときの不具合
【概要】
対象製品の PCI コントローラ内に搭載されている PDMAC(PCI 専用 DMA コントローラ)を使用したイニ
シエータ･ライトと PCI バス上のデバイスによる対象製品へのターゲット･リードが競合したときに、タ
ーゲット･リードされるデータが正しくないことがあります。
【不具合の内容】
1. 上記の対象製品の PCI コントローラで
A. PDMAC が PCI バス上のデバイスにイニシエータ･ライトする。
B. PCI バス上のデバイスがマスタとなって対象製品をターゲット･リードする。
の 2 つのアクセスが競合しているとき、
2.
次の順番で連続して対象製品の内部バス(G-bus)がアクセスされる。
① PDMAC がイニシエータ･ライトのデータを G-bus 上でリード
② TC(ターゲットコントローラ)がターゲット･リード要求により G-bus からデータをリード
3.
かつ、2.のターゲット･リードの対象が G-bus 上のレジスタであるとき。
ただし、内部バス(IM-bus)上のレジスタは該当しません。
G-bus
SDRAM
など
SDRAMC
TX49
(CP0)
Data
EBIF
メモリバス
①
G-Bus
モジュール
A. PDMAC イニシエータ･ライト
PDMAC
PCI バス
Reg.
B. ターゲット･リード
②
TC
PCI バス上の
デバイス 1
PCI バス上の
デバイス 2
TX4937/TX4938
【回避策】
上記条件下で G-bus 上のレジスタからターゲット･リードを行わないでください。
TX4937 の場合、G-bus 上のレジスタとは、オフセット 0x8000~0xEFFF 番地のレジスタです。
TX4938 の場合、G-bus 上のレジスタとは、オフセット 0x5000~0x5FFF、0x6000~0x67FF および
0x7000~0xEFFF 番地のレジスタです。
【改修】
対象製品の修正予定はありません。
2-7
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-006
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
先行ロード命令によるデータサイクルでバスエラーが発生し、後続命令でバスエラー例外よりも優先
度の高い例外が発生すると、バスエラーを検出できない。
【概要】
先行ロード命令によるデータのリードサイクル中にバスエラー例外(DBE)が発生し、後続して実行され
ている命令で、バスエラー例外(DBE)よりも優先度の高い例外が発生すると、後続命令で発生した例外
を優先的に処理し、バスエラー例外(DBE)を検出できなくなります。
【不具合の内容】
TX49/H3 コアはノンブロッキングロード機能を持っており、先行するロード命令に続く命令が、そのロ
ード命令に依存がなければストールせずに続けて実行されます。
先行ロード命令によるデータをリードしているとき、バスエラー例外(DBE)が発生し、後続で実行され
ている命令でバスエラー例外(DBE)よりも優先度の高い例外(連続する命令が同一タイミングで複数の例
外を発生する場合の優先順位、以下の表 2.1参照)が発生すると、バスエラー例外(DBE)よりも後続命令
によって発生した例外を優先的に処理し、バスエラー例外(DBE)を検出できなくなります。
表 2.1 同一タイミングで発生した場合の優先順位
検出する
PipeStage
優先先順位(高い順)
命令同期 or
非同期
コールドリセット
M
Async
ソフトリセット
M
Async
NMI
M
Async
命令フェッチ
M
Async
M
Sync
データアクセス
M
Sync
バスエラー(IBE)
Ov,Tr,Sys,Bp,RI,CpU,FPE
アドレスエラー(AdEL/AdES)
TLB リフィル(TLBL/TLBS)
データアクセス
M
Sync
TLB 無効(TLBL/TLBS)
データアクセス
M
Sync
TLB 変更(TLBL/TLBS)
データアクセス
M
Sync
バスエラー(DBE)
データアクセス
M
Async
M
Async
Sync
割り込み
アドレスエラー(AdEL)
命令フェッチ
E
TLB リフィル(TLBL)
命令フェッチ
E
Sync
TLB 無効(TLBL)
命令フェッチ
E
Sync
注: 上記表 2.1は｢TX49/H2, H3, H4, W4 コアアーキテクチャ｣ p11-2 の表 11-3 例外の優先順位(同
一命令が同一タイミングで複数の例外を発生する場合の優先順位)とは異なる点をご注意くださ
い。
2-8
TX49/H3 コア搭載製品使用上の注意事項
バスエラー例外が発生する条件は各製品ごとに異なり、以下のようになります。
TX4937 および TX4938 では、
1. チップコンフィグレーションレジスタの CCFG.TOE=1(初期値 0)を設定して G バスタイムアウトエ
ラー検出を有効にして、以下の状態が発生したとき
(1) G-Bus バスマスタ(TX49 コア、DMAC、PCIC)が G-Bus に対してリードしているときのバスタ
イムアウト発生時
(2) G-Bus バスマスタ(TX49 コア以外)が G-Bus に対してライトしているときのバスタイムアウト
発生時
2.
SDRAM コントローラの ECCCR レジスタの ECCCR.MEB=1(初期値 0)を設定してマルチビットエ
ラーのときのパリティエラーを有効にして、以下の状態が発生したとき
(1) TX49 コアによる SDRAM リード時の ECC の 2 ビットエラーかパリティエラー検出時
(2) TX49 コア以外の G-Bus バスマスタによるリード/ライト時の ECC の 2 ビットエラーかパリテ
ィエラー検出時
3.
PCI コントローラの PCICCFG レジスタの PCICCFG.IRBER=1(初期値 1)を設定してイニシエータリ
ード時に、以下の状態が発生したとき
(1) パリティエラー検出時
(2) マスターABORT 受信時
(3) ターゲット ABORT 受信時
(4) TRDY タイムアウト検出時
(5) リトライタイムアウト検出時
の 3 つの場合があります。
TX4955B では、
1. 外部エージェントからのリード時に SysCmd バスによって｢誤りデータである｣という通知を受
け取ったとき
2.
外部エージェントからのリード時に SysAD バスと SysADC バスの不整合が生じたパリティエラー
が発生したとき
3.
R4300 タイププロトコルで、G2SConfig レジスタのタイムアウト機能を使用し、タイムアウトを検
出したとき
の 3 つの場合があります。
TX4961 および TX4962 では、
1. チップコンフィグレーションレジスタの TOECR.TOE[0]=1(初期値 1)を設定して G バスタイムアウ
トエラー検出を有効にして、以下の状態が発生したとき
(1) G-Bus バスマスタ(TX49/H3 コア、DMAC、MLB)がマップされていない G-Bus アドレスに対
してリードしているときのバスタイムアウト発生時
(2) G-Bus バスマスタ(TX49/H3 コア、DMAC、MLB)がマップされていない G-Bus アドレスに対
してライトし、かつ、チップコンフィグレーションレジスタの TOECR.BEOW[0]=1(初期値 0)
を設定しているときのバスタイムアウト発生時
なお、ColdReset 例外および SoftReset 例外については、例外発生後の処理で、初期化処理が行われるた
めに問題ありません。また、NMI 例外についても、例外発生後の処理が、上記リセット例外の処理と同
様であれば問題ありません。
2-9
TX49/H3 コア搭載製品使用上の注意事項
【回避策】
1. 上記、不具合内容でバスエラーを使っての TX49/H3 コアへのエラー通知を有効にしていない場合
は問題ありません。
2.
先行するロード命令直後に SYNC 命令を実行することで、ロードデータが来るまで次の命令を実
行しないため、本不具合を回避することができます。
【改修】
対象製品の修正予定はありません。
2-10
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-007
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
TLB Mapped 領域で、TLB を操作する命令を実行する場合
【概要】
TLB Mapped 領域で TLB を操作する命令を実行した場合、Branch/Jump の後の命令を誤って実行するこ
とがあります。
【仕様の注意点の内容】
TLB の操作を Unmapped 領域で行う場合は、問題ありません。もし、TLB Mapped 領域内で EntryHi/
EntryLo0/ EntryLo1 への mtc0 命令を実行し、同一または次のキャッシュラインにある branch/jump 命令
で branch/jump したときは、飛び先での命令の実行が保証されません。
【制限事項】
TLB 自身を操作する命令(EntryHi/EntryLo0/EntryLo1 への書き込み) は、TLB Mapped 領域ではなく、
Unmapped 領域で実行してください。
Mapped 領域で EntryHi/EntryLo0/EntryLo1 への書き込む必要がある場合は、mtc0 命令に引き続き、以下
のようなコードを挿入してください。
mtc0
sync
beq
nop
r4, r2
r0, r0, 1f
# EntryLo0 への書き込み
# Load/Store 終了待ち
# ITLB リフィル
1:
【改修】
対象製品の修正予定はありません。
2-11
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-008
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
SC/SCD 命令の直後に、特定の命令列が続いた場合
【概要】
SC/SCD 命令の直後に、Load/cache 命令があるまたは SC/SCD 命令で更新されたレジスタを参照する命
令がある場合、結果が期待と異なったものになる可能性があります。
【不具合の内容】
SC/SCD 命令はストアが成功したか(1)しないか(0)が書き戻される命令ですので、通常、直後の分岐命令
と組合せて使われます。この場合は問題ありません。
分岐以外の、以下の発生条件の命令が続いた場合、SC/SCD 命令からのデータの受け渡しに不具合があ
るため、SC/SCD 命令で更新されたデータを反映せずに結果が異なってしまいます。
また、LL bit が 0 の状態で、SC/SCD 命令直後に Load/Cache 命令が実行された場合、SC/SCD 命令が完全
にキャンセルされずに、Cache 内のデータを上書きしてしまう場合があります。
【不具合の発生条件】
1. 問題が発生する可能性のある命令の並びは次のようになります。
SC または SCD 命令
命令 A
命令 B
上記の命令列において以下の条件をすべて満たす場合、命令 B が誤動作します。
(1) 命令 B は、SC/SCD 命令および命令 A によって更新されるレジスタを参照する
(2) 命令 A は、SC/SCD 命令によって更新されるレジスタをオペランドとして参照しない
(3) SC/SCD 命令で DTLB miss が発生
(4) SC/SCD 命令/命令 A/命令 B の命令フェッチがキャッシュでヒットし、さらに命令 A で
memory 参照する場合にデータキャッシュがヒットする
2. 問題が発生する可能性のある命令の並びは次のようになります。
SC または SCD 命令
Load 命令/Cache 命令
上記の命令列において以下の条件をすべて満たす場合、データキャッシュ内の一部データを上書きし
ます。
(1) SC/SCD 命令実行時に LL bit が 0
(2) SC/SCD 命令が DTLB Hit
(3) SC/SCD 命令が L1D$ Hit
(4) SC/SCD 命令の直後に、｢同じ L1D$ Index をアクセスする Load 命令｣または｢Cache 命令｣
のどちらかを実行
【回避策】
SC/SCD 命令の結果を受けて直後に条件分岐がある場合は、この不具合に該当しません。それ以外で発
生条件を満たす場合は、SC/SCD 命令直後に nop または sync を挿入してください。
【改修】
対象製品の修正予定はありません。
2-12
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-009
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
EJTAG の ICE/デバッガを作成する場合
【概要】
EJTAG の PC Trace で、デバッグモードからユーザモードに戻れなくなる場合があります。
【不具合の内容】
市販の ICE ベンダから販売されている EJTAG ICE を使用する場合は問題ありません。EJTAG ICE を作成
する場合に該当します。
EJTAG を PC Trace モードにして、TDI からデバッグインタラプトを入力してデバッグモードに入った
場合、JtagBrk ビット (JTAG_CONTROL_REGISTER の bit 12) をクリアしてからユーザーモードに戻ろ
うとしても、デバッグインタラプトが再発生してしまい、戻れなくなります。
【不具合の発生条件】
PC Trace モードで TDI からデバッグインタラプトを入力し、JtagBrk ビットに 0 を書き込んでからユ
ーザーモードに戻ろうとした場合に発生します。ただし、デバッグインタラプト入力から JtagBrk ビッ
トに 0 を書き込むまでの間に、JtagBrk ビットに 1 を書き込んだ場合は問題ありません。
【回避策】
EJTAG ICE およびデバッガを開発する場合は、TDI からのデバッグインタラプト入力後、まず JtagBrk
ビットに 1 書き込み、その後 0 を書き込んでからユーザーモードに戻ってください。
【改修】
対象製品の修正予定はありません。
2-13
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-010
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
未定義 FPU 命令が記述された場合
【概要】
未定義の FPU 命令を実行した場合、条件により、その後の命令の動作が保証されない場合があります。
【仕様の制限事項の内容】
本来、未定義命令は使用が禁止されています。FCR31 レジスタに書き込む可能性のある FPU 命令の後に
未定義の FPU 命令がある場合、以下のような現象が発生します。
1. 未定義命令による E(unimplemented)例外の発生にもかかわらず、E 例外が発生したことを示す
FCR31 レジスタ中の E bit(bit 17)が 0 となってしまうことがあります。(E 例外が発生しなかったよ
うに見える)
2.
FCR31 レジスタに書き込む命令が ctc1 命令だった場合、TX49 コアがハングアップしてしまう可
能性があります。
【発生条件】
問題が発生する可能性のある命令の並びは次のようになります。
FPU 命令(FCR31 への書き込み可能性があるもの)
(integer 命令)
FPU の未定義命令
(例 c.ngle.d, ctc1 等)
(例 .word 0x4624eb6a)
上記 2 つの FPU 命令の間に Integer 側の命令が複数個入っている場合でも、不具合発生する可能性があ
ります。
最初の FPU 命令の種類により、間に入る integer 命令の個数が変わります。以下の個数の integer 命令が
間に入っていても不具合が発生する可能性があります。
最初の命令
-----------------------------------------div.d, sqrt.d
div.s, sqrt.s
mul.d
add.d, sub.d, cvt 系, c.cond.d, ctc1
------------------------------------------
------------------------------28 個以下の integer 命令
14 個以下の integer 命令
1 個以下の integer 命令
1 個以下の integer 命令
-------------------------------
注 1: cvt 系とは ceil.l.fmt, ceil.w.fmt, cvt.d.fmt, cvt.l.fmt, cvt.s.fmt, cvt.w.fmt,
floor.l.fmt, floor.w.fmt, round.l.fmt, round.w.fmt, trunc.l.fmt, trunc.w.fmt,
注 2: mov.fmt, neg.fmt, abs.fmt, mul.s, c.cond.s では今回の不具合は発生しません。
【制限事項】
FPU の未定義命令の使用は禁止されています。使用しないでください。何らかの理由で FPU の未定義
命令を使用せざるを得ない場合は、FPU 未定義命令の前に FCR31 を読み出す cfc1 命令を置いてくださ
い。
【改修】
対象製品の修正予定はありません。
2-14
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-011
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
ライトスルーモードで、特定の条件の下で Store, Load を連続実行した場合
【概要】
ライトスルーモードで Store, Load を連続実行したときに、冗長なライトバックが発生してしまうことが
あります。
【不具合の内容】
ライトスルーモードで I$にヒットした Store, Load 命令を連続実行し、以下の発生条件がすべて成立した
場合に、シングルライトにより書き込み済みのデータを、再度バーストライトで書き込むという冗長な
動作が発生します。冗長は発生しますが、正しいデータが残ります。
【発生条件】
冗長が発生する可能性のある命令の並びは次のようになります。
Store
Load
a) Store がデータキャッシュヒット
b) Store と Load のアドレスが、異なるアドレスだが同じ Index を指している
c) Store と Load のアドレスが、異なる Double Word
d) Store Hit した Way と、FIFO が指している Way(次の置き換え Way)が同一
e) Load がデータキャッシュミス
なお、上記条件を満たす Load と Store の間にある命令が、Store とは Index 依存のない Load 命令のみで、
その Load 命令が命令キャッシュヒット/データキャッシュヒットの場合、同様の冗長動作が発生します。
Store
Load (Store との Index 依存なし) × (1~n 個)
Load
Store 命令と Load 命令の間に、Load 以外の命令があれば、冗長動作は発生しません。
【回避策】
ライトバックモード使用時は発生しません。
【改修】
対象製品の修正予定はありません。
2-15
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-012
対象製品名:
TX49/H3 コア, TMPR4955BFG-200/-300/-333(TX4955B),
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
特定の条件の下で、命令フェッチによる TLB 例外が発生した場合
【概要】
命令フェッチによる TLB 例外の発生直前に実行された mfc0 命令が、特定の条件の元でレジスタの内容
を誤って読み出す場合があります。
【不具合の内容】
命令フェッチによる TLB 例外が発生した場合、例外発生直前に実行された mfc0 命令が Status レジスタ
または Cause レジスタの一部を誤って読み出す場合があります。本来なら例外発生前の値でなければな
らないところを、Status レジスタは EXL を、Cuase レジスタは BD と ExcCode の部分に例外発生後の値
を読み出し、GPR に書き出してしまいます。
【発生条件】
問題が発生する可能性のある命令の並びは次のようになります。
ページ境界に置かれた mfc0 命令の直前に Load/Store/Sync 命令が配置されており、それ以前に実行され
た Load/Store 系命令が終了していない場合で、かつ、引続き TLB mapped 領域の Page 境界を超えて命令
フェッチし TLB 例外が発生した場合。
Load/Store 命令
Load/Store/Sync 命令
MFC0
rt,rd
; rd が Status/Cause の場合
-- page 境界 -nop
; TLB mapped 領域
【回避策】
Status レジスタ、Cause レジスタを読み出す mfc0 命令の直前に nop 命令を挿入してください。また、例
外ハンドラ外で EXL, BD, ExcCode をマスクして使用することで回避できます。
【改修】
対象製品の修正予定はありません。
2-16
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-013
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
Serial I/O において、オーバランエラーをステータ変化割り込みステータスレジスタ(SISCISR)の
“OERS” フィールドを参照することにより検出･処理している場合の不具合。
(ソフトウエアで参照している場合、もしくは DMA/割り込みコントロールレジスタ(SIDICR)の “STIE”
フィールドに “1*****” をセットして、オーバランエラー発生時にステータス変化割り込みが発生する
ように設定している場合)
【概要】
ステータ変化割り込みステータスレジスタ(SISCISR)のオーバランエラー(OERS)フィールドに “0” をラ
イトしても、このレジスタをクリアできません。また、同じレジスタのブレーク検出(UBRKD)フィール
ドに “0” をライトすると、オーバランエラー(OERS)フィールドがクリアされます。
【不具合内容】
本不具合は上記限定条件の元、以下のような内容で発生します。
Serial I/O の初期化後、一度目のオーバランエラーが発生すると、ステータス変化割り込みステータスレ
ジスタ(SISCISR)のオーバランエラー(OERS)フィールドに “1” がセットされます。
1.
不具合 1
OERS フィールドに “1” がセットされた後に、OERS フィールドに “0” をライトしても、このレ
ジスタをクリアできません。このため、一度でもオーバランエラーが発生すると、Serial I/O 内部
に存在するオーバラン検出フラグの状態が OERS フィールドに正確に反映されず、二度目以降の
オーバランエラーは OERS フィールドを参照しても検出できません。
2.
不具合 2
OERS フィールドに “1” がセットされた後に、同じレジスタの UBRKD フィールドに “0” をライ
トすると、OERS フィールドがクリアされてしまいます。
【回避策】
オーバランエラーの検出には DMA/割り込みステータスレジスタ(SIDISR)の UOER フィールドを使用し
てください。(UOER フィールドを使用してオーバランエラー検出･処理を実施している場合、本不具合
の影響はありません。)
オーバランエラー発生時には Serial I/O 全体をソフトウエアリセットする必要がありますが、これが確実
に行われていることを確認してください。ソフトウエアリセットは FIFO コントロールレジスタ
(SIFCR) のソフトウエアリセット(SWRST)フィールドに “1” をセットすることにより実行可能です。
【改修】
対象製品の修正予定はありません。
2-17
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-014
対象製品名:
TMPR4938XBG-300/-333(TX4938)
限定条件:
NAND フラッシュメモリ IPL における一部使用制限
【概要】
NAND フラッシュメモリ IPL(NAND IPL)において、特定条件下での XTLB リフィル例外の処理、
WAITSDRAM(SDRAM 初期化完了待ち)コマンドの動作、NAND フラッシュメモリ上に 2bit 以上の不正
データがある場合の NAND IPL の動作が正常に行われません。
【不具合内容】
1. TX49/H3 コアのステータスレジスタ(CP0.Status)の BEV ビットが 1 のときに、64Bit アドレッシン
グの XTLB リフィル例外が発生すると異常終了します。
2.
IPL 制御情報の定義に使用する WAITSDRAM(SDRAM 初期化完了待ち)コマンドにおいて、ビッグ
エンディアン時に使用した場合、SDRAM のリフレッシュ完了を待たずに終了するときがありま
す。なお、SDRAM のマージンに余裕がある場合は、本現象が発生しないときもあります。
3.
NAND フラッシュメモリにおいて、データ領域の 256 バイトごとに 2bit 以上の不正データが存在
した場合、そのデータをリードした際、NAND IPL は異常終了(特定アドレスでのループ)としませ
ん。正常データと判断して処理を続行します。
【回避策】
1. 64 ビットアドレッシングモードを使用しない場合は問題ありません。64 ビットアドレッシングモ
ードを使用する場合は次の対応を行ってください。ユーザブートプログラム内で当該ステータス
レジスタ(CP0.Status)の BEV ビットを 0 に設定(BEV ビットの初期値は 1)して、NAND IPL 内
(0xBFC_0280)からアクセスする XTLB 例外ベクタではなく、0x8000_0080 の XTLB 例外ベクタを
参照するようにしてください。
なお、XTLB 例外ベクタの詳細については｢TX49/H2, H3, H4, W4 コアアーキテクチャ｣の第 11
章 CPU 例外、および｢TMPR4938 データブック｣の 18.3.3.2 章 CPU 例外発生時のアドレス情報な
どを参照してください。
2.
3.
リトルエンディアンで使用する場合は問題ありません。ビックエンディアンで使用する場合は次
の対応を行ってください。IPL 制御情報に SDRAM の初期化完了待ちを定義する場合は、
WAITSDRAM(SDRAM 初期化完了待ち)コマンドの代わりに WAITTIME(時間待ち)コマンドを使用
してください。WAITTIME コマンドの引数(ループ数)は下記を目安として設定してください。
CPUCLK (MHz)
WAITTIME コマンド引数
実時間
300
10
100nS
200
10
150nS
NAND IPL での対応方法はありません。
参考: NAND フラッシュメモリにユーザブートプログラムを書き込む際、bit エラーが発生して
いないかをチェックしていただくことで、2bit エラーが発生する確率は低くなります。
【改修】
対象製品の修正予定はありません。
2-18
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-015
対象製品名:
TX49/H3 コア, TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号による GBUS の ET コンカレンシ開放機能を利
用している製品に、EJTAG ICE を接続して CFC0 命令または CTC0 命令を実行した場合
【概要】
GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号により、GBUS が外部バスマスタに ET コンカレン
シ開放された状態にあるとき、EJTAG ICE によって CFC0 命令または CTC0 命令が実行されると、不正
な GBSTART 信号のアサートが発生します。
【不具合の内容】
EJTAG ICE による GPR ダンプ機能などでは、TX49 コアのコプロセッサバスサイクルを利用して、GPR
の値を TX49 コア内蔵のデバッグサポートユニットに転送していますが、GREQ/GGNT 信号または
GHPGREQ/GHPGGNT 信号により、GBUS が外部バスマスタへ ET コンカレンシ開放されている間に、
EJTAG ICE によってコプロセッサバスサイクル要求が発行されると、TX49 コアが GBUS のバス権を取
り戻した 1 クロック後に、GRD 信号および GWR 信号のアサートを伴わない不正な GBSTART 信号のア
サートが 1 クロック期間行われます。
本不具合は、GREQ 信号または GHPGREQ 信号のデアサートによるバス権の遷移時だけでなく、
GHAVEIT 信号のデアサートによるバス権の遷移時も発生します。
本不具合が発生した際、アドレスバス出力およびデータバス出力は、発行中のコプロセッサバスサイク
ルのプロトコルに従った値となります。よって、アドレスバス(GAFM35-GAFM0)には CTC0 命令または
CFC0 命令のコード(0x0_40**_****)が出力され、データバス(GDTM63-GDTM0)には CTC0 命令で指定さ
れた GPR の値が出力されます。
なお、EJTAG ICE により発行したコプロセッサバスサイクルは、TX49 コア内部で閉じているバスサイ
クルであるため、コプロセッサバスサイクルであることを示す GCPRD 信号および GCPWR 信号はアサ
ートされません。
2-19
TX49/H3 コア搭載製品使用上の注意事項
【発生条件】
本不具合が発生するのは、以下の条件をすべて満たした場合です。
1.
GREQ/GGNT 信号または GHPGREQ/GHPGGNT 信号を使用した ET コンカレンシ開放機能を利用
している。
2.
EJTAG ICE のファームウエアが、CTC0 命令または CFC0 命令を使用したコプロセッサバスサイク
ルを発行している。
以下の場合、本不具合は発生しません。
1.
バス開放機能を利用しないか、GSREQ/GSGNT 信号または GHPSERQ/GHPSGNT 信号を使用した
ST コンカレンシバス開放機能のみを利用するシステムでは、本不具合は発生しません。
2.
通常、EJTAG ICE が CTC0 命令および CFC0 命令を使用するのは、GPR の値の参照または設定を
行う場合ですが、CP0 内の DESAVE レジスタを介して同様の機能を実現している EJTAG ICE では、
本不具合は発生しません。
以下の場合、本不具合が発生しても影響がありません。
1.
GBUS に接続された外部デバイスが、バスサイクルの開始を認識する条件として、GBSTART 信号
のアサートと同時に GRD 信号または GWR 信号のアサートを参照する設計となっている場合、本
不具合の影響はありません。
2.
GBUS に接続されたすべての外部デバイスが、本不具合発生時に必ず出力されるアドレスバスの
値(0x0_40**_****)以外にマッピングされていれば、本不具合の影響はありません。
外部デバイスの対応による誤動作発生の可能性一覧
外部デバイスの対応
GBSTART
GRD および GWR
GAFM35-GAFM0
－
アドレスマッピング
－
誤動作の可能性
参照している
参照している
参照している
参照していない
デコードしている
0x0_40**_****番地以外
無
参照している
参照していない
デコードしている
0x0_40**_****番地
有
参照している
参照していない
デコードしていない
－
無
有
※ ‘*’ は任意の 16 進数
【回避策】
コプロセッサバスサイクルをユーザーが利用することは禁止されているため、本不具合が発生するのは、
EJTAG ICE が CTC0 命令または CFC0 命令を使用している場合のみです。よって、EJTAG ICE がそれら
の命令を実行する場合、外部バスマスタによる ET コンカレンシのバス開放要求を一時的に停止するこ
とが可能であれば、本不具合は発生しません。
【改修】
対象製品の修正予定はありません。
2-20
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-016
対象製品名:
TX4961XBG-240, TX4962XBG-120
限定条件:
CAN レジスタへのリード･ライトオペレーション中に、特定のモジュールへのアクセスによって割り
込みが発生すると、CAN レジスタに対して誤ったデータが読み書きされる場合がある。
【概要】
以下のモジュールへのライトアクセスの直後に TX49 コアが CAN アドレスをアクセスすると、誤ったデ
ータが CAN レジスタに読み書きされるか、TX49 データバスエラー(DBE)例外が発生する場合がありま
す。
グラフィックディスプレイコントローラ(GDC)、フレームグラバ(FG)、グラフィックアクセラレータ
(GA)、NAND Flash コントローラ(NANDFC)、割り込みコントローラ(INTC)、拡張シリアルインタフ
ェース(ESEI)、チップコンフィグレーションレジスタ(CCR)、Media-LB インタフェース(MLB)、およ
び特定条件での外部 DDR メモリ
他のバスマスタ(DMAC、MLB)による上記モジュールへのライトアクセスでは問題は発生しません。
【不具合内容】
以下のような命令シーケンスが TX49 によって実行されるとき、不具合が発生します。
1. ストア命令
2.
CAN アドレスへのロード/ストア命令
下記の条件の 1 つが成立すると、CAN へのアクセスで不具合が起こります。
(1) 上記の｢ストア命令｣は以下のモジュールに対するストア
GDC、FG、GA、NANDFC、INTC、ESEI、CCR、MLB
(2) 上記の｢ストア命令｣は外部 DDR メモリのアンキャッシュ領域へのストア
(3) 上記の｢ストア命令｣は外部 DDR メモリのキャッシュ領域へのストアで、かつ CP0 がライト
バックに設定されていない
注: 上記のシーケンスは、TX49 によって実行されるアセンブラコードに適用されます。
【回避策】
CAN モジュールへのアクセスを、最適化や順序の入れ替えが起きないようにした下記のアセンブラコー
ドで置き換えてください。
1. TX49 の割り込みをディスエーブル
2.
SYNC 命令を実行
3.
CAN モジュールへのアクセスを実行
4.
TX49 の割り込みをイネーブル
【改修】
対象製品の修正予定はありません。
2-21
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-017
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
外部バスインタフェースから外付けのデバイスに、ページモードでページ境界を跨るアクセスを行っ
た場合
【概要】
外部バスインタフェースから外付けのデバイスへのページモード(EBCCRn.PM=00 以外)でのアクセスで、
アクセス途中にページ境界を跨ってしまった場合、跨った先頭のデータのアクセスにウェイトが正しく
入りません。
【不具合内容】
ページモードでは、最初のデータのウェイト時間は EBCCRn.WT で指定し、2 番目以降のデータのウェ
イト時間は EBCCRn.PWT で指定します。しかし、アクセス中にページ境界を跨った先頭データには、
EBCCRn.WT が入らずに、EBCCRn.PWT のウェイトのままでアクセスしてしまうことになります。
外部バスコントローラ(EBUSC)をページモードに設定した場合、バスマスタ(CPU,DMA コントローラ,
または PCI コントローラ)が外部バスをバーストアクセスすると、EBUSC はページモードで動作します。
ページサイズとしては、4,8,16 ページの 3 通り選択できます。EBUSC は先頭アドレスをインクリメント
しながら指定したページサイズ分のデータをアクセスします。これをバスマスタからのアクセスのバー
ストサイズになるまで繰り返します。
このため、先頭アドレスによっては、ページ境界を跨いだアドレスで、EBCCRn.PWT で指定されたウェ
イト時間でのアクセスを行ってしまうことがあります。
ページ境界を跨る。
CE*
ADDR[19:3]
ADDR[2:0]
…..0000
…..0001
100
101
110
111
000
001
010
4444
5555
6666
7777
xxxx
9999
AAAA
BBBB
PWT
PWT
PWT
PWT
011
OE*
DATA[15:0]
WT
PWT
PWT
NOR のページ境界を跨ったが、ウェイトが WT
にならない(PWT になってしまう)。このため、
NOR のアクセスタイムを満足できずに、データ
を正しくリードできない。
2-22
PWT
※ 図の信号は TX4937 の場合
TX49/H3 コア搭載製品使用上の注意事項
【回避策】
1. TX49 コア使用上の制約、
TX49 コアをクリティカルワードファーストで使用する場合は、外部バスコントローラを下記の設
定の組合せで使用しないでください。
(1) EBCCRn.BSZ=11(8 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)
(2) EBCCRn.BSZ=10(16 ビットバス幅)かつ EBCCRn.PM=10(8 ページモード)
(3) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=01(4 ページモード)
TX49 コアのバーストアクセスは、すべて 4 バーストでアドレスは 8byte 境界になっています。そ
のため、問題となるのはページサイズが 16 バイト、つまり上記の 3 つの設定の時になります。
2.
PCI コントローラ使用上の制約
PCI コントローラがマスタとなり外部バスにバーストアクセスするような場合(PCI バス上のイニ
シエータから外部バスに対して、メモリ空間 n(n=0,1,2) を使用して PCI ターゲットアクセスを行
う場合)、外部バスコントローラを下記の設定の組合せで使用しないでください。
(1) EBCCRn.BSZ=11(8 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)
(2) EBCCRn.BSZ=10(16 ビットバス幅)かつ EBCCRn.PM=10(8 ページモード)
(3) EBCCRn.BSZ=10(16 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)
(4) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=01(4 ページモード)
(5) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=10(8 ページモード)
(6) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)
3.
DMA コントローラ使用上の制約
DMA コントローラから外部バスにバースト転送するような場合、外部バスコントローラを下記の
条件で設定してください。外部バスに対してバースト転送が発生しない場合は、これら制約はあ
りません。
(1) EBCCRn.BSZ=11(8 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)、
(2) EBCCRn.BSZ=10(16 ビットバス幅)かつ EBCCRn.PM=10(8 ページモード)、
(3) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=01(4 ページモード)
の場合
i)
ソースアドレス(DMSARn)の設定値を 16byte アドレス境界にする。
ii)
デスティネーションアドレス(DMDARn)の設定値を 16byte アドレス境界にする。
iii) DMA チェーンアドレス(DMCHARn) の設定値を 16byte アドレス境界にする。
iv) 転送バイト数をダブルワードの整数倍に設定する(DMACNTRn[2:0]=000)。
(4) EBCCRn.BSZ=10(16 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)、
(5) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=10(8 ページモード)
の場合
i)
ソースアドレス(DMSARn)の設定値を 32byte アドレス境界にする。
ii)
デスティネーションアドレス(DMDARn)の設定値を 32byte アドレス境界にする。
iii) DMA チェーンアドレス(DMCHARn)の設定値を 32byte アドレス境界にする。
iv) 転送バイト数をダブルワードの整数倍に設定する(DMACNTRn[2:0]=000)。
2-23
TX49/H3 コア搭載製品使用上の注意事項
(6) EBCCRn.BSZ=01(32 ビットバス幅)かつ EBCCRn.PM=11(16 ページモード)
の場合
i)
ソースアドレス(DMSARn)の設定値を 64byte アドレス境界にする。
ii)
デスティネーションアドレス(DMDARn)の設定値を 64byte アドレス境界にする。
iii) DMA チェーンアドレス(DMCHARn)の設定値を 64byte アドレス境界にする。
iv) 転送バイト数をダブルワードの整数倍に設定する(DMACNTRn[2:0]=000)。
【改修】
対象製品の修正予定はありません。
2-24
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-018
対象製品名:
TX4961XBG-240, TX4962XBG-120
限定条件:
CAN モジュールにおいて、保留中の送信要求をキャンセルするためのアボート要求の処理結果を示す
フラグが誤ってセットされる場合がある。これによって、割り込みの生成も影響を受ける。
【概要】
例外的な状況で、保留になっている CAN メッセージを破棄するために、アボート機能を使うことがで
きます。
この機能は、上に掲げた製品で正しく動作しますが、AA フラグ、TA フラグが誤ってセットされる場合
があります。
対応する TRS ビットをセットすることで、CAN メッセージの送信が準備されます。メッセージを送信
する必要がなくなった場合、対応する TRR ビットをセットすることで、送信要求を削除することができ
ます。
ISO11898 の仕様により、CAN バス上で通信を開始してしまったメッセージを停止することは認められ
ていません。唯一、アービトレーションに負けた場合とバス上でエラーが発生した場合に、通信開始前
のメッセージを破棄することができます。
CAN バス上でのプロトコルは正しく扱われ、本制限によって影響を受けることはありません。
【不具合の内容】
送信要求から CAN バスアクセス開始までの所要時間は、一般的に予測不可能です。そのため、アボー
ト要求が成功する場合と、間に合わずに失敗する場合があります。
メッセージが既に CAN バス上に送り出されている場合、ISO11898 の仕様により、ストップさせること
は認められていません。
この場合の正しい動作は、TA ビットを 1 にセットし、AA ビットは 0 のままであることです。
アボートが成功した場合、これらのフラグは全てのメールボックスの状態を正しく示します。メッセー
ジが既に送り出されており、アボートが失敗した場合、メールボックス 0～13 に対するフラグは誤った
状態を示しています。これらのメールボックスに対応するフラグの TA ビットは 1 にセットされず、AA
ビットは 1 にセットされます。
割り込み処理は、フラグの状態に直接依存します。すなわち、割り込みも誤った状態を表しています。
メッセージがバス上にあるにもかかわらず、TRR ビットをセットした直後に割り込みが発生してしまい
ます。
アボートが失敗した場合に誤ったフラグが読み出されるということは、CPU はメッセージがアボートさ
れたと認識するが、実際には送信されているということです。
アボートに失敗したとき、プログラムが新しいデータをメールボックスに書き込むと、この新しいデー
タは、アボートしようとして失敗したメッセージの後に正しく送信されます。キャンセルできたと誤っ
て認識されている前のメッセージも正しく送信完了します。
システム的には、特別な問題は発生しません。
メールボックス 14 については、アボート機能に関わるフラグは正しく動作します。
以下の場合を区別する必要があります。
1. メッセージが CAN バス上に送り出される前に、アボート要求が発生した。
2.
アボート要求が発生したが、メッセージは既に CAN バス上にあり、送信は完了する。
3.
アボート要求が発生したときには、メッセージは既に CAN バス上にあるが、アービトレーション
に負けた。
4.
アボート要求が発生したが、送信は妨げられ、エラーフレームが CAN バス上にある。
2-25
TX49/H3 コア搭載製品使用上の注意事項
1、3 および 4 の場合は正しく動作します。2 の場合、メールボックス 0～13 に対するフラグが誤った状
態を示します。
【回避策】
アボート処理が重要なアプリケーションの場合、メールボックス 14 を使用してください。このメールボ
ックスに対するフラグは正しく動作します。
【改修】
対象製品の修正予定はありません。
2-26
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-019
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
DMA コントローラのデュアルアドレスバースト転送において、アドレス/カウントレジスタ設定値が
8byte 境界/8byte の倍数以外の転送を行った場合
【概要】
アドレス/カウントレジスタ設定値が 8byte 境界/8byte の倍数以外のデュアルアドレスバースト転送にお
いて、データシートに記載されていない制約事項があります。
【不具合の内容】
アドレス/カウントレジスタ設定値が 8byte 境界/8byte の倍数以外のデュアルアドレスバースト転送を実
行する場合、以下の制約事項を満たす必要があります。
1.
DMCCRn.USEXFSZ 設定値は‘0’
2.
使用するチャネルと同じ DMA コントローラの他チャネルでのデュアルアドレスバースト転送禁
止
例) DMAC0 のチャネルを使用する場合は、DMAC0 の他チャネルはデュアルアドレスバースト
転送不可
(デュアルアドレスシングル転送/シングルアドレス転送は可)
DMAC1 は制限無し
(DMAC0 と DMAC1 は独立したコントローラです。)
デュアルアドレスバースト転送でのチャネルレジスタ設定制約
DMSARn[2:0]
転送設定サイズ
(DMCCRn.XFSZ)
4/8 ダブルワード
(DMMCR.FIFUM
[n]=1)
‡:
DMDARn[2:0]
DMSAIRn DMSAIRn DMDAIRn DMDAIRn
DMCCRn. DMCCRn.
の設定値の設定値の設定値の設定値 DMSAIRn DMDAIRn DMCNTRn REVBYTE USEXFSZ
が 0 以上のがマイナが 0 以上のがマイナ
場合
スの場合
場合
スの場合
000
111
000
111
8/0/-8
8/-8 ‡
***
–
***
–
8
8
–
***
–
***
-8
-8
000
***
0/1
0/1
0
0
0
0
デスティネーションバースト禁止ビット (DMCCRn.DBINH) をセットしたときは、8, 0, -8 が指定できます。
【回避策】
DMA コントローラの仕様のため、回避策はありません。
【改修】
対象製品の修正予定はありません。
2-27
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-020
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
DMA コントローラのデュアルアドレスバースト転送において、アドレス/カウントレジスタ設定値が
8byte 境界/8byte の倍数以外の転送を行った場合
【概要】
アドレス/カウントレジスタ設定値が 8byte 境界/8byte の倍数以外のデュアルアドレスバースト転送にお
いて、レジスタ設定値が特定の条件を満たすと DMA コントローラが誤動作します。
【不具合の内容】
本不具合は、以下の条件をすべて満たす場合に発生します。
1.
DMCNTRn が 0x100 以上で、DMCNTRn[7:0]が 0xfa～0xff
2.
DMSARn[2:0]と DMCNTRn[2:0]を足した値が 9 以上
3.
- DMCCRn.XFSZ が 4DW かつ DMSAIRn/DMDAIRn が 8 の場合
DMSARn[4:0]が 0x17 以下
- DMCCRn.XFSZ が 8DW かつ DMSAIRn/DMDAIRn が 8 の場合
DMSARn[5:0]が 0x37 以下
- DMCCRn.XFSZ が 4DW かつ DMSAIRn/DMDAIRn が-8 の場合
DMSARn[4:0]が 0x08 以上
- DMCCRn.XFSZ が 8DW かつ DMSAIRn/DMDAIRn が-8 の場合
DMSARn[5:0]が 0x08 以上
条件 2.の表
DMSARn[2:0]
DMCNTRn[2:0]
000
001
010
011
100
101
110
111
000
–
–
–
–
–
–
–
–
001
–
–
–
–
–
–
–
–
010
–
–
–
–
–
–
–
NG
011
–
–
–
–
–
–
NG
NG
100
–
–
–
–
–
NG
NG
NG
101
–
–
–
–
NG
NG
NG
NG
110
–
–
–
NG
NG
NG
NG
NG
111
–
–
NG
NG
NG
NG
NG
NG
条件 3.の表
DMCCRn.XFSZ
DMSAIRn/DMDAIRn
8
-8
4DW
DMSARn[4:0]≦0x17
DMSARn[4:0]≧0x08
8DW
DMSARn[5:0]≦0x37
DMSARn[5:0]≧0x08
2-28
TX49/H3 コア搭載製品使用上の注意事項
【回避策】
不具合発生条件が成立しないように、DMA 転送を分割してください。
例) 不具合発生条件成立時のカウントレジスタ設定値が 0x2ff の場合
- サイズ 0x2f7 と 0x8 の 2 回の DMA 転送に分割
or
- サイズ 0x2f7 の DMA 転送とサイズ 0x8 の CPU での転送に分割
【改修】
対象製品の修正予定はありません。
2-29
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-021
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
限定条件:
SIO(UART)通信でブレーク検出機能を使用し、オープンドレインイ状態を使用する場合
【概要】
SIO(UART)機能をオープンドレイン状態で使用し、且つ、ブレーク検出機能を使用した場合、対象製品
では、ブレーク送信が正常に行われないため、送信先で正しい転送ステータスを知ることができません。
【不具合の内容】
本不具合は、以下の条件をすべて満たす場合に発生します。
1. SIO(UART)通信でブレーク検出機能を使用している
2.
ラインコントロールレジスタ（SILCR）のオープンドレインイネーブルビット(UODE: bit13）を 1’b1
（オープンドレイン出力）に設定した場合
※オープンドレインを使用するのは以下の場合です。
(1)マルチコントローラシステムで使用する場合
(2)シングルコントローラシステムで使用し、且つ、出力信号をシステム上でプルアップして
いる場合
【回避策】
ブレーク送信時に限り、オープンドレインイネーブルビット(UODE)をディセーブルにしてください。
[ブレーク送信開始]
[SIFLCR].TBRK ←1’b1・・・ブレーク送信をイネーブルにする
[SILCR].UODE ←1’b0・・・オープンドレインを一旦ディセーブルにする
[ブレーク送信停止]
[SILCR].UODE ←1’b1・・・オープンドレインをイネーブルに戻す
[SILCR].TBRK ←1’b0・・・ブレーク送信をディセーブルにする
【改修】
対象製品の修正予定はありません。
2-30
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-022
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
SIO(UART)で、FIFO コントロールレジスタ(SIFCR)のソフトウエアリセットビット(SWRST)を使用し
て、ソフトウエアリセットを実行した場合
【概要】
SIO(UART)は、FIFO コントロールレジスタ(SIFCR)のソフトウエアリセットビット(SWRST:bit15)を 1’b1
にすることで、SIO(UART)全体のソフトウエアリセットが可能ですが、ソフトウエアリセットの完了前
に SIO(UART)内の任意のレジスタ(*1)にアクセスすると、バスサイクルがハングアップし、バスエラー
となります。
(*1)SWRST ビットの状態をポーリングした場合も本不具合の影響を受けます。
【不具合の内容】
以下の条件を満たす場合、本不具合が発生する可能性があります。
FIFO コントロールレジスタ(SIFCR)のソフトウエアリセット(SWRST)を 1’b1 セットし、ソフトウエアリ
セットを実行した場合
本不具合が発生した場合、バスサイクルがハングアップし、バスエラーとなります。
ソフトウエアリセット中
開始
終了
SIO(UART)へアクセスするとバスエラーが発生
SIO(UART)へのアクセス可能
時間
【回避策】
ソフトウエアリセット及びソフトウエアリセット後の SIO(UART)へのアクセスは以下のような手順で実
施してください。
1) [SIFCR].SWRST に 1’b1 をライトする
2) UART にアクセスする場合は、1)の後、6 サイクル以上経過してからアクセスする
[参考]
ソフトウエアリセット設定後、6 サイクル以上の間隔を空ければどのような方法でも本不具合は回避可
能です。間隔を空けるには、UART 以外の任意のレジスタやメモリへアクセスするといった方法があり
ます。
【改修】
対象製品の修正予定はありません。
2-31
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-023
対象製品名:
TX4961XBG-240、TX4962XBG-120
限定条件:
ESIE をスレーブモードで使用し、空の送信バッファにデータが書き込まれた場合
【概要】
ESEI をスレーブモードで使用する場合、毀損したデータが外部のマスタに送信されることがあります。
【不具合の内容】
ESEI がスレーブモードで送信バッファが空の時、データを ESEI の SEDER レジスタまたは SEDR レジ
スタに書き込むのと同時に外部マスタにより SSI 端子が有効化されると、1 ビットの誤りを含んだデー
タが外部マスタに送信されることがあります。この場合、送信しようとするデータに関わらず、最初に
送信されるビットが論理 1 になります。このビットが LSB か MSB かは、SECR0 レジスタの SBOS ビッ
トの設定によります。
【発生条件】
本不具合が発生するのは、以下の条件をすべて満たした場合です。
1.
ESEI をスレーブモードで使用している。
2.
ESEI の送信バッファが空である。
3.
外部マスタがスレーブ選択入力信号 (SSI)を有効化した。
2.
SSI が有効化されてから 3 systemclock 以内にデータが ESEI の SEDR レジスタまたは SEDER レジ
スタに書き込まれた。
【回避策】
送信バッファが空のとき、送信データの前にアイドルデータ（バッファが空のときに送信されるデータ
と同一、例えばデータが 8 ビット長の場合 0xFF）を先行させる必要があります。
ソフトウエアは、先行するアイドルデータの送信が完了する前に、最初の送信データを SEDR レジスタ
または SEDER レジスタに書き込まなければなりません。
【改修】
対象製品の修正予定はありません。
2-32
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-024
対象製品名:
TX4961XBG-240
限定条件:
DDR-SDRAM コントローラを 32 ビットモードで使用する場合
【概要】
DDR-SDRAM コントローラを 32bit モードで使用（チップコンフィグレーションレジスタの M32SEL を
1 に設定）する場合、SDRAM タイミングレジスタの RASL を 2 周期（3’b010）とすると動作不具合を引
き起こす場合があります。
【不具合の内容】
システムのハングアップ、表示画像のちらつき、画像に黒線が入るなどの現象が起きる場合があります。
【回避策】
SDRAM タイミングレジスタの RASL フィールド（ビット 12:10）の設定を 3 周期（3’b011）としてくだ
さい。
【改修】
対象製品の修正予定はありません。
2-33
TX49/H3 コア搭載製品使用上の注意事項
発行番号: ERT-TX49H3-025
対象製品名:
TMPR4937XBG-300/-333(TX4937), TMPR4938XBG-300/-333(TX4938)
TX4961XBG-240, TX4962XBG-120
限定条件:
SIO の CTS を使用して HW フロー制御を行う場合
【概要】
SIO の CTS 機能を使用して HW フロー制御を行う場合、以下の 2 つの状態で、不要なデータが送信され
ることがあります。
・次に送信するデータが送信 FIFO にある状態であり、STOP ビット送信中に CTS がアサート
された場合
・送信 FIFO へデータセット後、CTS がアサートされた場合
【回避策】
• TX4937、TX4938
CTS による HW フロー制御を使用しない。
[UAnFLCR].TRS を 0 に設定し、機能を無効として下さい。
CTS による HW フロー制御を使用する場合には、以下 a), b) 両方の制約を守って下さい。
a) 送信 FIFO にデータを 2 個以上置かないようにして下さい。
[UAnFCR].TDIL=“01”にすることで、送信 FIFO にデータが１個ある時にバッファフ
ルの状態になります。
b) 送信 FIFO にデータを設定する時は、FIFO が Empty であること、及び CTS が“L”の
状態であることを確認してから行って下さい。
FIFO の状態は、[UAnDISR].TDIS または、送信 FIFO 割込みで確認出来ます。
CTS の状態は、[UAnSCISR].CCTS で確認出来ます。
•
TX4961、TX4962
CTS 機能を使用しないで下さい。
【改修】
対象製品の修正予定はありません。
2-34
TX49/H3 コア搭載製品使用上の注意事項
付録 A
変更履歴
発行年月日
変更履歴
Revision
2003 年 3 月 13 日
Rev. 0.1
－
2003 年 9 月 2 日
Rev. 0.2
－
2004 年 1 月 8 日
Rev. 0.3
－
2004 年 9 月 28 日
Rev. 1.0
－
2005 年 12 月 26 日
Rev. 1.1
－
2006 年 8 月 9 日
Rev. 1.2
－
2007 年 1 月 19 日
Rev. 1.3
－
2007 年 5 月 15 日
Rev. 1.4
ERT-TX49H3-016 を追加
対象製品に (P.1~2 参照) TX4961XBG-240, TX4962XBG-120 を追加
2007 年 9 月 6 日
Rev. 1.5
ERT-TX49H3-017 を追加
2008 年 6 月 19 日
Rev. 1.6
ERT-TX49H3-018, ERT-TX49H3-019, ERT-TX49H3-020 を追加
2011 年 1 月 25 日
Rev. 1.7
ERT-TX49H3-021, ERT-TX49H3-022, ERT-TX49H3-023, ERT-TX49H3-024,
ERT-TX49H3-025 を追加
A-1
TX49/H3 コア搭載製品使用上の注意事項
A-2
TX49/H3 コア搭載製品使用上の注意事項 Rev. 1.7
発行年月日
2011年1月
発
株式会社東芝セミコンダクター社
行
発行協力
東芝ドキュメンツ株式会社
編
ロジック LSI 応用技術部
旧版: BFJ0013D
集
2011.1
BFJ0013E
製品取り扱い上のお願い
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報等、本資料の掲載内容は、技術の進歩などにより予告なしに変更されることがあります。
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得て本資料を転載複製する場合でも、記載内容に一切変更を加えたり、削除したりしないでください。
• 当社は品質、信頼性の向上に努めていますが、半導体製品は一般に誤作動または故障する場合があります。
本製品をご使用頂く場合は、本製品の誤作動や故障により生命・身体・財産が侵害されることのないよう
に、お客様の責任において、お客様のハードウェア・ソフトウェア・システムに必要な安全設計を行うこ
とをお願いします。なお、設計および使用に際しては、本製品に関する最新の情報（本資料、仕様書、デ
ータシート、アプリケーションノート、半導体信頼性ハンドブックなど）および本製品が使用される機器
の取扱説明書、操作説明書などをご確認の上、これに従ってください。また、上記資料などに記載の製品
データ、図、表などに示す技術的な内容、プログラム、アルゴリズムその他応用回路例などの情報を使用
する場合は、お客様の製品単独およびシステム全体で十分に評価し、お客様の責任において適用可否を判
断してください。
• 本製品は、一般的電子機器（コンピュータ、パーソナル機器、事務機器、計測機器、産業用ロボット、家
電機器など）または本資料に個別に記載されている用途に使用されることが意図されています。本製品は、
特別に高い品質・信頼性が要求され、またはその故障や誤作動が生命・身体に危害を及ぼす恐れ、膨大な
財産損害を引き起こす恐れ、もしくは社会に深刻な影響を及ぼす恐れのある機器（以下“特定用途”とい
う）に使用されることは意図されていませんし、保証もされていません。特定用途には原子力関連機器、
航空・宇宙機器、医療機器、車載・輸送機器、列車・船舶機器、交通信号機器、燃焼・爆発制御機器、各
種安全関連機器、昇降機器、電力機器、金融関連機器などが含まれます。本資料に個別に記載されている
場合を除き、本製品を特定用途に使用しないでください。
• 本製品を分解、解析、リバースエンジニアリング、改造、改変、翻案、複製等しないでください。
• 本製品を、国内外の法令、規則及び命令により、製造、使用、販売を禁止されている製品に使用すること
はできません。
• 本資料に掲載してある技術情報は、製品の代表的動作・応用を説明するためのもので、その使用に際して
当社及び第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありません。
• 別途、書面による契約またはお客様と当社が合意した仕様書がない限り、当社は、本製品および技術情報
に関して、明示的にも黙示的にも一切の保証（機能動作の保証、商品性の保証、特定目的への合致の保証、
情報の正確性の保証、第三者の権利の非侵害保証を含むがこれに限らない。）をしておりません。
• 本製品、または本資料に掲載されている技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あ
るいはその他軍事用途の目的で使用しないでください。また、輸出に際しては、
「外国為替及び外国貿易法」
、
「米国輸出管理規則」等、適用ある輸出関連法令を遵守し、それらの定めるところにより必要な手続を行
ってください。
• 本製品は、外国為替及び外国貿易法により、輸出または海外への提供が規制されているものです。
• 本製品の RoHS 適合性など、詳細につきましては製品個別に必ず弊社営業窓口までお問合せください。本
製品のご使用に際しては、特定の物質の含有･使用を規制する RoHS 指令等、適用ある環境関連法令を十分
調査の上、かかる法令に適合するようご使用ください。お客様がかかる法令を遵守しないことにより生じ
た損害に関して、当社は一切の責任を負いかねます。

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