アプリケーション・ノート（PDF）

Application Note for PCIe to SDXC Host Controller
On Stellarton Platform
R 1.0
はじめに
このアプリケーション・ノートは、Stellarton プラットフォームの PCIe と SDXC ホストコントローラ
の実装について述べています。 PCIe と SDXC ホストコントローラの主な機能は、ホストの
Intel プロセッサに SDXC カードをインターフェイスすることです。 PCIe と SDXC ホストコントロ
ーラは、Stellarton プラットフォーム上の Altera Arria II EP2AGXE6XX FPGA に実装されており
ます。
本ドキュメントは、特に以下の項目について記述しております。：
• Stellarton プラットフォーム上の PCIe と SDXC ホストコントローラの試験環境
• PCIe バス及び SDXC カードの概要
• PCIe インターフェイス及び SDXC ホストコントローラの機能
• テスト機器 (Stellarton MCP が搭載された RVP)
PCIe と SDXC ホストコントローラの
ホストコントローラの試験環境
Stellarton MCP 試験環境の PCIe と SDXC ホストコントローラは、第 1 図に示すように Altera
PCIe ハードコア、 PIO モジュール及び SDXC コントローラで構成されています。ホスト・プロ
セッサ(Stellarton MCP 上の Intel E600 )は、BAR0 スペースのメモリ・サイクルで SDXC カード
にアクセスいたします。
SDXC
SDXC
Card
Interface
SDXC/SDIO
Controller
User
Tranx
Interface
PIO
Module
TLP
Interface
Altera
Arria II GX
PCIE Hard
IP Core
PCIe
Interface Intel Atom
E600
Processor
Altera Arria II GX EP2AGXE6XX FPGA
Stellarton MCP
第 1 図： PCIe to SDXC ホストコントローラのテスト・セットアップ
ホストコントローラのテスト・セットアップ
• Altera PCIe コア
PCIe コアは、基本仕様 v1.1 階層モデルの PCI Express プロトコルスタックで構成されており、
トランザクション、データリンク及び Altera Arria II FPGA デバイスでハード化された物理層から
なります。 Altera PCIe コアは、TLP インターフェイスを介して PIO モジュールに接続します。
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• PIO モジュール
PIO モジュールは、プログラム IO モジュールです。 PIO 設計は、トランザクション・インターフェ
イス側の PCI Express コアのエンドポイントとインターフェイスし、モジュールのユーザー・イン
ターフェイス側のメモリ・トランザクション用のリード/ライト・トランザクションでパケットを受信し、
これに応答します。PIO モジュールはまた、SDXC ホストコントローラインターフェイス側で、
割り込みが起きた場合はいつでも PCIe エンドポイントに転送することにより、旧式のＭＳＩ割り
込みをサポートします。
• SDXC ホストコントローラ
バージョン 3.0 の SDXC ホストコントローラが、PIO のユーザー・インターフェイス側に実装され
ています。 SDXC ホストコントローラは、ホストインターフェイスモジュール、コマンドパスと
データパス及び送信＆受信パスの同期 FIFO モジュールで構成されています。
ホスト・プロセッサは、I/O リード/ライトコマンドで SDXC にアクセスすることが出来ます。
SDXC ホストコントローラユニットは、32 ビットのユーザースレーブインターフェイスをサ
ポートしております。プロセッサは、I/O リード/ライトコマンドでユニットにアクセスできます。
SDXC バスの通信は、コマンド及びデータビットストリーム（スタート・ビットで始まり、ストップ・ビ
ットで終了）に基づき行われます。32 ビット幅、256 段の同期 FIFO は、送信及び受信の両方
向を行います。
PCIe バスの概要
バスの概要
PCI Express は、将来の多様なコンピューティング、コミュニケーションプラットフォーム用に作
られた、高性能の汎用シリアル I/O です。基本的な PCI Express リンクは、送信差分信号ペ
ア及び受信差分信号ペアの二つで構成されています。 PCI Express は、コンポーネント間の
情報のやりとりにパケットを使用しています。パケットは、送信コンポーネントから受信コンポ
ーネントに情報を渡すため、トランザクション及びデータリンク・レイヤで作成されます。送信
パケットは、他のレイヤを通して流れるので、そこでそのレイヤでの処理に必要な情報が追加
します。受信サイドでは、その逆の処理が行われ、パケットは物理レイヤの形式からデータリ
ンク・レイヤの表現形式に変換され、最終的には受信デバイスのトランザクション・レイヤで処
理できる形式に変換されます。 PCI Express アーキテクチャは、より大きな帯域幅をサポート
するよう 2.5 GHz クロックのシリアル・インプット/アウトプットを使用しております。
SDXC
SDXC
SDXC ホストコントローラは、32 ビットのユーザースレーブインターフェイスをサポートしてい
ます。プロセッサは、リード/ライトコマンドで SDXC ユニットにアクセスすることが出来ます。
SDXC バスの通信は、コマンド及びデータビットストリーム（スタート・ビットで始まり、ストップ・ビ
ットで終了）に基づき行われます。
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SDXC は、クロック、コマンド及び4つのデータラインの6本のチャンネルがあります。
データは、データラインを通じてカードからホストあるいはその逆の送信が出来ます。
コマンドは、操作を開始するトークン信号であり、ホストからＣＭＤラインでSDXCカード
に順次送られます。
レスポンスは、その前に受信したコマンドに対する応答としてSDXCカードからホストに
送られるトークン信号であり、同様にデータラインを通じて送信されます。
Altera PCIe インターフェイスの
インターフェイスの機能
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Stellarton MCP 上に Altera Arria II EP2AGXE6XX FPGA の PCIe ハード IP を使用
Altera PCIe コアは、 PCI express 基本仕様 v1.1 階層化モデルに準拠
旧式のエンドポイント・ポート x1 レーンをホストに接続
100Mhz PCIe レファレンスクロック
BAR0 は、256ＫＢの 6 つの BAR の中で 32 ビットプリフェッチ出来ないメモリとして設定。
64 ビットの内部データパス
コアは、物理レイヤ、データリンク・レイヤ及びトランザクション・レイヤを実装
割り込み用の MSI 及び INTX エミュレーションをサポート
最大 128 バイトまでのトランザクション・ペイロードをサポート
SDXC
SDXC ホストコントローラの
ホストコントローラの機能
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32 ビットのユーザースレーブインターフェイスをサポート
SD/SDIO の 1 ビット/4 ビットモードをサポート
受信したレスポンスを蓄えるバッファー及びコマンド・インデックス、引数を蓄えるコマン
ドバッファー
リード、ライトともに、32 ビット幅、256 段の同期ＦＩＦＯの送受信をサポート
レスポンス及びデータのタイムアウト・モニター
脱着ロジックを用いたカード着脱モニター
SDXC 操作に必要な、200 KHz、25 MHz、 50 MHz、 100 MHz のクロック周波数をサポ
ートし、周波数はレジスタで変更が可能
以下の UHS –I 操作モードをサポート.
o DS – 25MHz 3.3V の信号伝達まで可能なデフォールトスピードモード
o HS – 50MHz 3.3V の信号伝達まで可能な高速モード
o SDR12 – 25MHz 1.8V の信号伝達まで可能な SDR
o SDR25 – 50MHz 1.8V の信号伝達まで可能な SDR
o SDR50 – 100MHz 1.8V の信号伝達まで可能な SDR
o DDR50 –50MHz 1.8V の信号伝達まで可能な DDR
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ソフトウエアドライバ開発
ドライバ開発の
開発の概要：
概要：
• ドライバ開発に Linux カーネル 2.6.24 を使用。ドライバは、モジュールとして Linux カー
ネルに登録
• 現在、Linux 2.6.24 のＳＤドライバは、 SD 仕様 v2.0 をサポート。 FPGA にあるＳＤコ
ントローラ・コアをサポートする SD ホストコントローラドライバは、SD 仕様 v3.0 で
開発。 Linux の SD バスドライバも、SD 仕様 v2.0 から SD 仕様 v3.0 への変更に伴
い、修正する必要があります。(基本的には、SDXC カードのサポート用に幾つかのコ
マンドを追加)
テスト機器
テスト機器
Intel の RVP (Reference Validation Platform)テスト機器は、第 2 図に示すように Stellarton
MCP、各種のパーソナリティ・カードのインターフェイスに使用する二つの HSMC コネクタイン
ターフェイス(HSMCA 及び HSMCB)及びその他のシステムボードコンポーネントで構成され
ています。全てのボードコンポーネントの詳細については、
447729_FoxBrookUserMan_447729_Rev0_91.pdf に記述しております。
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Stellarton MCP
HSMCB コネクタ
FPGA プログラム用の USB Byte Blaster コネクタ
USB Byte Blaster ケーブル
電源スイッチ S9F2
予備スイッチ S9E4
VGA 表示用の PCIe グラフィックカード
キーボード、マウス等用の USB スロット
Arria コンフィギュレーション実施済の LED
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第 2 図：Stellarton MCP 実装の
実装のＲＶＰ（ Reference Validation Platform）
Platform）
Stellarton のマルチ-チップパケーッジは、Atom E600 プロセッサ及び Arria II GX65 FPGA で
構成されています。FPGA は MCP の中にあり、PCIe リンクを介して Atom E600 プロセッサに
接続されています。 Stellarton FPGA I/O は、Fox Brook RVP にある二つの HSMC コネクタに
配線されています。Pictou パーソナリティ・カードは、HSMCB コネクタに接続されています。
SD flash は、第３図の様に HSMCB コネクタを用いて Stellarton プラットフォームに接続します。
Pictou パーソナリティ・カードのコンポーネントは、以下の通りです。
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1. SDXC コネクタ
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第３図： Pictou パーソナリティ・カード
デモ用
デモ用ソフトウエアのセットアップ
ボードのセットアップ及びＦＰＧＡのプログラミングについては、Fox Brook 開発キットユーザ
ー・マニュアルの第５章を参照してください。
リソースの利用
リソースの利用
PCIe to SDXC コントローラ設計は、Altera Arria II GX を対象としており、下表はそのデバイ
ス利用状況を要約したものです。
表１：デバイス利用
デバイス利用 (Altera Arria II GX ファミリー)
ファミリー)
IP
PCIe to
SDXC
controller
ファミリー
Arria II
GX
デバイス
ALUT
ロジック・
レジスタ
EP2AGXE6
XX
1,792
1617
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IOB
23
ブロック・
メモリ
ビット
16,384
PCIe
ハード
IP ブロ
ック
P
L
L
1
1
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付録 A
参考文書
447729_FoxBrookUserMan_447729_Rev0_91.pdf
464895_E6x5C_EP2AGXE6XXFPGA_pin_mapping_r1.0.xlsx
Stellarton RVP+PPC Card.pdf
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