ITRS*’99準拠 標準SPICEモデルの構築 東京大学 生産技術研究所 稲垣賢一 神田浩一 桜井貴康 * International Technology Roadmap for Semiconductors 概要 n n n n n 背景 SPICEモデル作成フロー モデル作成条件 結果 まとめ 背景 将来の回路性能を予測したい ↓ SPICEモデルは必須 ↓ 標準的・統一的なモデルが無い ↓ 2014年までの7ノードについてモデル作成 作成フロー 1. 2. 3. 4. 5. ロードマップよりトランジスタ特性に係るパラ メータを拾い出す α乗則トランジスタモデルを用いてトランジス タのI-V特性を計算 I-V曲線フィッティングによりパラメータ抽出 遅延特性がトレンドに乗るよう容量パラメー タ(CJ, CG)を調整 完成 α乗則トランジスタモデル ID=ID5=IDSAT(1+λVDS) VDS VDS ) ID=ID3=ID5(2 VDSAT VDSAT W IDSAT= B(VGS – VTH)α LEFF n 飽和領域 VDS > VDSAT 線形領域 VDS < VDSAT α:速度飽和パラメータ MOSのI-V特性を簡単な数式で表したモデル n n 赤字:ロードマップの値より計算される値 青字:仮定を含む値 n 従来の傾向からα=1.3, VDSAT=VDD/2, λ=0.2とする Sakurai, “A Simple MOSFET Model for Circuit Analysis,“ IEEE Trans. on ED, Vol. 38, No. 4, pp887-893, 1991 作成条件 (1) n n n n n SPICE MOS Model3を使用 ハイパフォーマンスを想定 幅のある値は中央値を採用 酸化膜厚、基板濃度、接合深さはロードマッ プの値を使用 仮定 n n n α, λ は現在の値が維持されるとする 基板バイアス係数γ=CD/COX* LDはゲート長LDRAWNの5%とする * Hiramoto and Takamiya, IEICE Trans. E83-C, 161, 2000 1.E-02 2.0 1.E-03 1.E-06 19 97 1.E-08 20 14 0.0 20 08 1.E-07 20 02 0.5 20 14 1.0 1.E-05 Ion Ioff 20 08 1.5 1.E-04 20 02 Vdd Vth * 電流 / A 2.5 19 97 電圧 / V 作成条件 (2) "International Technology Roadmap for Semiconductor," SIA, Semantech Inc., 2000 * Allam et al, “Effect of Technology Scaling on Digital CMOS Logic Styles,” Proc. of IEEE 2000 CICC, pp401-408 NMOS 0.18 µm特性 ID - VGS 特性 2.0E-05 0.001 0.0008 Ids / A Ids / A 1.5E-05 1.0E-05 0.0006 0.0004 5.0E-06 0.0002 0.0E+00 0 0.0 Ids / A ID - VDS 特性 0.5 1.0 1.5 Vgs / V 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 0 0.5 1 1.5 Vds / V NMOS 0.18 µm 本SPICEモデル α乗則トランジスタモデル 0.0 0.5 1.0 Vgs / V 1.5 遅延特性 1.E-09 リングオシレータ 1段あたり遅延 (s) 当モデル 実デバイスより抽出したモデル 1.E-10 1.E-11 0.01 0.1 チャネル長 (um) 1 まとめ α乗則トランジスタモデルに沿った SPICEモデルを構築 n 各パラメータはロードマップに準拠 n 公開URL http://lowpower.iis.u-tokyo.ac.jp/~ina/ mospar.lib n
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