QuickMIPSTM QL90xM マルチアプリケーション対応SoC 製品概要 プログラム可能な2大要素 ・MIPSプロセッサ ・FPGAファブリック 32ビットMIPSプロセッサ ・最大233MHzコアクロック ・16KBデータキャッシュ ・16KB命令キャッシュ ・高速乗除算ユニット ・32∞16シングルサイクルMAC ・プログラマブル・ページサイズ 機能付32‐エントリーTLB フレキシブルSDRAM コントローラ ・最大116.5MHzメモリクロック ・最大256MB SDRAM ・PC100 SDRAMで動作 ・最大4バンクまでサポート はじめに QuickMIPSチップ製品はMIPSプロセッサ、メモリコントローラ、 デュアル10/100 Ethernet、PCIコントローラやその他一般的な ペリフェラルを統合し、さらにFPGAも装備するシステムオン チップ（SoC）デバイスです。 他のFPGAベースのプロセッサソリューションとは異なり、オン チップ・ペリフェラルを完備したQuickMIPSは導入後すぐに利 用できます。 したがって顧客は製品差別化のためにFPGAをすべて使い切る ことが可能です。プロセッサならびに標準的ペリフェラル一式を ハードワイヤードしているため、QuickMIPSは短期開発期間で 費用効率に優れた組込型ソリューションを実現できます。図1は QuickMIPSのブロック図です。 ペリフェラル/メモリコントローラ ・SRAM ・FLASH/EEPROM FPGA Fabric PCIインターフェース ・32ビットで最大66MHz ・システムホストまたは予備 マスタ/ターゲットとして動作可 ・専用デュアルDMAコントローラ ・タイプ0およびタイプ1コンフィギュ レーションサイクルをサポート AHB Master APB Slave 豊富なオンチップ・ペリフェラル ・シリアルポート2個（IRDAおよび モデム制御をサポート） ・タイマ4個 ・割込みコントローラ ・メッセージパス用メールボックス 16K SRAM MIPS 4Kc 32 Bit AMBA SoC Bus 10/100 Ethernetコントローラ ・DMAコントローラ装備 10/100 MAC2個 ・外部PHY（MÀ） を使用 16K 16K Dcache Icache On-chip Peripherals 10/100 (X2) ICU Serial Timer (X2) (X4) PCI Controller Memory Controller SDRAM 図1：QuickMIPSの簡略ブロック図 FPGAファブリック ・2,016デュアルFFマクロセル（575K システムゲート） （QL901/902） ・36RAMブロック （合計82,944 ビット） （QL901/902） ・フレキシブルI/O 購入後即使用可能 ・標準O/Sの起動および実行に 必要な全機能をハードワイヤード 高度なデザインフロー統合化 MIPSプロセッサの特性 QuickMIPSの心臓部は32ビットMIPSプロセッサです。一般的アプリケーションにお けるMIPSプロセッサはシステムの初期化、組込OSの実行、オンチップペリフェラル の制御さらに大部分のアプリケーションコード処理を実行します。 従来のSoCはカスタムアプリケーション専用に作成されているため、そのアプリケー ションに必要なすべての機能を包含しています。FPGAファブリックを従来のSoCデ バイスと組合わせたQuickMIPSは外部FPGAを必要とせずに、製品差別化の手段を 提供いたします。 ● © 2002 QuickLogic Corporation ● ● ● ● ● 1 QuickMIPS™ QL90xM Rev B SoCバス すべての高速オンチップ ペリフェラルは最大動作速度が プロセッサコア周波数の1/2となるAMBA1 AHB（高速） バスで接続されています。AHBはAMBA規格における高 機能バス規格となっており、100％バスクロック速度での バーストが可能です。またAHBはFPGAとシステムの接 続用にも使用できるためFPGAに内蔵されるAHBマスタ はメモリを始めとするあらゆるオンチップ ペリフェラルへ のアクセスが可能です。 3チャンネルAPBスレーブ インターフェースはFPGAに 内蔵されるIPの制御手段を提供します。APBはAMBAの 簡略規格となっているため使い易さが向上します。 購入後即使用可能 QuickMIPSでは一般的な組込システムで必要となる機 能すべてがハードワイヤードされているため、購入後直ち にこれを起動することが可能です。基本的な機能を実現す る目的でFPGA用のIPを開発することは不要となります。 即利用可能なソリューションであるQuickMIPSはさらに 以下のような様々な長所を誇っています： 図2：QuickMIPS QL901Mチップイメージ SoCとFPGAを統合したQuickMIPSは各種アプリケーシ ョンに対応できる本格的SoCです。これによりカスタム SoCを必要とするデザイナーはさらに低コストで開発に 着手できることになります。また低コスト、高集積度ならび に高性能という従来の強みはそのまま維持することができます。 ・安価なデバイスコスト（FPGAに汎用ペリフェラ を実装するとハードワイヤード ロジックよりも高価 になります） ・IPの調達やライセンス不要 ・内蔵済のIPにはNRE不要 ・デザイン期間の短縮 ・検証済みのオンチップIP ・ソフトウエア統合化作業の簡素化（設定済みのド ライバ添付） アプリケーションの高速化 QuickMIPS QL90x製品 オンチップFPGAを装備するQuickMIPSの処理能力は暗 号化や信号処理などの特定アプリケーション向けハード ウエアアクセラレータをデザインすることによりさらに強 化できます。このハードウエアアクセラレータはMIPSプ ロセッサと並列で動作するため、MIPS CPUを他の作 業に使用することが可能になります。特定の処理作業を ハードウエアに実装することでソフトウエアとハードウエ ア間のトレードオフも可能となります。性能に及ぼす効果 は、特定のハードウエア/ソフトウエアの組合せシミュレ ーションを1サイクルの精度で実行可能な協調シミュレー ション環境を利用して正確に測定できます。 QuickMIPS製品では数種類に設定されたFPGAおよびプ ロセッサスピードが選択可能です： FPGAファブリックに実装された回路は以下のようなアプ リケーションの高速化に利用できます： ・ネットワークパケット処理 ・VoIP CODECの高速化とビデオ圧縮処理 ・色空間変換（ビデオ アプリケーション） ・ソフトウエアCAMの高速化（ネットワーキングアプ リケーション） 表1：QuickMIPS QL90x製品一覧 QL901M FPGA 最大CPU ロジック 速度 セル 133MHz 2016 QL902M 233MHz 2016 QL903M 233MHz 1152 Y 2 QL904M 233MHz 1152 N 1 パート ナンバー PCI 10/100 ポート Y 2 Y 2 QuickMIPSの特長 MIPS32-対応命令セット ・MIPS¿およびMIPSÀ命令セットの32ビットアプ リケーションコードをサポート ・乗算/加算ならびに乗算/減算命令 （MADD,MADDU,MSUB,MSUBU） ・0および1検出命令（CLZ,CLO） ・待受け命令（WAIT） 1. AMBA仕様に関する詳細はwww.arm.comをご覧ください。 ● ● 2 ● ● ● ● www.quicklogic.com © 2002 QuickLogic Corporation QuickMIPS™ QL90xM Rev B ・条件付移動命令（MOVZ,MOVN） ・プリフェッチ命令（PREF） 命令およびデータキャッシュ ・16KBサイズ、4-wayセット結合 ・キャッシュ無しの負荷はクリィティカル ワードが得 られるまでブロック ・ライトスルー、ライトアロケート無し ・キャッシュライン ロッキングをサポート ・ノンブロッキング プリフェッチ R4000スタイル優先リソース アーキテクチャ ・リアルタイム タイマ割込み用レジスタの計数およ び比較 ・ソフトウエア ブレークポイント用命令およびデー タ監視レジスタ ・独立の割込み例外ベクトル プログラマブルメモリ管理ユニット ・可変頁サイズによる16二連入力R4000-スタイル JTLB ・三連入力命令TLB（ITLB） ・三連入力データTLB（DTLB） 16バイト コラプシング ライト バッファ2個 逓倍・分周ユニット ・最大発信レートはクロック当り32∞16逓倍 ・最大発信レートはクロック2個当り32∞32逓倍 ・アーリーイン分周制御；分周における最小11、最 大34クロック遅延 電源制御 ・最小周波数無し ・パワーダウンモード（WAIT命令で起動） ・ソフトウエア制御クロック分周器をサポート EJTAGデバッグサポート ・開始、停止およびシングルステップによるCPU制御 ・SDBBP命令によるソフトウエア ブレークポイント ・仮想アドレスでのハードウエア ブレークポイント； 4命令、2個のデータ ブレークポイント、2命令さ らに1個のデータブレークポイントまたはブレーク ポイント無し ・テストアクセスポート（TAP）がアプリケーション コードの高速ダウンロードを実現 QuickMIPS オンチップ ペリフェラル メモリコントローラ QuickMIPSにはSDRAMコントローラとSRAM/FLASHメ モリコントローラの2種類が搭載されています。SRAMコ ントローラはオフチップ ペリフェラルへのアクセスにも 利用可能です。 SRAMコントローラの8チップセレクトそれぞれを独立し て設定できます。この設定には待受け状態（バーストの 開始およびその後のアクセス双方に対する）の制御、バ ス ターンアラウンド、バス幅（8/16/32ビット）、ライトプ ロテクト、バーストモードさらにバイト イネーブル動作が 含まれています。 柔 軟 性 の 高 い S D R A M コントローラは 標 準 P C 1 0 0 SDRAMを使用してプロセッサコア周波数の1/2を最大速 度として動作します。2種類のチップ セレクトで最大 256Mb SDRAMチップまでをサポートします。メモリ コ ントローラのその他特長は： ・選択可能な2K、4Kならびに8K列アドレス ・各デバイス8、16または32DQビットで16Mb、 64Mb、128Mbおよび256Mbをサポート ・リトルエンディアンまたはビッグエンディアンのバ イト順で動作 ・省電力モードでSDRAM SD_CKE［3:0］および CLK_Outを動的に制御 10/100 Ethernet コントローラ 2個の全二重10/100 EthernetコントローラはMAC機能 とFIFO機能搭載DMAコントローラ双方を提供します。こ れらのコントローラには以下のような特長があります： ・IEEE 802.3および802.3規格に準拠 ・外部PHYへのIEEE 802.3準拠MÀインターフェース ・VLANサポート ・全二重/半二重動作双方をサポート： ・半二重動作対応CSMA/CDプロトコルサポート ・全二重動作対応フロー制御サポート ・半二重モードにおける衝突検出および衝突時の 自動再送信 ・プリアンプルの生成と削除 ・32ビットCRC自動生成およびチェック ・送信時オプションのPAD/CRC32挿入 ・受信パケットでの自動パッドストリッピング オプション ・外部ならびに内部ループバック機能 ・Ethernet側での各種フレキシブル アドレスフィル タモードをサポート： ・48ビット完全アドレス1個 ・64個のハッシュフィルタ マルチキャスト アドレス ・パスオール マルチキャスト アドレス ・混合モード シリアルコントローラ 2個のフレキシブル シリアル コントローラはIRDAとの 互換性に加えて標準UART機能も提供します。これらシ リアルコントローラには以下のような特長があります： ・プログラム可能なボーレート生成 ・設定可能な閾値を持つ16入力RxおよびTx FIFO ・5,6,7,または8データビット：1または2ストップビット ・奇数および偶数：スティックまたはパリティ ・パリティ、フレーミングおよびオーバラン エラー検出 ・ラインブレーク生成および削除 IrDA SIR ENDECブロックは以下を可能にします。 ・IrDA SIRまたはUART I/Oのプログラマブル使用 ・最大半二重115.2Kb/秒データレートに対応する ● © 2002 QuickLogic Corporation www.quicklogic.com ● ● ● ● ● 3 QuickMIPS™ QL90xM Rev B IrDA SIR ENDEC機能をサポート ・標準3/16およびローパワー （1.41μsから2.23μs） ビット期間をサポート タイマ QuickMIPSは以下の4タイマを提供します： ・独立した3個の16ビットタイマ/カウンタで、それぞ れ固有の16ビットプリスケーラを有する ・ウオッチドッグ タイマとして利用するための16ビ ット プリスケーラ デフォルトによる独立した追加 16ビットタイマ。このタイマをソフトウエアで設定 して標準タイマとしても利用可能 QuickMIPSタイマの主要機能は以下のとおりです： ・内部バス周波数による動作またはFPGA内部のク ロックソースで動作 ・ソフトウエアおよびハードウエアにより起動可能 ・減分、増分、インターバルおよびPWMモード動作 をサポート ・カウンタ値の読込みは随時可能 割込みコントローラ 割込みコントローラはマスキングを提供し、システム上 の各種割込みソースの状況を提示します。またFPGAか らドライブ可能な7個の汎用割込み入力があります。 オンチップSRAM 16KBオンチップSRAMは4個の4KBブロックに分割され、 それぞれをファブリックで個別に制御したり、AHBマスタ でアクセス可能です。 PCIコントローラ オンチップPCIコントローラは最大66MHzで動作する32 ビットPCI 2.2マスタ/スレーブ コントローラを提供しま す。以下の4種類の主要PCIリソースが利用できます： ・レジスタスペース―その他レジスタと標準PCIコンフ ィギュレーションレジスタへのアクセス用ターゲット ・PCIバスマスタ―MIPSプロセッサなどの内部SoC バス上のデバイスによる外部ターゲットPCIデバイ スへのアクセスを可能にします。これにはメモリ、I/O およびコンフィギュレーション アクセス タイプが含 まれます。 ・PCIターゲット―SoCバス （システムメモリなど） に 接続されたリソースへのアクセスを可能にするため、 外部PCIマスタはこれらにアクセス可能となります。 ・DMAコントローラ―外部PCIターゲットとシステム メモリ間の大容量データの転送手段を提供します。 PCIバスマスタ QuickMIPSでPCIバスマスタ サイクルを生成する方法 は3種類あります： ・DMAは制御レジスタセットに書き込むことでPCI バスまたは内部SoCから起動できます。 ・シングル アクセス コントローラはアドレス レジス タとデータ レジスタを提供するため、ローカル バ スマスタ （MIPSプロセッサなど） はPCIターゲットを アクセスできます。 ・ローカルからPCIへのアパーチャによりPCIアドレ ススペースの16MB領域のローカルアドレススペ ースへのマップが可能になります。 PCIターゲット インターフェース PCIターゲット インターフェースは数種類のターゲット リソースを提供します：PCIコンフィギュレーションへの アクセス、拡張レジスタへのアクセスさらにローカルア ドレス スペースへのアクセスです。 PCIコンフィギュレーション スペースへのアクセスは P C I 規 格 と の 互 換 性 の た め に 用 意 されて い ます。 QuickMIPSがシステムホストではない場合、これは外部 ホストによるQuickMIPSの自動検出とエミュレーションを 可能にします。 I/Oマップ領域によりPCIマスタはDMAレジスタとMailbox レジスタにアクセス可能となります。Mailboxユニットは、 QuickMIPSがホストプロセッサまたは別のインテリジェン トPCIデバイスと共用されている時にプロセッサ間通信の メカニズムを提供します。 システム アドレス スペースへのメモリマップ ウインドウ も提供されています。通常この機能はバスマスタリング PCIペリフェラルによるQuickMIPSが管理するSDRAM へのアクセスを可能にする目的で使用されます。バスマ スタリングIDEコントローラなどのPCIペリフェラルはこの QuickMIPS機能を利用してデータや記述子のロード/保 存を行います。 オンチップ ペリフェラルの拡張 QuickMIPSには一般的に利用されているペリフェラルセ ットがハードワイヤードで既に搭載されていますが、FPGA アレイで追加的なインターフェースをオンチップ搭載す ることも可能です。 QuickMIPSオンチップFPGA QuickMIPS上のFPGAファブリックは2,016個のデュアル フリップ フロップ マクロセルを提供します。このFPGA はAMBA AHBを利用してSoCと内部的に接続されてい ます。外部I/O接続はLVTTL、LVCMOS、PCI、GTL+、 SSTL3、SSTL2など多数のI/O規格をサポートしていま す。クロックからの出力性能は< 3 nsを達成します。 FPGAマクロセル アーキテクチャは実績のあるクイック ロジックEclipse製品を基礎としており、クイックロジック の特許ViaLinkÑが可能にした配線密度効率に優れた相 互接続の長所を活用するための高レベル ファンイン機 能を特徴としています。 ViaLinkは不揮発性フィールド プログラマブル金属間相 互接続技術です。この技術は起動させるためのSRAMや FLASHストレージ部品を必要とせずに、極めて低いイン ● ● 4 ● ● ● ● www.quicklogic.com © 2002 QuickLogic Corporation QuickMIPS™ QL90xM Rev B ピーダンスの相互接続を実現するものです。これにより 他のFPGA技術よりも高速で高密度な製品が生まれまし た。より高密度な相互接続により固定ピン配置でも高い 利用効率を達成できることになります。 セキュリティ ViaLinkはASIC技術と比較してリバース エンジニアリング などの手法に対してより強力なセキュリティを発揮しま す。受動型の観察手法でViaLink接続の存在を検知する ことは不可能です。シングルスイッチの状態を確認する ことでさえ物理層の分解またはデバイスの断面を得る必 要があります。 これらの方法は双方とも破壊的なものにな ります。チップ上の数百万に及ぶViaLinkスイッチでは、完 璧なリバース エンジニアリングは実質的に不可能です。 組込演算ユニット （ECU） 特別なECUは演算機能実装時に効率の高い方法を提供 します。18個のFPGA ECUブロックは複合DSP、フィ ルタ処理やアルゴリズム機能の実装には理想的なもの となっています。 S3 S2 S1 3-4 Decoder D C B A CIN SIGN2 SIGN1 00 01 A[15:8] A[7:0] 8-bit Multiplier D Q 16-bit Adder Q[16:0] 10 A[15:0] B[15:0] CLK RESET 図5：ECUブロック図 組込RAM 図3：プログラム処理前と処理後（吹出し図） ViaLink相互接続 ロジックセル ロジックセル アーキテクチャは高密度なオンチップ相互接 続と高い配線効率を最大活用できるように開発されていま す。したがってこのロジックセルは優れたファンイン機能と 各々独立したフリップフロップレジスタを装備する2つの機能 にこのセルをパーティションできる能力を特長としています。 QS A1 A2 A3 A4 A5 A6 AZ OS OP B1 B2 C1 C2 MP MS OZ D Q D1 D2 E1 E2 NP NS QZ NZ D Q F1 F2 F3 F4 F5 F6 Q2Z FZ PS PP QC QR 図4：FPGAロジックセル クイックロジックのFPGAはデュアルポートSRAMブロック を提供しており、これらのブロックはFIFOとしてあるいは汎 用メモリとして使用できます。デザイナーは2個の“モード” ピンを使 用して 各 モジュールを128∞ 18（ Mode 0）、 256∞9（Mode 1） 、512∞4（Mode 2） または1,024∞2ブ ロック （Mode 3） に設定できます。これらのブロックはその 有効幅および/または深さを拡張する目的で容易にカスケ ード可能となっています。個別のクロックを有する独立した リードおよびライトポートによりクロックバウンダリ全域で RAMをFIFO用に利用できます。 表2：アプリケーション事例およびそのFPGAリソース利用 IP LE AMBAインターフェース装備128ビットAES HDLC 16ビットUtopia L2 スレーブ （FIFO: Ingress 128 × 16, Egress 128 × 16） 16rbgUtopia L2 マスタ （FIFO:Ingress 128 × 16, Egress 128 × 16） 32rbgUtopia L3 スレーブ （FIFO: Ingress 128 × 32, Egress 128 × 32） 8 Tap 8-bit FIR フィルタ G.711 PCM CODEC Reed‐Solomon Encoder 513 282 RAM ブロック 22 0 591 6 0 623 6 0 792 10 0 181 73 245 0 0 0 8 3 0 ECU 0 0 QuickMIPS統合デザインフロー デザイナーは高レベルの統合化と実績を積んだデザイン フロー （図6参照） により自分のソフトウエアやIPをそのデ バイスに移植してQuickMIPSの統合化されたハードウエ アを補完できます。 ● © 2002 QuickLogic Corporation www.quicklogic.com ● ● ● ● ● 5 QuickMIPS™ QL90xM Rev B シミュレーション 合成 QuickMIPSコアロジックの完全VMCモデルは現在利用 可能でVHDLならびにVerilogTMシミューレータ双方をサ ポートします。 合成とはファブリック動作を記述するHDLコードをゲート に変換するプロセスのことです。以下3種類のサードパ ーティー製合成ツールがサポートされています： ・SynplicityのSynplify‐Lite（QuickWorksÑに同梱） ・Exemplar Leonardo Spectrum ・Synopsys Design Compiler ・Verilogシミュレータ：Verilog‐XL,NC Verilog,VCS, ModelSim ・VHDLシミュレータ：VSS,ModelSim 協調検証 レイアウト/タイミング クロージャ SaivisionのSaiLAhead協調検証プラットフォームは QuickMIPS用に最適化されており、QuickMIPS内蔵のハ ードワイヤード機能と共にQuickMIPSプログラマブル フ ァブリックに実装すべきユーザ定義ロジック機能のシミ ュレーションを可能にします。これにより全システム機能 の シミュレ ー ション が 可 能 に なりま す 。同 時 に 、 SaiLAheadプラットフォームには強力な機能が豊富に搭 載されているため、QuickMIPSユーザはそのアプリケー ションコード（CおよびMIPSアセンブリ）の開発ならびに デバッグが可能になります。SaiLAheadプラットフォーム はQuickMIPSデバイスの各種固定システムロジック機能 に対してCモデルを利用することによりNC‐Verilogなど のシミュレータによるシミュレーション速度を高速化しま す。またこのプラットフォームはQuickMIPSデザイン全体 のシミュレーションをさらに加速化させるスタンドアロン C環境も提供します。 レイアウトおよびタイミング クロージャはQuickWorks ツールのクイックロジック製レイアウト環境であるSpDE を使用して実行します。レイアウトに対する入力は合成 によるネットリストになります。SpDEはネットリストをクイ ックロジック フォーマット （.qdf）および業界基準EDIF双 方で受けることができます。 MIPSプログラミング システムコンフィギュレーション コンパイラ、 アセンブラ、 リンカ グローバルレジスタ コンフィギュレーション プログラミング FPGAプログラミングはQuickProソフトウエアを実行す るデスクトッププログラマで実行可能です。あるいは電 子ファイルをクイックロジックのWebASICサービスに送 信してから宅配便でプログラム済みデバイスを入手する ことも可能です。WebASICに関する詳細は以下URLを ご覧ください。 http://qweb.quicklogic.com/QuickSpec/ デバッガ QuickMIPS システムモデル EJTAG タイミングを含む完全システム シミュレーション FPGAによるカスタマーIPデザイン RTL デザイン QuickIPモデル 合成 QuickIPネットリスト 配置配線 タイミング分析 QuickIPネットリスト 最終ネットリスト およびタイミング QuickIPネットリスト チッププログラミング 図6：QuickMIPSデザインフロー ● ● 6 ● ● ● ● www.quicklogic.com © 2002 QuickLogic Corporation QuickMIPS™ QL90xM Rev B デバッグ First Silicon Solutions（FS2）が開発したデバッガ システムに はFPGAファブリックに対するアクセス機能があり、さらにFPGA に書き込まれた回路についてのロジック アナライザとしても機 能します。これはFPGAにある設定可能なロジック アナライザ モジュール（CLAM）によって実行されます。またFS2システムは 拡張JTAGインターフェース経由でMIPSコアに対するアクセス も可能にします。CLAMとMIPSとのクロストリガによりCLAM ロ ジックはFPGAの任意の箇所でブレークポイントを実行できます。 FPGA Fabric AES MIPS SourceLevel Debugger CLAM GUI 3DES Hard IP MIPS Processor SDRAM Memory Controller FLASH EJAG DMA Controller QuickMIPS 10/100 10/100 PHY PHY MIPS 4Kc MDI Windows DLL EPP or USB JTAG Controller Box FPGA Trace CLAM Trace Memory Control 図7：デバッガツール図 WAN LAN (RJ45) (RJ45) 図8：VPNゲートウエイ アプリケーション QuickMIPSアプリケーション QuickMIPSは様々なアプリケーションをサポートしていま す。以下にそのいくつかをご紹介します。 VPNゲートウエイ デュアル10/100 Ethernet機能を搭載するQuickMIPS はVPNなど多数のゲートウエイ アプリケーションに最 適です。このアプリケーションではAESや3DESなどの 暗号処理がFPGAに実装された回路を利用してハードウ エア上で実行されます。QuickMIPS専用の暗号化IPも既 にクイックロジックから入手可能になっています。 図中のVPNアプリケーションにおけるデータフローはデ ータパケット用バッファメモリとしてSDRAMに焦点を当 てています。データがWANポート経由でシステムに入力 されると、そのデータはEthernetコントローラによって SDRAMに直接保存されます。次にプロセッサは当該 データについてどのような暗号化/解読作業を実行すべ きかを決定し、FPGAに暗号化DMAコントローラを設定 します。FPGA上のDMAエンジンはこのデータをSDRAM から読出し、AES/3DESブロックを利用してFPGA内部で 暗号処理作業を実行します。次にそのデータは再び SDRAMに保存され、プロセッサはLAN Ethernetコント ローラを設定してデータをSDRAMから読出し、LANポー トからこれを送信します。 （図8参照） VoIP 多チャンネルVoIPはQuickMIPSが得意とするアプリケー ションですが、それはこのソリューションの高集積度と優れ た費用効率によるものです。一般的な設定のQuickMIPS はEthernet通信に加えてコール セットアップやティアダウン などのコール管理機能を実行する主プロセッサとして使用 できます。エコーキャンセレーションおよび/またはVoIP CODECもQuickMIPSのFPGAファブリック経由でシステ ムにインターフェースされている外部DSPデバイスを利用 して実行できます。あるいは数種類のDSP機能をプログラ マブルファブリックに実装することも可能です。 SLIC/ SLAC SLIC/ SLAC DSP Farm DSP DSP SLIC/ SLAC DSP SLIC/ SLAC DSP Front Pannel Controls RJ11 POTS SLIC/ SLAC Interface DSP Interface FPGA Fabric Hard IP MIPS Processor SDRAM Memory Controller FLASH 10/100 10/100 図9：VoIPアプリケーション ● © 2002 QuickLogic Corporation www.quicklogic.com ● ● ● ● ● 7 QuickMIPS™ QL90xM Rev B さらにFPGAファブリックを使用してアナログI/O（SLIC/ SLAC）に対するインターフェースなどシステム上の各種 I/Oすべてをひとまとめにすることも可能です。 I/Oプロセス QuickMIPSを組込システム上のホストプロセッサからI/O をオフロードするためのI/Oプロセッサ（IOP） として効果 的に利用することも可能です。 （図10参照） 今日のGHzプロセッサは極めて深いパイプラインと比較 的長いコンテクストスイッチ時間を特徴としています。そ のためこのようなプロセッサはバイト処理や割込みなど がシステム性能を阻害しがちなI/O処理には適当ではあ りません。 QuickMIPSデバイスにおけるI/O処理はパーティションさ れているため、QuickMIPSは低レベルのI/O処理とデー タバッファリングを実行し、このデータをホストプロセッ サのために大規模なブロックに一括します。QuickMIPS とホストプロセッサはメッセージレイヤを通して通信する ため、ホストはI/Oデバイスの実レジスタレベルの詳細を 気にする必要がなくなるのでI/Oはスプリットドライバに よって仮想化されることになります。 表3：ご注文に関する情報 パート ナンバー CPU 速度 QL901M 133 175 200 233C 175 200 233C 175 200 233C QL902M QL903M QL904M FPGA 温度 パッケージ 速度a グレードb -4 PS680 C -1 -2 PS544 C I -1 -2 PS544 C I -1 -2 PS544 C I a. -2 FPGAの速度性能は -1よりも高速です。QL901Mは 単一速度性能のみになります。 b. C:民生用 I:工業用 c. 233MHz速度性能は民生用のみになります。 お問い合わせ I/OプロセッサとしてQuickMIPSを利用するホストは QuickMIPSがアウトオブオーダーを実行できる複数のI/O 処理をランチすることが可能になります。したがってシス テムはホスト遅延に対する許容性が極めて高くなります。 Traditional Host Only Host Processor 10/100 Host Bus QuickMIPS Serial CPU Custom I/O Memory Custom I/O Serial FPGA Custom I/O [email protected] [email protected] http://www.quicklogic.co.jp/ Copyright ^ 2002 QuickLogic Corporation. 無断転載禁止 10/100 Memory Control E-mail: Support: Web site: 版権および商標に関する情報 PCI Bridge IOP Bus Memory Memory PCI Bus Host Processor Host with IOP Custom I/O 図10：I/O処理アプリケーション スプリットドライバモデルの長所の一つはホストプロセッ サの変更をI/Oサブシステムに影響を与えずに実行でき ることです。これにより容易な拡張性が実現できます。ハ ードウエアドライバコードがIOP上に常駐するため、ソフ トウエア開発にほとんど影響を与えずにホストプロセッ サアーキテクチャにも変更加えることが可能になります。 本文書ならびに付属のソフトウエアプログラムに記載さ れて情報は著作権により保護されています。全版権は QuickLogicCorporatonが留保しています。QuickLogic Corporationは当文書に対する変更についていかなる個 人または組織に対して斯様な通知する義務を負わずに 本文書を変更する権利を留保します。QuickLogicの権限 を委譲された代表者による事前の書面による同意無し に、本文書のいかなる部分についてのコピー、複製、販 売あるいは頒布をも禁止します。 QuickLogic、 pASIC、 ViaLink、 DeskFab、 およびQuickWorks はQuickLogic Corporationの登録商標です。QuickFC、 QuickDSP、QuickSD、QuickDR、Eclipse、QuickTools、 QuickCore、SpDEおよびQuickProはQuickLogic Corporationの商標です。 ● ● 8 ● ● ● ● www.quicklogic.com © 2002 QuickLogic Corporation
© Copyright 2026 Paperzz
