ADVANCED SUBSTRATE NEWS I www.advancedsubstratenews.com ™ No 6 SOI の盛んな利用 次世代CPUはすべてSOIを採用 WINTER 06/07 他の記事: PS3、Wii、Xbox 360のCPU設計チームはいずれもSOIを採用。その理由とは？ - 日立の 超小型μチップ - 特集: メモリ＆低電力 SOI の 盛んな利用 （資料提供：ソニー・コンピュータ ・ エンターテイメント・ヨーロッパ） PlayStation® 3 の「Cell」CPU IBM、ソニー、東芝の共同開発 IBM とソニーが生産（資料提供：IBM） s 設計上の課題 : PlayStation ® 2の100倍のパフォーマンス を達成すること。 IBM、ソニーグループ、東芝の3社は、チッ プ 面 積、設 計 周 波 数、および 製 品 の 動 作 電 圧 を 総 合 的 に 最 適 化し、ブ ロ ードバ ン ド 相 互 接 続、エンター テイメント・システ ム、スーパーコンピュータの 構 造を組み込 んだ「チップオン・スーパーコンピュータ」 を共同開発することが求められた。3社は、 PlayStation ® 3に留まらず、Cellベースの 製品をデジタルテレビからホームサーバへ、 さらにスーパーコンピュータまで、プロモー ションしていく。 s ソリューション : （資料提供：任天堂） （資料提供：マイクロソフト） s 設計上の課題: Wiiコンソールは、据え置き型とし、テレビ の横に置いても自然に見えるように、DVD ケースを3枚積み重ねたサイズに収めること。 低電力で高速 パフォーマンスを小型チップ で実現する必要がある。小型ケースは、発 熱が厳しく制約される。 s ソリューション : 90nmのSOI CMOSに お け る カ ス タ ム PowerPC（コードネーム「ブロードウェイ」 ） s 成果 : IBMのSOI技術は、エネルギー消費を20％ 削減しつつ、データ処理能力を大幅に改善 するという任天堂のニーズに対応した。 XboxTM 360CPU マイクロソフトと IBM の共同開発 IBM と Chartered 社が生産（資料提供：IBM） 高 画質のゲームとエンターテイメントを実 現するゼロからの設計。チップ設計期間は、 コンセプト作りから実施完了まで2年以内。 Xboxの2倍の能力をさらに小型化を進めた フォーム・ファクタに組み込む。ゲーム設計 者が必要とする性能を提供する。 s ソリューション: IBMの64ビットPowerPCコアのカスタマ イズ版。チップには、この種のコアが3つ含 まれており、各コアは2つの同時スレッドを 備え、クロック速度は3.2GHzを上回る。 ト ラ ン ジ ス タ1億6500万 個。 当 初 は、 90nmのSOI CMOSとし、2007年の第 1四半期には65nmのSOIへ移行。 Wii TM CPU 任天堂と IBM の 共同開発 IBM が生産 : SOIにより、優れた電力消費/速度パフォー マンスが実現。 s 成果 : SOI技術によって、発熱が減少し、パフォー マンスが向上する。 ベースに作られています。いずれのコンソールについても、設計チームには、 パワーマネージメント（消費電力管理）に関する具体的な目標がありました。 SOIは、パフォーマンス、電力消費、チップサイズ、発熱、そしてコストのバ ランスを取るための、重要な解決手法となっていま す。」−ロン・マルチノ（Ron Martino）： IBM Technology Collaboration Solutionsディレクター SEM image of SOI transistors.（資料提供：IBM） 市 場 「今後3年間は、ソニー、 マイクロソフト、任天堂からの ゲームコンソールの予測 （PS3 / Wii / Xbox 360 合計） 新しいハイエンドのゲーム機のリリースが加速化するでしょう。 それらは、2000年から2001年に出され、 単位：100万台 1億5000万台以上が売られた現世代のゲーム機に 急速に取って代わることになるでしょう。」 デビッド・コール（David Cole） DFC Intelligence社長 業界内外の 動向 s 設計上の課題: 8基 のSynergistic Processorコ ア が 搭 （資料提供：IBM） 載されたマルチコアSoC（PowerPCベース のコア@3.2GHz、8基の[email protected]） 。 2億3400万 個 のトランジ スタ。90nmの 「最先端の次世代ゲームコンソール向けのCPUは、IBMのSOI CMOS技術を SOI CMOS。 s 成果 1 出典：DFC Intelligence（2006年11月） 先端基板に 関する 様々な領域 7 9 SOI の 盛 んな 利 用 END-USER アプリケーション 日立の超小型µチップ 既に世界最小のRFIDチップであるが、SOIによって次世代チップは 紙よりもはるかに薄くなると同時に生産性が大幅に向上する。 日立の次 世代チップ(μチップ)は、RFID (radio セントの壁を打破することが可能となる。 frequency identification)の 世 界 に 大 き な イ ンパクトを与える勢 いである。この 世界最小 の 2. チップの紙への埋め込み RFIDチップの 最 新版は、SOI技 術をベースとし これにより、新たなアプリケーション領域への ており、2006年2月にIEEE会議で紹介された。 扉が開かれる。紙とセキュリティが関わるとこ 非常に小型かつ薄型のチップであり、最低2世代 ろでは、新しいチップは非常に魅力的な選択 は他社を引き離している。 肢となる。 このように極端な薄さは、支持基板のシリコ 小さいとは、どれくらい小さいのであろうか？こ ン層を完 全に取り除くことにより実現され、 のように考えると良い。2001年から大量生産さ 回路が作りこまれた上部シリコン層と、その下 れているμチップは一辺が0.4ミリであり、一粒 の絶縁層だけが残される。 の塩の下に簡単に隠すことができる。SOIを用い た最新のμチップは一辺が0.15ミリであり、同じ く一粒の塩の下には約1ダースのチップを隠すこ SOI採用μチップは、 とができるであろう。 どれくらい薄いのであろうか？現世代のチップの 一粒の塩の下に約1ダース分を 薄さは、60ミクロン、つまり通常薄さ約80ミク 隠すことができるほど小さく、 ロンの紙の約4分の3である。SOI採用の次世代 10個重ねても紙1枚より薄い スイスのWinwatch社は、偽造を防止しサプライチェ ーンの管理を向上させるためにIPを有し、高級時計の ガラス、針、あるいは軸に、μのようなRFIDチップを 組み込んでいる。 （資料提供：Winwatch社） コスト削減 これまでは、コストが、RFIDの大規模な導入の チップは、わずか7.5ミクロンであり、10個重ね 大きな障害となっていた。現世代のμチップお ても紙よりも薄いことになる。 よびアンテナは、10∼15セントで販売されてい た。日立は、チップの小型化による大幅な生 産 これらのSOIベースの超小型チップは、日立にとっ 性向上により、さらに価格を 低下させることが て次の2つの重要な利点がある。 できるはずである。 1. COO（コスト・オブ・オーナーシップ）の大幅削減 BCCリ サ ー チ・ ア ナ リ ス ト で あ り“RFID： SOIを 使 用したデバイスは、それぞれが 絶 縁 Technolog y、Applications and Market 体で囲まれているため、デバイス間の干渉が Potential” （2006年8月）の著者であるサラ・ なく、より狭い面積により多くの集積化が可能 ロプリンチ（Sarah LoPrinzi）は、次のように である。チップが小さくなれば、ウェーハで生 述べている。 「チップの製造には技術的および経 済的な問題があり、これらが低コストのRFIDタ 産できる数も多くなり、この場合7倍多く生産 できる。これにより、製造コストが劇的に削減 され、アナリストが真のRFID革命を起こすた めには超えなければならないと言っている、5 SOIを採用した日立の新世代μチップは、世界最小の RFIDチップである。これは、塩粒よりもはるかに小さ い。 （資料提供：日立） グを開発する上で障害となっていました。日立が 最近発表した次世代μチップは、これらの問題 を解決します。RFID業界全体では、理想とする 単価は0.05ドルと考えられています。0.05ドル の壁が超えられれば、品目ごとの在庫管理がよ μチップは、適切なパッケージを使用することにより、干渉を起こすことなく、 金属製の品物に装着可能となり、熱や汚れにも強くなる。 日本では、鉄鋼業界などで、サプライチェーンの管理に幅広く使用されている。 り現実的なものとなります。」 日立は、μをSOI化することで、 現在使用している バルクチップと比較して 生産性を10倍向上させた 紙に挟んで使用 新 し い 超 薄 膜 の μ チ ッ プ は、 「 電子 透 かし (intelligent watermark)」など、紙を用いた幅 広いアプリケーションへのドアを開く。 RFIDジャーナルの編集長であるマーク・ロベル ティ （Mark Roberti）はASNに次のように述べて いる。 「超薄膜のRFIDタグは、製品の認証およ び偽造防止のために、トランスポンダでパッケー 2 ASN No 6 I WINTER 06/07 新しいμチップ バルクSiをベースとする従来の 0.4ミリx 04ミリのμチップ 寸 法 0.15mm x 0.15mm、厚さ7.5ミクロン SOIをベースとする新しい 従来の0.15ミリx0.15ミリの μチップ プロセス技術 180nm SOI CMOS（生産量の増加に伴いさらに微細寸法へ移行） 電 力 （資料提供：日立） ジの外見を損なうことなく、パッケージに組み込 パッシブ型（バッテリー不要） データストレージ むことができることに価値があります」 。小売店の 128ビット読み取り専用で1038とおりのIDコードを保存可能 ギフト券、ラベル、その他の紙の文書は、セキュ 周波数 リティの向上により恩恵を受けるであろう。 2.45GHz（Bluetoothと同じ）。したがって、適切なパッケージを使用す ることにより、干渉を気にせず金属製の物にも装着可能 容易に思いつくのは紙幣への応用であるが、これ はすぐには実現されないであろう。即ち、最新の 読み取り可能距離 超薄膜μチップを紙幣に埋め込むのは、技術的に 近距離（外部アンテナを使用して30cm） は何の問題もないが、プライバシーやインフラ設 計のセキュリティに関して、関係機関の議論が残っ コンセプト ている。 このチップは暗号化したデータ（ID番号、およびオプションとして社名や プログラムや種類などの情報）を製造中にのみ保存可能。個人データは、 記録、発信ともに不可。また、ID情報を発信するには、「読み取り装置」 から送信されたマイクロ波を使用して発電し、IDデータを非暗号化して、 読み取り装置へデータを返す（応答時間：20ミリ秒） しかし、企業や政府が、サプライチェーンの管理や 偽造の防止のために、信頼性がありコスト効率の良 い電子ソリューションを模索している中で、超小型 のμチップは、大きな役割を果たせるはずである。 パッケージ 外部アンテナと簡単に接続するための両面電極。ワイヤボンディングおよ びテープ・キャリア・パッケージ（TCP） アプリケーション μチップは、食 物のサプライチ ェーンを追跡す るために、東ア ジアでは動物用 タグに使用され ている。 セキュリティ、輸送、アミューズメント、追跡、ロジスティックスなど、バー コードが使用できない場所や十分な安全性が確保できない場所。特に紙 に埋め込んだ「電子透かし（intelligent watermark）」に適している 販売開始 2007 （資料提供： 日立アメリカ） SOIの特徴をフルに生かし、 超小型・超薄膜・低コストのRFIDを実現 日立・µチップの開発者がSOIの利点を説明 導電性粒子 超薄膜両面電極 RFIDチップ 工学博士 宇佐美 光雄 株式会社日立製作所 中央研究所 主管研究長 www.hitachi.co.jp SOI技術の魅力的なところはRF回路のフロント エンド部アナログ回路のコンパクト化に大きな 効果があり、超小型のRFIDチップを実現できる ことです。またBOX層をエッチングストッパーと して活用できるため、7.5μｍ厚（多層配線層を 超薄膜μチップの断面図である。 チップはACF（異方導電性接着剤）を使用して アンテナで挟まれている。 含む）という超薄型のチップを自己整合的加工で実現することができます。この （資料提供：日立） ンテナで挟み込むことにより超薄型のRFIDを経済的に実現することが可能と 超小型超薄型チップを図に示すように、ACF（異方導電性接着剤）を利用してア なります。 ASN No 6 I WINTER 06/07 3 特 集：メモリ＆低 電 力 注目の技術 Thin BOX：高速低消費電力SoCのソリューション 工学博士 土屋 龍太 株式会社日立製作所 中央研究所 ULSI研究部 主任研究員 ト）として使用することが可能となった。この効果は 極めて大きく、基板バイアス制御により、トランジス タ動作時の出力電流を20％も増大させる一方、待 機時のリーク電流を1/10に低減することが可能で 極薄SOI層 極薄BOX層(10nm) Si基板 ある。 待機時漏れ電流を90％以上削減。 図1：Silicon on Thin BOXの断面図。埋め込み 絶縁膜層（BOX層）を10nmと極薄にすることで Si基板を第2ゲート（バックゲート）として使用す る。 つまり1桁以上の削減を達成 また、Silicon on Thin BOXでは、NiSiによるフル モバイル用途に適する、高性能かつ低電力のSoCを シリサイド（FUSI）メタルゲート電極構造を採用し、 実現する上で課題となるのが、プロセスの微細化が それによる仕事関数と、BOX層下部への不純物ドー 進むにつれ顕在化してきた素子特性のばらつきによ ピングにより、SOIトランジスタのmulti-Vth化が可 るリーク電流の増大である。この問題は45nm世代 能である（図2）。しかも、バルク素子のようにチャネ 以降の特に低電力CMOSで深刻である。 ル不純物により短チャネル特性を制御するのではな 低消費電力 オペレーション 向き 高濃度 しきい電圧（V） 「Silicon on Thin BOX」構造で、基 板シリコンバイアスを印加し、45nmあ るいはそれ以降のリーク電流を抑える いため、微細素子で問題になる不純物統計揺らぎに 日立製作所とルネサステクノロジでは、埋め込み絶 よるしきい値のばらつきを小さくすることができる。 縁層（BOX層）の厚さを10nm程度にまで薄膜化す これにより、最低動作電圧を低減することができる ることで基 板 バイアス制 御を可能とする新構 造の ものと予測している。 低濃度 不純物導入なし SOIデバイス、Silicon on Thin BOXを開発してい る[Ref]。45nm世代以降でも高速性と低消費電力 バックゲート電圧（V） 性を両立させる技術として期待される。 バックゲートとしてのシリコン基板 Silicon on Thin BOXでは、図1のようにBOX層を 10nm程度にまで薄膜化した。これにより、絶縁層 の下にあるシリコン基板を第2のゲート（バックゲー 図2：Silicon on Thin BOXのしきい電圧（Vth）制御。 NiSiゲート電極の仕事関数とBOX層下部への不純 物導入によってVthを制御する。注入する不純物の 濃度によってmulti-Vth化が可能である。 [Ref] 「Wide-rangeバックバイアス制御を可能にする低電力・ 高性能Silicon on Thin BOXデバイス技術」 【IEDM 2004 Tech. Dig., pp. 631-634, (2004) 】 土屋龍太, 堀内勝忠, 木村紳一郎, 山岡雅直，河原尊之, 前川繁登，一法師隆志，大路譲, 松岡秀行 浮遊ボディ型RAMを実現 工学博士 浜本 毅司 株式会社東芝 セミコンダクター社 半導体研究開発センター 主幹 • 高速性：スタックキャパシタのpoly Siプラグのよう FBCは、SOIで使用する な寄生抵抗は発生しない。 SoCの組み込み型メモリ構造 • 低コスト：スタックトあるいはトレンチキャパシタと は異なり、追加の工程がない。即ち、FBCは従来 として有望である のロジック素子の作製プロセスで実現することが 通りである。 できる。 ● 設計ルール：90nm技術 超薄膜BOXによるSOIで作製 ● 電源電圧：3.3V 128M（メガ）ビットの浮遊ボディセル （FBC（Floating body cell））メモリ の開発に成功した。FBRAMは、SOI上 に低コストで高性能・大容量の混載メモ リを実現することができる FBC技術を検 証するため、128M（メガ）ビットの ● チップサイズ：64.6mm 2（7.6mm x 8.5mm） F BR A Mを設 計し、9 0nmノード 技 術を用いて 試 ● ランダムアクセス：18.5ナノ秒 作した。図1はメモリセルアレイのビット 線 方 向の ● ランダムサイクル：25ナノ秒（読み出し） 、 32ナノ秒（書き込み） 断面写真である。SOI上にはトランジスタのみ作製 ● セルサイズ：0.17μm 2（0.33μm x 0.515μm） されている。Si膜、埋め込み酸化膜（BOX(Buried ● 配線：６層Cu配線 F BCはキャパシタを 伴 わないDR A M( D ynamic Oxide)）の厚さは各々55nm、25nmである。 FBCで構成された128M（メガ）ビットFBRAMの試 作に成 功した。その歩留まりも良く、すでに完全動作 Random Access Memory)セルである。このメモリセ ルは、SOIウェーハ上に形成した１個のMOSFETか ボディのポテンシャルを 安 定化させるため 超 薄 膜 チップも得ている。メモリ保持特性も良い。FBCは、 らなる。メモリデータの“1”“ , 0”は、MOSFETの BOX が 使われ、その 結 果、メモリ読 み出しの 信号 SOI上に作製するシステムオンチップ（SoC）の混載メ 浮遊ボディにおける正孔密度によって識別される。 を 増 大 することが で きた 。M O S F E Tの ゲート電 モリとして有望な構造である。 通常のDRAMセルは１個のキャパシタと１個のトラ 極 は ワ ード 線（ W L ）として使 わ れて い ンジスタから構成される。一方、トランジスタのみで る 。2 層 の 銅（C u）配 線 が 使 わ れ 、１層 図1：ビットラインに 沿ったTEM断面図 構成されるFBCは、以下の３つの利点を有する。 は、MOSFE Tのソースに接続するソース 線 （SL）であり、もう１層はMOSFETのドレ • スケーラブル：スタックトキャパシタあるいはトレ インにつながるビット線（BL）である。 ンチキャパシタのような三次元のキャパシタ構造 4 は不要となり、 “Red Brick Wall”と言われる微細 図2には、128MビットFBRAMのチップ 化限界を回避することができる。 写真を示す。試作された素子の特徴は下記の ASN No 6 I WINTER 06/07 図2：128Mb FBRAMチップ 設計領域 SOIの組み込み型メモリ IBMシステムズ& テクノロジー・グループ 45nm and eTechnology Development ディスティングイッシュト・ エンジニア&ディレクター サブラマニアン・アイヤー （Subramanian S.Iyer）氏 • とくに低電圧においてDRAMの方がセル安定性に 優れる しかし、DRAMは、ロジック・チップにおいては、 SR A Mよりも 少し 複 雑 化し、その 結 果、最 高 速 の DRAMでも速度が2∼3倍遅くなる傾向がある。そ のため、一般のプロセッサICでは、小型で低レベル 図1：45nm SOIトレンチセルの断面図 のキャッシュでは（速度が重要な場合）SRAMを、 大型で高度なキャッシュでは（密度が重要な場合） SOIの組み込み型DRAMは、 45nmノードで急増傾向 現 在、組み込 み 型メモリは、チップ 面 積の75% 程 度を占めている。数年前まで、このメモリはもっぱ らSR A Mだったが、最 近、業 界では、組み 込 み 型 DRAM（eDRAM）への移行が著しい。 DRAMと、うまく使い分けながら用いられるであろう。 簡単になる。図1に示すように、深いトレンチベース のeDRAMでは、埋め込み酸化膜により、デバイス 深いトレンチベースのeDRAMでは、 SOIはバルクSiに比べ、 複雑性の増大は約半分 からキャパシタ・プレートが完全に分離されるため、 SOIによる複 雑 性の増 大 要因はバ ルクに較べ 、約 50％となる(コスト的なメリットはないが、SOIでス タック・キャパシタDRAMを製作することも可能)。 この傾向を後押しする要因として、以下があげられ これまでバ ルクSiで 数 世代にわたり実 証されてき る。 SOIの例 た既存のDRAM技術を、そのまま移行させるのが、 これまで、eDRAMのアプリケーションは、バルク DRAMをSOIロジックに組み込むための、最短かつ CMOSテクノロジーを使用してきた。 リスクを最低に抑える方法として有望である。 能レベルでは、DRAMはSRAMと比べMBあたり、 しかし、高 度 なプ ロセッサ が S O Iに移 行するにつ さらに、浮遊ボディやバックゲート・バイアスなど、 1/3∼1/4の面積である。 れ、eDRAMをSOIに適応させる必要が出てきた。 SOI特 有の効果を活用する新しい考え方がある。 • 高速マルチコア・プロセッサと電気的に同じような 特性を有する大容量キャッシュ。DRAMセルは、 SRAMセルに比べ、1/5∼1/8の大きさである。機 • 電力−DRAMでは、SRAMに比較し、セルベース これらを 生 産レベルで実 証 できれば、更なる簡 素 で、リーク電流はおよそ1000分の1。 従来のDRAMセルをSOIで構築するのは比較的簡 化への道が開ける。我々は、45nm世代において、 • ソフトエラー率は、DRAMでは数千分の1 単であり、実際、深いトレンチセルであれば、さらに eDRAMのSOIへの移行が進むと考えている。 SOIの浮遊ボディ効果を高密度メモリセルに活用 イノベイティブ・シリコン 会長＆CTO ピエール・ファザン （Pierre Fazan）氏 の機能をチップ上に搭載することができる。 らない。Z-RAMメモリ・テクノロジーは、ピエール・ ファザン（Pierre Fazan）氏とセルゲイ・オコーニン 速度、電力、密度 （Serguei Okhonin）氏によって共同発明されたも 電子回路の重要な要素は、密度、速度、そして電力で のであり、両氏はこの技術を商品化するため、イノベ ある。図2に示すように、Z-RAMは、これら3つのパ イティブ・シリコン社（ISi）を共同で設立した。 ラメータのいずれに対しても最適化が可能である。 図1：イノベイティブ・シリコンのZ-RAM™ テクノロジー 速度は主に、ビット線（BL）の容量に依存している Z-RAMの共同発明者が 本テクノロジーについて語る ため、アクセス時間を高速化するには、ビット線を短 Z-RAM̶ゼロ・キャパシタRAM̶メモリ・テクノロ することができる。低電 力動作の場合、ビット線を ジーのビットセルは、トランジスタに加え、SOIに特 短くすると低電力になるが、ビット線の電圧変化は 有の浮遊ボディ効果のみを使 用している（図1を参 小さいため、効果はそれほど大きくない。しかし、ワ くする。65nmで最大400MHｚアレイ速度を実現 照）。従って、通常その面積は15∼20F 2にすぎない ード線（WL）を短くし、それに伴い、ワード線の容 （Fはテクノロジーの最小寸法）。 量が小さくなると、65nmでわずか10μW/MHzの アクティブな電力レベルを実現することができる。 Z-RAMビットセルにおいて、 浮遊ボディは、ストレージ・ ノードとして使 用される。浮 遊ボディにホールを蓄 積す ることにより、メモリの第一 状態が定義され、PN接合を 順方向にバイアスし、ホール を放出すると、メモリの第二 状態が定義される。メモリ読 み出しでは、浮遊ボディによ り、トランジスタを通る電流 が変調される。 埋め込み酸化膜 埋め込み酸化膜 SRAM（6個のトランジスタによるビットセル面積が 150F 2 程度）、あるいは組み込み型DRAM（30∼ ISiは今年初め、AMDと 40F のビットセルでキャパシタが必要）と比較する 初のライセンス契約を締結、 2 と、Z-RAMの高密度化の利点は明らかである。 65nmで 5Mb/mm2 これにより、AMDは Z- R A M が e D R A M を 置 き 換 えると、シリコンの 次世代プロセッサにおいて、 使 用面 積は50 ％削 減される。SR AMを置き換え Z-RAMメモリの使用が可能となる ると、80％ の 省スペース化が 可能である。標 準 の SOIロジック・プロセスで実現でき、新しい 材料、 最 高 の ア レ イ 密 度 を 実 現 す る に は（ > 5 M b i t / 余分なプロセス、マスク・ステップは必要ない。その mm2）、より長いワード線とビット線が必要である。 分、コストを大幅に削減するか、あるいはさらに多く しかし、アクセス時間や電力を犠牲にしなければな 高密度 高速化 65nmで 最大400MHｚ のアレイ速度 低電力 65nmで 10μW /MHz 図2：Z-RAMのパフォーマンス ASN No 6 I WINTER 06/07 5 特 集：メモリ＆低 電 力 ( 続 き) E2E（エンド・ツー・エンド） 超薄型ボディ＆BOX（UTB2）SOI STマイクロ エレクトロニクス アドバンスト・デバイス プログラム・ディレクター トーマス・スコトニッキ （Thomas Skotnicki）氏 これにより、SOIでは、トップのシリコン層（TSi）の BOXの厚さを10nmとすると、DIBLは50％改善す みならず、BOXも薄くすることでDIBLを改善できる ることが期待される。10nm以下では、[3]で示すよ ことが確認される。 うに、薄型BOXを介して基板との容量結合が高まる ため、デバイスの速度は遅くなりはじめる。ゆえに、 どれくらい薄くすべきか? 20nmのBOXが妥当なところであろう。 で は 、B OXをど れくらい 薄くすべき か、という実 ロードマップが終わりに近づくに従い、 超薄型BOXのシングルゲートFD SOIデ バイスは、ダブルゲート・デバイスのニー ズを先取りするだろう 際 的 な 疑 問 が 生じる。図1に 示 すように、B OXを これらの実用的な要求値（20nm BOX）は、SOIウ 150nmから50nm程度に薄くしても、曲線はほぼ ェーハ・メーカーにとっては大きな挑 戦となるが、 横ばいであまり効果がない。しかし、40nm以下にな SOI技術にとっては非常に大きなチャンスとなる。 ると、曲線は急落し、DIBLの改善効果は著しくなる。 BOXの薄膜化の効果は、シリコンの薄膜化より小さ い。しかしながら、超薄膜BOXを使用することにより、 UTB（超 薄型ボディ）デバイスによって短チャネル ダブルゲート・デバイスの性能に近づきながら、シン 効果が改善することは、よく知られているが、我々 グルゲート構造を維持することができる。超薄膜ボ は、SOIデバイスの短チャネル効果に関するBOX厚 ディ＆BOX SOI（当社はUTB2と呼んでいる）上にCMOS さの重要性については他に先駆けて報告を行ってい を集積化することは、どんなダブルゲート・テクノロ る[1]。 ジーよりも簡単であり、CMOSロードマップの終わ り近くでは、重要な選択肢となるであろう。 FD SOIデバイスの短チャネル効果（ここでは性能指 標として広く用いられる、DIBL̶ドレイン誘導障壁 低下−に注目する）は、下記の簡単な方程式[2]で表 すことができる。 図1：BOXの厚さに対するDIBLの改善度（マスター・ シミュレーション[2]） References: 1. T. Skotnicki et al., ECS 2003 Paris, ULSI Process Integration III pp.503-518 & SOI Technology and Devices XI pp. 133-148 2. T. Skotnicki et al., MASTAR Guide and Software via the metalink in the 2005 edition of ITRS (http://public.itrs.net/Files/2005ITRS/Home2005.htm) 3. T. Skotnicki, 2004 Symp. On VLSI Technology, Short Course Proceedings. 超薄膜BOXによるSOI基板 Soitec アドバンスト・テクノロジー 部門 プロジェクト・マネージャー カリーヌ・ランドリー （Karine Landry）氏 ェーハの開発を行っている。SoitecのUNIBOND ™ ようになり、研究開発におけるプロトタイプの作製 ファミリーのウェーハと同様、UT-BOX SOIウェーハ が可能となる。 には、Smart Cut™ テクノロジーが用いられる。 カスタマのフィードバックから、UT-BOXは、デバイ UT-BOXの開発 ス・アーキテクチャをさらに最適化し、新しい研究分 浮遊ボディのメモリセル、あるいはバックゲート制 野を開く「手がかり」を提供していることがわかる。 御のようなデバイス・アーキテクチャにおいては、 BOXは重要な役 割を果たす。これらにおいては、 Soitecは、厚さ25nmのUT-BOXの サンプル出荷中 BOXの特性は、厚さの均一 性、酸化膜の電 気的信 絶縁BOX層が厚さ50nm以下である超薄埋め込み 要となる。 頼性の両方の観点から、十分な注意を払うことが必 References 1- Fenouillet-Beranger et al., Solid-State Electronics 48 (2004) 2- Tsuchiya et al. IEDM 2004 3- Shino et al., IEDM 2004 4- Minami et al., IEDM 2005 酸化膜（UT-BOX(Buried Oxide）SOIは、SOI CMOS アーキテクチャに以下のような利点をもたらす。 BOX 膜 厚の均一 性に関しては1nm（ウェーハ内の 最小−最大値）が達成されている。埋め込み酸化膜 • バックバイアスでデバイスの静電制御がなされることで、 中の電荷と埋め込み酸 化 膜 界面の特 性は、通常に ダイナミックなVt制御[1,2]による超低電力動作が可能 生産されるSOI基板と同等か、それ以上である。こ • 浮遊ボディ効果を用いた、キャパシタ無しの１トラ の膜 厚領域で重要なパラメータとなる絶 縁 破壊電 ンジスタ・DRAMセル[2,3]のような新しい概念の 界は、この厚さのゲート酸化膜において典型的な10 メモリ・デバイスを実現可能 MV cm -1より高い。 • FD MOSFETアーキテクチャと組み合わせることに よって、不純物の統計的揺らぎによるVt変動の問 現 在 開 発 中 で あ る S o i t e c の 厚 さ 2 5 n m の U T- 題（45nmではSRAMの安定性に影響があるとされ BOX基板は、45nmテクノロジー・ノードにあわせ る）を解決可能 て、2008年には商品化される。図1は欠陥改善の 習熟曲線であり、0.15μm閾値における典型的な欠 UT-BOX SOIのデバイスメーカでの評価をサポート 陥密度は、1cm 2 につき0.15個以下である。こうし するために、Soitecの研究開発部門では、BOXの た品質を実現したことにより、デバイスメーカは、デ 厚さを50nmから10nｍに薄くした300mm SOIウ バイスと回路レベルの両方でこの技術を評価できる 6 ASN No 6 I WINTER 06/07 図1 上：0.15μmの閾値を使 用し、ケーエルエー・テ ンコール の S u r f s c a n ® SP2上で測定した、25nm UT-BOXの欠陥数の月別 モニタリング 下：LPD（結晶欠陥）では 0.15μmの閾値、エリア カウントでは0.5μmの閾 値を使 用し、ケーエルエ ® ー・テンコールのSurfscan SP2上でスキャンした典型的 25nm UT-BOXウェーハ 業 界内外の動向 研究開発の展望 UT BOX SOI : 今後の低消費電力に向けた基板設計 Soitec 最高技術責任者（CTO） カルロス・マズレ （Carlos Mazure）氏 リコン層と支持基板間のカップリングが強くなるこ ヤの移動度を最大にすることができ、イオン注入に とは、逆説的ではあるが興味深い。BOXの薄膜化に よる不純 物 数の 揺らぎに起因するしきい値のミス は、いくつかの利点がある。 マッチを無くし、かつ短チャネル効果を改善するこ とができる。これらすべては、電流のオン・オフ比＞ 例えば、完全空乏型（FD）ICアーキテクチャは、低 10 6を維持しつつできる。 消費電力設計に最適だが、複数のしきい電圧（マル チVT）設計とは両立しない。しかし、支持基板から VDD＜1Vでバックゲート制御を十分に行いつつ、 のバックゲート・バイアスを利用することにより、回 面積を食うチャージポンプを必要としないBOXの 超薄膜埋め込み酸化膜により、 32nmの設計上の問題解決を図る 路全体にさまざまなレベルのしきい電圧を与えるこ 厚さは、10 nmから25nmの 領 域にある。そ のた とができる。この場合、FDデバイスでは技術的に難 め、超薄膜BOX（UT-BOX）は、ゲート酸化膜と同 SOI上に構築した最先端マイクロプロセッサでは、 しい高ドーズのイオン注入は必要ない。 等の信頼性が保証されねばならない。 厚さ15 0 n m の 埋 め 込 み 酸 化 膜（B OX（B u r ie d OXide））を用いて、Si膜と支持基板とのカップリン BOXの薄膜化は、 現在、UT BOX SOI基板の開発を推し進めている グを減らすことにより、電力消費に配慮しながらの いくつかの利点を有する 用 途 は、主に 浮 遊 ボディセ ル によるD R A MとF D MOSFETの応用である。 最高性能を実現してきた。 即ち、設計者は、イオン注入を追加することなく、し さらに、UT BOX SOI CMOSは、32nmテクノロジ しかしながら、低消費電力で、中−高レベルのパフ かし実 効的にはSi膜に不純 物ドーピングすること ・ノードにおいて、FinFET構造における有力な候補 ォーマンスが要求されるCMOSにおいては、上部シ と同じ効果を得ることができる。その結果、キャリ になっている。 大学の研究より ナノ薄膜：折り曲げることも可能 ウィスコンシン大学 マディソン校 物質科学・工学部 マックスG.ラガリー（Max G. Lagally）教授 E. W. ミューラー (E. W. Mueller) 教授 ラガリー教授のチームは、SOIウェーハを 用いて、折り曲げ可能な高速回路ほか多 方面に道を開く、歪みシリコンによるナノ 薄膜を開発している 様々なSOI構造をベースにした より、その両面にデバイスを作製することが可能と なる。 シリコン・ナノ薄膜は、 多くの新しい半導体デバイスや、 現行デバイスの性能向上を 光検出器の性能向上 2番目の例として、シリコン・ナノ薄膜は、光検出器 において、その高速化や解像度の向上に大きな影響 もたらすテクノロジー・ を与える可能性がある。SiとそのGe合 金を多層構 プラットフォームとなるだろう 造にしたナノ薄膜を集 積化することにより、SOI上 あるいはフレキシブルな基板上に転写したPINダイ シブルな単結晶シリコン薄膜を得ることができる。 オードを作ることができる。ここで、I（intrinsic）層 さらに重要な点は、埋め込み酸化膜をエッチングし は、GeまたはSiGe層であり、p型やn型層はシリコ てナノ薄膜を剥離する前に、SOI上でGeを導入した ンである。 SOIは、良く知られたCMOS用途のみならず、新し シリコンのヘテロエピタキシャル成長をさせること い領域の基盤技術となる。即ち、歪みシリコン薄膜 により、転 位欠陥を生ずることなく、均一な格 子歪 一般に知られているエピタクシー成長法を使用し、 がそうである。この薄膜により、新しいデバイスを実 みを膜に導入することができることである。 さらに複雑な薄膜構造を作ることも可能である。ま た、歪み技術を駆使して、さまざまな形 状にするこ 現することができ、折り曲げ可能な高速エレクトロ ニクス、光検知やイメージング素子、ピエゾ素子、ナ 高速でフレキシブル ともできる。我々は、種々のSOI構造を用いて、シリ ノMEMS（NEMS）やナノセンサ、さらに発光素子の 歪み を有 するシリコン・ナノ薄 膜 の 簡 単 な例 は 、 コン・ナノ薄膜が、多くの新しい半導体デバイスの創 可能性など、多様な用途において性能向上を期待す Si／SiGe／Siのサンドイッチ構造である。ここで、 出や、現行デバイスの性能向上につながるテクノロ ることができる。 SiGeはSi層に歪みを与えている。厚さ200nmの ジ・プラットフォームとなることを期待している。 3層構造において、0.4%の引っ張り応力を容易に ナノ薄 膜は、フレキシブルであり、軽 量であり、多 得ることができる。この引っ張り応力により、電子移 くの 他の 材 料との 集 積 化 が 容 易で、かつデバイス 動度は大幅に上がる。 の高 密度化をも可 能とする。歪み の印 加により、 CMOSは高速化し、バンド構造は制御性 良く変 調 このようなナノ薄膜では、通常のすべてのシリコン 可能となる。これらの特長は、エレクトロニクス、フ ・プロセスを 使うことができる。薄膜は、折り曲げ ォトニクス、熱エレクトロニクス、および磁気材料・ ることができ、転写可能で、新しい基板に容易に貼 強誘電性材料とシリコンとの融合など、シリコン応 り付けることができるため、高速でフレキシブルな 用における新しい可能性を示唆している。 エレクトロニクスの基盤となる。図1は、歪みを有す る、Si／SiGe／Siのナノ薄膜による薄膜トランジス なぜSOIか？ タ( TF T )と、プラスチックに転写したTF T膜のイメ SOIでは、埋め込み酸化膜を選択的にエッチングで ージである。Si／SiGe／Si薄膜には、2つの自由な 図1：歪みシリコン・ナノ薄膜上に作られ、PETに転写され た薄膜トランジスタ（資料提供：ハオチン・ユアン（Haochin きることにより、種々の基板に転写可能な、フレキ シリコン層があるため、簡単な薄膜転写プロセスに Yuan）とラガリー研究グループ） ASN No 6 I WINTER 06/07 7 業 界内外の動向 AMDはSoitecをベスト・ウェーハ 人 物 ローラン・マリエ（Laurent Malier）氏が CEA-LetiのCEOに就任 世界トップのマイクロエレクトロニクス研究所のひとつであり、 Smart Cut™テクノロジの本家に新しいリーダーが誕生 ファブ材料サプライヤに選定 世界一流のサプライヤ・開拓者賞で は、サポートと取り組みを高く評価 AMDは、同社のファブ30とファブ36製 造 施設の 本拠地である、ドイツのドレスデンで最近開催され た授賞式において、年間WCS Pathfi nder Award ローラン・マリエ（Laurent Malier）博士は、世界 最先端の200mm、300mm基板の研究施設のひ for Best Wafer Fab Materials Supplierを トップのマイクロエレクトロニクス研究所のひと とつであり、実用的条件のもとで新しい材料、プロ Soitecに授与した。 つであるCEA-Leti（仏原子力庁電子・情報技術 セスやデバイスの研究開発や試験を行っている。 AMDのグローバル・サプライ・マネジメントのバイ 研究所）のCEO（最高経営責任者）に就任した。 マリエ博士は、固 体 物理 学 の博士 号を取 得し、 マリエ 氏は、「 Letiの 研 究における価 値の創 造 スプレジデントであるアレックス・ブラウン(Alex 2 年 前、米 国の 光コンポーネント の 大 手 企 業 か は、多方面の学際的アプローチと、技術を牽引す Brown)氏は、「AMDの継続的な製品イノベーショ ら、Letiに移った。 る主要企業や研究機関との共同体制の賜物であ ンとお客様の成功は、私たちが材料やサポートの面 る。」と述べている。 で依存しているサプライヤと密接に関っています。技 術的なイノベーション、品質、そして高いレベルのサ フランスのグルノーブルに本拠地を置くLetiの活 動は、マイクロエレクトロニクスやナノエレクトロ 主要なチップメーカ8社と50社を超えるサプライ ービスについて、世界一流のサプライヤのすばらし ニクス、マイクロシステムズやウェーハ規模の集積 ヤとの研究活動が進行中である。同研究所の年間 いサポートを高く評価しています。」と述べている。 化、生物学や健康関連デバイス、ワイヤレス通信や 予算は、1億7500万ユーロ以上であり、1500人 イメージングに及ぶ。同研究所は世界で最大かつ 以上のスタッフを擁する。1200件以上の特許の Soitecは、2005年、AMDに対するサポートや取り うち、40％以上がライセンスを保有している。 組み全体が世界トップレベルであるとして、AMDよ © Franck Ardito り同賞を授与された。Soitecは、同社の特許である CEA-LetiのCEO ローラン・マリエ（Laurent Malier）博士 Letiは、高度な基板のイノベーションを得意とす Smart Cut™ テクノ る伝統がある。例えば、SoitecのSmart Cut™ テ ロジをベースとした クノロジは、1990年代初頭に、Letiの研究者で SOIや歪みSOIを含 あるミッシェル・ブルエル（Michel Bruel）氏によ む、包括的な設 計基 って発明された。LetiとSoitecは、共同研究チー 板 のポートフォリオ ムにより先端基板におけるイノベーションと進化 を提供している。 を続けている。 詳細は、www-let.cea.fr.で閲覧可能。 2005年WCS Pathfinder Award for Best Wafer Fab Materials Supplier （資料提供：AMD） サイモン・デリオニブス （Simon Deleonibus）氏を IEEEフェローに選定 図１：SopSiC面 GaN成長が可能なシリコン面 FWHM: 62アークセカント （バルクシリコン： 10アークセカント） Leti研究所ディレクターであり、 コンタクトプラグの原理の発明者 である同氏は、先端基板を推進 X線回折装置（XRD）ロッキングカ ーブ測定法（θスキャン法） ィレクターであるサイモン・デリオニブス（Simon “Grand Prix de l'Académie des Technologies-Prix Chéreau Lavet-2005” を受賞するIEEEフェロー、サイ モン・デリオニブス（Simon Deleonibus）博士 Deleonibus）博士は、優れた功績が認められ、最 今日、同氏は先端技術基板の熱心な推進者であ 近「ナノ規模のCMOSデバイステクノロジへの貢 る。彼は次のように述べている。「65nmからサ 献」により、IEEEフェローに選ばれた。これは、 ブ25nmまでのデバイス・アーキテクチャの大半 フランス技術アカデミーの大賞や仏大 統領によ は、SOIや他の関連したエンジニア基板上で実現 るフランス国家勲章のナイト爵など、数々の賞に されています。」「SOIは、ダブルゲートCMOS、 続く受賞である。 FinFE T、FDやPDデバイスなど、新しいデバイ Letiのエレクトロニック・ナノデバイス研究所のデ GaNエピタクシー前の 100mm SopSiC基板 上部シリコン結晶の品質は劣化が なく、次のGaNエピタクシーの成 長に適している 図2：SopSiC TEM（透過型電子顕微鏡）観察 490nm高抵抗率のSi（111） • α-GaN成長に適した表面 • 電気的分離 • 低RFロス 200nm SiO 2 • ウェーハボンディングの品質 ス・アーキテクチャを設 計するうえで、非常にフ 300を超える論文を発表し、28件の特許を保持 レキシブルなものです。私たちは、これらをサブ する同氏は、現在、世界中の集積回路で使用され 10nmゲート長（5nmレンジのチャネル長）まで ているコンタクトプラグの原理の発明者として知 推し進めました。」 525μm 多結晶SiC • 機械的なサポート • 放熱 • 電気的分離 • 低RFロス られている。 幅広い材料や技術を利用するSOIや他のエンジ デリオニバス氏とLetiチームは、1999年SOIを ニア基板は、低消費電力で高性能を永遠に追究 利用し、20nmゲート長、4nmチャネル長の世界 する上で理想の構造となるかもしれない、と同氏 最小のトランジスタの記録を達成した。 は考えている。 8 ASN No 6 I WINTER 06/07 Smart Cut™テクノロジを使用して製作した、典型的な100mm SopSiC 基板の表面（図1）とTEM（図2） （資料提供：ピコギガ（Picogiga）） 業 界 ニュース ファンドリから Chartered社のSOIサクセス・ストーリー Chartered社は、SOIの大量生産を開始した 業界初の専業ファンドリである Liang-Choo（LC）Hsia 博士 Chartered Semiconductor Manufacturing社 技術開発担当上級副社長 www.charteredsemi.com Chartered Semiconductor Manufacturing社 検証を行ってきた。当社とIBMのファブで設計レイ アウト・ファイルを共有できるよう、設計イネーブル・ プログラム（Design Enablement Program）を 導入している。 要点さえ押さえれば、 SOIの歩留まりはバルクより高い におけるSOIの 量 産は大 成 功であった。2007年 1月は、当社がIBM向けに高性能ソリューションと 2 0 0 6 年 4月、C h a r t e r e d 社 は 、I B M の 9 0 n m しての90nm・SOI製品を量産すると最初に発表し S O I 技 術 のライセンス 取 得 を 発 表した。これによ Chartered社のSOIの道のり • 2004年代1四半期−最初のIBM SOIの発表 IBM向けに高 性 能ソリューション90nm・SOI 製 品の 2005年半ばの量産開始を発表（Xbox™ 360を含む） • 2004年第4四半期−AMDの最初の発表 AMD64マイクロプロセッサの2006年初めの生産開始 を発表 • 2005年第2四半期−第7工場（Fab 7）で SOIの量産を開始 AMDの高精度自動製造（APM）の統合が、世界トップ クラスの欠陥密度達成に貢献 • 2005年第4四半期−マイクロソフトがXbox 360の出荷を開始 IBMとChartered社の共通プラットフォームを初公 開。地球の反対側にある２つのファブが同じGDSIIデー タベースを共有し量産する。顧客にとっての利点は、デュ アル・ソーシング、1つの設計、ポーティング/再設計投資 が不要のマルチ・ソーシング、リスクの大幅な削減である て3年目にあたる記念月となる。当社は、2005年 り、当社は、SOIをコンシューマ、マルチメディア、通 半ばに生 産を開 始して以 来、650 0 0 枚を 超 える 信、自動車、および工業用アプリケーション向けに • 2006年第2四半期−AMDがChartered社製の SOIウェーハを出荷してきた。 提供することができる。 90nm AMD64 CPUの出荷を本格的に開始 高 い 歩 留まりが 実 現 されて い る。実 際、S T I 埋 め 同時に、Char tered社は、積 極的な提 携プログラ 込みやCMPが簡単化され、要点さえ押さえれば、 ムも導入した。当社は、SOIプロセス技術を用いた SOIの歩留まりはバルクよりも高くなる。 EDAツール、ライブラリ、およびデザインIPの包括 的な設計環境を開発するために、バリューチェイン 新しい市場 の提携を拡大している。 パワーと性能のバランスを取ることは、すべての製 記録的な垂直立ち上げで生産を開始、すべての主要目 標をクリアし、高歩留まりでの生産を開始 • 2006年第2四半期−IBMから90nm SOI技術を 取得 Chartered社SOIのコンシューマ、マルチメディア、通 信、自動車、および工業用アプリケーションへの展開 を可能に • 2007年第1四半期−マイクロソフトが 品において重要である。Chartered社とIBMは、こ ファブレス業界にとって、SOIは障壁が高いように Xbox 360 CPU(65nm)を出荷予定 の目的を達成するために、ベンダーとの密接な協力 見えるが、当社はその障壁を確実に取り除こうとし • 2007年第2四半期−AMD64製品を65nmへ のもと、共通のプラットフォームでのSOI IPの開発と ている。 移行予定 III-V化合物半導体のコーナー 複合基板によりGaN 線エピタクシー（MBE）が用いられた。 RFの将来性が高まる HYPHENプロジェクトの成功により、量産、高出力、 高周波の無線応用への道が開く フィリップ・ボブ（Philipp Bove） ピコギガ社研究開発（Picogiga R&D） ディレクター www.picogiga.com 兼 HYPHENプロジェクト・リーダー www.hyphen-eu.com これらの 複 合基 板 は、パイロット生 産 の 歩 留まり および 再 現 性においても、標 準 の 材 料よりも優れ た結果を示した。初期の結果によれば、SopSiC複 合基板上のGaN HEMTのエピタクシーは、従来の シリコン基板よりも信頼性が高いことが判った。ま た、GaN成長用基板としてのSopSiCには、バルク GaNと比較した。これらの複合基板は、Soitecの SiC基板に比べかなり安価で、従って量産に向いて Smart Cut™ 技術を用いて作られている。 いるという利点がある。 より信頼性の高いエピタクシー H Y P H E N プ ロ ジェクト は 、基 板 材 料 か ら G a N 初期の材料評価の結果、複合基板材料上のGaNの HEMTデバイスにいたる全ての技術開発とその評価 ヨーロッパのHYPHEN GaN-RFプロジェクトは、 主要性能 (結晶の品質、移動度、表面形状など)は、 を進めている。現在第2フェーズとして、デバイスの シリコン（Si）および炭化ケイ素（SiC）を素材とす すべて現在の基準材料と同等、もしくはそれ以上で 作製を行っている。 る新しい 複合基 板の開 発と検 証を 進めている。こ あることが分かった。これらの比較では、確立され れらの複合基板は、レーダー、衛星通信、基地局な た技術である、有機金属CVD法（MOCVD）と分子 どの無線通信システムで用いるハイパワー装置向け プロジェクトの参加者は、ピコギガ（Picogiga）、 パドバ大学DEI、アルカテル・タレス化合物半導体研究所 に、コストパフォーマンスの良いソリューションを提 初期の結果では、SopSiC （Alcatel-Thales III-V Lab）、ハンガリー物理材料技 供するよう設計されている。 複合基板上のGaN HEMTの 術研究所、ノルステル（Norstel）、ポーランド電子技術研 当社は、この３ヵ年プロジェクトの初年度に、この分 エピタクシーは、従来のシリコン 究所（Institute of Electron Technology）、IEMN/ CNRS（フランス）、およびUMSである。このプロジェク 野の基準である、バルクシリコン上のGaN、および 基板よりも信頼性が高い。 バルクSiC上のGaNを、有力な複合基板構造である、 また、バルクSiC基板よりもかなり 術プログラム（Innovation Society Technologies 多結晶炭化ケイ素上のシリコン（SopSiC）および、 安価で、より量産に適している （IST）program of the 6th Framework Program） 多結晶炭化ケイ素上の炭化ケイ素（SiCopSiC）上の トは、第6フレームワーク・プログラムの新規実用技 の元で、一部、欧州共同体のサポートを受けている。 ASN No 6 I WINTER 06/07 9 業 界 ニュース MEMS MicragemTM – SOIベースのMEMSプロセス・プラットフォーム ブルース・アルトン （Bruce Alton） マイクラライン社 （Micralyne） マーケティング＆ビジネス 開発担当副社長 www.micralyne.com 範囲が広く、成熟したSOIのプロトタイピング・プロ その結果、安定した強固で セスとしてMicragem™ を開発した。 生産可能なMEMSデバイスが プロセス工程 Micragem™は、基本的には、以下の4つのマスクによ でき上がる ル、カンチレバー、弁、櫛状駆動部など、いろいろなプ るリソグラフィとウェーハ接合プロセスで構成される。 ロトタイピングに適している。そして、これらのデバイ マスク1：厚いガラス・ウェーハにエッチングのため スを使用して、光ファイバ・ネットワークを高速化する マイクラライン（Micralyne）の強力な 標準製造プロセスにより、製品の市場投 入までの期間が短縮される にパターン形成。 ミラーベースの光スイッチ、自動車の安全性を保つた 企 業 が 直 面 する大 きな 課 題 の1つは、製 品 の市 場 金属膜をガラス基板にパターン形成。 めの慣性デバイス、厳しい環境でも正確に動作する圧 マスク2：エッチング・非エッチング表面の両方に、 力センサーなどの製品を製造することができる。 Micragem ™ のユーザーには、MEMSの開発コスト 投 入までの期間、すなわちMEMS 製 品をアイディ マスク3：SOIウェーハのデバイス層をガラスのウェーハ を削減し、開発の早期の段階で高い信頼性と性能を るまで の 期 間 である。Mic r a ge m ™ は 、S O I ベー に接合。次に、SOIのハンドル層およびBOX層を除去。 達成し、新製品のアイディアを効率的にプロトタイピ スの M E M S 製 造 プ ロセ スで あり、異 なる 種 類 の Micralyne独自の低応力ゴールド（low stress gold） ングしてテストできるという利点が生じる。 MEMSコンポーネントのプロトタイプを標準的な方 をシリコン表面に堆積し、リソグラフィー技術によりパ 法で作って製造するための一連の設計・プロセスの ターン形成し、配線、接着パッド、および反射面を作る。 アの 段 階 から 利 益 を 生 み 出 す 製 品 として 販 売 す ガイドラインである。Micragem ™ をベースとして製 品を開発すると、マイクラライン（Micralyne）の特 マスク4：DRIE（深堀り反応性イオンエッチング）の 性評価プロセスを活用することができ、製品の市場 最終プロセスは、シリコンパターンの縦方向のエッチ 投入までの期間を短縮することができる。 ングと機械要素部品の作製である。その結果、安定し た強固で製造可能なMEMSデバイスができ上がる。 SOI技術は、当初PN接合における電流リークを回 避するために開発されたが、シリコン微細構造にお より早く、より良く、より安価に ける構造材としての単結晶デバイス層が機械的に強 MEMS分野におけるこの簡単なプロセス・プラットフ 度があるため、SOI基板のMEMS応用は魅力的であ ォームには、大きな可能性がある。このプロセスは、 る。マイクラライン（Micralyne）は、簡単で、応用 超小型のマイクロミラー、振動膜、マイクロチャンネ Micragemの製造プロセスを使用して開発された MEMS光スイッチミラー（資料提供: Micralyne） 関連の話題 高速ウェーハ接合装置により、SOI MHIの新システムでは、加熱・冷却の 必要がなく、標準およびSOIのMEMSで 量産が可能となる MEMSの生産性が向上する • 加熱冷却時間が不要で高いスループットが 達成できる。 • シリコン、シリコン酸化膜を始め、酸化 SOI MEMS設計の利点の1つは、幅広いアプリケー 物単結晶、化合物半導体材料、金属 ションに対応した、より複雑な構造が作れることで など多くの種類の材料に適用でき、 ある。しかし、業界標準のウェーハ･レベルのパッケ 異種材料の接合も可能である。 ージが問題となる。というのは、通常、接合材を加 熱する必要があり、それに時間がかかり、歩留まり低 特にMEMSの真 空 封止に使 用するこ 下を起こす可能性があるからである。SOIやその他 とで、デバイスの高 精 度・小型 化に貢 のMEMSアプリケーションが主流の技術として採用 献する。SOIのように熱膨張率の異な されるためには、高速、高い歩留まり、低コストのプ る積層構造であっても常温で接合する ロセスが可能な製造システムが必要である。 ことにより残留応力が発生しない。 三 菱 重 工 業 ( M H I ) は 、これ に 対 応 するた め に 、 イス設計の自由度が飛躍的に向上する。 MEMSアプリケーション向けに高速のウェーハ接合 さらに、3層のウェーハ積層も可能で将 機器を開発した。 来の高集積化MEMSへの道をひらく。 MEMS用常温ウェーハ接合装置は、真空中でウェー お客様の用途に合わせ、研究試作用接合 ハ表面をイオンビームで活性化し接合する装置で以 装置、量産用接合装置の2種の装置を準備 下のような特長を持つ。 している。 • 完全な常温（室温）プロセスのため、デバイスを熱 お問い合わせ 正規代理店：西華産業株式会社 E-mail: [email protected] また、接合可能材料が多いことから、デバ 歪から解放する。 10 ASN No 6 I WINTER 06/07 MHIの高速ウェーハ接合は、SOIおよび標準のMEMSアプ リケーションにおいて、パッケージのスループットを増大させ （資料提供:三菱重工業） る。 ゲスト・コーナー 堅調な成長を持続するSOIウェーハ市場 ∼新たなアプリケーションを求めて∼ 小川貴史 データクエスト・セミコン ダクターズ 半導体担当副社長 www.gartner.com ントが起こらないとしても短期的見通し(2006年単位:百万平方インチ 2007年)では、SOI市場は、AMDのFab36の本格 出典:ガートナーデータクエスト 楽観的なシナリオ 悲観的なシナリオ 稼動などのアクティブティに牽引され、伸張してゆく 厚膜 (最も可能性の高いシナリオ) ことが期待される。一方、中長期的(2008年以降)に SOIウェーハ市場がさらに大きな開花期を迎えるため 超薄膜/薄膜 (最も可能性の高いシナリオ) には、先駆的導入者に続く先駆的ボリューム需要者（ アーリーマジョリティ）のSOI技術導入が不可欠とな る。先駆的導入者は、すでにその優位性を確証してい ガートナーデータクエストは、市場の拡 大と「大胆な決断」の可能性を予想 るので、かなり広域的な支障においても、その解消努 ガートナーデータクエストでは1995年よりSOIウ （アーリーマジョリティ）は、その優位性や将来性が ェーハ市場の動向について、調査を行っている。そ 明確とならない限り、新しい技術の導入には消極的 の結果によれば、SOIウェーハ需要は1995年から である。両者の間には深い溝（キャズム）が存在する ョン”が重要な役割を果たすという点であり、このイ 2005年の10年間で年平均33%の高成長を遂げ が、この溝が埋まり、先駆的ボリューム需要者からの ノベーションの出現を的確に予測することは困難で ている。近年では、主力となる薄膜セグメントはデ 需要へ広がるためには、1)コスト低減などのイノベー あるということである。特に、こうした先端技術の市 ータプロセシング向けアプリケーションによる牽引 ションが起こる2)特定領域でも優位性がハッキリす 場拡張においては、MITスローンスクールのヒッペル に加え、ゲーム機 などの民 生 機 器 需 要 の 台 頭によ る市場形成の動きが顕在化することが必要となる。 教授が提唱しているように、基幹となる先端技術の り、大幅な成長を示している。また、厚膜セグメント ガートナーデータクエストではこうしたベンダーの動 提供と、リードーユーザーによるイノベーションの創 においても、産業機器向けデバイス需要、自動車搭 きをシナリオしたシナリオ予測をリリースしている。 出が（予期しない）ブレークスルーをもたらし、市場 力に対して許容的となるが、先駆的ボリューム需要者 載デバイス向け需要に加えて、PDPドライバー向け 図1：2つのシナリオによるSOIウェーハ需要予測（2005∼2010年） 拡張に結びつくケースも多い。その意味から言えば、 需要などの新たなアプリケーションへの展開も見ら イノベーションのワイルドカード SOI技術は大きな市場ポテンシャルを秘めていると言 れる。 図1に各シナリオに基づく、SOIウェーハの需要予測を えよう。 示す。最も確からしいシナリオによるSOIウェーハ需 要予測では、2006-2007年では、需要は先駆的導 大胆な決断 入者のアクティビティに牽引され、年率40%を超え また、新たな技術開花及び市場拡張においては、技術 る成長が期待されるが、2008年以降ではそのブーム 開発以外に、創造的な製品企画、マーケティングなど 年平均31%増で推移する は山を越え、その成長率は低下傾向となる。これに基 も重要となる。新たな技術開花及び市場拡張を推進 可能性大と予測 づく需要予測では、SOIウェーハ需要は、2005年か するためには、近視眼的な保守主義に陥らず、リスク ら2010年の間で、年平均31%増で推移し、2010年 管理に基づく、より挑戦的な判断及び決定が不可欠 におけるウェーハ総需要（Captiveを含む）は、2億 である。1995年以来のSOI技術の発展は、欧米半導 4370万平方インチとなる。 体ベンダーを中心とした、 “チャレンジ”の結果である SOIウェハ需要は、 2005年から2010年の間で、 先駆的導入者（アーリーアダプター） IBM、AMDなどの先端デバイスメーカーは、SOI技 とも言えるが、今後は、こうした動きが、日本ベンダー 術の先 駆的導入者（アーリーアダプター）として確 SOI市場予測において重要な点は、通常の予測と異 及びアジア・パシフィックベンダーにも広がってゆくこ 立したスタンスをとっているため、仮に大きなイベ なり、市場拡張のブレークスルーとなる“イノベーシ とを期待したい。 PA P E R L I N K S ハイライト 編集欄 STMその他が、IEEEの2006年SOIコンファレンス 最優秀論文賞を受賞 さらに強力に 薄膜HR SOI上のRFが、来年、低コストの大衆市場向け200GHzアプリ ケーションへの道を切り開く可能性がある。 成長するSOIの環境 STMicroelectronicsがIMEPUMRおよ この論文では、従来は高価なIII-V技術 先頃、Soitecにより主催された主要 びIEMNと共同で提出した「Stateofthe の分野であったV、W、およびG帯域幅 メーカの会議では、SOIに積極的な art 200 GHz passive components （少なくとも200GHzまで）を、来年に ところと検討中のところが参加した 我々は、半 導体 業 界 の主 要IPプロ and circuits integrated in advanced は、HR SOIが低コストの大衆市場向け が、いずれも先端基板技術に対する バイダであるARMがSOIに参入す thin SOI CMOS technology on High CMOSデジタルおよびRF/MMWアプリ 大いなる熱意と関心が感じられた。 るというニュースを聞き、SOIが急 Resistivity substrate（F. Gianesello ケーションへ切り開く可能性があると結 et al）」と題する論文が、 IEEE 2006 論付けている。 アデール・ハーズ（Adele Hars、編集長) 前進していくことは明らかである。 成長するコンシューマ・アプリケー トップのOEM 企 業は、チップに何 ションという巨大な世界へ入ろうと SOIコンファレンスにおいて最優秀論文 を望むかを話し、トップの半導体メ していることを確信した。 賞を受賞した。 ーカー、設 計 者、そしてサプライヤ は、そのニーズを満たすため何をや 今 日 の キ ー ワ ード は 、パ ワ ー 、価 PAPERLINKSおよびCALENDARの全リスト、近年の会議の優秀論文、 っているかを話した。互いに語り合 格、性能である。そしてSOIはその および今後のイベントへのリンクに関しては、 www.advancedsubstratenews.comを参照 うことにより、SOIの環境が着実に 要（かなめ）となる。 ASN No 6 I WINTER 06/07 11 Buzz 業 界の動向 s I B M 製 の 最 新 S O I チ ッ プ 2 種：P o w e r P C sフリースケールでは、SOI採用PowerQUICCⅢ通 の小型化が可能となった。成果：少なくともチップ1個に 750CLは、エネルギー消費量が前世代の半分であ 信プロセッサである85xxにアプリケーション固有の つき1ドル未満にて、EMC性能が向上し、信頼性は最大 り、400MHzから1GHzの間で動作する。PowerPC 機能追加を展開：MPC8568EおよびMPC8567Eは 化されている。 970GXはPowerPC 970FXに続く品種で、電力レ ともにギガヘルツクラスのCPUコアが搭載され、ブロ ベルはそのままにL2キャッシュを2倍の密度で集積 ードバンドアクセス機器（Q107試作品）において相互 sラクステラは、SOI s SOI技術を使ったIBMのCellプロ News Flash を多重化する新しい技術を発 ARM は SOI へ 表した。これにより、単一ファイ セッサ関連ニュース • IBM初のCellを用いたブレードセン ター・システムは、航空宇宙、石油ガ バー40Gpbsのリンクが実現 プロセッサ用半導体IP、周辺機器、SoCソリューションを提供する有力企業のARMホールディ する。この技術によってコスト ングスは、SOI技術導入により物理的IPポートフォリオの増強を実施中。 が削減され、100Gpbsでのイ ス、医療業界をターゲットとして出 ーサネット・データ・センター 荷されている。 検査、スーパーコンピュータ関連、半 導体設計・製造、防衛産業での信号 処理といった分野の顧客にCellベー スのシステムを提供しており、単位面 積（1平方インチ）、重量（1ポンド）、 電力（1ワット）、コスト（1ドル）あた りの性能利得は、1桁以上であると 報告している。また同社は、PC用に 高速セル・アクセラレータ・ボードも Soitecと提携 SOISICを買収 • マーキュリー・コンピュータ・システ ムは、医療での画像診断、業務用の CMOSチップ上で、ひとつのファ イバーに４つの10Gbpsの波長 している。 「S O I 技 術は 、微 細 化 が 進行する中、従来のバルク CMOSプロセスに関する 電力・性能の問題を解決し てくれる最も有望な技術で す。Soisicの買収によって、我が社の物理的IPポ ートフォリオに新たな能力が加わり、ビジネスパー トナーに消費電力と性能に関する、格段に優れた 最適化を提供することが可能となります。」 ̶ マイク・ミュラー（Mike Muller） ARM CTO兼取締役 「ARM社にSOIの環境 をサポートしていただけ るのを大 変 嬉しく思い ます。設計インフラをさ らに発展させるため、提 携を心待ちにしています。インフラの拡充は、 SOIによって実現可能となる高性能・低消費電 力チップに極めて重要なものなのです。」 への接続可能性に道が開かれ ることになる。これ以前に、同 社は、商品化が可能なトランシ ーバ構成において、レーザーと SOI CMOSフォトニック回路 とを組み合わせた初のモノリ シック・デバイスをサンプル供 給した。本技術は、2007年発 売の市販トランシーバ製品群 ̶ アンドレ・ジャック・オーベルトン・エルベ （Andre‘ -Jacques Auberton-Herve‘ ） Soitec社長兼CEO に入れられる。 s東芝アメリカ・エレクトロニ ック・コンポーネンツは、家電 発表している。 • 「ロードランナー」と呼ばれるスーパーコンピュータ 稼動するマルチプロトコールに対応。MPC8572は、 および産業用DCモータおよびインバーターに用いられ が、DOEのロス・アラモス研究所に導入されるが、これ ネットワーク機器および通信機器でのマルチギガビッ る、SOIベースの高圧三相モータドライバー・ファミリー には16,000個を超えるAMD Opteron™プロセッサ・コ ト速度でのアプリケーション認知型コンテンツ処理を について発表した。SOIによって、小型構造を実現し、消 アおよび16,000個を超えるCell BEプロセッサが搭載 行うものである。MPC8533Eは、高速ハードコピー 費電力を低減させながらもパワーを増強し、レスポンス されている。最大処理能力は、1.6ペタフロップス オフィス機器においてファンを用いない稼動と低消費 タイムを速くし、集積度を上げることが可能となる。 （1秒間に1600兆回の演算）以上である。 電力のために最適化したSoCである。 sフロスト＆サリバンでは、 “Emerging Trends in SOI s AMD（64ビットのマイクロプロセッサはすべて sアトメルは、SMARTIS™技術でバルクBCDMOSに Technology（SOI技術における新たなトレンド）”につ SOI上に搭載）関連ニュース 代わりSOIを使用している。成果：自動車での高温と いてのリポートを新たに発表した。リポートには、半導 • ATIを買収したAMDは、CPUとGPUをシリコン なるアプリケーション向けの、新しいドライバICファ 体業界の未来を決定するとする主要技術、課題、制約、 レベルで集積化した、新たなクラスの「フュージョ ミリーを構成するチップは、信頼性が向上し、最高 分析、予想が書かれている。 ン」プロセッサのリリースを予定している。出荷は 200℃まで（環境温度150℃）での稼動が可能となっ 2008/2009年を予定し、チップ搭載はラップトップ、 た。すなわち、熱いエンジンのかなり近くに搭載して、 sインテルは、InPレーザーキャビティが、SOI基板中に デスクトップ、ワークステーション、サーバ、家電、新規 ターボチャージャーのフラップや排気ガス循環システ 形成された導波管と直接貼り合わされたハイブリッド・ 市場をターゲットとする。 ムを制御することができるようになる。同様に、車体エ シリコンレーザーを発表した。このような発光体をひと • 自社製品のQuad-Core Opteronプロセッサ（コア4個 レクトロニクスを制御するためのATA6826ドライバ つのモノリシック構造上に多数搭載することが可能であ が１個のシリコンチップに搭載）のテープアウトが終 IC（業界初のSOIをベースとした自動車負荷ドライバ り、 マイクロプロセッサチップ間あるいは個別のコア間に 了し、出荷は2007年半ばの予定。 IC）では、SOIによって製造工程が簡略化され、チップ おいても極めて高いバンド幅での通信が可能となる。 謝 辞 本号作成にあたりご協力を賜り、誠にありがとうございました。 協力企業の皆様：ソニー、IBM、任天堂、マイクロソフト、DFCインテリジェンス、日立、ウィンテック、BCCリサー チ、RFIDジャーナル、東芝、イノベイティブ・シリコン、STマイクロエレクトロニクス、ガートナー／データクエスト、 CEA･Leti、AMD、チャータード、マイクラライン、MHI、ウィスコンシン大学マジソン校、Soitec、ピコギガ sシンガポールにおいて、Soitecの300mm SOIウェー ハ工場が新たに建設中である。パシルリス（Pasir Ris） 1ともよばれるその工場は、2008年半ばに顧客への供 給を開始する予定である。最終的に、ウェーハ製造数を 年間100万枚とすることを目指している。同グループは また、フランスでの生産能力も拡大中である。 A D VA N C E D S U B S T R A T E N E W S ™ www.advancedsubstratenews.com 本出版物の内容はすべて、著作権で保護されています。全詳細についてはSoitecにお問い合わせください。本書の無断複写・転載を禁じます。個人 が個人的使用あるいは、教授、研究目的にかぎり、本素材からの引用の印刷、ダウンロードをすることができます。それ以外は、本出版物のいかな る部分であっても、著作権所有者の事前の許可がない限り、電子的、機械的、複写機使用、といった形式または手段を問わず、複製、検索システムで の保存、送信は認められません。 次 号 : 2007 春 ご意見・情報をお待ちしています。 ご意見・情報をこちらまでお寄せください。 [email protected]. Sponsored by: UNIBOND、Smart Cut、QUASIC、SOITEC、Advanced Substrate Newsは、Soitec・シリコン・オン・インシュレーター・テクノロジーズの商標 です。その他すべての商標は各々の所有者に帰属します。 本出版物には、財務業績に関する予想、意見、計画、目標、そのような業績に関する仮定または判断を反映した見通し情報が含まれている場合があ ります。ゆえに、推定、仮定、判断、不確定事項が含まれることもあります。実際の結果または成果と、そのような見通し情報に述べられることとの 間に著しい差異を生む要因は数多く存在します。そのような要因については、Soitec・アニュアル・リポートに詳細を記しています。 Advanced Substrate Newsは、登記事業所をParc Technologique des Foutaines, 38190 Berninに有する仏企業Soitecシリコン・オン・インシュ レーター・テクノロジーズSA（代表：アンドレ・ジャック・オーベルトン・エルベ（Andre‘ -Jacques Auberton-Herve‘ ）、CEO）により出版されています。 www.soitec.com 6 December 2006 発行人：カミーユ・ダルノー・デュフォー（Camille Darnaud-Dufour） 編集長：アデール・ハーズ（Adele Hars） 製作：VHOX 写真の著作権：クリスチャン・モレル（Christian Morel）/Artechnique 印刷：アンプリムリ・デュポン・デュ・クレー（住所：38640 Pont de Claix, France）
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