JUNE 2010 TECHNICAL NOTES Vol.72 TABLE OF CONTENTS June 2010 TECHNICAL NOTES VOL.72 CADENCE INFORMATION TECHNICAL NOTES ケイデンスの新しいマーケティング・ビジョン「EDA360」 −Profitability（収益性）向上に向けた新たなアプローチ− 3 Cadence Palladium XP−Verification Computing Platformのご紹介− 5 機能シミュレーションの高速化 7 システムの実現 (System Realization) とはなんですか？ 8 システム設計とミックスシグナル設計のGAPを埋めるMATLAB/Simulinkと Virtuoso Multi-Mode Simulationのインテグレーション 9 MEMS設計ソリューションのご紹介 10 サインオフ物理検証ツールPVSと EDI Systemのリンクによる作業効率の向上 11 パターンマッチングを応用した 手法でイタレーションを回避し、設計TATを短縮 12 DA SHOW/CDNLive! Japan FUN NOTES Allegro 16.3 Beyond:「Co-DesignとSystem Planning」 13 DA SHOW/CDNLive! Japan 2010のご案内 14 Tea Time 15 CADENCE INFORMATION ケイデンスの新しいマーケティング・ビジョン「EDA360」 −Profitability（収益性）向上に向けた新たなアプローチ− ケイデンスは4月27日、 「EDA360」と呼ぶ新しいマーケティン しかし、このような半導体技術開発発展の一方で、32nm以 グ・ビジョンを発表し、エレクトロニクス業界に対するEDA 下のプロセスでは半導体開発費用が数十億円にも達し、半 の役割について再定義を行い、従来目指してきた「効率化 導体事業の収益性（profitability）に黄信号が点灯し始めて （productivity）」向上に加え、 「収益性（profitability）」の います。半導体設計自体の複雑化に加え、半導体ベンダー 向上に向けた新たなアプローチについて提唱を行いました。 は、半導体と共にドライバ・ソフトを始めとするソフトウェアの 業界のトレンドと収益性向上へのチャレンジ 提供を求められており、それらの開発費が今後収益性に益々 大きな影響を与えることが危惧されています。そのような状況 リーマンショックによる不況を乗り越え、エレクトロニクス業 の中、収益性を確保できる半導体の開発品種は減少し、半 界にもようやく少し明かりが見えてきました。不況の間にも、 導体業界においては、半導体設計を最初から行う「creator」 クラウド・コンピューティング、第4世代モバイル通信、3D映 としての仕事よりも、過去の設計の再利用と共に、ソフトウェ 像技術など、今後業界を牽引する新たな技術に関する話題 アをも統合して提供する「integrator」の仕事が増加していく が増えています。また、それに呼応するように、最先端のプロ と思われます。 セス世代は40ナノメータから32/28ナノメータへと移行準備 Creatorにおいては、引き続き高性能なチップを設計するた が始まっており、半導体設計の複雑度、難易度は確実に高 めの効率性（productivity）向上を追求していくことが求めら まっています。携帯電話からiPhone/Xperiaなどのスマート れますが、一方integratorにとっては収益性（profitability） フォンへの進化、ラップトップPCからネットブック、電子書籍 が最 大の関心 事になっていくであろうと予測されます。 など機器の携帯化はますます進み、半導体の低消費電力化 EDAは、creatorの皆様に対して設計、検証、インプリメン への要求は引き続き高まるばかりです。また、RF、高速IO、 テーションに関する技術を引き続き提供し、 「productivity」 モデムなど、多くのアナログ機能がワンチップに搭載されるこ 向上に寄与していくと共に、integratorの皆様に対しては、 とにより、ほとんどのSoCにおいてミックスシグナル設計が必 “integration-optimized”な（＝統合作業を最適化する）IP 要となっています。 の設計・選択、SoCやシステムへの統合技術、システム・コス トの最適化などに寄与する新しい技術を提供することで、お 20年余りの間、ケイデンスはEDA業界のリーダとしてお客様 客様の「profitability」、すなわち収益性＝製品競争力向上に の設計効率化（productivity）向上への取り組みを支援して 対して貢献していきたい、というのが、ケイデンスが提唱する きました。論理検証、論理合成、設計検証、配置配線、サイ 新しいマーケティング・ビジョン「EDA360」の根本的な考え ンオフ解析、物理検証、回路検証、DFMなど単体製品の性 方です。 能、品質の向上に努めると共に、それらの単体製品をシーム レスに組み合わせることによって低消費電力設計、ミックスシ 「EDA360」を具現化する３つのアプローチ グナル設計などの設計トータル・ソリューションを提供してき 効率化（productivity）に加えて収 益性（profitability） ました。また、最近は、検証IPラインアップの充実化、検証プ の向上に寄 与する、というE DA 3 6 0のビジョンを具 現化 ランに沿った検証マネージメント環境、SoC企画段階における するために、System Rea lization、S oC Rea lization、 チップ見積り環境などを提供し、設計見通し（predictability） Silicon Realizationという3つのレベルにおける新たなアプ を向上するための様々なソリューションも提供しています。 ローチを提唱します。 （図1） System Realization Add Embedded Software Add Application Software Add Mechanical (Board, etc.) ＊ SoC Realization Add Bare-metal Software ＊ （＝ドライバSW) Silicon Realization IP Realization application-drivenな ハードウェア開発 OPEN INTEGRATION PLATFORM “integration-optimized” なIPを供給 Add Packaging＊ IP Creation＊ IP Reuse ＊ IP Sourcing ＊ これまでEDAが カバーしてきた 領域 ENTERPRISE MANAGEMENTによって全領域を管理 ＊はケイデンスが供給している/いく技術分野 図1：EDA360コンセプトを具現化するアプローチ 3 1）System Realization 3）Silicon Realization 従来はハードウェアがまず開発され、その性能に合わせてソ Silicon Realizationは、非常に複雑で大規模なアナログ＆ フトウェア（ミドルウェア、アプリケーション）の開発が行われ ミックスシグナル・ブロックの開発を意味します。今後デジタ る、というケースがほとんどでしたが、今後はアプリケーショ ル設計は勿論、カスタム設計においてもますます効率化およ ンの仕様からハードウェアおよび付随する基本ソフトウェア び 収 益 性の向 上 が 求 められます。これまでもE DAは、 への要求がトップダウンに定義される“application-driven” Silicon Realizationのための設計自動化に寄与してきました なアプローチが求められるようになっていきます。そのた が、さらに今後デジタルおよびミックスシグナル設計のために めに ハードウェアおよび 付 随 する基 本ソフトウェアは、 下記の技術開発が求められます。 application-independent、re-configurableであることが求め られ、SoCのintegratorは、アプリケーションの要求に応じて、 設計効率化のための技術 “必要十分”な性能を満たすハードウェアおよび基本ソフトウェ •初期設計段階のための設計抽象度引き上げ アを「収益性の最適化」という観点の下で提供していくようにな •性能、パワー、歩留り、コストなどの制約を同時に考慮する ります。System Realizationおよび必要となるEDA技術に関し ては、次の記事「システムの実現（System Realization） とはな んですか？」でも紹介していますので、併せてご参照ください。 設計環境 •設計者の意図、制約の一元化 検証効率化のための技術 •デジタル/アナログ、設計初期/後期まであらゆる場面をカ 2）SoC Realization EDA360のビジョンにおいては、SoCの開発・提供は単なる チップ開発ではなく、アプリケーション要求とハードウェア性 能をマッチングさせる上でも重要な役割を果たすドライバ・ソ バーするholisticな検証環境 •メトリクス・ドリブンかつカバレッジをモニタできる検証環境 •場面に応じた検証の抽象度制御 インプリメンテーション効率化のための技術 フトウェアの同時開発・提供を意味します。上述の通り、SoC •後戻りのないシングル・パス設計 はアプリケーションの要求に応じてreconfigurableでなけれ •各ステップで最終的なゴールと制約を理解している全体フロー ばなりません。そのため、SoCの構成部品であるIPは、SoC •最適なブロック分割をサポートするためのツールcapacity向上 統合作業の効率化にも配慮しつつ、以下の成果物を1セット で提供される必要があります。 「EDA360」を実現するための業界エコシステム •抽象度の高いTLMソースコード EDA360のビジョンを達成するには、EDAベンダー、組み込 •（アプリケーションに合わせて性能をコントロールするため みSWベンダー、IPベンダー、ファウンダリ、そしてお客様を交 の）設計制約 えた協業の拡大が必要です。 •検証IP 例えば、上述のIPベンダーとのパートナーシップを活用した •ドライバ・ソフトウェア “integration-optimized”IPの提供もその一例ですし、ケイ •（ミックスシグナルIPの場合）付随するアナログ・ブロック デンスが先日発表したWindRiver社バーチャル・プラット フォーム環境とCadence Incisive Software Extentionとの このような形で“integration-optimized”なIPが提供、流通さ 統合によるソフトウェア開発の見通し（preditability）向上も れることにより、 「SoC integrator」の仕事は、以下のステップ System Realization実現への一歩です。 で収益性とアプリケーション要求を両立することになります。 •SoCアーキテクチャ（含：ドライバSW）の検討 以上が今回発表したケイデンスの新しいマーケティング・ •“ integration-optimized”なIPの準備 ビジョン「EDA360」の概要ですが、さらに詳細については、 •IPの性能調整、統合によるSoCの実現 vision paper（英語版、32ページ）、インタビュー・ビデオ など が 掲 載されて いるケイデ ンスの 専 用ホームページ ケイデンスは、このようなI Pの流 通・統合 環 境を「O pen （http://eda360.com）が開設されていますので、ぜひご参照 I nteg rat ion Plat form」という名前で業界に提唱し、す ください。 でにI P ベンダー数 社の協力も得ながら、上 述の 形 態 で また、7月2 2 日、2 3 日に 明 治 記 念 館 にて 開 催 するD A “integration-optimized”なIPのポートフォリオをお客様に SHOW/CDNLive! Japan 2010での基調講演においても、 提供する準備を進めています。 （本件に関しては、5月5日発 EDA360についてご説明いたしますので、 ぜひご来場ください。 表プレスリリース、 「ケイデンス、SoCの実現を加速し、コスト を削減する新しいIP統合環境Open Integration Platformを 発表」をご参照ください） 4 フィールド・マーケティング本部 田中 厚 TECHNICAL NOTES Cadence Palladium XP Verification Computing Platformのご紹介 大規模SOCの検証には、LSI単体の検証（Verification）に加 等々を含み、それらが相互に強く関係しています。 （図2）その え、ソフトウェアの制御やLSI外部環境との協調動作など、シス ためSoC全体の機能検証はハードウェアとソフトウェアを同時 テム・レベルの挙動を検証（Validation）する必要があります。 に検証する必要性が要求されてきます。 ケイデンスでは、従来よりPalladiumシステムとXtremeシステム Embedded Software OS, Driver , Applications でシミュレーション・アクセラレーションからIn-Circuitエミュ レーションまで、広範囲の検証環境を提供してきました。今回 ご紹介するPalladium XPベリフィケーション・コンピューティン グ・プラットフォーム（Palladium XP）は、ケイデンスの最先端 のハードウェア、ソフトウェアで実現した論理検証用コンピュー FLASH DDR3 GDRAM Memory Controller Encrypted IP ティング・プラットフォームです。PalladiumシステムとXtremeシ ステムの経験とノウハウを統一環境にし、かつクラス最高のア クセラレーション・エミュレーション性能を提供します。 Palladium XPは、プロセッサ・ベースの計算エンジンと、UXE （Unified Xccelerator Emulator）ソフトウェアにより、高速かつ 柔軟な拡張性を実現するとともに、ハードウェア/ソフトウェア協 調検証、ダイナミック・パワー解析機能、多様なハード/ソフトIPの ラインアップ、メトリクス・ドリブン検証など、従来のエミュレー ションでは困難だった多様な用途に応えることができます。 uP uP uP uP Graphics Controller Switch 10G/40G Ethernet I/F Scheduler IP IP Wireless Controller General Purpose I/O 図2：システム・レベル検証に必要な要素技術 従来のハードウェア装置を利用した検証環境では、性能向上は 見込めますが、反面、シミュレーション環境の利点である習得 の容易さ、短期間の環境構築、デバッグ性能、再利用性などを あきらめないといけません。またシミュレーション環境からシ ミュレーション・アクセラレーション、あるいはエミュレーション 環境への移行には通常再コンパイルが必要になります。 シミュレーション、シミュレーション・アクセラレーション、エミュ レーション環境の分離が、ツール間でのスケーラブルな性能と IP再利用の実現の障壁になっています。 図1：Palladium XP システム・レベル検証の実現に向けて システム・レベル検証のソリューション Palladium XPは、業界最先端のテクノロジを実装しており、か つ幅広い分野にも利用可能な新検証プラットフォームです。 従来の検証ツールは、システム・オン・チップ（SoC）の規模増 Palladium XPは、シミュレーション環境も含めた統一環境を実 大と複雑化の増加に即座に対応することは困難でした。このた 現したことにより、アクセラレーションやエミュレーションへの めハードウェアとソフトウェアの検証環境のギャップ、再利用性 適用を可能にします。例えば、Xtremeシステムの特徴的な機能 や生産性の制限、リスピンやスケジュールの遅延への心配など、 であった "Hot-Swap" 機能により、ケイデンスの Incisive Simu- いくつもの課題が顕著になってきています。 latorを使用するユーザは、シミュレータ環境からシミュレーショ ン・アクセラレーション環境、あるいはエミュレーション環境へ 今日のSoCには、1個あるいはそれ以上のマイクロプロセッサ、 検証データを再コンパイルすることなく移動することができま 複数のタイプのメモリ、社内あるいは社外から調達されるIP す。Palladium XPは、初期のアーキテクチャ解析からブロッ （ほとんどの場合ソースコードを解読できないように暗号化さ ク、チップ、システム・レベル、そしてソフトウェア開発とシステム れている）、標準のI/O、組み込みソフトウェア、OS、ドライバ 検証までの多様な設計・検証フェーズに使用できます。 5 TECHNICAL NOTES さらにPalladium XPは、使いやすく柔軟でシミュレーション操 作に類似したユース・モデルやスケーラブルな性能を提供し、 検証の生産性をより向上させることができます。このほか、実 ●アーキテクチャ •最新カスタム・プロセッサ（MCM） ●サポート言語 装置や測定器・発生器に接続し、ハードウェア/ソフトウェア協 •HDL：RTL（VHDL、Verilog）、Gate-Level netlist 調検証や、先端的なデバッグ環境が実現できます。 •HVL：C++、SystemC、Specman 'e'、SystemVerilog、 Palladium XPは、従来のシミュレーション･アクセラレーショ Open Verification Methodology（OVM）/Universal Verifi- ンとエミュレーションの使用環境に先端の検証機能を拡張し cation Methodology（UVM） ています。例えば、メトリクス・ドリブン検証の高速化、HVL •Assertion：SystemVerilog Assertion（SVA）、Property （Hardware Verification Language）ベースの高速化、OVM Specification La ng uage（P SL）、I ncisive Assertion （Open Verification Methodology）の加速、システム・レベル における消費電力検証など、新しいユース･モデルの導入により 検証の生産性はさらに向上します。 Library、Open Verilog Library（OVL） ●ハードウェア/ソフトウェア・インタフェース •標準規格：SCE-MI 1.1/2.0、TLMのサポート •標準プロトコルをサポートする各種SpeedBridge製品群 Open Verification Methodology for Acceleration Synthesizable Testbench Vector-Based Acceleration OVM STB MDV Metric-Driven Verification for Acceleration ICE UXE Unified Xccelerator Emulator Software VBA •API：C/C++、PLI、 VPI、SystemVerilog DPI、DPI-SystemC、 VHPI 等 In-Circuit Emulation Debug Advanced Debug VIP Verification Intellectual Property ●高速コンパイル •∼35Mゲート/時間（RTL/1台のワークステーション） ●実行速度 •∼４ＭＨｚ ●Low Powerソリューション TransactionBased Acceleration TBA Assertion-Based Acceleration Palladium XP ABA Hardware XL, GXL DPA Dynamic Power Analysis •DPAオプションによる高速ダイナミック電力見積もりとシステ ム・レベルの省電力動作検証（Power Shutoffなど） ●アドバンス･デバッグ機能 •FullVision：長時間の全信号トレース、統合されたデータベー スによるIncisive Enterprise Simulator（IES）/SimVision Signal-Based Acceleration SBA PSO Power Shutoff Verification 図3：Palladium XPのユース・モデル への組み込み •アサーションおよびトランザクションも観測可能 •InfiniTrace、hot-swap、複雑なイベントを簡単にトリガーす る機能、システム・タスクのサブセットをサポート Palladium XPの仕様 •SimVision GUIのデザイン信号に対応した電力プロファイル Palladium XPは、XLとGXLの２つの構成があり、両タイプと もにRoHS（特定有害物質使用制限）基準に適応しています。 基本アーキテクチャ（MCM、メモリ・カード、ケーブル、ソフト ●柔軟なクロック •同期、非同期、ゲーテッド・クロック等、多種なクロックをサ ポート ウェア）は両構成とも共通ですが、物理的なサイズと拡張性へ の仕様は異なります。 このようにPalladium XPは、高速・高機能化を実現することに より、従来のエミュレータ/アクセラレータでは適用が困難で 6 Palladium XP XL Palladium XP GXL 拡張容量 I/O 容量: ∼ 32Mゲート I/O : ∼ 3,072信号 容量: ∼ 2,000Mゲート I/O : ∼ 147,456信号 専用ユーザ メモリ容量 標準実装：∼ 16GB 最大実装：∼ 32GB 標準実装：∼ 1TB 最大実装：∼ 2TB マルチユーザ数 1∼8ユーザ １∼512ユーザ あった検証用途にも利用できるようになりました。Palladium XPは、まさに「次世代のベリフィケーション・コンピューティン グ・プラットフォーム」と呼ぶにふさわしいシステムと言えます。 カスタマ・プラットフォーム・マーケティング部 夏井 聡 機能シミュレーションの高速化 機能シミュレーションにおける律速段階 SoCの規模の増大および複雑化は、機能検証において広く使 また、新しい試みとして、近年普及しているマルチコア・テクノロ われているエンジンである機能シミュレータにとって、極めて難 ジを活用した、 「IES-XLパフォーマンス・オプション」がありま しい問題を投げかけています。シミュレーション実行時間は（ス す。マルチコアの一つの使用法として、複数のシミュレーション ティミュラスのステップ数）×（1ステップあたりのシミュレー 実行を行う場合、これらを並列に行い、全体としてのスループッ ション時間）で表すことができます。複雑な機能を確認するた トを向上することは、LSFなどの負荷分散システムとして広く使 めには、コーナーケースを発生させるためなどの理由からスティ 用されていますし、IEMでも複数のシミュレーション実行を、カ ミュラスは長くなりがちです。また、回路規模が大きくなる、す バレッジ結果を統合しながら実施することが可能です。 なわちシミュレーション時に内部イベントの発生が多くなると、 IES-XLパフォーマンス・オプションでは、シミュレーション時の 現在、機能シミュレーションの主流となっているイベント・ドリ 複数のタスクを、それぞれ別個のコアに割り当てることで高速 ブン・シミュレータでは、内部で発生するイベント数がシミュ 化します。終業時にシミュレーションをバッチ投入し、翌朝、そ レーション速度を律速するため、どうしてもシミュレーション速 の結果を、ダンプ結果をもとに解析する、というような仕事の 度が低下してしまいます。そのため、 （スティミュラスのステップ 進め方は、多くのお客様にも経験があるでしょう。そのとき、一 数）×（1ステップあたりのシミュレーション時間）としてのシ 晩で処理が終わればよいのですが、そうでない場合、「えー、 ミュレーション時間は、SoCの規模の増大および複雑化に従 終わってないの…遅いな」とのつぶやきが出てしまうことも多々 い、大きく増えてしまいます。 あることでしょう。IES -XLパフォーマンス・オプションは、シ 従来から、ケイデンスは、複雑化する機能をいかに漏れなく検証 ミュレーションのタスクと、ダンプのタスクを別々のコアにアサ するかという問題に対して、メトリクス・ドリブン検証を中心とする インすることで、そのようなバッチ処理の効率を大幅に向上し ソリューションを提供してきました。スティミュラスのステップ数を ます。下のグラフは、IES-XLパフォーマンス・オプションを使用 削減するためには、例えばリグレッション・テストにおいては、複 （赤で示しています）した場合と、旧バージョン（グレーで示し 数あるテストシナリオ中から、定義されたカバレッジを満たすた ています）との差を示しています。ダンプ処 理がある場合、 めの部分セットを選択する、すなわち無駄なスティミュラスは実 CPU時間は30%以上の削減、メモリ消費量もほぼ半減していま 行しない、ということが一つのソリューションになるのではないで す。ダンプなしでも9%の改善がありますが、これは先に述べた しょうか？ これはIEM（Incisive Enterprise Manager）により エンジン自身の最適化の結果です。 実現できます。1ステップあたりのシミュレーション時間短縮のた めには、一つのやり方として、Palladium XPのようなハードウェ ア・エンジンを併用することでの加速があります。 20000 31%改善 18000 16000 IUS8.1 ション・レベルへデザイン記述の抽象度を上げることで高速化 14000 IUS82s14 を実現することが日常的に行われていますが、精度とのトレー 12000 ドオフになるため、検証フロー全体として精度を確保するため 10000 には、上流行程から下流行程までを総合的にカバーする仕組み 8000 が必要です。これはRTL検証に限定しない広い話になります 6000 が、ケイデンスでは、TLM Design & Verificationとしてのメソ 4000 ドロジを用意しています。 2000 内部イベント数削減のためには、例えば RTLからトランザク 0 機能シミュレーションの高速化 過去、高速化を目指したサイクルベース・シミュレータなどの技 術が現れましたが、必ずしも主流とはなりませんでした。この原 49%改善 9%改善 メモリ CPUTime 波形ダンプなし メモリ CPUTime 波形ダンプあり IES-XLパフォーマンス・オプションによる性能向上 因のひとつは、検証エンジニアの求める精度が確保できなかっ まとめ たことがあります。すなわち、現在使用しているシミュレーショ 大規模回路の検証に対応する、高速化・省メモリ化ついて、ケ ンと検証の精度が変わってしまったり、スティミュラスやテスト イデンスは常に大きな努力を払い、改善し続けています。7月22 ベンチの大幅変更が必要となるようなシミュレーション・エンジ 日、23日に開催されるDA SHOW/CDNLive! Japan 2010では、 ンの場合、そのユース・ケースは限定的にならざるを得ません。 ここでご紹介できなかった新しい高速化手法についてもご紹介 精度などを犠牲にしない、シミュレータのエンジン自体のパ しますので、ぜひご来場ください。 フォーマンス改善も確実に進んでいます。例えば、その一例とし て、SystemVerilogでの文字列操作の最適化により、compや カスタマ・プラットフォーム・マーケティング部 concat、copyなどの関数を使用したときのパフォーマンス向上 後藤 謙治 が行われています。 7 TECHNICAL NOTES システムの実現 (System Realization) とはなんですか？ アプリケーションがシステムを定義する 今日の電子機器は、アプリケーションがすべてであるといって システム実現には、プラットフォーム的な考え方が重要になりま も過言ではありません。例えばiPhoneなどの商業的に成功して す。コンフィギュラブルなプラットフォームでは、IPのような部品の いると言われる商品のほとんどは、 「アプリケーション・ドリブ ライブラリから適切なものを選び、要求に合わせて接続すること ン」であり、そのアプリケーションに基づいてシステムが設計さ で、コストや機能、パフォーマンスなどについての極めて厳しい要 れています。しかし、今までのシステム開発のアプローチは、ア 求仕様を達成しようとするものです。その一例にマルチメディア プリケーション、ソフトウェアおよびハードウェアの開発が、それ 接続のためのNXP Nexperiaがあります。このプラットフォーム ぞれ地理的のみならず、使用ツールや言語、IP的にもそれぞれ は、プログラム可能なSoCやコンパニオンICの他に、 リファレンス・ 独自の環境で行われています。そのような分割された環境で デザインやシステム・ソフトウェア、開発キットから構成されていま は、順をおって開発をせざるをえません。通常は、まずハード す。また、NXPのパートナーシップ・プログラムによる、Nexperia ウェア設計が行われ、その後、そのハードウェアのためのソフト ソリューションのエコシステムがあることも重要です。 ウェアが開発され、そしてその後にまた別の開発者によって、よ うやくアプリケーションが開発されます。このような開発方法論 アプリケーション・ドリブン設計のためには、従来型の分散的 （ここではDisaggregated：分散的方法論と呼びましょう）で 方法論から離れる必要があります。現時点では、ハードウェア は、どうしても、 「このハードウェアで実現できるアプリケーショ 定義およびハードウェア非依存の2種の方法があります。 ンの提供」になってしまいます。「極めて高い演算能力を持つ ハードウェア定義方法論では、ハードウェアは、アプリケーショ が、家庭用電源を必要とする重さ10kgのマシン」を開発してか ン・レベルを除くソフトウェアと密に結合された形で開発されま ら、その上で「どこでも場所を選ばず手軽に読める電子書籍」 す。ソフトウェア開発キット（SDK）が、アプリケーション作成の を作ろうとしても、無理な相談です。言い換えると、最適化され ためのツールとなります。アップル社のiPhoneがその一例です。 たアプリケーションを提供するには不向きと言えます。 この方法論では、ハードウェアは可変ではなく、いわばハード的 に閉じた系であるといえます。 Disaggregated Traditional Approach Application Hardware Defined e.g. iPhone circa 2006 Hardwareindependent Application OS Hardware OS and Hardware e.g. Android circa 2008 Application customization Hardwareindependent Application Platform 一方、ハードウェア非依存方法論では、ハードウェアについて は、定義や指定はされていません。GoogleのAndroidがその一 例です。AndroidにはOS、ミドルウェア、ユーザ・インタフェース や端末エミュレータが含まれ、アプリケーションの開発・実行 環境を提供します。この方法論では、ハードウェア部分は、要求 される仕様に対して大きくも小さくもなく「ちょうどよく」最適化 されたプラットフォームを組み込むことが可能になります。 このようなアプリケーション・ドリブン設計を実現するには、 EDAには次のような機能が求められます。 ●早期ソフトウェア開発 Hardware ●アプリケーション指向システム統合 ●アプリケーション指向システム検証 図1：ハードウェア非依存アプリケーション開発へ向けて アプリケーション・ドリブンなシステム実現 今回、提唱しているEDA360（詳細は「ケイデンスの新しいマー ケティング・ビジョン「EDA360」−Profitability（収益性）向上 ●ドライバ開発キット ●アプリケーション開発キット これらのソリューションをフローとして統合し、各プロセスを管 理する仕組みもまた必要となります。 に向けた新たなアプローチ−」をご覧ください）では、システム 今後の方向 の実現（System Realization）に、アプリケーション・ドリブン EDA360とその中で述べられているシステムの実現は、ケイデ なアプローチを採用しています。まず、アプリケーションの定義 ンスの向かう方向を示したものです。そのソリューションとし を明確化し、その後システムレベルの設計を行い、ソフトウェア て、既存のテクノロジに加え、例えばアプリケーション・ドリブ へとブレークダウンしていきます。そして、最後にハードウェアの ン設計を実現するための基本的方法論のガイドラインTLM- 設計となります。システムとしては、一つ以上のSoCおよび組み Driven Desig n & Verification Methodolog yのようなソ 込みシステム（一般的にOS、ミドルウェア、リファレンス・アプリ リューションについて、7月22日、23日に開催するDA SHOW/ ケーションを含みます）からなるハードウェア/ソフトウェア系を CDNLive! Japan 2010でご紹介する予定です。 想定しています。システムとしては、ドライバやOSからライブラ リ、アプリケーションにいたるまでのすべての階層のソフトウェ ア・スタックを把握している必要があります。 8 カスタマ・プラットフォーム・マーケティング部 後藤 謙治 システム設計とミックスシグナル設計のGAPを埋めるMATLAB/Simulinkと Virtuoso Multi-Mode Simulationのインテグレーション システム設計とミックスシグナル回路設計間のGAP システム設計段階で多く使 用されているツールとして、The MATLAB/SimulinkとMulti-Mode Simulation （MMSIM）のインテグレーション機能 MathWorks社のMATLABがあげられます。Mコードや各種ア Simulinkを使用し、システムレベルのブロック図とテストベンチ プリケーション向けのToolboxを使用し、システム設計段階のア が作られます。そしてシステムレベルのデータ・フロー解析とシ ルゴリズムやアーキテクチャ検討を可能にしています。 ステムレベルの機能検証がされます。 次にミックスシグナル回路設計に目を向けてみると、デジタルの このシステムレベルの設計からは、回路設計に有効な多くの成 部分は、RTLからのトップダウン設計が実現されていますが、 果物が得られます。まず、テストベンチです。システムレベルの アナログ回路に関しては、近年Verilog-AMSといったアナログ 検証に用いられたテストとそのテスト結果は、それ以降の設計 記述言語が広まっているとは言え、依然としてトランジスタ・レ 段階で使用することのできるゴールデンなテストと期待値にな ベル中心の設計になっています。 ります。 過去にもシステムレベル・ツールと回路シミュレータとのコ･シ 次にシステムは、アナログ、デジタル、RFのサブブロックにパー ミュレーションを可能にするテクノロジはありましたが、シミュ ティションされ、各設計者に渡され、Multi-Mode Simulation レーション性能の大幅な違いから、目的を達成できずに埋もれ （M M S I M）を使 用した検 証が 行われます。M AT L A B/ てしまった歴史があります。依然として、システムレベルの設計 SimulinkとMMSIMをリンクする3つのソリューションがあり とミックスシグナル設計は、完全に分断されているというのが ます。 現実です。 ①Simulink interface with AMS Designer Simulinkと回路シミュレータとのコ･シミュレーションを 実現可能にするリアル・バリュー・モデリング（RVM） レベル設計から回路設計に移行する過程で、より詳細な回路設 Simulinkと回路シミュレーションのコ･シミュレーションを実現 計向けの仕様作成に有効です。Wrealモデルを使用すること するためには、いかにアナログ側のシミュレーションを高速化で で、Simulinkモデルと、AHDL（Verilog-AMS）やトランジスタ きるかに依存します。従来のトランジスタ・レベルの抽象度では の抽象度の間に、もう１つの抽象度モデルを使用し、システム全 AMS DesignerとSimulinkとのコ･シミュレーションは、システム 不可能です。Verilog-A MSによるアナログ動作の抽象化、 体のシミュレーションを可能にします。Simulinkモデル⇒Wreal Wreal信号を使用したRVMによるシミュレーションの高速化も モデル⇒AHDLモデルで全体シミュレーションを行い、アナロ 可能になりました。RVMは、アナログとデジタル・シミュレー グ回路設計に必要な実行可能な仕様書を作成し、それ以降は、 ションのよい点を集めた手法です。信号値はリアル・バリュー その仕様に倣い回路設計を進めることを可能にします。 （実数値）を使用し、アナログのような連続の表現、時間は不 ②Simulink interface to Spectre XL 連続に扱い、不連続なイベントで信号値を評価する方法をとり Spectre XLのSimulinkインタフェースは、Simulinkのシステム ます。アナログのシミュレーションにデジタルのシミュレーショ レベルの機能ブロックをRFブロックに置き換え、Simulinkのシ ン・エンジンを利用することが可能となり、高速なシミュレー ステム・シミュレーションと同時にSpectre XLのRFエンベロー ションを実現しました。これによりSimulinkとのコ･シミュレー プ・フォロウィング解析の実行を可能にします。 ション性能を大幅に向上させることができます。 ③MMSIM toolbox for MATLAB RFICやアナログ・ミックスシグナル設計者は、Spectre XLや AMS Designerを使用してサブシステムをシミュレーションでき Signal Flow ます。そしてMMSIM toolboxを使用しMATLAB上でポストプ Simulink ロセスとビジュアル解析を可能にします。 System-level Design + Test Bench RF Analog/Mixed-Signal 2 Simulink/Spectre RF Envelope 1 Simulink/AMS Designer Transient AMS Designer Spectre XL Spectre PSF MATLAB Incisive SST2 1 まとめ 電源ICなどミックスシグナルICは複雑さが増しており、機能や 性能の最適化にはシステムレベルの設計が重要となります。そ してシステムレベルでのインテントをいかに回路設計まで伝え られるかが重要です。SimulinkとMMSIMのインテグレーショ ン機能によって、システムレベルから回路設計までのシームレス な設計を可能にします。 MMSIM Toolbox for MATLAB カスタマ・プラットフォーム・マーケティング部 Visualization and Post Processing 浅利 和彦 9 TECHNICAL NOTES MEMS設計ソリューションのご紹介 ここ数年、MEMS（Micro Electro Mechanical Systems：メム ス）市場が伸びています。2010年には、世界で100億ドル規模 の市場になると予測されています。特に自動車や情報機器関連 Cadence Virtuoso Coventor MEMS+ ①3D構造入力 ③回路図にMEMSシンボルを配置 分野での需要が拡大すると見られており、アプリケーションとし ては、センサー、RF部品、オプティカル部品がトップ3とされて ②MEMSモデルの変換 います。製造技術の進歩と共にどんどん部品のスケールが小さ くなり、さらに半導体製造技術を流用することで微小に製造で きるようになってきたことから、近年ではこれら微細な機械系 シンボル Parameterized MEMS Component Library(.lib) ネットリスト ④シミュレーション Spectre/UltraSim PCell 部品をMEMSと呼び、電気回路と同じシリコン基板上に形成し たり、マルチチップ化することが可能となってきました。 このような状況になると、MEMSと制御回路を取り扱える統合 設計環境のニーズが生まれてきます。これまでは、MEMSと制 御回路の設計を個別に行なう設計スタイルだったため、試作前 に十分な検証ができず、結果として回路/MEMS共にリスピン が多くなりがちでした。もし業界標準として使用されているケイ ⑥シミュレーション結果の3D表示 ⑤MEMSのPCellをレイアウトに配置 図2：VirtuosoとMEMS+を統合した設計フロー デンスのアナログ回路設計環境Virtuosoプラットフォームの上 まずMEMS+上で、デバイスの3D構造を入力します。入力された でMEMSデバイスを扱うことができれば、MEMSを含む回路 MEMSのデータは、Virtuosoの回路図シンボル、シミュレーショ の動作をシミュレーション検証することができ、設計精度を高 ン用ネットリスト、レイアウト用PCellに変換することができます。 めることができます。 （図1） シンボルには、MEMSの電気的な入出力ポートに相当したピン 3rd Party 回路部 MEMS部 回路図エントリ 3D構造入力 が付加されています。このシンボルをVirtuoso上に電気回路と共 に配置/結線することで、制御回路とMEMSを含む全体システム が定義できます。 特性検証は、ケイデンスの回路シミュレータ、Spectre/UltraSim で行います。MEMSデバイスの入出力は、電気的パラメータだ けではありません。加速度のような力学的なものも扱う必要が レイアウト作成 3D構造解析 あります。MEMS+から出力されたネットリストでは、非電気的 パラメータを回路シミュレータが扱える形に内部で変換されて 寄生素子抽出 ライブラリ化 います。そのため、回路シミュレーション結果を様々なドメイン の値として読み取ることができます。またMEMSの物理パラ メータをVirtuosoに引き渡すことができるため、物理寸法をス シミュレーション検証 イープさせて解析を行うことでデバイス構造の最適化を行うこ ともできます。 さらに、シミュレーションした結果をMEMS+にバックアノテー Virtuoso 試作/テスト 量産 図１：コンカレントMEMS設計フロー ションすることが可能です。これにより時間域でのMEMSデバイ スの動作や特性をアニメーションで見ることができます。 PCellは3D構造を持つMEMSデバイスには必要ないかもしれま せんが、回路部とMEMS部のスケール感を掴むために使用する ことができます。 現在、ケイデンスは3D構造解析ツールを提供していないため、 このように、VirtuosoとMEMS+の統合環境により、電気回路と MEMSツール・ベンダーのCoventor Inc.（Coventor社）とパー MEMSデバイスを合わせたシステムのシミュレーション検証を行 トナーシップ を結び、C o v e n t o r社のM E M S 解 析ツール うことができます。設計精度を高めることで、試作/リスピンを減 MEMS+とVirtuosoを統合した設計フローを共同で開発しまし らすことができ、設計工程の短縮が期待できます。 た。 （図2） VirtuosoとMEMS+を統合したMEMS設計環境は、7月22日、 23日に明治記念館で開催される、DA SHOW/CDNLive! Japan 2010でも紹介いたします。ご来場をお待ちしております。 テクニカル・フィールド・オペレーション本部 佐藤 伸久 10 サインオフ物理検証ツールPVSとEDI Systemのリンクによる作業効率の向上 デジタル・インプリメンテーション・ツールのEncounter Digital EDI SystemからPVSを使用するメリット Implementation（EDI）Systemからケイデンスのサインオフ物 PVSをEDI Systemから使用することで、以下のようなメリット 理検証ツールが使用できることをご存知ですか？ があります。 サインオフ・レベルの物理検証がEDI System上からできること １）デバッグ時間の削減 により、インプリのプラットフォーム上で効率的にデザイン・ルー EDI SystemからのGUIを使用することで、インプリ後のデータ ルの違反修正を行うことができるだけでなく、修正後のタイミン をPVSに受け渡しをする作業が少なくなります。またPVSの実 グやパワーのインパクトを吸収することが可能になります。 行結果を取り込むインタフェースにより、EDI Systemでのデー Physical Verification System（PVS）とは・・・ タに反映することが可能で、違反箇所が視覚的に明確になる ので修正作業が容易になります。 ケイデンスのPhysical Verification System（PVS）は、65nm以 図3でのデバック環 境は、LVSを検 証するGU Iになり、EDI 降の大規模SoCデザイン向けに開発された物理検証サインオ Systemデータとリンクした確認が行えます。 フ・ツールです。PVSは、レイアウトの階層構造に従った検証を 行いますが、階層セルのフラット化のコントロールも可能です。 PVSが行うDRC検証には以下が含まれます： ●DRC ●ANTENNAチェック ●図形パターンFILL ●DENSITYチェック 加えてPVSでは、DRC検証だけでなく物理情報とネットリスト EDISystemとのクロスプローブ を用いてLVS検証を行うことができます。 また、並列処理により、従来のツールに比較して短時間で処理 することが可能で、VirtuosoやEDI Systemとのインテグレー ションにより、ケイデンスが提供する「front-to-back design」か ら「signoff」にいたるデザイン・フローを実現しています。 EDI SystemからのGUIによる簡単なインタフェース 図1のようなプルダウン・メニューにより、EDI Systemでインプ リを終えた設計データをPVSで検証することが可能です。 図3：LVS Error Browser ２）DRC修正後のデザインへの影響に対する処理が容易 PVSからの結果を受けてのデバッグ作業、EDI Systemでの作 業になりますので、Wireなどの修正を行った後にインプリ制約 の再検証が容易になります。インプリ制約の再検証には、タイ ミング、SI、パワーやアンテナといった配線の修正に関する制約 をチェックが可能で、検証結果から修正が必要な箇所があっ た場合は、その修正作業が容易になります。 図1：EDI SystemからPVSを実行 EDI SystemからPVSを使用するには・・・ PVSへのデータ受け渡し項目やスクリプトなど、インプリ設計 EDI SystemからPVSを実行するには、PVSのライセンスが必 者が簡単に設定できるフォームや実行結果を入力するインタ 要になります。動作設定は、EDI System作業環境にPVSモ フェースが準備されています。 （図2） ジュールへの実 行パスを設 定するだけの簡単な作 業です。 EDI SystemからPVSへは、GDSファイルとVerilogが引き渡さ れ、ルール・ファイルとスクリプトを使って実行されます。 PVS実行用ルールファイル このように、インプリ･ツールであるEDI Systemから、サインオ 複数のGDSファイル設定も可 フ物理検証ツールであるPVSを使用することにより、効率のよ い物理検証が実行できます。 PVS実行結果 カスタマ・プラットフォーム・マーケティング部 牧井 徹 図2：PVS実行フォーム 11 TECHNICAL NOTES パターンマッチングを応用したDFM手法でイタレーションを回避し、設計TATを短縮 4 0 n m /4 5 n mノードから、DF Mの必 要性は 顕 著になり、 また、その検出精度についても、ウェハ・ファブでの実績をベー 32nm/28nmではサインオフとしての手法だけではなく、P&R スに作り上げたレイアウト・ライブラリを用いることで、サインオ 工程、あるいはライブラリの設計においても考慮されるべき要 フLPAでの検出結果との整合性を確保していることが確認さ 素になっています。長期化する設計TATの短縮、デバイス量産 れました。28nm以降では、本手法をサインオフと位置づけてい における高歩留まりの早期達成を実現するため、真のDFMの く取り組みも行われています。 必要性が高まっています。 DRC工程の短ＴＡＴ化 超高速リソ・アウェアRoutingの実現 一方、従来のDRCでは、そのルール記述も一段と複雑になり、 特に、リソのホットスポットを検出するためには、従来のシミュ 特にリソ関連のホットスポット防止などを目的としたDFM設計 レーションでは、その検証時間が膨大なものになります。サイン ルールは、2Dルールへの対応等、ますます多様化しています。 オフ工程で検出されたホットスポットによる修正作業（＝イタ 設計ルールの作成、管理も大きな負担となり、またDRC検証時 レーション）は、製品のtime to marketを考慮すると致命的に 間も長大化しています。これらに加え、多くのFalse error検出と なる可能性があります。いかにサインオフ工程でのホットスポッ そのデバッグに費やされる時間は、もはや無視できないものに トを押さえ込むかが大きな課題となり、P&R工程での対応が なっています。 必 須となりました。前号でご 紹介したEncou nter Dig it a l ここで、ケイデンスのパターンマッチング技術をDRCに応用する Implementation（EDI）SystemのDFMオプションは、ケイデン ことにより、大幅にDRC工程での効率を向上することができま スのパターンマッチング技術を応用し、P&R工程でのリソ・ホッ す。応用の範囲は トスポット検出を超高速で行います。検出したリソ・ホットス ①複雑な2Dルール検証領域の特定によるＴＡＴ短縮 ポットの自動修正をEDI Systemで行い、リソ・アウェアなP&R ②false defectの減少、waiverとしての応用によるデバッグ時 が 可能となりました。EDI SystemのDF Mオプションは、 間の短縮 Cadence Litho Physical Analyzer（LPA）をベースとしていま ③既知のリソ・ホットスポット検出 す。LPAは、フルシミュレーションのサインオフ・ツールとしては などが挙げられます。 十分早い処理速度を達成していますが、さらにパターンマッチ ①の応用事例を図3に示します。 ング技術を応用することにより、その処理速度はLPAの100倍 Pattern Search 以上を達成し、P&R工程での設計者の要求に応えられるもの Accuracy Best Manufacturing FAB OPC Slow Sign-off LPA Layout Implementation Pattern Up to 100X Faster Hyb rid Constraint Library of 2D DRC Rules Turbo LPA Speed DRC Markers DRC となりました。 （図1参照） The use model for Designers is identical to that of standard DRC Constraint allows simple DRC rule to be applied locally only to match locations Fast 図1：EDI System DFMオプション (Turbo LPA) 性能については図2に示すように、設計レイアウトによっては、 DFM Constraint: Metal Separation > VALUE 図3：パターンマッチング手法のDRCへの応用 このフローは、大手IDM、ファウンダリ数社で採用、評価され、 1,000倍以上の高速化が確認されています。 すでに量産においてDRCでの効率向上に寄与しています。 パターンマッチングに用いられるデータ・ライブラリはユーザ固 有のものであり、シミュレーション結果、経験、不良解析結果な どにより、さらにブラッシュアップすることで、結果としてプロ 1 5 18 セス変動に強く、高歩留まりが期待できる堅牢な設計が可能 となります。このフローは、ケイデンスのPhysical Verification System上に構築され、本年後半にリリースされるバージョン に搭載予定です。今後もケイデンスは、新しい技術を従来のコ ア技術に組み込み新たなソリューションを提供します。 カスタマ・プラットフォーム・マーケティング部 図2：EDI System DFM オプション（Turbo LPA）の性能評価結果 12 横山 和男 Allegro 16.3 Beyond:「Co-DesignとSystem Planning」 Distributed Co-Design DDR2/3、SATA、XAUI、HDMI、USB2/3など）が、基本的 ケイデンスのIC Package/SiP設計環境は、16.3からDistributed なドキュメンテーションとコミュニケーションの手段として使用 Co-Design環境をサポートしています。16.2までは、Encounter されます。具体的なインプリメンテーションは、PINレベルであ ベースのIO-PlannerによってDIE Padの配置、RDLの配線の り、バスレベルでの表現が高いレベルです。図1は抽象度の高 情報を、ICのコア設計とIC Package設計との間でやり取り いブロックとスタンダード・インタフェースのダイアグラムのイ していました。例えば、A PD -X LからEncou nterベースの メージです。 IO-Plannerを起動し、ICのテクノロジの中でPad配置、RDL設 計が可能なようにしていました。しかしPackage設計者がICテ クノロジのIO-Plannerを使用することはほとんどなく、またIC 設計者がPackage設計ツールを使用することもほとんどありま せんでした。ケイデンスは、Package設計のオペレーションの中 で、DIE Padの配置が可能な機能を提供し、Encounterはその まま継 続して I O P l a n n i n g 機 能をサポートし 、それぞ れ Package設計者、IC設計者が使用しやすい形でIOの配置検討 を可能にしました。今までAPD-XL/SiP-GXLに標準機能とし てサポートされていたIO-PlannerをChip Integration Optionと して、新しいSiP Layout XLに接続可能なオプションとし、 APD-XLとSiP Layout GXLを廃止しました。このDistributed 図1：ブロック・ダイアグラムとインタフェース概念図 Co-Designにより以下が実現されています。 1.DIE のIO配置機能をPackage設計環境でサポート インタフェース・ベースド・デザインはこのようなブロック図を想 2.Package設計者はIC設計環境を習得する必要がない 定し、階層的にインタフェース信号の接続を定義し、PCBのイ 3.Package配線を行いながら、最大限にIO配置を最適化可能 ンプリメンテーションに対する、プレースメント・ガイドや配線 4.Windows PlatformでIOプランニングが可能 のフローを生成します。図2は、IBDのインタフェース・マネー 5.Bump array、auto IO Placementのサポート ジャです。 6.Any IO styleのサポート（wirebond、flip chip、area IO） FPGA System Planner（Taray社の買収） 今までOEMでTaray社のFPGA設計環境を提供していました が、ケイデンスは、Taray社を買収し、すべてをケイデンスのソ リューションとして提供することになりました。これにより、さら にAllegro/ADEとの統合が進み、より完全な統合環境を提供 可能になります。 次の機能が新しくエンハンスされました。 図2：Allegro Interface Manager 1.よりクイックなFPGAサブシステム定義 IBIS 5.0 AMI modelサポート a）FPGA Port Name、FSP Net Nameマッピング ケイデンスは、2年前からIBIS5.0のAMIモデルをサポートして b）バーチャル･インタフェース います。最新のAllegro PCB SIは、さらにAMIを簡単にdmlモ c）汎用コネクタ・モデル デルに組み込むことができるようになりました。最近は5GHzを d）JTAG ＆ PROM chainsのサポート 超えるSerDes信号が一般的に使用されるようになり、AMIモ 2.FPGAアーキテクチャの検討 デルを使用したシミュレーションの質問をよく受けるようになっ a）同一ファミリFPGAのスワップ てきました。高速FPGAにもAMIモデルがサポートされており、 b）ADE、Allegroとのインテグレーション ますます高速シリアルの信号が、シミュレーションによって設計 c）スケマティック･ジェネレーション されるようになってきています。 d）ターミネータのディスクリート部品へマップ ケイデンスのPCB、Co-Designソリューションは、 アーキテクチャ設 インタフェース・ベースド・デザイン（IBD） 計からプランニング、ハイスピード設計など、システム設計にフォー 最近のPCBシステムは、スタンダード・インタフェースの使用が カスしたアドバンスな機能をさらに充実させてまいります。 増加しており、スタンダード・インタフェースとコンポーネントの 接続がアーキテクチャ設計になっています。システム･アーキテク カスタマ・プラットフォーム・マーケティング部 チャ･ブロック・ダイアグラムとインタフェース（PCI Express、 益子 行雄 13 DA SHOW/CDNLive! Japan 2010開催のご案内 DA SHOW/CDNLive! Japan 2010 DA SHOW/CDNLive! Japan 2010を7月22日（木）、23日（金）の2日間、以下の通り開催する運びとなりました。 米国本社マネジメントがご説明するケイデンスのEDAに対する新しいマーケティング・ビジョン“EDA360”とゲストスピーカーに よるご講演を含めた基調講演をはじめ、5つの設計エリアに分けケイデンスの最新テクノロジ、ユーザーの皆様からの事例発表 をご紹介してまいります。 また、パートナー様による展示、ケイデンスのオン・デマンド・デモもございます。 皆様が直面する設計上の共通課題の解決のお役に立つ有益な時間を過ごしていただけますよう様々なプログラムをご用意して おりますので、是非、DA SHOW/CDNLive! Japan 2010にご来場いただけますよう社員一同お待ち申し上げております。 7 22日（木）10:00∼17:10（受付開始9:30） 23日（金） 9:30∼17:10（受付開始9:00） ■開催日時 ： 2010年 月 ■会 場 ： 明治記念館 東京都港区元赤坂2-2-23 ■主 催 ： 日本ケイデンス・デザイン・システムズ社 イノテック株式会社 ICソリューション本部 ■DA SHOW/CDNLive! Japan 2010の詳細、お申込は日本ケイデンス・ホームページをご覧ください。 なお、基調講演、各トラックは定員になり次第締め切らせていただきますので、お早めにお申込ください。 http://www.cadence.co.jp 至四谷 交番 東宮御所 権田原交差点 線 中 央 線 ・ 総 武 外苑東通り イチョウ並木 神宮外苑 絵画館 都 国立霞ケ丘競技場 神宮球場 秩父宮 ラグビー場 青山テピア 日本青年館 明治公園 伊藤忠 ビル ホンダ 本社ビル ● 営団地下鉄銀座線・半蔵門線「青山一丁目駅」より徒歩8分 ● 都営地下鉄線・大江戸線「国立競技場駅」より徒歩6分 ● シャトルバス： 地下鉄青山一丁目駅付近より 会場までのシャトルバスを運行いたします。 〒107-8507 東京都港区元赤坂2-2-23 TEL.03-3403-1171（代） 外苑前駅 国 営地 立 下 競 鉄 技 線（ 場 駅 大江 戸 線 ） シーアイ プラザ 第2球場 青山ツイン タワービル 営団地下鉄︵銀座線・半蔵門線︶ 首都高速4号新宿線 ● JR「信濃町駅」より徒歩5分 青山一丁目駅 明治記念館 検索 ［明治記念館 交通のご案内］ 至赤坂見附 JR信濃町駅 14 ケイデンス 至渋谷 FUN NOTES キャラ弁 行楽シーズン。お店には様々なアウトドア用品、行楽グッズが並ぶ。 今まであまり関心がなく、気がつかなかっただけかもしれないが、 このところ、お弁当作り関連グッズが充実していることに驚いた。 新年度が始まったためだけではないようだ。どうやら、キャラ弁（キャラクター弁当）ブームのためのよう である。幼稚園のお子さんを持つご家庭が対象かと思いきや、高校生の息子のために、とか、また自ら キャラ弁を作り会社に持っていくビジネスマンもいるという。手製のお弁当を会社に持参する“弁当男 子”が増えているというのにも驚いていたのだが、キャラ弁までとは。冷凍食品をチンしてつめるだけの お弁当でも、いつもより朝早く起きなければならず、お弁当を作りの予定が入ると憂鬱になっている私に は考えられない、タコさんウィンナーで精一杯。 テレビ番組でもよく紹介され、書店でもキャラ弁のレシピ本まで出ているが、アンパンマン、ポケモン、 様々なキャラクターを様々な食材で作り、小さな箱の中に美しく詰めていくというのは、お弁当というより は芸術作品としか思えない。 凄いな∼と、ただただ感心していたところ、娘が「遠足にキャラ弁を持って行きたい！」と言い出した。 面倒なことになったな…と思いながらも、たまには頑張ってみようかとその気になってみた。ところが、 遠足当日の朝、雨。それでも、お弁当は用意しなければならなかったのだが、窓の外を様子を見ている と一気にやる気が薄れ、ディズニーのキャラ弁予定から、お花とハート型のおにぎりに変更。それでも、 いつものお弁当よりは手をかけたつもりだったのに、 「キャラ弁かと思って楽しみにしていたのに∼！星 のおにぎりだった。」と残念だった様子。星型ではなく、お花だったのよ…。次回はやればできるところ を見せなくてはと思いながらも、行事の度にリクエストされたはたまらないと、ため息をつくのであった。 ご案内の通り、THE SOUND OF CADENCEの休刊に伴い、このFun Notesも最終回となりました。 長年、下手な文章にお付き合いいただきまして有難うございました。 （AYU） ■トレーニング・コース ケイデンス製品を効率的にお使いいただくためのトレーニングを定期的に開催しております。詳しくは、 以下のURLをご覧ください。 http://www.cadence.co.jp/training/training_index.html ■配信サービス 各種セミナーのご案内や製品情報をタイムリーにお届けするメール配信などを行っております。 ご希望の方は、 以下のURLよりお申込ください。 http://www.cadence.co.jp/contact/entry.html 【編集後記】 この広報誌も20年発行していると、 その間しばしば編集担当が代わりました。Fun Notes や編集後記をご覧いただくと、 その編集担当者の趣味や興味が垣間見られます。趣味一 筋音楽・映画系、 少々はめをはずしたエンタメ系、 トレンディな韓流系、腹筋割れを目指しカ ロリー計算に余念のないスポーツ系などなど。現編集担当者は、 何系かおわかりですか？ さて、 お知らせいたしましたよう、 この「THE SOUND OF CADENCE」も、 今号をもちま して休刊することになりました。長い間のご愛読、誠に有難うございました。近いうちにま た皆様と別の方法でお会いできることを、編集担当として楽しみにいたしております。 (Hirarin) THE SOUND OF CADENCE VOL.72 June 2010 発行日／平成 22 年 6 月18日 発行／日本ケイデンス・デザイン・システムズ社 編集・制作／（株） ピタゴラス・プロモーション 15 日本ケイデンス・デザイン・システムズ社 本社／〒 222-0033 神奈川県横浜市港北区新横浜 2-100-45 フィールド・マーケティング本部 コーポレート・マーケティング部 TEL.（045）475-2311（代） FAX.（045）471-7772 URL http://www.cadence.co.jp/ 関西営業所／〒 541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオンNBFタワー16F TEL.（06）6121-8095 FAX.（06）6121-7510 販売代理店 イノテック株式会社 ICソリューション本部 本社／〒 222-8580 神奈川県横浜市港北区新横浜 3-17-6 TEL.（045）474-2290, 2291（営） FAX.（045）474-2395 URL http://www.innotech.co.jp/ 大阪支社／〒 541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオンNBFタワー16F TEL.（06）6121-7703（営） FAX.（06）6121-7720 © 2010 Cadence Design Systems, Inc. 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