TN-47-16: 高密度 DDR2 メ モ リ 対応の設計
は じ めに
テ ク ニ カル ノ ー ト
大容量 DDR2 メ モ リ の設計
は じ めに
DDR2 メ モ リ では、 シ ス テ ム レベルの設計者のために広範囲のオプシ ョ ン をサポー ト し
てお り 、 容量 も 256M ～ 4G ビ ッ ト の範囲にわた り ます。 以前の メ モ リ フ ァ ミ リ ーの 4 バ
ン ク 専用のテ ク ノ ロ ジー と 異な り 、 現在は 8 バン ク の構成 も あ り ます。 デバ イ ス ご と に
ア ド レ ッ シ ン グや タ イ ミ ン グ条件が異な る ので、 こ の よ う な多数のオプシ ョ ンは設計者
に と っ て重要です。
柔軟性を最大限に高め、 よ り 大 き な容量のデバ イ スへの移行を ス ムーズに行 う ために、
シ ス テ ム レベルの設計者は、 多 く の DDR2 デバ イ ス オプシ ョ ンの技術的な違い を理解す
る 必要があ り ます。 こ のテ ク ニ カル ノ ー ト では、 容量、 構成ご と のア ド レ ッ シ ン グ方法
と 、 4 バン ク 構成の DDR2 デバ イ ス と 新 し い 8 バン ク 構成の DDR2 デバ イ ス の微妙な相
違について説明 し ます。
ア ド レ ッ シ ン グ方法 と 理由
メ モ リ デバ イ ス の容量が増加す る と 、 バン ク 、 行ア ド レ ス、 ま たは列ア ド レ ス を追加す
る 必要があ り ます。 通常、 列ア ド レ ス を増やす と デバ イ ス の活性化電流が増え ます。 それ
で も 、 一部のシ ス テ ム では、 ページサ イ ズ を大 き く す る こ と に よ り バン ク 内で多 く のア
ク セ ス ( ページ ヒ ッ ト ) が可能にな り 、 最適な シ ス テ ム レベルの性能が得 ら れます。
列ア ド レ ス を 1 つ追加す る と 、 活性化電流は確実に増え ます。 3 ページの図 2 を参照 し て
く だ さ い。 DRAM のあ る 行がア ク テ ィ ブにな る と ( 開かれ る と )、 その行内の個々のセル
の内容を別々のセ ン ス ア ン プに転送す る 必要があ り ます。 1 つの行内の各 I/O に対 し て
2(n) の数のセルが存在 し ます。 こ こ で、 「n」 は列ア ド レ ス の数です。
例
ページサイズ = 列アドレス内のビット数/8
列アドレス内のビット数 = 2(n) x データパスの幅
n = 列アドレスの数
11ビットアドレス (A0～A9, A11) を持つx4 (DQ0～DQ3) 構成のデバイスを使用
ページサイズ = [2(11) x 4]/8 = 1,024 = 1KB
(EQ 1)
列ア ド レ ス が 1 つ増え る と 、 こ の同 じ デバ イ ス のページサ イ ズは 2 倍にな り ます。 ペー
ジサ イ ズが大 き く な る と い う こ と は、 1 つの ACTIVE コ マ ン ド に よ っ て よ り 多 く のア レ
イ お よ び追加のセ ン ス ア ン プ を活性化す る 必要があ る こ と を意味 し ます。
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Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。
©2005 Micron Technology, Inc. All rights reserved.
本書で説明する製品および仕様は評価および参考のみを目的 と し てお り 、 Micron によ っ て予告な く 変更 さ れる こ と があ り ます。
Micron は、 製品が Micron の製品デー タ シー ト の仕様を満た し ている こ と のみを保証 し ます。 本書で提供 さ れるすべての情報は
「現状のま ま」 提供 さ れ、 いかな る保証 も行われません。
TN-47-16: 高密度 DDR2 メ モ リ 対応の設計
ア ド レ ッ シ ン グ方法 と 理由
12ビットアドレス (A0～A9, A11, A12) を持つx4 (DQ0～DQ3) 構成のデバイスを使用
ページサイズ = 列アドレス内のビット数/8
列アドレス内のビット数 = 2(n} x データパスの幅
n = 列アドレスの数
ページサイズ = [2(12) x 4]/8 = 2,028 = 2KB
(EQ 2)
同様に、 行ア ド レ ス が増え る と 、 リ フ レ ッ シ ュ オーバーヘ ッ ド が変わ っ た り 、 デバ イ ス
が各外部 AUTO REFRESH コ マ ン ド に対 し て複数の内部 REFRESH サ イ ク ルを実行す る 必
要が生 じ た り し ます。 ま た、 必要な リ フ レ ッ シ ュ の回数が増え る ために、 リ フ レ ッ シ ュ
電力が上昇す る 場合があ り ますが、 大容量設計だか ら と いっ て個々のバン ク の活性化電
流が増え る わけではあ り ません。 以下の図 1 を参照 し て く だ さ い。
最適な ア ド レ ッ シ ン グ方法は、 エ ン ド ユーザのアプ リ ケーシ ョ ンや DRAM デザ イ ン の複
雑 さ に よ っ て変わ り 、 ダ イ サ イ ズが大 き く な っ た り コ ス ト 高にな る 場合があ り ます
(3 ページの図 2 を参照 )。 その他の潜在的な制約 と し て、 使用可能なデバ イ ス ピ ンの数、
他の構成 と の互換性、 プ リ ン ト 基板配線オプシ ョ ン な ど があ り ます。 DDR2 の場合は、
JEDEC (Joint Electron Device Engineering Council) に よ っ て 4 ページの表 1 の よ う にア ド
レ ッ シ ン グ条件が定義 さ れてい ます。
図1：
13 行および 14 行ア ド レ ス での 8K リ フ レ ッ シ ュ
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ア ド レ ッ シ ン グ方法 と 理由
図2：
典型的な DRAM の 1 バン ク内の行 / 列ア レ イ
赤色は、 1 つの列ア ド レ スの回路を示 し ます。 緑色は、 1 つの ACTIVE コ マ ン ド ( すべての DQ ビ ッ ト に対 し て 1
つのア ク テ ィ ブ な行 ) の回路を示 し ます。
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ア ド レ ッ シ ン グ方法 と 理由
表 1 に示す よ う に、 大容量の DDR2 部品には、 行ア ド レ ス と バン ク ア ド レ ス のいずれか
ま たは両方が追加 さ れてい ます。 バン ク ア ド レ ス を 1 つ追加す る こ と に よ っ て、 DRAM
は以前の小容量部品 と 同 じ 行ア ド レ スや列ア ド レ ス を維持で き ます。 ただ し 、 大容量
DRAM の設計は 4 バン ク アーキ テ ク チ ュ アか ら 8 バン ク アーキ テ ク チ ュ アに変わ り ます。
16 ビ ッ ト 構成以外のすべての DDR2 デバ イ ス のページサ イ ズは 1K バ イ ト です。 16 ビ ッ
ト 構成の場合、 256M ビ ッ ト デバ イ ス以外の容量のすべてのデバ イ ス のページサ イ ズは
2K バ イ ト です。 256M ビ ッ ト デバ イ ス のページサ イ ズは 1K バ イ ト です。 ページサ イ ズは
ア レ イ 内の ビ ッ ト 数を 8 で割っ た も のにな る ので注意 し て く だ さ い。 1 ページの式 1 を
参照 し て く だ さ い。
表1：
DDR2 ア ド レ ッ シ ン グ (256M ～ 4G ビ ッ ト )
4G ビ ッ ト ア ド レ ッ シ ング をすべて次の表に示 し ます。 Micron では現在、 4G ビ ッ ト デバイ ス をサポー ト する予定
はあ り ません。
256M ビ ッ ト
構成
64Mx4
32Mx8
16Mx16
バン ク ア ド レ ス
2
BA0 ～ BA1
2
BA0 ～ BA1
2
BA0 ～ BA1
行ア ド レ ス
13
A0 ～ A12
13
A0 ～ A12
13
A0 ～ A12
列ア ド レ ス
11
A0 ～ A9、 A11
10
A0 ～ A9
9
A0 ～ A8
512M ビ ッ ト
構成
128Mx4
64Mx8
32Mx16
バン ク ア ド レ ス
2
BA0 ～ BA1
2
BA0 ～ BA1
2
BA0 ～ BA1
行ア ド レ ス
14
A0 ～ A13
14
A0 ～ A13
13
A0 ～ A12
列ア ド レ ス
11
A0 ～ A9、 A11
10
A0 ～ A9
10
A0 ～ A9
1G ビ ッ ト
構成
256Mx4
128Mx8
64Mx16
バン ク ア ド レ ス
3
BA0 ～ BA2
3
BA0 ～ BA2
3
BA0 ～ BA2
行ア ド レ ス
14
A0 ～ A13
14
A0 ～ A13
13
A0 ～ A12
列ア ド レ ス
11
A0 ～ A9、 A11
10
A0 ～ A9
10
A0 ～ A9
2G ビ ッ ト
構成
512Mx4
256Mx8
128Mx16
バン ク ア ド レ ス
3
BA0 ～ BA2
3
BA0 ～ BA2
3
BA0 ～ BA2
行ア ド レ ス
15
A0 ～ A14
15
A0 ～ A14
14
A0 ～ A13
列ア ド レ ス
11
A0 ～ A9、 A11
10
A0 ～ A9
10
A0 ～ A9
4G ビ ッ ト
構成
1,024Mx4
512Mx8
256Mx16
バン ク ア ド レ ス
3
BA0 ～ BA2
3
BA0 ～ BA2
3
BA0 ～ BA2
行ア ド レ ス
16
A0 ～ A15
16
A0 ～ A15
15
A0 ～ A14
列ア ド レ ス
11
A0 ～ A9、 A11
10
A0 ～ A9
10
A0 ～ A9
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複数のバン ク へのア ク セス
ア ド レ スの位置
デバ イ ス パ ッ ケージお よ び大容量 DIMM では、 別のア ド レ ス信号が予約 さ れてい ます。
ボール位置ま たはピ ン位置は、 製品に よ っ て異な り ます。 表 2、 「DDR2 大容量ア ド レ ス
の位置」 に、 FBGA パ ッ ケージのボール位置 と JEDEC 標準の各 DIMM の ピ ン位置を示 し
ます。 小容量の製品では、 こ れ ら の ピ ンは将来使用す る ために予約 さ れてい る も の と 見
な さ れ、 パ ッ ケージ ま たはモジ ュ ールでは使用 さ れてい ません。 し たがっ て、 こ れ ら の
位置への上位アド レ ス 信号の配線が可能になり 、 大容量の製品に対応する こ と ができ ま す。
DDR2 では さ ま ざ ま なパ ッ ケージサ イ ズお よ びボールグ リ ッ ド ア レ イ を サポー ト し てい
る こ と に注目 し て く だ さ い。 基板設計を開始す る 前に、 レ イ ア ウ ト オプシ ョ ンの複雑 さ
を完全に理解す る こ と を推奨 し ます。 詳細については、 http://www.micron.com/products/
modules/ddr2sdram/technote.html の TN-47-08 「DDR2 Package Sizes and Layout
Requirements」 を参照 し て く だ さ い。
本書では説明 し てい ませんが、 ス タ ッ ク 構成では、 複数の DDR2 デバ イ ス が使用 さ れて
い る 場合があ り ます。 ス タ ッ ク 構成の DRAM の大部分は単一デバ イ ス の場合 と 同 じ 占有
面積ですが、 追加信号を供給す る ためにボールが追加 さ れます。 DDR2 では通常、 チ ッ プ
セ レ ク ト 、 ク ロ ッ ク イ ネーブル、 お よ び ODT 信号のボールが追加 さ れ ます。 ス タ ッ ク 構
成 ソ リ ュ ーシ ョ ン に よ っ ては、 電気信号の配列が別のボールにマ ッ プ さ れ る こ と があ り 、
その場合はカ ス タ ム レ イ ア ウ ト が必要にな り ます。
表2：
DDR2 大容量ア ド レ スの位置
ア ド レ ス ピ ンは、 小容量 ソ リ ュ ーシ ョ ンの場合は将来使用する ために予約 (RFU) さ れている と 見な さ れます。
FBGA パ ッ ケージ
A13
A14
A15
BA2
標準 DIMM
92 ボール
84 ボール
68 ボール
60 ボール
SODIMM
(200 ピ ン )
UDIMM
(240 ピ ン )
RDIMM
(240 ピ ン )
V8
V3
V7
P1
R8
R3
R7
L1
R8
R3
R7
L1
L8
L3
L7
G1
116
86
84
85
196
174
173
54
196
174
173
54
複数のバン ク へのア ク セス
コ マ ン ド バ ス を最適化 し 、 シ ス テ ム性能を上げ る ために、 で き る だけ多数のバン ク を切
り 替え る シ ス テ ム も あ り ます。 こ れは、 開いてい る バン ク か ら READ ま たは WRITE 動作
が不規則に発生 し てい る 間、 複数のバン ク を長期にわた っ て同時に開いてい る こ と 、 ま
たはすべてのバン ク 間を で き る だけ速い周期で イ ン タ ー リ ーブ し てい る ( バン ク y の
リ ー ド 中にバン ク x を開 き 、 バン ク w を閉 じ てバン ク z を開 く ) こ と を意味 し ます。 こ
れ ら のシナ リ オはすべて、 DRAM デバ イ ス の内部電源レールに対 し て厳 し い要求を課 し
ます。
た と えば、 バン ク を開 く には、 コ ン ト ロ ー ラ は特定の行ア ド レ ス と バン ク ア ド レ ス と と
も に DRAM に ACTIVE コ マ ン ド を送信 し ます。 こ れに よ っ て ア ド レ スデ コ ーダが起動 さ
れ、 一時的な格納のためにセ ン ス ア ン プに転送 さ れ る セルが決定 さ れ、 I/O 回路にア ク
セ ス で き る よ う にな り ます。 バン ク を閉 じ る には、 PRECHARGE コ マ ン ド を発行 し て、
セ ン ス ア ン プか ら 個々のセルへのデー タ の ラ イ ト バ ッ ク を開始 し ます。 個々のバン ク を
開いた り 閉 じ た り す る こ れ ら のシーケ ン ス では、 かな り のサージ電流が流れ ます。 こ れ
ま での DDR DRAM は最大 4 の内部バン ク で動作 し てい ま し た。 よ り 大容量の DDR2 デバ
イ ス では、 8 つのバン ク をサポー ト し ます。 こ のために、 JEDEC では、 セ ッ ト 期間内に
ア ク テ ィ ブにす る こ と がで き る バン ク の数を制限 し てい ます。
DDR2 デバイ ス では、 Four Active banks (tFAW) ウ ィ ン ド ウ と 呼ばれる 新し いタ イ ミ ン グ パ
ラ メ ータ を サポート し ていま す。 こ れは、 5 つ以上の ACTIVE コ マン ド が発生する 前に経
過し ている 必要があ る 最小時間です。 5 つ以上のバン ク を 同時に開く こ と は許さ れていま
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複数のバン ク へのア ク セス
すが、 ACTIVE コ マ ン ド を続け る 場合は、 tFAW( 最小 ) ウ ィ ン ド ウ の後に間隔を置 く 必要
があ り ます。 図 3 に示す よ う に、 4 番目の開いたバン ク の tRCD は T8 に完了 し ます tFAW
( 最小 ) 条件を満たすために、 5 番目の ACTIVE コ マ ン ド は T11 ま で待たなければな り ま
せん。
8 バン ク デバイ ス での tFAW の例
図3：
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注 ： 1. ポス ト さ れる CL = 2
2. 図示の便宜上、 上図では NOP コ マ ン ド を示 し ていますが、 同時間に他の コ マ ン ド も有効な場
合があ り ます。
3. こ の例では、 tRRD = 2 ク ロ ッ ク、 tFAW = 11 ク ロ ッ ク と 想定 し ています。
t
FAW 条件はすべてのデバ イ ス に適用 さ れ ますが、 1G ビ ッ ト 、 2G ビ ッ ト 、 お よ び 4G
ビ ッ ト (x16) 構成では よ り 大 き い 2K バ イ ト のページサ イ ズ を持つ 8 バン ク デバ イ ス が存
在す る ので、 tFAW 値は よ り 大 き く な り ます。 実際の tFAW 値については表 3 を参照 し て
く だ さ い。
表3：
すべての容量 と 速度に対する tFAW
t
FAW
(x4 および x8) 構成
DDR2-400
DDR2-533
DDR2-667
DDR2-800
単位
256M ビ ッ ト (1KB ページサイ ズ )
512M ビ ッ ト (1KB ページサイ ズ )
1G ビ ッ ト (1KB ページサイ ズ )
2G ビ ッ ト (1KB ページサイ ズ )
37.5
37.5
37.5
37.5
37.5
37.5
37.5
37.5
37.5
37.5
37.5
37.5
35.0
35.0
35.0
35.0
ns
ns
ns
ns
tFAW
(x16) 構成
DDR2-400
DDR2-533
DDR2-667
DDR2-800
単位
256M ビ ッ ト (1KB ページサイ ズ )
512M ビ ッ ト (2KB ページサイ ズ )
1G ビ ッ ト (2KB ページサイ ズ )
2G ビ ッ ト (2KB ページサイ ズ )
37.5
50.0
50.0
50.0
37.5
50.0
50.0
50.0
37.5
50.0
50.0
50.0
35.0
45.0
45.0
45.0
ns
ns
ns
ns
6
Micron Technology, Inc. は、 製品または仕様を予告な く 変更する権利を有 し ます。
©2005 Micron Technology, Inc. All rights reserved.
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TN-47-16: 高密度 DDR2 メ モ リ 対応の設計
リ フ レ ッ シ ュ タ イ ミ ング
リ フ レ ッ シ ュ タ イ ミ ング
DRAM が REFRESH サ イ ク ルを実行 し てい る と き はア イ ド ル状態であ り 、 リ ー ド シーケ
ン ス ま たは ラ イ ト シーケ ン ス は実行で き ません。 し たがっ て、 高ス ループ ッ ト の メ モ リ
シ ス テ ム の設計者は メ モ リ の リ フ レ ッ シ ュ レー ト に細心の注意を払い ます。 以前の
DRAM テ ク ノ ロ ジーの よ う に、 DDR2 の静的 リ フ レ ッ シ ュ は 64ms の ま ま です。 すなわ
ち、 各セルは 64ms の時間制限内に リ フ レ ッ シ ュ す る 必要があ り ます。 それがで き ない
場合は、 デー タ が破壊 さ れ る 場合があ り ます。 通常、 大部分の メ モ リ コ ン ト ロ ー ラ では
分散 REFRESH サ イ ク ルを使用 し ます。 分散 リ フ レ ッ シ ュ レー ト ( ま たは各 AUTO
REFRESH コ マ ン ド 間の平均時間 ) は、 静的 リ フ レ ッ シ ュ レー ト を行ア ド レ ス の数で割っ
て算出 さ れ ます。 し たが っ て、 通常は、 行ア ド レ ス を増やす と リ フ レ ッ シ ュ レー ト が増
え ます ( 分散 リ フ レ ッ シ ュ 間の時間間隔が短 く な り ます )。
例
t
REFI = 静的リフレッシュ時間/行数
(EQ 3)
上記の標準的な式を使用す る と 、 512M ビ ッ ト の DDR2 デバ イ ス の分散 リ フ レ ッ シ ュ レー
ト は 3.9µs (64ms/16k 行 ) であ る 必要があ り ますが、 512M ビ ッ ト の DDR2 デバ イ ス の実
際の分散 リ フ レ ッ シ ュ レー ト は 7.81µs です。 実際は、 すべての容量の DDR2 において、
周期的な リ フ レ ッ シ ュ 間隔 (tREFI) の平均は 7.81µs です。 表 4 を参照 し て く だ さ い。
表4：
DDR2 デバイ スの主な リ フ レ ッ シ ュパ ラ メ ー タ
タ イ ミ ング条件の最小値
256M ビ ッ ト
512M ビ ッ ト
1G ビ ッ ト
2G ビ ッ ト
静的 リ フ レ ッ シ ュ
64ms
64ms
64ms
64ms
リ フ レ ッ シ ュ間隔 tREFI
(tCASE = 85°C の場合 )
7.8µs
7.8µs
7.8µs
7.8µs
リ フ レ ッ シ ュ間隔 tREFI
(tCASE = 95°C の場合 )
3.9µs
3.9µs
3.9µs
3.9µs
リ フ レ ッ シ ュ時間 tRFC
75ns
105ns
127.5ns
195ns
セルフ リ フ レ ッ シ ュの終了から
READ 以外の tXSNR ま で
85ns
115ns
137.5ns
205ns
注 ： 1. tRFC は 1 つの REFRESH サイ ク ルを完了する ま での時間です。 こ の時間に使用で き るのは
NOP または DESELECT コ マ ン ド に制限 さ れます。
2. tXSNR は、 セルフ リ フ レ ッ シ ュの終了直後の READ 以外のコ マ ン ド ま での時間です。 こ の時間
に使用で き る コ マ ン ド は NOP または DESELECT に制限 さ れます。
3. tREFI は、 分散 REFRESH コ マ ン ド 間の平均時間です。
4. こ の表の時間は、 DRAM の標準的な動作条件での時間です。 高温での動作では時間が長 く な る
場合があ り ます。
5. tCASE が 95°C と い う のはオプ シ ョ ン機能なので、 すべての設計でサポー ト さ れているわけで
はあ り ません。
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こ れを実現す る ために、 DDR2 DRAM は、 受信 し た外部 AUTO REFRESH コ マ ン ド 1 つに
対 し て複数の内部 REFRESH サ イ ク ルを実行す る よ う に設計 さ れてい ます。 こ れに よ っ て
1 つの REFRESH コ マ ン ド サ イ ク ルを完了す る ために必要な時間 (tRFC) がわずかに長 く
な り ますが、 リ フ レ ッ シ ュ レー ト は適正な値に維持 さ れ ます。
図 4 に、 DRAM が 1 つの外部 REFRESH コ マ ン ド ご と に複数の内部 リ フ レ ッ シ ュ サ イ ク
ルを実行す る こ と の利点を示 し ます。 こ の例では、 tCASE = 85×°C を想定 し てい ます。
DDR2 リ フ レ ッ シ ュ タ イ ミ ン グ – 最大 tREFI 時間用に最適化
図4：
ᄖㇱREFRESHࠦࡑࡦ࠼ߏߣߦ1࿁ߩౝㇱ࡝ࡈ࡟࠶ࠪࡘ
3.9µs
3.9µs
RFC (1)
t
t
(3)
REFI
3.9µs
t
RFC
t
3.9µs
t
RFC
t
t
RFC
t
REFI
3.9µs
RFC
t
REFI
t
REFI
REFI
DRAMߪ‫ޔ‬1ߟߩᄖㇱREFRESHࠦࡑࡦ࠼ߏߣߦⶄᢙߩౝㇱ࡝ࡈ࡟࠶ࠪࡘࠨࠗࠢ࡞ࠍታⴕ
7.8µs
t
RFC (2)
7.8µs
t
t
RFC
RFC
(3)
t
REFI
t
REFI
DRAMߪREFRESHએᄖߩࠦࡑࡦ࠼ߩߣ߈ߦ૶↪น⢻
注 ： 1. DRAM は、 1 つの外部 AR コ マ ン ド に対 し て 1 つの内部 リ フ レ ッ シ ュ を実行 し ます (tRFC 時間
は ns 単位 )。
2. DRAM は、 1 つの AR コ マ ン ド に対 し て複数の内部 リ フ レ ッ シ ュ を実行 し ます (tRFC 時間は増
え るが ns 単位のま ま )。
3. DRAM は、 tRFC 時間後の有効な コ マ ン ド を受け付けます (tREFI 時間は µm 単位 )。
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ま とめ
ま とめ
い く つかの簡単な項目について理解すれば、 DDR2 に よ っ て設計を非常に柔軟に行 う こ
と がで き 、 よ り 大容量の メ モ リ への移行を ス ムーズに行 う こ と がで き ます。 パ ッ ケージ
サ イ ズお よ びボールア レ イ は変わ る 場合があ る ので、 レ イ ア ウ ト を開始す る 前に、 http:/
/www.micron.com/products/modules/ddr2sdram/technote.html の TN-47-08 「DDR2 Package
Sizes and Layout Requirements」 を よ く 読んで く だ さ い。
ま た、 デバ イ ス の容量が増え る と 、 行ア ド レ ス、 列ア ド レ ス、 バン ク ア ド レ ス のいずれ
か ま たはすべてが追加 さ れます。 行が追加 さ れ る と 、 リ フ レ ッ シ ュ タ イ ミ ン グが影響を
受け ます (DDR2 では、 tRFC 時間が長 く な り ます )。 バン ク が追加 さ れ る と ( 一部の DDR2
デバ イ ス では 8 バン ク をサポー ト )、 バン ク 切 り 替えの タ イ ミ ン グが影響を受け ます。 ま
た、 新 し い タ イ ミ ン グパ ラ メ ー タ tFAW が追加 さ れ、 一定の時間内の ACTIVE コ マ ン ド
の数が制限 さ れてい ます。
®
8000 S. Federal Way, P.O. Box 6, Boise, ID 83707-0006、 電話番号 ： 3-3436-5666
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他のすべての商標は各所有者に帰属 し ます。
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