電子回路シミュレーション事例集（1） - 電子回路,回路設計を志す回路

電子回路シミュレーション事例集（1）
（回路シミュレーターSIMetrix/SIMPLIS による）
2012-8
CDTLab
iwasawa
CDTLab
(Circuit Design Technology Laboratory)
http://www.cdtlab.jp
1
シミュレーション回路事例集（1）
目次
1.はじめに
2.回路シミュレータについて
3.MyDBMS-Simu1 について
4.シミュレーション回路事例集(1)
1-1
CR 回路（コンデンサの電荷の放電）
1-2
RC 回路のステップ応答
1-3
LR 回路のステップ応答
1-4
交流(正弦波)の波形
1-5
コンデンサに流れる電流の位相
1-6
コイルに流れる電流の位相
1-7
RC 回路の伝達特性
1-8
一次伝達関数の特性
1-9
LRC 回路のステップ応答
1-10
LRC 直列共振回路
1-11
LRC 直列共振回路のインピーダンス特性
1-12
LRC 並列共振回路のインピーダンス特性
1-13
LRC 回路の伝達特性
1-14
二次伝達関数の周波数特性
2-1
シリコン・ダイオードの温度特性
2-2
ツェナー・ダイオードの特性
3-1
npn トランジスタのコレクタ電圧-電流特性
3-2
npn トランジスタの直流増幅率
3-3
npn トランジスタのベース電圧－ベース電流特性
3-4
npn トランジスタのベース電流－コレクタ電流特性
3-5
npn トランジスタのベース電圧－コレクタ電流特性
3-6
npn トランジスタのエミッタ接地直流動作
3-7
npn トランジスタのエミッタ接地交流増幅動作
3-8
npn トランジスタのコレクタ電圧-電流特性
3-9
npn トランジスタのエミッタ接地交流増幅動作と動作点
3-10
npn トランジスタのベース接地交流増幅動作
3-11
npn トランジスタのコレクタ接地交流増幅動作
3-12
npn トランジスタのエミッタ接地の固定バイアス
3-13
npn トランジスタのエミッタ接地の自己バイアス
3-14
npn トランジスタのエミッタ接地の電流帰還バイアス
Ⓒ2012
Cdtlab
2012-8
2
シミュレーション回路事例集（1）
3-15
2012-8
npn トランジスタのエミッタ接地（電流帰還バイアス）の交流増幅特性
3-16
npn トランジスタのエミッタ接地の入力カップリング・コンデンサによる低域周波
数特性
3-17 npn トランジスタのエミッタ接地のエミッタ・デカップリング・コンデンサによる低
域周波数特性
3-18
npn トランジスタのエミッタ接地のカップリング・コンデンサによる低域周波数特
性
3-19
npn トランジスタのエミッタ接地の周波数特性
3-20
npn トランジスタのエミッタ接地の入力インピーダンス特性
3-21
npn トランジスタのエミッタ接地の出力インピーダンス特性
3-22
npn トランジスタのエミッタ接地の電流帰還による利得の変化
3-23
npn トランジスタのエミッタ接地の電流帰還による入力ンピーダンスの変化
3-24
npn トランジスタのコレクタ接地交流増幅動作
3-25
npn トランジスタのコレクタ接地の周波数特性
3-26
npn トランジスタのコレクタ接地の入力インピーダンス特性
3-27
npn トランジスタのコレクタ接地の出力インピーダンス特性
3-28
ミラー効果
4-1
ｎ形ＪＦＥＴのドレイン電圧-ドレイン電流特性
4-2
ｎ形ＪＦＥＴのゲート電圧-ドレイン電流特性
4-3
ｎ形 MOS-FＥＴのドレイン電圧-ドレイン電流特性
4-4
ｎ形 MOS-ＦＥＴのゲート電圧-ドレイン電流特性
4-5
4-6
4-7
4-8
JFET(2SK30A-Y)のゲート電圧-ドレイン電流特性
JFETT(2SK30A-Y)ソース接地交流増幅回路
JFETT(4-7
2SK30A-Y)ソース接地増幅回路の周波数特性
JFETT(2SK30A-Y)のソース接地増幅回路の入力インピーダンス特性
4-9
JFETT(2SK30A-Y)のソース接地増幅回路の出力インピーダンス特性
4-10
JFETT(2SK30A-Y)のドレイン接地交流増幅回路
4-11
JFETT(2SK30A-Y)のドレイン接地増幅回路の入力インピーダンス特性
4-12
JFETT(2SK30A-Y)のドレイン接地増幅回路の出力インピーダンス特性
4-13
JFETT(2SK30A-Y)のドレイン接地増幅回路の周波数特性
5-1
トランジスタ(2SC1815GR)のカスコード接続
5-2
トランジスタ(2SC1815GR)差動増幅回路
5-3
JFET(2SK30A-Y)の差動増幅回路 1
5-4
JFET(2SK30A-Y)の差動増幅回路 2
5-5
カレント・ミラー回路 1
Ⓒ2012
Cdtlab
3
シミュレーション回路事例集（1）
5-6
カレント・ミラー回路 2(ウイルソン型）
5-7
カレント・ミラー回路の応用 1(JFET 差動増幅回路の定電流）
5-8
カレント・ミラー回路の応用 2（JFET 差動増幅回路のアクティブ負荷）
6-1
オペアンプによる非反転増幅回路
6-2
オペアンプによる反転増幅回路
6-3
オペアンプによる加算増幅回路
6-4
オペアンプによる減算増幅回路
6-5
オペアンプによる積分回路 1（方形波応答）
6-6 オペアンプによる積分回路 2（ボーデ線図）
6-7
オペアンプによる微分回路 1(方形波応答)
6-8
オペアンプによる微分回路 2（ボーデ線図）
6-9
オペアンプ TL072 の出力オフセット電圧
6-10
オペアンプ RC4558 の出力オフセット電圧
6-11
オペアンプ RC4558 の出力オフセット電圧の改善
6-12
オペアンプのオープン・ループ・ゲインの周波数特性
6-13
オペアンプ TL072 の負帰還周波数特性
6-14
オペアンプによるボルテージ・フォロワの周波数特性
6-15
オペアンプによる AC 反転増幅回路
6-16
オペアンプによる AC 非反転増幅回路
6-17
オペアンプとダイオードによる理想ダイオード回路 1
6-18
オペアンプとダイオードによる理想ダイオード回路 2
6-19
オペアンプとダイオードによる理想ダイオード回路 3
6-20
オペアンプによる理想ダイオード回路の半整流動作
6-21
オペアンプによる理想ダイオード回路の全波整流動作
6-22
オペアンプとダイオードによる片側リミット回路
6-23
オペアンプとダイオードによる両側リミット回路
6-24
オペアンプによる可変リミット回路
6-25
オペアンプによる正入力対数回路
6-26
オペアンプによる一次 LPF 回路
6-27
オペアンプによる一次 LPF 回路の位相特性
6-28
オペアンプによる一次 HPF 回路
6-29
オペアンプによる一次 HPF 回路の位相特性
6-30
オペアンプによる一次 LPF 回路の縦続接続
6-31
オペアンプによる一次 LPF の 2 段縦続接続と二次 LPF
6-32
オペアンプによる一次 LPF の 3 段縦続接続と三次 LPF
Ⓒ2012
Cdtlab
2012-8
4
シミュレーション回路事例集（1）
6-33
オペアンプによる 1 次～5 次ﾊﾞﾀｰﾜｰｽ型 LPF の特性
6-34
オペアンプによる 1 次～5 次ﾊﾞﾀｰﾜｰｽ型 HPF の特性
6-35
オペアンプによる方形波発振回路
6-36
オペアンプによるウイーンブリッジ正弦波発振
6-39
ウイーンブリッジ正弦波発振回路用 BPF の特性
7-1
トランジスタの Ib-Ic 特性
7-2
トランジスタのスイッチング動作
7-3
トランジスタのスイッチング動作の高速化
7-4
MOS-FET の Vg-Id 特性
7-5
MOS-FET のスイッチング動作 1
7-6
MOS-FET の高速スイッチング動作
7-7
リレー駆動回路
7-8
MOS-FET による H ブリッジ回路
8-1
トランジスタによる B 級 SEPP 回路
8-2
トランジスタによる AB 級 SEPP 回路
8-3
トランジスタによる A 級 SEPP 回路
8-4
C 級増幅回路と C 級バイアスの確認
8-5
D 級電力増幅回路の動作
9-1
オペアンプの負帰還回路
9-2
負帰還の効果（入力インピーダンス）
9-3
負帰還の効果（出力インピーダンス）
9-4
3 次時定数を持つ負帰還回路
9-5
負帰還回路のナイキスト線図
9-6
負帰還回路のボーデ線図
9-7
トランジスタのエミッタ接地回路における電流帰還の効果 1
9-8
トランジスタのエミッタ接地回路における電流帰還の効果 2
9-9
トランジスタのエミッタ接地回路における電流帰還の効果 3
9-10
トランジスタ 2 段 AC 負帰還回路 1
9-11
トランジスタ 2 段 AC 負帰還回路 2
9-12
オペアンプ非反転増幅回路
9-13
オペアンプ反転増幅回路
9-14
負帰還回路(位相進み補償）のボーデ線図
6-15
負帰還回路の方形波応答 1
6-16
負帰還回路の方形波応答 2
Ⓒ2012
Cdtlab
2012-8
5
シミュレーション回路事例集（1）
9-17
オペアンプを使用したシリーズ型定電圧回路
10-1
ノイズ除去フィルタとは
10-2
ノイズ除去フィルタの周波数特性
10-3
RC によるノイズ除去フィルタ
10-4
RC フィルタのボーデ線図
10-5
RC3 次フィルタ特性
10-6
RC フィルタ回路の矩形波応答
10-7
一次ローパス・フィルタの伝達関数の周波数特性
10-8
一次ハイパス・フィルタの伝達関数の周波数特性
10-9
二次ローパス・フィルタの伝達関数の周波数特性
10-10
二次ハイパス・フィルタの伝達関数の周波数特性
10-11
二次バンドパス・フィルタの伝達関数の周波数特性
10-12
二次バンド・エリミネート・フィルタの伝達関数の周波数特性
10-13
RC による LPF 回路の周波数特性
10-14
RC による HPF 回路の周波数特性
10-15
RC による二次 HPF 回路の周波数特性
10-16
RLC による二次 LPF 回路
10-17
RLC による二次 HPF 回路
10-18
RLC による BPF 回路(1)
10-19
RLC による BPF 回路(2)
10-20 LC による BEF 路(1)
10-21
RLC による BEF 回路(2)
10-22
一次アクティブ・フィルタ LPF 回路
10-23
一次アクティブ・フィルタ HPF 回路
10-24
二次アクティブ・フィルタ LPF
10-25
二次アクティブ・フィルタ HPF
10-26
二次アクティブ・フィルタ LPF(2)
10-27
二次アクティブ・フィルタ HPF(2)
10-28
５次バタワース LPF
10-29
５次チェビシュエフ LPF（リプル 0.1dB）
10-30
LC による３次バタワースＬＰＦ
10-31
LC による 3 次ベッセル LPF
10-32
LC による３次チェビシェフＬＰＦ
10-33
LC による３次バタワースＨＰＦ
11-1
RC 位相発振回路
Ⓒ2012
Cdtlab
2012-8
6
シミュレーション回路事例集（1）
11-2
位相発振回路の位相シフト
11-3
ウィーンブリッジ発振回路（1）
11-4
ウィーンブリッジ発振回路（2）
11-5
トランジスタによるマルチバイブレータ(1)
11-6
インバーターIC によるマルチバイブレータ(2)
11-7
オペアンプによるマルチバイブレータ(3)
11-8
LC コルピッツ発振回路
11-9
LC クラップ発振回路
11-10
LC クラップ発振回路 C3 可変
11-11
3.5MHz 水晶等価回路
11-12
3.5MHz 水晶クラップ発振回路
11-13
10MHz 水晶ピアス CB 発振回路 1
11-14
10MHz 水晶ピアス CB 発振回路 2
11-15
水晶オーバートーン等価回路
11-16
3.5MHz 基本波コルピッツ水晶発振回路
11-17
3 倍オーバートーン水晶発振回路
11-18
5 倍オーバートーン水晶発振回路
11-19
EXOR による位相比較器 1
11-20
PLL 用 ICHC4046 の位相比較器 2
11-21
PLL 用ループ・フィルタ 1
11-22
アクティブ PLL 用ループ・フィルタ 2
11-23
分周器
11-24
PLL のフェイズ・ループ解析
11-26
PLL IC 4046 のシミュレーション
12-1
ダイオードによる半波整流 1
12-2
ブリッジダイオードによる全波整流 1
12-3
トランスとダイオードによる半波整流 2
12-4
トランスとダイオードによる両波整流
12-5
トランスとダイオードによるブリッジ整流
12-6
4.7V ツｴナー電圧-電流特性
12-7
ツェナー・ダイオードの温度特性
12-8
ツｴナー電圧特性（負荷の影響）
12-9
ノイズの抑圧効果
12-10
簡易安定化電源(負帰還無）
12-11
簡易安定化電源(負帰還無）のノイズ・フィルタ効果
Ⓒ2012
Cdtlab
2012-8
7
シミュレーション回路事例集（1）
12-12
直列制御安定化回路(負帰還型）
12-13
直列制御安定化回路ボーデ線図
12-14
オペアンプによる直列制御安定化回路
12-15
定電圧回路のボード線図による位相余裕判定
2-16
低飽和型直列制御安定化路
2-17
JFET による定電流特性
2-18
トランジスタの電流特性
2-19
トランジスタによる定電流特性 1
2-20
トランジスタの電流特性 2
2-21
カレント・ミラー電流特性
2-22
負帰還型定電流回路
12-23
2-24
降圧型 DC-DC コンバータの動作 1
降圧型 DC-DC コンバータの動作 2
12-25
降圧型 DC-DC コンバータの動作 3
12-26
降圧型 DC-DC コンバータのボーデ線図
12-27
昇圧型 DC-DC コンバータの動作原理(1)
12-28
昇圧型 DC-DC コンバータの動作原理（2）
12-29
昇圧型 DC-DC コンバータ
12-30
昇圧型 DC-DC コンバータのボーデ線図
12-31
同期整流降圧型 DC-DC コンバータの原理
12-32
フォワード型 DC-DC コンバータの動作
12-33
フライバック型 DC-DC コンバータの動作
13-1
CMOS インバータ回路
13-2
CMOS
ＮＡＮＤ回路
13-3
CMOS
NOR 回路
13-4
CMOS
アナログ・スイッチ回路
13-5
ＮＯＲ型ＲＳフリップフロップ回路
13-6
Ｄ型フリップフロップ回路
13-7
ＪＫ型フリップフロップ回路
13-8
D 型 FF による 4 進カウンタ
13-9
JK 型 FF による４進カウンタ
13-10
JK 型 FF による 10 進カウンタ
13-11
JK 型 FF による同期式 10 進カウンタ
13-12
シフトレジスタ
13-13
8 ビット A-D 変換回路
Ⓒ2012
Cdtlab
2012-8
8
シミュレーション回路事例集（1）
13-14
１ビットΔΣ型 A-D 変換回路
13-15
１ビットΔΣ型 A-D 変調器
13-16
4 ビット電圧加算モード型 DAC
13-17
PWM 信号変換の原理
13-18
PWM 信号変換回路
13-19
自励型 PWM 回路
Ⓒ2012
Cdtlab
2012-8
9
シミュレーション回路事例集（1）
2012-8
1. はじめに
電子回路設計習得の秘訣とは
① 正確な基礎知識を習得する
一言で電子回路設計といっても、非常に範囲が広く簡単に習得できるものではありま
せん。
ジグソー・パズルのように、技術知識・ノウハウのピースを
一つずつ習得し、埋めてゆかなくてはなりません。そして、あ
る程度ピースが埋まってくると、ある日突然全体が理解できる
ようになります。いままで個別に集めてきた個々のピースの有
機的な繋がりが見え、個々のピースの意味がわかるようになっ
てくるのです。
しかし、どこから手を付けたらいいのか、お悩みの方も多いことと思います。
過去に電子回路を学んだことがあるが、完全に理解できなかった、もっと確実にした
いなど、電子回路設計基礎の復習をお考えの方、CDTLab ホームページの「電子回路設
計の基礎講座の概要」をご覧ください。
② 知識を身に付いた技術力に高めるには、まずは知識を活用してみる
・具体的な回路を設計し応用してみる
テキストで学んだ知識も、実際に具体的な回路の上で活用できなければ意味がありま
せん。そして、実際に回路を設計してみて初めて理解でき、理解できていないところが
わかってきます。
・実際に設計した回路を基板で組み立て、実験する
そして設計した回路を実際の部品を組み立て動作させて、初めて設計が正しかったか
どうかがわかります。
このようにして、回路設計技術・ノウハウのピースを増やし埋めてゆくのです。
③ 効率的なツールを活用する
・回路シミュレータの活用
現在では実際に、基板を製作する前にコンピュータ上で確認する便利なツールがあり
ます。それが回路シミュレータというものです。
回路シミュレータにもいろいろありますが、当書籍で使用しているのは
SIMetrix-SIMPLIS というアナログ回路からスイッチング回路まで両方シミュレーシ
ョン可能なもので、無料で使用できる評価版を使用しています。
SIMetrix-SIMPLIS については、次項「2.回路シミュレータについて」を参照くださ
い。
Ⓒ2012
Cdtlab
10
シミュレーション回路事例集（1）
2012-8
④ 先人の設計事例・技術ノウハウを真似てみる（簡単シミュレーション）
回路シミュレータの操作方法などに習熟していなくても、先人のシミュレーション・
ファイルを読み込み、開き、そしてシミュレーションを実行するだけで、シミュレーシ
ョン結果を得ることができます。
図(a)はシミュレーション・ファイルを開き、図のように[Run]するだけで図(b)のシミ
ュレーション結果がすぐ得られます。まずは、回路の動作のイメージで掴むことが重要
です。
図(b)
図(a)
次にそれを手本として、回路定数やシミュレーション条件を変えてシミュレーション
してみることで、回路の動作を深く理解することができます。
回路シミュレータを十分使いこなすには、その操作に慣れる必要もあり、シミュレ
ーション設定を間違えると正しいシミュレーション結果が得られません。そして回路シ
ミュレータを使い始めて最初にぶつかる問題がこの設定の問題です。また、シミュレー
タを使いこなすには十分な回路知識を持っていないと、何をシミュレーションしている
のか分からなくなってしまいます。
そこで、CDTLab では当書籍で使用しているシミュレーション・ファイルや「回路
設計ノウハウ・ノート」で紹介しているシミュレーション・ファイルをホームページ
からダウンロードでき、初心者でも簡単にシミュレーションを体感できるようにして
います。これらを活用して「先ずは真似てみる」
、そして効率よく回路設計のノウハウ
を習得してください。
⑤ 失敗を糧にする
失敗を恐れず、経験を積み重ねることが技術力を向上させるカギです。また回路シミ
ュレーションでは、間違っていても部品を壊したり、危険なことはありません。いくら
でも、繰り返し回路を試験できます。
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
11
2012-8
一発で回路が期待通りに動作するより、失敗を克服した経験からの方が学ぶことが多
いものです。
また、実際に回路基板を設計し、組み立てるとシミュレーションでは起きなかったよ
うな問題が生じることが有ります。そして悩み、原因を突き止め、問題を解決すること
で、確かな回路設計ノウハウが身に付きます。
当書で紹介している回路設計ノウハウも、これらの失敗の経験から生まれているも
のです。同じような問題に直面したら、これらを参考にして回路設計ノウハウを向上し
ていってください。これにより、回路設計ノウハウのピースを短期間に最短で集めてゆ
くことができると信じています。
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
12
2012-8
2.回路シミュレータについて
この「電子回路設計技術習得の 105 の秘訣」の中で使用しているシミュレーション事例
は、回路シミュレータ SIMetrix/SIMPLIS によるシミュレーション回路の事例を収録し
ています。
また、このシミュレーション・ソフトは、アナログ回路（線形回路）に適した Spice 系の
シミュレーション(SIMetrix)とスイッチング回路（非線形回路）に適したシミュレーション
（SIMPLIS)の両方を含むものです。
このシミュレーション・ソフトの評価版は、誰でも無償でメーカーサイトからダウンロ
ードして使用できます。基礎講座で使用しているシミュレーション・ファイルは、この無
償の評価版でシミュレーション可能な範囲です。
◆SIMetrix-SIMPLIS の特徴
・SIMetrix は spice 系シミュレータで、回路図入力、出力波形ビュワーなどの基本インタ
フェースをもちろん、プロービング機能、AC/DC 解析、ノイズ解析、モンテカルロ解析、
伝達関数解析が可能な使いやすいソフトウエアです。
・SIMPLIS は、スイッチング電源回路などの非線形のシミュレーションのために開発され
たもので、Spice 系シミュレーション(SIMetrix や他の Spice 系シミュレーション・ソフト)
と比較して収束時間が速いという特徴があります。
・また SIMPLIS は、スイッチング素子を含む負帰還回路の安定度を判断するボーデ線図
をシミュレーションすることができます。（Spice 系シミュレーション・ソフトではできな
い。）
・SIMetrix と SIMPLIS の回路図入力の部分は同じ操作で可能であり、線形回路のデバイ
スモデルと非線形のスイッチング回路用のデバイスモデルの多くは共通に使用できます。
また、SIMetrix と SIMPLIS の切り替えも、メニューで選択するだけで切り替わります。
詳しくは、「SIMetrix-SIMPLIS の導入」を参照ください。
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
13
2012-8
3.MyDBMS-Simu1 について
MyDBMS とは、次のような特徴を有する「技術情報管理システム」です。
1.使い慣れた MS EXCEL で, 簡単に情報データベースを
構築
2.データの保存とデータ・フォルダの構築が簡単
3.目的のファイルを簡単に探し出し、開くことが出来る。
4.多量・種類も異なるファイルを一括管理できる。
5.無料のプログラム開発ツール（VBA)できている
この MyDBMS に、
「電子回路設計基礎講座」で使用しているシミュレーション・ファイ
ルを予め登録・保存したものが MyDBMS-Simu で、次のような特徴があります。
（1）MyDBMS-Simu1 では、シミュレーション・ファイルのオープンが簡単
◆「電子回路設計基礎講座」では、テキストで解説しているシミュレーション事例のファ
イルは、MyDBMS-Simu1 という[ファイル管理ツール]と共に提供されます。
◆MyDBMS-Simu1 に登録されたファイルは、Windows に関連付けられた、アプリケーシ
ョンを自動で起動し、ファイルを開くことができます。
①文字列/キーワード/ファイル名で検索
簡単に「文字列」や「ファイル名」による検索で、
目的のファイルを抽出できます。
②ワンクリックでシミュレーシ
ョン・ファイルを開く
Windows に関連付けられた
アプリケーションであれば、ア
プリケーションを起動し、ファ
イルを開くことができます。
（2）MyDBMS-Simu1 によるシミュレーション・データベースの充実
◆MyDBMS-Simu1 から開いたシミュレーション・ファイルを回路変更、シミュレーショ
ン・パラメートの変更したファイルは、ファイル名を変更して保存することができます。
◆変更箇所、変更理由、関連資料、キーワードなどのコメントや技術情報も一緒に登録す
ることにより、ノウハウ情報を保存・蓄積することができます。
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
14
2012-8
（3） MyDBMS-Simu1 によるシミュレーション・ファイルと技術情報の一括管理
回路設計の中では、シミュレーションの他に、参考文献・回路図（ＣＡＤﾌｧｲﾙ）
・部品デ
ータシート・関連技術資料などいろいろな資料を参照しながら設計を行います。
MyDBMS-Simu1 では、関連資料を一括で管理し、簡単に目的のファイルを開くことがで
きます。
詳しくは、[MyDBMS-Simu の使い方]等を参照ください。
Ⓒ2012
Cdtlab
15
シミュレーション回路事例集（1）
2012-8
4.シミュレーション回路事例集（1）
電子回路（1）-1
1-1
CR 回路（コンデンサの電荷の放電）
下図(a)は、コンデンサ C1（初期電荷 1 クーロン）の放電電圧をシミュレーションしたも
ので、図(b)のように電荷の減少に基づいてコンデンサ C1 の電圧が減少している。
Probe1-NODE
C1
1 IC=1
1
R1
図(a)
file: CR_Volts.sxsch
1-2
図(b)
RC 回路のステップ応答
下図(a)は直流電圧 V1(1V)を RC 回路に加えた時の(初期値 0V から 1V のステップ電圧を
加えた時)、コンデンサ C1 の電圧をシミュレーションしたものである。図(b)のようにコン
デンサ C1 の充電に従い電圧が上昇している。
1
1
V1
Probe1-NODE
R1
C1
1 IC=0
図(a)
file:RC_Step.sxsch
図(b)
1-3
LR 回路のステップ応答
図(a)は、電圧 V1(1V)を LR 回路に加えた時の(初期値 0V から 1V のステップ電圧を加え
た時)、抵抗 R1 の電圧をシミュレーションしたものです。
抵抗 R1=1Ωであり、図(b)の
グラフはコイルに流れる電流でもあります。
1 IC=0
1
V1
L1
Probe1-NODE
1
R1
図(a)
file: LR_Step.sxsch
Ⓒ2012
Cdtlab
図(b)
16
シミュレーション回路事例集（1）
1-4
2012-8
交流(正弦波)の波形
図(a)は最大値 1 で周期 1mSec、位相遅れ 45°の正弦波信号を交流信号源で発生したシ
ミュレーションです。
V1-pos
5 Sine(0 1 1k -125u 0)
V1
1K
R1
図(a)
file: AC_Sine.sxsch
1-5
図(b)
コンデンサに流れる電流の位相
図(a)は交流信号源 V1 にコンデンサ C1 が接続されている時に、V1 の電圧波形と流れる
電流波形をシミュレーションしたものです。
𝜋
図(b)のように電流は電圧より位相が進んでいることがわかる。
2
図(a)
file: AC_C.sxsch
図(b)
Ⓒ2012
Cdtlab
17
シミュレーション回路事例集（1）
1-6
2012-8
コイルに流れる電流の位相
図(a)は、交流信号源 V1 にコイル L1 が接続されている時に、V1 の電圧波形と流れる電
流波形をシミュレーションしたものです。
図(b)のように電流は電圧よりπ/2 位相が遅れていることがわかる。
V1-pos IPROBE1
1u IC=0
L1
V1
図(a)
file: AC_L.sxsch
1-7
図(b)
RC 回路の伝達特性
図(a)は RC 回路の伝達特性をシミュレーションしたもので、利得と位相の変化を表して
いる。このように、利得と位相の周波数特性を一緒に表したものをボーデ線図とよび、交
流回路の解析では頻繁に使われる。
図(a)
file: RC_LPF(3).sxsch
図(b)
図(a)では、ボーデ・プローブを使用し、入力と出力の間の利得と位相をシミュレーショ
ンしている。
Ⓒ2012
Cdtlab
18
シミュレーション回路事例集（1）
1-8
2012-8
一次伝達関数の特性
図(a)は、前項 1-7 のような一次伝達関数
1
1+ｓ∗1𝑢∗1𝐾
をラプラス・モデルを使用してシミ
ュレーションしたものです。
1/(1+s*1u*1k)
LAP1
5 AC 1 0 Sine(0 1 1k 0 0)
V1
IN
OUT
=OUT/IN
図(a)
file: Primary transfer function.sxsch
1-9
図(b)
LRC 回路のステップ応答
図(a)は LRC 回路のステップ応答のシミュレーションで、コイル L1=1[H],コンデンサ
C1=1[F]のとき、抵抗 R1 が 1Ω、2Ω、3Ωの時のシミュレーション回路です。
1
V1
2
1 IC=0
R1
L1
Probe1-NODE
C1
1 IC=0
図(a)
file: LRC_Step.sxsch
図(b)
Ⓒ2012
Cdtlab
19
シミュレーション回路事例集（1）
1-10
2012-8
LRC 直列共振回路
図(a)は、LRC 直列共振回路の電流をシミュレーションしたものです。図(b)のように共振
特性をしめしている。
IPROBE1
V1
1
5m IC=0
R1
L1
C1
5u
図(a)
file: LRC_Series Resonance(1).sxsch
図(b)
1-11
LRC 直列共振回路のインピーダンス特性
図(a)は、直列共振回路のインピーダンス特性とシミュレーションしたもので、当然では
あるが電流特性の逆のカーブを描いている。
また共振周波数では、インピーダンスは直
列の抵抗値となることがわかる。
V1
100
5m IC=0
R1
L1
C1
5u
図(a)
file: LRC_Series Resonance(2).sxsch
図(b)
1-12
LRC 並列共振回路のインピーダンス特性
図(a)は LRC の並列共振回路の特性をシミュレーションしたもので、抵抗 R1=50Ω、100
Ω、1KΩの場合の特性です。図(b)のように、並列共振の場合は抵抗 R1 が大きいほど選択
特性がよくなることがわかる。
I1-neg
I1
100
R1
5m IC=0
L1
C1
5u
図(a)
file: LRC_Parallel Resonance.sxsch
図(b)
Ⓒ2012
Cdtlab
20
シミュレーション回路事例集（1）
1-13
2012-8
LRC 回路の伝達特性
図(a)は RLC 回路の伝達特性を、抵抗 R1 が 1Ω、100Ω、1KΩの場合でシミュレーシ
ョンしたものです。図(b)のように、抵抗 R1 が 1Ωの場合、1KHz でピークが表れている。
これは共振特性が強く表れていると考えると理解しやすい。
また周波数特性がなだらかに変化しているほど、位相の変化もなだらかであることがわ
かる。
IN
OUT
=OUT/IN
V1
100
5m
R1
L1
C1
5u
図(a)
file: LRC_Transfer.sxsch
図(b)
1-14
二次伝達関数の周波数特性
図(a)は二次伝達関数の伝達特性のシミュレーションで、伝達関数は R=1Ω、L＝5ｍH,C=5
μF の伝達特性です。
1/(1+s*1*1u+s^2*5m*5u)
LAP1
5 AC 1 0 Sine(0 1 1k 0 0)
V1
IN
OUT
=OUT/IN
図(b)
図(a)
file: Secondary transfer function.sxsch
Ⓒ2012
Cdtlab
21
シミュレーション回路事例集（1）
2012-8
電子回路(1)-2
2-1
シリコン・ダイオードの温度特性
図(a)は、シリコンダイオードの温度を 0℃～50℃で電圧-電流特性をシミュレーションし
たグラフです。
図(a)
file: Temp_diode.sxsch
2-2
図(b)
ツェナー・ダイオードの特性
図(a)は、図(a)の V1 を 0~15V 変化させたときの、ツェナー・ダイオード D1 の電圧と電
流特性です。4.7V 以上では一定電圧になっていることがわかる。
1K
D1-N
R1
5
V1
図(a)
D1-N
BZX79-4V7
D1
file:Zener diode-1.sxsch
図( b)
2-3
ツェナー・ダイオードの負荷電流
図(d)は、抵抗 R2 を 1KΩ～10KΩに変化させた場合である。図のように、負荷を小さく
すると、定電圧の領域が少なくなってしまうことがわかる。
1K
D1-N
R1
5
V1
BZX79-4V7
D1
1K
R2
図(a)）
file: Zener diode-3.sxsch
図( b)
Ⓒ2012
Cdtlab
22
シミュレーション回路事例集（1）
2012-8
電子回路(1)-3
3-1
npn トランジスタのコレクタ電圧-電流特性
図(a)は、直流電圧 E1 を 0～10V まで変えた場合に、ベース電流を 1μA～100μA まで
5 段階で変化させたときのコレクタ電流-コレクタ電圧の特性例である。
図(a)
3-2
file: npnTr-DC-1.sxsch
図( b)
npn トランジスタの直流増幅率
図(a)は、直流電圧 E1 を 5V に固定し、ベース電流を 0～100μA 変化させたときの、ベ
ース電流-コレクタ電流特性です。
図(a)
file: npnTr-DC-2.sxsch
図( b)
3-3
npn トランジスタのベース電圧－ベース電流特性
図(a)は、トランジスタのベース電圧とベース電流の関係であり、基本的には np 接合のダ
イオードの特性と同じです。
IPROBE1
1
V2
Q1
Q2N2222
5
V1
図(a)
file:npnTr-DC-3.sxsch
Ⓒ2012
図( b)
Cdtlab
23
シミュレーション回路事例集（1）
2012-8
電子回路(2)-1
3-4
npn トランジスタのベース電流－コレクタ電流特性
図 (a)は、トランジスタのベース電流とコレクタ電流の関係をシミュレーションして
いるもので、直流増幅率を表している。
Q1-collector
Q1
Q2N2222
1m
I1
図(a)
20
V1
file：B2-1-1(TR-Ib-Ic).sxsch
図( b)
3-5
npn トランジスタのベース電圧－コレクタ電流特性
図(a)は、エミッタ接地の場合で、トランジスタのベース電圧 Vbe とベース電流𝐼𝐵 及び
コレクタ電流流 Ic のシミュレーションです。
IPROBE2
100
R1
IPROBE1
(1)IB
20
V1
Q1
Q2N2222
0.75
V2
(2)IC
file：B2-1-2(TR-Vbe-Ic).sxsch
図(a)
3-6
図(b)
npn トランジスタのエミッタ接地直流動作
図(a)は、エミッタ接地の場合のベース電圧（ベース・バイアス電圧）とベース電流及び
100
R1
Q1-collector
IPROBE1
(3)VCE
20
V1
Q1
Q2N2222
0.75
V2
(1)IB
図(a)
file：B2-1-2(TR-Vbe-Vce).sxsch
Ⓒ2012
Cdtlab
図(b)
24
シミュレーション回路事例集（1）
2012-8
コレクタ電圧をシミュレーションしたものです。
3-7
npn トランジスタのエミッタ接地交流増幅動作
図(a)は、トランジスタのエミッタ接地増幅回路において、ベース・バイアス電圧の動作
を理解するシミュレーションです。図(b)のように、ベース・バイアスにより動作点が変わ
り、最適動作点のためのベース電圧がわかります。
図(a)
3-8
file：B2-1-3(TR-(AC+Vbe).sxsch
図(b)
npn トランジスタのコレクタ電圧-電流特性
図(a)は、トランジスタの基本特性であるコレクタ電圧 Vce とコレクタ電流 Ic の特性を、
ベース電流を変えてシミュレーションする回路図です。
1m
I1
Q1-collector
Q1
Q2N2222
図(a)
20
V1
file：B2-1-4(TR-Vce-Ic).sxsch
Ⓒ2012
Cdtlab
図(b)
25
シミュレーション回路事例集（1）
3-9
2012-8
npn トランジスタのエミッタ接地交流増幅動作と動作点
図(e)は、ベース・バイアス電流を 120μA、２40μA、480μA の場合のシミュレーショ
ンです。図(b)のように、最適なベース・バイアス電流からずれると、出力信号が歪むこと
がわかります。
240u
I1
200
R1
Q1-collector
Q1
Q2N2222
10u
V2
C1
20
V1
図(a)
file：B2-1-5(TR-ACInput)
図(b)
3-10
npn トランジスタのベース接地交流増幅動作
図(a)は、トランジスタのベース接地増幅回路のシミュレーションです。図(b)のよう
に、最適なベース・バイアス電圧からずれると、出力信号が歪むことがわかります。
図(a)
3-11
file：B2-1-6(TR-(ACInput)).sxsch
図(b)
npn トランジスタのコレクタ接地交流増幅動作
図(a)は、コレクタ接地の増幅回路のシミュレーションです。図(b)のように、出力信号は、
ベース電位に追従し、増幅度は 1 であることがわかります。
V2
Q1
Q2N2222
20
V1
Q1-emitter
10
V3
100
R1
図(a)
file：B2-1-7(TR-ACInput).sxsch
Ⓒ2012
Cdtlab
図(b)
26
シミュレーション回路事例集（1）
2012-8
電子回路(2)-2
3-12
npn トランジスタのエミッタ接地の固定バイアス
図(a)は、トランジスタのエミッタ接地の固定バイアアス方式の増幅回路のコレクタ出力
波形のシミュレーション回路図です。図(a)には、シミュレーション時のベース電流及びコ
レクタ電流の値が表示されています。
8.06567m
1k
R1
37.5914u
380k
R2
Q1-collector
Q1
Q2N2222
10u
V2
C1
15
V1
file：B2-1-8(TR-Fixed bias).sxsch
図(a)
図(b)
3-13
npn トランジスタのエミッタ接地の自己バイアス
図(a)は、トランジスタのエミッタ接地自己バイアス方式のコレクタ出力波形のシミュレ
ーション回路図です。図(a)では、シミュレーショしたときの、ベース電流値が表示されて
いる。
1k
R1
180k
R2
10u
V2
C1
36.0903u
Q1-collector
Q1
Q2N2222
15
V1
図(a)トランジスタの自己バイアス
file：B2-1-9(TR-Self bias).sxsch
Ⓒ2012
Cdtlab
図(c)
27
シミュレーション回路事例集（1）
3-14
2012-8
npn トランジスタのエミッタ接地の電流帰還バイアス
図(a)は、トランジスタのエミッタ接地電流帰還方式バイアスのシミュレーションです。
図では、シミュレーション実行したときの、ベース電位、エミッタ電位、コレクタ電流の
1k
R1
18.1k
R3
-7.62133m
1.69865
10u
C1
Q1-collector
Q1
Q2N2222
15
V1
1.07201
V2
2.43k
R2
140
R4
C2
100u
図(a)
file：B2-1-10(TR- Current feedback bias).sxsch
図(b)
値が表示されている。
また図(a)のエミッタのコンデンサ C2 は、抵抗 Re による電流帰還により交流信号の増幅
度の低下を防ぐためのバイパス・コンデンサであり、C2＝1ｐF のときは、図(b)のように出
力が小さくなっているのが分かる。
3-15
npn トランジスタのエミッタ接地（電流帰還バイアス）の交流増幅特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイア
ス)のシミュレーションです。
15
V1
190k
R1
7k
R3
10u
C2
10u
V2-pos
C1 20m 1k 0 0)
AC 1 0 Sine(0
V2
24.8k
R2
図(a)
Q1
QC1815GR
1K
R4
10k
R5
C3
100u
file: Tr1815GR-Emitter_ g.sxsch
図(b)
Ⓒ2012
Cdtlab
28
シミュレーション回路事例集（1）
3-16
2012-8
npn トランジスタのエミッタ接地の入力カップリング・コンデンサによる低域周波
数特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、入力のカップリングコンデンサ C1 の周波数特性をシミュレーションする回路で、エミ
ッタのバイパスコンデンサは 1(F)と非常に大きくしている。
15
V1
190k
R1
7k
R3
dB
1k
R6
10u
Q1
QC1815GR
C1
V2
24.8k
R2
1K
R4
C2
1
図(a)file: Tr1815GR-Emitter_g(A)
図(b)
3-17 npn トランジスタのエミッタ接地のエミッタ・デカップリング・コンデンサによる低
域周波数特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、エミッタのバイパス・コンデンサ C2 の周波数特性をシミュレーションする回路で、入
力のカップリング・コンデンサ C1 は 1(F)と非常に大きくしている。
図(a) file: Tr1815GR-Emitter_g(B)
3-18
図(b)
npn トランジスタのエミッタ接地のカップリング・コンデンサによる低域周波数特
性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、コレクタ側のカップリング・コンデンサ C3 の周波数特性をシミュレーションする回路
で、コンデンサ C1 及びコンデンサ C2 は 1(F)と非常に大きくしている。
Ⓒ2012
Cdtlab
29
シミュレーション回路事例集（1）
2012-8
15
V1
190k
R1
7k
R3
10u
dB
1
1K
R6
C3
Q1
QC1815GR
C1
10k
R5
V2
24.8k
R2
図(a)
1K
R4
C2
1
file: Tr1815GR-Emitter_g(C)
図(b)
3-19
npn トランジスタのエミッタ接地の周波数特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイア
ス)で、コンデンサ C1、C2 及び C3 の低域周波数帯への総合的な周波数特性をシミュレー
ションしている。
15
V1
190k
R1
7k
R3
10u
dB
C2
10u
1K
R6
Q1
QC1815GR
C1
10k
R5
V2
1K
R4
24.8k
R2
図(a)
3-20
C3
100u
file: Tr1815GR-Emitter_g(D)
図(b)
npn トランジスタのエミッタ接地の入力インピーダンス特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、入力インピーダンスをシミュレーションしたもので、通常の AC 解析を行った後、イン
ピーダンス・プローブにより、入力インピーダンス（信号源 V2 から回路を見た）をシミュ
レーションしている。
15
V1
190k
R1
7k
R3
10u
C2
10u
Q1
QC1815GR
C1
10k
R5
V2
24.8k
R2
1K
R4
C3
100u
図(a)file: Tr15GR-Emitter_Zin(1).sxsch
Ⓒ2012
Cdtlab
図(b)
30
シミュレーション回路事例集（1）
3-21
2012-8
npn トランジスタのエミッタ接地の出力インピーダンス特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、出力インピーダンスをシミュレーションしたもので、通常の AC 解析を行った後、イン
ピーダンス・プローブにより、出力インピーダンス（信号源 V2 から回路を見た）をシミュ
レーションしている。
15
V1
190k
R1
7k
R3
10u
C2
10u
Q1
QC1815GR
C1
10k
R5
24.8k
R2
1K
R4
V2
C3
100u
図(a)file: Tr15GR-Emitter_Zout(1).sxsch
3-22
図(b)
npn トランジスタのエミッタ接地の電流帰還による利得の変化
図(a) npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)で、
電流帰還がある場合（C3=1pF）と電流帰還が無い場合(C3=100uF)の利得の変化をシミュ
レーションしたものです。図(b)のように、電流帰還は約 32dB 帰還がかかっており、その
分、周波数特性が改善されていることがわかる。
15
V1
190k
R1
7k
R3
10u
dB
C2
10u
Q1
QC1815GR
C1
10k
R5
V2
24.8k
R2
1K
R4
C3
1p
図(a)file: Tr1815GR-Emitter_Gain.sxsch
3-23
図(b)
npn トランジスタのエミッタ接地の電流帰還による入力ンピーダンスの変化
図(a)は、npn 形トランジスタ（2SC1815GR)によるエミッタ接地回路(電流帰還バイアス)
で、電流帰還がある場合（C3=1pF）と電流帰還が無い場合(C3=100uF)で入力インピーダ
ンスがどう変わるかをシミュレーションしたものです。
図(b)のように、電流帰還がある場合、入力インピーダンスが上昇していることがわかる。
Ⓒ2012
Cdtlab
31
シミュレーション回路事例集（1）
2012-8
15
V1
190k
R1
7k
R3
10u
C2
10u
Q1
QC1815GR
C1
10k
R5
V2
24.8k
R2
C3
1p
file: Tr1815GR-Emitter_Zin(2).sxsch
図(a)
3-24
1K
R4
図(b)
npn トランジスタのコレクタ接地交流増幅動作
図(a)は、npn 形トランジスタ（2SC1815GR)によるコレクタ接地増幅回路のシミュレー
ションです。図(b)のように、出力は、入力信号と同位相で、利得は 1 なのがわかります。
15
V1
180k
R1
1u
V2-pos
Q1
QC1815GR
1u
C1
V2
245k
R2
P r o2-N
b eO D E
7.5k
R3
C2
100k
R4
file : Tr1815GR-Collector_g.sxsch
図(a)
図(b)
3-25
npn トランジスタのコレクタ接地の周波数特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるコレクタ接地増幅回路で、図(a)の A
点と B 点の周波数特性をシミュレーションするものです。
A
15
V1
180k
R1
1K
R5
V2
1u
dB
C1
A
Q1
QC1815GR
1u
245k
R2
dB
7.5k
R3
C2
B
100k
R4
B
図(a) file: Tr1815GR-Collector_g(A).sxsch
Ⓒ2012
Cdtlab
図(b)
32
シミュレーション回路事例集（1）
3-26
2012-8
npn トランジスタのコレクタ接地の入力インピーダンス特性
図(a)npn 形トランジスタ（2SC1815GR)によるコレクタ接地回路(エミッタフォロワー)
で、入力インピーダンスをシミュレーションしたもので、通常の AC 解析を行った後、イン
ピーダンス・プローブにより、入力インピーダンス（信号源 V2 から回路を見た）をシミュ
レーションしている。
file: Tr1815GR-Collector_g(B).sxsch
図(a)
3-27
図(b)
npn トランジスタのコレクタ接地の出力インピーダンス特性
図(a)は、npn 形トランジスタ（2SC1815GR)によるコレクタ接地回路(エミッタフォロワ
ー)で、出力インピーダンスをシミュレーションしたもので、通常の AC 解析を行った後、
インピーダンス・プローブにより、出力インピーダンス（信号源 V2 から回路を見た）をシ
ミュレーションしている。
15
V1
180k
R1
1u
Q1
QC1815GR
1u
C1
245k
R2
7.5k
R3
図(a)
C2
100k
R4
V2
file: Tr1815GR-Collector_g(C).sxsch
Ⓒ2012
Cdtlab
図(b)
33
シミュレーション回路事例集（1）
3-28
2012-8
ミラー効果
図(a)は、増幅器（LAP1）の増幅度 AV により、帰還回路にあるコンデンサ C1 のミラー
効果により周波数特性がどうなるかシミュレーションしたものです。
-100
LAP1
1K
V1
Av = −1000
dB
Av = −100
R1
100p
Av = −10
図(a)
C1
file: Mirror effect.sxsch
図(b)
図(b)のように、増幅度が大きいほど、カットオフ周波数が下がることがわかります。
Ⓒ2012
Cdtlab
34
シミュレーション回路事例集（1）
4-1
2012-8
ｎ形ＪＦＥＴのドレイン電圧-ドレイン電流特性
図(a)は、ｎ形 JFET でゲード電圧を 0～3V 変化させた場合のドレイン電圧とドレイン電
流の関係をシミュレーションする回路です。図(b)のように、電源電圧 V2 が 2V 以上では、
定電流特性を示し、ゲート電圧 V1 の大きさにより、ドレイン電流が大きく変化しているこ
とがわかる。
file: JFET-1.sxsch
図(a)
4-2
図(b)
ｎ形ＪＦＥＴのゲート電圧-ドレイン電流特性
図(a)は、ｎ形 JFET でゲード電圧とドレイン電流の関係をシミュレーションする回路で
す。図(b)からは、ゲート電圧の微小変化とドレイン電流の微小変化から相互コンダクタン
スがわかります。
J2N3819
Q1
5
V1
Q1-drain
10
V2
図(a) file: JFET-2.sxsch
Ⓒ2012
図( b)
Cdtlab
35
シミュレーション回路事例集（1）
4-3
2012-8
ｎ形 MOS-FＥＴのドレイン電圧-ドレイン電流特性
図(a)は、ｎﾁｬﾈﾙ MOSFET で、ゲード電圧を 4～8V 変化させた場合のドレイン電圧-電流
特性をシミュレーションする回路です。
図( b)
図(a) file:MOSFET-1.sxsch
4-4
ｎ形
MOS-ＦＥＴのゲート電圧-ドレイン電流特性
図(a)は、ｎﾁｬﾈﾙ MOSFET で、ゲート電圧とドレイン電流の特性をシミュレーションす
る回路です。
図(b)は、ゲート電圧 V2 を変化させたときのドレイン電流の変化であり、ある電圧以上
で、ドレイン電流が流れるようになる。
図(a)
file:MOSFET-2.sxsch
Ⓒ2012
Cdtlab
図( b)
36
シミュレーション回路事例集（1）
2012-8
電子回路(2)-4
4-5
JFET(2SK30A-Y)のゲート電圧-ドレイン電流特性
図(a)は、JFET(2SK30A-Y)で、ゲード電圧とドレイン電流の関係をシミュレーションす
る回路です。相互コンダクタンス𝑔𝑚 は図(b)から、𝑔𝑚 =
∆𝐼𝐷
∆𝑉𝑔
=
0.8×10−3
0.4
=2.0× 10−3
[S]
ID
∆𝐼𝐷
∆𝑉𝑔
図(b)
file: 2SK30A-Source_g.sxsch
VGS
図( b)
と読み取れる。
4-6
JFETT(2SK30A-Y)ソース接地交流増幅回路
図(a)は、JFET(2SK30A-Y)によるソース接地増幅回路の動作をシミュレーションするも
のです。
7.72k
R3
1u
Probe2-NODE
J2SK30ATM-Y
1u
1K
R5
Q1
C1
V1
500k
R1
図(a)
4-7
C2
Q1-gate
440
R2
15
V2
100k
R4
C3
100u
file: 2SK30A-Source_g(B).sxsch
JFETT(4-7
図(b)
2SK30A-Y)ソース接地増幅回路の周波数特性
図(a)は、JFET(2SK30A-Y)によるソース接地増幅回路で増幅利得の周波数特性をシミュ
レーションするものです。
7.72k
R3
1u
dB
J2SK30ATM-Y
1K
R5
V1
1u
C2
Q1
C1
500k
R1
440
R2
100k
R4
15
V2
C3
100u
図(a) file: 2SK30A-Source_g(C).sxsch
Ⓒ2012
Cdtlab
図( b)
37
シミュレーション回路事例集（1）
4-8
2012-8
JFETT(2SK30A-Y)のソース接地増幅回路の入力インピーダンス特性
図(a)は、JFET(2SK30A-Y)によるソース接地増幅回路で入力インピーダンスの周波数特
性をシミュレーションするものです。
7.72k
R3
1u
J2SK30ATM-Y
1u
1K
R5
C2
Q1
C1
V1
500k
R1
15
V2
100k
R4
440
R2
C3
100u
図(a) file: 2SK30A-Source_g(D).sxsch
図( b)
4-9
JFETT(2SK30A-Y)のソース接地増幅回路の出力インピーダンス特性
図(a)は、JFET(2SK30A-Y)によるソース接地増幅回路で出力インピーダンスの周波数特
性をシミュレーションするものです。
7.72k
R3
1u
J2SK30ATM-Y
1K
R5
1u
C2
V1
Q1
C1
500k
R1
15
V2
100k
R4
440
R2
C3
100u
図(b) file: 2SK30A-Source_g(E).sxsch
4-10
図(b)
JFETT(2SK30A-Y)のドレイン接地交流増幅回路
図(a)は、JFET(2SK30A-Y)によるドレイン接地増幅回路の動作をシミュレーションする
ものです。
1Meg
R1
15
V2
J2SK30ATM-Y
1K
R5
V1-pos
V1
図(a)
1u
1u
C1
1Meg
R2
Probe2-NODE
Q1
7.5k
R3
C2
100k
R4
file: 2SK30A-Drain_g(B).sxsch
図(b)
Ⓒ2012
Cdtlab
38
シミュレーション回路事例集（1）
4-11
2012-8
JFETT(2SK30A-Y)のドレイン接地増幅回路の入力インピーダンス特性
図(a)は、JFET(2SK30A-Y)によるドレイン接地増幅回路で入力インピーダンスの周波数
特性をシミュレーションするものです。
1Meg
R1
15
V2
J2SK30ATM-Y
1u
1u
C1
1Meg
R2
V1
図(a)
4-12
Q1
7.5k
R3
C2
100k
R4
file: 2SK30A-Drain_g(C).sxsch
図(b)
JFETT(2SK30A-Y)のドレイン接地増幅回路の出力インピーダンス特性
図(a)は、JFET(2SK30A-Y)によるソース接地増幅回路で出力インピーダンスの周波数特
性をシミュレーションするものです。
1Meg
R1
15
V2
J2SK30ATM-Y
1u
1u
C1
Q1
7.5k
R3
C2
100k
R4
V1
file: 2SK30A-Drain_g(D).sxsch
図(d)
4-13
1Meg
R2
図(b)
JFETT(2SK30A-Y)のドレイン接地増幅回路の周波数特性
図(a)は、JFET(2SK30A-Y)によるドレイン接地増幅回路で増幅利得の周波数特性をシミ
ュレーションするものです。
1Meg
R1
15
V2
J2SK30ATM-Y
1K
R5
V1
図(a)
1u
1u
C1
1Meg
R2
dB
Q1
7.5k
R3
C2
100k
R4
file: 2SK30A-Drain_g(E).sxsch
Ⓒ2012
Cdtlab
図(b)
39
シミュレーション回路事例集（1）
2012-8
電子回路(2)-5
5-1
トランジスタ(2SC1815GR)のカスコード接続
図(a)は、トランジスタ（2SC1815GR）をカスコード接続した回路。図(b)は、トランジス
タ（2SC1815GR）のエミッタ接地増幅回路で、両方とも利得は同じにしてある。
図(c)は、シミュレーション結果で、カスコード接続（プローブ dB1）の周波数特性が良
いことがわかる。
15
V1
5k
R5
16.5k
R3
dB1
15
V3
190k
R1
Q2
QC1815GR
C2
1u
5k
R9
10k
R4
190k
R11
dB2
1K
R7
V2
1u
Q1
QC1815GR
C1
10k
R2
100
R6
R8
V4
Q4
QC1815GR
C4
10k
R12
100
R14
図(b)エミッタ接地回路
図(a) カスコード接続
file：TR1815GR-Cascode.sxsch
図(c)シミュレーション結果
Ⓒ2012
1K
1u
Cdtlab
40
シミュレーション回路事例集（1）
5-2
2012-8
トランジスタ(2SC1815GR)差動増幅回路
図(a)は、トランジスタ（2SC1815GR）による差動増幅回路のシミュレーション回路です。
図(b)のように各コレクタの出力信号は位相が 180°異なることがわかる。
5k
R1
5k
R2
Q1-collector
Q1
QC1815GR
15
V1
Q2-collector
Q2
QC1815GR
V3
7.5k
R3
図(a )
5-3
15
V2
file: Tr1815GR-Differential(1).sxsch
JFET(2SK30A-Y)の差動増幅回路 1
図(b)
(a)
図(a)は、JFET(2SK30A-Y)による差動増幅回路のシミュレーション回路です。図(b)は、
Q1 及び Q2 のドレインの出力波形ですが、少しアンバランスなのがわかります。
図(a)
file: 2SK30A-Differential.sxsch
Ⓒ2012
Cdtlab
図(b)
41
シミュレーション回路事例集（1）
5-4
2012-8
JFET(2SK30A-Y)の差動増幅回路 2
図(a)は、JFET(2SK30A-Y)による差動増幅回路で、ソースの抵抗の代わりに定電流源 I1
を使用した場合のシミュレーション回路です。図(b)は、Q1 及び Q2 のドレインの出力波形
ですが、バランスが取れているのがわかります。
5k
R1
15
V1
5k
R2
Q2-drain
Q1-drain
J2SK30ATM-Y
J2SK30ATM-Y
Q1
Q2
AC 1 0 Sine(0 100m 1k 0 0)
V3
15
V2
2m
I1
図(a) file: 2SK30A-Differential(2) .sxsch
5-5
図(b)
カレント・ミラー回路 1
図(a)は、トランジスタによるカレント・ミラー回路のシミュレーション回路です。図(b)
のように、
電流源 I1 とトランジスタ Q1 のコレクタ電流は 1：1 になっていることがわかる。
図(a)
file: Current_mirror.sxsch
Ⓒ2012
Cdtlab
図(b)
42
シミュレーション回路事例集（1）
5-6
2012-8
カレント・ミラー回路 2(ウイルソン型）
図(a)は、ウイルソン型カレント・ミラー回路と呼ばれるもので、カレント・ミラー回路
を 2 段に重ね、温度特性やミラー特性が改善している。
1m
I1
図(a)
5-7
15
V1
Q2
Q2N2222
Q1-collector
Q1
Q2N2222
Q3
Q2N2222
Q4
Q2N2222
file: Wilson_Current_mirror.sxsch
図(b)
カレント・ミラー回路の応用 1(JFET 差動増幅回路の定電流）
図(a)は、JFET の差動増幅回路のソース電流の供給にカレント・ミラー回路を使用した
もので、電流値を抵抗 R5 によって設定できる。
5k
R1
15
V1
5k
R2
Q2-drain
Q1-drain
J2SK30ATM-Y
J2SK30ATM-Y
Q1
Q2
AC 1 0 Sine(0 100m 1k 0 0)
V3
6.97k
R5
15
V2
2.00228m
Q3
QC1815GR
Q4
QC1815GR
200
R3
200
R4
図(b)
図(a)
file: 2SK30A-Differential(3) .sxsch
Ⓒ2012
Cdtlab
43
シミュレーション回路事例集（1）
5-8
2012-8
カレント・ミラー回路の応用 2（JFET 差動増幅回路のアクティブ負荷）
図(a)は、JFET の差動増幅回路の負荷としてカレント・ミラー回路を利用したもの、図(b)
は抵抗負荷（5KΩ）の場合の利得－周波数特性のシミュレーション回路です。
図(c)のように、抵抗負荷に比べて非常に利得が多く取れることがわかります。ただし、
周波数特性は、抵抗負荷に比べてカットオフ周波数が低くなるのが分かります。
200
R1
200
R2
Q6
QA1015GR
15
V1
5k
R8
5k
R9
15
V5
Q5
QA1015GR
dB1
dB2
J2SK30ATM-Y
J2SK30ATM-Y
Q1
AC 1 0 Sine(0 2m 1k 0 0)
Q3
V3
QC1815GR
Q2
6.97k
R5
15
V2
J2SK30ATM-Y
J2SK30ATM-Y
Q9
Q10
6.97k
R6
2.00229m
Q4
QC1815GR
200
R3
200
R4
2.00228m
Q8
QC1815GR
200
R7
図(a)
file: 2SK30A-Differential(4) .sxsch
図(c)
Ⓒ2012
AC 1 0 Sine(0 2m 1k 0 0)
Q11
V4
QC1815GR
Cdtlab
図(b)
200
R10
15
V6
44
シミュレーション回路事例集（1）
2012-8
電子回路(2)-6
6-1
オペアンプによる非反転増幅回路
図(a)は、オペアンプの基本的な非反転増幅のシミュレーション回路です。
15
V1
X1
AC 1 0 Sine(0 1 1k 0 0)
V3
X1-out
TL072
10k
15
V2
R2
1K
R1
図(b)
file: TL072_Non-Invert.sxsch
図(a)
6-2
オペアンプによる反転増幅回路
図(a)は、オペアンプの基本的な反転増幅のシミュレーション回路です。
15
V1
X1
V3-pos
V3
X1-out
1K
R1
TL072
10k
15
V2
R2
file: TL072_Invert.sxsch
図(a)
6-3
図(b)
オペアンプによる加算増幅回路
図(a)は、オペアンプの加算回路のシミュレーションで、周波数の異なる正弦波の信号と
-1V の DC 電圧を反転増幅回路で加算した場合のシミュレーションです。
15
V1
X1
1K
V3-pos
5 Sine(0 1 1k 0 0)
V3
出力波形
R1
TL072
1k
R2
15
V2
1K
V4-pos
5 Sine(0 1 10k 0 0)
V4
R3
入力波形
1K
-1
V5
図(a)
R4
図(b)
file: TL072_Adder.sxsch
Ⓒ2012
Cdtlab
45
シミュレーション回路事例集（1）
6-4
2012-8
オペアンプによる減算増幅回路
図(a)は、オペアンプの減算回路のシミュレーションで、正弦波信号と 1V の DC 電圧で
減算した場合のシミュレーションです。
1K
V3-pos
5 Sine(0 1 1k 0 0)
V3
R1
15
V1
1K
R2
X1
出力波形
TL072
V4-pos
1
V4
1K
R3
R4
15
V2
入力波形
図(a)
6-5
1K
file: TL072_Subtraction.sxsch
図(b)
オペアンプによる積分回路 1（方形波応答）
図(a)は、積分回路に方形波の入力を入れ、出力を見るシミュレーションです。
図(a)
file: TL072_Integration.sxsch
図(b)
6-6 オペアンプによる積分回路 2（ボーデ線図）
図(a)は、オペアンプによる積分回路の利得と位相の周波数特性をシミュレーションする
回路で、ボーデ・プーブを使用している。
図(b)
図(a)
file: TL072_Integration(2).sxsch
Ⓒ2012
Cdtlab
46
シミュレーション回路事例集（1）
6-7
2012-8
オペアンプによる微分回路 1(方形波応答)
図(a)は、微分回路に方形波の入力を入れ、出力を見るシミュレーションです。
1k
15
V1
10k
R3
R1
TL072
1K
Probe3-neg
500n
TL072
100
R4
C1
X1-out
R2
X2
X1
AC 1 0 Pulse(-50m 50m 0 50n 50n 500.45u 1m)
V3
15
V2
図(a)
6-8
file: TL072_Differentiation.sxsch
図(b)
オペアンプによる微分回路 2（ボーデ線図）
図(a)は、オペアンプによる微分回路の利得と位相の周波数特性をシミュレーションする
回路で、ボーデ・プーブを使用している。
図(a)
6-9
図(b)
file: TL072_Differentiation(2).sxsch
オペアンプ TL072 の出力オフセット電圧
15
V1
X1
図(a)は、入力オフセット電圧をシミュレ
ーションする回路事例です。
図(a)のように出力を 0V にするには、－
-273.219n
1.0971e-005
V3
1.0971μV を図(a)のように入力してやる必
TL072
15
V2
要があり、この電圧が入力オフセット電圧と
なる。
図(a) file: TL072_Input-VoffSet.sxsch
Ⓒ2012
Cdtlab
47
シミュレーション回路事例集（1）
2012-8
6-10
オペアンプ RC4558 の出力オフセット電圧
6-11
オペアンプ RC4558 の出力オフセット電圧の改善
図(a)
図(b)
file: RC4558_OutputOffset(1).sxsch
file: RC4558_OutputOffset(2).sxsch
図(a)のような、入力を短絡した回路において、入力は 0V であるので、出力も 0 ボルト
であって欲しいが、-1.416ｍV のオフセット電圧が出ている。そこで、抵抗 R3=R1//R2 を
図(b)のように挿入することで、オフセット電圧は 20.72μV に改善される。
6-12
オペアンプのオープン・ループ・ゲインの周波数特性
図(a)は、負帰還無の利得特性で、オープン・ループ・ゲインのシミュレーション。
15
V1
X1
AC 1 0 Sine(0 1 1k 0 0)
V3
dB
TL072
15
V2
図(a)
6-13
file: TL072_Gain.sxsch
図(b)
オペアンプ TL072 の負帰還周波数特性
図(a)は、オペアンプを非反転増幅として使用したとき、帰還抵抗 R2 の値を変えてシミ
(a)R2＝∞
(b)R2=100KΩ
(c)R2=10KΩ
図(a)
file: TL072_Gain(2).sxsch
Ⓒ2012 Cdtlab
図(b)
48
シミュレーション回路事例集（1）
2012-8
ュレーションしたものです。
6-14
オペアンプによるボルテージ・フォロワの周波数特性
図(a)は、オペアンプを利得 1 のボルテージ・フォロワーとした時の周波数特性。
15
V1
X1
AC 1 0 Sine(0 1 1k 0 0)
V3
dB
TL072
15
V2
6-15
図(b)
file: TL072_Gain(3).sxsch
図(a)
オペアンプによる AC 反転増幅回路
図(a)は、オペアンプを AC 反転増幅器として使用する場合の周波数特性のシミュレーシ
ョンです。
C1=10uF
15
V1
C3=10pF
X1
1u
dB
C2
TL072
10u
V3 C1
1K
10k
R1
R2
C3=100pF
100k
R4
15
V2
10p
C1=1uF
C3
図(a)
file: TL072_AC_Gain(1).sxsch
6-16
図(b)
オペアンプによる AC 非反転増幅回路
図(a)は、オペアンプを非反転増幅器として使用する場合の、周波数特性のシミュレーシ
ョンです。
C3=10pF
C1=10uF
15
V1
X1
10u
1u
dB
V3 C1 10k
R3
C2
TL072
10k
R2
C3=100pF
100k
R4
15
V2
10p
1K
R1
C3
C3=1uF
図(a)
file: TL072_AC_Gain(2).sxsch
Ⓒ2012
図(b)
Cdtlab
49
シミュレーション回路事例集（1）
6-17
2012-8
オペアンプとダイオードによる理想ダイオード回路 1
図(a)は理想ダイオード回路のシミュレーションであり、図のように B 点（ダイオードを
含めた 100%負帰還）は、0V から電流が流れ始めているのがわかる
15
V1
B 点から負帰還
X1
A
B
D1
Sine(0 1 1k 0 0)
V3
R1-P
100
R1
D1N4148
TL072
15
V2
A 点から負帰還
図(a)
図(b)
file: TL072_Ideal_diode.sxsch
6-18
オペアンプとダイオードによる理想ダイオード回路 2
図(a)は、6-17 項と逆向きの理想ダイオード回路のシミュレーション。
15
V1
X1
D1
Sine(0 1 1k 0 0)
V3
R1-P
100
R1
D1N4148
TL072
15
V2
file: TL072_Ideal_diode(2).sxsch
図(a)
6-19
図(b)
オペアンプとダイオードによる理想ダイオード回路 3
図(a)は、反転入力による理想ダイオード回路で、入力の負電圧が出力に正電圧として出
力される。
15
V1
X1
500
D1N4148
R1-P
100
R1
R4
D1
TL072
D2
D1N4148
1k
1k
R2
Sine(0 1 1k 0 0)
V3
15
V2
R3
図(a)
file: TL072_Ideal_diode(3).sxsch
Ⓒ2012
Cdtlab
図(b)
50
シミュレーション回路事例集（1）
6-20
2012-8
オペアンプによる理想ダイオード回路の半整流動作
図(a)は、理想ダイオード回路で交流信号を半波整流する場合のシミュレーションです。
15
V1
X1
X1-inp
D1
AC 1 0 Sine(0 1 100 0 0)
V3
TL072
R1-P
100
R1
D1N4148
15
V2
file: TL072_Ideal_diode(4).sxsch
図(a)
図(b)
6-21
オペアンプによる理想ダイオード回路の全波整流動作
図(a)は、交流信号を理想ダイオード回路で全波整流する場合のシミュレーションです。
15
V1
X1
6.8k
X2
D1N4148
R4
R1-P
100
R1
10k
D1
R8
TL072 D1N4148
TL072
3.3k
R7
D2
V3-pos
Sine(0 1 100 0 0)
V3
図(a)
6-22
10k
20k
R2
R3
15
V2
10k
10k
R5
R6
file： TL072_Ideal_diode(5).sxsch
図(b)
オペアンプとダイオードによる片側リミット回路
図(a)は、オペアンプの出力電圧をツｴナー・ダイオード D1（4.7V）を帰還回路に入れ制
限したもので、マイナス入力側はダイオードの 0.6V 程度の電圧に制限される。
0.6V
5k
15
V1
R3
X1
X1-out
10k
0
V3
R1
TL072
4.7V
D1
BZX79-4V7
15
V2
10k
R2
図(a)
file：TL072_Limit(1).sxsch
Ⓒ2012
Cdtlab
図(b)
51
シミュレーション回路事例集（1）
6-23
2012-8
オペアンプとダイオードによる両側リミット回路
図(a)は、オペアンプの出力電圧をツｴナー・ダイオード D1,D2（4.7V）を帰還回路に入
れ制限したものである。
±入力で、図(b)のように出力の電圧は±4.7V に制限される。
5k
15
V1
R3
4.7V
X1
X1-out
10k
R1
0
V3
TL072
D2
D1
BZX79-4V7
BZX79-4V7
15
V2
4.7V
10k
R2
file：TL072_Limit(2).sxsch
図(a)
6-24
図(b)
オペアンプによる可変リミット回路
図(a)は、ダイオード回路を利用した、制限電圧が設定できる回路のシミュレーションで、
V3,V5 の電圧を変えることで正電圧側と負電圧側の制限値を変えることができる。
X3
3.3k
15
V1
D1N4148
R10
D3
TL072 D1N4148
10k
5
V5
R11
10k
D4
10k
10k
R1
R9
R13
10k
12
V4
3.3k
X2
R5
X1
D1N4148
X2-out
10k
R4
D1
TL072
5k
R7
TL072 D1N4148
10k
R12
3
V3
R8
D2
10k
10k
R2
R3
15
V2
図(b)
10k
R6
図(c)
6-25
file：TL072_Limit(3).sxsch
オペアンプによる正入力対数回路
図(a)は、帰還回路にダイオードを入れた対数回路のシミュレーションです。
15
V1
D1
D1N4148
TL072
100k
5
V3
X1-out
R1
15
V2
X1
図(a)
file: TL072_LogAmp.sxsch
Ⓒ2012
Cdtlab
図(b)
52
シミュレーション回路事例集（1）
6-26
2012-8
オペアンプによる一次 LPF 回路
図(a)と図(b)は一次 LPF のシミュレーション例ですが、LPF を負帰還で構成する場合、
カットオフ周波数付近の特性は同じであるが、高域周波数では図(b)の場合一様に減衰して
いないことがわかる。
10n
15
V1
10k
AC 1 0
V3
C2
(a)
10k
dB
R1
15
V5
10k
R3
TL072
X1
AC 1 0
V6
C1
10n
dB
R2
TL072
15
V4
X2
15
V2
(b)
図 (b)
図(a)
file: TL072_LPF(1).sxsch
6-27
図 (c)
オペアンプによる一次 LPF 回路の位相特性
𝜋
図(a)は、一次 LPF の位相特性をシミュレーションしたものですが、Ⓐ点の位相は− で
2
一定になるのに、Ⓑ点の位相特性は更に回転している。これは、オペアンプの位相特性が
加算されていることによる。
15
V1
10k
AC 1 0
V3
Ⓐ
R1
Ⓐ
X1
Phase
Ⓑ
Phase
C1
10n
Ⓑ
TL072
15
V2
6-28
図 (b)
file: TL072_LPF(2).sxsch
図(a)
オペアンプによる一次 HPF 回路
図(a)及び図(c)は、一次 HPF のシミュレーション例で、一般の直流阻止のコンデンサ・
カップリングと同じで、抵抗 R1 とコンデンサ C1 及び抵抗 R2 とコンデンサ C2 の時定数
でカットオフ周波数が決まる。
15
V1
AC 1 0
V3
R3
TL072
10n
dB
AC 1 0
V6
C1 10k
R1
10k
dB
R2
C2
TL072
X2
15
V2
図(a)
(a)
15
V5
10k
X1
10n
(b)
15
V4
図(b)
file: TL072_HPF(1).sxsch
図 (c)
Ⓒ2012
Cdtlab
53
シミュレーション回路事例集（1）
6-29
2012-8
オペアンプによる一次 HPF 回路の位相特性
図(a)は、一次 HPF の位相特性をシミュレーションしたものですが、Ⓐ点の位相は 0°で
一定になるのに、Ⓑ点の位相特性は更に回転している。これは、オペアンプの位相特性が
加算されていることによる。
15
V1
10n
AC 1 0
V3
Ⓐ
X1
Ⓑ
Phase
Ⓐ
Phase
C1 10k
R1
TL072
Ⓑ
15
V2
図(a)
6-30
file: TL072_HPF(2).sxsch
図(b)
オペアンプによる一次 LPF 回路の縦続接続
図(a)は、RC による一次 LPF を三段従属接続した場合の特性をシミュレーションしている。
Ⓐ
Ⓑ
Ⓐ
Ⓒ
Ⓑ
図(a)
Ⓒ
file: TL072_3-LPF.sxsch
6-31
図(b)
オペアンプによる一次 LPF の 2 段縦続接続と二次 LPF
15
V1
X1
10k
AC 1 0
V3
X2
10k
R1
15
V7
C1
10n
R2
TL072
10k
Ⓐ
AC 1 0
V9
dB
C2
10n
R6
C7
14.142n
X3
10k
R7
Ⓑ
dB
C6
7.071n
TL072
TL072
15
V2
図(a)一次 LPF の 2 段縦続接続
15
V8
図(b)二次バターワース LPF
file: TL072_LPF-2B.sxsch
図(a)は、RC 一次 LPF の従属接続と、図
(b)の二次バタワース LPF の特性比較のシ
Ⓑ
Ⓐ
図 (c)
Ⓒ2012
Cdtlab
ミュレーションです。
54
シミュレーション回路事例集（1）
6-32
2012-8
オペアンプによる一次 LPF の 3 段縦続接続と三次 LPF
15
V1
AC 1 0
V3
15
V4
X1
10k
X2
10k
R1
R2
C2
10n
TL072
Ⓐ
X5
10k
C1
10n
AC 1 0
V6
dB
R8
10k
10k
R5
R3
C5
13.926n
C8
10n
TL072
C3
35.468n
X4
10k
R4
Ⓑ
dB
C4
2.025n
TL072
15
V2
TL072
15
V5
図(a)一次 LPF の 3 段縦続接続
図(b)三次バターワース LPF
file: TL072_LPF-3B.sxsch
図(a)の一次 LPF 三段接続と 3 次バター
ワース LPF のシミュレーション比較であ
り、Ⓑのグラフのように三次 LPF では、減
衰特性－18dB/oct となっている。また高域
特性も 2 次 LPF のように減衰特性の悪化が
Ⓑ
なく良好である。
Ⓐ
図(c)
6-33
オペアンプによる 1 次～5 次ﾊﾞﾀｰﾜｰｽ型 LPF の特性
オペアンプによる 1 次から 5 次のバタワース LPF のシミュレーション比較です。
15
V1
10k
V3
R1
15
V4
C2
14.142n
X1
dB
V6
C1
10n
10k
10k
R2
R3
dB
TL072
C8
17.529n
10k
R7
C9
13.541n
R8
10k
R5
C4
13.926n
R6
15
V10
X5
10k
10k
R11
R10
15
V9
(c)3 次 LPF
C11
32.361n
X4
C7
4.213n
dB
C5
2.025n
TL072
(b)2 次 LPF
10k
10k
R4
X3
15
V5
(a)１次 LPF
10k
10k
TL072
15
V2
V12 R9
V7
C3
7.071n
15
V8
C6
35.468n
X2
dB
C10
3.091n
TL072
TL072
15
V11
(d)5 次 LPF
１次
２次
1 次～5 次ﾊﾞﾀｰﾜｰｽ型 LPF の特性
file：TL072_LPF-1B-5B.sxsch
３次
５次
Ⓒ2012
Cdtlab
55
シミュレーション回路事例集（1）
6-34
2012-8
オペアンプによる 1 次～5 次ﾊﾞﾀｰﾜｰｽ型 HPF の特性
オペアンプによる 1 次から 5 次のバタワース HPF のシミュレーション比較です。
15
V1
7.07k
R2
10n
X1
10n
V3
10n
V7
V4
TL072
C314.1k
R3
C6
C549.3k
R6
TL072
15
V2
(a)１次 HPF
dB
C4 7.2k
R4
dB
C2
5.7k
R9
10n
X3
10n
X2
10n
dB
C1 10k
R1
10n
15
V9
2.82k
R5
10n
15
V6
15
V8
TL072
15
V5
(b)2 次 HPF
(c)3 次 HPF
15
V11
X4
10n
3.1k
R10
10n
10n
X5
V10
C77.38k
R7
C8
C923.7k
R8
dB
C11
TL072
C1032.4k
R11
15
V12
TL072
(d)5 次 HPF
１次
2次
1 次～5 次ﾊﾞﾀｰﾜｰｽ型 HPF の特性
3次
file：TL072_HPF-1B-5B.sxsch
5次
6-35
オペアンプによる方形波発振回路
図(a)はオペアンプを使用した方形波発振回事例です。
10k
𝑉𝑂𝐻
15
V1
R2
X1
X1-inp
𝑉𝑂𝐿
𝑉𝑆𝐻
3k
R4
2k
R3
TL072
X1-inn
C1
200n
𝑉𝑆𝐿
図(a)
図(b)
Ⓒ2012
Cdtlab
100k
D2-N
BZX79-4V7
D2
BZX79-4V7
D1
15
V2
R1
file：TL072_Rectangular_OSC.sxsch
56
シミュレーション回路事例集（1）
6-36
2012-8
オペアンプによるウイーンブリッジ正弦波発振
図(a)はウイーンブリッジ型のオペアンプを使用した正弦波発振回路のシミュレーション
です。
10n
C1
15
V1
10k
R1
X1
X1-out
10k
R2
C2
10n
3k
R5
TL072
15
V2
5k
R3
D1N4148
D2
D1N4148
D1
1K
R4
図(a)
6-39
file：TL072_Sin_OSC.sxsch
図(b)
ウイーンブリッジ正弦波発振回路用 BPF の特性
図(a)はウイーンブリッジ正弦波発振回路の周波数を決定するバンドパス・フィルタの周
波数特性のシミュレーションです。
グラフのように位相が 0°でゲインが最大になり、この時の減衰量が－dB です。したが
ってオペアンプのゲインは 9dB 以上必要であることがわかる。このようにオペアンプの入
力と出力が同相になり、更に利得が減衰量を上回ることで発信が継続される。
IN
OUT
=OUT/IN
10k
R7
10n
C4
AC 1 0 Sine(0 1 1k 0 0)
V3
10k
R6
C3
10n
図(a)
file：Sin_OSC_BPF.sxsch
Ⓒ2012
Cdtlab
図(b)
57
シミュレーション回路事例集（1）
2012-8
電子回路(3)-1
7-1
トランジスタの Ib-Ic 特性
図(a)はトランジスタのベース電流とコレクタ電流の関係をシミュレーションする回路で
す。ON 時は、飽和領域で使用する。
比例領域
1K
飽和領域
R1
Q1-collector
Q1
Q2N2222
1m
I1
図(a)
7-2
5
V1
file: Tr_Ib_Ic.sxsch
図(b)
トランジスタのスイッチング動作
図(a)は、矩形波信号をトランジスタのベースに加えた状態をシミュレーションする回路
です。
1K
R1
Q1-collector
V2-pos
V2
10k
R2
Q1
Q2N2222
5
V1
図(a)file:Tr_ON_OFF.sxsch
7-3
図(b)
トランジスタのスイッチング動作の高速化
図(a)は、V2 の周波数が 1MHz の場合の、シミュレーションです。スピードアップ・コン
デンサ C1 でスイッチング応答の改善が得られる。
1K
10p
C1=0pF
R1
Q1-collector
V2-pos
V2
C1
10k
R2
Q1
Q2N2222
5
V1
C1=10pF
50k
R3
Input V2
図(a)
file: Tr_ON_OFF(2).sxsch
Ⓒ2012
Cdtlab
図(b)
58
シミュレーション回路事例集（1）
7-4
2012-8
MOS-FET の Vg-Id 特性
100
飽和領域
R1
IRF530
Q1-D
12
V1
Q1
5
V2
図(a)
file: FET_Vg_Id.sxsch
図(b)
図(a)は MOS-FET のゲート電圧とドレイン電流の関係をシミュレーションした回路です。
ON 時は、図(b)の飽和領域で使用する。
7-5
MOS-FET のスイッチング動作 1
図(a)は、MOS-FET をスイッチング回路として、入力にパルス信号を加えた時のシミュ
レーションです。
100
R1
IRF530
Q1-D
12
V1
Q1-G
Q1
5 Pulse(0 10 0 5u 5u 500u 1m)
V2
図(a)
7-6
file:FET_ON_OFF.sxsch
図(b)
MOS-FET の高速スイッチング動作
図(a)は、信号源に直列に抵抗を入れた場合のシミュレーションで、図(b)グラフの下側は、
抵抗 R2=0Ωの場合、上側が抵抗 R2=500Ωの場合です。
100
R1
IRF530
Q1-D
12
V1
500
V2
図(a)
R2
Q1
file:FET_ON_OFF(2).sxsch
Ⓒ2012
Cdtlab
図(b)
59
シミュレーション回路事例集（1）
7-7
2012-8
リレー駆動回路
図(a)は、逆起電力保護用ダイオードの効果をシミュレーションしたもので、図(b)上側の
波形はダイオード無、下側の波形はダイオーソ有の場合で、ダイオードがある場合はスパ
イク状の逆起電力が抑えられていることがわかる。
100
R1
D1N4148
D2
5
V2
10m
L1
V1
Q1-collector
10k
Q1
Q2N2222
R2
5
V3
10m
L2
Q1-collector
10k
100
R3
V4
R4
Q2
Q2N2222
file: Relay_SW_D.sxsch
図(a)
図(b)
7-8
MOS-FET による H ブリッジ回路
図(e)は、MOS-FET の H ブリッジ回路の動作をシミュレーションしたもので、図(b)の波
10k
R14
V3-pos
V3
V4-pos
V4
V1-pos
V1
図(a)
10k
R2
Q6
R6
Q7
Q9
20k
R11
10k
RFD15P05
RFD15P05
Q3
Q4
IRF530
IRF530
Q1
Q2
20k
R5
100
R1
Q8
(D)
(C)
(B)
20k
R9
10k
R12
12
V2
10k
R17
Q5
10k
R8
20k
R7
10k
R10
10k
R15
R3
20k
R4
10k
10k
R16
(A)
Q10
20k
R13
file：MOS-FET_Hbridge.sxsch
図(b)
形(A),(B)は正転/逆転の信号、波形(C)は PWM 信号です。波形(D)は、負荷抵抗 R1 の電圧
であり、正転/逆転において負荷抵抗 R1 に供給される電圧の向きが反転していることがわ
かる。
Ⓒ2012
Cdtlab
60
シミュレーション回路事例集（1）
2012-8
電子回路(3)-2
8-1
トランジスタによる B 級 SEPP 回路
図(a)は B 級 SEPP 回路のシミュレーションです。図(b)のように、クロスバー歪が見える。
クロスバー歪
図(a)
図(b)
file: Tr_SEPP_B.sxsch
8-2
トランジスタによる AB 級 SEPP 回路
図(a)は AB 級 SEPP 回路のシミュレーションです。図(b)のように、クロスバー歪は改善
されている
IPROBE2
12
V1
0.7
V4
Q1
QC1815GR
B-emitter
V3
0.7
V5
100
R1
Q2
QA1015GR
12
V2
IPROBE1
図(a)
8-3
file: Tr_SEPP_AB.sxsch
図(b)
トランジスタによる A 級 SEPP 回路
図(a)は、A 級 SEPP 回路のシミュレーションです。Q1 及び Q2 ともに歪は少ない。
図(a)
file: Tr_SEPP_A.sxsch
Ⓒ2012
Cdtlab
図(b)
61
シミュレーション回路事例集（1）
8-4
2012-8
C 級増幅回路と C 級バイアスの確認
図(a)は C 級増幅回路の例であるが、図のようにトランジスタ Q1 のベースバイアスはマ
イナス電位で、また出力の負荷はタンク回路（LC 共振回路）となっている。図(b)は、C 級
バイアス時の動作を確認したもので、波形 Q2-collector のように C 級では入力の正弦波の
先頭部分が増幅されていることがわかる。しかし、波形 Q1-collector では、タンク回路の
共振周波数成分のみが出力されるため正弦波の出力となる。
図(b)C 級バイアスの確認
図(a)C 級増幅回路
file: Tr_C_class.sxsch
図(c)
8-5
D 級電力増幅回路の動作
図(a)は、D 級電力増幅回路の原理をシミュレーションしたもので、比較器 X1 の+入力に
加えられた正弦波は、
－入力に加えられた三角波と比較され PWM 波形を生成している。こ
の PWM 波形で駆動された MOS-FET で ON/OFF された波形は、L1 及び C1 のローパス・
フィルタにより高調波成分を除去し正弦波を取り出している。
RFD15P05
X1
12
V1
Q2
X1-inp
V4
Q2-D
X1-inn
V3
5m
OUT
R3
L1
TL072
IRF530
100
C1
5u
12
V2
Q1
図(a)D 級電力増幅回路の動作
file: PWM_Dclass_MOSFET.sxsch
図(b)
Ⓒ2012
Cdtlab
62
シミュレーション回路事例集（1）
2012-8
電子回路(3)-3
9-1
オペアンプの負帰還回路
図(a)はオペアンプの利得-周波数特性を、負帰還ありと無しの場合をシミュレーションし
たものです。
オープン・ループ・ゲイン
15
V1
X1
V3
負帰還後特性
dB
RC4558
10k
15
V2
R2
1K
R1
図(a)
file: RC4558_Gain.sxsch
9-2
図(b)
負帰還の効果（入力インピーダンス）
図(a)は、バイポーラ入力のオペアンプ RC4558 の入力インピーダンスノシミュレーショ
ンで、負帰還があるとき（R1=1KΩ）と負帰還無（R1=0Ω）の場合帰還量に比例して大き
くなっている。
15
V1
X1
V3
RC4558
10k
1K
R1
R2
15
V2
図(a)
file: RC4558_Zin.sxsch
図(b)
Ⓒ2012
Cdtlab
63
シミュレーション回路事例集（1）
9-3
2012-8
負帰還の効果（出力インピーダンス）
図(a)はオペアンプ TL072 の出力インピーダンスを負帰還があるとき（R1=1KΩ）と負帰
還無（R1=0Ω）の場合のシミュレーションです。負帰還無の場合入力インピーダンスは約
150Ωであるが、負帰還がある場合小さくなっているのがわかる。
図(a) 負帰還の効果（出力インピーダンス）
file: TL072_Zout.sxsch
9-4
3 次時定数を持つ負帰還回路
図(a)は、内部に RC3 段の時定数を有する負帰還回路の周波数特性をシミュレーションし
ている。
図(b)の周波数特性のように、1MＨｚ付近で、周波数特性にピークがあるが、この周波数
で不安定となっており、オープン・ループ・ゲイン以上の利得を持った部分は正帰還がか
かっていることを示している。
正帰還がかかっている
オープン・ループ・ゲイン
図(a)
file：NFB-3RC_dB.sxsch
図(b)
Ⓒ2012
Cdtlab
64
シミュレーション回路事例集（1）
9-5
2012-8
負帰還回路のナイキスト線図
図(a)のシミュレーション回路は、
図(b)の負帰還状態のナイキスト線
図を描くために、ループを開放して
シミュレーションする回路です。
信号源 V1 で帰還回路に信号を加
え、増幅回路の出力のゲインと位相
及び図(b)のナイキスト線図を描い
ている。
図(a) file：NFB-3RC_Nyquist.sxsch
図(c)は、
（－1+ｊ0）点付近を拡大
したもの。
図(c)（-1、0）点を拡大
図(b)ナイキスト線図
9-6
負帰還回路のボーデ線図
図(a)は、図(b)の Aβのボード線図を描く回路であり、利得が 0dB における位相は-200°
1000
LAP2
1
LAP1
10k
R1
10k
C1
1n
R2
10k
C2
100p
R3
C3
10p
-1
LAP3
1k
R4
IN
AC -1 0
V2
OUT
=OUT/IN
1k
R5
図(a)
file：NFB-3RC_Bode4.sxsch
図(b)
になっており、フェイズマージンが無く、1MHz 付近では正帰還がかかることがわかる。
また図(a)では交流信号源を帰還回路に直列に入れることによって、帰還ループを開かなく
てもよく、直流帰還状態を維持したまま解析できる。
Ⓒ2012
Cdtlab
65
シミュレーション回路事例集（1）
9-7
2012-8
トランジスタのエミッタ接地回路における電流帰還の効果 1
図(a)は、トランジスタのエミッタ接地回路の抵抗 R1 の電流帰還の効果を見たものですが、
回路の温度変化により特性が変化した場合の比較です。ここで、温度が－20℃、+20℃、
+60℃の場合、図のように R1＝0Ωでの出力の変化に比べて、R1=1KΩの場合は変化が少
ないことがわかる。
10k
R2
2u
I1
12
V1
R1=0Ω
Q1-collector
5u
Q1
QC1815GR
C1
5 AC 1 0 Sine(0 10m 1k 0 0)
V2
R1=1KΩ
1k
R1
図(a)
file：Tr1815GR-Emitter grounding(3).sxsch
9-8
図(b)
トランジスタのエミッタ接地回路における電流帰還の効果 2
図(a)は、抵抗 R1=1KΩの場合と R1=0Ωで、周波数特性をシミュレーションしたもので
す。図(b)のように利得は減少するが、周波数特性が改善していることがわかる。
R1=0Ω
2u
I1
10k
R2
12
V1
dB
5u
C1
10k
R3
5 AC 1 0 Sine(0 10m 1k 0 0)
V2
Q1
QC1815GR
R1=1KΩ
1k
R1
図(a)
file: Tr1815GR-Emitter grounding(4).sxsch
図(b)
Ⓒ2012
Cdtlab
66
シミュレーション回路事例集（1）
9-9
2012-8
トランジスタのエミッタ接地回路における電流帰還の効果 3
図(a)は、抵抗 R1=1 KΩの場合と R1=0Ωの場合の 1KHz の正弦波の歪特性をシミュレー
ションしたものです。図(b)のように抵抗 R1=1 KΩの場合、負帰還により歪が大幅に改善さ
れていることがわかる。
2u
I1
R1=1KΩ
10k
R2
12
V1
5u
Q1
QC1815GR
C1
R1=0Ω
V2
1k
R1
図(a)
file: Tr1815GR-Emitter grounding(5).sxsch
9-10
図(b)
トランジスタ 2 段 AC 負帰還回路 1
図(a)は、トランジスタ 2 段の交流増幅回路において、抵抗 R4 及び抵抗 R9 で帰還回路を
構成した負帰還回路です。無帰還時の利得は 55dB であり、負帰還時の利得は 33dB となっ
ている。
100k
R1
10k
R3
100k
R5
12
V1
10k
R8
dB
10u
10u
Q1
Q2N2222
C1
Q2
Q2N2222
C2
V2
10k
R2
10k
R6
1K
R7
10u
50k
1K
R4
図(a)
C4
100u
R9
C3
file: 2Tr_NFB.sxsch
Ⓒ2012
図(b)
Cdtlab
67
シミュレーション回路事例集（1）
9-11
2012-8
トランジスタ 2 段 AC 負帰還回路 2
図(a)-1 は、Q2 のコレクタ出力を Q1 のエミッタに帰還させたもので、電圧帰還である。
図(a)-2 は、トランジスタ Q1 のベース・バイアス電流を、Q2 のエミッタ電圧から供給する
(a)-2：電圧帰還と電流帰還の併用
(a)-1：電圧帰還のみ
200k
R9
12
V1
2k
R8
5k
R3
12
V3
2k
R6
5k
R10
50k
dB
dB
R5
10u
10u
Q1
Q2N2222
C1
Q2
Q2N2222
C3
50k
V2
R1
50k
R2
Q3
Q2N2222
V4
2k
R7
200k
C2
100u
1K
R4
図(a)
Q4
Q2N2222
1K
R11
R13
2k
R12
C4
100u
file: 2Tr_NFB(4).sxsch
もので、Q2 のコレクタ電流に比例する電流帰還がかかる。
図(b)は、(a)-1 と(a)-2 の利得-周波数特性でほとんど変わりがない。図(c)動作温度のパラ
メータを－20～+60℃まで変化させた場合の出力特性で(a)-1 は直流変動が大きいことがわ
る。
(a)-2
(a)-1
図(b)利得-周波数特性
図(c)温度-直流ドリフト特性
Ⓒ2012
Cdtlab
68
シミュレーション回路事例集（1）
9-12
2012-8
オペアンプ非反転増幅回路
図(a)は、オペアンプの非反転増幅回路で帰還抵抗 R1 を 0,100,10KΩ,1MΩと変えた時の
シミュレーションです。図(b)のように利得が変化することがわかる。
15
V1
X1
AC 1 0 Sine(0 1 1k 0 0)
V3
dB
TL072
10k
1K
R1
15
V2
R2
図(a)
file : TL072_Gain(4).sxsch
9-13
図(b)
図(b)
オペアンプ反転増幅回路
図(a)は、オペアンプの反転増幅回路で帰還抵抗 R1 を 0,100,10KΩ,1MΩと変えた時のシ
ミュレーションです。図(b)のように利得が変化することがわかる。
15
V1
X1
dB
TL072
1K
10k
R1
R2
15
V2
V3
図(a)
図(b)
file : TL072_Gain(5).sxsch
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
9-14
69
2012-8
負帰還回路(位相進み補償）のボーデ線図
図(a)は、RC の時定数が三段ある増幅回路に負帰還をかけてある負帰還回路のボーデ線図
を描いたものです。
ここで、帰還回路の抵抗 R4 に並列にコンデンサ C4 が入っている。図(b)のボーデ線図の
ように、C4=1pF の場合、ループ・ゲインが 0 の時、位相は 190°であり 180°を超えて発
振することがわかる。C4=50pF の場合、ループ・ゲインが 0 の時の周波数の位相は 151°
と位相余裕が 30°程度あることがわかる。これは進み位相補償といわれるもので、負帰還
回路では、一般的に使用されている
500
LAP2
1
LAP1
1k
R1
1k
C1
1n
1K
R2
C2
1n
R3
C3
1n
-1
LAP3
10k
IN
R4
1k
R5
C4=50pF
OUT
=OUT/IN
1p
AC 1
C4
V1
図(a)
C4=1pF
file : NFB-3RC_Bode3.sxsch
図(b)
9-15
負帰還回路の方形波応答 1
図(a)は RC の時定数が三段ある増幅回路に負帰還をかけてある負帰還回路で、入力信号
V1 で方形波 50KHz を入力したときのシミュレーションです。
C4=1pF の場合は増幅回路としては動作せず、発振回路となっていることがわかる。
C4=50pF の場合は、方形波の出力にリンギング（波形が波打つ状態）が生じている
500
LAP2
1
LAP1
1k
R1
V1
1k
C1
1n
R2
1K
C2
1n
R3
Probe1-NODE
C4=1pF
C3
1n
10k
R4
1k
R5
1p
C4=50p
C4
図(a)
file : NFB-3RC_dB2.sxsch
図(b)
Ⓒ2012
Cdtlab
70
シミュレーション回路事例集（1）
9-16
2012-8
負帰還回路の方形波応答 2
図(a)は、6-15 項で LAP2 の利得を 100 倍として、C4=1pF,50pF,100pF での周波数特性
と方形波応答波形を見たものです。図(b)は負帰還時の周波数特性で、図(c)は方形波応答で
す。
100
LAP2
1
LAP1
1k
1k
R1
C1
1n
V1
1K
R2
C2
1n
R3
Probe1-NODE
C3
1n
図(a)
file : NFB-3RC_dB3.sxsch
10k
R4
1k
R5
50p
C4
C4=1pF
C4=50pF
C4=100pF
図(b)負帰還回路の周波数特性
9-17
図(c)負帰還回路の方形波応答
オペアンプを使用したシリーズ型定電圧回路
図(a)はオペアンプを使用したシリーズ定電圧回路のシミュレーションで、入力電圧 V1
を 0～12V まで変化させた場合の出力特性です。OP アンプの電源は 0～12V で正常に動作
させるため、V2,V3 で－5V～15V の電圧を供給している。
𝑉𝑜
Q2N2222
Q1
15
V2
10k
R1
X1-v sp
1K
R3
X1
12
V1
TL072
5
V3
2
V4
5k
R2
図(c)
file : REG1.sxsch
図(b)
Ⓒ2012
Cdtlab
71
シミュレーション回路事例集（1）
2012-8
電子回路（3）-4
10-1
ノイズ除去フィルタとは
図(a)は、入力信号(正弦波 100Hz)V2 にノイズ V1 が加わっている場合、フィルタ回路
LAP1(伝達関数
1
)を通過した信号がどうなるかをシミュレーションしたものです。
𝑠+1
1/(s+1)
LAP1
Freq scale=1k
V1-pos
出力波形
Probe2-NODE
5 AC 1 0 Noise(1u 100m 0)
V1
100k
R2
5 Sine(0 1 100 0 0)
V2
入力波形
file: Noise-filter(1).sxsch
図(a)
図(b)
図(b)の出力波形のように、ノイズが除去されていることがわかる。
10-2
ノイズ除去フィルタの周波数特性
図(a)は、前記フィルタの振幅と位相の周波数特性をシミュレーションしたものです。
1/(s+1)
LAP1
Freq scale=1k
dB
振幅特性
Phase
5 AC 1 0 Noise(1u 100m 0)
V1
100k
R2
5 Sine(0 1 100 0 0)
V2
位相特性
file: Noise-filter(2).sxsch
図(a)
図(b)
10-3
RC によるノイズ除去フィルタ
図(d)は、10-1 項のローパス・フィルタを抵抗とコンデンサで構成した場合のシミュレー
ションです。
出力波形
入力波形
図(a)
file: Noise-filter(3).sxsch
Ⓒ2012
図(b)
Cdtlab
72
シミュレーション回路事例集（1）
10-4
2012-8
RC フィルタのボーデ線図
図(a)は抵抗 R1 とコンデンサ C1 による LPF の周波数特性をボーデ線図で表したもので、
ボーデ・プローブを使用した場合です。
1K
R1
V1
−6dB/oct
C1
100n
(−20db/dec)
IN
OUT
=OUT/IN
−45°
図(a)
−90°
file: RC_LPF.sxsch
10-5
𝑓𝐶
図(b)
RC3 次フィルタ特性
図(a)は RC フィルタを縦続接続したもので、利得 1 倍のバッファを間に入れ干渉を防い
でいる。
1
LAP1
1K
1
LAP2
1K
R1
R2
dB
Phase
−6dB/oct
1K
R3
dB
Phase
dB
−12dB
Phase
V1
C1
100n
C2
100n
/oct
−18dB
C3
100n
/oct
−90°
図(a)
−180°
file: RC3_LPF.sxsch
−270°
図(b)
10-6
RC フィルタ回路の矩形波応答
図(a)のように入力信号が方形波の場合、図(b)のように出力波形が歪んでいる。これは高
V1-pos
V1
1K
Probe1-NODE
出力波形
R1
C1
100n
入力波形
図(a)
file: RC_LPF(2).sxsch
図(b)
域周波数成分が減衰していることを表している。
Ⓒ2012
Cdtlab
73
シミュレーション回路事例集（1）
2012-8
10-7 一次ローパス・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
𝑎
𝑠+𝑎
の伝達関数のシミュレーションで、ここで遮断周波数はω = aであり、
a を 0.1,1,10 と変えて周波数特性をシミュレーションすると図(b)のようになる。
1/(s+1)
LAP1
Freq scale=1k
a=10
a=1
a=0.1
AC 1
V1
100k
R2
IN
OUT
a=0.1 a=1
=OUT/IN
a=10
図(a)
file: F(s)_LPF.sxsch
図(b)
10-8 一次ハイパス・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
𝑠
𝑠+𝑎
の伝達関数のシミュレーションで、ここで遮断周波数はω = aであり、
a を 0.1,1,10 と変えて周波数特性をシミュレーションすると図(b)のようになる。
a=0.1
s/(s+1)
LAP1
Freq scale=1k
a=10
a=1
AC 1
V1
100k
R2
IN
a=0.1 a=1
OUT
=OUT/IN
図(a)
file: F(s)_HPF.sxsch
Ⓒ2012
Cdtlab
a=10
74
シミュレーション回路事例集（1）
2012-8
10-9 二次ローパス・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
𝑎2
1
𝑠 2 +𝑄𝑠𝑎+𝑎2
の 2 次の伝達関数のシミュレーションで、周波数に依存するパラ
メータ a=1 として、Q=025,Q=0.7,Q=10 の場合の周波数特性のシミュレーションです。
Q=10
1/(s^2+s/0.7+1)
LAP1
Freq scale=1k
Q=0.7
Q=0.25
AC 1
V1
100k
R2
IN
Q=10
Q=0.7
OUT
=OUT/IN
Q=0.25
図(a)
file: F(s)_LPF-2.sxsch
図(b)
10-10
二次ハイパス・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
𝑠2
1
𝑠 2 +𝑄𝑠𝑎+𝑎2
の 2 次の伝達関数で、周波数に依存するパラメータ a=1 として、
Q=0.25,Q=0.7,Q=10 の場合の周波数特性のシミュレーションです。
Q=10
s^2/(s^2+s/0.75+1)
LAP1
Freq scale=1k
Q=0.7
Q=0.25
AC 1
V1
100k
R2
IN
Q=10
Q=0.7
Q=0.25
OUT
=OUT/IN
図(a)
file: F(s)_HPF-2.sxsch
図(b)
Ⓒ2012
Cdtlab
75
シミュレーション回路事例集（1）
10-11
2012-8
二次バンドパス・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
1
𝑎𝑠
𝑄
1
2
𝑠 +𝑄𝑎𝑠+𝑎2
の 2 次の伝達関数で、周波数に依存するパラメータ a=1 として、
Q=0.7,Q=2,Q=10 の場合の周波数特性のシミュレーションです。
(s/2)/(s^2+s/2+1)
LAP1
Freq scale=1k
Q=10
AC 1
V1
100k
R2
IN
Q=2
Q=0.7
OUT
=OUT/IN
図(a)
file: F(s)_BPF-2.sxsch
10-12
図(b)
二次バンド・エリミネート・フィルタの伝達関数の周波数特性
図(a)は、G(s)=
𝑠 2 +𝑎2
1
𝑠 2 +𝑄𝑎𝑠+𝑎2
の 2 次の伝達関数で、周波数に依存するパラメータ a=1 として、
Q=0.7,Q=5,Q=10 の場合の周波数特性のシミュレーションです。
Q=5
(s^2+1)/(s^2+s/2+1)
LAP1
Freq scale=1k
Q=2
AC 1
V1
Q=0.7
100k
R2
IN
Q=0.7
OUT
Q=2
=OUT/IN
Q=5
図(a)
file: F(s)_BEF-2.sxsch
図(b)
Ⓒ2012
Cdtlab
76
シミュレーション回路事例集（1）
10-13
2012-8
RC による LPF 回路の周波数特性
図(a)は、RC 回路による一次 LPF 回路のボーデ・プローブによるシミュレーションです。
図(a)
file: RC_LPF(3).sxsch
10-14
図(b)
RC による HPF 回路の周波数特性
図(a)は RC 回路による一次 HPF 回路のボーデ・プローブによるシミュレーションです。
図(d)RC による HPF 回路
file: RC_HPF.sxsch
10-15
図(b)
RC による二次 HPF 回路の周波数特性
図(a)は、RC による二次の HPF 回路で、一次の dB プローブとボーデ・プローブによる
図(a)
file: RC1+RC2_HPF.sxsch
図(b)
シミュレーションです。
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
10-16
77
2012-8
RLC による二次 LPF 回路
図(a)は、RLC による二次 LPF 回路で、抵抗 R1 が 1、10、100Ωの場合のボーデ・プロ
ーブによるシミュレーションです。
V1
100
1m
R1
L1
R1=1
C1
1u
R1=10
R1=100
R1=1
IN
OUT
R1=10
=OUT/IN
R1=100
図(a)
file: RLC_LPF.sxsch
図(b)
10-17
RLC による二次 HPF 回路
図(a)は、RLC の二次 HPF 回路で、抵抗 R1 が 1、10、100Ωの場合のボーデ・プローブ
によるシミュレーションです。
R1=1
1u
100
V1
R1
C1
R1=10
1m
L1
R1=100
R1=1
IN
OUT
R1=10
=OUT/IN
R1=100
図(a)
file: RLC_HPF.sxsch
図(b)
Ⓒ2012
Cdtlab
78
シミュレーション回路事例集（1）
10-18
2012-8
RLC による BPF 回路(1)
図(a)は、LC の直列共振を利用したバンド・パス・フィルタで、抵抗 R1 が 1、10、100
Ωの場合のボーデ・プローブによるシミュレーションです。
V1
1u
1m
C1
L1
R1=100
100
R1
R1=10
R1=1
R1=1
IN
R1=10
OUT
R1=100
=OUT/IN
図(a)
file: RLC_BPF.sxsch
10-19
図(b)
RLC による BPF 回路(2)
図(a)は、LC の並列共振を利用したバンド・パス・フィルタで、抵抗 R1 が 1、10、100Ω
の場合のボーデ・プローブによるシミュレーションです。
1k
V1
1m
L1
R2
R1=100
C1
1u
R1=10
100
R1
IN
R1=1
R1=1
OUT
R1=10
=OUT/IN
図(a)
R1=100
file: RLC_BPF(2).sxsch
図(b)
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
79
2012-8
10-20 LC による BEF 路(1)
図(a)は、LC の直列共振を利用した、バンド・エリミネート・フィルタで、抵抗 R1 が 1、
10、100Ωの場合のボーデ・プローブによるシミュレーションです。
R1=1
100
1m
L1
R1
V1
R1=10
R1=100
C1
1u
IN
OUT
R1=100
=OUT/IN
R1=10
図(a)
R1=1
file: RLC_BEF.sxsch
図(b)
10-21
RLC による BEF 回路(2)
図(a)は、LC の並列共振を利用したバンド・エリミネート・フィルタで、抵抗 R1 が 1、
10、100Ωの場合のボーデ・プローブによるシミュレーションです。
L1
100
V1
R1
C1
1m
1K
R2
R1=10
R1=100
1u
IN
R1=1
OUT
=OUT/IN
R1=1
R1=100
図(a)
R1=10
file: RLC_BEF(2).sxsch
図(b)
Ⓒ2012
Cdtlab
80
シミュレーション回路事例集（1）
10-22
2012-8
一次アクティブ・フィルタ LPF 回路
図(a)は、一次アクティブ・フィルタ LPF 回路のシミュレーションです。
100n
－3dB
C1
1K
R2
1K
AC 1
V1
R1
LAP1
10000
IN
135
OUT
=OUT/IN
図(a)
File：ActiveLPF(1).sxsch
10-23
図(b)
𝑓𝑐 =
1
2𝜋𝐶1𝑅2
= 1.59𝐾𝐻𝑧
一次アクティブ・フィルタ HPF 回路
図(a)は、一次アクティブ・フィルタ HPF 回路のシミュレーションです。
1K
R2
1K
AC 1
V1
R1
100n
－3dB
C1
LAP1
10000
IN
OUT
=OUT/IN
-135°
図(a)
file：ActiveHPF(1).sxsch
図(b)
10-24
𝑓𝑐 =
1
2𝜋𝐶1𝑅1
二次アクティブ・フィルタ LPF
図(a)は、二次アクティブ・フィルタ(VCVS 型)LPF 回路のシミュレーションです。
C1
100n
AC 1
V1
1k
R1
R2
C2
100n
R4=10M
1k
1k
R4
IN
R4=500
10000
LAP1
1K
R4=1K
R3
R4=500
R4=1K
OUT
R4=10M
=OUT/IN
図(a)
file：ActiveLPF(2).sxsch
図(b)
Ⓒ2012
Cdtlab
81
シミュレーション回路事例集（1）
10-25
2012-8
二次アクティブ・フィルタ HPF
図(a)は、二次アクティブ・フィルタ(VCVS 型)HPF で、R4=500,1K,10Meg の場合のシ
ミュレーションです。
C1
AC 1
V1
1K
R1
100n
R4=500
10000
LAP1
C2
100n 1k
R2
1k
1k
R4
R4=1K
R4=10M
R3
R4=500
R4=1K
IN
R4=10M
OUT
=OUT/IN
図(a)
file：ActiveHPF(2).sxsch
図(b)
10-26
二次アクティブ・フィルタ LPF(2)
図(a)は、二次アクティブ・フィルタ（多重帰還型）LPF のシミュレーションです。
C2
1k
R3
100n
1k
AC 1
V1
C1=0.1uF
1k
R1
R2
C1
100n
C1=1uF
LAP1
10000
C1=10uF
C1=0.1uF
IN
C1=1uF
OUT
=OUT/IN
図(a)
C1=10uF
file：ActiveLPF(3).sxsch
10-27
図(b)
二次アクティブ・フィルタ HPF(2)
図(a)は、二次アクティブ・フィルタ（多重帰還型）HPF のシミュレーションです.
R1=10
R1=100
R1=1K
R1=10
R1=100
R1=1K
図(a)
file：ActiveHPF(3).sxsch
Ⓒ2012
図(b)
Cdtlab
82
シミュレーション回路事例集（1）
10-28
2012-8
５次バタワース LPF
図(a) file：
ActiveLPF_Butterworth_5th.sxsch
図(a)は 5 次バタワース LPF の例ですが、1 次 LPF と
2 次 LPF が 2 段の縦続接続となっている。
図(b)で、dB1 は一次フィルタ出力、dB2 は 1 段目の
二次 LPF の出力,dB3 は 2 段目の二次 LPF の出力とな
っている。
図(b)
10-29
５次チェビシュエフ LPF（リプル 0.1dB）
1K
AC 1
V1
dB1
R1
C1
295n
図(a)
C2
365n
10000
LAP1
C4
960n
1k
1k
R2
R3
C3
110n
10000
LAP2
dB2
1k
1k
R4
R5
C5
22n
10000
LAP3
dB3
file：ActiveLPF_Chebyshev_5th.sxsch
図(a)は 5 次チビシェフ LPF の例ですが、1 次
LPF と 2 次 LPF が 2 段の縦続接続となっている。
図(b)で、dB1 は一次フィルタ出力、dB2 は 1 段
目の二次 LPF の出力,dB3 は 2 段目の二次 LPF の
出力となっている。
図(b)
Ⓒ2012
Cdtlab
83
シミュレーション回路事例集（1）
10-30
2012-8
LC による３次バタワースＬＰＦ
図(a)は、LC による 3 次バタワース LPF のシミュレーションです。
100
AC 1
V1
R1
31.8u
L1
C1
1.59n
dB
C2
1.59n
100
R2
図(a)
file：
LC_Butterworth_3LPF.sxsch
図(b)
10-31
LC による 3 次ベッセル LPF
図(a)は、LC による 3 次ベッセル LPF のシミュレーションです。
図(a)
file：LC_Bessel_3LPF.sxsch
図(b)
10-32
LC による３次チェビシェフＬＰＦ
図(a)は、LC による 3 次チェビシェフ LPF のシミュレーションです。
AC 1
V1
100
17.45u
R1
L1
C1
2.54n
dB
C2
2.54n
100
R2
図(a)
file：LC_Chebyshev0.5dB_3LPF.sxsch
図(b)
Ⓒ2012
Cdtlab
84
シミュレーション回路事例集（1）
10-33
2012-8
LC による３次バタワースＨＰＦ
図(a)は、LC による 3 次バタワース HPF のシミュレーションです。
100
AC 1
V1
R1
796p
dB
15.9u C1
L1
15.9u
L2
100
R2
図(a)
file：
LC_Butterworth_3HPF.sxsch
Ⓒ2012
Cdtlab
図(b)
85
シミュレーション回路事例集（1）
2012-8
電子回路(3)-5
11-1
RC 位相発振回路
図(a)は、RC 位相発振回路のシユレーションです。
100k
12
V1
R2
TL072
100k
R1
30k
R3
1K
1K
1K
R5
R6
R7
Probe1-NODE
X1
12
V2
C1
1n
C2
1n
C3
1n IC=1
1K
R4
file: OSC-3RC.sxsch
図(a)
11-2
図(b)
位相発振回路の位相シフト
図(a)は、11-1 項の位相推移をシミュレーションする回路です。
100k
12
V1
R2
TL072
100k
R1
30k
R3
1K
1K
R5
R6
1K
R7
X1
12
V2
C1
1n
C2
1n
C3
1n IC=1
1K
R4
IN
OUT
=OUT/IN
AC 1
V3
-180°
file: OSC-3RC_Phaseshift.sxsch
図(a)
11-3
𝑓𝑜 =390KHz
図(b)
ウィーンブリッジ発振回路（1）
図(a は、ウィーンブリッジ発振回路のシミュレーションです。
1K
R1
3k
R3
15
V1
C1
1n IC=1
X1
X1-out
1K
R2
C2
1n
TL072
1K
R4
図(a)
15
V2
file: OSC-Wienbridge(1).sxsch
Ⓒ2012
Cdtlab
図(b)
86
シミュレーション回路事例集（1）
11-4
2012-8
ウィーンブリッジ発振回路（2）
図(a)は、11-3 項のウィーンブリッジ発振回路に振幅制限回路を加えた正弦波の発振回路
のシミュレーションです。
1K
R1
3k
R3
15
V1
C1
1n IC=1
X1
X1-out
1K
R2
C2
1n
5k
R5
TL072
15
V2
D1N4148
D2
D1N4148
D1
1K
R4
図(b)
図(a)
file: OSC-Wienbridge(2).sxsch
11-5
トランジスタによるマルチバイブレータ(1)
図(a)は、トランジスタによるマルチバイブレータと言われる発振回路のシミュレーショ
ンです。
5
V1
5k
R1
200k
R2
200k
R3
1n
1n IC=5
C1
C2
5k
R4
Q2-collector
Q1-collector
Q2-base
Q1
Q2N2222
図(a)
Q1-base
Q2
Q2N2222
file: OSC_Multi-vibrator(1).sxsch
図(b)
11-6
インバーターIC によるマルチバイブレータ(2)
図(a)は、CMOS インバータ IC によるマルチバイブレータ発振回路ノシミュレーション
図(a)マルチバイブレータ(2)
file: OSC_Multi-vibrator(2).sxsch
Ⓒ2012
Cdtlab
87
シミュレーション回路事例集（1）
2012-8
です。
11-7
オペアンプによるマルチバイブレータ(3)
file: OSC_Multi-vibrator(3).sxsch
図(a)
図(b)
図(a は、オペアンプを使用したマルチバイブレータ発振回路のシミュレーションです。
11-8
LC コルピッツ発振回路
図(a)は、LC コルピッツ発振回路のシミュレーションです。図(2)は発振波形、図(3)は FFT
プローブによるスペクトラム波形です。
30k
R1
12
V1
C3
1u
200u
L2
C2
200p IC=1
Q1
Q2N2222
C1
200p
Q1-emitter
1m
L1
10k
R2
1K
R3
図(1)ｼﾐｭﾚｰｼｮﾝ回路
図(2)発振波形
図(3)スペクトラム
file: OSC_LC(2).sxsch.sxsch
11-9
LC クラップ発振回路
図(a)は、LC クラップ発振回路のシミュレーションです。図(2)は発振波形、図(3)は FFT
プローブによるスペクトラム波形です。
Ⓒ2012
Cdtlab
88
シミュレーション回路事例集（1）
2012-8
12
V1
30k
R1
Q1
Q2N2222
C1
1n
200u
L2
Q1-emitter
10k
R2
1m
L1
C2
1n
C3
100p IC=100m
1K
R3
file: OSC_LC(4).sxsch
図(a)LC クラップ発振回路
11-10
LC クラップ発振回路 C3 可変
図(a)は、LC クラップ発振回路で、コンデンサ C3 により周波数を変化させた場合のシミ
ュレーションです。
12
V1
30k
R1
Q1
Q2N2222
C1
1n
200u
L2
Q1-emitter
C2
1n IC=1
10k
R2
1K
R3
C3
200p
図(a)file: OSC_LC(5).sxsch
11-11
図(b)
3.5MHｚ水晶等価回路
図(a)は、水晶振動子の基本波の等価回路を示したもので、図(b)のような共振特性を持っ
ている。
C2
ｲﾝﾋﾟｰﾀﾞﾝｽ
3p
V1
R1
200m
C1
30
L1
10f
OUT
50
R2
位相
IN
=OUT/IN
(a)
11-12
file: XTAL-3.5MHz.sxsch
図(b)
3.5MHz 水晶クラップ発振回路
図(a)は、基本波 3.5MHz の水晶振動子を賜与したクラップ発振回路のシミュレーション
です。
Ⓒ2012
Cdtlab
89
シミュレーション回路事例集（1）
2012-8
3.548MHz
12
V1
水晶振動子
30k
R1
Q1
Q2N2222
30
R4
C1
500p
200m
L3
C5
3p
Q1-emitter
10k
R2
C4
10f IC=100m
1K
R3
C6
20p
1Meg
R5
(a)
11-13
C2
100p
file: OSC-XTAL3.5MHz.sxsch
10MHz 水晶ピアス CB 発振回路 1
図(a)は、
コレクタに同調回路を使用した水晶ピアス CB 発振回路のシミュレーションです。
水晶振動子
(a)
11-14
file: OSC-XTAL10M_CB.sxsch
図(b)
10MHz 水晶ピアス CB 発振回路 2
図(a)は、コレクタに同調回路にトランスをを使用して二次側から発振出力を取り出す、
水晶ピアス CB 発振回路のシミュレーションです。
5
R5
水晶振動子
C2
100p
TX1
P1
20
R4
50m
L3
TX1-21
C5
3p
Q1
Q2N2222
C4
5f IC=100m
11-15
1K
R6
C1
100p
10k
R2
(a)
12
V1
S1
30k
R1
C6
1n
1K
R3
file: OSC-XTAL10M_CB(2).sxsch
水晶オーバートーン等価回路
Ⓒ2012
Cdtlab
図(b)
90
シミュレーション回路事例集（1）
2012-8
図(a)は、水晶振動子の等価回路で、基本波共振回路に 3 倍、5 倍の共振回路が並列にな
っている。図(b)は、そのインピーダンす特性です。
基本波
3倍
5倍
C2
水晶振動子
3p
V1
(a)
11-16
R1
200m
C1
20
L1
10f
R3
25m
C3
50
L2
10f
R4
18m
C4
100
L3
4.5f
dB
50
R2
file: XTAL_Overtorn.sxsch
図(b)
3.5MHz 基本波コルピッツ水晶発振回路
図(a)は、11-15 項の等価回路を使用した基本波の発振回路のシミュレーションです。
30k
R1
5
R5
C2
300p
TX1
P1
20
R7
50
R4
12
V1
S1
100
R8
200m
L1
25m
L3
18m
L2
C3
10f
C4
10f
C7
4.5f
TX1-21
C5
3p
1K
R6
Q1
Q2N2222
C1
200p IC=100m
10k
R2
1K
R3
C6
500n
(a)
file: OSC-XTAL3.5MHz_Fst_CB(1).sxsch
11-17
図(b)
3 倍オーバートーン水晶発振回路
図(a)は、11-15 項の等価回路を使用した 3 倍の発振回路のシミュレーションです。
30k
R1
5
R5
C2
100p
TX1
P1
20
R7
50
R4
200m
L1
25m
L3
18m
L2
C3
10f
C4
10f
C7
4.5f
TX1-21
C5
3p
Q1
Q2N2222
11-18
1K
R6
C1
100p IC=100m
10k
R2
(a)
12
V1
S1
100
R8
C6
500n
1K
R3
file: OSC-XTAL3.5MHz_3rd_CB(1).sxsch
5 倍オーバートーン水晶発振回路
Ⓒ2012
Cdtlab
図(b)
91
シミュレーション回路事例集（1）
2012-8
図(a)は、11-15 項の等価回路を使用した 5 倍の発振回路のシミュレーションです。
30k
R1
5
R5
C2
50p
TX1
P1
20
R7
50
R4
200m
L1
25m
L3
18m
L2
C3
10f
C4
10f
C7
4.5f
TX1-21
C5
3p
Q1
Q2N2222
1K
R6
C1
100p IC=100m
10k
R2
(a)
12
V1
S1
100
R8
C6
500n
1K
R3
file: OSC-XTAL3.5MHz_5th_CB(1).sxsch
Ⓒ2012
Cdtlab
図(b)
92
シミュレーション回路事例集（1）
11-19
2012-8
EXOR による位相比較器 1
図(a)は、エクルシーブ
OR（EXOR)を使用した
HC86D
U2-IN1
V2
U2-PC1out
位相比較器のシミュレ
U2-IN2
U2
V1
ーションです。
図(a)
file: Phase comparator(1).sxsch
図(b)
11-20
PLL 用 ICHC4046 の位相比較器 2
図(b)は、
PLL 用 IC
5
V3
U2-IN1
V2
U2-IN2
VCC
COMPin
SIGin
V1
HC4046 のポジティ
U1
HC4046
PC1out
PC2out
PC3out
PCPout
ブ・エッジ・タイプ
U1-PC2out
50k
R1
位相比較器のシミュ
VCOin
VCOout
INH
DEMODout
レーションです。
R1
R2
CAP1
CAP2
GND
図(a)
図(b)
file: Phase comparator(2).sxsch
11-21
PLL 用ループ・フィルタ 1
図(c)は PLL 回路で使われるローパス・フィルタで、ラグ・リード・フィルタといわれ
る。
50k
dB
R2
Phase
図(b)のように位相
C3
1u
回転に戻る周波数
AC 1
V1
図(a)
C1
100n
5k
R1
がある。
file: Loop_Filter(1).sxsch
Ⓒ2012
図(b)
Cdtlab
シミュレーション回路事例集（1）
11-22
93
2012-8
アクティブ PLL 用ループ・フィルタ 2
C3
10k
R2
500n
図(a)はアクティブ・フ
R1
ィルターで構成したルー
10k
C1
プ・フィルターのシミュ
50n
AC 1
V1
レーションです。
dB
Phase
LAP1
100
図(a)
file: Loop_Filter(2).sxsch
図(b)
11-23
分周器
図(a)は、分周期として使用されるカウンタのシミュレーションで、U1 はバイナリー・カ
ウンタの動作、U2 は 10 進カウンタの動作のシミュレーションです。
Counter_4
U1
U1-Clock
V1
D0
D1
D2
D3
U1-D0
U1-D1
U1-D2
U1-D3
U2
f div
Freq. Div
U2-Out
図(a)
file: Divider.sxsch
図(b)
11-24
PLL のフェイズ・ループ解析
図(a)は、PLL 回路の位相解析を行うため、位相比較器の利得𝑃𝐷 =0.39、vco の利得
𝑘𝑐
𝑆
=
1.3×105
𝑆+1×10−7
1
、分周器の利得 = 0.02とアナログに変換して、負帰還ループをシミュレー
𝑁
ションしたものです。
図(b)のように、ラグ・リード・フィルタの抵抗 R3 により位相の改善効果が分かります。
Ⓒ2012
Cdtlab
94
シミュレーション回路事例集（1）
0.39
LAP2
2012-8
130000/(s+0.0000000001)
LAP1
100k
R2
C1
2u
𝑷𝒅
10k
R3
𝑲𝑪
𝑺
C2
400n
0.02
LAP3
AC 1
R3=0
V1
𝟏
𝟏
=
𝑵 𝟓𝟎
OUT
=OUT/IN
図(b)
file: PLL_Bode-50N.sxsch
図(a)
11-26
IN
-1
LAP4
PLL IC 4046 のシミュレーション
U2-PC2out
VCC
COMPin
SIGin
V1
100k
U2-VCOin
R2
VCOin
INH
C3
2u
C1
400n
10k
R1
U2
HC4046
V2
5V
PC1out
PC2out
PC3out
PCPout
U1
f div
U2-VCOout
VCOout
DEMODout
Freq. Div
U2-Out
R1
R2
CAP1
R4
10k
C2
22n
CAP2
GND
図(a)
file: PLL_4046-50N.sxsch
図(b)
図(a)は PLL 用 IC HC4046 のシミュレーション事例です。
図(b)の U2-VCOin の波形のように、フェーズ・
ロックがかかるまでの VCO 制御信号が 175ｍS か
かっている様子がわかる。
また図(c)のように、発振周波数は基準周波数
1KHｚの 50 倍の 50KHz となっている。
図(C)VCO 発信出力の FFT 解析結
果
Ⓒ2012
Cdtlab
95
シミュレーション回路事例集（1）
2012-8
電子回路(3)-6
12-1
ダイオードによる半波整流 1
図(a)は、ダイオードに
D1
D1-anode
D1-cathode
よう半波整流回路で、入
d1n4007
AC 1 0 Sine(0 14.1421 50 0 0)
V1
1k
R1
力の交流電圧を脈流に変
換する回路のシミュレー
ションです。
図(a)
file: Rectification_Half-wave.sxsch
12-2
図(b)
ブリッジダイオードによる全波整流 1
図(a)は、ブリッジ・ダイ
オードによる全波整流回路
で、入力の交流電圧を脈流に
変換する回路のシミュレー
ションです。
図(a)
file: Rectification_Both-waves.sxsch
図(b)
12-3
トランスとダイオードによる半波整流 2
10：1
2
1
R2-N
R3
R2
V1
D1
D1-anode
D1-cathode
り、1/10 の電圧に分圧した後整流
d1n4007
TX1
P1
C1
100u
S1
図(a)は、交流入力をトランスによ
1k
R1
する回路のシミュレーションで
す。
AC100V
図(b)はコンデンサ C1=1nF の
場合、図 (c) はコンデンサ
図(a)
C1=100uF の場合の出力です。
file: Rectification_Half-wave(1).sxsch
Ⓒ2012
Cdtlab
96
シミュレーション回路事例集（1）
2012-8
図(c)C1=100uF の場合
図(b)C1=1ｎF の場合
12-4
トランスとダイオードによる両波整流
図(a)は、交流入力をトランスにより、
1/10 の電圧に分圧した後、全波整流する回
路のシミュレーションです。
図(b)はコンデンサ C1=1nF の場合、図(c)
はコンデンサ C1=100uF の場合の出力で
図(a)
す。
file: Both waves rectification(1).sxsch
（e）
図(c)C1=100uF の場合
図(b)C1=1nF の場合
Ⓒ2012
Cdtlab
97
シミュレーション回路事例集（1）
12-5
2012-8
トランスとダイオードによるブリッジ整流
図(a)は、交流入力をトランスにより、1/10 の電圧に分圧した後、ブリッジ・ダイオード
で全波整流する回路のシミュレーションです。
D1
2
D1-cathode
R3
5
V1-pos
d1n4007
R2
C1
100u
D3
V1
1K
R1
TX1
d1n4007
P1
d1n4007
S1
D4
d1n4007
D2
図(a）file: Rectification_Both waves (1).sxsch
12-6
図（b）
4.7V ツｴナー電圧-電流特性
図(a)は、ツェナー・ダイオードを使用して簡易的な定電圧を得る回路のシミュレーシ
ョンです。
1K
D1-N
R1
5
V1
D1-N
BZX79-4V7
D1
図(a)
file: Zener diode-1.sxsch
図（b）
12-7
ツェナー・ダイオードの温度特性
図(a)は、ツェナー・ダイオードの温度特性の変化をシミュレーションするものです。
1K
D1-N
R1
5
V1
BZX79-4V7
D1
図(a)
file: Zener diode-2.sxsch
図（b）
Ⓒ2012
Cdtlab
98
シミュレーション回路事例集（1）
12-8
2012-8
ツｴナー電圧特性（負荷の影響）
回路図(a)は、定電圧回路の負荷（出力電流）を抵抗 R2 で考えたもので、図(b)は、抵抗
1K
R2 を 1KΩ～10KΩに変
D1-N
R1
5
V1
化させた場合である。図
BZX79-4V7
D1
のように、負荷を小さく
1K
R2
すると、定電圧の領域が
少なくなってしまうこと
がわかる。
図(a)
file: Zener diode-3.sxsch
図（b）
12-9
ノイズの抑圧効果
図(f)は電源にノイズが乗っている場合のシミュレーションです。
図(b)のように、電源側 5.3Vp-p のノイズは、出力側では 7.6mVp-p と小さくなっている。
V1-pos
1K
D1-N
出力ﾉｲｽﾞ
R1
5 AC 1 0 Noise(1m 1 0)
V1
7.6mVp-p
BZX79-4V7
D1
15
V2
5k
R2
電源ﾉｲｽﾞ
5.3Vp-p
図(a)
file：Zener diode-4.sxsch
図（b）
12-10
簡易安定化電源(負帰還無）
図(a)は、ツｴナー・ダイオード回路での負荷電流の問題を改善するために、Q1 のエミ
ッタフォロワー回路と追加したもので、無帰還型の簡易定電圧回路のシミュレーションで
す。
Q2N2222
Q1
Q1-emitter
1K
R1
5
V1
BZX79-4V7
D1
C1
100n
1K
R2
図(a)
file: Zener & Tr-1.sxsch
図（b）
Ⓒ2012
Cdtlab
99
シミュレーション回路事例集（1）
12-11
2012-8
簡易安定化電源(負帰還無）のノイズ・フィルタ効果
図(a)は、13-10 項の簡易定電圧回路において R1C1 のノイズ・フィルタとして動作した
場合とツｴナー・ダイオードがある場合のシミュレーションです。
R1C1 フィルタとし
て機能(R3＝1MΩ)
－48dB
D1 がツｴナー領域で
動作(R3＝1Ω)
図(a)
file: Zener & Tr-2.sxsch
12-12
図（b）
直列制御安定化回路(負帰還型）
図(a)は、直列制御安定化回路の電源 V1 に対する、抵抗 R3 を変えて入力-出力電圧
特性をシミュレーションしたものです。
Q2N2222
Q1
Q1-emitter
5k
R5
10k
C2
1u
5k
R3
R1
Q2
Q2N2222
15
V1
BZX79-4V7
D1
5k
R4
C1
1u
1k
R2
図(a)
file: Series_Reg-1.sxsch
図（b）
12-13
直列制御安定化回路ボーデ線図
図(a)は、出力コンデンサ C2 を変えてボーデ線図を作画するシミュレーションです。
Q2N2222
Q1
5k
R5
10k
R1
1
LAP1
C2
100u
1k
R3
AC 1
15
V1
Q2
Q2N2222
1k
R2
V2
BZX79-4V7
D1
C1
1u
IN
-1
LAP2
OUT
5k
R4
=OUT/IN
図(a)
位相余裕
file: Series_Reg-2.sxsch
64°
図（b）
Ⓒ2012
Cdtlab
100
シミュレーション回路事例集（1）
12-14
2012-8
オペアンプによる直列制御安定化回路
図(a)は、制御アンプに汎用オペアンプ（TL072）を使用した回路のシミュレーションで
す。
Q2N2222
Q1
X1-v sp
15
V2
5k
R4
1k
R1
1K
R3
X1
15
V1
TL072
5
V3
BZX79-4V7
D1
5k
R2
図(a)
file: Series_Reg-3.sxsch
図（b）
12-15
定電圧回路のボード線図による位相余裕判定
図(c)は、12-14 項のオペアンプ（TL072）を使用した定電圧回路で出力にコンデンサ
C1(100μF)を追加した場合のボード線図のシミュレーションです。
Q2N2222
Q1
1
LAP1
定電圧回路の出力
AC 1
5k
R4
X1
15
V2
1k
R1
V4
IN
-1
LAP2
5
V3
図(a)
は大きなコンデンサ
が付く場合がある。
この場合、不安定な
=OUT/IN
TL072
C2
C1
100u
OUT
15
V1
1n
1K
R3
BZX79-4V7
D1
回路となるので、位相
5k
R2
補正が必要と成る。
図(a)は、コンデン
50k
サ C1 及び抵抗 R5 を
R5
file: Series_Reg-4.sxsch
追加し、位相補正を行
っている。
図(b)のボード線図のように、抵
R5=50KΩ
抗 R5=50KΩの場合は、位相余裕
位相余裕 60°
は 60°あるが、抵抗 R5=10MΩ
（位相補正回路無し）の場合は位
R5=10MΩ
位相余裕 0°
図（b）
Ⓒ2012
Cdtlab
相余裕が 0°と、不安定であるこ
とがわかる。
101
シミュレーション回路事例集（1）
2-16
2012-8
低飽和型直列制御安定化路
図(a)は、制御アンプに汎用オペアンプ（TL072）を使用した低飽和型直列制御定電圧
回路のシミュレーションです。
Q2N2904
Q1
Q1-collector
18
V2
1k
R5
5k
R6
2k
R3
X1
15
V1
1k
R2
TL072
5
V3
BZX79-4V7
D1
5k
R4
図(a)
file: Series_Reg-7.sxsch
図（b）
2-17
JFET による定電流特性
図 (a)は、JFET のゲートバイアス電圧を抵抗 R1 の電圧降下を使用したときの、ドレイ
ン電流の定電流特性です。
図(a)
file: Constant current_FET.sxsch
図（b）
Ⓒ2012
Cdtlab
102
シミュレーション回路事例集（1）
2-18
2012-8
トランジスタの電流特性
図(a)は、トランジスタのベース・バイアス電流を一定にした時のコレクタ電流の特性で
す。図(b)のように、コレクタ-エミッタ間電圧の変動に対して、定電流とは言えない。
IPROBE1
100u
I1
50
V1
Q1
Q2N2222
図(a)ile: Constant current_Tr(1).sxsch
図（b）
2-19
トランジスタによる定電流特性 1
図(a)は、Q1 のエミッタに抵抗 R1 を入れ電流帰還をかけ、ベースにダイオード D1 と抵
抗 R3 の直列回路を入れ定電流特性を改善したものです。
IPROBE1
1m
I1
50
V1
Q1
Q2N2222
500
R1
D1N4148
D1
500
R3
図(a)
図（b）
file: Constant current_Tr(2).sxsch
Ⓒ2012
Cdtlab
103
シミュレーション回路事例集（1）
2-20
2012-8
トランジスタの電流特性 2
図(a)は、Q1 のエミッタに抵抗 R1 を入れ電流帰還をかけ、ベース・バイアス電圧にツｴナ
ー・ダイオードを使用した定電流回路のシミュレーションです。
1m
I1
IPROBE1
50
Q1
V1 Q2N2222
1k BZX79-4V7
D1
R1
図(a)
2-21
図（b）
file: Constant current_Tr(3).sxsch
カレント・ミラー電流特性
図(a)は、2-19 項の回路で、ダイオードを Q1 と同じトランジスタ Q2 に変更することで、
素子のバランスをとり、定電流特性温度特性が改善している。
この回路は Q1 に流れる電流は Q2 に流れる電流と同じになることからカレント・ミラー
回路と呼ばれている。
1m
I1
IPROBE1
50
Q1
V1 Q2N2222
Q2
Q2N2222
1k
R1
1k
R3
図(a)
file: Constant current_Tr(4).sxsch
Ⓒ2012
図（b）
Cdtlab
シミュレーション回路事例集（1）
2-22
104
2012-8
負帰還型定電流回路
図(a)はオペアンプとトランジスタによる定電流回路であり、抵抗 R6 により電流を検出
し、その検出電圧と入力電圧 V3 と比較している。
したがって、トランジスタ Q1 にコレクタに流れ込む電流𝐼𝐶 は次のようになる。
𝐼𝐶 =
𝑉3
𝑅6
図(a)
file: Constant_Current_OP(１).sxsch
図（b）
Ⓒ2012
Cdtlab
105
シミュレーション回路事例集（1）
2012-8
電子回路(3)-6
12-23
降圧型 DC-DC コンバータの動作 1
図(a)は、降圧型コンバータの原理のシミュレーション事例であり、10V の DC 入力で、
デューティー比 50%の信号でスイッチ S1 を ON/OFF した場合の電流と出力電圧の波形を
シミュレーションしている。
𝑉𝑜
𝐼𝐿1
𝐼S1
S1
S1-N
100u IC=0
20m
IPROBE1
R1
Probe2-NODE
10
V1
V2
𝐼𝐷1
Probe1-NODE
𝑉𝑜
L1
𝐼𝐷1
100u
R2
𝐼S1
10
R3
BAR42
D1
IPROBE2
𝐼𝐿1
1m IC=0
C1
ON
OFF
V2
図(a)
file: Down_DC-DC(1).sxsch
2-24
図（b）
降圧型 DC-DC コンバータの動作 2
S1
S1-N
IPROBE1
20m
R1
100u IC=0
Probe2-NODE
10
V1
V2
100u
R2
D1-anode
BAR42
D1
𝑉𝑜
Probe1-NODE
L1
𝐼𝐷1
100
R3
𝐼S1
1m IC=0
C1
𝐼𝐿1
図(a)
V2
file: Down_DC-DC(2).sxsch
図(b)
図(a)は、負荷抵抗 R3 を大きくした場合で
𝑉𝑜
𝐼𝐷1
あるが、図(b)のように、出力電圧𝑉𝑜 は、
6.2V 以上の電圧になっている。このとき図(c)
𝐼S1
のように、コイルに流れる電流𝐼𝐿1 は非連続にな
𝐼𝐿1
っている。
V2
図(C)
R3=100Ω時の動作（2）
Ⓒ2012
Cdtlab
106
シミュレーション回路事例集（1）
12-25
2012-8
降圧型 DC-DC コンバータの動作 3
図(a)は、負帰還回路のより電圧を制御する降圧型スイッチング・レギュレータのシミュ
レーションです。
S1
100u IC=0
20m
10
V1
R1
D1
BAR42
Probe1-NODE
100u
R2
L1
10
R3
470
R4
1m IC=0
C1
470
R5
S1-CP
20k
R6
X2
1
U1
X2-out
2.5
V3
U1-INN
V2
5
V4
1
220k
R7
12-26
図(b)
file: Down_DC-DC(3).sxsch
図(a)
降圧型 DC-DC コンバータのボーデ線図
図(a)のように、SIMPLIS では POP 解析を行うことによりボーデ線図を描き負帰還ル
ープの位相余裕度を確認できる。
S1
20m
10
V1
100u IC=0
R1
L1
D1
BAR42
100u
R2
470
R4
1m IC=0
C1
U1
20k
R6
10
R3
470
R5
X2
1
AC 1
2.5
V3
V5
IN
OUT
=OUT/IN
X1
1 5
V4
220k
R7
V2
図(a)
file: Down_DC-DC(4).sxsch
Ⓒ2012
図(b)
Cdtlab
シミュレーション回路事例集（1）
12-27
107
2012-8
昇圧型 DC-DC コンバータの動作原理(1)
図(a)は、インダクタの流れる電流が連続の場合の、昇圧型コンバータのシミュレーショ
ンです。
Vo
𝐼𝑆1
𝐼𝐷1
𝐼𝐿1
図(a)
file: Up_DC-DC(1).sxsch
V2
図(b)
12-28
昇圧型 DC-DC コンバータの動作原理（2）
図(a)は、負荷が小さくインダクタの流れる電流が非連続の場合の、昇圧型コンバータの
シミュレーションです。
図(a)
file: Up_DC-DC(2).sxsch
図(b)
Ⓒ2012
Cdtlab
108
シミュレーション回路事例集（1）
12-29
2012-8
昇圧型 DC-DC コンバータ
図(a)は、昇圧型スイッチング・レギュレータのシミュレーションです。
BAR42
100u IC=0
20m
IPROBE1
5
V1
R1
L1
S1
Probe1-NODE
100u
R2
D1
100
R3
1k
R4
1m IC=0
C1
330
R5
S1-CP
20k
R6
X2
1
U1
X2-out
10k
2.5
V3
R8
U1-INN
V2
5
V4
1
220k
R7
10k
R9
図(a)
file: Up_DC-DC(3).sxsch
図(b)
12-30
昇圧型 DC-DC コンバータのボーデ線図
図(a)は、昇圧型スイッチング・レギュレータの負帰還回路のボーデ線図のシミュレーシ
ョンです。
20m
5
V1
R1
BAR42
100u IC=0
L1
S1
100u
R2
D1
100
R3
1k
R4
1m IC=0
C1
330
R5
20k
R6
X2
1
U1
AC 1
10k
2.5
V3
R8
V5
V2
IN
5
V4
OUT
1
220k
=OUT/IN
R7
X1
10k
R9
図(a)
図(b)
file: Up_DC-DC(4).sxsch
Ⓒ2012
Cdtlab
シミュレーション回路事例集（1）
12-31
109
2012-8
同期整流降圧型 DC-DC コンバータの原理
図(a)は降圧型 DC-DC コンバータで同期整流方式とダイオード整流方式を比較したもの
で、電圧が一定の状態の波形で Probe1-NODE は同期整流方式の出力電圧、Probe4-NODE
はダイオード整流方式の出力電圧の波形を見たものである。
図(b)のように、同期整流方式の方が電圧のロス及びリプルも小さいことがわかります。
図(a)
file:Down_DC-DC(7).sxsch
図(b)
12-32
フォワード型 DC-DC コンバータの動作
図(a)は、フォワード型 DC-DC コンバータのシミュレーション回路です。図(b)は、トラ
ンスの巻き数比を変化させた場合のシミュレーション結果です。
n1:n2=1:3
n1:n2=1:2
n1:n2=1:1
図(b)
図(a)
file: Forward_DC-DC(1).sxsch
Ⓒ2012
Cdtlab
110
シミュレーション回路事例集（1）
12-33
2012-8
フライバック型 DC-DC コンバータの動作
図(a)は、フライバック型 DC-DC コンバータのシミュレーション回路です。図(b)は、ト
ランスの巻き数比を変化させた場合のシミュレーション結果です。
20m
20m
R1
R4
10
V1
TX1
1m
R2
P1
100
R3
n1:n2=1:3
S1
1m IC=0
C1
S1
D2
V2
n1:n2=1:2
D1-cathode
BYW80-200
n1:n2=1:1
図(a)
file:Flyback_DC-DC(1).sxsch
図(b)
Ⓒ2012
Cdtlab
111
シミュレーション回路事例集（1）
2012-8
電子回路（4）-1
13-1
CMOS インバータ回路
図(a)は CMOS インバータ回路の内部回路を示したものですが、図(b)のようにインバー
タ回路が 3 段にしたものは、入出力特性が急峻になることがわかります。
5
V1
P_1u-Q2
P_1u-Q3
P_1u-Q5
P_1u-Q7
Q3
Q5
Q7
Q2
5
V3
(a-2)Buffer
Q7-drain
Q1-drain
N_1u-Q1
N_1u-Q4
N_1u-Q6
N_1u-Q8
Q1
Q4
Q6
Q8
5
V2
(a-1)Unbuffer
(a-1)Unbuffer
file: C-MOS_INV.sxsch
図(a)
13-2
(a-2)Buffer
図(b)
CMOS ＮＡＮＤ回路
図(a)は、NAND 回路の構成で、PMOS と NMOS トランジスタの組み合わせで構成され
ており、二つのゲート入力の信号に対する出力信号をシミュレーションしたものです。
P_1u-Q4
P_1u-Q2
Q4
Q2
5
V1
N_1u-Q1
P_1u-Q5
P_1u-Q7
Q5
Q7
Q1-gate
Q7-drain
Q1
V2
N_1u-Q3
Q4-gate
V3
N_1u-Q8
Q6
Q8
図(b)
file: C-MOS_NAND.sxsch
図(a)
13-3
N_1u-Q6
Q3
CMOS
NOR 回路
図(a)は、NOR 回路の構成で、PMOS と NMOS トランジスタの組み合わせで構成されて
おり、二つのゲート入力の信号に対する出力信号をシミュレーションしたものです。
5
V1
P_1u-Q2
Q2
P_1u-Q4
P_1u-Q5
P_1u-Q7
Q5
Q7
Q4
Q1-gate
V2
Q7-drain
Q4-gate
V3
N_1u-Q3
N_1u-Q1
Q3
Q1
図(a)
N_1u-Q6
N_1u-Q8
Q6
Q8
file: C-MOS_NOR.sxsch
Ⓒ2012
Cdtlab
図(b)
112
シミュレーション回路事例集（1）
13-4
2012-8
CMOS アナログ・スイッチ回路
図(a)は、アナログ・スイッチの回路構成で、V2 のアナログ信号を V1 のディジタル信号
で ON/OFF するシミュレーションです。
P_1u-Q2
P_1u-Q5
P_1u-Q7
Q2
Q5
Q7
N_1u-Q1
N_1u-Q6
N_1u-Q8
Q1
Q6
Q8
5
V3
Q5-gate
V1
Q3
P_1u-Q3
Probe1-NODE
Q3-drain
100k
R1
Q4
N_1u-Q4
5 AC 1 0 Sine(0 500m 1k 0 0)
V2
図(b)
図(a)
13-5
file: C-MOS_AnalogSW.sxsch
ＮＯＲ型ＲＳフリップフロップ回路
図(a)は、
NOR 回路を使用した RS フリップ・フロップ回路の動作シミュレーションです。
R
Q
HC02D
U1-IN1
V1
U1-OUT
Q
Q
U1
S
HC02D
U2-OUT
S
U2-IN2
V2
Q
U2
R
図(a)
file: NOR_RS flip-flop.sxsch
13-6
図(b)
Ｄ型フリップフロップ回路
図(a)は、D 型フリップ・フロップ回路の動作シミュレーションです。
VCC
U2
U1-D
U3
図(a)
D SET Q
U1-CLK
HC74D
U1
QN
RST
U1-Q
U1-QN
file: D_FF.sxsch
図(b)
Ⓒ2012
Cdtlab
113
シミュレーション回路事例集（1）
13-7
2012-8
ＪＫ型フリップフロップ回路
図(a)は、JK 型フリップ・フロップ回路の動作シミュレーションです。
U3
U1-J
U2
U1
JK_FlipFlop
SET
J
U1-Q
Q
U1-CLK
U1-QN
QN
K
U1-K
RST
U4
file: JK_FF.sxsch
図(a)
13-8
図(b)
D 型 FF による 4 進カウンタ
図(a)は、D 型フリップ・フロップ回路を使用した 4 進カウンタの動作シミュレーショ
ンです。
VCC
D SET Q
U3
HC74D
U1
QN
RST
QN
RST
U1-QN
図(a)
13-9
HC74D
U2
D SET Q
U1-CLK
U1-Q
U2-QN
U2-Q
file: D-FF_4Counter.sxsch
図(b)
JK 型 FF による４進カウンタ
図(a)は、JK フリップ・フロップ回路を使用した 4 進カウンタの動作シミュレーショ
ンです。
VCC
J
U2
SET
U1
JK_FlipFlop
Q
J
QN
K
SET
U3
JK_FlipFlop
Q
U1-CLK
K
RST
U3-CLK
図(a)
QN
RST
U3-Q
file: JK_FF_4Counter.sxsch
Ⓒ2012
Cdtlab
図(b)
114
シミュレーション回路事例集（1）
13-10
2012-8
JK 型 FF による 10 進カウンタ
図(a)は、JK フリップ・フロップ回路を使用した非同期式 10 進カウンタの動作シミュレ
ーションです。
VCC
U2
J
Q
K
QN
U1-CLK
U1
HC73
RST
J
Q
K
QN
U3
HC73
RST
J
Q
K
QN
U4
HC73
J
Q
K
QN
RST
U5
HC73
RST
U3-K
U3-CLK
U4-CLK
U4-Q
U5-Q
NAND_4
U6
file: JK_FF_10Counter.sxsch
図(a)
13-11
図(b)
JK 型 FF による同期式 10 進カウンタ
図(a)は、JK フリップ・フロップ回路を使用した同期式 10 進カウンタの動作シミュレー
ションです。
HC11D
U9-OUT
HC08D
HC08D
HC11D
U6
U7
U8
U9
VCC
U2
J
Q
K
QN
U1-CLK
U1
HC73
J
Q
K
QN
RST
U3
HC73
RST
U1-Q
Q
K
QN
U4
HC73
RST
U3-Q
図(a)
file: JK_FF_Sync10Counter.sxsch
Ⓒ2012
J
Cdtlab
J
Q
K
QN
U5
HC73
RST
U4-Q
U5-Q
115
シミュレーション回路事例集（1）
13-12
2012-8
シフトレジスタ
図(a)は、Ｄ型フリップ・フロップを使用した、シフトレジスタのシミュレーションです。
VCC
U1-D
V1
D SET Q
LS74
U1
D SET Q
QN
RST
LS74
U3
D SET Q
QN
RST
LS74
U4
D SET Q
QN
RST
LS74
U5
D SET Q
QN
RST
LS74
U2
QN
RST
D SET Q
LS74
U6
QN
RST
D SET Q
LS74
U7
QN
RST
D SET Q
LS74
U8
QN
RST
U4-CLK
5 Pulse(0 5 0 250n 250n 25u 50u)
V2
U1-QN
U3-QN
U4-QN
図(a)シフトレジスタ
file: D-FF_Shift register.sxsch
Ⓒ2012
Cdtlab
U5-QN
U2-QN
U6-QN
U7-QN
U8-QN
116
シミュレーション回路事例集（1）
13-13
2012-8
8 ビット A-D 変換回路
図(a)は、サンプリング・ホールド回路を持った A-D 変換回路動作のシミュレーションです。
図(b)のように、スイッチ S1 でサンプリングされた電圧は、コンデンサ C1 に蓄積され
A-D の変換時間維持される。
ADC_8
U1
S1
S1-N
V1
100
U1-In
R1
U1-Clock
C1
10n
U2
In
D0
D1
D2
D3
D4
D5
D6
D7
Data_Valid
U1-D0
U1-D1
U1-D2
U1-D3
U1-D4
U1-D5
U1-D6
U1-D7
U1-Data_Valid
S1-CP
V2
(a)
file: S-H&ADC.sxsch
サンルプリング
A-D 開始
A-D 出力
A-D 変換クロック
A-D パラレル出力
サンプル＆ホールド電圧
V1 アナログ入力
V2 サンプリング・パルス
(b)A-D 変換回路の動作
Ⓒ2012
Cdtlab
117
シミュレーション回路事例集（1）
13-14
2012-8
１ビットΔΣ型 A-D 変換回路
図(a)は、１ビットΔΣ型 A-D
VCC
20p IC=0
V1-pos
V1
5
V2
変換回路の動作をシミュレーシ
C1
50k
X1
R2
U1-In
U1-D
D
50k
LAP1
1E6
R1
SET
HC74D
U1
ョンする回路です。
Q
QN
2
V3
LT1720
RST
U3
U1-CLK
BesselLP(5, 20k)
LAP2
2
V4
S1
図(b)は、図(a)で直流電圧を入
U2-OUT
S2
2
V5
力したときの１ビット DAC、積
図(a)
分出力、AD 出力の波形です。
file: 1bitΔΣ＿ＡＤＣ(1).sxsch
(A)入力電圧=-1.8V
(B)入力電圧=0V
(C)入力電圧=+1.8V
A-D out
積分波形
1BitD-A out
入力信号
図(b)
13-15
１ビットΔΣ型 A-D 変調器
図(e)は、交流信号（正弦波）を 1 ビットΔΣA-D 変調器のシミュレーションをしたもの
VCC
20p IC=0
V1-pos
V1
50k
LPF 出力
5
V2
C1
X1
R2
U1-In
D
50k
R1
LAP1
1E6
2
V3
LT1720
U3
SET
HC74D
U1
U1-Q
Q
QN
U1-CLK
A/D 出力
RST
BesselLP(5, 20k)
LAP2
2
V4
Probe2-NODE
S1
積分波形
S2
2
V5
入力信号
図(a)
file: 1bitΔΣ＿ＡＤＣ(2).sxsch
図(b)
で、出力にはデジテタル・フィルタの代わりにアナログ・ローパス・フィルタ（LPF）を
通してアナログ信号に戻し確認している。図の LPF 出力ように１ビット A-D 変換器を使用
しても、高い分解能があることがわかる。
Ⓒ2012
Cdtlab
118
シミュレーション回路事例集（1）
13-16
2012-8
4 ビット電圧加算モード型 DAC
図(a)は、4 ビット電圧加算モード型 DAC の動作をシミュレーションしたものですが、ア
ナログ・スイッチは使わずバイナリ・カウンタ出力の電圧をそのまま基準電圧としてシミ
ュレーションを行っている。
2k
R1
R3
2k
R2
1K
R5
1K
2k
R4
1
LAP1
R7
1K
2k
R6
Probe1-NODE
2k
R8
U1-D2
U1-D3
U1-D1
D0
D1
D2
D3
U1-D0
U1
Counter_4
U1-Clock
5 Pulse(0 4 0 500n 500n 50u 100u)
V1
図(a)
4 ビット電圧加算モード型 DAC
file: 4bits_DA.sxsch
図(b)
13-17
PWM 信号変換の原理
図(a)は、三角波による PWM 回路の基本回路であり、三角波の基準信号と入力電圧をコ
ンパレータで比較することで PWM 信号が得ている。この三角波の周波数がスイッチング
周波数となる。
5
V3
X1-inp
5 AC 1 0 Sine(0 1 1k 0 0)
V1
X1
X1-out
X1-inn
LT1720
V2
5
V4
図(a)
file: PWM_Generator.sxsch
図(b)
Ⓒ2012
Cdtlab
119
シミュレーション回路事例集（1）
13-18
2012-8
PWM 信号変換回路
(D)
5
V3
X1-inp
V1
1
LAP1
X1
X1-out
40u
28u
L1
X1-inn
V2
(C)
Probe4-NODE
L2
C1
620n
LT1720
C2
150n
10
R1
5
V4
(B)
図(a)PWM 信号変換回路
(A)
file: PWM_Generator(2).sxsch
図(b)
図(a)は、PWM 出力の後に、４次バターワース LPF を通した構成をシミュレーションし
たものです。
出力波形(D)は、PWM 出力をロー・パス・フィルタ（LPF）を通した波形であり、PWM
出力の平均化したものは入力信号(A)と同じであることがわかる。
(D)
(C)
(B)
(A)
図(d) LPF 前(下図)、LPF 後(上図)
図(c) 図(b)ｼﾐｭﾚｰｼｮﾝ波形の拡大
図(c)は、図(a)のシミュレーション波形の時間軸を拡大したものである。また図(d)は LPF
の入力前と後のスペクトラムであり、スイッチング周波数及び高調波成分が 40dB 以上減衰
していることがわかる。
Ⓒ2012
Cdtlab
120
シミュレーション回路事例集（1）
13-19
2012-8
自励型 PWM 回路
図(a)は、積分回路とヒステリシス・コンパレータによる帰還回路による発振回路を入力
電圧で変調するもので、自励発振型 PWM 回路と呼ばれている。
10k
1n
R3
10k
+Vcc
LT1122
V3-pos
+Vcc
R4
C1
-Vcc
3.3k
X1-out
R2
5 AC 1 0 Sine(0 2 1k 0 0)
V3
3.3k
12
V1
X2
X2-out
R1
X1
12
V2
LT1122
+Vcc
-Vcc
-Vcc
図(a)
file: PWM_Self.sxsch
図(b)
図(c)は、シミュレーション波形の時間軸を拡大して入力電圧による PWM 波形を見たもの
です。
(A)入力電圧=-2V
(B)入力電圧=0V
図(c) 図(b)ｼﾐｭﾚｰｼｮﾝ波形の拡大
Ⓒ2012
Cdtlab
(C)入力電圧=+2V
121
シミュレーション回路事例集（1）
CDTLab
(Circuit Design Technology Laboratory)
http://www.cdtlab.jp
Ⓒ2012
Cdtlab
2012-8

Download Report