MSM7664

FJDL7664-02
1電子デバイス
MSM7664
作成：
2001 年４月
前回作成：2001 年 2 月
NTSC/PAL ディジタルビデオデコーダ
■ 概要
MSM7664 は、NTSC または PAL 方式のアナログビデオ信号を ITU-R 勧告 BT601 に準拠した YCbCr 及び
RGB のデジタルデータにデコードする LSI です。
2 チャンネルの AD コンバータを内蔵しており、入力ビデオ信号はコンポジットビデオ信号とＳビデオ信号に対
応しています。なおコンポジットビデオ信号はアダプティブフィルタ 2 次元 Y/C 分離回路を介して YCbCr 及び
RGB デジタルデータに変換します。
アナログビデオ信号はピクセル周波数、またはピクセル周波数の 2 倍のクロックでサンプリング可能で、2 倍サ
ンプリング対応にデシメーションフィルタを内蔵しています。入力信号同期は内部同期処理により同期、カラー
バーストの高速ロックが可能です。また出力フォーマット回路に FIFO を内蔵しており、非標準信号に対してもジ
ッターフリーの出力を得られます。
MSM7664 は MSM7662 のバージョンアップ版であり、弱電界のデコードの同期安定性や PAL のデコード画質、
同期の安定性が優れています。なお一部レジスタが追加されていますが、電気的特性はほとんど同一であり、
さらにピンコンパチブルのため置き換えて使用する事が出来ます。
■ 応用例
入力信号の同期、カラーバーストの高速ロックが可能となっています。
FIFO を内蔵しており、出力ジッターフリーのデータが得られるため、各種の画像処理用途で使用することが出
来ます。
PAL モードにおいても NTSC モードと同等の YC 分離特性を実現させており、PAL モードにおけるアプリケー
ションに最適です。
出力モードとして 8 bit（YCbCr）、16 bit（8-bit Y + 8-bit CbCr）、24 bit（RGB）を選択できるため受け側の装置に
多種の選択が可能です。
（監視システム、デジタル画像記憶装置、デジタル TV、画像処理装置、画像通信装置 etc.）
■ 特長
（♦: MSM7662 からの新機能）
• 入力アナログ信号
NTSC/PAL 方式コンポジットビデオ信号および S-Video 信号
• アナログ信号が最大コンポジット 5 入力又は、S-Video 2 入力＋コンポジット 2 入力が接続可能（外部端
子又は、内部レジスタにて切り替え）
• クランプ回路/ビデオ AMP 内蔵
• 2 チャンネル　8 bit AD コンバータ内蔵
• 4 つの出力インタフェースを選択可能
・ITU-RBT.656（条件あり）
・8 bit（YCbCr）
: 8 bit（YCbCr）　YCbCr = 4:2:2/YCbCr = 4:1:1（限定）
・16 bit（YCbCr）
: 8 bit（Y）+ 8 bit（CbCr）　YCbCr = 4:2:2/YCbCr = 4:1:1（限定）
・24 bit RGB
: 8 bit（R）+ 8 bit（G）+ 8 bit（B）
♦ バーストロック高速化を実現
♦ 適応型くし型フィルタによる 2 次元 Y/C 分離（S ビデオ信号入力時スルー）
NTSC 方式
: 3 ライン or 2 ライン/PAL 方式: 2 ライン（適応遷移方式）
♦ 垂直色差フィルタ搭載（未使用時スルー可）
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MSM7664
• データ入出力同期方式が選択可能
内部 FIFO モード（FIFO-1, FIFO-2）、外部フィールドメモリモード（FM-1, FM-2）の 4 つの同期モードが
選択可能（通常 FIFO-1 を選択）
• 対応ピクセル周波数（標準/倍速）
・13.5 MHz（13.5/27 MHz）
: NTSC/PAL ITU-RBT.601
・12.272727 MHz（12.272727/24.545454 MHz） : NTSC Square pixel
・14.31818 MHz（14.31818/28.63636 MHz）
: NTSC 4 Fsc
・14.75 MHz（14.75/29.5 MHz）
: PAL Square Pixel
♦ VBI 期間内のデータ（クローズドキャプション、CGMS、WSS、マクロヴィジョン AGC 及び疑似パルス）の
認識及び I2C-bus からのリード機能（ITU-RBT.601 モード時のみ）
カラーストライプ検出は、コンポジット信号入力時のみに動作します。
• AGC/ACC 回路内蔵し広範囲の入力レベルに対応
入力レベル範囲: –8～+3.5 db（0.4～1.5 V）
AGC/MGC（固定ゲイン）および ACC/MCC（固定ゲイン）の切替可
• 入力段にデシメーションフィルタを内蔵し、AD コンバータ前段のフィルタを容易化
（倍速入力モード動作時）
• NTSC/PAL 自動認識（ただし ITU-RBT.601 時のみ）
• スリープモードあり
♦ 出力ピン Hi-Z モード
• 多重信号認識機能（文字放送等）
垂直ブランキング期間のデータをスルーで 8 ビット出力
• I2C-bus interface
• 3.3 V 単一電源（I/O 5 V トレランス）
• パッケージ
100 ピンプラスチック TQFP（TQFP100-P-1414-0.50-K）（製品名: MSM7664TB）
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VRT1
VRCL1
SW Matrix
MODE [3:0]
AGC&
AMP
ANALOG
Y ADC
2
CLKX2L
Line Memory
（1kb）x 2
（2Dim. Y/C separate）
Prologue Block
CLKXO
CLKX2O
SCL
SDA
VSYNC_L
VBID Block
U,V-Vertical
Filter
Line memory
（1kb）x 2
SLEEP
SCAN TEST [2:0]
Test Control Logic
Chrominance Block
（ACC or MCC+ LPF）
Luminance Block
DIGITAL
（AGC or MGC + LPF）
Output
Formatter
（640 w）
x 24 b
FIFO
Epilogue
Block
8 bit（R）
8 bit（G）
8 bit（B）
8 bit（Y）
8 bit（CbCr）
ITU-656
&
8 bit
（YCbCr）
STATUS3
STATUS2
STATUS1
ODD/EVEN
VVALID
HVALID
Synchronization Block
HSYNC_L
PLLSEL
CLKSEL
RESET_L
I C-bus Control Logic
Decimation
filter
ADIN1
AMPOUT1
CLPOUT1
VRB1
VIN1
VIN2
VIN3
C ADC
AGC&
AMP
ANALOG
Decimation
n filter
VIN4
VIN5
VIN6
VRB2
CLPOUT2
AMPOUT2
ADIN2
VRT2
INS [2:0] GAINS [2:0]
B [7:0]
C [7:0]
（R [7:0]）
Y [7:0]
（G [7:0]）
M [2:1]
M [7:4]
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■ ブロック図
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■ 端子接続（上面図）
DAVDD
1
VRT2
VIN6
2
VIN5
AVDD
AGND
ADIN2
AMPOUT2
CLPOUT2
VRB2
AGND
4
AGND
VRB1
CLPOUT1
AMPOUT1
ADIN1
12
VRCL1
AGND
AVDD
VIN4
VIN3
VIN2
VIN1
VRT1
DAVDD
17
76
77
78
79
80
81
STATUS1
STATUS2
STATUS3
CLKX2
DVDD
DGND
CLKX2O
CLKXO
82
83
84
85
M [4]
M [5]
M [6]
M [7]
87
86
M [3]
88
89
90
91
DVDD
DGND
M [0]
M [1]
M [2]
92
93
94
97
95
INS [1]
INS [2]
GAINS [0]
GAINS [1]
GAINS [2]
98
96
DAGND
INS [0]
99
100
100 ピンプラスチック TQFP
75
74
3
73
72
5
71
6
70
7
69
8
68
9
67
10
66
11
65
64
13
63
14
62
15
61
16
60
59
18
58
19
57
20
56
21
55
22
54
23
53
24
52
25
C [3]
C [4]
C [5]
C [6]
C [7]
DGND
DVDD
Y [0]
Y [1]
Y [2]
Y [3]
Y [4]
Y [5]
Y [6]
Y [7]
DVDD
DGND
50
49
48
47
46
45
44
43
42
41
VVALID
HVALID
ODD/EVEN
C [0]
C [1]
C [2]
CLKSEL
B [7]
B [6]
B [5]
B [4]
B [3]
B [2]
B [1]
B [0]
38
DGND
SCL
SDA
PLLSEL
40
37
DVDD
39
36
35
34
33
32
31
30
29
28
27
26
DAGND
MODE [0]
MODE [1]
MODE [2]
MODE [3]
SCAN
TEST [2]
TEST [1]
TEST [0]
SLEEP
RESET_L
51
HSYNC_L
VSYNC_L
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MSM7664
■ 端子説明
ピン番号
端子名
I/O
1
DAVDD
—
AD 部電源
説明
2
VRT2
O
S-Video のクロマ信号用 AD コンバータの基準電圧（high 側）
3
VIN6
I
S-Video2 のクロマ信号（C-2）入力
未使用時オープン又は AGND 接続
4
VIN5
I
Composite-5 又は S-Video1 のクロマ信号（C-1）入力
未使用時オープン又は AGND 接続
5
AVDD
—
アナログ部電源
6
AGND
—
アナログ部グランド
7
ADIN2
I
S-Video のクロマ信号用 AD コンバータ入力
8
AMPOUT2
O
S-Video のクロマ信号アンプ出力
未使用時オープン又は AGND 接続
9
CLPOUT2
O
S-Video のクロマ信号クランプ電圧出力
10
VRB2
O
S-Video のクロマ信号用 AD コンバータの基準電圧（low 側）
11
AGND
—
アナログ部グランド
12
AGND
—
アナログ部グランド
13
VRB1
O
Composite 又は S-Video（輝度信号）用 AD コンバータの基準電圧
（low 側）
14
CLPOUT1
O
Composite 又は S-Video（輝度信号）クランプ電圧出力
15
AMPOUT1
O
Composite 又は S-Video（輝度信号）アンプ出力
16
ADIN1
I
Composite 又は S-Video（輝度信号）用 AD コンバータ入力
17
VRCL1
I
Composite 又は S-Video（輝度信号）クランプ電圧入力
18
AGND
—
アナログ部グランド
19
AVDD
—
アナログ部電源
20
VIN4
I
Composite-4 入力
未使用時オープン又は AGND 接続
21
VIN3
I
Composite-3 入力
未使用時オープン又は AGND 接続
22
VIN2
I
Composite-2 又は S-Video2 の輝度信号（Y-2）入力
未使用時オープン又は AGND 接続
23
VIN1
I
Composite-1 又は S-Video1 の輝度信号（Y-1）入力
未使用時オープン又は AGND 接続
24
VRT1
O
Composite 又は S-Video（輝度信号）用 AD コンバータの
25
DAVDD
—
AD 部電源
26
DAGND
—
AD 部グランド
基準電圧（high 側）
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1電子デバイス
MSM7664
ピン番号
端子名
I/O
27
MODE [0]
I
28
MODE [1]
29
MODE [2]
30
MODE [3]
説明
外部設定モード時の入出力切替入力（内部抵抗プルダウン）
内部/外部端子切替はレジスタ MRA [0]で行います。
レジスタ MRA [0]のデフォルトは外部端子モードです。
MODE [3:2]　出力モード選択
00: ITU-R BT.656（8 bitYCbCr SAV、EAV、blank 処理あり）
01: 8 bit（YCbCr）
10: 16 bit（YCbCr）（ITU-RBT.601）
11: 24 bit RGB
MODE [1] 入力モード選択
0: NTSC/1: PAL
レジスタ MRC [7]設定が NTSC/PAL 自動認識の時に ITU-RBT.601
の信号を入力した場合は無効となります。
MODE [0]
入力モード選択
0: ITU-RBT.601/1: Square Pixel
NTSC 4 Fsc 設定はレジスタ設定 MRA [3:1]でのみ設定可能
31
SCAN
I
使用しません。オープン or “0”固定（内部抵抗プルダウン）
32
TEST [2]
I
使用しません。オープン or “0”固定（内部抵抗プルダウン）
33
TEST [1]
I
使用しません。オープン or “0”固定（内部抵抗プルダウン）
34
TEST [0]
I
使用しません。オープン or “0”固定（内部抵抗プルダウン）
35
SLEEP
I
0: 通常動作/1: スリープ動作
36
RESET_L
I
リセット入力（アクティブ“L”）
電源投入後はリセットを行って下さい。
デジタル部電源
37
DVDD
—
38
DGND
—
39
SCL
I
40
SDA
I/O
41
PLLSEL
I
使用しません。オープン or “0”固定（内部抵抗プルダウン）
42
CLKSEL
I
クロック選択入力端子（内部抵抗プルダウン）
デジタル部グランド
I2C バスクロック入力
I2C バスデータ入出力端子
0: 倍速入力モード/1: 通常入力モード
倍速入力モード使用時はシステムクロックに倍の周波数を入力して下
さい。
43～50
B [7～0]
O
データ出力
B [7]: MSB、B [0]: LSB
RGB 出力モード時: B 8 bit データ出力
RGB 出力モード以外は Hi-Z となります。
出力モードの設定は端子 27-28 pin 又はレジスタ MRA [7:6]で行いま
す。
51
DGND
—
デジタル部グランド
52
DVDD
—
デジタル部電源
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FJDL7664-02
1電子デバイス
MSM7664
ピン番号
端子名
I/O
53～60
Y [7～0]
O
説明
データ出力
Y [7]: MSB、Y [0]: LSB
ITU-RBT.656 出力モード時
: YCbCr 8 bit データ出力
8 bit（YCbCr）出力モード時
: YCbCr 8 bit データ出力
16 bit（YCbCr）出力モード時 : Y 8 bit データ出力
24 bit RGB 出力モード時
: G 8 bit データ出力
出力モードの設定は端子 27-28pin 又はレジスタ MRA [7：6]で行いま
す。
61
DVDD
—
デジタル部電源
62
DGND
—
デジタル部グランド
63～70
C [7～0]
O
データ出力
C [7]: MSB, C [0]: LSB
ITU-RBT.656 出力モード時
: Hi-Z
8 bit（YCbCr）出力モード時
: Hi-Z
16 bit（YCbCr）出力モード時 : CbCr 8 bit データ出力
24 bit RGB 出力モード時
: R 8 bit データ出力
出力モードの設定は端子 27-28 pin 又はレジスタ MRA [7：6]で行いま
す。
71
ODD/EVEN
O
フィールド表示出力
奇数フィールドの場合“H”を出力
72
HVALID
O
水平有効画素タイミング出力
有効区間の場合“H”を出力
73
VVALID
O
垂直有効ラインタイミング出力
有効区間の場合“H”を出力
74
VSYNC_L
O
垂直同期信号（V シンク）出力
75
HSYNC_L
O
水平同期信号（H シンク）出力
76
CLKXO
O
ピクセルクロック出力
倍速入力モード時（42 pin “0”）:
システムクロックの 1/2 周波数を出力
通常入力モード時（42 pin “1”）:
システムクロックと同じ周波数を出力
77
CLKX2O
O
システムクロック出力
システムクロック入力が直接出力されます。
78
DGND
—
79
DVDD
—
80
CLKX2
I
デジタル部グランド
デジタル部電源
システムクロック入力（動作モードにより選択）
通常入力モード
NTSC ITU-RBT.601 13.5 MHz
倍速入力モード
27 MHz
NTSC Square Pixel
12.272727 MHz 24.545454 MHz
NTSC 4 Fsc
14.31818 MHz
28.63636 MHz
PAL ITU-RBT.601
13.5 MHz
27 MHz
PAL Square Pixel
14.75 MHz
29.5 MHz
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FJDL7664-02
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MSM7664
ピン番号
端子名
I/O
81
STATUS [3]
O
説明
Status 信号出力
内部レジスタ OMR [0]により選択
OMR [0]: 0 FIFO オーバーフロー検出出力（デフォルト）
0: 非検出/1: 検出
OMR [0]: 1 CSYNC 出力
82
STATUS [2]
O
Status 信号出力
内部レジスタ OMR [1]により選択
OMR [1]: 0 NTSC-PAL 識別出力（デフォルト）
0: NTSC/1: PAL
OMR [1]: 1 HLOCK 同期検出出力
0: 非検出/1: 検出
83
STATUS [1]
O
Status 信号出力
未定義
84
M [7]
O
フィールドメモリ制御信号; RE　出力
85
M [6]
O
フィールドメモリ制御信号; WE　出力
86
M [5]
O
フィールドメモリ制御信号; RSTR　出力
87
M [4]
O
フィールドメモリ制御信号; RSTW　出力
88
M [3]
O
テスト出力端子　通常“L”出力
89
M [2]
I
I2C バス用スレーブアドレス選択
“0”: 1000001X
“1”: 1000011X　（内部プル抵抗なし）
90
M [1]
I
アナログ部ゲイン値（MGC）及び入力端子設定の
外部端子/レジスタ切替入力（内部プル抵抗なし）
“0”
: 外部端子モード
ゲイン値設定: 94～96 ピン GAINS [2:0]使用
入力端子設定: 97～99 ピン INS [2:0]使用
“1”
: レジスタモード
ゲイン値設定: レジスタ ADC2 [6:4]
入力端子設定: レジスタ ADC1 [2:0]
外部端子モード設定時は内部レジスタ設定は無効
91
M [0]
I
外部フィールドメモリ制御信号の出力選択
フィールドメモリを使用しない場合は“0”を設定して下さい。
“0”
: M [7:4]出力を無効にする。
“1”
: M [7:4]出力を有効にする。
92
DGND
—
デジタル部グランド
93
DVDD
—
デジタル部電源
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FJDL7664-02
1電子デバイス
MSM7664
ピン番号
端子名
I/O
94
GAINS [2]
I
95
GAINS [1]
96
GAINS [0]
説明
外部設定モード時の AMP gain 切替設定入力
外部端子モード: 90 ピン M [1] = “0”
（内部抵抗プルダウン）
GAINS [2:0]
97
INS [2]
98
INS [1]
99
INS [0]
I
ゲイン値（x 倍）
[000]
1.00
[001]
1.35
[010]
1.75
[011]
2.30
[100]
3.00
[101]
3.80
[110]
5.00
[111]
未定義
外部設定モード時の入力端子の切替設定入力
外部端子モード: 90 ピン M [1] = “0”
（内部抵抗プルダウン）
INS [2:0]
入力端子
[000]
VIN1（23 pin） Composite-1
[001]
VIN2（22 pin） Composite-2
[010]
VIN3（21 pin） Composite-3
[011]
VIN4（20 pin） Composite-4
[100]
VIN5（4 pin）
[101]
VIN1（23 pin） Y-1
VIN5（4 pin）
[110]
100
DAGND
—
C-1
VIN2（22 pin） Y-2
VIN6（3 pin）
[111]
Composite-5
C-2
設定不可（ADC が SLEEP モードとなる）
AD 部グランド
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MSM7664
■ 絶対最大定格
項目
記号
条件
定格値
単位
VDD
Ta = 25°C
–0.3～4.5
V
入力電圧
VI
VDD = 3.3 V
–0.3～5.5
V
消費電力
Pw
—
1
W
保存温度
TSTG
—
–55～150
°C
電源電圧
■ 推奨動作条件
項目
記号
条件
Min.
Typ.
Max.
単位
電源電圧
VDD
—
3.0
3.3
3.45
V
電源電圧
GND
—
—
0
—
V
デジタル
VIH1
—
2.2
—
VDD（*2）
V
VIH2（*1）
—
0.8 VDD
—
VDD（*2）
V
VIL
—
0
—
0.8
V
VAIN
SYNC tip to
white peak
level
0.8
—
1.1
VP-P
Ta
—
0
—
70
°C
“H”レベル
入力電圧
デジタル
“L”レベル
入力電圧
アナログビデオ
信号入力
動作温度範囲
*1: CLKSEL, SDA, CLKXO
*2: 入力電圧は 5 V トレランスとなっているため 5 V を入力しても問題ありません。
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MSM7664
■ 電気的特性
● 直流特性
（Ta = 0～+70°C, VDD（DVDD, ADVDD, AVDD）= 3.0～3.45 V）
項目
記号
条件
Min.
Typ.
Max.
単位
0.7 VDD
—
VDD
V
0
—
0.4
V
–10
—
10
20
—
250
–10
—
10
IOH = –4 mA
（*1）
“H”レベル出力電圧
“L”レベル出力電圧
VOH
VOL
IOH = –6 mA
（*2）
IOL = 4 mA
（*1）
IOL = 6 mA
（*2）
VI = GND～
VDD
入力リーク電流
II
Rpull-down
= 50 kΩ
µA
（*3）
出力リーク電流
IO
VI = GND～
VDD
SDA 出力電圧
SDAVL
IOL = 4 mA
0
—
0.4
V
SDA 出力電流
SDAIO
—
3
—
—
mA
µA
*1: HSYNC_L, VSYNC_L, SYSSEL, C [7:0], B [7:0], ODD, VVALID, HVALID, CLKXO, HSY,
M [7:0]
*2: Y [7:0], CLKX2O
*3: MODE [3:0] SCAN, TEST [2:0], PLLSEL, CLKSEL, GAINS [2:0], INS [2:0]
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MSM7664
● 直流特性（アナログ部）
（Ta = 0～+70°C, VDD（DVDD, ADVDD, AVDD）= 3.0～3.45 V, GND = 0 V）
項目
記号
条件
Min.
Typ.
Max.
単位
AMPOUT 出力電圧
VOAMP
ro = 300 Ω
0.3
—
2.4
V
CLPOUT 出力電圧
VOCLP
ro = 5 kΩ
0.2
—
1.6
V
1.95
2.3
2.5
V
0.15
0.3
0.4
V
Vrb
—
Vrt
V
0.4
—
1.3
VP-P
5
—
30
µA
VRT 出力電圧
VRT
VRB 出力電圧
VRB
ADIN
VIADIN
VIN
VIVIN
入力電流
IIVIN
VRB-VBT 間
10 kΩ
VRB-VBT 間
10 kΩ
—
C
Coupling
VI = 1.5 V
● 直流特性
（Ta = 0～+70°C, VDD（DVDD, ADVDD, AVDD）= 3.0～3.45 V, GND = 0 V）
項目
記号
条件
Min.
Typ.
Max.
120
190
260
120
200
275
0
—
5
単位
AD1 on
電源電流（動作時）
ID1
AD2 off
CLKX2 =
mA
27 MHx
AD1 on
電源電流（動作時）
ID2
AD2 on
CLKX2 =
mA
27 MHx
電源電流（静止時）
IDOFF
VI = 1.5 V
mA
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FJDL7664-02
1電子デバイス
MSM7664
● 交流特性（2 倍速モード）
（Ta = 0～+70°C, VDD（DVDD, ADVDD, AVDD）= 3.0～3.45 V, GND = 0 V）
項目
CLKX2 Cycle
Frequency
記号
1/tCLKX2
条件
Min.
ITU-RBT.601
—
27.0
—
MHz
NTSC 4 Fsc
—
28.63636
—
MHz
NTSC Square
Pixel
—
24.545454
—
MHz
PAL Square
Pixel
—
29.5
—
MHz
Typ.
Max.
単位
CLKX2 Duty
tD_D2
—
45
—
55
%
Output Data Delay
Time1（*）
tOD21
CLKSEL: L
7（5）
—
26（24）
ns
Output Data Delay
Time2（*）
tOD22
CLKSEL: L
6（4）
—
22（20）
ns
Output Data Delay
Time3（*）
tOD23
CLKSEL: L
7（5）
—
30（28）
ns
Output Data Delay
Time1x1（*）
tODX21
CLKSEL: L
2
—
8
ns
Output Data Delay
Time1x2（*）
tODX22
CLKSEL: L
1
—
5
ns
Output Data Delay
Time1x3（*）
tODX23
CLKSEL: L
2
—
10
ns
Output Data Delay
Time2x1（*）
tOD2X21
CLKSEL: L
3（1）
—
11（9）
ns
Output Data Delay
Time2x2（*）
tOD2X22
CLKSEL: L
2（1）
—
9（7）
ns
Output Data Delay
Time2x3（*）
tOD2X23
CLKSEL: L
3（1）
—
13（11）
ns
tCXD21
CLKSEL: L
5
—
20
ns
tCXD22
CLKSEL: L
4
—
17
ns
200
—
—
ns
100
—
—
ns
200
—
—
ns
Output Clock Delay
Time（*）
（CLKX2-CLKXO）
Output Clock Delay
Time（*）
（CLKX2-CLKX2O）
SCL Clock Cycle
Time
tC_SCL
Low Level Cycle
tL_SCL
RESET_L width
tRST_W
Rpull_up =
4.7 kΩ
Rpull_up =
4.7 kΩ
—
（*）出力負荷 40 pF
（）内の Time は Y 端子からの 8 bit YCbCr フォーマットデータ出力時。
クロック周波数精度は±100 ppm 以内を使用してください。
現状の値は暫定値です。
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FJDL7664-02
1電子デバイス
MSM7664
● 交流特性（1 倍速モード）
（Ta = 0～+70°C, VDD（DVDD, ADVDD, AVDD）= 3.0～3.45 V, GND = 0 V）
項目
CLKX2 Cycle
Frequency
記号
1/tCLKX2
条件
Min.
ITU-RBT.601
—
13.5
—
MHz
NTSC 4 Fsc
—
14.31818
—
MHz
NTSC Square
Pixel
—
12.272727
—
MHz
PAL Square
Pixel
—
14.75
—
MHz
Typ.
Max.
単位
CLKX2 duty
tD_D1
CLKSEL: H
40
—
60
%
Output Data Delay
Time1（*）
tOD11
CLKSEL: H
8
—
26
ns
Output Data Delay
Time2（*）
tOD12
CLKSEL: H
7
—
22
ns
Output Data Delay
Time2（*）
tOD13
CLKSEL: H
8
—
30
ns
Output Data Delay
Time1x1（*）
tODX11
CLKSEL: H
2
—
8
ns
Output Data Delay
Time1x2（*）
tODX12
CLKSEL: H
1
—
5
ns
Output Data Delay
Time1x3（*）
tODX13
CLKSEL: H
2
—
12
ns
Output Data Delay
Time2x1（*）
tOD2X11
CLKSEL: H
3
—
11
ns
Output Data Delay
Time2x2（*）
tOD2X12
CLKSEL: H
2
—
8
ns
Output Data Delay
Time2x3（*）
tOD2X13
CLKSEL: H
3
—
15
ns
tCXD11
CLKSEL: H
6
—
20
ns
tCXD12
CLKSEL: H
5
—
17
ns
200
—
—
ns
100
—
—
ns
200
—
—
ns
Output Clock Delay
Time（*）
（CLKX2-CLKXO）
Output Clock Delay
Time（*）
（CLKX2-CLKX2O）
SCL Clock Cycle
Time
tC_SC1
Low Level Cycle
tL_SC1
RESET_L width
tRST_W
Rpull_up =
4.7 kΩ
Rpull_up =
4.7 kΩ
—
（*）出力負荷 40 pF
クロック周波数は±100 ppm 以内を使用してください。
現状の値は暫定値です。
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FJDL7664-02
1電子デバイス
MSM7664
■ 入出力タイミング
CLKSEL: H
CLKSEL: L
tCLKX1
tCLKX2
CLKX2
tCXD22
tCXD21
CLKX2O
tCXD21
tCXD11
CLKXO
tOD21
tOD11
Y [7:0], C [7:0],
B [7:0]
HVALID,
VVALID,
ODD
HSYNC_L,
VSYNC_L
STATUS [3:1],
M [7:4]
tOD2X11
tOD2X21
tODX21
tODX11
tOD12
tOD22
tOD2X12
tOD2X22
tODX22
tODX12
tOD13
tOD23
tOD2X13
tOD2X23
tODX23
tODX13
● データディレイ（標準信号入力時）
Analog Video In
Data delay
Blank delay
Decoder output
Blank
Active Data
T = 1 ピクセルレート、α = FIFO による吸収差
VIDEO MODE
NTSC
入力信号
FIFO/FM モード
遅延量
Composite
FIFO-1
1H + 358T ±α
NTSC
Composite
FM
1H + 358T
PAL
Composite
FIFO-1
1H + 358T ±α
PAL
Composite
FM
1H + 358T
NTSC, PAL
S-Video
FIFO-1
358T ±α
NTSC, PAL
S-Video
FM
358T
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FJDL7664-02
1電子デバイス
MSM7664
データ遅延、ブランク遅延は同じです。1H はサンプリングモードで異なります。
信号の状態によっては数値（T の値）は変動する場合があります。
FIFO モード時は出力周期を固定するため、遅延量が変動します。
PAL モード時に YC 分離を TRAP フィルタで行った場合は 1H は加算されません。
● I2C-bus インタフェース入出力タイミング
以下に I2C-bus インタフェースの基本入出力タイミングを示します。
SDA
MSB
SCL
S
1
2
7
8
Start Condition
Data Line Stable: Data Valid
9
ACK
1
tC_SCL
2
3-8
9
ACK
P
Stop Condition
Change of Data Allowed
I2C バスタイミング
SDA
SCL
tBFU
P
tR
tF
tHD:STA
S
S
P
tHD:STA
tLOW
記号
tHD:DAT
tHIGH
tSU:DAT
tSU:STA
tSU:STO
パラメータ
Min.
Max.
単位
0
100
kHz
fSCL
SCL 周波数
tBUF
バス開放期間
4.7
—
µs
tHD: STA
開始条件ホールドタイム
4.0
—
µs
tLOW
クロック LOW 期間
4.7
—
µs
tHIGH
クロック HIGH 期間
4.0
—
µs
tSU: STA
開始条件セットアップタイム
4.7
—
µs
tHD: DAT
データホールドタイム
300
—
ns
tSU: DAT
データセットアップタイム
250
—
ns
tR
ライン立ち上がりタイム
—
1
µs
tF
ライン立ち下がりタイム
—
300
ns
tSU: STO
停止条件セットアップタイム
4.7
—
µs
I2C バスのタイミングは上記の表に準じますが、実際には表よりも早いスピードで動作します。具体的に
は SCL 周期が 400 kHz 程度まで動作します。その時のホールドタイムおよびセットアップタイムは上記
表の割合に準じてください。
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FJDL7664-02
1電子デバイス
MSM7664
■ 機能説明
● アナログ部
(1) アナログ入力セレクト; コンポジットビデオ信号、S ビデオ信号に対応します。これら入力選択は I2C-bus
によるレジスタ制御または外部端子で切り替えができます。
（端子組合せは下表参照）
コンポジットビデオモードで使用する場合でも端子 INS [2:0]を一旦 S ビデオモード（101）、（110）に設定
してクロックを入力するかリセットを掛けてから再度コンポジットビデオモードに設定し直してください。
(2) クランプ機能; アナログクランプとデジタルパルスクランプができます。
Analog clamp
Analog clamp→digital clamp（ハイブリッド clamp）
digital clamp
ここでペデスタルクランプ設定できるのは digital clamp のみです。
#関連レジスタ MRB [3:2]
(3) AGC アンプ; 入力レベルより AGC 機能が動作します。またマニュアルゲイン設定もできます。
この AGC 機能はアナログ部とデジタル部 2 段階で動作し、出力されるデジタル
復調データは ITU-RBT.601 に準拠したデータとなります。
M [1]端子（90 ピン）の説明を参照して下さい。
#関連レジスタ ADC2 [6:4]
(4) AD コンバータ; 8 bit AD コンバータを 2 個内蔵し、2 倍のピクセル周波数でサンプリングします。
（レジスタ切り替えでピクセル周波数でのサンプリング可）
#関連レジスタ ADC1 [2:0]
アナログ入力条件一覧
入力信号
制御端子
レジスタ
INS [2:0] ADC1 [2:0]
*Composite-1 入力
[000]
[000]
Composite-2 入力
[001]
[001]
Composite-3 入力
[010]
[010]
Composite-4 入力
[011]
[011]
Composite-5 入力
[100]
[100]
S-Video-1 入力
[101]
[101]
S-Video-2 入力
[110]
[110]
全入力オフ
[111]
[111]
空欄; 非選択
端子 M [1]の設定
入力端子
VIN1
VIN2
VIN3
VIN4
ADC 選択
VIN5
VIN6
ON OFF
ON OFF
Composite
ON OFF
Composite
ON OFF
Composite
ON OFF
Composite
ON OFF
Composite
輝度
クロマ
輝度
クロマ
OFF（Sleep）
ON
ON
ON
ON
OFF OFF
* ; LSI リセット後のレジスタのデフォルト設定
“L”: 外部モード、“H”: 内部レジスタモード
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FJDL7664-02
1電子デバイス
MSM7664
マニュアルゲインコントロール（アナログ AMP ゲイン）
ゲイン設定端子
レジスタ
設定ゲイン値
GAINS [2:0]
ADC2 [6:4]
TYP 値（X 倍）
[000]
[000]
1.0
[001]
[001]
1.35
[010]
[010]
1.75
[011]
[011]
2.3
[100]
[100]
3.0
[101]
[101]
3.8
[110]
[110]
5.0
[111]
[111]
未定義
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FJDL7664-02
1電子デバイス
MSM7664
● デコーダ部
• Prologue Block
Prologue Block は、データを入力し Y/C 分離を行うブロックです。
ピクセル周波数に対し 1 倍速（ITU-RBT.601: 13.5 MHz）および 2 倍速（ITU-RBT.601: 27 MHz）の
データを入力することができ、2 倍速の時はデシメータ回路を通しデータを 1 倍速に変換しその後の
処理を行ないます。またデータが 1 倍速の時もしくは 2 倍速でもレジスタ設定を変えることによってデ
シメータ回路をバイパスすることができます。
さらに入力されたデータがコンポジット信号（CVBS）の場合、デフォルトで 2 次元の適応型くし型フィ
ルタを用いて Y/C 分離を行ないます。
ここでは I2C バスを介して以下の動作モードを変更することができます。デフォルトに*を示します。デ
フォルトとはリセットを掛けた時に選択される状態です。
(1)
ビデオ入力モードの選択（関連レジスタ MRC [7]）
NTSC/PAL オートセレクト方式* （ITU-RBT.601 時のみ）
動作モードの選択に依存
動作モードが ITU-RBT.601 の時 1 フィールド当たりのライン数によってビデオ入力モードを自
己設定します。
(2)
動作モードの選択（関連レジスタ MRA [3:1]）
NTSC RBT.601
13.5 MHz*
NTSC Square Pixel 12.272727 MHz
NTSC 4 Fsc
14.31818 MHz
PAL RBT.601
13.5 MHz
PAL Square Pixel 14.75 MHz
倍速クロック入力時も内部処理は 1 倍速動作となります。
(3)
デシメータ回路の通過選択（関連レジスタ MRC [4]）
デシメータ回路を通過*
デシメータ回路をバイパス
倍速動作時のみ適応します。
(4)
Y/C 分離モードの選択（関連レジスタ MRB [1:0]）
適応型コムフィルタを使用*
非適応型コムフィルタを使用
コムフィルタを使用しない。
NTSC の適応型コムフィルタは、連続するライン間の相関を 3 ラインまで判別し、その相関のしかたに
より 3 ラインもしくは 2 ラインのコムフィルタで Y/C 分離を行ないます。
また PAL の適応型コムフィルタの場合は 2 ラインのみで相関を判定し、2 ラインコムとトラップフィルタ
を切り替え Y/C 分離を行います。この時その相関のレベルにより徐々にフィルタを切り替える遷移方
式を採用しています。
非適応型コムフィルタは、常に前後のラインの平均による輝度成分の除去（3 ラインで相関があり）に
よる Y/C 分離を行ないます。（PAL は 2 ラインの平均）
コムフィルタを使用しない時はトラップフィルタによって Y/C 分離が行なわれます。
S ビデオ信号入力時には、これらの Y/C 分離回路はバイパスされます。
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FJDL7664-02
1電子デバイス
MSM7664
なお、このブロックの機能は画像情報として有効なラインの時のみ働き、Ｖブランキング期間中の
CVBS 信号の処理は回避されます。
• Luminance Block
Y/C 分離後の輝度成分を含む信号より同期信号を取り除き、補正を施した上で輝度信号として出力
します。輝度信号出力レベルのゲイン調整機能には AGC(Auto Gain Control)、MGC（Manual Gain
Control）があります。
AGC モードではシンクの深さをリファレンス値と比較することで、輝度レベルの増幅率を決めます。
デフォルトは 40IRE ですが、レジスタによって可変です。入力はシンクチップクランプです。
MGC モードでは、信号の増幅率、ブラックレベルはレジスタ設定により調整可能です。他にゲインを
マニュアル設定する方法として、ペデスタルクランプ（SSEPL [7] = “1”）を使用するモードもあります。
またこのブロックでは以下の動作モードを変更することができます。
(1)
輝度レベルリミッタ使用選択（関連レジスタ LUMC [7]）
使用しない*
使用する
リミッタ使用時、輝度レベルを（16....235）に制限。
(2)
プリフィルタおよびシャープフィルタの使用選択（関連レジスタ LUMC [6]）
使用しない*
使用する
これらのフィルタは輝度成分信号のエッジ強調を行なうためのもので、2 つのフィルタがペアで
動作します。特性は後述のフィルタ特性を参照してください。
(3)
アパーチャバンドパスフィルタ係数を選択（関連レジスタ LUMC [5:4]）
middle range*
high range
(4)
コアリングレンジを選択（関連レジスタ LUMC [3:2]）
off*
±4LSB
±5LSB
±7LSB
(5)
アパーチャ重み係数を選択（関連レジスタ LUMC [1:0]）
0*
0.25
0.75
1.5
コアリング、アパーチャ補性はともに輪郭補正を行なう処理です。
(6)
ピクセル位置補正回路の使用選択（関連レジスタ MRC [6]）
使用しない*
使用する
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FJDL7664-02
1電子デバイス
(7)
MSM7664
AGC ループフィルタの時定数を選択（関連レジスタ AGCLF[7:6]）
slow
収束時間
903 ms
medium
225 ms*
fast
56 ms
MGC mode
0
標準信号入力時に、安定状態から急激に入力ゲインを 50%（–6 dB）にしぼり、その出力が
–1 dB に復帰するまでの設計値です（実際は信号の状態などにより異なります）。
MGC mode; ゲイン設定を次のレジスタ AGCLF [5:0]によりマニュアル設定できます。
MGC mode 使用時はペデスタルクランプは使用できません。（SSELP [7]）
(8)
AGC シンク深さ微調整用パラメータ（関連レジスタ AGCLF [5:0]）
AGC のリファレンスレベルを変化させます。
(9)
シンク除去レベル微調整用パラメータ（関連レジスタ SSEPL [6:0]）
ブラックレベルを調整し、デフォルトではペデスタル位置をブラックレベル（= 16）として出力しま
す。
(10) ペデスタルクランプの選択（関連レジスタ SSEPL [7]）
ペデスタルクランプを使用しない*
ペデスタルクランプを使用する（この時ゲインコントロールは、AGC ループフィルタの時定
数にかかわらず MGC 動作となります）
• Chrominance Block
クロマ信号処理ブロックです。
ここでは以下の動作モードを変更することができます。
(1)
クロマバンドパスフィルタの使用可否を選択（関連レジスタ CHRC [2]）
使用しない*
使用する
(2)
ACC ループフィルタの時定数を選択（関連レジスタ ACCLF [6:5]）
fast2
収束時間
27 ms
medium
424 ms*
fast
106 ms
MCC mode
0
標準信号入力時に、安定状態から急激に入力ゲインを 50%（–6 dB）にしぼり、その出力が
–1 dB に復帰するまでの設計値です（実際は信号の状態などにより異なります）。
MCC mode; ゲイン設定を次のレジスタ ACCLF [4:0]によりマニュアル設定できます。
(3)
ACC リファレンスレベル微調整（関連レジスタ ACCLF [4:0]）
ACC のリファレンスレベルを変化させます。
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FJDL7664-02
1電子デバイス
MSM7664
(4)
バーストレベル微調整用パラメータ（関連レジスタ CHRC [1:0]）
クロマ振幅が有効となるスレッショルドレベル。対カラーバースト比で選択
0.5
0.25*
0.125
off
off; カラーキラー機能をオフします。スチール画デコード時の色抜けが発生する場合などに、
“off”に設定しますと色抜けが減少します。
(5)
カラーキラーモードの選択（関連レジスタ MRB [5]）
オートカラーキラーモード*
強制カラーキラー
(6)
カラーサブキャリア位相微調整用パラメータ（関連レジスタ HUE [7:0]）
HUE コントロール機能です。
(7)
カラー垂直フィルタ（関連レジスタ CHRC [6:4]）
U、V 復調された信号を前後のラインで平均化演算を行います。これにより画像がなめらかに
見える場合があります。
この処理はレジスタにより前後のラインの相関により、平均化処理を行ったり、あるいは行わな
かったり、また全く行わないというモードを選ぶことができます。さらに相関判定のレベルもレジ
スタで変更可能です。
このブロックではまず不要な帯域をカットするためにバンドパスフィルタを通過させ、さらにそのクロマ
レベルを一定に保つために ACC 補正回路を通し UV 復調されます。（フィルタはバイパス可）
またその復調結果が、ある一定のレベルに達しない場合はカラーキラー信号を発生し、ACC ゲイン
を固定します。これはオートカラーキラー制御回路として機能します。
UV 復調結果は、ローパスフィルタを通して色差信号として出力されます。
• Synchronization Block
シンク信号処理ブロックです。チップ出力同期信号および内部で使用する同期信号を作ります。ここ
では各種信号が出力され、以下の動作モードの変更ができます。
(1)
シンクスレッショルドレベル（内部同期）（関連レジスタ STHR [7:0]）
シンク検出レベルを設定します。
(2)
HSY（Horizontal Sync Clamp）信号の微調整（関連レジスタ HSYT [7:4]、HSYT [3:0]、MRB
[3:2]）
2.1 HSY 信号（スタート側）の微調整
2.2 HSY 信号（ストップ側）の微調整
HSY は A/D コンバータに対しシンクチップおよびクランプタイミングを与える信号です。
この信号はデジタルクランプを行うときに使用しますが、外部からは観測することは出来ませ
ん。
(3)
HSYNC_L 信号の微調整（関連レジスタ HSDL [7:0]）
HSYNC_L の出力位置を調整します。
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FJDL7664-02
1電子デバイス
MSM7664
(4)
HVALID 信号の調整（関連レジスタ HVALT [7:4]、HVALT [3:0]）
4.1 HVALID 信号（スタート側）の微調整
4.2 HVALID 信号（ストップ側）の微調整
データ信号のやりとりは HVALID 信号の立ち上がりで行われます。
(5)
VVALID 信号の調整（関連レジスタ VVALT [7:4]、VVALT [3:0]）
5.1 VVALID 信号（スタート側）の微調整
5.2 VVALID 信号（ストップ側）の微調整
(6)
FIFO、Field Memory モードの選択（関連レジスタ MRB [7:6]）
FIFO-1 モード*
; 内部 FIFO により 1H 当たりのピクセル数を標準値設定し出力します。
このモードで VTR の非標準信号にもある程度対応できます。
FIFO-2 モード
; 内部 FIFO により 1H 当たりのピクセル数を入力 H 周期に合わせ一定
ピクセル数に設定し出力します。
FM-1 モード
; SYNC 信号にしたがって、デコード結果をそのまま出力するモードで
す。
ピクセル数管理、ジッター吸収には外部にフィールドメモリ使用が必要
となります。メモリ制御信号は外部で作成してください。
FM-2 モード
; VTR でもかなり乱れた非標準信号対応で外部にフィールドメモリ（2
Mbitx2）を使用することでジッターを吸収しピクセル数を標準値にする
モードです。
同時に M [7:4]からフィールドメモリ制御信号を出力します。
(7)
フィールドメモリ制御信号
FM-2 モードで内部 FIFO を使用せず、外部フィールドメモリ（2 Mbitx2）を使用する場合にフィ
ールドメモリ制御信号が端子 M[7:4]から供給されます。この時、端子 M [0]の設定は“H”にする
必要があります。
• Epilogue Block
Chrominance ブロックからの UV 信号と Luminance ブロックからの Y 信号をコントロールレジスタの設
定により得られる信号に従ったフォーマットで出力します。
このブロックでは、以下のモードの変更ができます。
(1)
出力モードの選択（関連レジスタ MRA [7:6]）
1.1 ITU-RBT.656（SAV、EAV、blank 処理あり）
1.2* 8-bit（YCbCr）出力（2 倍ピクセルクロック）
HSYNC_L、VSYNC_L で同期管理
1.3 16-bit（8-bit Y/8-bit CbCr）（ピクセルクロック）
HSYNC_L、VSYNC_L で同期管理
1.4 24-bit RGB（各 8 bit）
HSYNC_L、VSYNC_L で同期管理
注） 16-bit 出力の場合 MSM7662 と異なり HVALID でデータ制御を行うとき C データは
Cr0 から出力されます。（出力データフォーマット参照）
(2)
同期不良時のブルーバック表示の可否（関連レジスタ MRB [4]）
OFF
ON*
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FJDL7664-02
1電子デバイス
MSM7664
(3)
出力信号 YCbCr の出力フォーマット選択（関連レジスタ MRC [5]）
YCbCr
4:2:2*
YCbCr
4:1:1
色差信号（U, V 成分）は後述の出力フォーマットで C ピンに Cb、Cr データを出力します。
(4)
出力ピンイネーブル選択（関連レジスタ OMR [2]、MISC [1:0]）
ハイインピーダンス
出力イネーブル*
ハイインピーダンスになるピンは設定によって異なります。後述の出力端子制御表を参照して
下さい。
(5)
各種モード検出（関連レジスタ OMR [1:0]）
NTSC/PAL 検出
H シンク同期検出
内部 FIFO オーバーフロー検出
これらの検出信号は精度よく検出できないことがあります。
(6)
出力信号位相コントロール（関連レジスタ OPCY [1:0]、OPCC [1:0]）
Y と C の位相を各々+1～–2 ピクセル調整できます。
• VBID Block
入力された輝度信号から AGC、CC、WSS、CGMS データの検出及び保持を行います。
VBID モジュールは以下の 4 つで構成されており、検出ライン、検出レベルはレジスタの設定により
変更できます。
注)
これらの信号の検出に関しては必ずしも 100%の検出率を満たせません。条件によっては検
出できない場合や誤検出をすることがあります。
(1)
AGC モジュール
マクロヴィジョン AGC パルス（NTSC/PAL）が規定ラインに含まれているかを検出し、規定ライン
に AGC パルスがある場合はフラグを立てます。
NTSC 規定ライン
: 奇数ライン 12～19 ライン
偶数ライン 275～282 ライン
PAL 規定ライン
: 奇数ライン 9～18 ライン
偶数ライン 321～330 ライン
(2)
C.C.（Closed Caption）モジュール
クローズドキャプションデータ（NTSC/PAL）が規定ラインに含まれているかを検出し、ある場合
は奇数ライン/偶数ラインのキャラクターデータを個別に保持し、フラグを個別に立てます。
NTSC 規定ライン
: 奇数ライン 21 ライン
偶数ライン 284 ライン
PAL 規定ライン
: 奇数ライン 22 ライン
偶数ライン 3350 ライン
(3)
WSS（Wide Screen Signalling）モジュール
ETSC で規定されるラインの WSS データを検出し、ある場合はフラグを立てます。（PAL only）
PAL 規定ライン
: 23 ライン
24/69
FJDL7664-02
1電子デバイス
(4)
MSM7664
CGMS モジュール
IEC61880 で規定されるラインの CGMS データを検出し、ある場合はフラグを立てます。
（NTSConly）
NTSC 規定ライン
: 奇数ライン 20 ライン
偶数ライン 283 ライン
• I2C Control Block
Philips 社 I2C の規格によるシリアルインターフェイスブロックです。
サブアドレス Hex1f までがライト、サブアドレス Hex20 以降がリードレジスタとなります。
本 LSI を購入していただくことにより、本 LSI を使用する実施権のみがフィリップス社の I2C 特許に基
づき許諾されることになります。
• Test Control Block
本 LSI をテストするとき使用します。通常は使用しません。
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FJDL7664-02
1電子デバイス
MSM7664
● 入力信号レベル
下図は、入力信号を 8 bit ストレートバイナリ値でみなし、その理想的レンジです。
255
reserved
246
200
luminance
chrominance
+DC
NTSC: 60
input black level
（PAL: 63）
sync
4
0
13
input sync-tip level
NTSC/PAL; CVBS [7:0] input range
上記入力条件は理想の設定条件です。実際は、通常アナログ入力での、そのピークレベルは違ってお
り、上記の値に設定することは難しいです。ただし入力アナログ信号が White Peak（100%）/SYNC =
100IRE/40IRE（NTSC）の比を保ち、AD コンバータ判別電圧範囲で設定されているならば、ピークレベ
ルが“200 – 4 = 196”でなくても、AGC（デジタル部）動作により Y のデジタル出力はペデスタル位置を
Black Level = 16 とし、White Peak（100%）= 235 として出力します。
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FJDL7664-02
1電子デバイス
MSM7664
● 出力フォーマット
ITU-RBT.656 出力、8 bit（YcbCr）出力、16 bit（8-bit Y/8-bit CbCr）は以下のフォーマットで出力します。
YCbCr 4:2:2 フォーマットおよび 4:1:1 フォーマットを示します。
出力フォーマットは、レジスタ設定により切り替えることができます。
OUTPUT
PIXEL BYTE SEQUENCE
OUTPUT
PIXEL BYTE SEQUENCE
Y7（MSB）
Y7
Y7
Y7
Y7
Y7
Y7
Y7（MSB）
Y7
Y7
Y7
Y7
Y7
Y7
Y7
Y7
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y6
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y5
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y4
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y3
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y2
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y1
Y0（LSB）
Y0
Y0
Y0
Y0
Y0
Y0
Y0（LSB）
Y0
Y0
Y0
Y0
Y0
Y0
Y0
Y0
C7（MSB）
Cb7
Cr7
Cb7
Cr7
Cb7
Cr7
C7（MSB）
Cb7 Cb5 Cb3 Cb1 Cb7 Cb5 Cb3 Cb1
C6
Cb6
Cr6
Cb6
Cr6
Cb6
Cr6
C6
Cb6 Cb4 Cb2 Cb0 Cb6 Cb4 Cb2 Cb0
C5
Cb5
Cr5
Cb5
Cr5
Cb5
Cr5
C5
Cr7 Cr5 Cr3 Cr1 Cr7 Cr5 Cr3 Cr1
C4
Cb4
Cr4
Cb4
Cr4
Cb4
Cr4
C4
Cr6 Cr4 Cr2 Cr0 Cr6 Cr4 Cr2 Cr0
C3
Cb3
Cr3
Cb3
Cr3
Cb3
Cr3
C3
0
0
0
0
0
0
0
0
C2
Cb2
Cr2
Cb2
Cr2
Cb2
Cr2
C2
0
0
0
0
0
0
0
0
C1
Cb1
Cr1
Cb1
Cr1
Cb1
Cr1
C1
0
0
0
0
0
0
0
0
C0（LSB）
Cb0
Cr0
Cb0
Cr0
Cb0
Cr0
C0（LSB）
0
0
0
0
0
0
0
0
1
2
3
4
Y point
0
1
2
3
4
5
6
7
Y point
C point
0
0
2
YCbCr 4:2:2 format
5
4
C point
0
4
YCbCr 4:1:1 format
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FJDL7664-02
1電子デバイス
MSM7664
■ タイミング説明
● 垂直同期信号
垂直同期信号タイミングを示します。デフォルト時の出力は以下のタイミングになりますが、同期信号の
内部での処理は 1H 前に行われます。
524
525
1
2
3
4
5
6
7
8
262
263
264
265
266
267
268
269
270
271
9
21
22
284
285
23
24
CVBS
HVALID
HSYNC_L
VSYNC_L
CSYNC_L
VVALID
ODD
283
CVBS
HVALID
HSYNC_L
VSYNC_L
CSYNC_L
VVALID
ODD
垂直同期信号（60 Hz）
621
622
623
624
625
1
2
3
4
5
6
7
309
310
311
312
313
314
315
316
317
318
319
336
25
CVBS
HVALID
HSYNC_L
VSYNC_L
CSYNC_L
VVALID
ODD
337
338
CVBS
HVALID
HSYNC_L
VSYNC_L
CSYNC_L
VVALID
ODD
垂直同期信号（50 Hz）
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FJDL7664-02
1電子デバイス
MSM7664
● AD コンバータサポート信号
Digital clamp（HSY clamp）選択時の、AD コンバータに対してクランプタイミングを与える HSY 信号のタ
イミング波形を示します。クランプパルスの始端、終端はシンクチップ位置からペデスタル位置までの可
変範囲をもっています。（HSY は内部信号です）
CVBS
COLOR
BURST
Pedestal
Sync Tip
HSY
AD コンバータサポート信号
● 出力タイミング
• ITU-RBT.656 出力
T: clock periods 37ns normal（1/27 MHz）
SAV: start of active video timing reference code
EAV: end of active video timing reference code
Digital line
Digital line blanking
276T（NTSC, 525）
288T（PAL, 625）
EAV
SAV
EAV
4T
Multiplexed video data
Cb0 Y00 Cr0 Cb1 Y10 Cr1 Y11
4T
Digital active line
Video data block（1440T）
ITU-RBT.656 出力（ビデオデータ有効 1H 毎のデータ）
ブランキング期間中のデータは Y 値として出力されます。
注）次のラインは Digital line 1716T（NTSC, 525）、1728T（PAL, 625）が保たれません。
VVALID が立ち下がった直後のライン、および VSYNC_L が立ち上がってから 10 ライン目、ま
たは 11 ライン目の Digital active line 1440T がピクセル補正のために変化します。特に非標準
信号入力時は VVALID の立ち下がった直後のラインはその入力信号の不安定差に従って大
きく変化します。またライン数が基準に対し増加、ないし減少する非標準信号などでは EAV、
SAV も保証されないこともあります。
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FJDL7664-02
1電子デバイス
MSM7664
SAV、EAV の内容について
SAV、EAV はそれぞれ 4 word で構成されており、その構成内容を示します。
Word
Bit No.
7（MSB）
6
5
4
3
2
1
0（LSB） F = 0: during field 1
First
1
1
1
1
1
1
1
1
Second
0
0
0
0
0
0
0
0
Third
0
0
0
0
0
0
0
0
Fourth
1
F
V
H
P3
P2
P1
P0
1: during field 2
V = 0: elsewhere
1: during field blanking
H = 0: SAV
H = 1: EAV
P3, P2, P1, P0: Protection bit
SAV、EAV の Fourth word に関して
SAV、EAV の Fourth word の F、V、H、Protection bit の関係を示します。
Bit No.
7（MSB）
6
5
4
3
2
1
0
Function
Fixed 1
F
V
H
P3
P2
P1
P0
0
1
0
0
0
0
0
0
0
1
1
0
0
1
1
1
0
1
2
1
0
1
0
1
0
1
1
3
1
0
1
1
0
1
1
0
4
1
1
0
0
0
1
1
1
5
1
1
0
1
1
0
1
0
6
1
1
1
0
1
1
0
0
7
1
1
1
1
0
0
0
1
通常 Blanking 中は V = 1 としてますが、VBI データの有の検出で V = 0 を出させたいときは Mode
Register C（MRC）の MRC [3] SAV、EAV V-status を“1”に設定してください。
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FJDL7664-02
1電子デバイス
MSM7664
● 出力データフォーマット
• 8 bit（YCbCr: 2 倍クロック）出力
CLKX2
HVALID
Y（7: 0）
Cb0 Y0 Cr0 Y1 Cb2 Y2 Cr2
Y3 Cb4
Cr n-4 Y n-3 Cb n-2 Y n-2 Cr n-2 Yn-1
8 bit（YCbCr: 2 倍クロック）出力
• 16 bit（Y: 8 bit, CbCr: 8 bit）出力
CLKX2
CLKO
HVALID
Y（7:0）
Y0
Y1
Y2
Y3
Y（n-2）Y（n-1）
C（7:0）
Cr0
Cb0
Cr2
Cb2
Cr（n-2） Cb（n-2）
注）
16 bit（Y: 8 bit, CbCr: 8 bit）出力
16 bit 出力の時は MSM7662 などとフォーマットが変わっています。
• 24 bit（R: 8 bit, G: 8 bit, B: 8 bit）出力
CLKX2
CLKO
HVALID
R（7: 0）
R0
R1
R2
R3
R（n-2）R（n-1）
G（7: 0）
G0
G1
G2
G3
G（n-2）G（n-1）
B（7: 0）
B0
B1
B2
B3
B（n-2） B（n-1）
注)
24 bit（R: 8 bit, G: 8 bit, B: 8 bit）出力
16 ビット、24 ビット（RGB）出力モード時に入力クロックとして、1 倍速（13.5 MHz etc.）を
入力した場合は CLKX2 の波形が１倍速になりますが、その後のフォーマットなどは変わ
りません。
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FJDL7664-02
1電子デバイス
MSM7664
● 外部フィールドメモリ使用時のタイミング
FM-2 モードでのデコーダからの制御信号を使用してのフィールドメモリタイミング
フィールドメモリ: MSM51V8222　2 個使用（Y と C）します。
メモリコントロール信号は M [4]; RSTW、M [5]; RSTR、M [6]; WE、M [7]; RE の４信号がデコーダから
供給されます。
• NTSC 信号（13.5 MHz）の場合
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35
hsync_l
vsync_l
hvalid
vvalid
odd/even
Y（7: 0）
c（7: 0）
RSTW
WE
HSYNC_L
VSYNC_L
HVLID
VVALID
ODD/EVEN
RE
RSTR
Y（7: 0）
C（7: 0）
NTSC: ODD フィールド
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35
hsync_l
vsync_l
hvalid
vvalid
odd/even
Y（7: 0）
c（7: 0）
RSTW
WE
HSYNC_L
VSYNC_L
HVLID
VVALID
ODD/EVEN
RE
RSTR
Y（7: 0）
C（7: 0）
NTSC: EVEN フィールド
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FJDL7664-02
1電子デバイス
MSM7664
• PAL 信号（13.5 MHz）の場合
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 31 32 33 34 35 36 37 38 39
hsync_l
vsync_l
hvalid
vvalid
odd/even
Y（7: 0）
c（7: 0）
RSTW
WE
HSYNC_L
VSYNC_L
HVLID
VVALID
ODD/EVEN
RE
RSTR
Y（7: 0）
C（7: 0）
PAL: ODD フィールド
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 31 32 33 34 35 36 37 38
hsync_l
vsync_l
hvalid
vvalid
odd/even
Y（7: 0）
c（7: 0）
RSTW
WE
HSYNC_L
VSYNC_L
HVLID
VVALID
ODD/EVEN
RE
RSTR
Y（7: 0）
C（7: 0）
PAL: EVEN フィールド
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FJDL7664-02
1電子デバイス
MSM7664
● 水平同期信号
水平同期信号タイミングを示します。
front-porch
hsync back-porch
Y [7:0]
HVALID
HSYNC_L
60 pixel
Horizontal Timing
● 各ビデオモードのピクセル数の関係（標準信号入力時のデフォルト設定）
Video
Mode
NTSC
PAL
Pixel Type
Pixel Rate
（MHz）
Total Pixels
Active
Pixels
Front-porch
Hsync backHBLK Total
porch
ITUR.601
13.5
858
720
16
122
138
Square Pixel
12.2727
780
640
28
112
140
4 Fsc
14.31818
910
768
8
134
142
ITUR.601
13.5
864
720
12
132
144
Square Pixel
14.75
944
768
34
142
176
34/69
FJDL7664-02
1電子デバイス
MSM7664
● 同期信号系のタイミング
（デフォルト時のタイミング）標準信号入力時
0
2T
T = 1/13.5 MHz
HVALID
VVALID
60 pixel
HSYNC_L
16 pixel
138 pixel
HVALID
0
HSYNC_L
VSYNC_L
約 10.4 µs
ODD
（ODD）
約 21.6 µs
ODD
（EVEN）
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FJDL7664-02
1電子デバイス
MSM7664
■ I2C バス・フォーマット
以下に本 IC の I2C-bus インタフェースの入力フォーマットを示します。
Write MODE
S
Slave Address（W）
A
Subaddress
A
Data 0
……
A
Data n
A
P
Read MODE
S
Slave Address（W）
A
Subaddress
A
S
Slave Address（R）
A
Data 20
A’
A
Data 21
A’
↓
……
Data m
A’
P
Read MODE 2（VBID READ）
S
Slave Address（W）
A
Subaddress（1f）
S
Slave Address（W）
A
Subaddress（21）
A
Reset Data
A
P
↓
A
S
Slave Address（R）
↓
……
A’
Data m
A’
P
以下繰り返し操作
記号
内容
スタート条件
S
スレーブアドレス 1000001X ただし、8 bit 目は Write 信号[“0”]/Read 信号[“1”]
Slave Address
なお、スレーブアドレスの設定は M[2]端子（89 pin）で行います。
A, A’
アクノリッジ。スレーブが発生させる（A’は装置側の意味）
Subaddress
サブアドレスバイト
Data n
サブアドレスで指定したアドレスに対してライトするデータ
Data m
サブアドレスで指定したアドレスに対してリードするデータ
P
ストップ条件
上記のようにあるサブアドレスから連続するサブアドレスでデータの Write/Read が可能です。また、不連続
サブアドレスへの Write/Read は上記の最初の Data のあとにアクノリッジ、ストップ条件の入力フォーマット
を繰り返して行ないます。
リードレジスタ（VBID 関連データ）の内容は 1f 番地のレジスタによってリセット指示がない限り保持されます。
READ MODE 2 に入力フォーマット例を示します。
リードデータのアクノリッジは装置側から返すようにしてください。
以下の様な場合、Decoder は A（アクノリッジ）を返しません｡
・スレーブアドレスが一致しない場合
・存在しない Subaddress が指定された場合
・レジスタのライト属性と X（リード[“1”]/ライト[“0”]コントロールビット）が一致しない場合
入力タイミングを以下に示します。
1
SDA
2
8
ACK
1
2
8
ACK
1
2
8
ACK
SCL
S
Start Condition
Slave Address
Subaddress
Data
P
Stop Condition
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FJDL7664-02
1電子デバイス
MSM7664
■ 動作モードの設定
ビデオモードの設定に関しては、
1 専用端子から直接設定する外部端子モード
2 内部のレジスタの設定で指定するレジスタ設定モード
の 2 種類があります。このモードの切り替えはモードレジスタ MRA [0]を通じて設定されます。
リセット状態（デフォルト）は、外部端子モードとなっています。
外部端子モードで設定できるレジスタは次のレジスタです。
MRA [7:6]
出力モード
MRA [3:1]
サンプリングモード *000: NTSC ITU-RBT.601
001: NTSC Square Pixel
010: NTSC 4 Fsc
100: PAL ITU-RBT.601
101: PAL Square Pixel
注）
00: ITU-RBT.656（SAV、EAV、blank 処理あり）
*01: 8 bit（YCbCr）同期に HSYNC_L、VSYNC_L 使用
10: ITU-RBT.601 16 bit（8-bit Y, 8-bit CbCr）
11: RGB（8-bit R, 8-bit G, 8-bit B）
13.5 MHz（27.0 MHz）
12.272727 MHz（24.545454 MHz）
14.31818 MHz（28.63636 MHz）
13.5 MHz（27.0 MHz）
14.75 MHz（29.5 MHz）
010: NTSC 4 Fsc の外部設定は不可。
端子設定例
NTSC、27 MHz（ITU-RBT.601）、Composite 入力、8 bit（YCbCr）出力
端子名
条件
備考
MODE [3]
= low
00: ITU-RBT.656
01: 8 bit（YCbCr）
MODE [2]
= high
10: 16 bit（Y + CbCr） 11: RGB
MODE [1]
= low
0: NTSC
1: PAL
MODE [0]
= low
0: ITU-RBT.601
1: Square Pixel
CLKSEL
= low
0: ピクセル周波数の 2 倍クロック
1: ピクセル周波数
PLLSEL
= low
INS [2:0]
= low
GAINS [2:0]
= low
TEST [2:0]
= low
SCAN
= low
通常　low を設定
M [2]
= low
: low = 1000001, : high = 1000011
M [1]
= low
通常　low を設定
M [0]
= low
通常　low を設定
SLEEP
= low
0: 通常動作、1: スリープ動作
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FJDL7664-02
1電子デバイス
MSM7664
■ 内部レジスタ
● レジスタ一覧
レジスタ機能
Write
/Read
Mode Register A
（MRA）
サブ
アド
レス
データバイト
D7
D6
D5
D4
D3
D2
D1
D0
Write
0
MRA7
MRA6
MRA5
MRA4
MRA3
MRA2
MRA1
MRA0
Write
1
MRB7
MRB6
MRB5
MRB4
MRB3
MRB2
MRB1
MRB0
Write
2
MRC7
MRC7
MRC7
MRC4
MRC3
MRC2
MRC1
MRC0
Horizontal Sync
Trimmer（HSYT）
Write
3
HSYT7
HSYT6
HSYT5
HSYT4
HSYT3
HSYT2
HSYT1
HSYT0
Sync Threshold
Level Adjust
（STHR）
Write
4
STHR7
STHR6
STHR5
STHR4
STHR3
STHR2
STHR1
STHR0
Horizontal Sync
Delay（HSDL）
Write
5
HSDL7
HSDL6
HSDL5
HSDL4
HSDL3
HSDL2
HSDL1
HSDL0
Horizontal Valid
Trimmer（HVALT）
Write
6
HVALID7 HVALID6 HVALID5 HVALID4 HVALID3 HVALID2 HVALID1 HVALID0
Write
7
VVALID7 VVALID6 VVALID5 VVALID4 VVALID3 VVALID2 VVALID1 VVALID0
Write
8
LUMC7
LUMC6
LUMC5
LUMC4
LUMC3
LUMC2
LUMC1
LUMC0
AGC/Pedestal
Loop Filter
Control（AGCLF）
Write
9
AGCLF7
AGCLF6
AGCLF5
AGCLF4
AGCLF3
AGCLF2
AGCLF1
AGCLF0
Sync Separation
Level（SSEPL）
Write
A
SSEPL7
SSEPL6
SSEPL5
SSEPL4
SSEPL3
SSEPL2
SSEPL1
SSEPL0
Chrominance
Control（CHRC）
Write
B
CHRC7
CHRC6
CHRC5
CHRC4
CHRC3
CHRC2
CHRC1
CHRC0
ACC Loop Filter
Control（ACCLF）
Write
C
ACCLF7
ACCLF6
ACCLF5
ACCLF4
ACCLF3
ACCLF2
ACCLF1
ACCLF0
Write
D
HUE7
HUE6
HUE5
HUE4
HUE3
HUE2
HUE1
HUE0
Write
E
OPCY7
OPCY6
OPCY5
OPCY4
OPCY3
OPCY2
OPCY1
OPCY0
Output Phase
Control for DATA
C（OPCC）
Write
F
OPCC7
OPCC6
OPCC5
OPCC4
OPCC3
OPCC2
OPCC1
OPCC0
Optional Mode
Register（OMR）
Write
10
OMR7
OMR6
OMR5
OMR4
OMR3
OMR2
OMR1
OMR0
ADC Register
（ADC1）
Write
11
ADC17
ADC16
ADC15
ADC14
ADC13
ADC12
ADC11
ADC10
ADC Register
（ADC2）
Write
12
ADC27
ADC26
ADC25
ADC24
ADC23
ADC22
ADC21
ADC20
Mode Register B
（MRB）
Mode Register C
（MRC）
Vertical Valid
Trimmer（VVALT）
Luminance
Control（LUMC）
Hue Control
（HUE）
Output Phase
Control for DATA
Y（OPCY）
38/69
FJDL7664-02
1電子デバイス
MSM7664
ADC Register
（ADC3）
Write
13
ADC37
ADC36
ADC35
ADC34
ADC33
ADC32
ADC31
ADC30
0 Level Detect
Register（ZLD）
Write
14
ZLD7
ZLD6
ZLD5
ZLD4
ZLD3
ZLD2
ZLD1
ZLD0
Write
15
YCSC7
YCSC6
YCSC5
YCSC4
YCSC3
YCSC2
YCSC1
YCSC0
Write
16
OMRB7
OMRB6
OMRB5
OMRB4
OMRB3
OMRB2
OMRB1
OMRB0
Closed Caption
Detected-1
Register（CCD1）
Write
17
CCD17
CCD16
CCD15
CCD14
CCD13
CCD12
CCD11
CCD10
Closed Caption
Detected-2
Register（CCD2）
Write
18
CCD27
CCD26
CCD25
CCD24
CCD23
CCD22
CCD21
CCD20
CGMS Detected1 Register
（CGMS1）
Write
19
CGMS17 CGMS16 CGMS15 CGMS14 CGMS13 CGMS12 CGMS11 CGMS10
CGMS Detected2 Register
（CGMS2）
Write
1A
CGMS27 CGMS26 CGMS25 CGMS24 CGMS23 CGMS22 CGMS21 CGMS20
Write
1B
AGCD17
AGCD16
AGCD15
AGCD14
AGCD13
AGCD12
AGCD11
AGCD10
Write
1C
AGCD27
AGCD26
AGCD25
AGCD24
AGCD23
AGCD22
AGCD21
AGCD20
WSS Data
Detected-1
Register
（WSSD1）
Write
1D
WSSD7
WSSD6
WSSD5
WSSD4
WSSD3
WSSD2
WSSD1
WSSD0
Tri-State Control
of Output-Pin
Register（MISC）
Write
1E
MISC7
MISC6
MISC5
MISC4
MISC3
MISC2
MISC1
MISC0
Reset Data
Request for VBID
Function
Register（AIREG）
Write
1F
AIREG7
AIREG6
AIREG5
AIREG4
AIREG3
AIREG2
AIREG1
AIREG0
Read
20
STATUS7 STATUS6 STATUS5 STATUS4 STATUS3 STATUS2 STATUS1 STATUS0
Read
21
VFLAG7
Read
22
CCDO07 CCDO06
Y/C Separation
Circuit Option
Register（YCSC）
Optional Mode
Register B
（OMRB）
AGC Pulse
Detected-1
Register
（AGCD1）
AGC Pulse
Detected-2
Register
（AGCD2）
Status Register
（STATUS）
VBID Flag
Register
VFLAG6
VFLAG5
VFLAG4
VFLAG3
VFLAG2
VFLAG1
VFLAG0
（VFLAG）
C.C. Data Buffer
Register in Odd
Field（CCDO0）
CCDO05 CCDO04
CCDO03 CCDO02
CCDO01 CCDO00
39/69
FJDL7664-02
1電子デバイス
MSM7664
C.C. Data Buffer
Register in Odd
Field（CCDO1）
Read
23
CCDO17 CCDO16
CCDO15 CCDO14
CCDO13 CCDO12
CCDO11 CCDO10
C.C. Data Buffer
Register in Even
Field（CCDE0）
Read
24
CCDE07
CCDE06
CCDE05
CCDE04
CCDE03
CCDE02
CCDE01
CCDE00
Read
25
CCDE17
CCDE16
CCDE15
CCDE14
CCDE13
CCDE12
CCDE11
CCDE10
Read
26
CGMSO07 CGMSO06 CGMSO05 CGMSO04 CGMSO03 CGMSO02 CGMSO01 CGMSO00
CGMS Data
Buffer Register in
Odd Field
（CGMSO1）
Read
27
CGMSO17 CGMSO16 CGMSO15 CGMSO14 CGMSO13 CGMSO12 CGMSO11 CGMSO10
CGMS Data
Buffer Register in
Odd Field
（CGMSO2）
Read
28
CGMSO27 CGMSO26 CGMSO25 CGMSO24 CGMSO23 CGMSO22 CGMSO21 CGMSO20
CGMS Data
Buffer Register in
Even Field
（CGMSE0）
Read
29
CGMSE07 CGMSE06 CGMSE05 CGMSE04 CGMSE03 CGMSE02 CGMSE01 CGMSE00
CGMS Data
Buffer Register in
Even Field
（CGMSE1）
Read
2A
CGMSE17 CGMSE16 CGMSE15 CGMSE14 CGMSE13 CGMSE12 CGMSE11 CGMSE10
Read
2B
CGMSE27 CGMSE26 CGMSE25 CGMSE24 CGMSE23 CGMSE22 CGMSE21 CGMSE20
Read
2C
WSS07
WSS06
WSS05
WSS04
WSS03
WSS02
WSS01
WSS00
Read
2D
WSS17
WSS16
WSS15
WSS14
WSS13
WSS12
WSS11
WSS10
C.C. Data Buffer
Register in Even
Field（CCDE1）
CGMS Data
Buffer Register in
Odd Field
（CGMSO0）
CGMS Data
Buffer Register in
Even Field
（CGMSE2）
WSS Data Buffer
Register（WSS0）
WSS Data Buffer
Register（WSS1）
40/69
FJDL7664-02
1電子デバイス
MSM7664
● レジスタパラメータ
I2C-Bus からコントロールされるレジスタを示します。
レジスタ設定値のうち*が付いているものはデフォルト値であることを示しています。
Mode Register A（MRA）
レジスタ名
MRA [7]
Write only
MRA [6]
<address: $00>
MRA [5]
MRA [4]
MRA [3]
MRA [2]
MRA [1]
MRA [0]
デフォルト
0
1
0
0
0
0
0
0
推奨値
—
—
—
0
—
—
—
—
MRA [7:6]
MRA [5]
MRA [4]
MRA [3:1]
MRA [0]
Note:
Video output mode
00: ITU-RBT.656
* 01: Y, C 8 bits
10: Y, C 16 bits
11: RGB 24 bits
ビデオ出力モードを選択します。
Chroma format
* 0: Offset binary
1: 2’s complement
未定義
0 を設定してください。
Input Sampling mode
* 000: NTSC ITU-RBT.601 13.5 MHz
001: NTSC Square Pixel
12.272727 MHz
010: NTSC 4 Fsc
14.31818 MHz
100: PAL ITU-RBT.601 13.5 MHz
101: PAL Square Pixel
14.75 MHz
110、111: 未定義
サンプリングレートを選択します。
MODE [3:0]pin select
* 0: 外部端子モード
1: レジスタモード
この外部端子モードでは MODE [3:0]の設定のみが有効になります。
Mode Register B（MRB）
レジスタ名
Write only
<address: $01>
MRB [7]
MRB [6]
MRB [5]
MRB [4]
MRB [3]
MRB [2]
MRB [1]
MRB [0]
デフォルト
0
0
0
1
0
0
0
0
推奨値
0
0
0
1
0
0
0
0
MRB [7:6]
Note:
Synchronization mode
* 00: FIFO-1
01: FIFO-2
10: FM-1
11: FM-2
（内蔵メモリ使用）
（内蔵メモリ使用）
（外部メモリ使用、外部コントロール）
（外部メモリ使用、M [7:4]からコント
ロール信号供給）
FIFO-1 モードでは 1H 当たりのピクセル数を標準設定値で出力します。
FIFO-2 モードでは 1H 当たりのピクセル数を入力 H 周期に合わせ一定ピクセル数
に設定し出力します。
FM-1、FM-2 モードでは SYNC 信号に従い、デコード結果をそのまま出力します。
これらのモードでピクセル数を一定にして出力するには外部にフィールドメモリが必
要となります。また FM-2 モードではフィールドメモリ制御信号を端子 M [7:4]から出力
します。
41/69
FJDL7664-02
1電子デバイス
MSM7664
MRB [5]
Color killer mode
MRB [4]
Blue Back
MRB [3:2]
Clamp mode
MRB [1:0]
Y/C separation mode
Note:
適応型
* 0: Auto color killer（カラーバーストレベルが規
定以下の場合、色差信号レベルを 0 にしま
す。）
1: Forced Color killer（強制的に色差信号レベ
ルを 0 にします。）
0: OFF（映像信号は同期検出にかかわらず復
調し、出力します。）
* 1: AUTO（同期検出ができなかったときはブル
ーバックを出力します。）
* 00: Analog clamp
01: Analog、Digital ハイブリッド clamp
10: Digital clamp（HSY clamp）
11: 未定義
クランプモードを選択します。
* 00: 適応型（3 ラインの相関を監視して動作モ
ードが選択されます。）
01: 非適応型（動作モードは常に固定です。）
10: トラップフィルタを使用します。
（コムフィルタを使用しません。）
11: 未定義
NTSC の時、2/3 ラインコムフィルタ
PAL の時、コムフィルタ/トラップフィルタ
NTSC の時、3 ラインコムフィルタ
PAL の時、2 ライン余弦コムフィルタ
非適応型
Mode Register C（MRB）
レジスタ名
Write only
MRC [7]
MRC [6]
デフォルト
1
推奨値
1
MRC [7]
Note:
MRC [6]
MRC [5]
MRC [4]
Note:
MRC [3]
MRC [2]
MRC [1:0]
<address: $02>
MRC [5]
MRC [4]
0
0
0
0
—
0
MRC [3]
MRC [2]
MRC [1]
MRC [0]
0
0
0
0
—
—
0
0
NTSC/PAL Auto select
0: Fix
* 1: Auto
入力信号のサンプリング周波数が ITU-RBT.601 である時自動判定を行います。
Sub Pixel Alignment
* 0: ピクセル位置補正回路を使用します。
1: ピクセル位置補正回路を使用しません。
Pixel Sampling Ratio
* 0: （4:2:2）
1: （4:1:1）
Data-pass control
* 0: Use DECIMATER at 2x sampling
1: No use DECIMATER
このレジスタは倍速クロック（27 MHz etc.）入力時、有効となります。
* 0: Blanking 中 V = 1 とします。
SAV、EAV V-status
1: Blanking 中 VBI データ非検出時 V = 1 とし
ます。
RGB output level
* 0: 0～255
1: 16～235
未定義
0 を設定してください。
42/69
FJDL7664-02
1電子デバイス
MSM7664
Horizontal Sync Trimmer（HSYT）
レジスタ名
Write only
<address: $03>
HSYT [7] HSYT [6] HSYT [5] HSYT [4] HSYT [3] HSYT [2] HSYT [1] HSYT [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
HSYT [7:4]
HSYT [3:0]
Note:
HSY begin trimmer（× 8 pixels）
$C～$B（*$0）: –4～+11（–32～+88 pixels）
HSY stop trimmer（× 8 pixels）
$C～$B（*$0）: –4～+11（–32～+88 pixels）
デジタルクランプ、ハイブリッドクランプ時に AD コンバータにクランプタイミングを与
えます。
またペデスタル位置まで移動出来るためペデスタルクランプも行うことが出来ます。
ただしこの信号は外部から観測することは出来ません。
Sync. Threshold Level Adjust（STHR） Write only
レジスタ名
<address: $04>
STHR [7] STHR [6] STHR [5] STHR [4] STHR [3] STHR [2] STHR [1] STHR [0]
デフォルト
0
0
0
1
1
1
1
0
推奨値
—
0
1
1
0
1
1
1
STHR [7]
Note:
STHR [6:0]
Note:
0: レジスタ制御
* 1: 自動制御
自動制御は入力シンクレベルに自動追従してスレッショルドレベルを変化させ、
HSYNC を検出するモードです。レジスタ制御は STHR [6:0]で指定したシンクスレッ
ショルドレベルによって HSYNC を検出するモードです。MSM7664 は前機種
MSM7662 とシンク検出方法が異なり、弱電界などにおけるノイズを含んだ信号に対
して同期検出が強化されています。但し、そのためにシンク検出のマージンが多少
狭くなっています。
Sync.depth
0x0: 0
～*0x1E: 30
～0x7F: 127
同期信号のスレッショルドレベルを調整します。推奨設定ではスレッショルドレベル
は Sync の中心付近に位置されます。入力信号の同期レベルが変わった場合はこ
の値を変化させることにより調整することができます。
Auto Sync.depth
Horizontal Sync Delay（HSDL）
レジスタ名
Write only
<address: $05>
HSDL [7] HSDL [6] HSDL [5] HSDL [4] HSDL [3] HSDL [2] HSDL [1] HSDL [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
HSDL [7:0]
Note:
HSYNC_L delay trimmer（× 1 pixel）
$80～$7F（*$00）: –128～+127
（–128～+127 pixels）
HSYNC_L 同期信号出力位置を調整します。
Horizontal Valid Trimmer（HVALT）
レジスタ名
Write only
<address: $06>
HVALT [7] HVALT [6] HVALT [5] HVALT [4] HVALT [3] HVALT [2] HVALT [1] HVALT [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
HVALT [7:4] HVALID begin trimmer（× 2 pixels）
$8～$7（*$0）: –8～+7（–16～+14 pixels）
HVALT [3:0] HVALID stop trimmer（× 2 pixels）
$8～$7（*$0）: –8～+7（–16～+14 pixels）
Note:
HVALID の開始位置及び終了位置を変更します。
43/69
FJDL7664-02
1電子デバイス
MSM7664
Vertical Valid Trimmer（VVALT）
レジスタ名
Write only
<address: $07>
VVALT [7] VVALT [6] VVALT [5] VVALT [4] VVALT [3] VVALT [2] VVALT [1] VVALT [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
VVALT [7:4] VVALID begin trimmer（× 1 line）
$8～$7（*$0）: –8～+7
VVALT [3:0] VVALID stop trimmer（× 1 line）
$8～$7（*$0）: –8～+7
Note:
VVALID の開始位置及び終了位置を変更します。
Luminance Control（LUMC）
レジスタ名
Write only
<address: $08>
LUMC [7] LUMC [6] LUMC [5] LUMC [4] LUMC [3] LUMC [2] LUMC [1] LUMC [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
LUMC [7]
Output level limiter
Note:
LUMC [6]
リミッタ ON 時の制限範囲 16...235
Use of Pre-filter
* 0: プリフィルタを使用しません。
1: プリフィルタを使用します。
Aperture bandpass select
* 00: range0（middle）
01: range1
10: range2
11: range3（high）
Coring range select
* 00: coring off
01: +/–4LSB
10: +/–5LSB
11: +/–7LSB
Aperture filter weighting factor
* 00: 0.00
01: 0.25
10: 0.75
11: 1.50
これらのレジスタは輪郭補正用のものです。
LUMC [5:4]
LUMC [3:2]
LUMC [1:0]
Note:
AGC/Pedestal Loop Filter Control（AGCLF）
レジスタ名
* 0: OFF
1: ON
Write only
<address: $09>
AGCLE [7] AGCLF [6] AGCLF [5] AGCLF [4] AGCLF [3] AGCLF [2] AGCLF [1] AGCLF [0]
デフォルト
0
1
0
0
0
0
0
0
推奨値
0
1
0
0
0
0
0
0
AGCLF [7:6] AGC loop filter time constant
00: slow
* 01: medium
10: fast
11: MGC mode
Note:
AGC の収束時間を決めます。slow-medium-fast と約 4 倍の早さで収束します。
MGC モード選択時は増幅率はリファレンスレベルで決まります。MGC モード使用
時は SSEPL [7]のペデスタルクランプは使用できません。
AGCLF [5:0] AGC reference level
$20～$1F（*$00）: –32～+31
44/69
FJDL7664-02
1電子デバイス
MSM7664
Sync Separation Level（SSEPL）
レジスタ名
Write only
<address: $0A>
SSEPL [7] SSEPL [6] SSEPL [5] SSEPL [4] SSEPL [3] SSEPL [2] SSEPL [1] SSEPL [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
SSEPL [7]
* 0: ペデスタルクランプを使用しません。
1: ペデスタルクランプを使用します。
（この時ゲインコントロールは、AGC ループ
フィルタの時定数にかかわらず MGC 動作と
なります）
Sync. separation level
$40～$3F（*$00）: –64～+63
デフォルトではペデスタル位置がブラックレベルとなっています。
Pedestal Clamp on/off
SSEPL [6:0]
Note:
Chrominance Control（CHRC）
レジスタ名
Write only
<address: $0B>
CHRC [7] CHRC [6] CHRC [5] CHRC [4] CHRC [3] CHRC [2] CHRC [1] CHRC [0]
デフォルト
0
0
0
0
0
1
0
1
推奨値
0
0
0
0
0
1
0
1
CHRC [7]
CHRC [6:4]
Note:
CHRC [3]
Note:
CHRC [2]
CHRC [1:0]
Note:
* 0: フィールドの先頭は常にカラーキラーOFF
にプリセット
1: フィールドの先頭で同期はずれ状態の時、
前のフィールド状態を引き継ぐ
U, V-filter threshold
U/V 平均化処理の設定
* 000: 平均化をしない
001: レベル差 4
010: レベル差 8
011: レベル差 12
100: レベル差 16
101: レベル差 20
110: レベル差 24
111: 常に平均化をする
出力時に U、V データを前後のラインで平均化処理を行うことが出来ます。
この時レベル差を設定しておくと、そのレベルをスレッショルドとして、各ライン毎に
処理を行います。
C-Output level limiter
* 0: OFF
1: ON
Color-killer preset
リミッタ ON 時の制限範囲 16...224
Chroma bandpass filter
0: OFF
* 1: ON
Color kill threshold factor
00: 0.500 color burst level
* 01: 0.250 color burst level
10: 0.125 color burst level
11: Color killer off
カラーキラーの判定レベルを、対カラーバースト比率で選択します。
45/69
FJDL7664-02
1電子デバイス
MSM7664
ACC Loop Filter Control（ACCLF）
レジスタ名
Write only
<address: $0C>
ACCLF [7] ACCLF [6] ACCLF [5] ACCLF [4] ACCLF [3] ACCLF [2] ACCLF [1] ACCLF [0]
デフォルト
0
0
1
0
0
0
0
0
推奨値
0
0
1
0
0
0
0
0
ACCLF [7]
未定義
ACCLF [6:5] ACC loop filter time constant
0 を設定してください。
00: fast2
* 01: medium
10: fast
11: MCC mode
ACC の収束時間を決めます。medium-fast-fast2 と約 4 倍の早さで収束します。
MCC モード選択時は増幅率はリファレンスレベルで決まります。
ACCLF [4:0] ACC reference level
$10～$0F（*$00）: –16～+15
Note:
Hue Control（HUE）
レジスタ名
Write only
<address: $0D>
HUE[7]
HUE[6]
HUE[5]
HUE[4]
HUE[3]
HUE[2]
HUE[1]
HUE[0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
HUE [7:0]
Note:
Hue control
$80～$7F（*$00）: –180～178.6 度
位相調整をします。1 ビットで約 1.4 度変化します。
Output Phase Control for Data Y（OPCY）
レジスタ名
Write only
<address: $0E>
OPCY [7] OPCY [6] OPCY [5] OPCY [4] OPCY [3] OPCY [2] OPCY [1] OPCY [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
OPCY [7:2]
OPCY [1:0]
Note:
未定義
Output phase control for data Y
0 を設定してください。
* 00: normal
01: forward 1 clock
10: backward 2 clock
11: backward 1 clock
Y 信号の出力位相調整を行います。
46/69
FJDL7664-02
1電子デバイス
MSM7664
Output Phase Control for Data C（OPCC）
レジスタ名
Write only
<address: $0F>
OPCC [7] OPCC [6] OPCC [5] OPCC [4] OPCC [3] OPCC [2] OPCC [1] OPCC [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
OPCC [7]
OPCC [6]
Note:
OPCC [5:2]
OPCC [1:0]
Note:
未定義
Anti-noise circuit
0 を設定してください。
* 0: OFF
1: ON
弱電界等の信号をデコードする場合は ON にして使用した方が安定性が増します。
未定義
0 を設定して下さい。
Output phase control for data C
* 00: normal
01: forward 1 clock
10: backward 2 clock
11: backward 1 clock
C 信号の出力位相調整を行います。
Optional Mode Register（OMR）
レジスタ名
Write only
<address: $10>
OMR [7]
OMR [6]
OMR [5]
OMR [4]
OMR [3]
OMR [2]
OMR [1]
OMR [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
1
1
0
0
0
0
0
0
OMR [7]
Note:
OMR [6]
Note:
OMR [5:3]
OMR [2]
Note:
OMR [1]
OMR [0]
Note:
* 0: HSYNC の検出をシンクスレッショルドおよ
びシンクチップ付近で行います。
1: HSYNC の検出をシンクスレッショルド設定
位置で行います。
HSYNC の検出はシンクスレッショルドの位置のみで行う場合の方がノイズなどの影
響を受けにくくなります。
VSYNC output timing select
* 0: VSYNC_L は HSYNC L に同期して出力し
ます。
1: VSYNC_L は入力信号の VSYNC が検出さ
れた時点で出力します。
非標準信号をデコードする場合は入力信号の VSYNC_L を検出してから出力する
方が安定します。（1 の設定）
未定義
0 を設定して下さい。
* 0: Active
Hi-Z output in SLEEP mode
1: Hi-Z
スリープモード時に出力ピンの状態を通常か Hi-Z にするか選択します。
Status2 output mode
* 0: NTSC/PAL 識別
1: HLOCK 同期検出
Status3 output mode
* 0: Fifo/FM 識別
1: CSYNC
OMR [1:0]は出力ピンの STATUS [2:3]の出力に対応します。
HSYNC output timing select
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FJDL7664-02
1電子デバイス
MSM7664
ADC Register 1（ADC1）
レジスタ名
Write only
<address: $11>
ADC1 [7] ADC1 [6] ADC1[ 5] ADC1 [4] ADC1 [3] ADC1 [2] ADC1 [1] ADC1 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
—
—
—
ADC1 [7]
ADC1 [6]
ADC1 [5:4]
ADC1 [3]
ADC1 [2:0]
Note:
* 0: 使用します。
1: 使用しません。
未定義
0 を設定してください。
Clamp current select
* 00: 0.10
01: 0.05
10: 0.30
11: 0.80
未定義
0 を設定してください。
ADC input select
* 000: ADI-VIN1（composite-1）
001: ADI-VIN2（composite-2）
010: ADI-VIN3（composite-3）
011: ADI-VIN4（composite-4）
100: ADI-VIN5（composite-5）
101: ADI-VIN1（Y-1）, AD2-VIN5（C-1）
110: ADI-VIN2（Y-1）, AD2-VIN6（C-1）
111: 設定不可（ADC が SLEEP 状態となる）
コンポジットビデオモードで使用する場合でも一旦 S ビデオモード（101）、（110）に
設定してクロックを入力するかリセットを掛けてから再度コンポジットビデオモードに
設定し直してください。
Video Amp select
ADC Register 2（ADC2）
レジスタ名
Write only
<address: $12>
ADC2 [7] ADC2 [6] ADC2 [5] ADC2 [4] ADC2 [3] ADC2 [2] ADC2 [1] ADC2 [0]
デフォルト
1
0
0
1
1
1
1
0
推奨値
0
0
0
1
1
1
1
0
ADC2 [7]
ADC2 [6:4]
ADC2 [3]
ADC2 [2]
ADC2 [1:0]
ADC gain control mode select
0: manual
* 1: auto
ADC gain manual select
000: 1.00
* 001: 1.35
010: 1.75
011: 2.30
100: 3.00
101: 3.80
110: 5.00
111: 未定義
ADC Initialize condition gain select 0: not initialize
* 1: initialize
未定義
0 を設定してください。
ADC gain control and stage select
00: 2nd change end
01: 3rd change end
* 10: 3rd change loop
11: 未定義
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FJDL7664-02
1電子デバイス
MSM7664
ADC Register 3（ADC3）
レジスタ名
Write only
<address: $13>
ADC3 [7] ADC3 [6] ADC3 [5] ADC3 [4] ADC3 [3] ADC3 [2] ADC3 [1] ADC3 [0]
デフォルト
0
0
1
0
0
0
1
0
推奨値
0
0
1
0
0
0
1
0
ADC3 [7]
ADC3 [6:4]
ADC3 [3]
ADC3 [2:0]
Note:
未定義
ADC gain control margin level select
0 を設定してください。
000: 10 mV
001: 20 mV
* 010: 40 mV
011: 80 mV
100: 160 mV
101、110、111: 未定義
未定義
0 を設定してください。
ADC gain control line select
000: 1 line
001: 2 line
* 010: 4 line
011: 8 line
100: 16 line
101、110、111: 未定義
これらのレジスタはいずれもアナログゲインコントロールの判定レベルを決めるもの
です。数値が大きいほど安定するといえます。
0 Level Detect Register（ZLD）
レジスタ名
Write only
<address: $14>
ZLD [7]
ZLD [6]
ZLD [5]
ZLD [4]
ZLD [3]
ZLD [2]
ZLD [1]
ZLD [0]
デフォルト
0
0
0
0
0
0
1
0
推奨値
0
0
0
0
0
0
1
0
ZLD [7:3]
ZLD [2:0]
Note:
未定義
0 level detect width(× 8 pixels)
0 を設定してください。
000: 未定義
001: 8 pixel
* 010: 16 pixel
011: 24 pixel
100: 32 pixel
101: 40 pixel
110: 48 pixel
111: 56 pixel
シンクチップレベルがどれだけ続いたかを判定し、結果を AGC ゲインに反映させま
す。数値が大きいほど安定します。
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FJDL7664-02
1電子デバイス
MSM7664
Y/C Separation Circuit Option Register（YCSC）
レジスタ名
Write only
<address: $15>
YCSC [7] YCSC [6] YCSC [5] YCSC [4] YCSC [3] YCSC [2] YCSC [1] YCSC [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
未定義
NTSC2/3line adaptive mode
0 を設定して下さい。
* 0: Normal
1: 適応遷移
PAL と同様に NTSC に適応遷移 YC 分離を適応します。斜め線などの画像に効果
があります。
未定義
0 を設定して下さい。
Adaptive transition comb-filter threshold factor
$4: –4
～*$0: 0
～$3: +3
このレジスタは PAL の適応型フィルタ、または非適応型フィルタを選択したときに有
効になるものです。適応型の場合はプラス方向でライン間の相関にかかわらずコム
フィルタとして働きやすく、マイナス方向でライン間の相関にかかわらずラップフィル
タとして働きやすくなります。また非適応型の場合はプラス方向でコムフィルタ固定、
マイナス方向でトラップフィルタ固定、中間はその平均というような特性になります。
YCSC [7:6]
YCSC [5]
Note:
YCSC [4:3]
YCSC [2:0]
Note:
Optional Mode Register B Register（OMRB）
レジスタ名
Write only
<address: $16>
OMRB [7] OMRB [6] OMRB [5] OMRB [4] OMRB [3] OMRB [2] OMRB [1] OMRB [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
OMRB [7:6]
OMRB [5]
Note:
OMRB [4]
Note:
OMRB [3:0]
Note:
未定義
color lock feedback mode
0 を設定して下さい。
* 0: 片側フィードバック
1: 両側フィードバック
サブキャリア追従で周波数のずれを偶数、奇数別個のラインで行うかまたは両方の
ラインで行うか選択します。
通常はほとんど影響しませんが、画像を切り替えた時にその周波数のずれが大きい
場合は片側フィードバックにした方が安定性が増す場合があります。これは PAL
モード時のみ有効です。
no synchronous free running
* 0: 30H フリーラン
1: 6H フリーラン
同期非検出時のフリーランニング期間を設定します。
burst calculation range
$8: –8
～*$0: 0
～$7: +7
バースト積算位置を調整します。入力されるカラーバースト信号が歪んでいる場合
有効です。
Closed Caption Detected-1 Register（CCD1）
レジスタ名
Write only
<address: $17>
CCD1 [7] CCD1 [6] CCD1 [5] CCD1 [4] CCD1 [3] CCD1 [2] CCD1 [1] CCD1 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
CCD1 [7:5]
CCD1 [4:0]
C.C. data detected level
C.C. data mounted line
ODD field
$4～$3（*$0）: –4～+3
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*21）
PAL: 7～38（*23）
50/69
FJDL7664-02
1電子デバイス
MSM7664
Closed Caption Detected-2 Register(CCD2)
レジスタ名
Write only
<address: 0x18>
CCD2 [7] CCD2 [6] CCD2 [5] CCD2 [4] CCD2 [3] CCD2 [2] CCD2 [1] CCD2 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
CCD2 [7:5]
CCD2 [4:0]
未定義
C.C. data mounted line
EVEN field
0 を設定して下さい。
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*21）
PAL: 7～38（*23）
CGMS Detected-1 Register（CGMS1）
レジスタ名
Write only
<address: $19>
CGMS1 [7] CGMS1 [6] CGMS1 [5] CGMS1 [4] CGMS1 [3] CGMS1 [2] CGMS1 [1] CGMS1 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
CGMS1 [7:5] CGMS data detected level
CGMS1 [4:0] CGMS data mounted line
ODD field
CGMS Detected-2 Register（CGMS2）
レジスタ名
$4～$3（*$0）: –4～+3
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*21） NTSC only
Write only
<address: $1A>
CGMS2 [7] CGMS2 [6] CGMS2 [5] CGMS2 [4] CGMS2 [3] CGMS2 [2] CGMS2 [1] CGMS2 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
CGMS2 [7:5] 未定義
CGMS2 [4:0] CGMS data mounted line
EVEN field
AGC Pulse Detected-1 Register（AGCD1）
レジスタ名
0 を設定して下さい。
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*21） NTSC only
Write only
<address: $1B>
AGCD1 [7] AGCD1 [6] AGCD1 [5] AGCD1 [4] AGCD1 [3] AGCD1 [2] AGCD1 [1] AGCD1 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
AGCD1 [7:5] AGC pulse detected level
AGCD1 [4:0] AGC pulse mounted line
ODD field
$4～$3（*$0）: –4～+3
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*12～19）
PAL: 7～38（*9～18）
51/69
FJDL7664-02
1電子デバイス
MSM7664
AGC Pulse Detected-2 Register（AGCD2）
レジスタ名
Write only
<address: $1C>
AGCD2 [7] AGCD2 [6] AGCD2 [5] AGCD2 [4] AGCD2 [3] AGCD2 [2] AGCD2 [1] AGCD2 [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
AGCD2 [7]
AGCD2 [6]
未定義
Sampling pulse select
AGCD2 [5]
Data change point select
0 を設定して下さい。
* 0: 3 pulse
1: 1 pulse
* 0: SYNC（rise/fall）
1: SYNC（fall/rise）&AGC（rise）
$1f～$0f（*$0）: –16～+15
NTSC: 5～36（*275～282）
PAL: 7～38（*321～330）
AGCD2 [4:0] AGC pulse mounted line
EVEN field
WSS Data Detected Register（WSSD）
レジスタ名
Write only
<address: $1D>
WSSD [7] WSSD [6] WSSD [5] WSSD [4] WSSD [3] WSSD [2] WSSD [1] WSSD [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
WSSD [7:5]
WSSD [4:0]
WSS data detected level
WSS data mounted line
Tri-State Control of Output Pin Register（MISC）
レジスタ名
$4～$3（*$0）: –4～+3
$1f～$0f（*$0）: –16～+15
PAL: 7～38（*23） PAL only
Write only
<address: $1E>
MISC [7] MISC [6] MISC [5] MISC [4] MISC [3] MISC [2] MISC [1] MISC [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
0
0
0
0
0
0
0
0
MISC [7:2]
MISC [1:0]
未定義
Tri-state control of output pin
0 を設定して下さい。
* 00: Output enable
01: データ出力 Hi-Z
10: 出力ピン全て Hi-Z
11: 未定義
52/69
FJDL7664-02
1電子デバイス
MSM7664
Reset Data Request for VBID Function Register（AIREG）
レジスタ名
Write only
<address: $1F>
AIREG [7] AIREG [6] AIREG [5] AIREG [4] AIREG [3] AIREG [2] AIREG [1] AIREG [0]
デフォルト
0
0
0
0
0
0
0
0
推奨値
—
—
—
—
—
—
—
—
AIREG [7]
AIREG [6]
AIREG [5]
AIREG [4]
AIREG [3]
AIREG [2]
AIREG [1]
AIREG [0]
Note:
Reset request for Color-stripe
1: Flag reset
1: Flag reset
Reset request for C.C. data（odd field）
1: Flag reset
Reset request for C.C. data（even field）
Reset request for CGMS data（odd field） 1: Flag reset
Reset request for CGMS data（even field） 1: Flag reset
1: Flag reset
Reset request for AGC（odd field）
1: Flag reset
Reset request for AGC（even field）
Reset request for WSS data
1: Flag reset
上記各データが存在したか否かは、デコーダ内に記憶されます。
それらの結果は I2C バス、sub-address $21 から読み出すことが出来ます。ただし、一
旦記憶した内容はこのレジスタからの指示がない限り消えることはありません。
カラーストライプ検出はコンポジット信号入力時のみ動作します。
またこれらのレジスタは入力された信号の状態によってはその信号を検出できない
こともあります。
VBID モジュールリードシーケンスの例を示します。
スタート
フラグ（iiC; 0x1f）リセット
フラグ（iiC; 0x21）リード
フラグイネーブル
No
Yes
データ（iiC; 0x22..2d）リード
Status Register（STATUS）
レジスタ名
Read only
<address: $20>
STATUS [7] STATUS [6] STATUS [5] STATUS [4] STATUS [3] STATUS [2] STATUS [1] STATUS [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
STATUS [7:5]
STATUS [4]
STATUS [3]
STATUS [2]
STATUS [1]
STATUS [0]
未定義
未定義
HLOCK 同期検出
NTSC/PAL 識別
FIFO1/FIFO2 識別 MRB（bit6）
FIFO オーバーフロー検出
設定なし
設定なし
0: 非検出/1: 検出
0: NTSC/1: PAL
0: FIFO1/1: FIFO2
0: 非検出/1: 検出
53/69
FJDL7664-02
1電子デバイス
MSM7664
VBID Flag Register（VFLAG）
レジスタ名
Read only
<address: $21>
VFLAG [7] VFLAG [6] VFLAG [5] VFLAG [4] VFLAG [3] VFLAG [2] VFALG [1] VFLAG [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
VFLAG [7]
VFLAG [6]
VFLAG [5]
VFLAG [4]
VFLAG [3]
VFLAG [2]
VFLAG [1]
VFLAG [0]
Color-stripe detect
C.C. data ready（odd field）
C.C. data ready（even field）
CGMS data ready（odd field）
CGMS data ready（even field）
AGC detect（odd field）
AGC detect（even field）
WSS data ready
C.C. Data Buffer Register in Odd Field（CCDO0）
レジスタ名
Read only
<address: $22>
CCDO0 [7] CCDO0 [6] CCDO0 [5] CCDO0 [4] CCDO0 [3] CCDO0 [2] CCDO0 [1] CCDO0 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CCDO0 [7:0]
Bit 7..0 of C.C. data in odd field
C.C. Data Buffer Register in Odd Field（CCDO1）
レジスタ名
Read only
<address: $23>
CCDO1 [7] CCDO1 [6] CCDO1 [5] CCDO1 [4] CCDO1 [3] CCDO1 [2] CCDO1 [1] CCDO1 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CCDO1 [7:0]
Bit 15..8 of C.C. data in odd field
C.C. Data Buffer Register in Even Field（CCDE0）
レジスタ名
Read only
<address: $24>
CCDE0 [7] CCDE0 [6] CCDE0 [5] CCDE0 [4] CCDE0 [3] CCDE0 [2] CCDE0 [1] CCDE0 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CCDE0 [7:0]
Bit 7..0 of C.C. data in even field
C.C. Data Buffer Register in Even Field（CCDE1）
レジスタ名
Read only
<address: $25>
CCDE1 [7] CCDE1 [6] CCDE1 [5] CCDE1 [4] CCDE1 [3] CCDE1 [2] CCDE1 [1] CCDE1 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CCDE1 [7:0]
Bit 15..8 of C.C. data in even field
CGMS Data Buffer Register in Odd Field（CGMSO0）
レジスタ名
Read only
<address: $26>
CGMSO0 [7] CGMSO0 [6] CGMSO0 [5] CGMSO0 [4] CGMSO0 [3] CGMSO0 [2] CGMSO0 [1] CGMSO0 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSO0 [7:0]
Bit 7..0 of CGMS data in odd field
54/69
FJDL7664-02
1電子デバイス
MSM7664
CGMS Data Buffer Register in Odd Field（CGMSO1）
レジスタ名
Read only
<address: $27>
CGMSO1 [7] CGMSO1 [6] CGMSO1 [5] CGMSO1 [4] CGMSO1 [3] CGMSO1 [2] CGMSO1 [1] CGMSO1 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSO1 [7:0]
Bit 15..8 of CGMS data in odd field
CGMS Data Buffer Register in Odd Field（CGMSO2）
レジスタ名
Read only
<address: $28>
CGMSO2 [7] CGMSO2 [6] CGMSO2 [5] CGMSO2 [4] CGMSO2 [3] CGMSO2 [2] CGMSO2 [1] CGMSO2 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSO2 [7:4]
CGMSO2 [3:0]
未定義
Bit 19..16 of CGMS data in odd field
CGMS Data Buffer Register in Even Field（CGMSE0）
レジスタ名
Read only
<address: $29>
CGMSE0 [7] CGMSE0 [6] CGMSE0 [5] CGMSE0 [4] CGMSE0 [3] CGMSE0 [2] CGMSE0 [1] CGMSE0 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSE0 [7:0]
Bit 7..0 of CGMS data in even field
CGMS Data Buffer Register in Even Field（CGMSE1）
レジスタ名
Read only
<address: $2A>
CGMSE1 [7] CGMSE1 [6] CGMSE1 [5] CGMSE1 [4] CGMSE1 [3] CGMSE1 [2] CGMSE1 [1] CGMSE1 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSE1 [7:0]
Bit 15..8 of CGMS data in even field
CGMS Data Buffer Register in Odd Field（CGMSE2）
レジスタ名
Read only
<address: $2B>
CGMSE2 [7] CGMSE2 [6] CGMSE2 [5] CGMSE2 [4] CGMSE2 [3] CGMSE2 [2] CGMSE2 [1] CGMSE2 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
CGMSE2 [7:4]
CGMSE2 [3:0]
未定義
Bit 19..16 of CGMS data in even field
WSS Data Buffer Register（WSS0） Read only
レジスタ名
<address: $2C>
WSS0 [7] WSS0 [6] WSS0 [5] WSS0 [4] WSS0 [3] WSS0 [2] WSS0 [1] WSS0 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
WSS0 [7:0]
Bit 7..0 of WSS data
WSS Data Buffer Register（WSS1） Read only
レジスタ名
<address: $2D>
WSS1 [7] WSS1 [6] WSS1 [5] WSS1 [4] WSS1 [3] WSS1 [2] WSS1 [1] WSS1 [0]
デフォルト
—
—
—
—
—
—
—
—
推奨値
—
—
—
—
—
—
—
—
WSS1 [7:5]
WSS1 [4:0]
未定義
Bit13..8 of WSS data
55/69
FJDL7664-02
1電子デバイス
MSM7664
● 出力端子制御表
出力モード
MODE [3:2] or
MRA [7:6]*1
SLEEP
OMR [2]
MISC [1:0]
Hi-Z PIN
ITU-RBT.656
00
0（通常動作）
0 or 1
00
C [7:0], B [7:0]
ITU-RBT.656
00
0（通常動作）
0 or 1
01
Y [7:0], C [7:0], B [7:0], M [7:3]
ITU-RBT.656
00
0（通常動作）
0 or 1
10
*2
ITU-RBT.656
00
0（通常動作）
0 or 1
11
未定義
ITU-RBT.656
00
1（スリープ）
0
00
C [7:0], B [7:0]
ITU-RBT.656
00
1（スリープ）
0
01
C [7:0], B [7:0]
ITU-RBT.656
00
1（スリープ）
0
10
C [7:0], B [7:0]
ITU-RBT.656
00
1（スリープ）
0
11
C [7:0], B [7:0]
ITU-RBT.656
00
1（スリープ）
1
all
*2
8-bit YCbCr
01
0（通常動作）
0 or 1
00
C [7:0], B [7:0]
8-bit YCbCr
01
0（通常動作）
0 or 1
01
Y [7:0], C [7:0], B [7:0], M [7:3]
8-bit YCbCr
01
0（通常動作）
0 or 1
10
*2
8-bit YCbCr
01
0（通常動作）
0 or 1
11
未定義
8-bit YCbCr
01
1（スリープ）
0
00
C [7:0], B [7:0]
8-bit YCbCr
01
1（スリープ）
0
01
C [7:0], B [7:0]
8-bit YCbCr
01
1（スリープ）
0
10
C [7:0], B [7:0]
8-bit YCbCr
01
1（スリープ）
0
11
C [7:0], B [7:0]
8-bit YCbCr
01
1（スリープ）
1
all
*2
16-bit Y CbCr
10
0（通常動作）
0 or 1
00
B [7:0]
16-bit Y CbCr
10
0（通常動作）
0 or 1
01
Y [7:0], C [7:0], B [7:0], M [7:3]
16-bit Y CbCr
10
0（通常動作）
0 or 1
10
*2
16-bit Y CbCr
10
0（通常動作）
0 or 1
11
未定義
16-bit Y CbCr
10
1（スリープ）
0
00
B [7:0]
16-bit Y CbCr
10
1（スリープ）
0
01
B [7:0]
16-bit Y CbCr
10
1（スリープ）
0
10
B [7:0]
16-bit Y CbCr
10
1（スリープ）
0
11
B [7:0]
16-bit Y CbCr
10
1（スリープ）
1
all
*2
24-bit RGB
11
0（通常動作）
0 or 1
00
None
24-bit RGB
11
0（通常動作）
0 or 1
01
Y [7:0], C [7:0], B [7:0], M [7:3]
24-bit RGB
11
0（通常動作）
0 or 1
10
*2
24-bit RGB
11
0（通常動作）
0 or 1
11
未定義
24-bit RGB
11
1（スリープ）
0
00
None
24-bit RGB
11
1（スリープ）
0
01
None
24-bit RGB
11
1（スリープ）
0
10
None
24-bit RGB
11
1（スリープ）
0
11
None
24-bit RGB
11
1（スリープ）
1
all
*2
*1) 内部レジスタモード時は MRA [7:6]が有効となります。
*2) Y [7:0]、C [7:0]、B [7:0]、M [7:3]、HSYNC_L、VSYNC_L、HVALID、VVALID、STATUS [3:1]
Hi-Z PIN と記されているピン以外がアクティブとなります。
56/69
FJDL7664-02
1電子デバイス
MSM7664
● レジスタ設定値と実際の調整値の関係
Horizontal Sync Trimmer
シンクチップクランプタイミング信号の位置調整
HSYT [7:4]: 開始位置の調整
レジスタ設定
値（0x）
調整値
（ピクセル）
C
D
E
–32 –24 –16
F
0*
1
–8
0
+8
F
0*
1
–8
0
+8
2
3
4
5
6
7
8
9
A
B
+16 +24 +32 +40 +48 +56 +64 +72 +80 +88
HSYT [3:0]: 終了位置の調整
レジスタ設定
値（0x）
調整値
（ピクセル）
C
D
E
–32 –24 –16
2
3
4
5
6
7
8
9
A
B
+16 +24 +32 +40 +48 +56 +64 +72 +80 +88
Horizontal Sync Delay
水平同期信号の開始位置調整
HSDL [7:0]: 単位[ピクセル]
レジスタ
設定値
（0x）
MSB [7:4]
8
9
A
B
C
D
E
F
0*
1
2
3
4
5
6
7
0* –128 –112 –96
–80
–64
–48
–32
–16
0
+16
+32
+48
+64
+80
+96 +112
1 –127 –111 –95
–79
–63
–47
–31
–15
+1
+17
+33
+49
+65
+81
+97 +113
2 –126 –110 –94
–78
–62
–46
–30
–14
+2
+18
+34
+50
+66
+82
+98 +114
3 –125 –109 –93
–77
–61
-45
–29
–13
+3
+19
+35
+51
+67
+83
+99 +115
4 –124 –108 –92
–76
–60
–44
–28
–12
+4
+20
+36
+52
+68
+84 +100 +116
5 –123 –107 –91
–75
–59
–43
–27
–11
+5
+21
+37
+53
+69
+85 +101 +117
6 –122 –106 –90
–74
–58
–42
–26
–10
+6
+22
+38
+54
+70
+86 +102 +118
LSB 7 –121 –105 –89
–73
–57
–41
–25
–9
+7
+23
+39
+55
+71
+87 +103 +119
[3:0] 8 –120 –104 –88
–72
–56
–40
–24
–8
+8
+24
+40
+56
+72
+88 +104 +120
9 –119 –103 –87
–71
–55
–39
–23
–7
+9
+25
+41
+57
+73
+89 +105 +121
A –118 –102 –86
–70
–54
–38
–22
–6
+10
+26
+42
+58
+74
+90 +106 +122
B –117 –101 –85
–69
–53
–37
–21
–5
+11
+27
+43
+59
+75
+91 +107 +123
C –116 –100 –84
–68
–52
–36
–20
–4
+12
+28
+44
+60
+76
+92 +108 +124
D –115 –99
–83
–67
–51
–35
–19
–3
+13
+29
+45
+61
+77
+93 +109 +125
E –114 –98
–82
–66
–50
–34
–18
–2
+14
+30
+46
+62
+78
+94 +110 +126
F –113 –97
–81
–65
–49
–33
–17
–1
+15
+31
+47
+63
+79
+95 +111 +127
Horizontal Valid Trimmer
水平有効画素タイミング信号の位置調整
HVALT [7:4]: 開始位置の調整
レジスタ設定
値（0x）
調整値
（ピクセル）
8
9
A
B
–16 –14 –12 –10
C
D
E
F
0*
1
2
3
4
–8
–6
–4
–2
0
+2
+4
+6
+8
5
6
7
+10 +12 +14
57/69
FJDL7664-02
1電子デバイス
MSM7664
HVALT [3:0]: 終了位置の調整
レジスタ設定
値（0x）
調整値
（ピクセル）
8
9
A
B
–16 –14 –12 –10
C
D
E
F
0*
1
2
3
4
–8
–6
–4
–2
0
+2
+4
+6
+8
5
6
7
+10 +12 +14
Vertical Valid Trimmer
垂直有効ラインタイミング信号の位置調整
VVALT [7:4]: 開始位置の調整
レジスタ設定
値（0x）
8
9
A
B
C
D
E
F
0*
1
2
3
4
5
6
7
調整値
（ライン）
–8
–7
–6
–5
–4
–3
–2
–1
0
+1
+2
+3
+4
+5
+6
+7
VVALT [3:0]: 終了位置の調整
レジスタ設定
値（0x）
8
9
A
B
C
D
E
F
0*
1
2
3
4
5
6
7
調整値
（ライン）
–8
–7
–6
–5
–4
–3
–2
–1
0
+1
+2
+3
+4
+5
+6
+7
AGC Loop Filter Control
AGCLF [5:0]: AGC シンクレベルの調整
レジスタ設定値（0x）
LSB [3:0]
単位[IRE]
デフォルト 40 IRE
MSB [5:4]
2
3
0*
1
0*
–32
–16
0
+16
1
–31
–15
+1
+17
2
–30
–14
+2
+18
3
–29
–13
+3
+19
4
–28
–12
+4
+20
5
–27
–11
+5
+21
6
–26
–10
+6
+22
7
–25
–9
+7
+23
8
–24
–8
+8
+24
9
–23
–7
+9
+25
A
–22
–6
+10
+26
B
–21
–5
+11
+27
C
–20
–4
+12
+28
D
–19
–3
+13
+29
E
–18
–2
+14
+30
F
–17
–1
+15
+31
58/69
FJDL7664-02
1電子デバイス
MSM7664
Sync Separation Level
SSEPL [6:0]: ブランキングレベルの調整単位[IRE]
レジスタ設定値（0x）
LSB [3:0]
MSB [6:4]
4
5
6
7
0*
1
2
3
0*
–64
–48
–32
–16
0
+16
+32
+48
1
–63
–47
–31
–15
+1
+17
+33
+49
2
–62
–46
–30
–14
+2
+18
+34
+50
3
–61
–45
–29
–13
+3
+19
+35
+51
4
–60
–44
–28
–12
+4
+20
+36
+52
5
–59
–43
–27
–11
+5
+21
+37
+53
6
–58
–42
–26
–10
+6
+22
+38
+54
7
–57
–41
–25
–9
+7
+23
+39
+55
8
–56
–40
–24
–8
+8
+24
+40
+56
9
–55
–39
–23
–7
+9
+25
+41
+57
A
–54
–38
–22
–6
+10
+26
+42
+58
B
–53
–37
–21
–5
+11
+27
+43
+59
C
–52
–36
–20
–4
+12
+28
+44
+60
D
–51
–35
–19
–3
+13
+29
+45
+61
E
–50
–34
–18
–2
+14
+30
+46
+62
F
–49
–33
–17
–1
+15
+31
+47
+63
ACC Loop Filter Control
ACCLF [4:0]: カラーバーストレベルの調整
レジスタ設定値（0x）
LSB [3:0]
デフォルト 40 IRE
単位[IRE]
デフォルト 40 IRE
MSB [4]
1
0*
0*
–16
0
1
–15
+1
2
–14
+2
3
–13
+3
4
–12
+4
5
–11
+5
6
–10
+6
7
–9
+7
8
–8
+8
9
–7
+9
A
–6
+10
B
–5
+11
C
–4
+12
D
–3
+13
E
–2
+14
F
–1
+15
59/69
FJDL7664-02
1電子デバイス
MSM7664
Hue Control
カラーサブキャリア位相の調整
HUE [7:0]: 単位[度]
レジスタ
設定値
（0x）
MSB [7:4]
8
9
A
B
C
D
E
F
0*
1
2
3
4
5
6
7
0* –180.0 –157.5 –135.0 –112.5 –90.0 –67.5 –45.0 –22.5 +0.0 +22.5 +45.0 +67.5 +90.0 +112.5 +135.0 +157.5
1 –178.6 –156.1 –133.6 –111.1 –88.6 –66.1 –43.6 –21.1 +1.4 +23.9 +46.4 +68.9 +91.4 +113.9 +136.4 +158.9
2 –177.2 –154.7 –132.2 –109.7 –87.2 –64.7 –42.2 –19.7 +2.8 +25.3 +47.8 +70.3 +92.8 +115.3 +137.8 +160.3
3 –175.8 –153.3 –130.8 –108.3 –85.8 –63.3 –40.8 –18.3 +4.2 +26.7 +49.2 +71.7 +94.2 +116.7 +139.2 +161.7
4 –174.4 –151.9 –129.4 –106.9 –84.4 –61.9 –39.4 –16.9 +5.6 +28.1 +50.6 +73.1 +95.6 +118.1 +140.6 +163.1
5 –173.0 –150.5 –128.0 –105.5 –83.0 –60.5 –38.0 –15.5 +7.0 +29.5 +52.0 +74.5 +97.0 +119.5 +142.0 +164.5
6 –171.6 –149.1 –126.6 –104.1 –81.6 –59.1 –36.6 –14.1 +8.4 +30.9 +53.4 +75.9 +98.4 +120.9 +143.4 +165.9
LSB 7 –170.2 –147.7 –125.2 –102.7 –80.2 –57.7 –35.2 –12.7 +9.8 +32.3 +54.8 +77.3 +99.8 +122.3 +144.8 +167.3
[3:0] 8 –168.8 –146.3 –123.8 –101.3 –78.8 –56.3 –33.8 –11.3 +11.3 +33.8 +56.3 +78.8 +101.3 +123.8 +146.3 +168.8
9 –167.3 –144.8 –122.3 –99.8 –77.3 –54.8 –32.3 –9.8 +12.7 +35.2 +57.7 +80.2 +102.7 +125.2 +147.7 +170.2
A –165.9 –143.4 –120.9 –98.4 –75.9 –53.4 –30.9 –8.4 +14.1 +36.6 +59.1 +81.6 +104.1 +126.6 +149.1 +171.6
B –164.5 –142.0 –119.5 –97.0 –74.5 –52.0 –29.5 –7.0 +15.5 +38.0 +60.5 +83.0 +105.5 +128.0 +150.5 +173.0
C –163.1 –140.6 –118.1 –95.6 –73.1 –50.6 –28.1 –5.6 +16.9 +39.4 +61.9 +84.4 +106.9 +129.4 +151.9 +174.4
D –161.7 –139.2 –116.7 –94.2 –71.7 –49.2 –26.7 –4.2 +18.3 +40.8 +63.3 +85.8 +108.3 +130.8 +153.3 +175.8
E –160.3 –137.8 –115.3 –92.8 –70.3 –47.8 –25.3 –2.8 +19.7 +42.2 +64.7 +87.2 +109.7 +132.2 +154.7 +177.2
F –158.9 –136.4 –113.9 –91.4 –68.9 –46.4 –23.9 –1.4 +21.1 +43.6 +66.1 +88.6 +111.1 +133.6 +156.1 +178.6
Sync. Threshold Level Adjust
水平同期信号の検出スレッショルド調整
SHTR [6:0]: 単位[IRE]/2
レジスタ
MSB [6:4]
設定値（0x）
0
1*
2
3
4
5
6
7
0*
0
16
32
48
64
80
96
112
1
1
17
33
49
65
81
97
113
2
2
18
34
50
66
82
98
114
3
3
19
35
51
67
83
99
115
4
4
20
36
52
68
84
100
116
5
5
21
37
53
69
85
101
117
6
6
22
38
54
70
86
102
118
LSB
7
7
23
39
55
71
87
103
119
[3:0]
8
8
24
40
56
72
88
104
120
9
9
25
41
57
73
89
105
121
A
10
26
42
58
74
90
106
122
B
11
27
43
59
75
91
107
123
C
12
28
44
60
76
92
108
124
D
13
29
45
61
77
93
109
125
E
14
30
46
62
78
94
110
126
F
15
31
47
63
79
95
111
127
60/69
FJDL7664-02
1電子デバイス
MSM7664
● フィルタ特性
Band Pass Filter（NTSC ITU-RBT.601）
0
–20
–40
Level [dB]
–60
–80
–100
0
1
2
3
4
5
6
5
6
Frequency [MHz]
Band Pass Filter（PAL ITU-RBT.601）
0
–20
Level [dB]
–40
–60
–80
–100
0
1
2
3
4
Frequency [MHz]
61/69
FJDL7664-02
1電子デバイス
MSM7664
Trap Filter（NTSC ITU-RBT.601）
0
–20
–40
Level [dB]
–60
–80
–100
0
1
2
3
4
5
6
Frequency [MHz]
Trap Filter（PAL ITU-RBT.601）
0
–20
–40
Level [dB]
–60
–80
–100
0
1
2
3
4
5
6
Frequency [MHz]
62/69
FJDL7664-02
1電子デバイス
MSM7664
Pre-Filter
0
–20
–40
Level [dB]
–60
–80
–100
0
1
2
3
4
5
6
5
6
Frequency [MHz]
Sharp Filter
0
–20
–40
Level [dB]
–60
–80
–100
0
1
2
3
4
Frequency [MHz]
63/69
FJDL7664-02
1電子デバイス
MSM7664
Decimation Filter
0
–20
–40
Lebel [dB]
–60
–80
–100
0
2
4
6
8
10
12
Frequency [MHz]
*以上の各種フィルタ特性は設計値です。
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FJDL7664-02
1電子デバイス
MSM7664
■ 応用回路例
1) FIFO-1 および FIFO-2 モードでの応用回路例です。
3.3 V or 5 V
4.7 kΩ
1000 pF 47 µF 1000 pF 47 µF 1000 pF 47 µF
4.7 kΩ
I2C
Controller
Video in
（Composite
Y input） 1 µF
75Ω
4
75Ω
SDA SCL RESET
VIN（1:4）
AVDD
DAVDD
DVDD
Y（7: 0）
VRT1
10 µF
LPF
画像 LSI
AMPOUT
C（7: 0）
ADIN1
10 µF
B（7: 0）
CLPOUT1
VRCL1
10 kΩ
1 µF
Video in
（C input）
75Ω
VRB1
MSM7664
HVALID
75Ω
VVALID
10 µF 2
1 µF
LPF
10 µF
1 µF
VIN（5: 6）
VRT2
AMPOUT2
ADIN2
CLPOUT2
ODD
HSYNC_L
VSYNC_L
CLKX2O
VRB2
CLKXO
AMPOUT
LPF
AGND
DAGND DGND
MODE [3:0]
CLKX2
ADIN
100Ω
250 pF
OSC
• 出力インタフェース（ITU-RBT.656, 8 bit [YCbCr], 16 bit [YCbCr], RGB）に応じてデコーダ MSM7664 と
画像 LSI を接続してください。
• ビデオ入力はコンポジット: 4 入力、S-Video: 2 入力を入力することができます。
• 使用しないビデオ入力端子は AGND に接続してください。またコンポジット入力時には C 入力側（ビデ
オアンプ、AD コンバータ等）は動作オフ状態となります。
• 入力がコンポジット信号に限定される場合、VIN（5:6）、ADIN2 の端子を AGND に接続し、コンデンサ
ー等の外付け部品を削除できます。
• MODE [3:0]端子は所定の設定を行ってください。
• 基板上で、アナログ用、AD 用、デジタル用の各電源/GND はできるかぎり電源供給元で分割し供給す
るようにしてください。またアナログ/AD 用電源/GND ラインは幅広く低インピーダンスな設計を行ってく
ださい。
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FJDL7664-02
1電子デバイス
MSM7664
2) FM-1 および FM-2 モードでの応用回路例です。
3.3 V or 5 V
2
IC
Controller
4.7 kΩ
1000 pF 47 µF 1000 pF 47 µF 1000 pF 47 µF
4.7 kΩ
メモリコントロール信号
Video in
（Composite
Y input）
75Ω
1 µF
4
75Ω
10 µF
LPF
10 µF
SDA SCL RESET
VIN（1: 4）
AVDD
DAVDD
DVDD
M [7:4]
VRT1
Y（7: 0）
AMPOUT
C（7: 0）
ADIN1
CLPOUT1
Field
memory
Field
memory
画像 LSI
B（7: 0）
VRCL1
10 kΩ
CLKXO
1 µF
Video in
（C input）
75Ω
10 µF
1 µF
75Ω
LPF
10 µF
1 µF
AMPOUT
LPF
VRB1
MSM7664
HVALID
2
VVALID
VIN（5:6）
VRT2
AMPOUT2
ADIN2
CLPOUT2
ODD
HSYNC_L
VSYNC_L
CLKX2O
VRB2
AGND
DAGND DGND
MODE [3:0]
CLKX2
ADIN
100Ω
250 pF
OSC
• 出力インタフェースは 16 bit [YCbCr]と RGB 出力のどちらかを選択してください。
• フィールドメモリ使用数
16 bit [YCbCr]: フィールドメモリ 2 個使用します。
RGB: フィールドメモリ 3 個使用します。
• ビデオ入力はコンポジット: 4 入力、S-Video: 2 入力を入力することができます。
• 使用しないビデオ入力端子は AGND に接続してください。またコンポジット入力時には C 入力側（ビデ
オアンプ、AD コンバータ等）は動作オフ状態となります。
• 入力がコンポジット信号に限定される場合、VIN（5:6）、ADIN2 の端子を AGND に接続し、コンデンサ
ー等の外付け部品を削除できます。
• MODE [3:0]端子は所定の設定を行ってください。
• MF-1 モード設定ではフィールドメモリのコントロール信号は外部で作成、供給してください。
• MF-2 モード設定では M [7:4]からのメモリコントロール信号をフィールドメモリに供給できます。
• MF-2 モード設定では HSYNC_L、VSYNC_L、ODD、VVALID、HVALID の出力タイミングはメモリリー
ドタイミングになり、メモリのデータ出力と各同期信号タイミングを合わせています。
• 基板上で、アナログ用、AD 用、デジタル用の各電源/GND はできるかぎり電源供給源で分割し供給す
るようにしてください。またアナログ/AD 用電源/GND ラインは幅広く低インピーダンスな設計を行ってく
ださい。
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FJDL7664-02
1電子デバイス
MSM7664
■ 使用上の注意
本 MSM7664 は、基本的に標準信号（ITU-RBT.624 相当）に準ずる信号に対しての動作保証になっています。
ただ標準信号でない信号に対しても、各レジスタの設定を変える事でそれ相応の対応が取れるようになってい
ます。しかしながら入力信号によっては、レジスタ設定範囲及びレジスタ組み合わせだけでは限界があり、安定
動作させることができない場合があります。このような時には入力信号を標準信号に近づける外部での対策を
施して下さい。
この限界はいろいろな条件が絡みますので、一概にどのような信号で、どのレジスタだとは述べられません。ユ
ーザー殿サイドで、ユーザ殿のアプリケーションに従って十分なご検討、ご評価を行って頂きたいと存じます。
また各レジスタ設定はその設定範囲が記述されていますが、記述の設定の全範囲において安定動作を保証
するものではありません。
以上、本 LSI のご使用に際しては十分注意を払っていただくようお願い致します。
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FJDL7664-02
1電子デバイス
MSM7664
■ パッケージ寸法図
（単位: mm）
TQFP100-P-1414-0.50-K
Mirror finish
5
パッケージ材質
リードフレーム材質
端子処理方法・材質
パッケージ質量 (g)
版数/改版日
エポキシ樹脂
42 アロイ
半田メッキ (≥5µm)
0.55 TYP.
4 版/96.10.28
表面実装型パッケージ実装上の注意
表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすい
パッケージです。
したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及
び希望されている実装条件（リフロー方法、温度、回数）、保管条件などを弊社担当営業まで必ずお問い合わ
せ下さい。
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FJDL7664-02
1電子デバイス
MSM7664
ご注意
1. 本書に記載された内容は、製品改善及び技術改良等により将来予告なしに変更することがあります。したが
って、ご使用の際には、その情報が最新のものであることをご確認ください。
2. 本書に記載された動作概要及び応用回路例は、本製品の標準的な動作や使い方を説明するためのもの
です。したがって、実際に本製品を使用される場合には、外部諸条件を考慮のうえ回路・実装設計をしてく
ださい。
3. 設計に際しましては、最大定格、動作電源電圧範囲、放熱特性など保証範囲内でお使いください。保証値
を超えての使用など本製品の誤った使用または不適切な使用等に起因する本製品の具体的な運用結果
につきましては、当社は責任を負いかねますのでご了承ください。
4. 本製品及び本書に記載された情報や図面等の使用に関して、当社は、第三者の工業所有権・知的所有権
及びその他の権利に対する保証または実施権の許諾を行うものではありません。したがって、その使用に
起因する第三者の権利侵害に対し、当社は責任を負いかねますのでご了承ください。
5. 当社は品質、信頼性の向上に努めておりますが、部品の性格上、ある確率の欠陥、故障が不可避だと考え
られます。当社製品をお使いの場合には、この様な故障が生じましても直接人命を脅かしたり、身体または
財産に危害を生じさせないよう、装置やシステム上で十分な安全設計をお願いします。
6. 本書記載の製品は、一般電子機器（事務機器、通信機器、計測機器、家電製品など）に使用されることを
意図しております。特別な品質・信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、身体また
は財産に危害を及ぼす恐れのある装置やシステム（交通機器、安全装置、航空・宇宙機器、原子力制御、
生命維持装置を含む医療機器など）に使用をお考えのお客様は、必ず事前に当社販売窓口までご相談願
います。
7. 本書に記載された製品には、「外国為替及び外国貿易管理法」に基づく戦略物資等に該当するものがあり
ます。したがって、該当製品またはその一部を輸出する場合には、同法に基づく日本国政府の輸出許可が
必要となりますので、その申請手続きをお取りください。
8. 本書に記載された内容を、当社に無断で転載または複製することはご遠慮ください。
4
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1
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広島市中区八丁堀 15 番 10 号（セントラルビル）
松山市三番町 3 丁目 9 番 4 号（四銀安田ビル）
福岡市中央区天神 2 丁目 13 番 7 号（長銀ビル）
東京
（03）5445-6027
FAX
（03）5445-6058
（ダイヤルイン）
http://www.oki.co.jp/semi/
仙台（022）225-6605（代）
松本（0263）36-7951（代）
名古屋（052）201-7008（代）
金沢（0762）22-2600（代）
大阪（06）6226-1325（代）
広島（082）221-2209（代）
松山（089）943-3733（代）
福岡（092）771-9116（代）
69/69

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