NJU6010-T 24 キー入力キースキャン IC 概 外 要 形 NJU6010 は、内部クロックで動作する 24 キー入力のキ ースキャン IC です。 最大 4×6 のキーマトリックスをスキャンし、CPU にキ ーデータを転送します。 CPU とのインターフェイスは、最速 2MHz の高速クロ ックによるシリアルインターフェイスを持ち、CPU と直 接接続することができます。 特 NJU6010VT 徴 キースキャン機能 （最大マトリックス 4X6 24 キー） シリアルデータ転送 （シフトクロック 2MHz Max.) 発振回路内蔵 パワーオンリセット機能 電源電圧 2.4 to 5.5V CMOS 構造 (P-Sub) 外形 SSOP16 ブロック図 K0～K5 S0～S3 VDD キースキャン回路 VSS TEST DATA CSb 発振回路 キーレジスタ シリアル I/F SCL パワーオンリセット 回路 ■ 端子配列 • SSOP16 TEST CSb SCL DATA S0 S1 S2 S3 Ver.J00 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VDD K0 K1 K2 K3 K4 K5 VSS -1- NJU6010-T 端子説明 No. 端子名 1 2 3 TEST CSb SCL 4 DATA 5～8 9 10～15 16 S0 ~ S3 VSS K0~K5 VDD 機 能 発振回路テスト端子 L でデータの出力が可能になります。 シリアルクロック入力端子 シリアルデータ出力端子（REQ 信号兼用） CSb=H→リクエスト信号出力、CSb=L→キーデータ出力 キースキャン出力端子 GND 端子 キースキャン入力端子（プルアップ内蔵） 電源端子 機能説明 (1) 各ブロック機能 • シリアル I/F シリアルインターフェイス制御です。出力信号の制御を行います。 • パワーオンリセット回路 電源投入時に自動的にキーレジスタの内容を初期化(リセット)します。 • キースキャン回路 キースキャンの制御回路です。キーが押された場合、DATA 端子からリクエスト信号を出し、CPU がキーデー タを読込みを開始（CSb=L）するまで、キーデータをキーレジスタに保持します。 • キーレジスタ 読み込んだキーデータを保持します。 • 発振回路 内蔵の発振回路です。 (2) キースキャン回路 キースキャンは、キースキャン信号の出力部（S0~S3）キーキャン信号の取込み部（K0~K5）から構成 されています｡これらの端子を図 1 のように、4×6 のマトリックス状にキーを接続することで、最大 24key のキー入力に対応します。また、複数キーの多重押しに対応しています（条件有り）。 NJU6010 K5 K4 K3 K2 K1 K0 S3 S2 S1 S0 ON OFF SW KEY 図 1 キースキャン・マトリックス -2- Ver.J00 NJU6010-T NJU3555 (2-1)キースキャンタイミング キースキャン周期は、512×T[s](T=1/fosc)であり、この周期でキースキャンを 2 回実行することで、 キーデータの検出をします。これにより、チャタリングなどによる誤動作を防ぎます。 （図 2 参照） キースキャンは、CSb が”H”の状態で有効になります。CSb が”L”の状態ではキースキャンは動作しま せん。 2 回のキーデータが一致した場合には、キーが押されたと判断し、キー入力時から最大 1408×T[s] 後に、CPU に対してキーデータ読み込み要求（REQ 信号）として、DATA 端子に ”H” が出力されます。 DATA 端子に ”H” が出力されると、NJU6010 は、キーデータの読み出しを開始するまで、キーデータは内部 レジスタに保持されます。キーデータの読み出しが終了するまで、キースキャンは実行できません。 キー入力 キー認識 キースキャン開始 キーデータ確定 REQ信号出力 キー入力 fosc（内蔵発振） 128×T[s] ｷｰｽｷｬﾝｸﾛｯｸ （内部信号） S0 0 0 T=1/fosc S1 S2 1 1 2 S3 2 3 3 1回目キースキャン 2回目キースキャン ＤＡＴＡ 512×T[s] 最大1408×T[s] 図 2 キースキャンタイミング図 Ver.J00 -3- NJU6010-T (2-2)キーの判別方法 キーの判別方法は、図 2 に示したキースキャン出力信号（S0~S3）を K0~K5 端子で取り込むことに より押されたキーの判別を行います。S0～S3 は通常”L”に固定されており、K0~K5 は、NJU6010 内部 でプルアップされている入力端子です。 例として、図３に示すように S1 と K0 の交点のキーが押されたとします、このとき K0 が”H”から”L” に変化します。この K0 信号の変化により NJU6010 はキーが押されたこと検出し、どのキーが押された か判別するため、S0~S3 からキースキャン信号を出力します。（図４参照） このスキャン動作により、S１のスキャン信号が K0 端子に入力されます。（図 3 中の点線ルート）これ により、NJU6010 は、S1 と K0 の交点のキーが押されたことを判別します。 NJU6010 K5 K4 K3 K2 K1 K0 S3 S2 S1 S0 ON OFF SW 図 3 キースキャン判別 KEY 例1 キーオン キーデータ確定 キースキャン KEY K0 1 1 K1～K5 キー判別 （プルアップ) S0 S1 S2 S3 0 0 1 1 2 2 3 3 ＤＡＴＡ CSb 図 4 キースキャン判別 -4- 例2 Ver.J00 NJU6010-T NJU3555 (2-3)キースキャンデータ出力例 キーデータの読み出しは、CSb が”L”になっている時、SCL の立ち下がりで、DATA 端子からダミーデ ータ→KD1～KD24→ダミーデータ（余分なクロックが入力されたとき）の順でデータを出力します（図 5 参照）。よって、CPU によるキーデータ読み込みは、SCL の立ち上がりで行ってください。このとき、 CSｂが立ち下がったとき、SCL の状態は、”H”でも”L”でも、NJU6010 は、キーデータの読み出しが可能 です。 （図 5 ①②参照）しかし、①の場合、CPU 側では最初のダミーデータの読み込みは、行えません。 これに対し②の場合は、最初のダミーデータの読み込みを行うように、それぞれ CPU 側での設定が必要 になります。 キーデータの出力は、KD1~KD24 の 24 ビットを使用して出力されます。このとき、押されたキーに対 応するビットは”H”で出力され、それ以外は”L”が出力されます。 （(2-4)キーマトリックスとキーデータの 対応参照） キーデータの読み込みタイミングは、CSb が”H”の時 DATA が”H”（REQ フラグ）になることで CPU に対しキーデータの読み込み要求を出します。この REQ フラグを確認後キーデータの読み込みをしてく ださい。CSb が”H”の時 DATA が”L”の状態で、キーデータの読み込みを行った場合、データは不定が出力 されます。 CPU が、読み込み終了後、CSb を”H”にすることで NJU6010 は、キーデータの読み出しを解除し、次 のキー入力を待ちます。このとき、キーデータ 24 ビット全て読み出す前に CPU が、CSb を”H”にした場 合、レジスタ内のキーデータは失われ、REQ フラグも解除され、NJU6010 は次のキー入力を待ちます。 ① SCL が H の場合 CSb SCL DATA REQ * KD1 KD2 KD3 KD2 1 KD2 2 KD2 3 * KD2 4 * ： ダミ ーデータ CPUでは、このダミーデータは、読み込めない。 ② SCL が L の場合 CSb SCL DATA REQ * KD1 KD2 KD3 KD2 1 KD2 2 KD2 3 KD2 4 * * ： ダミーデータ CPUでは、このダミーデータは、読み込む。 図 5 キーデータ転送タイミング Ver.J00 -5- NJU6010-T (2-4)キーマトリックスとキーデータの対応 NJU6010 のキーマトリックスとキーデータは、図 6 のように対応しています。 NJU6010 K5 K4 K3 K2 K1 K0 S3 S2 S1 S0 ON OFF SW K0 K1 K2 K3 K4 K5 S0 KD1 KD2 KD3 KD4 KD5 KD6 S1 KD7 KD8 KD9 KD10 KD11 KD12 S2 KD13 KD14 KD15 KD16 KD17 KD18 S3 KD19 KD20 KD21 KD22 KD23 KD24 KEY 図 6 キーマトリックスとキーレジスタの対応 (2-5)キーの多重押しについて キーの多重押しに関しては、図 7 に示す様な 3 重押し以上の場合には、スキャン信号の回り込みにより押さ れていないキーが押されたものとしてキーデータが出力されます。この間違ったデータによる誤認識を防ぐ ためには、各キーに直列にダイオードを挿入（図 8 参照）するか､誤認識の可能性があるキーの組み合わせ をＣＰＵ側のプログラムで排除するなどの対策が必要になります。 ただし、図 9 に示すようなキーの押し方であれば、ダイオードなしで多重押しの認識が可能です。 NJU6541 NJU6010 K6 K5 K5 K4 K4 K3 K3 K2 K2 K1 K1 K0 S5 S4 S3 S3 S2 S2 S1 S1 S0 押されたキー 左図に示す組み合わせで 3 つのｷｰが押さ れた場合､S3 端子が”L”になると点線の 経路で信号が回り込み実際には押され ていない斜線のｷｰも押されたと誤認識 されます。 誤認識されたキー 誤認識されるルート SW KEY 図 7 多重押し -6- Ver.J00 NJU6010-T NJU3555 図７の誤認識を防止するには、左図のよ うにダイオードを挿入します。 これにより、図７の誤認識ルートを修正 し、正確なキー認識が可能になります。 NJU6541 NJU6010 K5 K6 K4 K5 K3 K4 K2 K3 K1 K2 K0 K1 S3 S2 S3 S1 S2 S0 S1 押されたキー 認識されるルート SW KEY 図 8 図 7 における誤認識防止ダイオード挿入例 NJU6541 NJU6010 K5 K6 K4 K5 K3 K4 K2 K3 K1 K2 K0 K1 NJU6541 NJU6010 S5 S4 S3 S2 S3 S1 S2 S1 S0 K5 K6 K4 K5 K3 K4 K2 K3 K1 K2 K0 K1 S5 S4 S3 S2 S3 S1 S2 S1 S0 押されたキー SW 押されたキー KEY （a） SW (b) NJU6541 NJU6010 K6 K5 K5 K4 K4 K3 K3 K2 K2 K1 K1 K0 S5 S4 S3 S3 S2 S2 S1 S1 S0 SW KEY (c) 図 9 認識可能な多重押しパターン Ver.J00 -7- KEY NJU6010-T (2-6) キースキャン動作例 図 10 にキースキャンの動作例を示します。 ① 通常のキースキャン。 キー入力を検出しキースキャンを開始。キーデータ確定後 DATA を”H”（REQ フラグ）にする。 REQ フラグが有効になったあとはキー入力があってもキースキャンは行わない。 CSb を”L”にすることで NJU6010 は、キーデータの読み出しを行い、”H”にすることで、キーデータ の読み出しを解除します。 ② キーデータの読み出し解除（CSb=”H”）後のキースキャン キーデータの読み出し終了後、キー入力が続いていた場合、NJU6010 は、再度キースキャンを実行 します。 ③ CSｂ=”L”の時のキースキャン CSｂ=”L”のときは、REQ フラグが立っていなくても、キースキャンは行えません。 キースキャンは、CSｂ=”H”のときで REQ フラグが立っていない状態で有効になります。 ④ 無効データ REQ フラグが立っていない時に、CPU がキーデータの読み込みを行った場合のデータは不定にな ります。 キーデータ転送終了 キーデータ読み取り要求 キーデータ転送終了 キーデータ読み取り要求 キーデータ転送終了 キーデータ読み取り要求 キー入力 キースキャン 1 2 3 4 1 2 3 4 S S S S S S S S 1 2 3 4 1 2 3 4 S S S S S S S S CSb SCL REQ DATA キーデータ取り込み REQ キーデータ転送 ① キーデータ取り込み 不定 キーデータ転送 ② 図 10 ③ ④ キースキャン動作例 絶対最大定格 (Ta=25°C) 項 目 記 号 定 格 値 単位 備 考 -0.3 to +7.0 電源電圧 VDD V -0.3 to VDD+0.3 入力電圧 VIN1 V CSb, SCL, TEST 端子に適用 -40 to +105 動作温度 Topr °C -55 to +125 保存温度 Tstg °C 300 許容損失 PD mW 注 1) 絶対最大定格を超えて LSI を使用した場合、LSI が破壊することがあります。 注 2) 電圧は全て VSS= 0V を基準とした値です。 -8- Ver.J00 NJU6010-T NJU3555 電気的特性 • DC 特性 1 (特記無き場合 VDD=2.4 to 3.6V, VSS=0V, Ta=-40 to +105°C) 項 目 電源電圧 入力"H"レベル電圧 1 入力"L"レベル電圧 1 入力"H"レベル電圧 2 入力"L"レベル電圧 2 ヒステリシス電圧 記号 VDD VIH1 VIL1 VIH2 VIL2 VH 入力"H"レベル電流 IIH 入力"L"レベル電流 IIL 出力"H"レベル電圧 1 出力"L"レベル電圧 1 出力"H"レベル電圧 2 出力"L"レベル電圧 2 プルアップ MOS 電流 発振周波数 消費電流 • DC VOH1 VOL1 VOH2 VOL2 Ip fosc IDD 条 件 MIN CSb, SCL, TEST 端子 CSb, SCL, TEST 端子 K0~K5 K0~K5 CSb, SCL 端子 VIN= VDD CSb, SCL 端子 VIN= VSS CSb, SCL 端子 IO=-10μA,VDD=3.0V, S0~S3 IO=+250μA,VDD=3.0V, S0~S3 DATA Io=-1ｍA VDD=3.0V DATA Io=+1ｍA VDD=3.0V VDD=3V, VIN =VSS , K0~K5 TYP 2.4 0.8 VDD 0 0.8 VDD 0 MAX 単位 3.6 VDD 0.2 VDD VDD 0.2 VDD V V V V V V 1.0 μA 1.0 μA VDD 0.2VDD 0.2VDD 0.8VDD VSS 2 -5 35 VDD =3V, Ta=25°C -15 60 0.5 -25 100 V V V V μA KHz 20 40 μA 注 特性 2 (特記無き場合 VDD=4.5 to 5.5V, VSS=0V, Ta=-40 to +105°C) 項 目 電源電圧 入力"H"レベル電圧 1 入力"L"レベル電圧 1 入力"H"レベル電圧 2 入力"L"レベル電圧 2 ヒステリシス電圧 記号 VDD VIH1 VIL1 VIH2 VIL2 VH 入力"H"レベル電流 IIH 入力"L"レベル電流 IIL 出力"H"レベル電圧 1 VOH1 出力"L"レベル電圧 1 出力"H"レベル電圧 2 出力"L"レベル電圧 2 プルアップ MOS 電流 発振周波数 VOL1 VOH2 VOL2 Ip fosc 消費電流 IDD1 Ver.J00 条 件 CSb, SCL, TEST 端子 CSb, SCL,TEST 端子 K0~K5 K0~K5 CSb, SCL 端子 VIN= VDD CSb, SCL 端子 VIN= VSS CSb, SCL 端子 IO=-20μA,VDD=5.0V, S0~S3 IO=+500μA,VDD=5.0V, S0~S3 DATA Io=-1ｍA VDD=5V DATA Io=+1ｍA VDD=5V VDD=5V, VIN =VSS , K0~K5 VDD =5V, Ta=25°C MAX 単位 5.5 VDD 0.2 VDD VDD 0.2 VDD V V V V V V 1.0 μA 1.0 μA 0.8VDD VDD V VSS 4 0.2VDD MIN TYP 4.5 0.8VDD 0 0.8 VDD 0 0.2VDD -10 35 -25 60 0.5 -65 100 V V V μA KHｚ 45 80 μA -9- 注 NJU6010-T • AC 特性 1 項 目 "L"レベルクロックパルス幅 "H"レベルクロックパルス幅 CSb ウェイト時間 CSb セットアップ時間 CSb ホールド時間 立ち上がり時間 立ち下がり時間 キーデータ出力遅延時間 • AC 記号 tWCLL tWCLH tCP tCS tCH tr tf tKDD (特記無き場合 VDD=V0=2.4 to 3.6V, VSS=0V, Ta=-40 to +105°C) 条 件 MIN TYP MAX 単位 注 260 ns 260 ns 50 ns 注3 180 ns 100 ns 20 ns 20 ns DATA 端子負荷 CL=50pF 230 ns 特性 2 (特記無き場合 VDD=V0=4.5 to 5.5V, VSS=0V, Ta=-40 to +105°C) 記号 条 件 MIN TYP MAX 単位 注 tWCLL "L"レベルクロックパルス幅 230 ns tWCLH "H"レベルクロックパルス幅 230 ns CSb ウェイト時間 tCP 50 ns 注3 tCS CSb セットアップ時間 180 ns CSb ホールド時間 tCH 100 ns tr 20 ns 立ち上がり時間 立ち下がり時間 tf 20 ns キーデータ出力遅延時間 tKDD DATA 端子負荷 CL=50pF 200 ns 注 3) tCP は CSb の立ち下がり時に SCL が”H”レベルとなる場合の規定です。 SCL が”L”レベルの場合は適用さ れません。 項 目 • 出力タイミング特性 CSb tCP tCS tWCLH tWCLL tf tr tCH SCL tKDD DATA - 10 - Ver.J00 NJU6010-T NJU3555 • パワーオンリセット回路の電源条件 項 目 電源立ち上がり時間 電源 OFF 時間 記号 trDD tOFF 条 件 MIN 0.1 1 TYP (Ta=-40 to +105°C) MAX 単位 5 ms ms 2.2V VDD 0.2V 0.2V trDD 0.2V tOFF 注 4）tOFF は、電源の瞬断及び、電源が ON/OFF を繰り返す場合に、電源が OFF している時間を規定します。 Ver.J00 - 11 - NJU6010-T 入出力回路形式 VDD VDD IN OUT VSS VSS CSb, SCL, TEST DATA VDD VDD IN OUT VSS VSS S0～S3 VDD K0~K5 ＜注意事項＞ このデータブックの掲載内容の正確さには 万全を期しておりますが、掲載内容について 何らかの法的な保証を行うものではありませ ん。とくに応用回路については、製品の代表 的な応用例を説明するためのものです。また、 工業所有権その他の権利の実施権の許諾を伴 うものではなく、第三者の権利を侵害しない ことを保証するものでもありません。 - 12 - Ver.J00
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