ミューオントリガー用FPGAモジュールの開発粒子物理学研究室 099s115s 德永香 LHC (Large Hadron Collider) ATLASのトリガー重心系14TeV （陽子7TeV＋陽子7TeV）衝突頻度40MHz （25ns） ATLASでの高頻度なイベントを膨大な Backgroundの中で処理する仕組みが必要リング周長 27km ルミノシティ 1034cm-2s-1 重心系エネルギー 14TeV 衝突頻度 25ns 3段階のトリガーで順次イベントレートを落としていく LVL1トリガーミューオントリガーシステムとカロリメータの情報を用いたトリガー（許容時間2.5μsec） LHC加速器トリガー＆DAQシステム ATLAS検出器 TGC(Thin Gap Chamber) 前後方ミューオントリガーシステムの一部神戸大が担当目的： Higgs粒子の探索、超対称性粒子（SUSY）の探索 ATLAS detector • Inner detector • カロリメーター • ミューオン検出器 -TGC(Thin Gap Chamber) -RPC(Resistive Plate Chamber) →トリガー用 -MDT(Monitored Drift Tube) →精密測定用 R R-Z断面でのTGCのレイアウト Inner Detector Small wheel TGCの読み出しには大きく分けて３つある - トリガー系：25nsごとに流れてるトリガー判定のための情報 - リードアウト系：L1Aが来ると読みだされるTGC各層でのミューオンのヒットチャンネル情報 - コントロール系：各モジュールをコントロールするための情報 LHCからSLHCへのUpgrade ルミノシティが10倍に LHC 1034cm-2s-1 → SLHC 1035cm-2s-1 Background rateが大きくなる →トリガーを厳しくする必要あり！ Low Ptのトリガー判定は 2つのDoublet 、 High Ptのトリガー判定は 2つのDoubletとTripletを用いて行われる。 EI、FIは現在トリガー判定には使われていない。 TGCエレクトロニクス TGC(Thin Gap Chamber) ＜現在＞ルミノシティを大きく → 統計量をためる時間の短縮＜アップグレード後＞ L-pT LVDS LVDS g-link optical トリガー系の流れ LVL1トリガーにInner Detectorを用いる φ LVL1トリガーに現在のBig wheel だけでなく、Small wheel も用いる LVL1 Buffer 読み出しに時間がかかる LVDS g-link SLB, HPT, SL, SSW が1つにまとめられるリードアウト系の流れ新しいトリガーが必要待ち時間の延長新しい検出器（μ-PIC） SL(Sector Logic) : FPGAを用いて設計されている LVL1 Buffer の置き換え新しいトリガーのアルゴリズムこのまとめられた部分がFPGAを用いて設計される CPLD(Complex Programmable Logic Device) FPGA(Field Programmable Gate Array) →書き換え可能な論理素子トリガーのアルゴリズムの変更 SL どちらもトリガーのアルゴリズムを新しく作る必要がある汎用FPGAモジュール PT5 H-pT 動作テスト・PCからPT5へのアクセス CPLD PT5(Prototype 5)とは・・・ PT5 -VMEスレーブモジュール -FPGAを様々にコンフィグすることにより、汎用性をもたせることができる -メザニンカードを取り付けて光通信できる -CPLD, FPGAはVerilog HDL（ハードウェア記述言語）を用いて設計 →記述した文から論理合成ツールで論理回路へと変換この中の配線 Bit3 メザニンとりつけアドレス、動作などを指定ここの動作 VME モジュール (マスター) Linux PC PCIカード CPLD PT5 (スレーブ) VMEバックプレーン VMEバックプレーン FPGA メザニンカードを 1枚搭載したPT5 PT5とその周辺 C++言語でLinux PCから命令を送り、VMEのマスターモジュールであるBit3を通し、PT5にアクセスしている。 PT5の中のCPLDの中の配線はverilog HDLで設計している。きちんとアクセスできたので、 g-linkのメザニンカードのテストに… ・g-link（光通信）用のメザニンカード VMEからのデータの流れ →FPGAの1つのレジスタへ。 →メザニンカード。パラレル→シリアルに変換 →光ファイバーへ送り、それを受信シリアル→パラレルに変換 →FPGAのもう1つのレジスタへ。 →VMEへ。 →PC上で読みだす。 ※データが16bitなので、2^16 = 65536 通りの全てのデータパターンの送受信を10,000 回繰り返す。 →エラーなし！これから PT5のデータの流れ Verilog HDL g-link メザニンカードのテスト 1本の光ファイバーを用いている SLHCに向けてFPGAを用いた新しいトリガーの開発