1
A
2
3
4
5
ANISE-E2 Main 04 (VB67Ax)
6
7
B
C
D
E
F
CONTENTS
PAGE
9
w/TQFP Card Controller
PCI REQ#/GNT#
PAGE
8
PCIC
LAN/MODEM 2nd
LAN/MODEM 1st
VGA
REQ0
REQ1
REQ2
REQ3
CONTENTS
01
MENU
41
DACVCC LCDVCC
02
EMI RC
42
LCD FILTER
03
DOCKING/LAN CN
43
ZV-BUF
04
Connector Board I/F
44
CARDBUS CTRL -1
05
FDD,PRINTER PULL UP
45
CARDBUS CTRL -2
06
HDD,Pointing CN
46
CARDBUS POWER
07
Bay CN
47
CLOCK GENERATOR
08
BLANK
48
BLANK
09
INTR KB CN
49
IDSEL-QSW / SMBUS SELCTOR
10
USB POW AUSB CN
50
BLANK
11
RESET/3VIR/IrDA
51
12
DIMM SLOT
52
13
AUDIO CN,Volume
53
AUDIO AMP
14
LAN/MODEM CN,PDCA CN
54
AVCC/ AUDIO MISC
15
PCMCIA SLOT
55
BLANK
16
DEBUG CN
56
RING -1
17
BLANK
57
RING -2
18
Coppermine-1
58
KBC
19
Coppermine-2
59
BIOS ROM,MISK
20
PASSCON for Coppermine
60
RS232C DRV
21
BLANK
61
3VSTD,RSMRST#,RTCVCC,LLB#
22
SideBand Signals Pullup
62
BLANK
23
BANISTER -1
63
BLANK
24
BANISTER -2
64
BLANK
25
BANISTER -3
65
TEMP SENSOR,FAN CONTROL
26
BANISTER Strap Options
66
POW INDEX
27
SPEED STEP (Geyserville SCL)
67
DC-IN
28
VID CONTROL
68
BATTx CN
29
BLANK
69
POW1,BTxDCHG
30
BLANK
70
BTxVOL
31
SDRAM DUMPING
71
ACON,BTxALM
32
CLOCK BUFFER
72
5VSTB,PMUVCC,VREF
33
BLANK
73
SCONTx
34
PULL UP for PCI/ISA
74
PMU
35
BAY Q-SW, IDE PULL-UP
75
BUS SW
36
BLANK
76
5VSUS,3VSUS
37
BAY ID
77
CPUVCC
38
VGA(Trident 9525DVD) Config
78
CHARGER
39
VGA(Trident 9525DVD) -1
79
PLLVCC
40
VGA(Trident 9525DVD) -2
80
5VMAIN,3VMAIN,BAYVCC
81
BUSVCC
A
Revision history
Rev
01-00
01-01
Date
'99/12/24 Initial
'99/12/24
PCI (ID) SEL ALLOCATION
SUPER I/O
AC97CODEC(YMF743 / STAC9721T)
AD11
AD12
AD13
AD14
AD15
BANISTER
AD18
AD24
AD26
AD27
AD28
AD29
AD30
AD31
BANISTER
B
特記事項
C
１）電源用ﾀﾞｲｵｰﾄﾞ RB151L-40Fは通常許可されている、原点方向に1pin(ｶｿｰﾄﾞ方向）
以外に任意の１角度方向追加を追加許可するٛB
追加１角度あ、RB151L-40Fで共通である必要がある。（RB151-40Fは３角度選択可能）
２）L11(1),L12(1),L13(1),L14(1)に接続されているノードの配線直下層
～電源層までの間には電源部以外のパターンは配線禁止とする。
但し、直下層にGND1層を入れた場合は、この限りではないٛB
３）L11(1),L12(1),L13(1),L14(1)の接続されるSOPのﾄﾗﾝｼﾞｽﾀおよび
RB151L-40Fﾀﾞｲｵｰﾄﾞは可能な限り同一面にて表層を使用し配ٛ
を実施すること。　このような配線により、制約のあるノードを集約できる。
LAN/MODEM
LAN/MODEM
PCIC
VGA
PCIINT#
PCIINT0
PCIINT1
PCIINT2
PCIINT3
TP0610T
D/3
G/1
D
PCIC-A
PCIC-B
LAN/MODEM
VGA
RB415D HSM2838
D/3
S/2
G/1
3
S/2
1
2
1SS226
LM45C
3
3
配線幅条件 (Page1-Page66分抜粋ٛj
-USBVCC0,USBVCC1 1.5mm
-EXDCIN,DCIN1A(PC1,PC2)端子配線 3mm
-LCDVCC 1.5mm
-BAYVCC 2mm
-PCMVCC0,PCMVCC1 1.5mm
-PCMVPP0,PCMVPP1
1mm
-M3(10)端子配線,M4(1)端子配線 1mm
-VREF_GTL　1mm
-CPUBUSVCCT M6～M8間　1mm
それ以外は、内層分割指定
-DACVCC 1mm
-AVCC,M31(1)端子配線,Q9(4)端子配線 1.5mm
-3VSTD
,M87(5)端子配線,Q15(4)端子配線　1.5mm
-FANVCC,Q23(4)端子配線 0.5mm
指定以外の配線は、最低でも1A
1mm幅とする。　ﾐﾆﾊﾞｲｱは1個0.3Aが限界とするٛB
E
F
部品実装に関する緩和条件
－部品搭載が困難な場合、以下ファンクションは一括削除を許可する。
削除部品：M29,C450,R322,R323,M18,D57,R762 (ZV Audio機ٛ\)
1
2
1
2
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
設計 調査
日
設計 00.05.04
小中
MENU
1
2
3
4
5
6
7
承認
調査
変
容
更
ﾍﾟ
内
渡部
|
承認
8
福田
富士通株式会社 ｼﾞ
9
1
81
G
1
2
3
4
5
6
7
8
9
Configration List
A
A
B
B
C
C
D
D
E
E
F
F
名
ANISE-E2 04
称
G
図
番
版
年 月
日
設計
BLANK
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
提出先
C1CP051300-X4
富士通株式会社 ｼﾞ
9
2
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
本部品は電波対策用の部品であり、基板の周囲で電源とグランドٛﾔに挿入するフィルタである。
特に電源の種別は未接続状態にしているので、適宜、配置するٛ齒鰍ﾉより電源を設定すること
3VSUS
3VSUS
2
2
C27
100pF 25V
1
C
3VMAIN
1
3VMAIN
C25
100pF 25V
C24
100pF 25V
C23
100pF 25V
1
3VSUS
3VMAIN
2
2
5VSUS
1
3VSUS
C
D
D
3VMAIN
3VSUS
2
2
5VMAIN
1
C36
100pF 25V
100pF 25V
1
C34
1
1
2
2
2
3VSUS
3VSUS
C37
100pF 25V
1
1
2
2
5VMAIN
3VSUS
C32
100pF 25V
1
5VMAIN
5VMAIN
C31
100pF 25V
C29
100pF 25V
C28
100pF 25V
本コンデンサは電源/グランド層にして発生する島プレーン同士ٛ凰ﾚ続するためにものである。
AVCC
5VMAIN
1
AVCC
5VMAIN
2
AVCC
5VSUS
C30
100pF 25V
5VMAIN
そのため、上記のような島構成であれば、ポイントとなる個所にコンデンサを配置するようにする
C38
100pF 25V
1
1
2
GNDA
1
2
C59
100pF 25V
1
2
C58
100pF 25V
1
2
1
2
1
2
2
1
1
2
2
1
2
1
2
1
1
GNDA
F
GND1
GND1
GNDA
2
2
2
1
1
2
2
1
2
1
1
1
2
2
2
C48
100pF 25V
GND1
AUDIOGND
Reserve
E
3VMAIN
C57
100pF 25V
GND1
GND1
3VSUS
5VMAIN
C47
100pF 25V
C46
100pF 25V
1
5VSUS
3VSUS
C56
GND1
r100pF 25V
AUDIOGND
100pF 25V
3VMAIN
3VSUS
C45
100pF 25V
C43
C55
r100pF 25V
C53
100pF 25V
1
2
3VMAIN
3VMAIN
C49
100pF 25V
C35
100pF 25V
C33
100pF 25V
C50
100pF 25V
1
2
5VSUS
C44
100pF 25V
C42
100pF 25V
AUDIOGND
GND1
5VSUS
CPUCOREVCC CPUCOREVCC
C54
AUDIOGND
3VSUS
r100pF 25V
C51
r100pF 25V
F
CPUBUSVCC
3VMAIN
C41
100pF 25V
C40
100pF 25V
C39
100pF 25V
CLK信ٛ
3VMAIN
2
CPUBUSVCC
3VMAIN
また、レイアウトに関連するので、未接ٛｱ状態にしている。
1
CPUCOREVCC 3VSUS
また、クロックを、島をまたいで引く場合には、クロック信号の近くにコンデンサを配置すること
E
名
GND1
ANISE-E2-04
称
G
図
提出先
C1CP051300-X4
番
版
年 月
日
設計
EMI RC
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
3
81
G
1
2
3
4
5
6
7
8
9
EXDCIN
※MAX 3A
2
A
FL1
<FILTER>
1
A
BLM41P600S
5VMAIN
5VMAIN
USBVCC0
CN1A
PC1
CN1B
DCIN
DCIN
PC3
5,51 PINIT#
5,51 PSLIN#
B
5,51 FSIDE#
5,51 FRDDT#
C
5,51 FINDEX#
5,51 FTRK0#
5,51 FSTEP#
5,51 FMOTOR#
D
1
GND1
GND1
51
2
SYSDET1 PRPATCH#2
52
3
GND1
GND1
53
4
N.C
N.C
54
5
N.C
N.C
55
6
FSIDE#
FDATCH#
56
7
GND1
GND1
57
8
FRDDT#
FWD#
58
9
GND1
GND1
59
FDSELO#
60
10
56 FMODE#
14,60 RIA
14,60 CTSA
14,60 RTSA
14,60 DSRA
5,51 PAFD#
5,51 PPERR#
FMODE#
5VMAIN
5,51 PRD4
PRCD1# 56
5,51 PACK#
5,51 PPE
FDATCH# 57
4,40 VGAB
4,40 VGAG
FWD# 5,51
4,40 VGAR
FDSELO# 57
11
FINDEX#
FWP#
61
12
5VMAIN
5VMAIN
62
13
FTRK0#
FWG#
63
14
GND1
GND1
64
15
FSTEP#
FDIR#
65
16
FMOTOR#
FDCHG#
66
17
GND1
GND1
67
18
RIA
DTRA
68
19
CTSA
SOUTA#
69
20
RTSA
SINA#
70
21
DSRA
DCDA
71
22
GND1
GND1
72
23
GND1
PSTB#
73
PSTB# 5,51
24
PAFD#
PRD0
74
PRD0 5,51
25
PPERR#
PRD1
75
PRD1 5,51
E
5,51 PRD6
26
PINIT#
PRD2
76
PRD2 5,51
27
PSLIN#
PRD3
77
PRD3 5,51
28
PRD4
PRD5
78
PRD5 5,51
29
PRD6
PRD7
79
PRD7 5,51
PBUSY 5,51
PSLCT 5,51
30
PACK#
PBUSY
80
31
PPE
PSLCT
81
32
VGAGND
VGAGND
82
33
VGAB
DDCCLK
83
DDCCLK 4,41
34
VGAG
DDCDATA
84
DDCDATA 4,41
35
VGAR
VGAVS
85
36
VGAGND
VGAHS
86
37
USBVCC0
USBVCC0
87
38
USB0-
39
USBGND
40
KDATA
41
KCLOCK
FDIR# 5,51
42
5VMAIN
FDCHG# 5,51
43
44
45
USB0+
USBGND
89
MDATA
90
KMDATA 58
MCLK
91
KMCLOCK 58
5VMAIN
92
N.C
N.C
93
N.C
N.C
94
LANRXD-
LANTXD-
95
LANTXD-
46
LANRXD+
LANTXD+
96
LANTXD+
SINA# 14,60
47
N.C
N.C
97
DCDA 14,60
48
N.C
N.C
98
49
PRPATCH#1 SYSDET#2
99
50
GND1
FWG# 5,51
10 DKUSBP0-
58 KDATA
58 KCLOCK
DTRA 14,60
SOUTA# 14,60
LANRXDLANRXD+
56 PRCD2#
※MAX 3A
PC2
C
DKUSBP0+ 10
GND1
100
DCIN1RTN DCIN1RTN
PC4
P-R_CN_AN
GND1
VGAVS 4,41
VGAHS 4,41
88
FWP# 5,51
B
D
※MAX 3A
E
P-R_CN_AN
GND1
GND1
GND1
CN2
注）LAN信号線(LANTXD+,LANTXD-,LANRXD+,LANRXD-)はٛA
LANTXD+ - LANTXD- , LANRXD+ - LANRXD- をそれぞٛ
対で配線し、対の距離は、最低配線距離、TXD,RXD間はその
５倍の距離を離すこと。
また、この４本を通している上下２層は配線領域から横方向に
３ｍｍを内層ｸﾘｱとする。
上下３層目は、GND1にて、配線の上をGND1でガードすること。
但し、ｶﾞｰﾄﾞも含め、本信号線のｽﾙﾎｰﾙおよび、配線から3mm
以内は、絶縁距離として確保し、いかなる信号線も3mm以下の
距離になってはならない。
但し、例外条件として、上下３層目は本信号と完全に直行する
場合のみ他の信号線の布線を許可する。（必要最低限に抑える
こと）
F
TX+
1
TX-
2
RX+
3
TIP
4
RING
5
RX-
6
RJ45-7
7
RJ45-8
8
LANTXD+
LANTXDLANRXD+
LAN-RJ
注）FIL1 - P-R_CONN間は、ｺﾈｸﾀ引出し部　ｽﾙﾎｰﾙ各３ٛﾂ
計６個で引き出し、3mm以上のﾊﾟﾀｰﾝ幅、最短距離でFIL1ٛﾖ
接続すること。
EXDCINは3mm以上のﾊﾟﾀｰﾝ幅で布線することが要求されるٛB
G
F
LANRXD-
名
称
図
番
版
年 月
日
設計
DOCKING/LAN CONNECTOR
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
4
81
G
1
2
3
4
5
6
7
8
9
A
A
5VMAIN
LCDVCC
13 INTMICIN
1
MIC
2
USBG
3
USBP0-
4
USBVCC0
5
USBP1-
6
GNDA
51
INTMICRTN 13
42 P4
26
P4
42 P6
27
P6
28
GND1
USBG
52
USBP0+
53
USBVCC0
54
42 P8
29
USBP1+
55
42 P10
30
5VMAIN
5VMAIN
56
42 P12
7
VGAHS
VGAVS
57
8
GND1
GND1
3,40 VGAR
9
VGAR
3,40 VGAG
10
3,40 VGAB
11
B
P5
76
P5 42
P7 42
P7
77
GND1
78
P8
P9
79
P9 42
P10
P11
80
P11 42
31
P12
P13
81
P13 42
42 P14
32
P14
P15
82
P15 42
58
42 P16
33
P16
GND1
83
VGAGND
59
42 P17
34
P17
SHFCLK
84
VGAG
DDCDATA
60
DDCDATA 3,41
42 FLM
35
FLM
GND1
85
VAGB
DDCCLK
61
DDCCLK 3,41
42 LP
36
LP
M./DE
86
12
GND1
GND1
62
37
LCDVCC
LCDVCC
87
74 SLCDC0
13
SLCDC0
SLCDC1
63
SLCDC1 74
56 EBLEN
38
EBLEN
LCDEN
88
74 SLCDC2
14
SLCDC2
SLCDS0
64
SLCDS0 74
56 BKLVOL
39
BKVOL
TPNLDAT
89
74 SLCDS1
15
SLCDS1
SLSDS2
65
SLCDS2 74
40
TPNCLK
LCDIDSYS1
90
74 SLCDS3
16
LCDS3
LCDS4
66
SLCDS4 74
41
POW2
POW2
91
74 SLCDS5
17
LCDS5
LCDS6
67
SLCDS6 74
42
VGAID2
VGAID1
92
74 SLCDS7
18
LCDS7
19
LCDCL#
57,59 SUSSW#
20
SUSSW#
24,61 RSMRST#
21
RSMRST#
3,41 VGAHS
C
D
VGAVS 3,41
POW2
38,56 VGAID1
LCDS8
68
SLCDS8 74
43
DCIN
DCINRTN
93
MAINON#
69
MAINON# 57,74
44
DCIN
DCINRTN
94
SMBALERT#
70
SMBALERT# 24
3VSTD
45
DCIN
DCINRTN
95
3VSTD
71
46
DCIN
DCINRTN
96
22
OZSMBCLK OZSMBDATA
72
47
DCIN
DCINRTN
97
23
GND1
GND1
73
48
DCIN
DCINRTN
98
42 P0
24
P0
P1
74
P1 42
49
DCIN
DCINRTN
99
42 P2
25
P2
P3
75
P3 42
50
DCIN
DCINRTN
100
56,59 LCDCL#
41 OZSMBCLK
E
CN4B
CN4A
B
OZSMBDATA 41
DCIN
M/DE 42
LCDEN 40,41
D
VGAID0 38
E
Connector_BD2
Connector_BD2
GND1
C
SHFCLK 42
GND1
GND1
GND1
F
F
名
称
G
図
番
版
年 月
日
設計
Connector Board I/F
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
5
81
G
1
2
3
4
5
6
5VMAIN
A
7
8
RM1
ARRAY
FLOPPY関連信号のPULL UP
上記の集合抵抗および抵抗はSUPER
I/O(FDC37N769)
の近くに配置配線すること。
FLOPPY control signals
Above register array and register must be placed near
super I/O chip (FDC37N769) and routed with short trace from it.
9
5V669
A
1
2
3
4
8
7
6
5
FRDDT# 3,51
RM2
FTRK0# 3,51
FDCHG# 3,51
1Kx4 1/32W 5%
ARRAY
9
FWP# 3,51
R26
FINDEX# 3,51
10K 1/16W 5%
B
PRD[0:7] 3,51
10
1
PRD0
2
PRD1
3
PRD2
4
PRD3
5
PRD4
6
PRD5
7
PRD6
8
PRD7
B
10Kx8 1/20W 5%
RM3
ARRAY
9
C
10
C
1
5VMAIN
2
RM4
9
ARRAY
3
10
1
D
FSIDE# 3,51
2
FSTEP# 3,51
3
FDIR# 3,51
4
FMOTOR# 3,51
5
4
PACK# 3,51
5
PBUSY 3,51
6
PPE 3,51
7
PSLCT 3,51
8
PPERR# 3,51
D
FWD# 3,51
10Kx8 1/20W 5%
6
7
FWG# 3,51
RM5
8
ARRAY
8
7
6
5
680x8 1/20W 5%
1
2
3
4
PSTB#
PAFD#
PINIT#
PSLIN#
3,51
3,51
3,51
3,51
4.7Kx4 1/32W 5%
E
E
PARARELL関連信号のPULL
UP
5VMAIN
5V669
TP1
D1
2
F
1
F
5V669
RB521S-30
名
称
G
図
番
版
年 月
日
設計
FDD,PRINTER PULL UP
1
2
3
4
5
6
設計
調査
承認
変
容
更
C1CP051300-X4
|
承認
8
提出先
ﾍﾟ
内
調査
7
ANISE-E2 04
富士通株式会社 ｼﾞ
9
6
81
G
1
2
3
4
5
6
7
8
9
CN5
このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可
23,35 PDD[0:15]
RM7
ARRAY
PDD[0:15]
PDD3
PDD2
PDD1
PDD0
A
BPDD[0:15] 35
1
2
3
4
8
7
6
5
BPDD3
BPDD2
BPDD1
BPDD0
BPDD[0:15]
35 BPDD[0:15]
22x4 1/32W 5%
RM8
ARRAY
PDD4
PDD5
PDD6
PDD7
CN6
1
2
3
4
8
7
6
5
BPDD4
BPDD5
BPDD6
BPDD7
22x4 1/32W 5%
B
RM9
PDD15
PDD8
PDD10
PDD9
4
3
2
1
5
6
7
8
1
2
3
4
5
6
1
2
3
4
5
6
KGPDATA 58
KGPCLOCK 58
5VMAIN
POINTING CN
FL2
1
BPDD15
BPDD8
BPDD10
BPDD9
ARRAY
C
2
C64
0.1uF 10V
RM10
4
3
2
1
<FILTER>
BLM11A121S
22x4 1/32W 5%
PDD11
PDD12
PDD13
PDD14
5
6
7
8
25
RSTDRV#
50
GND1
24
GND1
BPDD7
49
BPDD7
BPDD8
23
BPDD8
35,57 IDERST#
BPDD11
BPDD12
BPDD13
BPDD14
GND1
BPDD6
48
BPDD6
BPDD9
22
BPDD9
BPDD5
47
BPDD5
BPDD10
21
BPDD10
BPDD4
46
BPDD4
BPDD11
20
BPDD11
BPDD3
45
BPDD3
BPDD12
19
BPDD12
BPDD2
44
BPDD2
BPDD13
18
BPDD13
BPDD1
43
BPDD1
BPDD14
17
BPDD14
BPDD0
42
BPDD0
BPDD15
16
BPDD15
41
GND1
15
GND1
40
BPDDREQ
14
GND1
39
GND1
13
BPDIOW#
38
GND1
12
GND1
37
BPDIOR#
11
GND1
36
GND1
10
PIORDY
35
PDDACK#
ARRAY
22x4 1/32W 5%
PDA[0:2]
35 BPDDREQ
BPDA[0:2]
RM11
BPDA[0:2] 35
このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可
5VMAIN
R27
5.6K 1/16W 5%
23 PDA[0:2]
ARRAY
BPDCS1#
BPDA0
10x4 1/32W 5%
R28
D
10K 1/16W 5%
BPDCS3#
BPDA2
R30
PDA0
1
2
3
4
10K 1/16W 5%
23 PDCS1#
8
7
6
5
R29
PDA2
10K 1/16W 5%
23 PDCS3#
BPDIORDY
ARRAY
23,35 PDDACK#
BPDA1
r 0.1uF 10V
r 0.1uF 10V
C76
R743
1K 1/16W 5%
24,35,60 IRQ14
35 BPDIAG#
Q1
D2
2
2
BPDA[0:2]
DASPON
BPDIOR#
22 1/16W 5%
R747
22 1/16W 5%
PDIAG#
BPDA0
32
BPDA0
BPDA2
6
BPDA2
BPDCS1#
31
BPDCS1#
BPDCS3#
5
BPDCS3#
30
HDDLED#
4
29
3
28
2
27
1
26
GND1
5VMAIN
GND1
5VMAIN
GND1
5VMAIN
GND1
5VMAIN
57 HDDLED#
R749
1
2
2
1
1
2
r 0.1uF 10V
C70
r 0.1uF 10V
C69
C74
23 PIORDY
r 0.1uF 10V
C73 2K 1/16W 5%
R748
Reserve
R32
1K 1/16W 5%
C67
10uF 10V
R31
1K 1/16W 5%
C66
10uF 10V
C65
r 2200pF 25V
SPDIOW# 35
22 1/16W 5%
C68
0.1uF 10V
BPDIORDY
22 1/16W 5%
HDD,POINTING CN
1
名
r 0.1uF 10V
12
57 DASPON#
C69,C70はCN5直ぐ横に実装すること。
3
4
称
11
13
図
DASPON
3VMAIN
5
ANISE-E2 04
提出先
C1CP051300-X4
番
LV00A
C770,R743,C73,C74は、Page35
M76直横に実装すること。
GND1
RESERVE
2
HDD CN_ANISE_R1
GND1
M26D
GND1
F
GND1
33 1/16W 5%
C770
G
E
GND1
SPDIORDY 35
R750
2K 1/16W 5%
D
IOCS16#
BPDA1
BPDIOW#
5VMAIN
IRQ14
7
5VMAIN
23 PDIOW#
GND1
34
33
2SK3019
3
22 1/16W 5%
R746
BPDA1
B
C
9
8
1SS400
GND1
SPDIOR# 35
F
1
35,57 BAYLMP1#
23 PDIOR#
R745
35 BPDA[0:2]
1
M8
Banisterの元端子直裏面に搭載すること
R744
C75
5VMAIN
r 0.1uF 10V
10x4 1/32W 5%
E
C72
SPDCS3# 35
SPDCS1# 35
BPDDREQ 35
r 0.1uF 10V
1
2
3
4
C71
8
7
6
5
23 PDDREQ
BPDIOR#
GND1
RM12
PDA1
BPDIOW#
A
版
年 月
日
設計
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
7
81
G
1
2
3
4
5
6
7
8
9
BATT2
PCMVCC1
157
JCD2B# 45
USBVCC1
USBP1USBVCC1
119
38
37
GND1
GND1
118
GND1
GND1
36
VSENSE
117
SCONT2
116
PCMVCC1
JWPA
45 JDB2
76
JDB2
JDB10
156
JDB10 45
45 JDB1
75
JDB1
JDB9
155
JDB9 45
35
BATT2
BATT2
115
45 JDB0
74
JDB0
JDB8
154
JDB8 45
34
BATT2
BATT2
114
45 JAB0
73
JAB0
JBVD1B
153
JBVD1B 45
33
BATT2
BATT2
113
45 JAB1
72
JAB1
JBVD2B
152
45 JAB2
71
JAB2
JREGB#
151
JREGB# 45
45 JAB3
70
JAB3
JINPACKB#
150
JINPACKB# 45
45 JAB4
69
JAB4
JWAITB#
149
JWAITB# 45
45 JAB5
68
JAB5
JRTSB
148
JRSTB 45
67
GND1
GND1
147
45 JAB6
66
JAB6
JVS2B#
146
45 JAB7
65
JAB7
JAB25
145
JAB25 45
45 JAB12
64
JAB12
JAB24
144
JAB24 45
45 JAB15
63
JAB15
JAB23
143
JAB23 45
45 JAB16
62
JAB16
JAB22
142
JAB22 45
61
PCMVPP1
PCMVPP1
141
60
GND1
GND1
140
45,57 JBSYB#
59
JBSYB#
JAB21
139
JAB21 45
45 JWEB#
58
JWEB#
JAB20
138
JAB20 45
45 JAB14
57
JAB14
JAB19
137
JAB19 45
35 DKSPDIOW#
45 JAB13
56
JAB13
JAB18
136
45 JAB8
55
JAB8
JAB17
135
54
GND1
GND1
134
45 JAB9
53
JAB9
JIOWRB#
133
JIOWRB# 45
45 JAB11
52
JAB11
JIORDB#
132
JIORDB# 45
45 JOEB#
51
JOEB#
JVS1B#
131
45 JAB10
50
JAB10
JCE2B#
130
44,45 JCE1B#
49
JCE1B
JDB15
45 JDB7
48
JDB7
45 JDB6
47
45 JDB5
46
45 JDB4
45
45 JDB3
44
43
42
41
37 DKBAYID2
37 DKBAYID0
70,73 VSENSE2
DKUSBP1- 10
SCONT2 73
B
32
BATT2
BATT2
112
31
BATT2
BATT2
111
68 BATTM2+
30
BATTM2
BT2IN
110
BT2IN 68,74
68 BATTC7
29
CINT1
BT2CLK
109
BT2CLK 75
75 BT2DAT
28
BT2DAT
GNDA
108
56 DKBAYCD2#
27
BAYATCH
N.C
107
26
GND1
25
DASP#
JBVD2B 45
JVS2B# 45
35 DKBAYLMP1#
BAYVCC
GND1
106
BPDCS3#
105
BayUnit
5VBAY
5VBAY
23
5VBAY
5VBAY
103
22
BPDCS1#
5VBAY
102
21
BPDA0
BPDA2
101
DKBPDA2 35
20
BPDA1
PDIAG
100
DKBPDIAG# 35
35 DKIRQ14
19
IRQ14
N.C
99
BAYRI# 56
35 DKSPDIOR#
18
SPDIOR#
PDDACK#
98
DKPDDACK# 35
17
SPDIOW#
PIORDY
97
DKPIORDY 35
16
GND1
GND1
96
35 DKPDD0
15
BPDD0
BPDDREQ
95
35 DKPDD1
14
BPDD1
BPDD15
94
13
BPDD2
BPDD14
93
35 DKPDD3
12
BPDD3
BPDD13
92
JVS1B# 45
35 DKPDD4
11
BPDD4
BPDD12
91
JCE2B# 44,45
35 DKPDD5
10
BPDD5
BPDD11
90
129
JDB15 45
35 DKPDD6
9
BPDD6
BPDD10
89
JDB14
128
JDB14 45
35 DKPDD7
8
BPDD7
BPDD9
88
DKPDD9 35
JDB6
JDB13
127
JDB13 45
7
RSTDRV#
BPDD8
87
DKPDD8 35
JDB5
JDB12
126
6
GND1
GND1
86
JDB4
JDB11
125
JDB11 45
5
CDL
JDB3
JCD1B#
124
JCD1B# 45
4
CDRTN
GND1
GND1
123
3
BAYID2
GND1
122
2
BAYID0
BAYID1
121
1
35 DKBPDA0
35 DKBPDA1
JAB18 45
JAB17 45
35 DKPDD2
35 DKRSTDRV#
JDB12 45
52 CDL
52 CDRTN
56 DKBAYCD1#
DKBAYID1 37
DOCK_INT_CN_R6
GND1
CDR
85
CDRTN
84
BAYATCH
GND1
83
GND1
GND1
82
GND1
GND1
81
1
2
B1 A1
GNDA
DKSPDCS3# 35
104
35 DKSPDCS1#
CD-ROM
DRIVE
BAY2ON 57
24
PCMVPP1
BayConnectorBoard
1
81
IDE/USB/BATT
158
JCD2B#
USBP1+
39
BAYVCC
49
1
PC-Card Slot
50
35
DKBPDDREQ 35
DKPDD15 35
34
69
DKPDD14 35
C
Upper Side
PCMVCC1
10 DKUSBP1+
B34 A34
B1 A1
D
Upper Side
159
Lower Side
PCMVCC1
77
PCMVPP1
F
GND1
PCMVCC1
120
78
C
E
GND1
79
40
44,45 JWPB
B
D
A
CN7B
160
CARD/USB
CN7A
80
Lower Side
A
5VMAIN
PCMVCC1
B44 A44
160 80
DKPDD13 35
DKPDD12 35
DKPDD11 35
E
DKPDD10 35
CDR 52
F
DOCK_INT_CN_R6
GND1
GND1
GND1
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
BAY CN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
8
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
C
C
D
D
CN8
E
F
ROW#[0:7] 58
ROW#0
ROW#1
ROW#2
ROW#3A
ROW#3B
ROW#4
ROW#5
ROW#6
ROW#7
28
17
16
13
9
12
11
8
7
ROW#0
ROW#1
ROW#2
ROW#3
CLM#0
CLM#1
CLM#2
CLM#3
CLM#4
CLM#5
CLM#6
CLM#7
CLM#8
CLM#9
CLM#10
CLM#11
CLM#12
CLM#13
CLM#14
CLM#15
27
26
25
24
23
22
21
20
19
18
15
14
10
6
5
4
CLM#0
CLM#1
CLM#2
CLM#3
CLM#4
CLM#5
CLM#6
CLM#7
CLM#8
CLM#9
CLM#10
CLM#11
CLM#12
CLM#13
CLM#14
CLM#15
ID-C
ID0
ID1
ROW#4
ROW#5
ROW#6
ROW#7
3
2
1
E
CLM#[0:15] 58
SHIPID
ID0
ID1
US
1
0
JP
0
0
UK
0
1
F
KSHIPID1 58
KSHIPID0 58
INT_KBD
GND1
G
Keyboard Strap (N86C-7664-0203-E)
ID1:ID0 (KBC Side)
JP 0
0
US 0
1
UK 1
0
JP 1
1 ('00 Summer model)
名
称
図
版
年 月
日
設計
2
3
C1CP051300-X4
提出先
番
INTR KB CN
1
ANISE-E2 04
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
9
81
G
1
24 USBP0-
2
3
R37
◆
◆
5
6
7
8
9
DKUSBP0- 3
R38
27 1/16W 5%
C78
47pF 25V
A
4
15K 1/16W 5%
A
R638
3 DKUSBP0-
GND1
GND1
R639
0 1/16W
3 DKUSBP0+
24 USBP0+
R39
◆
◆
USBVCC0
DKUSBP0+ 3
2
R40
27 1/16W 5%
C79
47pF 25V
FL24
<FILTER>
0 1/16W
BLM41P600S
1
15K 1/16W 5%
CN22
1
VCC
2
-DATA
3
+DATA
4
GND
5
FG1
6
FG2
2
B
C689
10uF 10V
1
GND1
5VMAIN
GND1
PS1
1
2
MINISMDC100(1.00A)
24 USBP1-
R41
◆
◆
C
C
GND1
R43
◆
GND1
15K 1/16W 5%
GND1
24 USBP1+
USB_CON_STD
DKUSBP1- 7
R42
27 1/16W 5%
C80
47pF 25V
B
◆
27 1/16W 5%
DKUSBP1+ 7
R44
C81
47pF 25V
15K 1/16W 5%
GND1
USBVCC0
GND1
3VMAIN
D
D
R48
OVERCRNT1# 24
R932
1K 1/16W 5%
R47
r100K 1/16W 5%
100K 1/16W 5%
Reserved
本項中◆印のついたパターンは、通常の信号線の0.2mmの太さで配線すること。
また、本信号はGND1でガードし、その上下はGND1のベタパターンで覆うこと。
OVERCRNT0# 24
R933
10K 1/16W 5%
E
[NOTE] : CTL is control(input) function : Noninverting TTL control input.
High(>1.8V typical)=On, Low(<1.6V typical)=Off.
E
GND1
The following guideline is applied to USB signal traces.
F
USBn-,+
F
This trace must be guarded along with
USBG traces on both sides.
Less than
1 inch
R
Less than
1 inch
R
27ohm
C
R
47pF
15kohm
The length of this stub mest be
as short as possible.
USB CN
0ohm
This point must be appeared on
surficial layer to be cuttable.
名
Docking CN
G
BANISTER
ANISE-E2 04
称
Those three components must be located as
near to BANISTER as possible.
図
C1CP051300-X4
提出先
番
版
年 月
日
設計
USB POW
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
10
81
G
1
2
3
4
5
6
7
8
9
MAX 1A
1
MD0
4
MD1
5
2
26,59,74,76 SUSC#
Q18
2
AGND
2
1
3VMAIN
2
B
GND1
GND1
2SK3019
2
2
QSDL-M137#00
GND1
・C87,C89はM3pin直横に配置
・M4はM3の近くに配置し、C88はM4の近くに配置すること。
・C759はRing(M34の接続pin)直横に配置すること。
C
1
C
Q21
1
S-873325BUP-ALA-T2
GND1
1
IRMODE 51
TP0610T
0.47uF 16V
2
VSS
VOR
4
R402
10K 1/16W 5%
1
2
CD
C788
0.033uF 25V
Td(Typ)=190ms
2
1
C92
0.1uF 10V
B
VCC
C89
2
C88
15uF 16V
(TA)
+
3
FIR_SEL
47 1/4W 5%
1
3
GND1
1
1
VOUT
A
R407
R408
100K 1/16W 5%
VIN
3
IRRXA# 51
NC
GND
1
5
RXD
8
3VSUS
IRTX 51
↓70mA
6
7
3VIR
3VIR
9
C87
0.1uF 10V
TP3
M4
TXD
LEDA
2
C86
4.7uF 10V
2
2
5VMAIN
PMUVCC
10
3
1
A
M3
R51
5.6 1/2W 5%
2
1
1
5VMAIN
VR_ON 27,41
M88A
Reserved
1
4
2
27 VRPWRGD
SYSPWR 57
rTC7SZ08FU
M45A
D
2
24,44,57 PCIRST#
R763
1
0 1/16W 5%
4
1
27 CPUPWRGD
2
2
1
PWGDCPU 18
C516
r 2200pF 25V
TC7SZ08FU
(CPUIOVCC)
D
1
R404
4.7K 1/16W 5%
2
M46
VDD
5
CD
3
GND
GND1
OUT
GND1
1
POWERGOOD2 57
E
S-80927AL
C926
GND
OUT
1
1
GND1
GND1
S-80942ANMP
名
1
C522
称
2200pF 25V
図
番
GND1
GND1
RESET/3VIR/IRDA
1
2
F
ISAPWR 44,57
2
3
2
CD
3
1
1
C521
0.033uF 16V
Td(Typ)=125ms
1
2
2
VDD
5
R409
10K 1/16W 5%
C520
2200pF 25V
M47
0.1uF 10V
TC7SZ08FU
3
rTC7SZ08FU
F
2
C519
0.1uF 10V
1
3VSUS
G
M45B
5VSUS
2
M88B
PLLVCC
5
3VSUS
5
C518
0.01uF 16V
Td(Typ)=57ms
1
2
2
GND1
2
1
E
RESERVED
C517
2200pF 25V
2
PMUVCC
版
年 月
日
設計
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
11
81
G
1
2
3
4
5
6
7
8
9
SO-DIMM SLOT (FOR EXPANSION MEMORY)
A
3VSUS
3VSUS
31 MD[0:63]
3VSUS
CN9A
1
73
3
75
MD32
4
MD1
5
31 CS#2
77
MD33
6
MD2
7
79
MD34
8
MD3
9
31 CS#3
31 MD[0:63]
81
MD35
10
E
MD37
16
MD50
88
89
MD38
18
MD51
90
91
MD39
20
15
MD18
MD6
17
MD19
MD7
19
21
MD20
93
23
MD21
95
25
MD22
97
27
MD23
99
MA6
33
MA8
MD52
94
31 DQM4
24
MD53
96
31 DQM5
26
MD54
98
MD55
100
31 MA[0:13]
31 MA[0:13]
MA3
30
103
MA4
32
MA7
104
105
MA5
34
MA11
106
107
36
108
37
MA9
109
MD40
38
MA12
110
MD9
39
MA10
111
MD41
40
MA13
112
MD10
41
113
MD42
42
MD11
43
31 DQM2
115
MD43
44
31 DQM6
116
45
31 DQM3
117
46
31 DQM7
118
114
MD12
47
119
MD44
48
MD13
49
MD24
121
MD45
50
MD56
122
MD14
51
MD25
123
MD46
52
MD57
124
MD15
53
MD26
125
MD47
54
MD58
126
55
MD27
127
56
MD59
128
57
32 SDCLK2A
59
32 SDCLK1A
31 CKE3
58
MD28
131
31 CKE2
60
MD60
132
61
MD29
133
31 CKE0
62
MD61
134
64
MD62
136
66
MD63
138
63
MD30
135
65
MD31
137
31 WEB#
67
31 CS#0
69
31 CS#1
71
31 SCASB#
139
31 MA[0:13]
141
24,32,41,49 BSMBDATA
143
DIMM SOCKET
130
68
31 CKE1
MA12
70
MA13
72
D
120
129
31 SRASB#
C
102
MD8
32 SDCLK2B
B
92
22
28
101
35
D
87
MD5
31
82
86
85
MA2
80
84
MD17
MA1
78
MD49
13
31 MA[0:13]
76
31 MD[0:63]
14
MD4
29
74
32 SDCLK1B
MD36
83
MA0
2
MD48
MD16
31 DQM1
CN9D
12
11
31 DQM0
31 MA[0:13]
CN9C
31 MD[0:63]
MD0
B
C
CN9B
A
3VSUS
E
140
142
24,32,41,49,59 BSMBCLK
144
DIMM SOCKET
DIMM SOCKET
DIMM SOCKET
F
F
GND1
GND1
GND1
GND1
C95
0.1uF 10V
2
C96
0.1uF 10V
名
C97
1
1
2
C94
0.1uF 10V
2
G
2
2
10uF 10V
1
C93
1
1
3VSUS
0.1uF 10V
称
図
GND1
上記のコンデンサはDIMMスロットの電源端子の近くに配置・配線することٛB
版
年 月
日
設計
2
3
4
5
提出先
C1CP051300-X4
番
Dimm Slot
1
ANISE-E2 04
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
12
81
G
2
3
4
5
6
7
TP78
A
CN11A
Line-OPT
LINER
5
4
FL7
<FILTER>
2
2
BLM11B102S
FL9
<FILTER>
2
1
※
※
1
LINEINR 52
※
53 SPOUT1R
※
2
LINEINL 52
BLM11B102S
FL29
<FILTER>
2
1
C103
r1800pF 25V
2
1
※
53 SPOUT2R
2
FL5
<FILTER>
BLM11A121S
FL6
<FILTER>
BLM11A121S
FL8
<FILTER>
BLM11A121S
FL10
<FILTER>
9
CN10
1
1
1
SPL1
2
SPL2
3
SPR1
4
A
SPR2
SPK CN
1
1
BLM11A121S
B
CM3
BLM11B102S
0.1uFx4 16V
1
2
3
4
C102
r1800pF 25V
2
1
B
53 SPOUT2L
2
3
1
53 SPOUT1L
※
2
8
8
7
6
5
1
Reserve
CN11B
Line-OPT
R936
1
2
SPDIFO 52
0 1005
C
FHPIN 57
4 INTMICRTN
CN12
BLM11B102S
FL13
<FILTER>
2
1
5
4
3
6
2
1
※
※
E
C116
r1000pF 25V
C115
r1000pF 25V
HP JACK
AVCC
1
BLM11B102S
FL14
<FILTER>
2
1
0 1/16W 5%
※
2
R63
1
※
HPOUTR 53
※
HPOUTL 53
C114
1uF 10V
2
1
0 1/16W 5%
※
2
R65
1
BLM11B102S
FL31
<FILTER>
2
1
AUDIOGND
CN13
5
4
3
6
2
1
BLM11B102S
Reserve
2
D
FL33
<FILTER>
1
BLM11B102S
5
RK10J12RK1
3
4
53 EVRCTRL
2
FG
1
G
AUDIOGND
2
FL17 BLM11B102S
<FILTER>
1
※
MICIN 54
Placement location of audio connectors
FL32
BLM11B102S
E
CN13
MIC
R764
CN11
LINE IN
CN12
PHONE
0 1/16W 5%
R937
FL15,FL17～FL19,C118はMIC IN
JACKの近くに配置すること。
R62,R66,R68,R69,C114,C117はSTAC9721の近くに実装しٛA
基板の端面をとおして配線することٛB
2
GND1
名
称
図
番
版
年 月
日
設計
AUDIO CN
1
2
3
4
5
F
AUDIOGND
1
0 1005
本項中※印のついたパターンは、AUDIOGNDٛﾅガードし、その上
下はAUDIOGNDのベタパターンで覆うこと。ٛﾜた、Mxの下の基板
面およびその下の層には、ディジタル系の信号線を配線しないこ
と。
The traces marked with ※ have to be guarded both side and
both adjacent layer with AUDIOGND. Underneath Mx on
surface layer and in one more internal layer don't allow
digital traces to be run.
FG
AVCC
FL15 BLM11B102S
<FILTER>
1
2
本ページ中に記載されているフィルタ(FLxx)はそれぞれ接ٛｱ
されているコネクタの近くに配置し、フィルターコネクタ間のٛz
線は非常に短く配線すること。
The filters in this page (refered with FLxx) have to
be placed near each connector connecting to respective
filters. The traces between connector and filter have
to be short as much as possible.
F
VR1
2
上記のフィルタ、コンデンサ、抵抗ٛﾍ
HP JACKの近くに配置すること。
1
AUDIOGND
<FILTER>
C790
1000pF 25V
1
MIC IN JACK
AUDIOGND
2
C118
1000pF 25V
1
D
4 INTMICIN
2
2
FL30
<FILTER>
C742
4700pF 25V
1
GND1
2
1
R943
R62
1K 1/16W 5%
GND
9
2
7
3VMAIN
2
0 1005
C9
Vin
1
GND1
5VSUS
R66
2.2K 1/16W 5%
8
0.1u 16V
VCC
C
AUDIOGND
R61 100K 1/16W 5%
AUDIOGND
上記のフィルタ、コンデンサ、抵抗ٛﾍ
LINE IN JACKの近くに配置することٛB
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
13
81
G
5
AD15
55
AD2
56
AD3
C/BE#1 24,39,44
57
AD4
8
PAR 24,39,44
58
AD5
9
SERR# 24,34,44
59
AD6
10
PERR# 34,44
60
AD7
11
61
DEVSEL# 24,34,39,44
62
AD8
13
TRDY# 24,34,39,44
63
AD9
14
IRDY# 24,34,39,44
64
AD10
AD11
15
FRAME# 24,34,39,44
65
16
C/BE#2 24,39,44
66
SOUTA#
DSRA
SINA#
RTSA
1
2
3
4
C/BE#0 24,39,44
PDC1
PDC2
PDC3
PDC4
1
2
3
4
PME# 24,44,56
PDC[1:15] 24
PDC10
R86
19
69
PDC1
20
AD17
70
PDC2
Reserve
21
AD18
71
PDC3
R89
22
AD19
72
PDC4
23
AD20
73
PDC5
24
AD21
74
PDC6
25
AD22
75
26
AD23
76
PDC8
29
77
PDC9
78
PDC10
C/BE#3 24,39,44
2
0 1005
3
4
5
8
7
6
5
6
7
9
Reserved for JP model
FG1
GND1
PDC CN
GND1
D
PCIINT#2 24,34,39,57
CPCIRST#1 56
31
AD25
81
32
AD26
82
33
AD27
83
34
AD28
84
35
AD29
85
36
AD30
86
37
AD31
87
PDC1:TCH-T
PDC2:TCH-F
PDC3:TCH-CLK
PDC4:UPMS
PDC5:DWMS
PDC6:TCH-R
PDC10:ADP
BPCIREQ#1 41
PCIGNT#1 24,34
MDMAVSL 56
E
CLKRUN# 24,34,39,44
PCLKMDM 47
R92
1
※
38
88
39
89
LANMDRST# 57
90
PCIINT#2 24,34,39,57
27K 1/16W 5%
2
※
MICAMP 52
91
42
1
2
43
44
C691
45
FL27
<FILTER>
3VSUS
92
2
R94
SPKTEL 54
5.6K 1/16W 5%
93
BLM11A121S
95
AUDIOGND
5VMAIN
96
GND1
47
R95
97
48
PME# 24,44,56
98
49
LANATCH# 24
99
50
G
GND1
R919 10K 1/16W 5%
1
2
F
5VSUS
94
10uF 10V
1
5VMAIN
46
1K 1/16W 5%
※MICAMP,SPKTELはAUDIOGNDでガードし、なおかつAUDIOGNDのベٛ^パターンで上下を覆うこと
CIDSEL1 49
名
100
3VMAIN
称
図
GND1 AUDIOGND
ACMDMINST# 24
LAN/MODEM CN
1
C
8
1
GND1
80
PCIGNT#2 24,34
2
FG2
79
41
1
Reserved for JP model
AD24
BPCIREQ#2 41
CN15
MDMSTBY# 56
CIDSEL0 49
B
0x4 1/32W 5%
0x4 1/32W 5%
8
7
6
5
1
2
3
4
r 0 1005
1
2
30
40
GND1
ARRAY
PDC5
PDC6
68
28
8
7
6
5
RM122
RM123
ARRAY
24 PDC[1:15]
AD16
27
F
3,60
3,60
3,60
3,60
ARRAY
67
18
E
DCDA
DTRA
RIA
CTSA
A
8
7
6
5
8
STOP# 24,34,39,44
12
17
D
3,60
3,60
3,60
3,60
1
2
3
4
4
AD1
5
54
CM2
47pFx4 50V
3
AD14
CM1
47pFx4 50V
ARRAY
6
4
AD[0:31] 24,39,44,49
2
AD0
1
53
7
Reserved for overseas model
RM120
0x4 1/32W 5%
RM121
0x4 1/32W 5%
7
AD13
AD[0:31]
9
8
3
52
4
AD12
8
注意：モジュール間でのピンスワップ禁止
10K 1/16W 5%
2
MDMATCH# 24
2
7
3
AD[0:31] 24,39,44,49
3VMAIN
6
5
51
AD[0:31]
6
C
R70
1
5
6
CN14B
1
B
4
2
3VSUS
CN14A
A
3
7
2
1
1
番
版
年 月
日
設計
R93はLAN/MODEMコネクタの近くに配置・配線すること。
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
14
81
G
1
2
3
4
5
6
7
8
9
PCMVPP0 PCMVCC0
PCMVPP0
PCMVCC0
A
A
JDA[0:15] 45
CN16-1
1
B
35
JAA[0:25] 43,45
2
JDA3
3
JDA4
37
JDA11
4
JDA5
38
JDA12
5
JDA6
39
JDA13
6
JDA7
40
JDA14
41
JDA15
7
36
JCE1A# 44,45
JAA10
8
9
C
JOEA# 45
JAA[0:25] 43,45
42
JCE2A# 44,45
43
JVS1A# 45
JIORDA# 45
JAA11
44
11
JAA9
45
12
JAA8
46
JAA17
13
JAA13
47
JAA18
14
JAA14
48
JAA19
B
JIOWRA# 45
15
JWEA# 45
49
JAA20
16
JBSYA# 45,57
50
JAA21
C
51
18
E
JCD1A# 45
10
17
D
JDA[0:15] 45
CN16-2
52
19
JAA16
53
JAA22
20
JAA15
54
JAA23
21
JAA12
55
JAA24
22
JAA7
56
JAA25
23
JAA6
57
JVS2A# 45
24
JAA5
58
JRSTA 45
25
JAA4
59
JWAITA# 45
26
JAA3
60
JINPACKA# 43,45
27
JAA2
61
JREGA# 45
28
JAA1
62
JBVD2A 43,45
29
JAA0
63
JBVD1A 45
30
JDA0
64
JDA8
31
JDA1
65
JDA9
32
JDA2
66
JDA10
33
E
67
JWPA 43,44,45
JCD2A# 45
1
2
FG1
C121 2.2uF 16V
1
2
2
1
PCMCIA CN
C120
0.1uF 10V
68
C119
0.1uF 10V
34
D
FG2
PCMCIA CN
F
F
GND1
GND1
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
PCMCIA SLOT
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
15
81
G
1
2
3
4
5
6
7
8
9
**TP5-TP14はCeleron CPU M6 接続先PAD直裏付近、実装のこと。
A
A
TP5
TDO
TP7
TDI
TP8
PREQ#
TP9
TRST#
100K 1/16W 5%
5VMAIN
TP11
TMS
TP13
TCK
TP12
CPURSTITP#
B
TP14
PRDY#
PRDY# 18
5VMAIN
R97
B
CPURST# 18,23,27
CN17
24,51,56,58,59 SA[0:18]
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
SA4
SA5
SA6
SA7
SA8
SA9
C
24,51,56,58,59,60 SD[0:7]
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
56 008XIN#
56 0080W#
PREQ# 18,22
C
TCK 18,22
TMS 18,22
TRST# 18,22
TDI 18,22
TDO 18
DEBUG CN
D
D
GND1
E
E
本ページ記載のコネクタはデバッグの為のものである。
なるべくコネクタの配置は、基板端にすること。
もし実装上困難であれば、上記コネクタの形状変更を検討しま
すので、別途相談願います。
F
F
名
称
G
図
番
版
年 月
日
設計
DEBUG CN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
16
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
C
C
D
D
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
CPU TEMP. MONITOR
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
17
81
G
1
2
3
4
5
6
1
7
8
9
2
C753 100pF 25V
1
2
2
2
P2
1
GND1
22,23
22,27
22,27
22,23
22
AD10
AB18
AC19
AC13
AC9
A6
AA10
AB10
A20M#
GINTR
GNMI
IGNNE#
FLUSH#
GND1
C129
100pF 25V
C128
100pF 25V
1
GND1
U1
AA2
W1
Y1
23 RS#0
23 RS#1
23 RS#2
TP55
RSP#
22,27 GSTPCLK#
23 DEFER#
22 PICCLK
23 BPRI#
16,22 PREQ#
11 PWGDCPU
22 SLP#
2
1
2
C127
100pF 25V
2
1
RESERVE
GND1
CPUBUSVCC
AC11
U3
AA18
U4
AB20
V5
AB12
A20M#
INTR/LINT0
NMI/LINT1
IGNNE#
FLUSH#
RESET#
INIT#
SMI#
RS0#
RS1#
RS2#
RSP#
STPCLK#
DEFER#
PICCLK
BPRI#
PREQ#
PWRGOOD
SLP#
IERR#
AERR#
BERR#
BINIT#
BNR#
AD9
AA1
E6
V21
T4
BNR# 23
BPM0#
BPM1#
BP2#
BP3#
W21
W19
AA21
Y21
BPM#0
BPM#1
BP#2
BP#3
DBSY#
DRDY#
AA3
T1
REQ0#
REQ1#
REQ2#
REQ3#
REQ4#
T2
V4
V2
W3
W5
RP#
W2
DEP#0
DEP#1
DEP#2
DEP#3
DEP#4
DEP#5
DEP#6
DEP#7
FERR#
AC12
FERR# 22
BREQ0#
HITM#
C6
Y4
BREQ#0 23
HITM# 23
HIT#
V1
HIT# 23
16,22
23
16,22
16,22
16,22
B
DBSY# 23
DRDY# 23
HREQ#[0:4] 23
HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4
TP56
RP#
AA15
R106
110 1/16W 0.5%
1
R705
0 1005
HLOCK# 23
PRDY# 16
PICD0 22
PICD1 22
ADS# 23
2
TP59 AP0
TP60 AP1
AB1
Y2
R1
W20
AB21
Y20
AB2
22 TESTHI
22 TESTLO1
22 TESTLO2
GND1
THERMDA
AA14
U2
AA11
AD14
AD13
TRST#
TRDY#
TCK
TMS
TDI
THERMDC
TP61
TP_AD20
TP62
TP_H4
TP63
TP_AA17
TP64
TP_G4
AA16
EDGECTRLP
AA12
AB15
BSEL0
BSEL1
AD17
Y5
N5
AD20
H4
AA17
G4
TESTHI
TESTLO1
TESTLO2
TESTP
TESTP
TESTP
TESTP
TDO
AC15
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
NC
A15
A16
A17
C14
D8
D14
D16
E15
G2
G5
G18
H3
H5
J5
M4
M5
P3
P4
AA5
AA19
AC3
AC17
AC20
AD15
*CPU
PAD裏面に最短距離で配置、配線のこと。
CMOSREF
CMOSREF
C
AB16
THERMDC
TRST#
HTRDY#
TCK
TMS
TDI
R105
2
V20
T21
U21
R21
V18
P21
P20
U19
AP0#
AP1#
LOCK#
PRDY#
PICD0
PICD1
ADS#
1K 1/16W 5%
1
DEP#[0:7]
TP52
AERR#
TP53
BERR#
TP54
BINIT#
TP58
TP57
DEP0#
DEP1#
DEP2#
DEP3#
DEP4#
DEP5#
DEP6#
DEP7#
TDO 16
D
E
Mobile Pentium III
GHI#
AB19
RSVD
RTTIMPEDP
VID0
VID1
VID2
VID3
VID4
F
下図はGTL+系信号の配線トポロジーである。
Mobile Pentium III
CPU(Coppermine)
M6
50.8-110mm
CHIPSET
M8
(BANISTER)
CPU(Coppermine)からCHIPSET(Banister)への信号線は上記の条件
を厳守すること。
注意：最低50.8mmの基準は厳しい為、不可能な場合は設計元に連絡のこと。
・50.8mmを実施する為にﾗｰﾒﾝﾊﾟﾀｰﾝになるのは避けること。
・CPU-ﾁｯﾌﾟｾｯﾄ間は、非貫通ｽﾙﾎｰﾙ領域で配線のこと。（内層は
基本的に避ける）
22,27 GLO/HI#
VIDC0
VIDC1
VIDC2
VIDC3
VIDC4
Coppermine
1
TP15 IERR#
BCLK
THERMDA
GND1
G
M3
47 HCLKCPU
C757 100pF 25V
CLKREF
AD19
AD2
AD3
AD4
AC4
AB4
R710
2
R2
C729
0.1uF 10V
56ohm 1/16W 0.5%
2
1
1
2
C728
0.1uF 10V
1.5K 1/16W 0.5%
2
1
1
2
R709
F
R708
1K 1/16W 0.5%
AA9
AD18
16,23,27 CPURST#
22,27 GINIT#
22,27 GSMI#
C756 100pF 25V
1
2
2
R707
1.5K 1/16W 0.5%
1
R706 1.5K 1/16W 0.5%
1
PLLVCC
CPUBUSVCC
2
D
A3#
A4#
A5#
A6#
A7#
A8#
A9#
A10#
A11#
A12#
A13#
A14#
A15#
A16#
A17#
A18#
A19#
A20#
A21#
A22#
A23#
A24#
A25#
A26#
A27#
A28#
A29#
A30#
A31#
A32#
A33#
A34#
A35#
A
M6B
C755 100pF 25V
1
2
HA#[3:35] 23
HA#3
HA#4
HA#5
HA#6
HA#7
HA#8
HA#9
HA#10
HA#11
HA#12
HA#13
HA#14
HA#15
HA#16
HA#17
HA#18
HA#19
HA#20
HA#21
HA#22
HA#23
HA#24
HA#25
HA#26
HA#27
HA#28
HA#29
HA#30
HA#31
R107
r 0 1005
C
D0#
D1#
D2#
D3#
D4#
D5#
D6#
D7#
D8#
D9#
D10#
D11#
D12#
D13#
D14#
D15#
D16#
D17#
D18#
D19#
D20#
D21#
D22#
D23#
D24#
D25#
D26#
D27#
D28#
D29#
D30#
D31#
D32#
D33#
D34#
D35#
D36#
D37#
D38#
D39#
D40#
D41#
D42#
D43#
D44#
D45#
D46#
D47#
D48#
D49#
D50#
D51#
D52#
D53#
D54#
D55#
D56#
D57#
D58#
D59#
D60#
D61#
D62#
D63#
L3
K3
J2
L4
L1
K5
K1
J1
J3
K4
G1
H1
E4
F1
F4
F2
E1
C4
D3
D1
E2
D5
D4
C3
C1
B3
A3
B2
C2
A4
A5
B4
C5
1
B
D10
D11
C7
C8
B9
A9
C10
B11
C12
B13
A14
B12
E12
B16
A13
D13
D15
D12
B14
E14
C13
A19
B17
A18
C17
D17
C18
B19
D18
B20
A20
B21
D19
C21
E18
C20
F19
D20
D21
H18
F18
J18
F21
E20
H19
E21
J20
H21
L18
G20
P18
G21
K18
K21
M18
L21
R19
K19
T20
J21
L20
M19
U18
R18
R726
56ohm 1/16W 0.5%
1
HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8
HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63
2
23 HD#[0:63]
E
C754 100pF 25V
1
2
M6A
1
A
2
3
4
5
6
名
称
図
番
版
年 月
日
設計
設計
調査
承認
変
容
更
提出先
C1CP051300-X4
ﾍﾟ
内
調査
7
ANISE-E2 04
|
承認
8
富士通株式会社 ｼﾞ
9
18
81
G
1
2
3
4
5
6
7
8
9
CPUBUSVCC
VREF_GTL
1
R711
2
0 1/16W 5%
1
L3
2
L2
注意：CPUの４隅に近い部分のVREF端子よりｽﾙﾎｰﾙにてｺﾝﾃﾞﾝｻに
接続する。
GND1側にもｽﾙﾎｰﾙ必須
GND1
注意：CPU.(P1)端子は、0.4mm幅にてCPUCOREVCC電源ﾌﾟﾚｰﾝ
に接続すること。
CPU(P1)端子の直裏にC999を搭載することٛB
※本信号は、CPU内部Core CLKﾊﾞｯﾌｧ電源の為、重ٛv
C999
1
D
CPUBUSVCC
r0.1uF 10V
2
CPUCOREVCC
C
GND1
E
注）・C132,L1は、CPUに最短距離で、通常の信号線の3倍の太さにて
接続すること。（C132,L1の下にはｸﾛｽﾄｰｸ防止の為、他信号線を
配置しないこと）
・C130,C131,R108,R109は、CPUに最短距離で配線すること。
VREF_GTLは、アナログ信号の為、Banisterまでの配線は
GND1によるガードパターンを両サイドﾞ、上下層にて必要とする。
F
2
0.1uF 10V
2
C131
1
C132
47uF 6.3V
1
0.1uF 10V
2
C130
1
1
0.1uF 10V
2
C928
1
+
2
0.1uF 10V
2
C927
1
2K 1/16W 0.5%
1
R109
2
B
A2
A7
A8
A12
A21
B1
B5
B6
B7
B8
B10
B15
B18
C9
C11
C15
C16
C19
D2
D6
D7
D9
E3
E7
E8
E9
E10
E11
E13
E19
F3
F6
F7
F8
F9
F10
F11
F12
F13
F14
F15
F16
F20
G3
G19
H2
H7
H9
H11
H13
H15
H20
J4
J8
J10
J12
J14
J16
J19
K2
K7
K9
K11
K13
K15
K20
L5
L8
L10
L12
L14
L16
L19
M7
M9
M11
M13
M15
M20
M6C
4.7uH(NLC322522T-4R7M)
2
A
R108
1K 1/16W 0.5%
1
M6D
CPUCOREVCC
C943
0.1uF 10V
PLL1
E5
E16
E17
F5
F17
U5
Y17
Y18
VREF
VREF
VREF
VREF
VREF
VREF
VREF
VREF
M2
PLL2
G6
G7
G8
G9
G10
G11
G12
G13
G14
G15
G16
G17
H6
H17
J6
J17
K6
K17
L6
L17
M6
M17
N6
N17
P1
P6
P17
R6
R17
T6
T17
U6
U17
V6
V7
V8
V9
V10
V11
V12
V13
V14
V15
V16
V17
W6
W7
W8
W9
W10
W11
W12
W13
W14
W15
W16
W17
Y6
Y7
Y8
AA6
AA7
AA8
AB6
AB7
AB8
AC6
AC7
AC8
AD6
AD7
AD8
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCCT
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
H8
H10
H12
H14
H16
J7
J9
J11
J13
J15
K8
K10
K12
K14
K16
L7
L9
L11
L13
L15
M8
M10
M12
M14
M16
N7
N9
N11
N13
N15
P8
P10
P12
P14
P16
R7
R9
R11
R13
R15
T8
T10
T12
T14
T16
U7
U9
U11
U13
U15
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
A
N2
N3
N4
N8
N10
N12
N14
N16
N18
N19
N20
P5
P7
P9
P11
P13
P15
P19
R3
R4
R5
R8
R10
R12
R14
R16
R20
T3
T5
T7
T9
T11
T13
T15
T18
T19
U8
U10
U12
U14
U16
U20
V3
V19
W4
W18
Y3
Y9
Y10
Y11
Y12
Y13
Y14
Y15
Y16
Y19
AA4
AA13
AA20
AB3
AB5
AB9
AB11
AB13
AB14
AB17
AC1
AC2
AC5
AC10
AC14
AC16
AC18
AC21
AD1
AD5
AD16
AD21
B
C
D
E
F
Mobile Pentium III
GND1
GND1
Mobile Pentium III
名
称
G
図
番
版
年 月
日
設計
Coppermine
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
19
81
G
1
2
3
4
5
6
7
8
9
が必須。
電源と接続のこと。　各ﾓｼﾞｭｰﾙの端子は２端子に１個は貫通ｽﾙﾎｰﾙ
注意：これらのﾊﾟｽｺﾝはCPUの直下に搭載し、ｽﾙﾎｰﾙでCPUのٛe
A
A
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
0.1uFx4 16V
CM6
0.1uFx4 16V
CM7
0.1uFx4 16V
CM8
0.1uFx4 16V
CM9
0.1uFx4 16V
CM10
0.1uFx4 16V
CM11
2
1
1
5
6
7
8
2
5
6
7
8
0.1uFx4 16V
CM5
C147
10uF 10V
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
5
6
7
8
0.1uFx4 16V
CM4
C162
10uF 10V
CPUCOREVCC
Cuppermine
CPUCOREVCC GND1
4
3
2
1
5
6
7
8
1
2
C794
0.1uF 10V
C793
0.1uF 10V
1
2
1
2
C792
0.1uF 10V
2
1
B
C791
0.1uF 10V
B
0.1uFx4 16V
CM12
GND1
C
C
5
6
7
8
5
6
7
8
0.1uFx4 16V
CM15
0.1uFx4 16V
CM16
0.1uFx4 16V
CM17
1
C783
0.1uF 10V
5
6
7
8
0.1uFx4 16V
CM14
C797
0.1uF 10V
2
1
5
6
7
8
0.1uFx4 16V
CM13
CPUBUSVCC
C796
0.1uF 10V
2
1
5
6
7
8
2
D
C795
0.1uF 10V
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
注意：CPUBUSVCCは電源の為、貫通にてCPU裏面のｺﾝﾃﾞﾝｻﾓｼﾞｭｰﾙと接続すること。
各ﾓｼﾞｭｰﾙの端子は２端子に２個は貫通ｽﾙﾎｰﾙが必ٛv
CPUBUVCCはCPU搭載面層での表層でもPAD-PAD間を接ٛｱ
することによる強化を実施CM13については、CPU横　表層にて
CPUVCCT強化ﾊﾟﾀｰﾝとｽﾙﾎｰﾙ無しで直接接続することٛB
D
GND1
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
PassCon for Celeron
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
20
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
C
C
D
D
E
E
F
F
名
ANISE-E2 04
称
G
図
番
版
年 月
日
設計
HOST Signals Pullups
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
ﾍﾟ
内
調査
C1CP051300-X4
富士通株式会社 ｼﾞ
9
21
81
G
1
2
3
4
5
6
7
8
9
A
A
1
18,23 A20M#
R114
CPUBUSVCC
2
1.5K 1/16W 5%
2
18 FERR#
R115
1
1.5K 1/16W 5%
2
18 FLUSH#
R117
1
18,23 IGNNE#
1.5K 1/16W 5%
R118
2
1
18,27 GINTR
2
B
B
1.5K 1/16W 5%
R120
1
1.5K 1/16W 5%
1
18,27 GNMI
R121
2
1.5K 1/16W 5%
2
18 SLP#
R122
1
1.5K 1/16W 5%
R123
2
1
18,27 GSMI#
C
CPUBUSVCC
3VMAIN
2
C
220 1/16W 5%
18,27 GINIT#
2
R124
1.5K 1/16W 5%
1
R125
2
1
680 1/16W 5%
1
18,27 GSTPCLK#
R126
BFERR# 23
1K 1/16W 5%
1
2
1K 1/16W 5%
3
R127
Q4
2SC2412K
1
D
2
R129
D
1
2
16,18 PREQ#
1.5K 1/16W 5%
2
18,27 GLO/HI#
R765
18 FERR#
1
r1.5K 1/16W 5%
Reserved
E
E
1
18 PICD0
R133
2
1
16,18 TCK
1K 1/16W 5%
CPUBUSVCC
1
18 PICD1
1
18 PICCLK
2
R140
2
R142
1
18 TESTLO2
1
16,18 TMS
1
16,18 TDI
2
2
R138
F
2
1K 1/16W 5%
2
16,18 TRST#
R141
1
1K 1/16W 5%
GND1
1
R137
1K 1/16W 5%
1K 1/16W 5%
GND1
重要:
本ページ記載の抵抗については、特に記載が無い限り、CPUの
間近に配置・配線すること。
1K 1/16W 5%
R135
2
1
1.5K 1/16W 5%
18 TESTLO1
R139
2
1K 1/16W 5%
1K 1/16W 5%
F
18 TESTHI
R136
R134
2
名
称
1K 1/16W 5%
G
図
番
GND1
版
年 月
日
設計
SideBand Signals Pull Up
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
22
81
G
1
2
3
4
5
6
M8A
J24
47 HCLKBANI
A
18 HA#[3:35]
HA#3
HA#4
HA#5
HA#6
HA#7
HA#8
HA#9
HA#10
HA#11
HA#12
HA#13
HA#14
HA#15
HA#16
HA#17
HA#18
HA#19
HA#20
HA#21
HA#22
HA#23
HA#24
HA#25
HA#26
HA#27
HA#28
HA#29
HA#30
HA#31
B
C
18 HREQ#[0:4]
HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4
P25
R23
N22
R25
P22
N24
T25
P23
M24
M23
M22
P26
N26
L22
L26
J21
N25
K23
L23
M25
K22
L25
M26
J23
H23
N23
L24
K26
K25
T26
T23
T22
V25
U25
HCLKIN
32 DCLKIN
BANISTER
A#3
A#4
A#5
A#6
A#7
A#8
A#9
A#10
A#11
A#12
A#13
A#14
A#15
A#16
A#17
A#18
A#19
A#20
A#21
A#22
A#23
A#24
A#25
A#26
A#27
A#28
A#29
A#30
A#31
HREQ#0
HREQ#1
HREQ#2
HREQ#3
HREQ#4
D
V26
U22
U21
V23
U26
ADS#
DRDY#
DBSY#
HIT#
HITM#
18 RS#0
18 RS#1
18 RS#2
W26
V24
V21
RS#0
RS#1
RS#2
18 HLOCK#
18 HTRDY#
U23
T24
HLOCK#
HTRDY#
18
18
18
18
18
E
ADS#
DRDY#
DBSY#
HIT#
HITM#
B1
D4
C4
22 BFERR#
58 KBINIT#
58 KBA20G
CPURST#
J26
31 BMD[0:63]
HD#[0:63] 18
HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8
HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63
HD#0
HD#1
HD#2
HD#3
HD#4
HD#5
HD#6
HD#7
HD#8
HD#9
HD#10
HD#11
HD#12
HD#13
HD#14
HD#15
HD#16
HD#17
HD#18
HD#19
HD#20
HD#21
HD#22
HD#23
HD#24
HD#25
HD#26
HD#27
HD#28
HD#29
HD#30
HD#31
HD#32
HD#33
HD#34
HD#35
HD#36
HD#37
HD#38
HD#39
HD#40
HD#41
HD#42
HD#43
HD#44
HD#45
HD#46
HD#47
HD#48
HD#49
HD#50
HD#51
HD#52
HD#53
HD#54
HD#55
HD#56
HD#57
HD#58
HD#59
HD#60
HD#61
HD#62
HD#63
BNR#
DEFER#
BPRI#
BREQ0#
R26
R22
R24
W25
BNR# 18
DEFER# 18
BPRI# 18
BREQ#0 18
A2
B2
B3
A3
B4
C2
E3
IGNNE# 18,22
CPUINIT# 27
INTR 27
NMI 27
A20M# 18,22
SMI# 27
STPCLK# 27
6,35 PDD[0:15]
BMD0
BMD1
BMD2
BMD3
BMD4
BMD5
BMD6
BMD7
BMD8
BMD9
BMD10
BMD11
BMD12
BMD13
BMD14
BMD15
BMD16
BMD17
BMD18
BMD19
BMD20
BMD21
BMD22
BMD23
BMD24
BMD25
BMD26
BMD27
BMD28
BMD29
BMD30
BMD31
BMD32
BMD33
BMD34
BMD35
BMD36
BMD37
BMD38
BMD39
BMD40
BMD41
BMD42
BMD43
BMD44
BMD45
BMD46
BMD47
BMD48
BMD49
BMD50
BMD51
BMD52
BMD53
BMD54
BMD55
BMD56
BMD57
BMD58
BMD59
BMD60
BMD61
BMD62
BMD63
PDD0
PDD1
PDD2
PDD3
PDD4
PDD5
PDD6
PDD7
PDD8
PDD9
PDD10
PDD11
PDD12
PDD13
PDD14
PDD15
BANISTER
BANISTER
AB25
DCLK
AE9
AF9
AF10
AE10
AD9
AC10
AE11
AF11
AF12
AF13
AE12
AD15
AE13
AF14
AF15
AE14
AB20
AC21
AB22
AB21
Y21
AA22
AC23
AC22
AB23
AA23
Y22
W22
W21
W23
Y23
W24
AC9
AB10
AC11
AB11
AC12
AD11
AB12
AD13
AB14
AC13
AD12
AC14
AB15
AB16
AC15
AD17
AE23
AE24
AF23
AF24
AE25
AD23
AE26
AF25
AB26
AA26
AA25
AB24
Y24
Y25
Y26
V22
MD0
MD1
MD2
MD3
MD4
MD5
MD6
MD7
MD8
MD9
MD10
MD11
MD12
MD13
MD14
MD15
MD16
MD17
MD18
MD19
MD20
MD21
MD22
MD23
MD24
MD25
MD26
MD27
MD28
MD29
MD30
MD31
MD32
MD33
MD34
MD35
MD36
MD37
MD38
MD39
MD40
MD41
MD42
MD43
MD44
MD45
MD46
MD47
MD48
MD49
MD50
MD51
MD52
MD53
MD54
MD55
MD56
MD57
MD58
MD59
MD60
MD61
MD62
MD63
AA7
AE6
AD5
AD8
AE5
AC7
AB8
AA8
AB9
AA10
AC8
AE7
AA9
AF7
AE8
AC6
PDD0
PDD1
PDD2
PDD3
PDD4
PDD5
PDD6
PDD7
PDD8
PDD9
PDD10
PDD11
PDD12
PDD13
PDD14
PDD15
AF5
AA5
6 PDDREQ
6 PIORDY
1
8
9
M8B
CPURST# 16,18,27
G24
G26
E26
D24
H26
F25
J25
E25
H21
J22
G25
F23
G23
C25
F26
H25
B25
F24
D25
D26
D23
C24
G22
H22
B24
E22
C26
C23
A23
A25
E23
B26
E21
B23
C21
A24
B22
D21
F19
D22
C17
B20
A21
B21
D20
D19
E20
F18
E19
C20
E16
A22
C18
A20
E17
D18
D17
B19
A19
E18
B18
F17
A18
D16
IGNNE#
INIT#
INTR
NMI
A20M#
SMI#
STPCLK#
FERR#
RCIN#
A20GATE
F
2
7
R712
1
22 1/16W 5%
2
AC24
CS#0
CS#1
CS#2
CS#3
AF19
AE17
AD19
AC16
DQM0
DQM1
DQM2
DQM3
DQM4
DQM5
DQM6
DQM7
AD16
AF16
AD25
AC25
AE15
AF17
AD26
AC26
BDQM0
BDQM1
BDQM2
BDQM3
BDQM4
BDQM5
BDQM6
BDQM7
CKE#0
CKE#1
CKE#2
CKE#3
AA18
AB17
AB19
AC20
BCKE0
BCKE1
BCKE2
BCKE3
SRAS#
SCAS#
AE16
AF18
MA#0
MA#1
MA#2
MA#3
MA#4
MA#5
MA#6
MA#7
MA#8
MA#9
MA10
MA#11
MA#12
MA13
AE18
AC17
AC19
AE19
AC18
AB18
AD20
AE20
AF20
AE21
AE22
AD21
AF21
AF22
WE#
AA19
BCS#[0:3] 31
BCS#0
BCS#1
BCS#2
BCS#3
BDQM[0:7] 31
BCKE[0:3] 31
B
BSRAS# 31
BSCAS# 31
BMA[0:13] 26,31
BMA0
BMA1
BMA2
BMA3
BMA4
BMA5
BMA6
BMA7
BMA8
BMA9
BMA10
BMA11
BMA12
BMA13
C
BWE# 31
D
E
PDCS1#
PDCS3#
AB6
AC5
PDA0
PDA1
PDA2
AF8
AA6
AD7
PDDACK#
PDIOR#
PDIOW#
AB5
AF6
AB7
PDDACK# 6,35
PDIOR# 6
PDIOW# 6
P1
SPKSYS 56
SPKR/GPIO14
PDCS1# 6
PDCS3# 6
PDA[0:2] 6
PDA0
PDA1
PDA2
F
PDDRQ
PIORDY
BANISTER
C758
r 100pF 25V
RESERVE
名
GND1
称
G
図
番
版
年 月
日
設計
BANISTER -1
1
DCLKO 32
A
DCLKO
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
23
81
G
2
3
4
5
6
7
M8C
PIRQ#A
PIRQ#B
PIRQ#C/GPIO22
PIRQ#D/GPIO23
34,39,41,44 PCIREQ#[0:3]
D15
A14
E14
PCIREQ#3
A4
PREQ3#/GPIO29
D6
REQA#/GPIO2
BAC_BCLK
C1
AC_BIT_CLK
BAC_SDIN
BAC_SDIN2
D2
E1
AC_DATA_IN0
AC_DATA_IN1
F6
SERIRQ/GPIO7
F5
IRQ14
49 SMBCNT0
D
PREQ#0
PREQ#1
PREQ#2
34,44 SERIRQ
6,35,60 IRQ14
E15
C16
D14
PCIGNT#0
PCIGNT#1
PCIGNT#2
PGNT3#/GPIO30
B5
PCIGNT#3
GNTA#/GPIO3
C5
SMBCNT1
AC_RST#
F2
AC_RST# 52
AC_SYNC
AC_SDATA_OUT
D1
G5
BAC_SYNC
BAC_SDOUT0
AB4
47 USBCLK
N1
E
1
2
R149
2
1
2
2
F
C200
2200pF 25V
2
J2
J3
BSMBDATA 12,32,41,49
BSMBCLK 12,32,41,49,59
SUSA#
SUSB#
SUSC#
PCI_STP#
CPU_STP#
SUSCLK
SUS_STAT#
G3
G2
G1
E4
D3
H1
L3
BSUSA# 26
BSUSB# 26
BSUSC# 26
PCLKSTP# 47
CCLKSTP# 27
32KCLK 44,46,57,65
F4
J5
AF4
J6
R3
N5
K4
G4
K3
P2
EXTSCI# 56
SMBALERT# 4
LO/HI# 27
R1
IOCHRDY
V5
V2
T2
R2
V6
V4
T3
T1
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
IOR#
IOW#
MEMR#
MEMW#
RSTDRV
SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8
SA9
SA10
SA11
SA12
SA13
SA14
SA15
SA16
SA17
SA18
PCIRST# 11,44,57
CLK48
2
BAC_SDIN2
RTCX1
6,35,51,58,60 IRQ[0:15]
R151
1
10K 1/16W 5%
2
PDC5 14
SUSTAT#
TP79
SUSTAT
B
LANATCH# 14
SMBCNT2 59
BANIGPIO17
KBCSCI 58,59
ACMDMINST# 14
PCICACT# 57
Y4
U3
U1
U2
T4
SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8
SA9
SA10
SA11
SA12
SA13
SA14
SA15
SA16
SA17
SA18
AC1
AE1
AD1
AE2
AA2
AB2
AA3
AC4
AB3
W1
AA1
AC2
W5
AC3
W2
Y1
U6
W4
U5
IOR# 34,51,56,58
IOW# 34,51,56,58
MEMR# 34,59
MEMW# 34,59
RSTDRV 34,51,56
SA[0:18] 16,51,56,58,59
C
D
TP19
V3
SYSCLK
DACK#[0:3] 34,51
DREQ0
DREQ1
DREQ2
DREQ3
AE4
V1
U4
P5
DREQ0
DREQ1
DREQ2
DREQ3/GPIO27
DACK#0
DACK#1
DACK#2
DACK#3/GPIO28
AA4
Y5
AB1
P4
TC
AD4
TC 51
IRQ1
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7
AD2
Y3
AF3
W6
Y2
AE3
H5
AF2
IRQ1(KBC IRQ)
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7
IRQ8#/GPIO6
IRQ12(MOUSE IRQ)
KBCCS#/GPIO26
BIOSCS#
MCCS#/GPIO25
PCS#0/GPIO19
PCS#1/GPIO16
R5
R4
T5
N4
P3
KBCCS# 58
BIOSCS# 59
MCCS# 58
SIN1 51,60
ASICCS# 56
IRQ12
1
A
3VSTD
DACK#0
DACK#1
DACK#2
DACK#3
E
14 MDMATCH#
10 1/16W 5%
RM135
ARRAY
RTCX2
X2
R930
10
10
10
10
GND1
34,51 DREQ[0:3]
1
2
3
4
BAC_SDIN2
8
7
6
5
BANISTER
2
R929
PDC1
PDC2
PDC3
PDC4
14
14
14
14
F
1
r10 1/16W 5%
BANISTER
Reserved for AC-Link MODEM
RM34
ARRAY
3VSTD
G
ARRAY
1
2
3
4
BAC_BCLK
BAC_SYNC
BAC_SDIN
SMBALERT# 4BAC_SDOUT0
BANIGPIO17
ACMDMINST# 14
LO/HI# 27
1
2
3
4
AC_BCLK 52
AC_SYNC 52
AC_SDIN 52
AC_SDOUT 52
名
22x4 1/32W 5%
称
図
C204
r 22pF 25V
10Kx4 1/32W 5%
RESERVE
BANISTER -2
版
年 月
日
設計
GND1
2
3
ANISE-E2 04
4
提出先
C1CP051300-X4
番
2
GND1
8
7
6
5
1
RM35
8
7
6
5
1
1
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
OSC
52 AC_RST#
GND1
SMBDATA
SMBCLK
SYSCLK
r22x4 1/32W 5%
GND1
C199
2200pF 25V
1
34,51 IOCHRDY
GND1
M3
USBP0+
USBP0USBP1+
USBP1-
GPIO1
GPIO4
GPIO5
GPIO9
GPIO13
GPIO15
GPIO17
GPIO18
GPIO20
ZEROWS#/GPIO21
PCIGNT#[0:3] 14,34,39,44
0 1005
10pF 25V
59 BLID
59 BRIOUT#
EXTSMI#/GPIO24
THRM#/GPIO8
BATLOW#/GPIO11
RSMRST#
PWRBTN#
PWROK
LID/GPIO10
RI#/GPIO12
J1
L4
K2
L2
16,51,56,58,59,60 SD[0:7]
C203
1
C202
8pF 25V
1
E2
H6
H3
M5
H2
M2
H4
J4
USBP0+
USBP0USBP1+
USBP1-
RESERVE
R150
10M 1/16W 5%
4
X1
1
32.768kHz
M1
2
GND1
GND1
47 14MBANI
OC#1
2
E12
PGNT#0
PGNT#1
PGNT#2
M4
R145
10K 1/16W 5%
PCIRST#
57,65 PWROK
C201
PCIREQ#0
PCIREQ#1
PCIREQ#2
C
10 OVERCRNT1#
BANISTER
R148
10K 1/16W 5%
D5
E5
C6
E6
OC#0
59 BSRBTN#
1
PCIINT#0
PCIINT#1
PCIINT#2
PCIINT#3
L1
61 LLB#
4,61 RSMRST#
2
14,34,39,44,57 PCIINT#[0:3]
DEVSEL#
FRAME#
IRDY#
TRDY#
STOP#
PAR
PLOCK#
SERR#
PME#/GPIO0
CLKRUN#
10 OVERCRNT0#
56 EXTSMI#
59,65 BKBCSCI2
R147
1M 1/16W 5%
1
2
B
E8
A12
D9
F10
F9
B12
F8
D8
F1
B17
DEVSEL#
FRAME#
IRDY#
TRDY#
STOP#
PAR
PCILOCK#
SERR#
PME#
CLKRUN#
C/BE#0
C/BE#1
C/BE#2
C/BE#3
D7
A5
B8
E7
B7
A9
A6
A7
A8
B9
C8
D10
E9
A11
A10
B11
C9
D11
E10
C10
B14
C12
E13
D12
C11
A16
B15
C13
A17
B16
B13
C15
1
14,34,39,44
14,34,39,44
14,34,39,44
14,34,39,44
14,34,39,44
14,39,44
34
14,34,44
14,44,56
14,34,39,44
B6
B10
A13
D13
AD[0:31] 14,39,44,49
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
r 0.1uF 10V
A
C/BE#0
C/BE#1
C/BE#2
C/BE#3
9
M8D
BANISTER
2
14,39,44 C/BE#[0:3]
PCICLK
R146
1M 1/16W 5%
2
1
A15
47 PCLKBANI
8
1
1
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
24
81
G
1
2
3
4
5
6
7
8
9
CPUBUSVCC
R152
A
BANISTER
C784
1
M8E
TEST#
2
2
4.7uF 10V
K5
C785
0.1uF 10V
A
1
1K 1/16W 5%
1
2
3VSTD
VREF_GTL
1
2
VCCRTC
N2
K1
VCCUSB
VSSUSB
L5
1
RTCVCCのパスコンはBANISTERの近くに配置すること。
RTCVCC
2
K21
F20
1
VTTA
VTTB
C206
C207
0.1uF 10V
1000pF 25V
2
B
GTLREF
C205
0.1uF 10V
GND1
F22
B
GND1
GND1
3VSUS
2
1
C208
2.2uF 10V
2
C209
0.1uF 10V
1
1
C
0 1005
3VSUS
USBG
D
3VSTD
K6
1
VCCSUS
C211
0.1uF 10V
E
2
C213
1000pF 25V
3VSUS
2
5VSUS
2
GND1
D5
1K 1/16W 5%
r RB521S-30
1
R155
1
REFVCC
F7
1
GND1
2
F
2
F
2
C3
E11
G6
G21
L11
L13
L14
L16
N11
N16
P11
P16
T11
T13
T14
T16
Y6
AA17
AA21
AB13
AD3
AD24
C214
1
E
VCC1
VCC2
VCC3
VCC4
VCC5
VCC6
VCC7
VCC8
VCC9
VCC10
VCC11
VCC12
VCC13
VCC14
VCC15
VCC16
VCC17
VCC18
VCC19
VCC20
VCC21
VCC22
C217
1000pF 25V
D
VSS1
VSS2
VSS3
VSS4
VSS5
VSS6
VSS7
VSS8
VSS9
VSS10
VSS11
VSS12
VSS13
VSS14
VSS15
VSS16
VSS17
VSS18
VSS19
VSS20
VSS21
VSS22
VSS23
VSS24
VSS25
VSS26
VSS27
VSS28
VSS29
VSS30
VSS31
VSS32
VSS33
VSS34
VSS35
VSS36
VSS37
VSS38
VSS39
VSS40
VSS41
VSS42
VSS43
VSS44
VSS45
VSS46
VSS47
VSS48
1
A1
A26
C7
C14
C19
C22
E24
F3
F21
H24
K24
L12
L15
M11
M12
M13
M14
M15
M16
N3
N12
N13
N14
N15
P12
P13
P14
P15
P24
R11
R12
R13
R14
R15
R16
T12
T15
U24
W3
AA20
AA24
AD6
AD10
AD14
AD18
AD22
AF1
AF26
2
C
R153
1uF 10V
GND1
BANISTER
名
称
G
図
番
版
年 月
日
設計
BANISTER -3
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
25
81
G
3
4
5
7
8
9
3VSTD
M86A
M8
A
6
1
24 BSUSA#
3VSUS
A
3
2
SUSA# 47,60,74
14
LV32A
VCC
M86B
6
5
SUSB# 32,41,43,54,57,77,80
GND
7
1
C787
M86C
9
24 BSUSC#
8
10
56 SUSXMASK
4.7uF 10V
2
1
2
C226
0.1uF 10V
1
2
C225
0.1uF 10V
2
1
C224
0.1uF 10V
2
1
C223
0.1uF 10V
2
1
C222
0.1uF 10V
2
1
C221
0.1uF 10V
2
1
C220
0.1uF 10V
1
B
0.1uF 10V
2
LV32A
C219
C786
LV32A
4
24 BSUSB#
M86E
1
2
4.7uF 10V
2
1
SUSC# 11,59,74,76
GND1
B
M86D
LV32A
12
11
13
1000pF 25V
1000pF 25V
2
2
2
1
C242
1
C241
1
C240
1000pF 25V
1
2
C239
1000pF 25V
2
1
2
C238
1000pF 25V
1000pF 25V
2
1
C237
1
C236
1000pF 25V
1
2
C
C235
1000pF 25V
LV32A
GND1
C
GND1
上記のコンデンサはBANISTERの各電源ピンの近くに均等に配置すること
BANISTER
D
D
STRAPPING OPTIONS
3VSUS
2
SIGNAL
R721
1
10K 1/16W 5%
23,31 BMA[0:13]
DESCRIPTION
DEFAULT
MA10
Quick Start/Deep Sleep
PULL UP
MA11
IOQ depth =8
MA12
Host Frequenct Select Strap to High = 100MHz
PULL UP
PULL
DOWN
BMA12
E
E
BMA10
R161
r 10K 1/16W 5%
1
2
1
2
R162
r 10K 1/16W 5%
BMA11
RESERVE
F
F
GND1
上記の抵抗はCHIPSET(BANISTER)の近傍に配置しٛﾄください
MA13,9,7,1にはBANISTER内で内部PULL DOWNあり。
名
称
G
図
番
版
年 月
日
設計
Banister Strap Options
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
26
81
G
1
2
3
4
5
6
7
8
9
RM124
0x4 1/32W 5%
ARRAY
8
7
6
5
A
1
2
3
4
A
RM125
0x4 1/32W 5%
ARRAY
8
7
6
5
2
3VMAIN
1
2
3
4
Geyserville
Geyserville SCL
M90
3VSUS
B
20
16
22
24
21
17
NMI
INTR
INIT#
A20M#
IGNNE#
SMI#
24 CCLKSTP#
23
19
13
STP_CLK#
SUSSTAT1#
CPU_STP_IN#
24 LO/HI#
14
23 NMI
23 INTR
23 CPUINIT#
1
4
8
48
2
5
GNMI 18,22
GINTR 18,22
GINIT# 18,22
G_STPCLK#
G_SUSSTAT1#
CPU_STP_OUT#
3
11
47
GSTPCLK# 18,22
B
R767
4.7K 1/16W 5%
Geyserville
GSMI# 18,22
2
23 SMI#
3VMAIN
G_NMI
G_INTR
G_INIT#
G_A20M#
G_IGNNE#
G_SMI#
1
1
R766
4.7K 1/16W 5%
STP_CPU# 47
R768 0 1/16W
2
1
G_LO_HI#
C
GLO/HI# 18,22
15
29
43
11,41 VR_ON
D59
Reserve
Q73
2SC2412K
2
GND1
38
37
36
STB#
DIN
DOUT
RSVD0
RSVD1
RSVD2
RSVD3
35
39
40
46
1
GND1
r2SK3019
Geyserville
Reserve
VRCHGNG# 56
VR_HI/LO# 28,57
3VMAIN
2
10k 1/16W 5%
Non Geyserville
R776
4.7K 1/16W 5%
R777
4.7K 1/16W 5%
Geyserville
Geyserville
D
1
R775
r100 1/16W 5%
Reserve
R774
2
1
CLK_IN_A
CLK_IN_B
CLKEN#
12
33
34
1
2
Reserve
26
25
45
VRCHGNG#
VR_HI/LO#
LP_TRANS#
C
Q72
1
1
9
32
2
2
2
r27pF 25V
Reserve
2
CRESET#
CPUPWRGD
VRPWRGD
R769 r1K 1/16W 5%
2
1
Reserve
Geyserville
GND1
CPUPWRGD 11
GND1
2
1
Reserve
GND1
3
1K 1/16W 5%
r14.31818MHz(RIVER)
Reserve
Reserve
C798
C799
r33pF 25V
1
R778
1
41
10
VCC3_1
VCC3_2
1
1
R773
4.7K 1/16W 5%
X5
1
10k 1/16W 5%
Geyserville
R931
r1M 1/16W 5%
Geyserville
2
C944
2200pF 25V
1
2
D
2
VR100/50#
PLL30/60#
LO/HI#
7
30
3VMAIN
2
CPUBUSVCC
R772 0 1/16W
2
1
14MGEY
28
44
6
18
31
42
27
47
Geyserville
R771
GND_1
GND_2
GND_3
GND_4
GND_5
3VSUS
1SS400
R770 r0 1/16W
2
1
77 VGATE
2
1
1
VR_ON
VGATE
IGN_VGATE#
3
Geyserville
2
23 STPCLK#
VRPWRGD 11
C800
2
1
16,18,23
CPURST#
E
0.01uF 16V
Geyserville
C801
2
1
E
3VSUS
0.01uF 16V
Geyserville
GND1
GND1
F
F
3VMAIN
Geyserville
R779 1.5K 1/16W 5%
1
2
Geyserville
R780 1.5K 1/16W 5%
1
2
Geyserville
R781 1K 1/16W 5%
1
2
23 NMI
23 INTR
23 CPUINIT#
G
Geyserville
23 SMI#
Geyserville
23 STPCLK#
1
2
3
4
5
名
称
ANISE-E2 04
図
R782 1.5K 1/16W 5%
1
2
番
R783 680 1/16W 5%
1
2
版
年 月
日
設計
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
ﾍﾟ
内
調査
C1CP051300-X4
富士通株式会社 ｼﾞ
9
27
81
G
1
2
3
4
5
6
7
8
9
A
A
VID4
VID3
VID2
VID1
VID0
V
0
0
0
0
0
2.000
0
0
0
0
1
1.950
0
0
0
1
0
1.900
0
0
0
1
1
1.850
0
0
1
0
0
1.800
0
0
1
0
1
1.750
0
0
1
1
0
1.700
【このページの部品について】
CPUCoreVccの電源に比較的近いところにおくこと(そんなに近くおく必要はない)
B
R920
1
18 VIDC0
R921
R922
C
2
R923
R924
2
5
VID0 77
2
7
8
2A1
2A2
2B1
2B2
6
9
VID1 77
2
11
14
3B1
3B2
10
15
VID2 77
2
17
18
4A1
4A2
4B1
4B2
16
19
VID3 77
2
21
22
5A1
5A2
5B1
5B2
20
23
VID4 77
r0 1/16W
1
18 VIDC4
1B1
1B2
0 1/16W
1
18 VIDC3
1A1
1A2
r0 1/16W
1
18 VIDC2
3
4
r0 1/16W
1
18 VIDC1
M91
r0 1/16W
3A1
3A2
→
r0 1/16W
Reserve
R788
1
r0 1/16W
Reserve
1
2
R787
Geyserville
r0 1/16W
Reserve
2
R793 0 1/16W
1
2
1
Reserve
R786
R792 r0 1/16W
2
1
GND1
r0 1/16W
Reserve
2
Reserve
CBT3383PW
Geyserville
12
1
R791 r0 1/16W
2
1
GND1
GND
R785
Geyserville
BE#
C802
0.1uF 16V
Geyserville
r0 1/16W
Reserve
2
1
Reserve
R790 0 1/16W
1
2
1
24
2
R789 r0 1/16W
1
2
BX
R784
D
VCC
13
2
27,57 VR_HI/LO#
1
5VSUS
Reserved for non geyserville
GND1
→
GND1
E
0
0
1
1
1
1.650
0
1
0
0
0
1.600
0
1
0
0
1
1.550
0
1
0
1
0
1.500
0
1
0
1
1
1.450
0
1
1
0
0
1.400
0
1
1
0
1
1.350
B
C
0
1
1
1
0
1.300
0
1
1
1
1
0(OFF)
1
0
0
0
0
1.275
1
0
0
0
1
1.250
1
0
0
1
0
1.225
1
0
0
1
1
1.200
1
0
1
0
0
1.175
1
0
1
0
1
1.150
D
1
0
1
1
0
1.125
1
0
1
1
1
1.100
1
1
0
0
0
1.075
1
1
0
0
1
1.050
1
1
0
1
0
1.025
1
1
0
1
1
1.000
1
1
1
0
0
0.975
1
1
1
0
1
0.950
1
1
1
1
0
0.925
1
1
1
1
1
0(OFF)
Celeron450
PIII600LGV
E
1.60V
1.35V - 1.10V
F
F
名
称
G
図
番
版
年 月
日
設計
VID CONTROL
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
28
81
G
1
A
2
3
・MA(BMA),MD(BMD),DQM(BDQM),CS(BCS),CKE(BCKE)
23
SRAS#,SCAS#は他と平行にﾊﾟﾀｰﾝを走らせないこと。
やむをえず走らせる場合は,間をGND1でｶﾞｰﾄﾞすること。
4
5
6
7
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可ٛ\
8
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
BMD[0:63]
A
BDQM[0:7] 23
MD[0:63] 12
DIMM
SLOT
SDRAM
BMD1
BMD0
BMD3
BMD2
1
2
3
4
8
7
6
5
MD1
MD0
MD3
MD2
BMD35
BMD34
BMD33
BMD32
8
7
6
5
BMA
BMD5
BMD4
BMD7
BMD6
50mm以内
20mm以内
1
2
3
4
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
8
7
6
5
1
2
3
4
8
7
6
5
1
2
3
4
RM51
ARRAY
BMA7
BMA3
BMA6
BMA2
1
2
3
4
8
7
6
5
MA7
MA3
MA6
MA2
BMD31
BMD18
BMD17
BMD16
33x4 1/32W 5%
RM54
ARRAY
BMA9
BMA8
BMA12
BMA11
E
1
2
3
4
8
7
6
5
BMA13
1
1
8
7
6
5
BMD21
BMD20
BMD19
BMD30
MA9
MA8
MA12
MA11
R170
2
33 1/16W 5%
R172
2
33 1/16W 5%
MD15
MD14
MD13
MD12
BMD47
BMD46
BMD45
BMD44
8
7
6
5
22x4 1/32W 5%
RM112
ARRAY
RM113
ARRAY
1
2
3
4
MD31
MD18
MD17
MD16
BMD51
BMD50
BMD49
BMD48
8
7
6
5
22x4 1/32W 5%
RM114
ARRAY
RM115
ARRAY
1
2
3
4
MD21
MD20
MD19
MD30
BMD55
BMD54
BMD53
BMD52
8
7
6
5
MA13
8
7
6
5
1
2
3
4
MD25
MD24
MD23
MD22
BMD61
BMD56
BMD57
BMD62
8
7
6
5
BMD27
BMD29
BMD28
BMD26
DIMM
SLOT
8
7
6
5
1
2
3
4
MD43
MD42
MD41
MD40
1
2
3
4
MD47
MD46
MD45
MD44
RM44
12 CS#1
12 CS#0
12 CS#3
BCS#2
4
3
2
1
5
6
7
8
BCS#[0:3] 23
BCS#1
BCS#0
BCS#3
C
33x4 1/32W 5%
12 CS#2
RM48
12
12
12
12
4
3
2
1
CKE0
CKE1
CKE3
CKE2
5
6
7
8
D
33x4 1/32W 5%
MD51
MD50
MD49
MD48
1
2
3
4
MD55
MD54
MD53
MD52
1
2
3
4
MD61
MD56
MD57
MD62
12 SRASB#
R166 10 1/16W 5%
2
1
BSRAS# 23
12 SCASB#
R168 10 1/16W 5%
2
1
BSCAS# 23
12 WEB#
R171 10 1/16W 5%
2
1
BWE# 23
1
2
3
4
MD27
MD29
MD28
MD26
MD63
BMD60
BMD59
BMD58
8
7
6
5
1
2
3
4
BMD63
MD60
MD59
MD58
上記の縦列に書かれている集合抵抗4ケ及び抵抗3ケは、BANISTER
の間近に配置・配線すること。
22x4 1/32W 5%
名
称
BMD
図
20mm以内
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
SDRAM DUMPING
2
E
F
ダンピング
1
BCKE[0:3] 23
BCKE0
BCKE1
BCKE3
BCKE2
RM119
ARRAY
22x4 1/32W 5%
G
B
22x4 1/32W 5%
RM118
ARRAY
BANISTER
BDQM0
BDQM1
BDQM5
BDQM4
33x4 1/32W 5%
RM117
ARRAY
22x4 1/32W 5%
F
8
7
6
5
DQM0
DQM1
DQM5
DQM4
22x4 1/32W 5%
RM116
ARRAY
BMD25
BMD24
BMD23
BMD22
12
12
12
12
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
1
2
3
4
22x4 1/32W 5%
22x4 1/32W 5%
MA10
MD39
MD38
MD37
MD36
RM111
ARRAY
22x4 1/32W 5%
8
7
6
5
1
2
3
4
ARRAY
1
2
3
4
22x4 1/32W 5%
8
7
6
5
8
7
6
5
33x4 1/32W 5%
BMA10
1
2
3
4
BMD43
BMD42
BMD41
BMD40
BDQM7
BDQM2
BDQM6
BDQM3
RM41
RM109
ARRAY
MD11
MD10
MD9
MD8
1
2
3
4
33x4 1/32W 5%
22x4 1/32W 5%
ARRAY
BMD15
BMD14
BMD13
BMD12
33x4 1/32W 5%
D
8
7
6
5
RM110
MA[0:13] 12
MA1
MA5
MA4
MA0
DQM7
DQM2
DQM6
DQM3
ARRAY
BMA1
BMA5
BMA4
BMA0
BMD39
BMD38
BMD37
BMD36
22x4 1/32W 5%
RM45
ARRAY
23,26 BMA[0:13]
MD5
MD4
MD7
MD6
RM108
ARRAY
BMD11
BMD10
BMD9
BMD8
C
8
7
6
5
22x4 1/32W 5%
・MA,DQM,CS#,CKE,SRAS#,SCAS#,WE#のﾀﾞﾝﾋﾟﾝｸﾞ抵抗は
BANISTER側に配置すること。
12
12
12
12
MD35
MD34
MD33
MD32
RM107
ARRAY
RM106
ARRAY
B
1
2
3
4
8
7
6
5
22x4 1/32W 5%
22x4 1/32W 5%
ダンピング
RM38
ARRAY
RM105
ARRAY
RM104
ARRAY
ARRAY
BANISTER
9
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
31
81
G
1
2
3
4
5
6
7
8
9
A
A
B
M74
L10
C
2
<FILTER>
MAX 155mA(100MHz)
1
C658
1000pF 25V
C681
1000pF 25V
2
1
C657
0.1uF 10V
2
1
C660
0.1uF 10V
1
2
C673
0.1uF 10V
1
2
C677
0.1uF 10V
1
2
2
C664
0.1uF 10V
1
2
1
10uF 10V
1
2
C663
BLM21P300S
D
1
5
10
19
24
28
13
VDD0
VDD1
VDD4
VDD5
VDD8
VDD9
VDDIIC
4
8
12
17
21
25
16
VSS0
VSS1
VSS4
VSS5
VSS8
VSS9
VSSIIC
SDRAM2
SDRAM3
6
7
SDRAM12
SDRAM13
22
23
SDRAM14
SDRAM15
26
27
SDRAM16
SDRAM17
11
18
R631
1
22 1/16W 5%
2
SDCLK2A 12
SDCLK2B 12
2
R632
22 1/16W 5%
22 1/16W 5%
2
R633
1
1
DCLKIN 23
C
W40S11-02
GND1
r 10pF 25V
SDATA
SCLOCK
SDCLK1A 12
SDCLK1B 12
2
R630
22 1/16W 5%
D
C672
14
15
22 1/16W 5%
2
1
r 10pF 25V
OE
R629
1
C671
RB521S-30
20
2
3
r 10pF 25V
12,24,41,49 BSMBDATA
12,24,41,49,59 BSMBCLK
2
SDRAM0
SDRAM1
C670
1
26,41,43,54,57,77,80 SUSB#
BUFIN
r 10pF 25V
23 DCLKO
9
C676
D56
r 10pF 25V
3VSUS
C669
1
2
B
R752
10K 1/16W 5%
3VSUS
GND1
Reserve
GND1
E
E
F
F
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
CLOCK BUFFER
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
32
81
G
1
2
3
4
5
6
PULL-UPs for PCI
7
8
9
PULL-UPs for E-I/O
3VMAIN
5VMAIN
A
A
RM60
ARRAY
14,24,39,44,57 PCIINT#[0:3]
PCIINT#2
PCIINT#3
PCIINT#0
PCIINT#1
1
2
3
4
04
C
24,51,56,58 IOR#
05
24,51,56,58 IOW#
07
8
7
6
5
DEVSEL#
SERIRQ
PCILOCK#
STOP#
B
08
24,51,56 RSTDRV
24,59 MEMW#
09
24,59 MEMR#
10
RM61
ARRAY
14,24,39,44
24,44
24
14,24,39,44
1Kx8 1/20W 5%
1
2
3
4
C
24,51 DACK#[0:3]
2.7Kx4 1/32W 5%
RM62
ARRAY
DACK#1
DACK#2
DACK#0
DREQ0
RM63
ARRAY
24,39,41,44 PCIREQ#[0:3]
PCIGNT#2
PCIREQ#0
PCIREQ#2
PCIGNT#0
8
7
6
5
01
03
RESERVE
GND1
RM59
ARRAY
02
24,51 IOCHRDY
2.7Kx4 1/32W 5%
C309
r 1000pF 25V
C308
r 1000pF 25V
1
2
C307
r 1000pF 25V
1
2
1
2
B
C306
r 1000pF 25V
1
2
8
7
6
5
06
1
2
3
4
8
7
6
5
1
2
3
4
10Kx4 1/32W 5%
2.7Kx4 1/32W 5%
D
D
RM64
ARRAY
PCIREQ#3
PCIGNT#3
14,24,39,44 PCIGNT#[0:3]
1
2
3
4
14,24,39,44 IRDY#
14,24,44 SERR#
8
7
6
5
5VMAIN
24,51 DREQ[0:3]
2.7Kx4 1/32W 5%
RM65
ARRAY
DREQ3
8
7
6
5
DREQ1
DREQ2
E
RM66
ARRAY
8
7
6
5
14,24,39,44 TRDY#
14,44 PERR#
1
2
3
4
DACK#3
E
10Kx4 1/32W 5%
GND1
1
2
3
4
2.7Kx4 1/32W 5%
RM67
ARRAY
F
14,24,39,44 CLKRUN#
1
2
3
4
PCIGNT#1
PCIREQ#1
14,24,39,44 FRAME#
F
8
7
6
5
2.7Kx4 1/32W 5%
名
称
G
図
番
版
年 月
日
設計
PULL UP
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
34
81
G
1
2
3
4
5
6
7
8
9
Pull ups for IDE(P)
A
A
5VMAIN
6,23 PDD[0:15]
10
B
C
6 BPDA[0:2]
E
6 BPDIAG#
GND
VCC
15
2
1A1
1OE#
48
BPDD0
BPDD1
3
BPDD2
4
BPDD3
5
BPDD4
6
BPDD5
7
BPDD6
46
1A3
1B2
45
DKPDD1
1A4
1B3
44
DKPDD2
1A5
1B4
43
DKPDD3
1A6
1B5
42
DKPDD4
9
1A7
1B6
40
DKPDD5
BPDD7
10
1A8
1B7
39
DKPDD6
BPDD8
11
1A9
1B8
38
DKPDD7
BPDD9
12
1A10
1B9
37
DKPDD8
36
DKPDD9
8
GND
1B10
17
GND
NC
BPDD10
13
2A1
BPDD11
14
BPDD12
16
BPDD13
18
BPDD14
BPDD15
1
PDD1
2
PDD2
3
PDD0
4
PDD3
5
PDD6
6
PDD7
7
PDD5
8
DKPDD[0:15] 7
9
B
10Kx8 1/20W 5%
M76
GND1
57 DKQBUFEN#
1
1OE#
C
VCC
24
DKBAYLMP1# 7
6,57 BAYLMP1#
3
1A1
1B1
2
6,57 IDERST#
4
1A2
1B2
5
DKRSTDRV# 7
7
1A3
1B3
6
DKIRQ14 7
6 SPDIORDY
8
1A4
1B4
9
DKPIORDY 7
6 BPDDREQ
11
1A5
1B5
10
DKBPDDREQ 7
13
2OE#
6,24,60 IRQ14
14
2A1
2B1
15
DKPDDACK# 7
1
6 SPDIOR#
17
2A2
2B2
16
DKSPDIOR# 7
2OE#
47
6 SPDIOW#
18
2A3
2B3
19
DKSPDIOW# 7
2A2
2B1
35
DKPDD10
6 SPDCS1#
21
2A4
2B4
20
DKSPDCS1# 7
2A3
2B2
34
DKPDD11
6 SPDCS3#
22
2A5
2B5
23
DKSPDCS3# 7
2A4
2B3
33
DKPDD12
GND
12
19
2A5
2B4
31
DKPDD13
20
2A6
2B5
30
DKPDD14
BPDA0
21
2A7
2B6
29
DKPDD15
BPDA1
22
2A8
2B7
28
DKBPDA0 7
BPDA2
23
2A9
2B8
27
DKBPDA1 7
24
2A10
2B9
26
DKBPDA2 7
32
GND
2B10
25
DKBPDIAG# 7
GND1
F
DKPDD[0:15]
1B1
1A2
5VMAIN
GND1
DKPDD0
D
BPDA[0:2]
41
C686
C688
0.1uF 10V
6 BPDD[0:15]
BPDD[0:15]
M75
C687
0.1uF 10V
57 DKQBUFEN#
0.1uF 10V
5VMAIN
PDD4
RM68
ARRAY
6,23 PDDACK#
D
GND1
SN74CBT3384APW
E
SN74CBT16210DGV
F
M75,M76はCN7直裏付近に搭載のこと。　BPDDx,DKPDDxは左右の関係を保てばﾋﾟﾝｽﾜｯﾌﾟ可ٛ\
注意：ﾋﾟﾝｽﾜｯﾌﾟした場合は、設計元に書面通知することٛB
名
称
G
ANISE-E2 04
図
番
版
年 月
日
設計
IDE PULL UP
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
ﾍﾟ
内
調査
C1CP051300-X4
富士通株式会社 ｼﾞ
9
35
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
BAYID0 57
1
7 DKBAYID0
R182 1K 1/16W 5%
1
2
C313
2
1000pF 25V
GND1
7 DKBAYID1
2
R183
C
1
1K 1/16W 5%
BAYID1 56
2
C
1
C314
1000pF 25V
GND1
2
R184
1
1K 1/16W 5%
BAYID2 56
D
1
7 DKBAYID2
D
2
C315
1000pF 25V
GND1
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
BAY ID
1
2
3
4
5
6
設計
調査
承認
変
容
更
C1CP051300-X4
|
承認
8
提出先
ﾍﾟ
内
調査
7
ANISE-E2 04
富士通株式会社 ｼﾞ
9
37
81
G
1
2
3
4
5
6
7
8
9
A
A
39 VMA[0:8]
R645
2
VMA0
1
VGAID0 4
10K 1/16W 5%
VMA1
2
R647
1
VGAID1 4,56
10K 1/16W 5%
B
VMA2
1
R649
2
4.7K 1/16W 5%
VMA3
1
R651
2
VMA[3:0] Panel Type Select
TFT
0000=6x4-18
0001=8x6-18 (SVGA)
0010=10x7-18 (XGA)
0011=10x7-18+18
0100=12x10-18+18
0101=10x6-18+18
DSTN
1000=6x4-16
1001=8x6-16
1010=10x7-16
1011=10x7-24
1100=12x10-24
1101=10x6-24
B
4.7K 1/16W 5%
GND1
C
RM128
ARRAY
39
39
39
39
1
2
3
4
VCLKE
VCAS0#
VWE0#
VRAS1#
VCAS0# Linear/Bank Addressing
0=linear only
1=linear/bank
VWE0# Clock source control
0=external
1=internal
VRAS1# Memory Mapped I/O Control
0=enable
1=disable
8
7
6
5
2.7Kx4 1/32W 5%
3VSUS
RM129
ARRAY
1
2
3
4
39 VRAS0#
39 VCAS1#
D
C
3VSUS
8
7
6
5
VRAS0# BIOS control
0=disabled
1=enabled
VCAS1# Host Bus Control
0=PCI
1=AGP
VWE1# IDSEL in AGP bus
0=AD17
1=AD16
2.7Kx4 1/32W 5%
39 VWE1#
D
39 VMD[0:7]
VMD0
R644
1
2
4.7K 1/16W 5%
E
VMD1
1
R646
2
r 4.7K 1/16W 5%
E
VMD[1:0] Memory Clock Select
00=66MHz
01=75MHz
10=83MHz
11=100MHz
RESERVE
GND1
F
F
名
称
G
図
番
版
年 月
日
設計
VGA Config
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
38
81
G
14,24,34,44 DEVSEL#
14,24,34,44 TRDY#
14,24,34,44 CLKRUN#
R944
1
F
4
1 R668
r10 1/16W 5%
2
24,34 PCIREQ#3
GND1
57 VGARST#
2
5
D58
rRB521S-30
Reserved
1
2
R669 0 1608
2
24,34 PCIGNT#3
VGA(Cyber9525DVD) -1
6
R670
版
年 月
日
設計
設計
7
10 1/16W 5%
3VSUS
G
調査
調査
承認
変
容
更
内
承認
8
2
称
名
図
番
2
C710
0.1uF 10V
1
R667
1
2
100 1/16W 5%
C769
0.1uF 10V
1
14,24,44 C/BE#[0:3]
1
C768
0.1uF 10V
1
2
2
14,24,34,57 PCIINT#2
5VSUS
VREF
V5SF
VDDH
VDDH
VDDH
VDDH
VDDC
VDDC
VDDC
VDDC
VDDC
VDDC
VDDC
VDDC
VDDC
IDSEL
PCICLK
RST#
PAR
FRAME#
STOP#
IRDY#
INTA#
CLKRUN#
DEVSEL#
TRDY#
ROMCS#
REQ#
GNT#
202
203
C709
0.1uF 10V
3
PCLKVGA
PAR
FRAME#
STOP#
IRDY#
C706
0.1uF 10V
24,34,44 PCIINT#1
2
E
47
14,24,44
14,24,34,44
14,24,34,44
14,24,34,44
1
AD31
MA0
MA1
MA2
MA3
MA4
MA5
MA6
MA7
MA8
CLKE
RAS0#
CAS0#
WE0#
RAS1#
CAS1#
WE1#
MD0
MD1
MD2
MD3
MD4
MD5
MD6
MD7
VCCA4
VCCA2
VCCP1
VCCP2
VCCPW1
VCCPW2
VDDM
VDDM
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSSA2
VSSQ1
VSSP1
VSSP2
VSSQ2
VSSA4
86
87
88
89
90
91
92
93
94
99
108
109
110
111
112
113
69
70
71
72
79
80
81
82
105
73
76
101
100
104
83
95
1
11
23
35
55
66
84
96
106
127
133
142
153
162
173
187
206
217
230
248
74
75
77
78
102
103
VMA0
VMA1
VMA2
VMA3
VMA4
VMA5
VMA6
VMA7
VMD0
VMD1
VMD2
VMD3
VMD4
VMD5
VMD6
VMD7
7
C708
0.1uF 10V
2
XTLI
XTLO
2
C704
560pF 25V
2
1
SGMCLK
DQM0
C707
0.1uF 10V
1
560pF 25V
VLF2
VLF1
MLF
1
GND1
2
IRSET
200
197
194
C/BE0#
C/BE1#
C/BE2#
C/BE3#
2
A
C705
0.1uF 10V
2
1
2
3VSUS
36
C703
360 1/16W 5%
2
1
560pF 25V
240
6
1
C702
AVDD1
AVSS1
AVDD2
AVSS2
AVDD3
AVSS3
AVDD4
COMP
AVSS4
AVSS5
67
12
37
64
249
24
65
85
107
129
163
192
216
256
BLM21P300S
2
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
1
2
GND1
5
2
GND1
1 R666
4
25
247
246
43
38
42
39
245
244
41
40
68
251
250
2
53
44
34
22
FL28
<FILTER>
3
2
GND1
GND1
C/BE#0
C/BE#1
C/BE#2
C/BE#3
1
C699
0.1uF 10V
B
195
193
196
198
201
199
243
241
242
236
63
62
61
60
59
58
57
56
52
51
50
49
48
47
46
45
33
32
31
30
29
28
27
26
20
19
18
17
16
15
14
13
C
1
1
DACVCC
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
2
1
2
1
GND1
GND1
C701
0.1uF 10V
1
GND1
C700
0.1uF 10V
GND1
C698
0.1uF 10V
D
C697
0.1uF 10V
2
1
8
9
VMD[0:7] 38
VMA[0:8] 38
VCLKE 38
VRAS0# 38
VCAS0# 38
VWE0# 38
VRAS1# 38
VCAS1# 38
VWE1# 38
A
M79A
97
98
B
GND1
14MVGA 47
C
Cyber9525DVD
D
14,24,44,49 AD[0:31]
3VSUS
E
Reseve
1
1
r4.7K 1/16W 5%
GND1
F
Reserved
ANISE-E2 04
C1CP051300-X4
提出先
|
富士通株式会社 ｼﾞ
ﾍﾟ
9
39
81
G
1
2
3
4
5
6
7
8
9
A
A
EP[0:17] 42
B
EP0
EP1
EP2
EP3
EP4
EP5
EP6
EP7
EP8
EP9
EP10
EP11
EP12
EP13
EP14
EP15
EP16
EP17
B
255
54
21
6
RBF#
AD_STB0
AD_STB1
SB_STB
118
119
120
121
122
123
124
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
P0
P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
182
183
184
185
188
189
190
191
207
208
209
210
211
212
213
214
235 SCL
234 SDA
E
126
125
C
N/C
GPIO7
116
117
132
131
130
137
136
134
135
M79B
PCLK
EDCLK#
BLANK#
HSYNC
VSYNC
215
204
205
233
232
DTV0
DTV1
DTV2
DTV3
DTV4
DTV5
DTV6
DTV7
225
224
223
222
221
220
219
218
DHS
DVS
DCLK
CFC
227
228
229
226
186 VDDZ
231 VDDZ
ST0
ST1
ST2
VDDP
VDDP
VDDP
VDDP
22Kx4 1/32W 5%
252
253
254
128
143
152
172
8
7
6
5
114 ENTEST#
1
2
3
4
SBA0
SBA1
SBA2
SBA3
SBA4
SBA5
SBA6
SBA7
115 MTEST#
RM130
ARRAY
3VSUS
D
2
3
4
5
7
8
9
10
SUSP
STDBY
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
PD10
PD11
PD12
PD13
PD14
PD15
PD16
PD17
PD18
PD19
PD20
PD21
PD22
PD23
PD24
PD25
PD26
PD27
PD28
PD29
PD30
PD31
PD32
PD33
PD34
PD35
C
ENBLT
ENPVEE
ENPVDD
FLM
LP
SFCLK
DE
181
180
179
178
177
176
175
174
171
170
169
168
167
166
165
164
161
160
159
158
157
156
155
154
151
150
149
148
147
146
145
144
141
140
139
138
BLEN 56
BIASON 56
LCDEN 4,41
FLM1 42
LP1 42
SHFCLK1 42
EM 42
VGASTBY# 56
VGASLP
PVCLKI
PMCLKI
VCLK 43
VREF 43
HREF 43
VGAHSI 41
VGAVSI 41
D
R
237
VGAR 3,4
G
238
VGAG 3,4
B
239
VGAB 3,4
E
Cyber9525DVD
3VSUS
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
41 DDCCLKB
41 DDCDATAB
C714
0.1uF 10V
C713
0.1uF 10V
43 UV[0:7]
F
C712
0.1uF 10V
C711
0.1uF 10V
UV0
UV1
UV2
UV3
UV4
UV5
UV6
UV7
43 Y[0:7]
F
GND1
RM131
ARRAY
1
2
3
4
G
VGASTBY#
VGASLP
VGA(Cyber9525DVD) -2
1
称
図
3
4
5
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
4.7Kx4 1/32W 5%
2
名
3VSUS
8
7
6
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
40
81
G
1
2
3
4
5
6
7
8
9
3VSUS
A
A
FL22
BLM11A121S
DACVCC
5VSUS
TP20
DACVCC
3VSUS
Q5
2
1
CONT
3
N.BYPASS
2
GND
5
FIN
VOUT
4
2
3
6
7
R224
470K 1/16W
1
2
VIN
C334
r0.1uF 10V
2
1
6
C337
10uF 10V
2
1
C336
r0.1uF 10V
1
1
2
R225
C335
r0.1uF 10V
r100K 1/16W 5%
B
LCDVCC
uPA1815
M16
TP21
S
D
1
5
8
LCDVCC
B
4
G
Reserved
2
rTK11233AM
R226
GND1
GND1
1
Reserved
C
47K 1/16W 5%
C
3
注）入出力のコンデンサは極力TK11233AMの近くに配置すること。
Q6
各端子につながるパターンはできるだけ大きくとること。（5ピンは放熱用）
1
4,40 LCDEN
2SK3019
2
TK11233AMはM14の近くに配ٛuすること。
3VSUS
GND1
5VMAIN
D
1
2
3
4
D
ARRAY
D93
40
40
40
40
12,24,32,49,59
12,24,32,49
24,34
24,34
VGAHSI
VGAVSI
DDCDATAB
DDCCLKB
BSMBCLK
BSMBDATA
PCIREQ#1
PCIREQ#2
2
3
4
5
6
7
8
9
A1
A2
A3
A4
A5
A6
A7
A8
B1
B0
B0
B0
B0
B0
B0
B0
18
17
16
15
14
13
12
11
1
OE
VCC
20
19
OE#
VGAHS 3,4
VGAVS 3,4
5VSUS
D6
r0 1005
F
11,27 VR_ON
R950 Reserve
1
2
GND
0 1005
10
R229
1K 1/16W 5%
2
C339
0.1uF 10V
1
E
DDCDATA 3,4
DDCCLK 3,4
OZSMBCLK 4
OZSMBDATA 4
BPCIREQ#1 14
BPCIREQ#2 14
R949
26,32,43,54,57,77,80 SUSB#
2.2K 1/16W 5%
CBT3345
R228
M17
E
2.2K 1/16W 5%
3VSTD
R227
8
7
6
5
1SS400
RM91
33Kx4 1/32W 5%
F
1SS400
CBT3345
GND1
名
称
G
図
番
版
年 月
日
設計
DACVCC,LCDVCC
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
41
81
G
1
2
3
L17
L18
L19
40 FLM1
40 LP1
40 EM
A
4
5
6
7
8
9
FLM 4
LP 4
M/DE 4
BLM10B750B
BLM10B750B
BLM10B750B
A
FL23
2
40 SHFCLK1
<FILTER>
G
1
3
SHFCLK 4
NFM39R02C470
C340
r 10pF 25V
B
GND1
B
GND1
40 EP[0:17]
P[0:17] 4
C
L20
L21
L22
L23
EP0
EP1
EP2
EP3
L24
L25
L26
L27
EP4
EP5
EP6
EP7
D
L28
L29
L30
L31
EP8
EP9
EP10
EP11
C
P0
P1
P2
P3
BLM10B750B
BLM10B750B
BLM10B750B
BLM10B750B
P4
P5
P6
P7
BLM10B750B
BLM10B750B
BLM10B750B
BLM10B750B
D
P8
P9
P10
P11
BLM10B750B
BLM10B750B
BLM10B750B
BLM10B750B
E
E
L32
L33
L34
L35
EP12
EP13
EP14
EP15
L36
L37
EP16
EP17
F
P12
P13
P14
P15
BLM10B750B
BLM10B750B
BLM10B750B
BLM10B750B
P16
P17
BLM10B750B
BLM10B750B
F
名
称
G
図
番
版
年 月
日
設計
LCD Dumping
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
42
81
G
1
2
3
4
5
6
7
8
9
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
RM99
ARRAY
A
15,45 JAA[0:25]
JAA9
JAA17
JAA8
JAA18
8
7
6
5
RM100
ARRAY
JAA13
JAA19
JAA14
JAA20
8
7
6
5
RM101
ARRAY
B
JAA23
JAA22
JAA21
JAA16
Y4
1
Y5
2
Y6
3
Y7
4
22x4 1/32W 5%
重要
PCMCIA コントローラ
UV[0:7] 40
UV3
1
UV1
2
UV0
3
UV2
4
22x4 1/32W 5%
8
7
6
5
A
Y[0:7] 40
Y0
1
Y1
2
Y2
3
Y3
4
22x4 1/32W 5%
SN74LV245A
VGA
RM102
ARRAY
JAA15
JAA24
JAA12
JAA25
C
Mx
UV4
1
UV5
2
UV6
3
UV7
4
22x4 1/32W 5%
8
7
6
5
PCMCIA SLOT
RM103
ARRAY
JAA11
JAA10
1
2
3
4
1
2
2
6,32,41,54,57,77,80 SUSB#
D
C
上記の絵の如く、PCMCIAコントローラーからBUFFER
(LV245A)
までの信号線長は、極力短く配線する必要があるٛB
よって、これらのBUFFERは極力PCMCIAコントローラーの近ٛｭ
に配置する必要がる。
VREF 40
HREF 40
JWPA 15,44,45
22x4 1/32W 5%
D
GND1
R762
M18A
10K 1/16W 5%
JAA6
1
2
1
D57
C765
0.1uF 10V
40 VCLK
8
7
6
5
B
この間の配線長は極力短くすることٛB
Mx
44 ZVEN
3
ZV1_MCLK 54
6
ZV1_SDATA 52,54
8
ZV1_LRCLK 52,54
11
ZV1_SCLK 52,54
LV08A
M18B
1SS400
r0 1/16W
R925
1
2
4
15,45 JBVD2A
5
LV08A
Reserve
M18C
E
9
15,45 JINPACKA#
10
E
LV08A
M18D
JAA7
12
13
LV08A
F
F
3VSUS
14
VCC
本ページ中の抵抗はPCI1420の間近に配ٛu・配線のこと。
M18E
LV08A
1
7
2
G
ZV-BUF
名
C341
0.1uF 10V
GND
称
図
番
版
年 月
日
設計
GND1
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
43
81
G
1
2
3
4
5
6
7
8
9
PCMVCC0 PCMVCC1
A
A
RM75
ARRAY
15,45
15,45
7,45
7,45
M19A
1
2
3
4
JCE2A#
JCE1A#
JCE1B#
JCE2B#
8
7
6
5
10Kx4 1/32W 5%
47 PCLKPCIC
24,46,57,65 32KCLK
11,24,57 PCIRST#
11,57 ISAPWR
E19
CLOCK
A14
PRST#
A11
G_RST#
DATA
LATCH
F14
F17
SDATA 46
SLATCH 46
SPKROUT
G15
SPKPCM 56
MFUNC0
MFUNC1
MFUNC2
MFUNC3
MFUNC4
MFUNC5
MFUNC6
F15
E17
A16
C15
E14
F13
B15
PCMVCC0
B
R636
E2
A5
C8
A15
DEVSEL#
TRDY#
PAR
PERR#
SERR#
STOP#
REQ#
RI_OUT#/PME#
C7
B7
C6
A6
B6
F7
B13
C14
VCCI
F18
VCCP
VCCP
D1
E11
1
2
100 1/16W 5%
14,24,34,39 FRAME#
14,24,34,39 IRDY#
24,34 PCIGNT#0
C10
F8
A7
C13
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
VCC
B14
C9
E7
F3
G19
L3
N15
U7
W12
D19
57 PCICSTBY#
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
B10
C5
E8
E18
F12
G2
J5
K18
P2
P9
V14
D
C/BE#0
C/BE#1
C/BE#2
C/BE#3
IDSEL
FRAME#
IRDY#
GNT#
SUSPEND#
3VSUS
R727
1
C
DEVSEL# 14,24,34,39
TRDY# 14,24,34,39
PAR 14,24,39
PERR# 14,34
SERR# 14,24,34
STOP# 14,24,34,39
PCIREQ#0 24,34
PME# 14,24,56
3VSUS
E
1
AD30
R637
1
2
100K 1/16W 5%
7,45 JWPB
R256
14,24,39,49 AD[0:31]
PCMVCC1
2
4.7K 1/16W 5%
F
C345
0.1uF 10V
2
C/BE#0
C/BE#1
C/BE#2
C/BE#3
1
2
100K 1/16W 5%
15,43,45 JWPA
C346
0.1uF 10V
1
14,24,39 C/BE#[0:3]
PCIINT#0 24,34
PCIINT#1 24,34,39
PCICLED2 57
SERIRQ 24,34
ZVEN 43
PCICLED1 57
CLKRUN# 14,24,34,39
2
D
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
1
C
H5
G1
G3
H6
F1
G5
F2
E1
G6
F5
E3
C12
A4
E6
B5
F6
B8
A8
E9
F9
B9
A9
F10
E10
F11
E13
C11
B11
A12
B12
E12
A13
2
AD0
AD1
AD2
AD3
AD4
AD5
AD6
AD7
AD8
AD9
AD10
AD11
AD12
AD13
AD14
AD15
AD16
AD17
AD18
AD19
AD20
AD21
AD22
AD23
AD24
AD25
AD26
AD27
AD28
AD29
AD30
AD31
C347
0.1uF 10V
2
14,24,39,49 AD[0:31]
E
PCLK
1
B
A10
C343
0.1uF 10V
F
GND1
PCI1420
名
称
G
図
番
版
年 月
日
設計
CARDBUS CTRL -1
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
44
81
G
1
2
3
4
5
6
7
8
9
A
A
JAA[0:25] 15,43
M19B
JAA16
2
JAA17
JAA18
JAA19
JAA20
JAA21
JAA22
JAA23
JAA24
JAA25
R257
A_STSCHG/A_BVD1
A_AUDIO/A_BVD2
15 JCD1A#
15 JCD2A#
V11
H17
A_CD1#/A_CD1#
A_CD2#/A_CD2#
15,43 JINPACKA#
15,57 JBSYA#
15 JWAITA#
15,43,44 JWPA
L14
J17
J14
H18
A_REQ#/A_INPACK#
A_INT#/A_READY
A_SERR#/A_WAIT#
A_CLKRUN#/A_WP
A_C/BE0#/A_CE1#
A_AD10/A_CE2#
P13
R13
JCE1A# 15,44
JCE2A# 15,44
15 JVS1A#
15 JVS2A#
J18
M19
A_CVS1/A_VS1#
A_CVS2/A_VS2#
A_AD13/A_IORD#
A_AD15/A_IOWR#
A_AD11/A_OE#
A_C/BE3#/A_REG#
A_RST#/A_RESET
A_GNT#/A_WE#
W15
V15
U14
K17
L18
R19
JIORDA# 15
JIOWRA# 15
JOEA# 15
JREGA# 15
JRSTA 15
JWEA# 15
本抵抗はICに近接して実装すること。
GND1
B_AD27/B_D0
B_AD29/B_D1
B_RSVD/B_D2
B_AD0/B_D3
B_AD1/B_D4
B_AD3/B_D5
B_AD5/B_D6
B_AD7/B_D7
B_AD28/B_D8
B_AD30/B_D9
B_AD31/B_D10
B_AD2/B_D11
B_AD4/B_D12
B_AD6/B_D13
B_RSVD/B_D14
B_AD8/B_D15
B_AD26/B_A0
B_AD25/B_A1
B_AD24/B_A2
B_AD23/B_A3
B_AD22/B_A4
B_AD21/B_A5
B_AD20/B_A6
B_AD18/B_A7
B_C/BE1#/B_A8
B_AD14/B_A9
B_AD9/B_A10
B_AD12/B_A11
B_C/BE2#/B_A12
B_PAR/B_A13
B_PERR#/B_A14
B_IRDY#/B_A15
B_CLK/B_A16
B_AD16/B_A17
B_RSVD/B_A18
B_BLOCK#/B_A19
B_STOP#/B_A20
B_DEVSEL#/B_A21
B_TRDY#/B_A22
B_FRAME#/B_A23
B_AD17/B_A24
B_AD19/B_A25
R8
W7
V7
W6
V6
U6
V5
U5
N1
M3
L1
M1
T1
N3
P1
P5
P6
M6
N2
N6
N5
R1
R2
R3
W4
R6
JAB0
JAB1
JAB2
JAB3
JAB4
JAB5
JAB6
JAB7
JAB8
JAB9
JAB10
JAB11
JAB12
JAB13
JAB14
JAB15
JAB17
JAB18
JAB19
JAB20
JAB21
JAB22
JAB23
JAB24
JAB25
B
JAB16
R258
1
2
22 1/16W 5%
7 JBVD1B
7 JBVD2B
V9
W9
B_STSCHG/B_BVD1
B_AUDIO/B_BVD2
7 JCD1B#
7 JCD2B#
H3
R9
B_CD1#/B_CD1#
B_CD2#/B_CD2#
7 JINPACKB#
7,57 JBSYB#
7 JWAITB#
7,44 JWPB
R7
V8
W8
U9
B_REQ#/B_INPACK#
B_INT#/B_READY
B_SERR#/B_WAIT#
B_CLKRUN#/B_WP
B_C/BE0#/B_CE1#
B_AD10/B_CE2#
K6
L2
JCE1B# 7,44
JCE2B# 7,44
7 JVS1B#
7 JVS2B#
U8
P7
B_CVS1/B_VS1#
B_CVS2/B_VS2#
B_AD13/B_IORD#
B_AD15/B_IOWR#
B_AD11/B_OE#
B_C/BE3#/B_REG#
B_RST#/B_RESET
B_GNT#/B_WE#
L5
M2
L6
P8
W5
P3
JIORDB# 7
JIOWRB# 7
JOEB# 7
JREGB# 7
JRSTB 7
JWEB# 7
VCCB
M5
C353
C351
0.033uF 16V
1
2
D
1
2
C352
0.033uF 16V
15 JBVD1A
15,43 JBVD2A
C
1
22 1/16W 5%
H19
J15
W10
U10
P10
H2
J1
J3
K1
K3
V10
R10
W11
H1
J2
J6
K2
K5
2
J19
K14
K15
K19
L15
L17
L19
M15
W16
R14
W14
P14
N18
R17
N14
M14
P18
U15
T19
P15
R18
P17
P19
N17
N19
M18
JAB[0:25] 7
0.033uF 16V
A_AD26/A_A0
A_AD25/A_A1
A_AD24/A_A2
A_AD23/A_A3
A_AD22/A_A4
A_AD21/A_A5
A_AD20/A_A6
A_AD18/A_A7
A_C/BE1#/A_A8
A_AD14/A_A9
A_AD9/A_A10
A_AD12/A_A11
A_C/BE2#/A_A12
A_PAR/A_A13
A_PERR#/A_A14
A_IRDY#/A_A15
A_CLK/A_A16
A_AD16/A_A17
A_RSVD/A_A18
A_BLOCK#/A_A19
A_STOP#/A_A20
A_DEVSEL#/A_A21
A_TRDY#/A_A22
A_FRAME#/A_A23
A_AD17/A_A24
A_AD19/A_A25
C354
1
A_AD27/A_D0
A_AD29/A_D1
A_RSVD/A_D2
A_AD0/A_D3
A_AD1/A_D4
A_AD3/A_D5
A_AD5/A_D6
A_AD7/A_D7
A_AD28/A_D8
A_AD30/A_D9
A_AD31/A_D10
A_AD2/A_D11
A_AD4/A_D12
A_AD6/A_D13
A_RSVD/A_D14
A_AD8/A_D15
JDB0
JDB1
JDB2
JDB3
JDB4
JDB5
JDB6
JDB7
JDB8
JDB9
JDB10
JDB11
JDB12
JDB13
JDB14
JDB15
2
B
H14
G18
G14
U11
R11
U12
R12
V13
H15
G17
F19
P11
V12
P12
W13
U13
JAA0
JAA1
JAA2
JAA3
JAA4
JAA5
JAA6
JAA7
JAA8
JAA9
JAA10
JAA11
JAA12
JAA13
JAA14
JAA15
1
JDA0
JDA1
JDA2
JDA3
JDA4
JDA5
JDA6
JDA7
JDA8
JDA9
JDA10
JDA11
JDA12
JDA13
JDA14
JDA15
M19C
7 JDB[0:15]
0.033uF 16V
15 JDA[0:15]
本抵抗はICに近接して実装すること。
C
D
GND1
1
2
C357
1000pF 25V
E
C358
0.1uF 10V
2
C356
0.1uF 10V
2
C355
1000pF 25V
1
1
E
PCMVCC1
M17
2
VCCA
1
PCMVCC0
GND1
GND1
F
F
PCI1420
PCI1420
注
JAA16,JAB16はCardBus時クロック信号になるのでGND1にてガードを行うこと。
名
称
G
図
ANISE-E2 04
C1CP051300-X4
提出先
番
版
年 月
日
設計
CARDBUS CTRL -2
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
45
81
G
1
2
3
4
5
6
7
8
9
A
A
5VSUS
M20
B
18
19
VPPIN
VPPIN
1
3
10
12
VCC5IN
VCC5IN
VCC5IN
VCC5IN
PCMVCC0
AVCCOUT
AVCCOUT
AVCCOUT
B
2
22
24
3VSUS
C
C360
1
0.1uF 10V
2
BVCCOUT
BVCCOUT
BVCCOUT
PCMVPP0
C359
10uF 10V
AVPPOUT
GND1
14
23
GND1
C
20
VCC3IN
VCC3IN
PCMVPP1
2
C362
0.1uF 10V
1
1
2
GND1
11
13
15
2
1
PCMVCC1
C361
10uF 10V
BVPPOUT
17
GND1
D
D
5
SDA
6
SCL
44 SLATCH
8
SLA
57 PGOOD
7
RST#
44 SDATA
C760
22pF 25V
24,44,57,65 32KCLK
E
AFLAG
BFLAG
GND
GND
GND1
4
9
16
21
E
GND1
MIC2564
F
F
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
CARDBUS POWER
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
46
81
G
1
2
3
4
5
6
7
8
9
2
3VMAIN
R719
A
A
r 10K 1/16W 5%
GND1
17
PWRDWN#
27 STP_CPU#
18
CPU_STOP#
24 PCLKSTP#
20
PCI_STOP#
23
1
HCLKBANI 23
C366
B
C367
r 33pF 25V
X4
RESERVE
GND1
RESERVE
GND1
GND1
3VMAIN
C
C365
1
HCLKCPU 18
1
33 1/16W 5%
2
14MGEY 27
2
CPUCLK1
R272
1
CPUCLK0
R271 0 1005
1
2
33 1/16W 5%
2
2
220 1/16W 5%
R269
1
1
2
X2
24
14MVGA 39
R794 22 1/16W 5%
1
R720 10K 1/16W 5%
3
14MSIO 51
2
26
R713 10K 1/16W 5%
2
2
2
RB521S-30
REF1/SPREAD#
Reserve
14MBANI 24
C369
r 33pF 25V
2
RESERVE
R268
C364
r 10pF 25V
1
1
C363
r 10pF 25V
2
2
1
26,60,74 SUSA#
1
GND1
1
D7
X1
REF0/SEL48#
2
14.31818MHz
R270
10K 1/16W 5%
B
2
r 10M 1/16W 5%
X3
3VMAIN
1
27
R264
C370
r 33pF 25V
2
R266
1
22 1/16W 5%
1
R265
2
1 22 1/16W 5%
R267 22 1/16W 5%
2
1
2
RESERVE
1
M21
C
16
SEL 100/66#
3VMAIN
10
3VMAIN
PCICLK5
11
C383
1
10K 1/16W 5%
C384
1
R714
R282
PLLVCC
E
PCLKMDM 14
C385
2
PCICLK4
D
PCLKPCIC 44
C386
C387
r 33pF 25V
1
9
2
PCICLK3
PCLKVGA 39
1
6
2
PCICLK2
PCLKBANI 24
1
5
2
PCICLK1
2
C381
4
RESERVE
1
GND1
VDDq3
VDDq3
VDDq3
VDDq3
0.1uF 10V
1
2
1
2
GND1
C380
0.1uF 10V
GND1
0.1uF 10V
C379
2
1
2
GND1
0.1uF 10V
GND1
C378
1
8
12
28
19
2
BLM21P300S
1
C375
10uF 10V
<FILTER>
1
D
2
2
R278 22 1/16W 5%
1
R279 22 1/16W 5%
2
1
R280
22 1/16W 5%
2
1
R281 22 1/16W 5%
2
1
PCICLK_F
2
L16
48/24MHz
13
48/24MHz/OE
14
2
22 1/16W 5%
1
R283
2
1
GND1
E
22 1/16W 5%
USBCLK 24
25
VSS
VSS
VSS
VSS
VSS
VDDq2
F
GND1
CLK48M 56
2
C395
0.1uF 10V
W137
GND1
RESERVE
C398
1
C397
r 33pF 25V
1
1
2
C392
2.2uF 16V
2
1
0 1/16W
1
7
15
21
22
2
R795
r 33pF 25V
RESERVE
F
GND1
GND1
Very Important: See clocking guidelines for tracing clock line
and must follow that requirement.
（別紙3）
X3,C363,C364は、M21の4,5ピン付近に配置，配線すること。
また、パターン下にバス等の高速な信号は走らせないこと。
すべてのクロックは、極力4,5層を走らせること。
名
称
G
図
番
版
年 月
日
設計
CLOCK GENERATOR
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
47
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
C
C
D
D
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
BLANK
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
48
81
G
1
2
3
4
5
6
7
8
9
A
B
B
C
C
1
2
3
4
A
ARRAY
GND1
8
7
6
5
RM76
33Kx4 1/32W 5%
D
D
3VMAIN
M24
1
R296
02
1A
1B
03
05
2A
2B
06
CIDSEL1 14
09
3A
3B
08
SMBCLK 58,65
12
4A
4B
11
SMBDATA 58,65
57 CIDSEL0EN#
01
1OE#
VCC
14
57 CIDSEL1EN#
04
2OE#
24 SMBCNT0
10
3OE#
13
4OE#
14,24,39,44 AD27
1
14,24,39,44 AD28
R297
2
2
100 1/16W 5%
100 1/16W 5%
4,32,41,59 BSMBCLK
E
2,24,32,41 BSMBDATA
CIDSEL0 14
E
F
1
5VMAIN
2
C407
0.1uF 10V
GND
07
F
CBT3125
GND1
注）M24 はモデム/LANコネクタの近くに配置し、
AD27,AD28,CIDSEL0,CIDSEL1は最短配線を実施すること。
名
称
G
図
番
版
年 月
日
設計
IDSEL Q-SW
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
49
81
G
1
2
3
4
5
6
7
8
9
3VMAIN
M26A
A
24,34 DACK#1
1
24,34 DACK#2
2
M26B
3
6
5
LV00A
A
M26C
4
9
8
10
LV00A
AEN 56
LV00A
24,34 DACK#3
M27
18
CLK14
RSTDRV
AEN
IOR#
IOW#
TC
55
44
42
43
33
RST
AEN
IOR#
IOW#
TC
24,34 DACK#1
24,34 DACK#2
24,34 DACK#3
20
34
94
DACKA#
DACKB#
DACKC#
26
27
28
29
30
31
32
39
40
41
95
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
47 14MSIO
24,34,56
56
24,34,56,58
24,34,56,58
24
B
16,24,56,58,59 SA[0:19]
5VMAIN
9
RM82
10Kx8 1/20W 5%
8
7
6
5
4
3
2
GND1
1
10
ARRAY
8
7
6
5
ARRAY
1
2
3
4
SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8
SA9
SA10
5VMAIN
RM83
10Kx4 1/32W 5%
C
SA[0:19]
GND1
D
24,60
60
60
60
56,60
3,5
3,5
3,5
3,5
3,5
PACK#
PPERR#
PSLCT
PPE
PBUSY
SIN1
CTS1#
DSR1#
DCD1#
RI232#
3,5
3,5
3,5
3,5
3,5
E
FRDDT#
FTRK0#
FINDEX#
FDCHG#
FWP#
11 IRMODE
2
C411
1
1
2
C412
0.1uF 10V
2
LV00A
C410
100pF 25V
F
M26E
C409
0.1uF 10V
1
14
VCC
1000pF 25V
98
IRQA
IRQC
IRQD
IRQE
IRQF
DRV2/ADRX/IRQB
IRQH
17
35
36
37
38
92
22
DRQA
DRQB
DRQC
19
50
97
D0
D1
D2
D3
D4
D5
D6
D7
46
47
48
49
51
52
53
54
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
PD0/INDEX#
PD1/TRK0#
PD2/WRTPRT#
PD3/RDATA#
PD4/DSKCHG#
PD5
PD6/MTR0#
PD7
69
68
67
66
64
63
62
61
PRD0
PRD1
PRD2
PRD3
PRD4
PRD5
PRD6
PRD7
SLCTIN#/STEP#
STROBE#/DS0#
AUTOFD#/DENSEL#
INIT#/DIR#
71
75
74
72
PSLIN#
PSTB#
PAFD#
PINIT#
TXD1
RTS1#
DTR1#
77
79
81
SOUT1 60
RTS1# 60
DTR1# 60
TXD2/IRTX
RTS2#
DTR2#
87
89
91
25
CS#
60
73
57
58
59
ACK#/DS1#
ERR#/HDSEL#
SLCT/WGATE#
PE/WRDATA#
BUSY/MTR1#
76
80
78
83
82
RXD1
CTS1#
DSR1#
DCD1#
RI1#
86
90
88
85
84
RXD2/IRRX
CTS2#
DSR2#
DCD2#
RI2#
14
11
10
15
12
RDATA#
TRK0#
INDEX#
DSKCHG#
WRTPRT#
56
PWRGD/GAMECS
21
IRMODE/IRR3
3VMAIN
3VMAIN
3VMAIN
IOCHRDY
96
IRQIN
13
70
VCC
VCC
4
45
65
93
GND
GND
GND
GND
IOCHRDY
24,34
IRQ[0:15] 6,24,35,58,60
IRQ3
IRQ4
IRQ5
IRQ6
B
IRQ7
DREQ[0:3] 24,34
DREQ1
DREQ2
DREQ3
WDATA#
WGATE#
HDSEL#
DIR#
STEP#
MTR0#
MTR1#
DS0#
DS1#
7
8
9
5
6
100
3
2
1
DRVDEN0
DRVDEN1
99
16
IRRX2
IRTX2
23
24
SD[0:15]
SD[0:15] 16,24,56,58,59,60
PRD[0:7]
C
PRD[0:7] 3,5
3VMAIN
3,5
3,5
3,5
3,5
R299
20K 1/16W 5%
D
FWD# 3,5
FWG# 3,5
FSIDE# 3,5
FDIR# 3,5
FSTEP# 3,5
FMOTOR# 3,5
E
FDSEL# 56,57
IRRXA# 11
IRTX 11
F
GND
FDC37N769
7
GND1
GND1
名
称
G
図
番
版
年 月
日
設計
SUPER I/O
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
51
81
G
1
2
3
4
5
6
7
8
9
24 AC_SYNC
※
※
36
※
※
※
20
CD_R
MONO_OUT
37
※
23
LINE_IN_L
LNLV_OUT_L
39
※
24
LINE_IN_R
29
AFILT2
30
CAP2
32
CAP1
31
CAP3
33
TERM2
16
TERM3
TERM3
17
CM19
330pFx4 50V
※
5
6
7
8
4
3
2
1
2
1
2
1
CID0
CID1
40
43
44
NC
NC
NC
25
AVDD1
47
NC
NC
34
48
1
2
R310 10K 1/16W 5%
SPDIFO 13
ZV1_SCLK 43,54
3VMAIN
DVDD1
1
AVDD2
DVDD2
9
26
AVSS1
DVSS1
4
42
AVSS2
DVSS2
7
38
AUDIOGND
AUDIOGND
0 1005
AUDIOGND
E
GND1
Reserved
R341
1
NOTE
DEVICE TYPE CONFIGRATION
F
EAPD
C435
10uF 10V
45
46
+
C434
0.1uF 10V
2
MIC2
C433
2200pF 25V
AUDIOGND
22
D
C432
0.015uF 25V
1
AVCC
C441
1uF 10V
AUDIOGND
R796
MIC1
C431
r10uF 16V
43,54 ZV1_LRCLK
43,54 ZV1_SDATA
21
C430
2200pF 10V
AC97MSEL
AVCC
PHONE
C449
10uF 10V
8
7
6
5
TERM4
VIDEO_R
C429
r10uF 16V
1
2
3
4
TERM4
13
VIDEO_L
C805
0.015uF 25V
TERM1
TERM2
TERM3
TERM4
※
※
※
CM20 0.1uFx4 16V
AC97MSEL
TERM2
1
AFILT1
2
0 1/16W
1
28
C423
2
VREFOUT
1
AUX_R
2
15
1
※
AOUTR 53
2
27
2
1
VREF
1
AOUTL 53
※
MICAMP 14
2
AUX_L
1
14
2
※
※
C
2
0 1/16W
2
※
1
1uF 10V
1
C422
1
C419 1uF 10V
1
2
C428
0.01uF 10V
2
1
AUDIOGND
1uF 10V
1
LNLV_OUT_R
41
AUDIOGND
E
1
35
LINE_OUT_R
2
※
54 BMICIN
LINE_OUT_L
CD_GND
C427
r22uF 10V
C804
2
CD_L
19
1
C803
2
※
54 AUXL
18
※
1
54 ZV_R
AUDIOGND
D
B
PC_BEEP
2
54 ZV_L
Reserve
AC_SDIN 24
C447
0.1uF 10V
1
2
1
8
※
CM18
330pFx4 50V
AUDIOGND
SDATA_IN
0.01uF 10V
1
2
1uF 10V
2
※
1uF 10V
1uF 10V
1
AC_BCLK 24
2
※
TERM1 12
6
C656
2
2
R315
r10K 1/16W 5%
1
2
1
12K 1/16W 5% C420
12K 1/16W 5% C421
2
2
※
C482
1
2
4
3
2
1
※
13 LINEINR
1
R316
※
13 LINEINL
R313
R314
1
1
TERM1
SDATA_OUT
BIT_CLK
※
5
6
7
8
2
7 CDR
5
24 AC_SDOUT
A
GND1
SYNC
C446
1000pF 25V
1
2
33pF 25V
24 AC_SYNC
GND1
27K 1/16W 5% C480 1uF 10V
27K 1/16W 5% C481 1uF 10V
27K 1/16W 5%
1
2
XTL_OUT
10
1
33pF 25V
XTL_IN
3
2
C415
GND1
R350 4.7K 5% 1/16W
R352
R948 4.7K 5% 1/16W
R946
R351 4.7K 5% 1/16W
R353
2
1
2
1
7 CDL
7 CDRTN
C
C414
RESET#
2
GND1
C444
0.1uF 10V
R291はSTAC9721の近くに配置すること
r10K 1/16W 5%
1
2
B
2
1M 1/16W 5%
R312 620 1/16W
1
2
C930
r0.01uF 10V
1
1
24.576MHz
M28
YM473-S
11
2
2
R311
C413
100pF 25V
X4
R309 10K 1/16W 5%
24 AC_SDOUT
1
24 AC_RST#
C443
0.1uF 10V
1
2
A
R305 0 1005
1
2
2
F
r0 1005
Reserve
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。
注)CDL,CDRは、基板端面より、CDRTN,CDL,CDR,CDRTNの順ٛﾉ
ｶﾞｰﾄﾞして布線し、その上下層はCDRTNにてCDL,CDR,CDRTNٛ
ｶﾊﾞｰする幅にて布線必ず実施のことٛB
CDLIN,CDRIN,CDRTNについても同様の布線処理が必要ٛB
-NOTE
M29未搭載ﾓﾃﾞﾙは、C422,C423 0 1/16W
CA53003-0452を搭載
名
称
G
図
番
版
年 月
日
設計
AC97CODEC
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
52
81
G
1
2
3
4
5
6
7
8
9
全項AUDIO AREA
A
A
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと．
AVCC
注）R423-R425,C364はM44-7PINに近接配置すること
2
B
B
C453
R326
1uF 10V
1
2
10K 1/16W 5%
R327
※
※
HPOUTR 13
1
18K 1/16W 5%
C454
1uF 10V
1
2
C
RESERVE
AUDIOGND
2
AUDIOGND
HPOUTL 13
C458
1
2
※
20K 1/16W 5%
2
※
MONO/ST
19
LINEMIX_ON/OFF
1
C462
2
1
1
2
(TA)
2
2
1
R947
4.7K 1/16W 5%
1
2
1
2
2
R945
4.7K 1/16W 5%
1
2
※
HPOUTL
26
HPOUTR
25
SPVCC
20
SPGND
AGND
AGND
15
7
21
HPVCC
27
HPGND
24
1
※
17
SPOUT1R 13
SPOUT2R 13
AVCC
+
E
(POS)
BH7821BFP-Y
+
C463
1
18
SPOUT2R
SPOUT2L 13
47uF 10V
R338
390K 1/16W 5%
+
C467
15uF 10V
F
C466
39pF 25V
RESERVE
R742
r2.2K 1/16W 5%
Reserve
2
16
AVCC
C465
39pF 25V
1
HPSUSPEND
SPSUSPEND
SPOUT1R
D
SPOUT1L 13
C460
0.1uF 10V
57 AMPEN5V#
R336
r 10K 1/16W 5%
13
14
※
100uF 10V
(TA)
5VMAIN
※
0.47uF 16V
39K 1/16W 5%
BIAS
SYSTEMBEEPIN
BEEPLEVEL
PMBEEPIN
※
12
C456
100uF 10V
(TA)
C461
47uF 10V
E
R335
5
6
8
10
11
SPOUT2L
2
1
SPINL
SPINR
SPOUT1L
1
※
LINEINL
LINEINR
※
1uF 10V
C459
2
1
2
4
23
22
0.47uF 16V
52 AOUTR
1uF 10V
R332
※
※
C455
1
20K 1/16W 5%
C457
2
9
2
1
※
LCHOUT
C464
0.1uF 10V
R331
※
R337
10K 1/16W 5%
52 AOUTL
EVRCTRL
MUTECTRL#
+
D
1
3
1
M30
13 EVRCTRL
57 MUTE#
+
AUDIOGND
2
※ ※
C
※
18K 1/16W 5%
R330
r 15K 1/16W 5%
DTC144EEA
R329
r 15K 1/16W 5%
56 GSPKOUT
R328
※
Q8
GND1
(TA)
AUDIOGND
AUDIOGND
F
AUDIOGND
AUDIOGND
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。
BH7821BFP-Y付近はAUDIOGNDベタパٛ^ーンで覆うこと
57 INTMUTE#
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
AUDIO AMP
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
53
81
G
1
2
3
4
5
6
7
8
AVCC
POW1
M31
9
全項AUDIO AREA
TP24
Q9
SDATA
43,52 ZV1_LRCLK
3
LRCK
4
MCLK
8
AOUTR
5
R323 r18K 1/16W 5%
1
2
ZV_L 52
1
rCS4334-KS
AUDIOGND
B
ZV_R 52
2
AGND
AUDIOGND AUDIOGND
AUDIOGND
AUDIOGND
Reserved
2
C
AOUTL
2
SCLK
1
R325
0.1uF 16V
2
43,52 ZV1_SDATA
1
43,52 ZV1_SCLK
6
1
2
3
AUDIOGND
AUDIOGND
R322 r18K 1/16W 5%
1
2
R324
0.1uF 16V
1
1
1
M29
Q10
2SK3019
1
26,32,41,43,57,77,80 SUSB#
AUDIOGND
7
NJM7805DLA
C450
r1uF 10V
1
2 AUDIOGND
AVCC
43 ZV1_MCLK
Reserve
R340
100K 1/16W 5%
B
A
AMPVCC
3
OUT
VA+
GND
2
IN
2
2
G
SI3457DV
1
C472
0.1uF 10V
1
2
5
6
2
2
2
C473
1
R339
390K 1/16W 5%
3
D
C468
0.1uF 25V
r4.7uF 25V
S
C471
1000pF 25V
4
1
A
GND1
1
1
-NOTE
M29未搭載ﾓﾃﾞﾙは、R324,R325 0,1uF 16V
CAF85-F1C1003Zを搭載
C806
18pF 50V
2
R24
C
2
470K 1/16W 5%
AVCC
3
2
C477
0.1uF 10V
D
+
1
BMICIN 52
-
R760
1K 1/16W 5%
56 SPKTELATTEN
AUDIOGND
R761
1
10K 1/16W 5%
2
AUDIOGND
E
Q71
2SK3019
1
C777
0.1uF 10V
AVCC
AUDIOGND
M92B
NJM3404
8
AUDIOGND
C11 は M1 の間近に配置すること
2
E
3
2
2
00.1uF 10V
C808
1
C942
0.1u 16V
2
C807
2
100K 1/16W 5%
8
7
6
5
4
1
14 SPKTEL
R759
1
13 MICIN
1
2
3
4
1
C764
1uF 10V
1
2
M92A
NJM3404
0.1u 16V
RM126
47Kx4 1/32W 5%
ARRAY
8
AVCC
D
AUDIOGND
5
+
7
AUXL 52
4
6
F
F
AUDIOGND
R349
1
2
68K 1/16W 5%
R797
1
2
0 1/16W 5%
C809
100pF 25V
名
称
G
図
番
AVCC
版
年 月
日
設計
各信号パターンをGNDAUDで両側をガードすること。
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
54
81
G
1
2
3
4
5
6
7
8
9
3VSUS
M34A
51 AEN
24,34,51,58 IOW#
24,34,51,58 IOR#
SA0
SA1
SA2
SA3
AEN
#IOW
#IOR
4,59 LCDCL#
40 BIASON
40 BLEN
70
95
96
#LCDCL
LCDEN
BLEN
98
99
101
102
119
120
122
ESMIBE0
ESMIBE1
ESMIBE2
ESMIBE3
ESMIBE4
ESMIBE5
ESMIBE6
123
#CSIN
2
23 SPKSYS
44 SPKPCM
R356 0 1005
C
7 BAYRI#
16 008XIN#
EXTSMI# 24
EXTSCI# 24
#FMODE
124
FMODE# 3
110
RIOUT# 59
#RIOUT
131
132
133
SPK1
SPK2
SPK3
SPKOUT
103
GSPKOUT 53
134
#008XIN
#0080W
112
0080W# 16
LCDCONT
VOLUME
BLO
135
136
140
BKLVOL 4
VDD1
VDD1
VDD1
VDD1
VDD1
12
51
100
121
139
VDD2
VDD2
VDD2
VDD2
23
77
111
165
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
17
28
50
61
83
94
116
127
138
149
171
D
GND1
113
#TEST
148
114
118
PCICLK
#FRAME
#IRDY
141
167
#DOCKREQ
#PCIGNT1
168
169
170
LANVCC
#LANREQ
#PCIGNT2
152
GPLDSEL
173
#UNDKSW(GPIO4)
#DOCKGNT
#PCIREQ1
#QPCIEN
#UNDKSMI
142
143
144
145
#LANGNT
#PCIREQ2
#BUFEN
146
147
151
B
#DKSTSMI(G3PIO8)
#LEDON(GPIO5)
#UNDKREQ(G3PIO9)
153
174
154
CPCIRST#1 14
MSLCT2
MDMSTBY# 14
GPIO6
GPIO7
175
176
BAYID2 37
KBFANON 65
G3PIO10
G3PIO11
G3PIO12
G3PIO13
G3PIO14
G3PIO15
G3PIO16
G3PIO17
G3PIO18
G3PIO19
G3PIO20
155
156
157
158
159
160
161
162
163
164
166
BAYCD1#
BAYCD2#
SUSXMASK 26
SPKTELATTEN 54
PRCD1# 3
PRCD2# 3
VGAID1 4,38
LCDID1
VGASTBY# 40
GND1
5VSUS
PMUVCC
C
SUBON 67
D
RING
5VMAIN
RING
R357
10K 1/16W 5%
RSTDRV# 58,59
GND1
E
3
E
M34B
37 BAYID1
10Kx4 1/32W 5%
8
7
6
5
ARRAY
108
109
#RI1
#RI2
#RI3
#RI4
1
2
3
4
RM86
10Kx4 1/32W 5%
8
7
6
5
ARRAY
RM85
EBLEN 4
#EXTSMI
#EXTSCI
125
126
129
130
3VSUS
1
2
3
4
107
97
5VSUS
2
1
14 MDMAVSL
DISPON
EBLENO
A
C487
1
0.1uF 10V
LANPME#
14,24,44 PME#
SD[0:15] 16,24,51,58,59,60
0.1uF 10V
C485
2
1
R355 r 0 1005
1
2
CLK4M 58
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
11
29
49
84
93
128
137
172
1
24 ASICCS#
RESERVE
51,60 RI232#
85
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
0.1uF 10V
C484
1
2
58 HTKYSMI
CLK4M
C483
27 VRCHGNG#
B
CLK48M
2
10Kx4 1/32W 5%
ARRAY
SA0
SA1
SA2
SA3
87
88
89
90
86
91
92
1
2
3
4
RM84
8
7
6
5
A
C486
0.1uF 10V
0.1uF 10V
2
1
117
47 CLK48M
16,24,51,58,59 SA[0:19]
Q11
2SK3019
1
24,34,51 RSTDRV
2
3VMAIN
RM87
MODEAE2 57
*6/18
ANISE-E
mount
Not Popurated
ANISE-E2
mount
mount
GND1
*6/18
R737
PMUVCC
=NOTE
UNIT TYPE CONFIGRATIONS
R362
R927
FDSEL# 51,57
GND1
7 DKBAYCD1#
RM89
ANISE-E2(Geyserville)
Not Popurated
mount
1
2
3
4
G
ARRAY
本ページの集合抵抗のプルアップ、プルダウンは
パターンカットできるように線を引き出してから
電源、GNDに落とすこと。
1K 1/16W 5%
R738
7 DKBAYCD2#
1K 1/16W 5%
8
7
6
PRCD1# 3
5
PRCD2# 3
100Kx4 1/32W 5%
RING -1
称
図
GND1
1
2
3
4
5
名
BAYCD1#
BAYCD2#
2
1K 1/16W 5%
100Kx4 1/32W 5%
0.22uF 10V
R927
GND1
SUSXMASK 26
100K 1/16W 5%
2
0 1005
BAYID1 37
BAYID2 37
F
VGAID1 4,38
LCDID1
R362
R358
4
3
2
1
C761
1
0.22uF 10V
C762
1
R640
1K 1/16W 5%
ARRAY
65 KBFANON
3VMAIN
F
5
6
7
8
6
番
版
年 月
日
設計
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
56
81
G
1
2
R363
4
5VMAIN
0 1005
6 DASPON#
B
27,28 VR_HI/LO#
ACON
BT1SWR
BT2SWR
53
56
53
37
#BAYLMP0
#BAYLMP1
#CDLMP
#HDLMP
22
GPSBSEL
24
25
26
BT1ALM(G3PIO0)
BT2ALM(G3PIO1)
SPSEL(G3PIO2)
5
6
7
8
AMPEN5V#
MODEAE2
MUTE#
BAYID0
24,44,46,65 32KCLK
13 FHPIN
80 BAYPOWON
PCMVCC0 PCMVCC1
14,24,34,39 PCIINT#2
1
2
2
#CAPS
#NUM
#SCR
14
CLK32IN
#FDATCH1
#FDATCH2
#FDATCH3
#FDATCH4
#FDSELI
11,44 ISAPWR
4,59 SUSSW#
59
60
63
64
65
66
#MAINSW
#PMURDY
PMUVCCOK
#RSTSW
SUSOK
#SUSSW
11 SYSPWR
53
MAINOK
51,56 FDSEL#
27
30
54
55
56
LANMDRST# 14
PCICSTBY# 44
IDERST# 6,35
CIDSEL0EN# 49
CIDSEL1EN# 49
31
32
#DKAMPEN
HPIN
35
36
DKPWROK
QVCC0
37
38
39
42
40
41
#EXACT0
#EXACT1
JAVCC
JBVCC
#JBSYA
#JBSYB
71
72
73
#PARST
#PE
#PRM
80
#PCIRST
44 PCICLED1
44 PCICLED2
81
82
PCMLMP0
PCMLMP1
74 PLB
61,74 PLLB
76
78
#PLB
#PLLB
79
#PMUSMII
74 PARST#
74 PE#
74 PRM#
11,24,44 PCIRST#
BT1CHG(GPIO0)
BT1PWR(GPIO1)
BT2CHG(GPIO2)
BT2PWR(GPIO3)
9
10
13
43
44
45
46
47
3 FDATCH#
BT1SWON 73
BT2SWON 73
74 PMUSMI
104
26,32,41,43,54,77,80 SUSB#
#DKMUTE
#INTMUTE
33
34
INTMUTE# 53
#QBEN
57
DKQBUFEN# 35
#ACTOUT
58
PCICACT# 24
#FDSELO
48
FDSELO# 3
#PMURST
PWRGOOD
PWRON
67
52
68
PCURST# 74
PGOOD 46
POWERON 61
PWROK
69
PWROK 24,65
18
62
115
150
PMUD0
PMUD1
PMUD2
PMUD3
74
75
VGARST# 39
PD0
PD1
PD2
PD3
#VGASTBY
#VGARST
B
74
74
74
74
C
#SUSB
BAY1ON
BAY2ON
105
106
BAYPOWON 80
BAY2ON 7
RING
GND1
D
R368
10K 1/16W 5%
R367
10K 1/16W 5%
1
15,45 JBSYA#
7,45 JBSYB#
20
21
4,74 MAINON#
74 PCURDY#
11 POWERGOOD2
BT1CID(G3PIO3)
BT1ON(G3PIO4)
BT2CID(G3PIO5)
BT2ON(G3PIO6)
VSNA(G3PIO7)
58 CAPS
58 NUM
58 SCRL
C
BT1SWO
BT2SWO
1
2
3
4
5VMAIN
M34D
PMUVCC
1
6,35 BAYLMP1#
6 HDDLED#
C763
22pF 25V
9
R366
10K 1/16W 5%
15
16
19
71,74 ACON
GND1
E
8
5VMAIN
M34C
Reserve
GND1
7
A
C811
r22pF 25V
C810
r22pF 25V
74 BT2SWRQ
GND1
6
2
R364
D
5
0 1005
74 BT1SWRQ
A
3
RING
GND1
GND1
3VMAIN
R369 2.4K 1/16W 5%
上記抵抗は、本ICの近傍に配置することٛB
E
BAYID0 37
5VMAIN
R370 100K 1/16W 5%
FDATCH# 3
1
PMUVCC
R372
61 POWERON
11 SYSPWR
11 POWERGOOD2
F
1
2
2
1
2
MAINON# 4,74
C492
2200pF 25V
C490
2200pF 25V
ESD対策用
C491
2200pF 25V
2
100K 1/16W 5%
1
F
名
GND1
G
称
本コンデンサはRINGのピンのすぐそばに配置すること
図
番
版
年 月
日
設計
RING -2
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
57
81
G
1
2
3
4
5
6
7
8
9
3VMAIN
M35
FANON
R471,R472,R474,R684は実装/リザーブにかかわらずシルク必要ٛB
KATFINT#
9 KSHIPID0
9 KSHIPID1
SYSID4
SYSID5
SYSID6
SYSID4
SYSID5
SYSID6
C
16
17
S0
A0
27
26
13
12
11
10
1
80
79
78
77
76
75
74
P40
P41
P54
P55
P56
P57
P60
P61
P62
P63
P64
P65
P66
P67
24
CNVSS
72
73
VREF
AVSS
GND1
TP25
HCL2
D
TP26
HCL1
P30
P31
P32
P33
P34
P35
P36
P37
62
61
60
59
58
57
56
55
P42
P43
P44
P45
P46
P47
P70
P71
P72
P73
P74
P75
P76
P77
23
22
21
20
19
18
9
8
7
6
5
4
3
2
71
65 ATFINT#
CLM#[0:15] 9
B
C
HTKYSMI 56
KSMBALT#
CAPS 57
NUM 57
SCRL 57
ROW#0
ROW#1
ROW#2
ROW#3
ROW#4
ROW#5
ROW#6
ROW#7
VSS
1
2
5VMAIN
RM98
ROW#[0:7] 9
ARRAY
8
7
6
5
3 KDATA
3 KCLOCK
KSMBALT#
KATFINT#
1
2
3
4
D
10Kx4 1/32W 5%
IRQ[0:15] 6,24,35,51,60
IRQ1
IRQ12
KBCSCI 24,59
MCCS# 24
KGPDATA 6
KMDATA 3
KDATA 3
KGPCLOCK 6
KMCLOCK 3
KCLOCK 3
SMBDATA 49,65
RM90
ARRAY
KBINIT# 23
KBA20G 23
C497
1000pF 25V
30
KSMBALT#
C496
1000pF 25V
C495
0.1uF 10V
TP41,
TP42は下図のように隣接して配置することٛD
10mm以下
VCC
3
P20
P21
P22
P23
P24
P25
P26
P27
38
37
36
35
34
33
32
31
CLM#0
CLM#1
CLM#2
CLM#3
CLM#4
CLM#5
CLM#6
CLM#7
CLM#8
CLM#9
CLM#10
CLM#11
CLM#12
CLM#13
CLM#14
CLM#15
Q115
2SC2412K
1
5VMAIN
GND1
E
P00
P01
P02
P03
P04
P05
P06
P07
P10
P11
P12
P13
P14
P15
P16
P17
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
SD[0:15] 16,24,51,56,59,60
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
2
RESET
RD#
WR#
70
69
68
67
66
65
64
63
2
25
15
14
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
1
SA2
XIN
XOUT
2
16,24,51,56,59 SA[0:19]
28
29
1
56 CLK4M
R928
10K 1/16W 5%
2
56,59 RSTDRV#
24,34,51,56 IOR#
24,34,51,56 IOW#
24 KBCCS#
B
A
KATFINT#
1
A
9
23
9
23
1
2
3
4
KSHIPID1
KBA20G
KSHIPID0
KBINIT#
8
7
6
5
100Kx4 1/32W 5%
E
SMBCLK 49,65
HCL1
HCL2
RM97
GND1
GND1
5VMAIN
1
10K 1/16W 5%
R383
r 10K 1/16W 5%
2
R386
1
2
r 10K 1/16W 5%
R385
1
1
r 10K 1/16W 5%
R384
2
KMDATA
KMCLOCK
KGPDATA
KGPCLOCK
1
2
3
4
65 ATFINT#
F
1
2
3
4
8
7
6
5
100Kx4 1/32W 5%
左記の抵抗は実装/リザーブにかかわらずシルク必要ٛB
GND1
74AHCT245 and M38867 P76,P77 is 5V tolerant.
名
称
番
GND1
1
2
版
年 月
日
設計
3
4
5
8
7
6
5
10Kx4 1/32W 5%
図
KBC
ARRAY
3VMAIN
RM132
ARRAY
SYSID4
SYSID5
SYSID6
RESERVE
G
5VMAIN
2
R382 1
10K 1/16W 5%
2
2
R381
1
F
10K 1/16W 5%
M38867
3
3
6
6
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
58
81
G
3
4
5
6
16,24,51,56,58 SA[0:19]
SA0
SA1
SA2
SA3
SA4
SA5
SA6
SA7
SA8
SA9
SA10
SA11
SA12
SA13
SA14
SA15
SA16
SA17
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
56,58 RSTDRV#
12
RST#
24 BIOSCS#
24,34 MEMR#
24,34 MEMW#
26
28
11
47
CE#
OE#
WE#
BYTE#
24 SA18
GND1
8
9
SD[0:15] 16,24,51,56,58,60
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
29
31
33
35
38
40
42
44
30
32
34
36
39
41
43
N.C
N.C
N.C
N.C
N.C
9
10
13
14
16
RY/BY#
15
VCC
37
VSS
27
VSS
46
SD0
SD1
SD2
SD3
SD4
SD5
SD6
SD7
A
5VMAIN
MBM29F400TA-12PFTN
B
C498
0.1uF 10V
45
25
24
23
22
21
20
19
18
8
7
6
5
4
3
2
1
48
17
A
B
7
M37
1
2
2
1
GND1
C
C
1
2
3
4
PMUVCC
ARRAY
RM134
100Kx4 1/32W 5%
D
8
7
6
5
D
3VSTD
1
R389
10K 1/16W 5%
3VSTD
D94
1SS400
D95
1SS400
4,56 LCDCL#
BLID 24
BSRBTN# 24
2
4,57 SUSSW#
E
E
Q114
12,24,32,41,49 BSMBCLK
BRIOUT# 24
R391
1
R926
2SK3019
3
1
2
56 RIOUT#
10K 1/16W 5%
3VSUS
KBCSCI 24,58
2
11,26,74,76 SUSC#
r0 1005
Reserve
BKBCSCI2 24,65
Q113
rDTC144EEA
F
F
24 SMBCNT2
RESERVE
名
GND1
称
G
図
番
版
年 月
日
設計
BIOS ROM,MISC
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
59
81
G
1
2
3
4
5
6
7
8
9
3VSUS
A
A
R392
10K 1/16W 5%
M41
B
51 RTS1#
51 DTR1#
51 SOUT1
3,14
3,14
3,14
3,14
GND1
CTSA
DSRA
SINA#
DCDA
R393
3,14 RIA
2K 1/16W 5%
C929
1
3VSUS
2
0.1uF 10V
CM21
0.1uFx4 16V
1
8
2
7
3
6
4
5
STBY
EN#
7
8
9
DIN1
DIN2
DIN3
5VMAIN
DOUT1
DOUT2
ROUT3
22
21
20
RTSA 3,14
DTRA 3,14
SOUTA# 3,14
DOUT1
DOUT2
DOUT3
DOUT4
DOUT5
10
11
12
13
14
CTS1# 51
DSR1# 51
SIN1 24,51
DCD1# 51
RI232# 51,56
19
18
17
16
15
RIN1
RIN2
RIN3
RIN4
RIN5
6
24
C1+
C1-
2
4
C2+
C2-
28
26
C3+
C3-
1
VDD
VCC
3
25
VSS
GND
27
RM94
ARRAY
6,24,35,51,58 IRQ[0:15]
IRQ5
IRQ3
IRQ7
IRQ4
1
2
3
4
RM95
ARRAY
IRQ6
IRQ14
IRQ12
IRQ1
1
2
3
4
C505
0.1uF 10V
10
Reserve
GND1
5VMAIN
SN75LV4737ADB
2
D
C
RM96
16,24,51,56,58,59 SD[0:15]
GND1
8
7
6
5
10Kx4 1/32W 5%
D8
r RB521S-30
B
8
7
6
5
10Kx4 1/32W 5%
3VSUS
1
C
23
5
1
1
2
26,47,74 SUSA#
Q14
2SK3019
2
3
[RS-232]
GND1
GND1
SD7
1
SD3
2
SD5
3
SD1
4
SD0
5
SD4
6
SD2
7
SD6
8
ARRAY
9
D
E
E
10Kx8 1/20W 5%
F
F
名
称
G
図
番
版
年 月
日
設計
RS232C DRV
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
60
81
G
1
2
3
4
5
6
7
8
9
3VSTD
A
A
POW1
3VSTD
D9
R395
10K 1/16W 5%
1SS400
LLB# 24
47K 1/16W 5%
CD
VOR
4
B
RSMRST# 4,24
S-873325BUP-ALA-T2
+
1
3
3VSTD
C508
15uF 10V
C513
2
R398
1
1
C509
4.7uF 25V
C507
0.1uF 25V
VOUT
2
GND1
G
SI3457DV
VIN
r2200pF 25V
2
470K 1/16W
5
VSS
3
1
2
5
6
2
R396
D
1
1
2
57,74 PLLB
S
Q16
2SK3019
C510
0.01uF 16V
(Td=57ms)
4
3
B
R397
100K 1/16W 5%
2
1
TP27
M87
Q15
3
RESERVE
C
Q17
2SK3019
1
C
2
57 POWERON
GND1
GND1
D13
2
RTCVCC
2
PMUVCC
1SS400
1
57 POWERON
D10
D
D
1SS400
R399
1
TP28
RTC-BATT
1K 1/16W 5%
D11
2
R400
1
1SS400
CN18
1
2
2.4K 1/16W 5%
TP29
CL1
1
2
RTCBATCN
E
TP30
CL2
GND1
E
GND1
CL1,CL2は近接させて、部品実装後も接触可能な場所に、配置すること。
F
F
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
3VSTD,RTCVCC,LLB#
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
61
81
G
1
2
3
4
5
6
M77
24,57 PWROK
5VSUS
1
13
STOPB(RST)
12
AD1
OD1
3
11
AD2
OD2
4
10
AD3
OD3
5
09
AD4
OD4
6
14
VDD
SCL
2
SMBCLK 49,58
SDA
1
SMBDATA 49,58
+Vs
ATFINT# 58
R736 r 0 1005
1
R643
2
Vo
2
1
2
2.2K 1/16W 5%
1
2
BKBCSCI2 24,59
GND
1
3VSUS
LM45CIM3
C695
0.1uF 16V
2
0.1uF 10V
C
C696
7
2
3
GND1
A
B
C693
0.1uF 10V
CLK
M78
1
B
9
R642
100K 1/16W 5%
8
24,44,46,57 32KCLK
8
3VMAIN
BU9816FV
A
7
GND
C
SSOP-14pin
BU9817FV
GND1
GND1
Adress : 1001 111x
D
TP31
FANVCC
D
5VMAIN
CN19
Q23
4
1
1
2
E
3
C529
0.1uF 10V
R417
10K 1/16W 5%
2
S
D
1
2
5
6
01
02
G
SI3457DV
+
FAN CN
E
R418
1
2
1K 1/16W 5%
Q61
2SK3019
Q24
2SK3019
56 KBFANON
GND1
F
F
GND1
GND1
名
称
G
図
番
版
年 月
日
設計
FAN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
65
81
G
1
2
3
4
5
6
7
8
9
Anise-E2 POWER
A
A
PAGE
66
B
DCIN
CONTENTS
16V
3VSUS
3.3V
3VMAIN
3.3V
4000 mA
(内層分割)
POW INDEX
POW1
67
DC-IN
68
BATTx_CN
69
POW1,BTxDCHG
70
BTxVOL
71
ACON,BTxALM
72
5VSTB,PMUVCC,VREF
73
SCONTx
74
PMU
75
BUS SW
76
5VSUS,3VSUS
77
CPUVCC
78
CHARGER
5000 mA
(内層分割)
16V
5000 mA
(内層分割)
BATT1
12V
BATT2
12V
CHARGE1
12V
CHARGE2
12V
PMUVCC
5V
3000 mA
(内層分割)
5000 mA
(内層分割)
5000 mA
(内層分割)
5000 mA
(内層分割)
5000 mA
(内層分割)
5VSUS
5V
5VMAIN
5V
8000 mA
(内層分割)
B
4000 mA
(内層分割)
CPUVCC
1.35V
CPUBUSVCC
1.5V
PLLVCC
2.5V
12000 mA
(内層分割)
2500 mA
(内層分割)
C
C
D
1000 mA
(3mm)
10 mA
(1mm)
VAVR
3.3V
10 mA
(1mm)
VREF1.2
79
CPUVCCP,PLLVCC
80
5VMAIN,3VMAIN,BAYVCC
3.3V
GND1
0V
5 mA
(0.5mm)
D
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
POW INDEX
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
66
81
G
1
2
3
4
5
6
7
8
9
A
A
TP65
DCIN
EXDCIN
2
1
2
1
D61
RB053L-30
+
C812
47uF 25V
B
2
B
DCIN
1
D60
RB053L-30
GND1
CN23
C
-
02
+
01
C
POW1
GND1
SUB BAT CN
R798
2
TP66
SUBBATT SUBBAT TP
1
6.8K 1/10W 5%
D
D
Q74
1
S
R799
470K 1/16W 5%
2
4
3
D
1
2
5
6
2
1
D62
RB053L-30
G
SI3457DV
VDD
5
CD
3
GND
1
Q116
2SK3019
1
E
S-80761SL
3
GND1
OUT
2
E
3
M93
2
Q76
2SK3019
1
3
2
56 SUBON
F
Q77
2SK3019
1
F
2
77,81 SUSB
GND1
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
DC-IN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
67
81
G
1
A
2
3
4
5
6
7
8
9
A
CN24
BATT1
2
VSENSE1 70,73
03
3
SCONT1 73
04
4
BATTM1+
05
5
BT1IN 74
06
6
07
7
08
8
09
9
10
10
VAVR
1
02
1
B
C815
C814
1
BT1ID 74,75
220pF 25V
0.1uF 25V
1
1
GND1
BAT CN
BT1TEMP 74
2
470K 1/16W
220pF 25V
2
2
2
1
1
R804
R803
100 1/16W 5%
2
2
0.1uF 25V
Q78
TP0610T
2
2
C813
1
2
C817
3
100 1/16W 5%
BT1DAT 75
4.7uF 25V
2
2
R802
BATTM1+
BT1CLK 75
C816
R801
10K 1/16W 0.5%
PMUVCC
1
1
B
01
1
R805
1st BATTERY
1K 1/16W 5%
GND1 GNDA GND1
1
GNDA
Q79
C
3
C
2SK3019
※C537のﾊﾟﾀｰﾝは内層で接続せずに表面層ٛﾉて CN20
と接続すること。
2
1
GND1
VAVR
D
D
1
BATT2
R806
10K 1/16W 0.5%
2
PMUVCC
2
R808
1
3
Q80
TP0610T
2
1
7 BATTM2+
100 1/16W 5%
2
2
BT2TEMP 74
C819
C818
1
0.1uF 25V
220pF 25V
BT2ID 74,75
0.1uF 25V
GND1
2
1
2
2
E
2
470K 1/16W
220pF 25V
C822
1
1
C820
C821
4.7uF 25V
R809
2
1
1
E
R807
100 1/16W 5%
2
BT2IN 7,74
7 BATTC7
1
7,74 BT2IN
R810
2ND BATTERY
1K 1/16W 5%
GNDA
1
GND1
F
F
3
Q81
2SK3019
※C542のﾊﾟﾀｰﾝは内層で接続せずに表面層にて CN7
と接続すること。
2
1
GND1
名
称
G
図
番
版
年 月
日
設計
BATTx_CN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
68
81
G
1
2
3
TP67
GND1
4
5
6
7
8
9
TP68
GNDA
R811
A
1
A
TP69
POW1
2
DCIN
0 1/8W
POW1
POW2
GND1
2
GNDA
1
D63
RB053L-30
F1
TP70
BATT1
2
1
1
D64
RB053L-30
B
BATT1
2
1.6A 24V
B
CHARGE1
R812
D65
2
2
15m 1W 1%
150 1/16W 0.1%
D66
2
150 1/16W 0.1%
1
D1FH3
2
2
M95MAX472CSA
*SHDN
OUT
8
2
NC
VCC
7
3
RS+
RS-
6
4
GND
SIGN
5
BT1DCHG 74
C
BT1SIGN 74
C823
R816
6.8K 1/16W 0.1%
0.1uF 25V
1
C824
3
4.7uF 10V
1
2
D67
2
1
1
C
PMUVCC
D1FH3
R814
2
R813
1
1
1
1
1
2
TP71
BATT2
GNDA
DAP202K
GNDA
D
D
BATT2
CHARGE2
R817
1
2
1
01
D1FH3
2
2
15m 1W 1%
R818
D70
2
R819
M96 MAX472CSA
150 1/16W 0.1%
03
02
1
D1FH3
1
*SHDN
OUT
8
2
NC
VCC
7
3
RS+
RS-
6
4
GND
SIGN
5
BT2DCHG 74
E
BT2SIGN 74
2
E
1
1
150 1/16W 0.1%
D69
DAN222
D68
2
0.1uF 25V
R821
2
1
1
C825
C826
1
6.8K 1/16W 0.1%
4.7uF 10V
※
M53,R430～R432は極力近くに配置し、最多距離でパターンをひくこと。
※
M54,R435～R437は極力近くに配置し、最短距離でパターンをひくこと。
2
GNDA
F
GNDA
F
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
POW1,BTxDCHG
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
69
81
G
1
2
3
2
68,73 VSENSE1
R822
4
5
6
7
8
9
1
1K 1/16W 5%
A
A
2
POW1
2
R825
2
100K 1/16W 5%
1
M97A
3
M97B
2
6
6
-
2
2SK3019
7
1
+
5
3
130K 1/16W 0.1%
-
3
B
1
+
BT1VOL 74
R829
TLC27L4CPW
200 1/16W 5%
1
TLC27L4CPW
2
2
1
2
C827
R831
470pF 25V
300K 1/16W 0.1%
1
1
1
VS1ALMIN 71
C828
4.7uF 10V
2
2
R830
330K 1/16W 0.1%
5
7
R828
2
1
Q82
1
1
300K 1/16W 0.1%
220K 1/16W 5%
1
R827
B
R826
2
2
1
2
R823
470K 1/10W 0.1%
R824
130K 1/16W 0.1%
1
VAVR
C
C
POW-OP
GNDA
GNDA
2
11
D
1
R835
2
2
R834
470K 1/10W 0.1%
1
R836
1
300K 1/16W 0.1%
2
GNDA
2
2
0.1uF 25V
R833
130K 1/16W 0.1%
POW1
220K 1/16W 5%
100K 1/16W 5%
M97D
3
M97C
1
Q83
1
9
9
-
2
2SK3019
8
10
1
+
R838
13 -
12
12
14
2
+
14
E
BT2VOL 74
130K 1/16W 0.1%
R839
TLC27L4CPW
200 1/16W 5%
2
10
8
13
1
R837
E
C829
TLC27L4CPW
1
D
M97E
VAVR
1K 1/16W 5%
2
R832
11
1
7,73 VSENSE2
1
4
4
GNDA
2
TLC27L4CPW
470pF 25V
R841
1
1
1
C830
330K 1/16W 0.1%
1
2
R840
300K 1/16W 0.1%
VS2ALMIN 71
C831
2
2
4.7uF 10V
GNDA
GNDA
F
F
GNDA
名
称
G
図
番
版
年 月
日
設計
BTxVOL
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
70
81
G
1
2
3
4
5
6
7
8
9
A
A
VREF1.2
DCIN
PMUVCC
B
B
M98B
1
ACON 57,74
TS3704IP
2
R843
C833
0.01uF 25V
1
10
-
VCC
R844
GND
TS3704IP
C832
0.1uF 10V
2
2
1
1.2K 1/16W 0.5%
+
13
1
12K 1/16W 0.5%
11
1
+
1
2
2
7
3
-
R842
12
6
M98D
51K 1/16W 5%
C
C
GNDA
GNDA
VREF1.2
VREF1.2
D
D
R845
2
M98A
1
3.3M 1/16W 5%
70 VS1ALMIN
2
R846
4
-
5
+
2
1
BT1ALM 74,78
M98C
2
2
70 VS2ALMIN
R849
9
+
8
-
390K 1/10W 0.5%
1
3.3M 1/16W 5%
E
BT2ALM 74,78
14
1
1
2
0.01uF 25V
1
2
2
R847
R850
200K 1/16W 0.5%
C834
1
1
R848
TS3704IP
C835
0.01uF 25V
2
E
200K 1/16W 0.5%
390K 1/10W 0.5%
TS3704IP
GNDA
GNDA
F
F
名
称
G
図
番
版
年 月
日
設計
ACON,BTxALM
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
71
81
G
1
2
3
4
5
6
7
8
9
A
A
POW1
TP72
PMUVCC
POW-OP
PMUVCC
3.5V / 10mA
VREF1.2
3
M99 S-81235SG-QI
1
2
2
B
VIN
VOUT
3
1
R851
2
B
2
2
1
C838
C839
1
0.1uF 10V
0.1uF 10V
M100
LM4041DIM3-1.2
3
1
2
47uF 6.3V
1
+
C837
2
GND
5
1
1
1SS226
4
C836
0.1uF 25V
2
27K 1/16W 5%
D71
1.225V / 50uA
一点アース
GND1
GND1
GND1
一点アース
GNDA
C
C
※C557,C560はS-81235SG-QIの近傍に配置し最短でパターンٛ凰ﾐくこと。
※C558のGND1とS-81235SG-QIのGND1を一点アースٛﾉすること。
※LM4041DIM3-1.2,R469,C559はM56(TLC3704CPW)の近傍に配置すること。
3.3V / 5mA
D
POW-OP
D
VAVR
4
2
TAP
6
FB
7
ERROR
5
SHUTDOWN
GND
2
SENSE
1
1
R852
r 1.8K 1/16W 5%
E
1
E
OUTPUT
2
2
1
C840
0.1uF 25V
3
INPUT
C841
10uF B 16V
M101
8
LP2951CMM-3.3
GNDA
GNDA
F
F
名
称
G
図
番
版
年 月
日
設計
5VSTB,PMUVCC,VREF
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
72
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
POW1
POW1
D72
DAN222
D73
DAN222
01
01
Q84
1
2
Q85
03
TP0610T
3
02
7,70 VSENSE2
R854
1
2
03
TP0610T
3
02
2.4K 1/16W 5%
2
GND1
1
C
R856
10K 1/16W 5%
2
2
GND1
POW1
4700pF 25V
R855
10K 1/16W 5%
1
POW1
4700pF 25V
2
C843
1
C842
1
2.4K 1/16W 5%
C
2
1
R853
1
68,70 VSENSE1
2
2
1
2
2SK3019
10K 1/16W 5%
GND1
2SK3019
R860
1
R859
10K 1/16W 5%
D
2
GND1
2
D
1
2
1
470K 1/16W
Q87
1
2
Q86
R858
470K 1/16W
R857
3
SCONT2 7
3
1
SCONT1 68
57 BT1SWON
57 BT2SWON
GND1
GND1
E
E
F
F
名
称
G
図
番
版
年 月
日
設計
SCONTx
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
73
81
G
1
2
3
4
5
6
7
8
9
4MHz
X6
PMUVCC
M102
C844
04
1
10pF 25V
GND1
2
R867
C847
1
41
P10/INT10
P11/INT11
P12/INT12
P13/INT13
P14/INT14
P15/INT15
P16/INT16
P17/INT17
38
36
35
34
33
32
31
30
P20/SI
P21/SO
P22/SCK
P23/PPG1
P24/INT20
P25/INT21
P26/INT22
P27/INT23
45
46
47
48
49
50
51
52
P40/WTO/TO11
P41/HCK/TO12
P42/PTO1/EC1
P43/PTO2/PPG2
P44/UCK/SCK2
P45/UO/SO2
P46/UI/SI2
P47/PWC
56
57
58
59
60
61
62
63
X1A
0 1005
10pF 25V
2
2
C846
57 PCURST#
R866
1
2
B
GND1
1
1K 1/16W 5%
39
RST
65
64
C0
C1
42
C
MODA
1
GND1
66
R869
V0
51K 1/16W
V1
1
2
67
R871
51K 1/16W
2
V2
2
2
68
R873
69
V3
19
AVR
51K 1/16W
VAVR
1
1
R872
22K 1/16W 5%
PMUVCC
C848
1
D
2
4.7uF 10V
E
C849
GNDA
1
PMUVCC
AVcc
29
AVss
37
C
53
Vcc
13
Vss
2
4.7uF 10V
20
2
F
0.1uF 10V
2
0.1uF 10V
C851
1
C850
1
PMUVCC
GND1
GND1
0.47uF 10V
PMUVCC
PCURDY# 57
BT1ID 68,75
BT2ID 68,75
SLCDC[0:2] 4
SLCDC0
SLCDC1
SLCDC2
SEG0
SEG1
SEG2
SEG3
SEG4
SEG5
SEG6
SEG7
74
75
76
77
78
79
80
1
SLCDS0
SLCDS1
SLCDS2
SLCDS3
SLCDS4
SLCDS5
SLCDS6
SLCDS7
2
3
4
5
6
7
8
9
SLCDS8
P30/SCL
P31/SDA
54
55
C
BT1SIGN 69
BT2SIGN 69
R870
0 1005
SLCDS[0:8] 4
10
11
12
14
15
16
17
18
B
GND1
PMUSMI 57
PRM# 57
PARST# 57
PE# 57
70
71
72
73
P60/SEG16
P61/SEG17
P62/SEG18
P63/SEG19
P64/SEG20
P65/SEG21
P66/SEG22
P67/SEG23
1
C845
0.47uF 10V
PMUD[0:3] 57
PMUD0
PMUD1
PMUD2
PMUD3
COM0
COM1
COM2
COM3
P50/SEG8
P51/SEG9
P52/SEG10
P53/SEG11
P54/SEG12
P55/SEG13
P56/SEG14
P57/SEG15(LLB)
PMUVCC
GNDA
BT1ALM 71,78
BT2ALM 71,78
SUSC# 11,26,59,76
MAINON# 4,57
SUSA# 26,47,60
ACON 57,71
BT1IN 68
BT2IN 7,68
R865 1K 1/16W 5%
D
GND1
PMUVCC
RM133
ARRAY
1
2
3
4
8
7
6
5
100Kx4 1/32W 5%
PLB 57
PLLB 57,61
E
RM127
8
7
6
5
1
2
3
4
1
X1
R864 1K 1/16W 5%
2
1
2
1
100kX4 1/32W 5%
10K 1/16W 5%
X
7.5K 1/16W 5%
X0A
R863
X1
40
2
X2
01
1
X24001
2
X7
BT1VOL 70
BT2VOL 70
BT1TEMP 68
BT2TEMP 68
BT1DCHG 69
BT2DCHG 69
R876
2
32.768kHz
28
27
26
25
24
23
22
21
2
44
P00/AN0
P01/AN1
P02/AN2
P03/AN3
P04/AN4
P05/AN5
P06/AN6
P07/AN7
1
X0
1
43
A
r 100K 1/16W 5%
3.3M 1/16W 5%
GND1
1
R861
R862
7.5K 1/16W 5%
2
MB89567
MB89P568
2
02
R868
1
03
1
X2
X
2
01
2
A
FAR101 X1
BT1SWRQ
BT2SWRQ
MAINCHG
CHGHMD
57
57
78
78
ESCL 75
ESDA 75
F
SQFP-80pin
MB89567
※ X5,X6,C568,C569,R478,R483はMB89567の近くに配置し、最短のパターンで引くこと。
名
※ MB89567の40,41,43,44ピンはGND1でｶﾞｰﾄﾞすること。
称
G
図
番
版
年 月
日
設計
PMU
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
74
81
G
1
2
3
4
5
6
7
8
9
A
A
03
M103
6
1B1
5
1B2
68 BT1CLK
4
1B3
3
1B4
2B2
68 BT1DAT
12
2B3
13
2B4
1A
7
ESCL 74
2A
9
ESDA 74
C
1
5VSTB
D77
DAP202K
DAP202K
14
S0
2
S1
1
OE1#
15
OE2#
VCC
16
1
D76
3
3
2
2B1
11
1
10
7 BT2DAT
D
B
SN74CBT3253
02
DAN222
01
D75
DAN222
7 BT2CLK
2
C
D74
02
01
B
2
03
PMUVCC
GND
C852
0.1uF 10V
8
D
GND1
CBT3253
GND1
68,74 BT1ID
GND1
68,74 BT2ID
E
E
F
F
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
BUS SW
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
ﾍﾟ
内
調査
|
承認
8
富士通株式会社 ｼﾞ
9
75
81
G
1
2
3
4
5
6
7
8
9
5.0V / 7.5A
L11
CEP125-4R0MH
1
2
Q88
ON3
4
G
1
2
1
2
1
一点アース
GND1
1
28
E
REF
SYNC
C866
150uF 6.3V
※C575,C576はR512,R514の近傍に配置し、最短でパターンをひくこと。
10
11
PGND
20
GND
C865
150uF 6.3V
C867
4.7uF 10V
24
D
+
1
DL3
3VSUS
2
26
+
2
D82
3
2
1
LX3
4
27
1
Q93
2
GND1
TP74
3VSUS
uPA1707G
1
GND1
3.3V / 5A
2
16m 1W 1%
1
C869
0.01uF 25V
1
2
9
C
4
2
C862
22uF 20V
1
S
S
DH3
CS3
FD3
GND1
GND1
R881
1
GND1
E
4.7uF 10V
2
5
6
7
8
4
C860
2
C859
2
uPA1707G
1
1
2
2
D
5
6
7
8
C864
0.1uF 16V
+
1
2
3
G
C868
0.01uF 25V
1
2
D80
RB151L-40F
SS5
4A 24V
8
7
6
5
D
SS3
14
2
GND1
2
2
2
BST3
25
L12
CEP125-6R0M
1
2
Q92
F3
1
1
RB521S-30
GND1
D
D79
1
D81
C863
0.1uF 25V
D2
B
15
21
2
5
150uF 6.3V
一点アース
1
2
R880
100K 1/16W 5%
1
CS5
FB5
D1
C855
C854
GND1
MAX786
4
1
19
C861
0.1uF 16V
uPA1707G
C
Q91
2
DL5
2
3
11,26,59,74 SUSC#
ON5
5
6
7
8
17
G
13
22uF 20V
LX5
1
16
150uF 6.3V
RB151L-40F
DH5
Q90
RB151L-40F
18
uPA1707G
S
12
BST5
4
G
+
C853
GND1 GND1 GND1
RB521S-30
SHDN
+
1
2
3
S
22uF 20V
VL
D78
+
D
D
C861,C864変更:0.1uF 16V 1005
(CAF85-F1C1003Z)
+
C858
0.1uF 25V
1
22
23
VCC
GND1
2
1
2
2
GND1
00.03.03
6.3A 60V
8
7
6
5
S
B
1
1
20m 1W 1%
G
M104
F2
4.7uF 10V
C857
0.1uF 25V
2
uPA1707G
Q89
D
C856
1
2
A
1
G
1
0 1005
5VSUS
1
R879
4
3
2
1
R878
2
TP73
5VSUS
20m 1W 1%
uPA1707G
2
1
2
3
S
3
2
1
POW1
D
2
5VSTB
1
8
7
6
5
A
R877
1
GND1
※C580,C581はQ35,Q36の近傍に配置し、最短でパターンをひくこと。
C870
0.22uF 10V
2
※C586,R587はR517の近傍に配置し、最短でパターンをひくこと。
※C583,C584はQ41の近傍に配置し、最短でパターンをひくこと。
※Q37,Q38とD32,D33のGND1は一点アースにすること。
GND1
F
F
※Q42とD36のGND1は一点アースにすること。
00.03.03
C870変更:0.22uF 10V
1608(CAF70-F1A2203Z)
(C761,C762と同じ部品)
※R512,R514からSB3052Pの15,21ピンは最短で等長/等太さでパターンをひくこと。
※R517からSB3052Pの1,28ピンは最短で等長/等太さでパターンをひくこと。
※SB3052Pの16,19,24,27ピンからQ35～Q38,Q41,Q42の4ピンへは最短でパターンをひくこと。
名
称
G
図
番
版
年 月
日
設計
5VSUS,3VSUS
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
76
81
G
1
2
5VSUS
4
5
6
F4
R884
100K 1/16W 5%
2
1
d1
1
2
24
SW
22
BG
19
14
VID3
28 VID4
15
VID4
SENSE+
8
SENSE-
7
Vosens
10
1
FCB
18
2
1
VIN
ITH
5
SGND
VFB
9
1
Cosc
3
2
1
2
1
F
LTC1736
C893
100pF 25V
12
1
C892
56pF 25V
2
C891
0.1uF 25V
1
21
00.03.03
抵抗追加:10 1/16W 5%
(CAA30-Q1J10R0J)
g2
2
GND1
R890
C890
33K 1/16W 5% 330pF 25V
1
4
R887 r0 1/16W
R889
68K 1/16W 0.5% res
2
1
1
2
PGND
R886 0 1/16W
Reserve
1
2
R888
160K 1/16W 0.5% res
Reserve
2
2
2
EXTVCC
2
1
C886
4.7uF 10V
17
C887
1000pF 25V
PGOOD
R885 0 1/16W
16
LTC1736
6
C888
330pF 25V
2
INTVcc
VIDVCC
C889
100pF 25V
1
1736IntVcc
20
1
28 VID3
D87
RB521S-30
2
VID2
23
R941
10 1/16W 5%
13
1
28 VID2
BOOST
2
VID1
1736IntVcc
1
RB521S-30
00.03.03
C885変更:0.1uF 16V
1005 (CAF85-F1C1003Z)
R942
10 1/16W 5%
VID0
12
1736IntVcc
2
1
11
28 VID1
COREVCCIN
1
C885
0.1uF 16V
1
28 VID0
27 VGATE
2
RB521S-30
GND1
D
D86
1
2
C884
5600pF 50V
2
Q99
2SK3019
3
TG
2
1
Q98
2SK3019
3
D85
RUN/SS
CPUVCC
1
2
3
4
5
1
2
+
C883
220uF 2.5V(POS)
1
2
+
C882
220uF 2.5V(POS)
1
2
+
C881
220uF 2.5V(POS)
1
2
C880
220uF 2.5V(POS)
1
2
C879
220uF 2.5V(POS)
1
2
C878
220uF 2.5V(POS)
1
1
C877
220pF 25V
2
+
名
【他回路の配線とBの部品・配線について】
パターン・部品下の全層に対し、周波数の早い信号、インピーダンス
の高い信号、重要な信号のパターンをを配線しないこと
G
A
C
H
E
GND1
TP75
CPUCOREVCC
B
【Hにある部品の配置について】
CPUの周辺にバラして配置すること
【A,B,Cにある部品の配置について】
C
互いに近傍に配置し、電源制御IC近傍に置くこと
かつ、VIAのことを考慮して部品間隔は広いめにとること
【Bにある部品の配置について】
同一面上に配置すること
【Cにある部品の配置について】
LTC1736と同一面上に配置すること
【Eの部品の配置について】
電源制御ICの接続端子近傍に置くこと
【Fにある部品の配置について】
D
電源制御ICの接続端子近傍に置くこと
【Aの配線について】
電源ラインで3Aのパターン幅、ビア数で配線すること
【Bの配線について】
電源ライン、平滑コンデンサ±端子で20Aのパターン幅、ビア数で
配線すること
【Cの配線について】
電源ライン、平滑コンデンサ±端子で15Aのパターン幅、ビア数でE
配線すること
【dのパワーMosFETのゲート信号の配線について】
電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ
0.5～1.0mmで同一かつ均一で、最短で配線すること
【Eの部品の配線について】
最短でパターンを引くこと
グランドは制御ICの5pinと一点アースすること
【gの下側パワーMosFETとパワーダイオードのグランドへの配線について
F
g1,g2はそれぞれ一点アースにてグランドに配線すること
できればg1,g2,g3で一点アースすることが望ましい
また、g1,g2,g3には他のグランドを接続せず直接グランド層に落とすこと
補強のグランドにも接続しないこと
d2
M105
2
+
CPUCOREVCC
GND1
SUSB 67,81
1
26,32,41,43,54,57,80 SUSB#
2
GND1
COREVCCIN
+
g1
B
C
R883
10m 1W 1%
1
2
D84
RB151L-40
D83
RB151L-40
Q97
uPA1707
5
6
7
8
3
2
1
Q96
uPA1707
5
6
7
8
4
S
G
S
3
2
1
D
D
G
4
R882
5m 1W 1%
1
2
P3=1.35V 11.7A
Ce=1.60V 9.6A
C876
4.7uF 10V
Q95
uPA1707
L13
CEP125-1R0MH
1
2
B
Reserve
2
9
5
6
7
8
3
2
1
4
3
2
1
4
Q94
uPA1707
5
6
7
8
C875
0.1uF 25V
1
2
C874
4.7uF 25V
2
1
1
2
150uF 6.3V
150uF 6.3V
2
S
G
S
150uF 6.3V
C873
+
G
2
C872
+
D
+
D
C871
1
1
6.3A 60V
A
F
8
1
GND1
E
7
COREVCCIN
2
A
3
6
称
図
番
版
年 月
日
設計
設計
調査
承認
変
容
更
7
|
承認
8
C1CP051300-X4
提出先
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
77
81
G
1
2
3
4
5
6
7
8
9
A
A
DCIN
CHARGE1
Q100
D
8
7
6
5
1
L14
2
10
CTL
VCC
20
5
-IN5
-IN2
23
C898
R892
1
1
10K 1/16W 5%
2
C902
0.1uF 25V 20%
2
6
2
21
8
VB2
GND
19
7
VB3
OUT
18
CS
17
-IN3
16
FB2
15
C901
2
1
1
R895
1
B
+
CHARGE2
GND1
GND1
2
2
VREF
SEL
C904
2
1
R899
1
1
R905
2
15K 1/16W 5%
1
270pF 25V 5%
4
12
RT
-IN4
IN4
IN3
14
13
R894
C
2
75m 1W 1%
C905
1
CT
2
10K 1/16W 5%
C907
C908
2
1
2
0.1uF 25V 20%
C906
1
GND1
0.033uF 50V
3
1
D90
RB053L-30
2
2
MB3814
2
1
2
0.033uF 50V
2
R900
0.1uF 25V 20%
D
GND1
1
10K 1/16W 5%
3
GND1
1
Q101
1
2SK3019
1
R907
R906
2
PMUVCC
24K 1/16W 0.5%
2
2
2
74 CHGHMD
R893
22
-IN1
9
GND1
E
FB1
VB1
0.1uF 25V 20%
1
R904
R898
24K 1/16W 0.5% 56K 1/16W 0.5%
1
2
2
1
R903
R897
24K 1/16W 0.5% 56K 1/16W 0.5%
2
1
2
1
R896
68K 1/16W 0.5%
2
1
1
68K 1/16W 0.5%
FB3
2
11
R902
15K 1/16W 0.5%
1
2
2
R901
1
0.033uF 50V 10K 1/16W 5%
0.033uF 50V
C903
D
C899
1
C897
+
0.033uF 50V 10K 1/16W 5%
1
C
2
2
24
R891
75m 1W 1%
2
C896
D89
1
2
IN1
1
C900
4.7uF 25V
74 MAINCHG
IN2
1
D88
RB053L-30
G
MBRS130LT3
1
2
CDRH104R-33uH
1
4
S
2
2
22uF 20V
2
+
1
2
3
100uF 16V 20%
M106
C894
100uF 16V 20%
C895
1
B
0.1uF 25V 20%
1
TPC8102
3
24K 1/16W 0.5%
3
1
Q103
2SK3019
2SK3019
2
3
2
Q104
1
PMUVCC
2
Q106
2SK3019
1
1
BT2ALM 71,74
100K 1/16W 5%
Q107
3
2
2SK3019
注：
GND1
2SK3019
2
F
1
2
Q105
1
3
GND1
R909
1
100K 1/16W 5%
2SK3019
Q102
E
3
GND1
R908
1
F
・MB55からｾﾝｽ抵抗(R475,R480)へは同長さ、同太さ、最短になるようにひくこと。
BT1ALM 71,74
2
GND1
・M55、ｾﾝｽ抵抗(R475,R480),ﾒｲﾝFET(Q22)は同じ面に配置すること。
・M55の20ﾋﾟﾝにあるC570はﾊﾟｽｺﾝであり、その近傍に配置すること。
・Q22のｿｰｽにあるｺﾝﾃﾞﾝｻ(C562,C563)はその近傍に配置すること。
GND1
・M55の18ﾋﾟﾝからQ22のｹﾞｰﾄまでは最短になるように引くこと。
・M55の19ﾋﾟﾝはC57のGND側と一点ｱｰｽ後GND1へ落とすこと。
名
称
G
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
日
設計
1
2
3
4
5
6
設計
調査
承認
変
容
更
調査
7
ﾍﾟ
内
|
承認
8
富士通株式会社 ｼﾞ
9
78
81
G
1
2
3
4
5
6
7
8
9
A
A
B
B
C
C
D
D
2.5V / 100mA
D91
TP76
PLLVCC
1SS400
3VMAIN
PLLVCC
M107
8
2
E
NJM2370R05
VIN
VOUT
5
NC
NC
NC
3
6
7
NB
4
E
2
C911
1
CONTROL
2
GND1
GND
VSP-8pin
2
0.1uF 10V
C941
0.01uF 25V
1
2
2
1
1
NJM2370R25
F
GND1
1
100K 1/16W 5%
C910
C909
10uF 16V B
1
R910
0.1uF 10V
F
00.03.03
C909変更:10uF 16V B(CAF81-R1C1005K)
セラコン追加:0.01uF
25V(CAF34-F1E1002Z)
名
称
G
図
番
版
年 月
日
設計
CPUVCCP,PLLVCC
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
79
81
G
1
2
3
4
5
3VSTD
5VSUS
6
5VMAIN
7
8
9
3VSTD
3VSUS
3VMAIN
A
A
M108
VIN
PWRGOOD
8
2
DLY
GND
3
CURRENT
4
SWIN
1
VIN
PWRGOOD
8
7
2
DLY
GND
7
VCC
6
3
CURRENT
VCC
6
SWOUT
5
4
SWOUT
5
26,32,41,43,54,57,77 SUSB#
2
1
C913
C912
C915
C914
1
0.1uF 10V
330pF 25V
2
1
SWIN
MB3841
2
MB3841
B
1
B
M109
1
0.1uF 10V
470pF 25V
2
26,32,41,43,54,57,77 SUSB#
C
C
GND1
GND1
5VSUS
D
Q108
R911
470K 1/16W
2
D
D
1
5
8
G
1
C916
4.7uF 10V
1
2
4
S
GND1
BAYVCC
uPA1815
2
3
6
7
GND1
E
2
E
R912
3
1
2.2K 1/16W 5%
Q109
1
2SK3019
2
57 BAYPOWON
GND1
F
F
名
称
G
図
番
版
年 月
日
設計
5VMAIN,3VMAIN
1
2
3
4
5
6
設計
調査
承認
変
容
更
7
|
承認
8
提出先
C1CP051300-X4
ﾍﾟ
内
調査
ANISE-E2 04
富士通株式会社 ｼﾞ
9
80
81
G
1
2
3
4
5
6
7
8
9
1.5V/2.5A
A
A
TP77
3VSUS
CPUBUSVCC
BUSVCC
Q110
TyP.=1.502V
uPA1815
GND1
2
GND1
2
C918
4.7uF 10V
C920
220PF 25V
1
+
2
D92
G
GND1
1
D
1
1
2
B
S
C921
0.1uF 10V
1
2
A
4
L15 CDRH104-4R7MC
1
2
2
30m 1W 1%
4A 24V
1
5
8
C917
220uF 2.5V(POS)
2
3
6
7
2
RB151L-40
1
1
R913
2
C919
10uF 16V B
F5
1
B
C
GND1
B
00.03.03
C917変更:220uF 2.5V (CAG91-D0E2200M)
C
2
C
C922
1
1
0.01uF 25V
M110
Vfb
4
2
Sns
3
5
D
e2
2
R917
24K 1/16W 0.1%
1
e1
100K 1/16W 5%
1
LTC1772
R916
2
3
Vin
10K 1/16W 5%
2SC2412K
1
1
GND
6
Q111
2
2
Pgate
2
1
2
67,77 SUSB
Q112
2SK3019
f
Ith/Run
C924
0.1uF 10V
3
D
C923
R915
220pF 25V 5% 39K 1/16W 5%
2
1
2
1
1
R914
d
GND1
GND1
E
1
2
E
R918
C925
100pF 25V
27K 1/16W 0.1%
F3
1
2
F
G
【Aの配線について】
電源ライン、平滑コンデンサ±端子で1Aのパターン幅、ビア数で配線すること
【Bの配線について】
電源ライン、平滑コンデンサ±端子で3.5Aのパターン幅、ビア数で配線すること
【Cの配線について】
電源ライン、平滑コンデンサ±端子で2.5Aのパターン幅、ビア数で配線すること
【dのパワーMosFETのゲート信号の配線について】
電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ0.5～1.0mmで同一かつ均一で、最短で配線すること
【eの部品の配線について】
【A,B,Cにある部品の配置について】
最短でパターンを引くこと
グランドは制御ICの2pinと一点アースすること
互いに近傍に配置し、電源制御IC近傍に置くこと
【Eの部品の配置について】
【他回路の配線とBの部品・配線について】
電源制御ICの接続端子近傍に置くこと
パターン・部品下の全層に対し、周波数の早い信号、インピーダンス
【Fにある部品の配置について】
の高い信号、重要な信号のパターンをを配線しないこと
電源制御ICの接続端子近傍に置くこと
1
2
3
4
5
6
GND1
F
名
称
図
ANISE-E2 04
提出先
C1CP051300-X4
番
版
年 月
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設計
設計
調査
承認
変
容
更
調査
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ﾍﾟ
内
|
承認
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富士通株式会社 ｼﾞ
9
81
81
G

株式会社オーエスは、緊急時用巻き取り型ソーラー発電セットの第二弾

チップ型電球色LEDのヘッドライト搭載法

振動波形（TYグラフ） 周波数分析（FFTグラフ） 特長 最大32CHの波形取

操舵6分力検出器 LMC-6786

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