シノプシス ハイブリッド・プロトタイピング・ ソリューション ▶ バーチャル・プロトタイプと FPGA ベース・ハードウェア・ プロトタイプを統合 マルチコア SoC のプロトタイピングの 早期着手 ▶ マルチコア SoC のプロトタイピングを早期に着手 設計者は現在、バーチャル・プロトタイプおよび FPGA ベー ▶ 現実のハードウェアとのインターフェイス接続による ス・ハードウェア・プロトタイプという 2 つの異なる一般的な システムレベル・モデルの高速実行 ▶ SoC デザインのパーティション分割による総合的な パフォーマンスの向上 ▶ システム・プロトタイプのブリングアップ（立ち上げ） 期間短縮 手法を用いて SoC のプロトタイピングを行っています。 バーチャル・プロトタイプは、SystemC/ トランザクション・ モデル（TLM）をベースとした、開発中の SoC の高速フル 機能モデルであり、未修正のプロダクション・コードを実行 するものです。バーチャル・プロトタイピングによりソフト ウェアのデバッグおよび解析を効率的に行えるので、RTL ▶ ソフトウェア・デバッグの可視化 完成前の組み込みソフトウェアの開発、ハードウェア / ソフ ▶ ARM Cortex™プロセッサ・モデル、 トウェア統合、システム検証の期間短縮が可能です。 ® AMBA プロトコル・トランザクタ、DesignWare IP を 単体のハイブリッド・プロトタイプに統合 FPGA ベース・ハードウェア・プロトタイピングは、ASIC RTL を FPGA デバイスに変換するためのツール・フローを 含む高速ハードウェア・プロトタイピング・システムにより、 ASIC のプロトタイプ作成期間を短縮します。 FPGA ベー ス・ハードウェア・プロトタイプにより、SoC の実機完成 前に、サイクルアキュレートでほぼリアルタイムの実行性 能、および現実のインターフェイス接続が実現されます。 開 発 チ ームにとって、 バー チャル・プ ロトタイピ ングと FPGA ベース・ハードウェア・プロトタイピングはそれぞれ にメリットがありますが、抽象度が異なる SystemC モデル と RTLモデルを組み合わせることはなかなか容易ではあり ません。そこで、設計者がマルチコア SoC のプロトタイピ ングを早期に開始して開発期間を短縮できるように、ハイブ リッド・プロトタイプという先進の ASIC プロトタイピング手 前倒しすることができます。さらに、シノプシスのハイブ 法が実用化されました。ハイブリッド・プロトタイピングは、 リッド・プロトタイピング・ソリューションは、設計者に バーチャル・プロトタイピングと FPGA ベース・ハードウェア・ よるハードウェア / ソフトウェア統合とフルシステム検証 プロトタイピングの特長を併せ持った開発環境です。 を加速し、製品の設計サイクル全体の短縮を可能にします。 バーチャル・プロトタイピング手法と FPGA ベース・ハードウェア・ プロトタイピング手法の特長を併せ持つ ハイブリッド・プロトタイプ シノプシスのハイブリッド・プロトタイピング・ソリューショ ア・プロトタイプの HAPS システムに取り付けたテスト機器 シノプシス ハイブリッド・プロトタイピング・ソリューショ を経由して、現実の I/O モデル・インターフェイスとの接続 ンは、SystemC 抽象度のモデルを使用した高速プロセッ サの実行によってソフトウェア・スタックのバリデーションを 強化します。アナログ PHY または FPGA ベース・ハードウェ ンは、バーチャル・プロトタイピング手法と FPGA ベース・ も可能です。また、新規および既存の RTLや IP を FPGA ベー ハードウェア・プロトタイピング手法を組み合わせること ス・ハードウェア・プロトタイプ上に実装し、RTL 以前のデ により SoC プロトタイプの開発を加速します。 ザイン部分を SystemCトランザクション・モデル（TLM） 「SoC のマルチコア化に伴い、システムは複雑化し、ソフ トウェア量は増加しているため、システム開発者とソフト ウェア開発者はハードウェアが完成するまで作業開始を待 つことはできません。このため、チップおよびシステムの プロトタイプの利用が増えています。シノプシスの『ハイ ブリッド』手法により開発者は RTL 以前のトランザクショ ン・モデルと既に完成済みの RTL を自由に組み合わせる ことができ、設計チームはハードウェア / ソフトウェア開 発において競争相手の機先を制することができます」 で作成することによって、システム全体のより迅速な実現と、 プロジェクト期間の早期段階での利用開始が可能です。 バーチャル環境と FPGA 環境の 効率的データ転送 ハイブリッド・プロトタイプは、バーチャル・プロトタイ プと FPGA ベース・ハードウェア・プロトタイプを組み合 わせるためにロジカル・リンクとフィジカル・リンクの両 方を必要とします。 ロジカル・リンクの場合、ARM AMBA® プロトコル準拠の VDC リサーチ社 組込み SW/HW 担当副社長 Chris Rommel 氏 シノプシス Transactor Library により、シノプシスバーチャ ル・プロトタイピング・ソリューション Virtualizer と FPGA これから設計を開始する新しいブロックにはバーチャル・ ベース・ハードウェア・プロトタイピング・システム HAPS- プロトタイピング・ソリューション Virtualizer を使用し、 60 によって実行される SystemC / TLM モデル間のデータ 再利用するロジックおよび既に完成している新規 RTL には 交換が可能です。さらに、データス・トリーミング・アプリ FPGA ベース・ハードウェア・プロトタイピング・ソリュー ション HAPS を使用することにより、設計者は設計サイク ルにおいて最高で 12 か月、ソフトウェア開発のスタートを ケーションや HAPS-60 システムとカスタム C++ 環境の統 合には API 付き汎用 C++トランザクタ・ライブラリも利用 可能です。シノプシスの Transactor Library は AMBA 2.0 ソフトウェア HAPS xxx_master send ( ) receive ( ) API UMRBus 読み込み 書き込み CAPIM イニシエータ スレーブ ポート ソフトウェア制御 IP ハードウェア制御 xxx_slave callback ( ) callback ( ) API UMRBus 読み込み 書き込み CAPIM マスター ポート イニシエータ 図1：TLMとピンレベルのハードウェア・イベントをシームレスに変換するトランザクタ シノプシス ハイブリッド・プロトタイピング・ソリューション 2 AHB™/APB™、AXI3™、AXI4™、AXI4-Lite™を始め とする各種 ARM AMBA プロトコルをサポートします。 ア開発の度合いが制限されることがあります。 図 2 に 示 す SoC デ ザ イ ン の 例 で、CPU、 レ ベ ル 1 と 2 の ARM AMBA マスター・コンポーネントは Virtualizer 環境 キャッシュ・メモリ、およびディスプレイ・コントローラ と HAPS 環境のどちらからでもトランザクションを開始す のモデルは、RTL よりも容易かつ迅速に入手でき、ソフ ることができます。バーチャル環境においては、ソフトウェ トウェア実行のスループットが優れているので、バーチャ ア API によってハードウェア・ドメインとの通信のための ル手法が適しています。一方、グラフィック・エンジンや 送受信およびコールバック機能が規定されます。ハードウェ GPS / WiFi 無線インターフェイスといったペリフェラル ア環境においては、IP ブロックによってユーザー IP と接続 の一部は、システム検証用のテスト・パターンやアナログ したスレーブ・ポートとマスター・ポートを通じて通信が PHY の接続が容易な FPGA ベース・ハードウェア・プロ 行われます。 トタイピングが適しています。サイクルアキュレートな実 行やモデルの忠実度を重視する場合も FPGA ベース・ハー トランザクタ・スケジューラによって同期動作と時間相関 ドウェア・プロトタイピングが適しています。 動作の両方が制御されるので、ハイブリッド・プロトタイ プの初期のブリングアップやトラブル・シューティングも ハイブリッド・プロトタイピングのメリットを活かして、 容易に行えます。また、非同期デカップル・モードでは、 FPGA ベース・ハードウェア・プロトタイプとバーチャル・ ソフトウェアの開発およびデバッグの作業に必要な高速動 プロトタイプを接続するカスタム・インターフェイスの記 作も可能です。 述という難しい作業に取り組んだ開発チームもあります。 これは時間のかかる、エラーの発生し易い作業です。シノ 物 理 的 な 接 続 が 容 易 に 行 え る よ う、HAPS UMRBus プシスのハイブリッド・プロトタイピング・ソリューショ Interface Kit にはホスト・ワークステーション用の PCI Express ペリフェラル・カードと HAPS-60 システム用の ンは、フル機能のハイブリッド・プロトタイプの迅速な立 ち上げと利用開始を可能にします。 インターフェイス・ポッドが含まれています。 HAPS FPGA ベース・ハードウェア・ ハイブリッド手法の自然なパーティション プロトタイピングの長所 プロトタイピングの問題点を複雑な SoC デザインを構成 ハイブリッド・プロトタイピング・ソリューションのハー する個々のコンポーネントの観点から考えてみましょう。 ドウェア環境は、最先端の FPGA デバイスを搭載したハー システムのいずれのブロックもバーチャル・プロトタイプ ドウェア・プロトタイピング・システムであるシノプシス または FPGA ベース・ハードウェア・プロトタイプとする HAPS ファミリーをベースとしています。 ことができますが、モデル化と統合の作業量には大幅なば らつきがあります。容量、新規ブロック記述作業、現実の HAPS-60 シリーズのプロトタイピング・システムは、ハー ドウェア / ソフトウェア同時開発、プルーフ・オブ・コンセ プト（POC） 試 験、IP 開 発 およびエンドユーザー 評 価な I/O へのアクセスといったプロトタイプの特性により、プ ロトタイピングによって行えるハードウェア / ソフトウェ バーチャル・プロトタイピング FPGAベース・プロトタイピング ディスプレイ オーディオ デュアルコアARM Cortex モデム・チップ グラフィックス L1 L2 カメラ L2 イメージング ICT Bluetooth GPS コントローラ センサ プロセッサ SIMカード プロセッサ プロセッサ SD タッチ・スクリーン 周辺機器 オーディオ プロセッサ ビデオ WiFi IO メモリ・コントローラ RAM 電源および クロック バッテリ 図2：SoCブロックのバーチャル環境とFPGAベース・ハードウェア・プロトタイピング環境へのパーティション分割の例 シノプシス ハイブリッド・プロトタイピング・ソリューション 3 ど、ASIC プロトタイピングのあらゆるニーズに対応します。 バーチャル・プロトタイプ開発者にとって、ハイブリッド・ HAPS-60 シリーズは高い柔軟性を備えており、I/O および プロトタイプの具体的なメリットは次のとおりです。 カスタム・サブシステムを搭載したドーター・ボードの追加 により、同一システムを複数のプロジェクトやさまざまなコ ンフィギュレーションで再利用することができます。 FPGA ベース・ハードウェア・プロトタイピング・ソリュー シ ョ ン HAPS は、FPGA 合 成 ソ リ ュ ー シ ョ ン Synplify、 複数 FPGA への ASIC 分割プロトタイピング環境 Certify、 インタラクティブ・デバッグ・ソフトウェア Identify など の統合ツールフローがサポートするハードウェア・システ ムを含む、使い勝手の良い ASIC プロトタイピング製品モ ジュールで構成されています。 FPGA プロトタイプ開発者にとって、ハイブリッド・プロ トタイピングに移行するメリットは次のとおりです。 ▶ ブリングアップの早期化 : すべての RTL が完成する前に FPGA ベース・ハードウェア・プロトタイプを開始 ▶ モデル化作業の削減 : 既存の RTL、IP または サブシステムの早期利用 ▶ 現実の I/O の迅速な組み込み ▶ HAPS-60 システムによるサイクル・アキュレートな ハードウェア実行エンジンのモデル化 一挙両得のハイブリッド・プロトタイピング シノプシスのハイブリッド・プロトタイピング・ソリュー ションは、Virtualizer を用いたプロセッサの高速実行によっ てソフトウェア・スタックのバリデーションを強化します。 アナログ PHY または HAPS FPGA ベース・ハードウェア・ プロトタイプに取り付けたテスト機器を経由して、現実の モデルのインターフェイスと接続することも可能です。さ らに、さまざまな抽象度モデルの組み合わせ（ミックスア ンドマッチ）を可能にする最高レベルの柔軟性を備えてい ▶ 高性能 CPU モデル使用の推進 ▶ ソフトウェア開発におけるデバッグの可視性の強化 るため、既存の RTL と SystemC / TLM モデルを混在活用 して、システム全体のより迅速な実現化と、プロジェクト ▶ SoC のコンテキストにおける IP 検証の容易化 期間の早期段階での利用開始が可能です。 バーチャル・プロトタイピング・ソリューション Virtualizer の長所 シノプシスのハイブリッド・プロトタイピング・ソリュー シノプシスのハイブリッド・プロトタイピング・ソリュー ションは以下のシノプシス製品で構成されています。 ▶ HAPS-60 シリーズ ションがご提供するバーチャル環境は、シノプシスの包括 ▶ HAPS UMRBus Interface Kit 的バーチャル・プロトタイピング・ソリューションである ▶ オプション : Virtualizer（SystemC 対応） Virtualizer をベースとしています。 Virtualizer ベースのプロトタイプは、ソフトウェア・ドリ ブン検証、組み込みソフトウェア開発、および統合とテス トに使用されます。これらの仮想プロトタイプはハードウェ ア / ソフトウェア開発者がどこにいても配備が容易なので、 ▶ HAPS-60 Co-Sim & Transactor-Based Validation（TBV）Suite ▶ 複数 FPGA への ASIC 分割プロトタイピング環境 Certify ▶ オプション : VCS-MX（コ・シミュレーション対応） サプライチェーン構成メンバー間のコミュニケーションの Certify / Synplify / Virtualizer 改善にも役立ちます。 Virtualizer シノプシスのバーチャル・プロトタイピング・ソリューションは、 TLM 多数のモデルと参照デザイン、直観的なグラフィックによる プロトタイプの組み立てとデバッグ、標準規格（SystemC / TLM）に基づくサポート / 公開機能を備えています。 HAPS データ変換 バーチャル ライブラリ トランザクタ プロトコル: AMBA I/O DesignWare IP コア ... ... PHYs フィジカルリンク: UMRBus TLMモデル RTL 組み込みのシステムレベル・ソフトウェア・デバッグ / 解 析ツール、およびサードパティーのソフトウェア・デバッ Identify / Virtualizer ガやその他の一般的な組み込みソフトウェア開発ツールと の統合の容易性により、デバッグおよび解析効率の向上が 図られています。 ドーター ボード インター フェイス 図3：バーチャル・プロトタイピング・ソリューション VirtualizerとFPGAベース・ハードウェア・プロトタイピング ソリューションHAPSをシームレスに統合するシノプシスの ハイブリッド・プロトタイピング・ソリューション 日本シノプシス合同会社 〒158-0094 東京都世田谷区玉川2-21-1 二子玉川ライズ オフィス 〒531-0072 大阪府大阪市北区豊崎3-19-3 ピアスタワー13F TEL.03-6746-3500 (代) FAX.03-6746-3535 TEL.06-6359-8139(代) FAX.06-6359-8149 © Synopsys, Inc. All rights reserved.Synopsysは、米国およびその他の国におけるSynopsys, Inc.の商標です。 シノプシスの商標一覧は、http://www.synopsys.com/Company/Pages/Trademarks.aspx をご参照ください。その他の名称は、各社の商標または登録商標です。 05/12.RP.CS1780.
© Copyright 2024 Paperzz
![全文 [PDF/607KB]](http://s3.paperzz.com/store/data/006529503_1-87f7e6e082cfb160efd92ea7ebd16f80-250x500.png)
