Vivado Design Suite プロパティリファレンスガイド (UG912)

Vivado Design Suite
プロパティリファレンス
ガイド
UG912 (v2014.2) 2014 年 8 月 5 日
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改訂履歴
次の表に、この文書の改訂履歴を示します。
日付
バージョン
改訂内容
2014 年 8 月 5 日
2014.2
44 ページの「ハードウェアマネージャーオブジェクト」および82 ページの「hw_sysmon」
を追加
2014 年 6 月 4 日
2014.2
136 ページの「IP_REPO_PATHS」および146 ページの「KEEP_COMPATIBLE」を追加
current_design を使用するために「POST_CRC_ACTION」の XDC 構文を変更
get_ports を使用するために「PULLUP」および「PULLDOWN」の XDC 構文と例を変更
2014 年 5 月 9 日
2014.1
第 1 章「Vivado の第一級オブジェクト」に26 ページの「ブロックデザインオブジェクト」
および44 ページの「ハードウェアマネージャーオブジェクト」を追加
第 2 章「主なプロパティの説明」に「BLACK_BOX」、「CLOCK_BUFFER_TYPE」、
「C O N TA I N _ R O U T I N G 」、「E X C L U D E _ P L A C E M E N T 」、「I O _ B U F F E R _ T Y P E 」、
「MAX_FANOUT」、「PATH_MODE」および「USE_DSP48」プロパティを追加
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : Vivado の第一級オブジェクト
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
第一級オブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
本書から例をコピーする場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
BEL (基本エレメント ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
セル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
ネット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
サイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
ブロックデザインオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
BD_ADDR_SEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
BD_ADDR_SPACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
BD_CELL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
BD_INTF_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
BD_INTF_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
BD_INTF_PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
BD_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
BD_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
BD_PORT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
ハードウェアマネージャーオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_AXI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_BITSTREAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_CFGMEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_ILA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_ILA_DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_PROBE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SERVER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_GT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_GTGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_IBERT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_RX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
hw_sysmon . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_TARGET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_VIO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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73
79
82
85
87
3
第 2 章 : 主なプロパティの説明
プロパティ情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
BLACK_BOX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
CLOCK_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
CONTAIN_ROUTING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
EXCLUDE_PLACEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HLUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
INTERNAL_VREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IP_REPO_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IO_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOBDELAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEP_COMPATIBLE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEP_HIERARCHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEPER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LOCK_PINS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MAX_FANOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PATH_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
USE_DSP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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付録 A : その他のリソース
ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1章
Vivado の第一級オブジェクト
概要
本書では、第一級オブジェクト、ザイリンクス Vivado® Design Suite で使用可能なオブジェクトのプロパティについ
て説明します。含まれる内容は次のとおりです。
•
第 1 章「Vivado の第一級オブジェクト」 : FPGA デザインデータベースをモデル化するため Vivado Design Suite で
使用されるさまざまなデザインおよびデバイスのオブジェクトについて説明します。オブジェクトの定義、関連
オブジェクトのリスト、オブジェクトに関連付けられているプロパティのリストがこれに含まれます。
•
第 2 章「主なプロパティの説明」 : Vivado Design Suite プロパティに対し、プロパティの説明、サポートされてい
るアーキテクチャ、適用可能エレメント、値、構文例 (Verilog、 VHDL、 XDC)、影響のあるデザインフロース
テップ、といった項目に分けて説明があります。
•
付録 A 「その他のリソース」 : http://japan.xilinx.com/support のザイリンクスサポートウェブサイトから入手可能
なリソースおよび資料がリストされています。
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第 1 章 : Vivado の第一級オブジェクト
第一級オブジェクト
Vivado Design Suite では、インメモリデザインデータベースで数多くの第一級オブジェクトがサポートされています。
これらのオブジェクトは、デザインまたは論理ネットリスト、およびターゲットのザイリンクス FPGA またはデバイ
スを表します。ネットリストオブジェクトとデバイスオブジェクトとの関係は、デザインをデバイスにマップする
のに使用されます。図 1-1 は一部の Vivado 第一級オブジェクトの関連性を示したものです。
X-Ref Target - Figure 1-1
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
図 1‐1 : Vivado の第一級オブジェクト
図 1-1 に表示されているオブジェクトは、ネットリストオブジェクトまたはデバイスオブジェクトとして定義され
ています。上の図でピンク色で表示されているネットリストオブジェクトは、 FPGA にプログラムするロジックデ
ザインの一部で、ロジックセル、ピン、ポート、ネットが含まれます。青色で表示されているデバイスオブジェク
トは、実際の物理的な FPGA デバイスの一部で、クロック領域、タイル、サイト、 BEL (基本エレメント ) などのリ
ソースが含まれます。また、図 1-1 のデバイスオブジェクトには、緑色で表示されるパッケージピンおよび I/O バン
ク、紫色で表示されているノード、ワイヤ、 PIP などの配線リソースも含まれています。
オブジェクト間の関連性は、オブジェクト同士を結ぶ矢印で示されています。矢印が両方のオブジェクトを指してい
る場合は、クエリーをどちらの方向からも指定できる関係であることを示しています。たとえば、特定ネットに接続
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第 1 章 : Vivado の第一級オブジェクト
されているセル (get_cells -of_objects [get_nets]) をクエリー処理したり、特定セルに接続されているネット (get_nets
-of_objects [get_cells]) をクエリー処理することができます。
矢印が一方のみを指している場合は、その矢印の方向にのみクエリーを指定できる関係であることを示しています。
たとえば、 7 ページの図 1-1 の例を使用して説明すると、特定クロック領域にある基本エレメントは取得できますが
(get_bels -of_objects [get_clock_regions])、特定の基本エレメントに関連付けられたクロック領域を取得することはでき
ません。また、特定基本エレメントをタイルに関連付けることはできますが (get_tiles -of_objects [get_bels])、タイル
を基本エレメントに関連付けることはできません。
この図は説明用のものであり、 Vivado 第一級オブジェクトすべてを網羅したものではなく、またその関連性をすべて
説明しているわけではありません。
第一級オブジェクトの説明、ほかのオブジェクトとの関係、オブジェクトで定義されているプロパティについては、
この章の後で説明します。
Vivado Design Suite には、タイミングオブジェクトなど、オブジェクトに関するカテゴリがほかにもあります。タイ
ミングオブジェクトは暫定的なタイミングレポートを作成するためネットリストデザインにまとめられています。
ネットリストおよびデバイスオブジェクトに関連付けられているタイミングオブジェクトを利用することで、イン
プリメントされたデザインのタイミング解析を完全に行うことができます。タイミングオブジェクトには、クロッ
ク、タイミングパス、遅延オブジェクトがあります。
本書から例をコピーする場合
注意 : 本書からコードに構文またはコード例をコピーする前に、このセクションを注意してお読みください。
本書には、構文およびコード例が多く含まれ、コードにプロパティを挿入できるようになっています。これらのコ
ピーを PDF から直接コードにコピーする場合、次のような問題があります。
•
PDF から Vivado Tcl コンソール、 Tcl スクリプト、 XDC ファイルへコード例をコピーして貼り付ける場合、ダッ
シュ (-) がエヌダッシュまたはエムダッシュに置き換えられる可能性があります。
•
PDF 資料の改行マークが例に挿入されてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。
•
次のページにまたがるような例をコピーすると、PDF のヘッダーおよびフッター情報も一緒にコピーされてしま
い、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。
これらの問題を回避するには、 ASCII テキストエディターでコード例にある不必要なマーカーや情報を削除してか
ら、コード、 Vivado Design Suite の Tcl シェル、または Tcl コンソールに貼り付けるようにしてください。
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第 1 章 : Vivado の第一級オブジェクト
BEL (基本エレメント )
説明
BEL または基本エレメントは、デザインのネットリストビューのリーフセルに該当するもので、ターゲットザイリ
ンクス FPGA のデバイスオブジェクトで、フリップフロップ、 LUT、キャリーロジックなどの基本ネットリストオ
ブジェクトをデバイスに配置またはマップするためのものです。
BEL はデバイス上でスライスや I/O ブロック (IOB) などの「サイト」オブジェクトにまとめられています。 1 つのサ
イトには BEL が 1 つまたは複数存在します。この BEL を使用して、デザインネットリストをターゲットデバイスの
特定のロケーションやデバイスリソースにロジックを割り当てます。
ザイリンクス FPGA ごとにさまざまな異なる BEL タイプがあります。次は、 Kintex-7 パーツ、 XC7K325TFFG900 の
BEL のタイプです。 BEL には、次のようにさまざまなタイプがあります。
BSCAN_BSCAN
BUFFER BUFGCTRL_BUFGCTRL BUFHCE_BUFHCE BUFIO_BUFIO BUFMRCE_BUFMRCE BUFR_BUFR
CAPTURE_CAPTURE
CARRY4
DCIRESET_DCIRESET
DNA_PORT_DNA_PORT
DSP48E1_DSP48E1
EFUSE_USR_EFUSE_USR
FF_INIT
FIFO18E1_FIFO18E1
FRAME_ECC_FRAME_ECC
GTXE2_CHANNEL_GTXE2_CHANNEL GTXE2_COMMON_GTXE2_COMMON
HARD0 HARD1
IBUFDS_GTE2_IBUFDS_GTE2
ICAP_ICAP
IDELAYCTRL_IDELAYCTRL IDELAYE2_FINEDELAY_IDELAYE2_FINEDELAY IDELAYE2_IDELAYE2
ILOGICE2_IFF ILOGICE3_IFF ILOGICE3_ZHOLD_DELAY
INVERTER
IN_FIFO_IN_FIFO
IOB18M_INBUF_DCIEN IOB18M_OUTBUF_DCIEN IOB18M_TERM_OVERRIDE
IOB18S_INBUF_DCIEN IOB18S_OUTBUF_DCIEN IOB18S_TERM_OVERRIDE
IOB18_INBUF_DCIEN IOB18_OUTBUF_DCIEN IOB18_TERM_OVERRIDE
IOB33M_INBUF_EN IOB33M_OUTBUF IOB33M_TERM_OVERRIDE
IOB33S_INBUF_EN IOB33S_OUTBUF IOB33S_TERM_OVERRIDE
IOB33_INBUF_EN IOB33_OUTBUF IOB33_TERM_OVERRIDE
LUT5 LUT6 LUT_OR_MEM5 LUT_OR_MEM6
MMCME2_ADV_MMCME2_ADV
ODELAYE2_ODELAYE2
OLOGICE2_MISR OLOGICE2_OUTFF OLOGICE2_TFF
OLOGICE3_MISR OLOGICE3_OUTFF OLOGICE3_TFF
OUT_FIFO_OUT_FIFO
PAD
PCIE_2_1_PCIE_2_1
PHASER_IN_PHY_PHASER_IN_PHY PHASER_OUT_PHY_PHASER_OUT_PHY PHASER_REF_PHASER_REF
PHY_CONTROL_PHY_CONTROL
PLLE2_ADV_PLLE2_ADV
PMV2_PMV2
PULL_OR_KEEP1
RAMB18E1_RAMB18E1
RAMBFIFO36E1_RAMBFIFO36E1
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第 1 章 : Vivado の第一級オブジェクト
REG_INIT
SELMUX2_1
SLICEL_CARRY4_AMUX SLICEL_CARRY4_AXOR
SLICEL_CARRY4_BMUX SLICEL_CARRY4_BXOR
SLICEL_CARRY4_CMUX SLICEL_CARRY4_CXOR
SLICEL_CARRY4_DMUX SLICEL_CARRY4_DXOR
SLICEM_CARRY4_AMUX SLICEM_CARRY4_AXOR
SLICEM_CARRY4_BMUX SLICEM_CARRY4_BXOR
SLICEM_CARRY4_CMUX SLICEM_CARRY4_CXOR
SLICEM_CARRY4_DMUX SLICEM_CARRY4_DXOR
STARTUP_STARTUP
USR_ACCESS_USR_ACCESS
XADC_XADC
関連オブジェクト X-Ref Target - Figure 1-2
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
図 1‐2 : BEL オブジェクト
図 1-2 にあるように、ネットリストデザインのリーフセルはターゲットパーツの BEL にマップすることができます。
BEL はターゲットザイリンクス FPGA のサイトにまとめられ、 BEL とサイトの両方がクロック領域とタイルにまと
められます。各 BEL にはセルのピンにマップする BEL ピンがあり、また BEL がネットリストオブジェクトである
ネットへの接続点になります。
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第 1 章 : Vivado の第一級オブジェクト
サイト、セル、クロック領域、ネットオブジェクトの BEL は取得できます。次は、その例です。
get_bels -of [get_clock_regions X1Y3]
セル、サイト、タイル、 BEL オブジェクトのBEL ピンも次のように取得できます。
get_cells -of [get_bels SLICE_X104Y100/B6LUT]
プロパティ
BEL オブジェクトに割り当てられるプロパティはタイプによって異なります。次は、 BEL の BUFIO タイプに割り当
てられたプロパティとその値の例を示しています。
BUFIO_X0Y25/BUFIO のプロパティ
Property
Type
CLASS
string
CONFIG.DELAY_BYPASS.VALUES string
IS_RESERVED
bool
IS_TEST
bool
IS_USED
bool
NAME
string
NUM_BIDIR
int
NUM_CONFIGS
int
NUM_INPUTS
int
NUM_OUTPUTS
int
NUM_PINS
int
PROHIBIT
bool
TYPE
string
Read-only
true
true
true
true
true
true
true
true
true
true
true
false
true
Visible Value
true
bel
true
FALSE, TRUE
true
0
true
0
true
0
true
BUFIO_X0Y25/BUFIO
true
0
true
1
true
1
true
1
true
2
true
0
true
BUFIO_BUFIO
BEL オブジェクトに割り当てられるプロパティは TYPE によって異なります。上記にリストされている BEL の各タ
イプのプロパティを確認するには、 report_property コマンドを使用します。
report_property -all [lindex [get_bels -filter {TYPE == <BEL_TYPE>}] 0]
<BEL_TYPE> にはリストされている BEL タイプの 1 つが入ります。次は、その例です。
report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]
report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]
report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]
ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが
見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tcl
コマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。
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第 1 章 : Vivado の第一級オブジェクト
セル
説明
セルは、ネットリストロジックオブジェクトのインスタンスで、リーフセルであったり、階層セルであったりしま
す。リーフセルはプリミティブまたはプリミティブマクロで、ネットリストにはロジックの詳細はありません。階
層セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、最終的にはリーフセルも含みます。
関連オブジェクト X-Ref Target - Figure 1-3
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
図 1‐3 : セルオブジェクト
図 1-3 にあるように、セルには外部ネットリストを定義するためネットに接続されているピンがあります。階層セル
にはピンに関連付けられているポートも含まれ、階層の内部ネットリストを定義するためネットに内部接続されてい
ます。
リーフセルはターゲットのザイリンクス FPGA のデバイスリソースに配置またはマップされます。フリップフロッ
プ、 LUT、 MUX などの基本ロジックの場合、セルは BEL オブジェクトに配置され、 BRAM や DSP などの大型ロジッ
クセルの場合、セルはサイトオブジェクトに配置されます。 BEL はさらに大きなサイトであるスライスにもまとめ
られるので、セルは BEL およびサイトオブジェクトに関連付けることができるのです。サイトはクロック領域およ
びタイルにまとめられます。
また、セルはデザインのタイミングパスに関連付けられるので、 DRC 違反にも関連付けることができ、デザインに
関する問題をすばやく見つけ出し解決するのに役立ちます。
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第 1 章 : Vivado の第一級オブジェクト
プロパティリーフセルオブジェクトには、PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP、PRIMITIVE_TYPE というプロパティ
で定義されているタイプがあります。たとえば、ザイリンクス UltraScale™ アーキテクチャデバイスの場合のセルの
さまざまなグループ、下位グループを次にリストします。
表 1‐1 : UltraScale デバイスの PRIMITIVE_GROUP および PRIMITIVE_SUBGROUP
PRIMITIVE_GROUP
PRIMITIVE_SUBGROUP
ADVANCED
MAC
GT
INTERLAKEN
PCIE
SYSMON
PROCESSOR
ARITHMETIC
DSP
BLOCKRAM
FIFO
BRAM
CLB
CARRY
LUT
MUXF
SRL
LUTRAM
CLOCK
BUFFER
MUX
PLL
CONFIGURATION
BSCAN
DNA
EFUSE
ECC
ICAP
MASTER_JTAG
STARTUP
I/O
IMPEDANCE
INPUT_BUFFER
WEAK_DRIVER
OUTPUT_BUFFER
BIDIR_BUFFER
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第 1 章 : Vivado の第一級オブジェクト
DELAY
SERDES
DCI_RESET
BITSLICE
REGISTER
SDR
DDR
METASTABILITY
LATCH
すべてのセルに共通のプロパティセットがあるほか、セルの各グループ、サブグループおよびタイプごとにも独自の
プロパティがある場合もあります。 PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP または PRIMITIVE_TYPE プロパ
ティの値でフィルターすると、特定タイプのセルオブジェクトのプロパティを確認できます。
次の Tcl コードでは、デザイン中の階層が検索され、デザインのすべてのセルの PRIMITIVE_TYPE プロパティの独
自の発生が戻されます。
foreach x [get_cells -hierarchical *] {
lappend primTypes [get_property PRIMITIVE_TYPE $x] }
join [lsort -unique $primTypes] \n
次のコマンドを使用すると、戻された PRIMITIVE_TYPE プロパティ
PRIMITIVE_TYPE のすべてのプロパティをレポートできます。
($primTypes)
のリストから特定の
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == <val>}] 0]
<val> は該当する PRIMITIVE_TYPE になります。たとえば、 BLOCKRAM.BRAM.RAM18E2 タイプのセルのプロパ
ティを戻すには、次を使用します。
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==
"BLOCKRAM.BRAM.RAMB18E2"}] 0]
ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが
見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tcl
コマンドリファレンスガイド』 (UG835)[参照 9] を参照してください。
次の Tcl コマンドを使用すると、階層セルまたは非リーフセルからプロパティを戻すこともできます。
report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]
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14
第 1 章 : Vivado の第一級オブジェクト
ネット X-Ref Target - Figure 1-4
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
図 1‐4 : ネットオブジェクト説明
ネットというのは、インターコネクトされたピン、ポートおよびワイヤのセットを指します。どのワイヤにもネット
名があり、その名前でワイヤを区別します。2 本以上のワイヤに同じネット名が付いていることがあります。同じネッ
ト名が付いているワイヤは、 1 つのネットに含まれていることを示し、こうしたワイヤに接続されているピンまたは
ポートはすべて電気的に接続されています。
RTL ソースファイルを 1 つのネットリストデザインにエラボレーションまたはコンパイルしているとき、ネットリ
ストデザインにネットオブジェクトが追加されるたびにデフォルトネット名がそのオブジェクトに割り当てられま
す。手動でネットに名前を付けることもできます。
ネットは 1 つの信号から成るスカラーネットであったり、複数の信号から成るスカラーネットのグループであるバ
スネットである場合があります。バスを使用すると関連信号を便利にまとめることができ、回路図を簡潔で理解しや
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第 1 章 : Vivado の第一級オブジェクト
すいものにすることができます。また、主となる回路とブロックシンボルとの接続も明確になります。バスは特に次
の場合において便利です。
•
回路図のあるサイドから、もう一方へと多数の信号を配線する場合
•
1 つのブロックシンボルに複数の信号を接続する場合
•
1 つの I/O マーカーに接続することで、階層レベルをまたぐ複数の信号を接続する場合
関連オブジェクトデザインネットリストで、ネットをセルのピンまたはポートに接続できます。デザインがターゲットのザイリンクス
FPGA にマップされると、ネットは、デバイスのワイヤ、ノード、 PIP などの配線リソースにマップされ、 BEL ピン
を介して BE:L へ、サイトピンを介してサイトへと接続されます。
また、ポートを介してデザインに供給されるクロックにネットは関連付けられ、デザインのタイミングパスへと接続
されます。
デザインに関する問題をすばやく見つけ出し解決できるように、 DRC 違反にネットを関連付けることもできます。
プロパティネットオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異なります。次の表に
は、 Vivado Design Suite でネットオブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしてい
ます。
Property
AREA_GROUP
BEL
BLKNM
BUFFER_TYPE
BUFG
BUS_NAME
BUS_START
BUS_STOP
BUS_WIDTH
CLASS
CLOCK_BUFFER_TYPE
CLOCK_DEDICATED_ROUTE
CLOCK_REGION_ASSIGNMENT
CLOCK_ROOT
COLLAPSE
COOL_CLK
DATA_GATE
DCI_VALUE
DIFF_TERM
DONT_TOUCH
DRIVE
DRIVER_COUNT
ESSENTIAL_CLASSIFICATION_VALUE
FILE_NAME
FIXED_ROUTE
FLAT_PIN_COUNT
FLOAT
GATED_CLOCK
HBLKNM
HIERARCHICALNAME
HU_SET
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Type
string
string
string
enum
enum
string
int
int
int
string
enum
enum
string
string*
bool
bool
bool
int
bool
bool
int
int
int
string
string
int
bool
bool
string
string
string
Read-only
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japan.xilinx.com
Visible
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true
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true
true
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false
Value
net
0
1
1
CLK_P
16
第 1 章 : Vivado の第一級オブジェクト
IBUF_DELAY_VALUE
IBUF_LOW_PWR
IFD_DELAY_VALUE
IN_TERM
IOB
IOBDELAY
IOSTANDARD
IO_BUFFER_TYPE
IS_CONTAIN_ROUTING
IS_REUSED
IS_ROUTE_FIXED
KEEP
KEEPER
LINE_NUMBER
LOC
MARK_DEBUG
MAXDELAY
MAXSKEW
MAX_FANOUT
METHODOLOGY_DRC_VIOS
NAME
NODELAY
NOREDUCE
OUT_TERM
PARENT
PARENT_CELL
PIN_COUNT
PULLDOWN
PULLUP
PWR_MODE
RAM_STYLE
REUSE_STATUS
RLOC
RLOC_ORIGIN
RLOC_RANGE
ROM_STYLE
ROUTE
ROUTE_STATUS
RPM_GRID
RTL_KEEP
RTL_MAX_FANOUT
S
SCHMITT_TRIGGER
SLEW
SUSPEND
TYPE
USELOWSKEWLINES
USE_DSP48
U_SET
WEIGHT
WIREAND
XBLKNM
XLNX_LINE_COL
XLNX_LINE_FILE
double
bool
double
enum
enum
enum
string
enum
bool
bool
bool
bool
bool
int
string
bool
double
double
string
string
string
bool
bool
enum
string
string
int
bool
bool
enum
enum
enum
string
string
string
enum
string
enum
enum
string
string
bool
bool
string
string
enum
bool
enum
string
int
bool
string
int
long
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true
true
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true
true
true
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1
LVDS
0
0
0
0
CLK_P
CLK_P
1
INTRASITE
SIGNAL
ネットオブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_nets] 0]
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第 1 章 : Vivado の第一級オブジェクト
ピン X-Ref Target - Figure 1-5
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
図 1‐5 : ピンオブジェクト説明
ピンはプリミティブまたは階層セルの論理的な接続点です。セルの内容はピンを介して抽出でき、ロジックは簡単に
使用できるように簡易化されます。また、ピンは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバス
ピンとして定義することができます。
関連オブジェクト
ピンはセルに接続されます。またネットによりほかのセルのピンに接続することができます。また、セルのピンは
BEL オブジェクトの BEL ピンに関連付けられ、セルがマップされているサイトのサイトピンにも関連付けられてい
ます。クロックドメインの一部としてピンはクロックに関連付けられており、パスの起点、終点、中間点として定義
されている場合はタイミングパスの一部になります。
また、デザインに関する問題をすばやく見つけ出し解決できるように、DRC 違反にピンを関連付けることもできます。
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第 1 章 : Vivado の第一級オブジェクト
プロパティ
ピンのプロパティには次のものがあります。
Property
BEL
BUS_DIRECTION
BUS_NAME
BUS_START
BUS_STOP
BUS_WIDTH
CLASS
CLOCK_DEDICATED_ROUTE
DCI_VALUE
DIRECTION
ESSENTIAL_CLASSIFICATION_VALUE
FB_ACTIVE
HD.ASSIGNED_PPLOCS
HD.CLK_SRC
HD.LOC_FIXED
HD.PARTPIN_LOCS
HD.PARTPIN_RANGE
HIERARCHICALNAME
HOLD_DETOUR
HOLD_SLACK
IS_CLEAR
IS_CLOCK
IS_CONNECTED
IS_ENABLE
IS_INVERTED
IS_LEAF
IS_PRESET
IS_RESET
IS_REUSED
IS_SETRESET
LOGIC_VALUE
NAME
PARENT_CELL
REF_NAME
REF_PIN_NAME
SETUP_SLACK
TARGET_SITE_PINS
XLNX_LINE_COL
XLNX_LINE_FILE
Type
string
enum
string
int
int
int
string
enum
int
enum
int
bool
string*
string
bool
string*
string*
string
int
double
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
string
string
cell
string
string
double
string*
int
long
Read-only
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true
true
true
true
true
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Visible
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true
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true
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true
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true
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true
true
true
true
true
true
true
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Value
pin
IN
0
sinegen.DONT_EAT_reg.C
needs timing update***
0
1
1
0
0
1
0
0
0
0
needs timing update***
DONT_EAT_reg/C
DONT_EAT_reg
FDRE
C
needs timing update***
次のコマンドを使用してピンのプロパティは確認できます。
report_property -all [lindex [get_pins] 0 ]
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第 1 章 : Vivado の第一級オブジェクト
ポート
X-Ref Target - Figure 1-6
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
図 1‐6 : ポートオブジェクト説明ポートは特殊タイプの階層ピンで、階層デザインの最上位で外部との接続点となり、また階層セルのピンに内部ロ
ジックを接続するため、階層セルやブロックモジュールの内部接続点となります。また、ポートは接続を 1 つ含むス
カラーとして、または複数の信号をまとめるバスポートとして定義することができます。
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第 1 章 : Vivado の第一級オブジェクト
関連オブジェクトデザインの最上位にあるポートは、 IOSTANDARD が指定された状態で、デバイスパッケージのパッケージピンを介
して、デバイスの IOBANK を介して FPGA 外部へ接続します。
また、ポートはシステムまたはボードからデザインにクロック定義をマップすることができ、 set_input_delay または
set_output_delay 制約を使用してタイミングパスに割り当てる必要があります。制約の詳細は、『Vivado Design Suite
ユーザーガイド : 制約の使用』 (UG903) を参照してください。
階層セル内部では、ポートはセルに割り当てられ、セル内のネットに接続します。
プロパティ次は、ポートオブジェクトで検出されたプロパティとその値の例を示しています。
Property
Type
BOARD_PART_PIN
string
BOARD_PIN
string
BUFFER_TYPE
enum
BUS_DIRECTION
enum
BUS_NAME
string
BUS_START
int
BUS_STOP
int
BUS_WIDTH
int
CLASS
string
CLOCK_BUFFER_TYPE
enum
DIFFTERMTYPE
bool
DIFF_PAIR_PORT
port
DIFF_PAIR_TYPE
enum
DIFF_TERM
bool
DIFF_TERM_ADV
enum
DIRECTION
enum
DQS_BIAS
enum
DRIVE
enum
DRIVE_ADV
enum
DRIVE_STRENGTH
enum
EQUALIZATION
enum
ESSENTIAL_CLASSIFICATION_VALUE int
HD.ASSIGNED_PPLOCS
string*
HD.CLK_SRC
string
HD.LOC_FIXED
bool
HD.PARTPIN_LOCS
string*
HD.PARTPIN_RANGE
string*
HOLD_SLACK
double
IBUF_LOW_PWR
bool
INTERFACE
string
INTERMTYPE
enum
IN_TERM
enum
IOB
enum
IOBANK
int
IOSTANDARD
enum
IOSTD
enum
IO_BUFFER_TYPE
enum
IS_BEL_FIXED
bool
IS_FIXED
bool
IS_GT_TERM
bool
IS_LOC_FIXED
bool
IS_REUSED
bool
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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Read-only Visible Value
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false
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true
true
true
true
true
true
true
true
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true
port
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0
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CLK_P
true
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N
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0
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IN
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0
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0
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true
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true
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0
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true
true
true
needs timing update***
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1
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true
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NONE
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true
NONE
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true
true
true
33
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true
LVDS
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false
LVDS
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true
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false
1
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1
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true
0
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true
1
true
true
21
第 1 章 : Vivado の第一級オブジェクト
KEEPER
LOAD
LOC
LOGIC_VALUE
LVDS_PRE_EMPHASIS
NAME
ODT
OFFCHIP_TERM
OFFSET_CNTRL
OUTPUT_IMPEDANCE
OUT_TERM
PACKAGE_PIN
PIN_TYPE
PIO_DIRECTION
PRE_EMPHASIS
PULLDOWN
PULLTYPE
PULLUP
SETUP_SLACK
SITE
SLEW
SLEWTYPE
SLEW_ADV
UNCONNECTED
USE_INTERNAL_VREF
VCCAUX_IO
XLNX_LINE_COL
XLNX_LINE_FILE
X_IFC_LOGICAL_NAME
x_interface_info
bool
false
double
false
site
false
string
true
enum
false
string
false
enum
false
string
false
enum
false
enum
false
enum
false
package_pin false
enum
true
enum
false
enum
false
bool
false
string
false
bool
false
double
true
site
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enum
false
enum
false
enum
false
bool
true
enum
false
enum
false
int
false
long
false
string
true
string
false
false
0
true
true
IOB_X1Y75
true
needs timing update***
true
true
CLK_N
true
true
NONE
true
true
true
true
AD11
false
true
true
false
0
true
false
0
true
needs timing update***
false
IOB_X1Y75
true
false
false
true
0
true
true
false
false
139264
true
CLK
true
次のコマンドを使用してポートのプロパティは確認できます。
report_property -all [lindex [get_ports] 0]
Vivado プロパティリファレンス
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第 1 章 : Vivado の第一級オブジェクト
サイト
X-Ref Target - Figure 1-7
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
図 1‐7 : サイトオブジェクト説明
サイトは、ターゲットのザイリンクス FPGA で使用可能なさまざまなタイプのロジックリソースの 1 つを表すデバ
イスオブジェクトです。
ルックアップテーブル (LUT)、フリップフロップ、マルチプレクサ、キャリーロジックリソースなどの基本エレメ
ント (BEL) の集合体であるスライスがサイトに含まれており、スライスからスライスを垂直方向に結ぶ専用キャリー
チェーンを使用して、高速な加算、減算、比較演算をインプリメントするために使用されます。 2 つのスライスが 7
シリーズ FPGA の 1 つのコンフィギャブルロジックブロック (CLB) にまとめられますが、これはデバイスのタイル
オブジェクトの 1 タイプです。
SLICEM は分散 RAM としてコンフィギュレーション可能です。分散メモリは一部の LUT のコンフィギュレーション
機能で、小型の 64 ビットメモリとして動作します。 SLICEL LUT はロジックとしてのみ機能し、メモリとしては機
能しません。
サイトには、ブロック RAM、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなオブジェクトも含まれ
ています。
Vivado 合成を使用して HDL ソースから推論したり、 FPGA ライブラリからプリミティブやマクロをインスタンシ
エートしたり、 Vivado IP カタログから IP コアを使用して、スライスリソースを利用することができます。『ライブ
ラリガイド』には、インスタンシエート可能なプリミティブのリストがあります。
使用可能な SITE タイプは、使用されるザイリンクス FPGA によって変わります。使用可能な SITE タイプには、次が
含まれます。
Vivado プロパティリファレンス
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23
第 1 章 : Vivado の第一級オブジェクト
AMS_ADC AMS_DAC
BSCAN BSCAN_JTAG_MONE2
BUFG BUFGCTRL BUFG_LB BUFHCE
BUFIO BUFMRCE BUFR
CAPTURE
DCIRESET DNA_PORT
DRP_AMS_ADC DRP_AMS_DAC
DSP48E1
EFUSE_USR
FIFO18E1 FIFO36E1
FRAME_ECC
GLOBALSIG
GTHE2_CHANNEL GTHE2_COMMON
GTPE2_CHANNEL GTPE2_COMMON
GTXE2_CHANNEL GTXE2_COMMON
GTZE2_OCTAL
IBUFDS_GTE2
ICAP
IDELAYCTRL IDELAYE2 IDELAYE2_FINEDELAY
ILOGICE2 ILOGICE3
IN_FIFO
IOB IOB18 IOB18M IOB18S
IOB33 IOB33M IOB33S
IOBM IOBS
IPAD ISERDESE2
KEY_CLEAR
MMCME2_ADV
ODELAYE2 ODELAYE2_FINEDELAY
OLOGICE2 OLOGICE3
OPAD
OSERDESE2
OUT_FIFO
PCIE_2_1 PCIE_3_0
PHASER_IN PHASER_IN_ADV PHASER_IN_PHY
PHASER_OUT PHASER_OUT_ADV PHASER_OUT_PHY
PHASER_REF
PHY_CONTROL
PLLE2_ADV
PMV2
RAMB18E1
RAMB36E1
RAMBFIFO36E1
SLICEL SLICEM
STARTUP
TIEOFF
USR_ACCESS
XADC
関連オブジェクト
23 ページの図 1-7にあるように、サイトはさまざまなネットリストおよびデバイスオブジェクトに関連付けられてい
ます。リーフセルのフリップフロップおよびラッチは、スライスなどのサイトにマップされている BEL にマップさ
れているか、 BRAM や DSP などのサイトに直接マップされています。 BEL およびサイトはタイルにまとめられ、デ
バイスのクロック領域に割り当てられます。
ポート、ピン、 I/O バンク、パッケージピンは I/O ブロック (IOB) に関連していますが、この IOB もサイトです。さ
らに、サイトにはピンまたはサイトピンがあり、これらはノード、ピン、ネットにマップされます。
Vivado プロパティリファレンス
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24
第 1 章 : Vivado の第一級オブジェクト
プロパティ
ザイリンクス FPGA には 80 種類を越えるサイトがありますが、すべて次のプロパティを共有しています。値の例も
示します。
Property
ALTERNATE_SITE_TYPES
CLASS
CLOCK_REGION
IS_BONDED
IS_CLOCK_BUFFER
IS_CLOCK_PAD
IS_GLOBAL_CLOCK_BUFFER
IS_GLOBAL_CLOCK_PAD
IS_PAD
IS_REGIONAL_CLOCK_BUFFER
IS_REGIONAL_CLOCK_PAD
IS_RESERVED
IS_TEST
IS_USED
MANUAL_ROUTING
NAME
NUM_ARCS
NUM_BELS
NUM_INPUTS
NUM_OUTPUTS
NUM_PINS
PRIMITIVE_COUNT
PROHIBIT
PROHIBIT_FROM_PERSIST
RPM_X
RPM_Y
SITE_PIPS
SITE_TYPE
Type
string
string
string
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
string
string
int
int
int
int
int
int
bool
bool
int
int
string
enum
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
true
true
true
true
true
true
false
true
true
true
false
true
Visible
true
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true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
IOB33S IOB33M
site
X0Y6
1
0
0
0
0
1
0
0
0
0
0
IOB_X0Y349
9
7
12
5
17
0
0
0
1
698
IOB33
サイトオブジェクトに割り当てられているプロパティはどのサイトタイプでも同じです。24 ページの表にリストさ
れているサイトタイプのプロパティを確認するには、 report_property コマンドを使用します。
report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE>}] 0]
<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次は、その例です。
report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]
Vivado プロパティリファレンス
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25
第 1 章 : Vivado の第一級オブジェクト
ブロックデザインオブジェクト
ブロックデザインは、インターコネクトされた IP コアから成り立つ複雑なサブシステムデザインで、スタンドアロ
ンデザインとして使用できるほか、その他のデザインに統合することもできます。ブロックデザインまたはダイア
グラムは、 Vivado Design Suite の IP インテグレーター機能を使用して作成できます。これらは、 Vivado Design Suite
IDE の IP インテグレーターのキャンバス、または Tcl コマンドを使用してインタラクティブに作成できます。
ブロックデザインダイアグラムオブジェクトは、前に説明したネットリストオブジェクトに構造的にかなり類似し
ています。図 1-8 は、ブロックデザインまたはダイアグラムを構成する異なるデザインオブジェクト間の関係を示
しています。
X-Ref Target - Figure 1-8
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
図 1‐8 : ブロックデザインオブジェクト次の図に示すように、ブロックダイアグラムオブジェクトには次が含まれます。
「DIAGRAM」
「BD_ADDR_SEG」
「BD_ADDR_SPACE」
「BD_CELL」
「BD_INTF_NET」
「BD_INTF_PIN」
Vivado プロパティリファレンス
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26
第 1 章 : Vivado の第一級オブジェクト
「BD_INTF_PORT」
「BD_NET」
「BD_PIN」
「BD_PORT」
Vivado プロパティリファレンス
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27
第 1 章 : Vivado の第一級オブジェクト
DIAGRAM
説明
ブロックデザイン (.bd) は、 Vivado Design Suite の IP インテグレーター機能で作成されたインターコネクトされた IP
コアの複雑なシステムです。 Vivado IP インテグレーター機能を使用すると、 Vivado IP カタログからの IP をインスタ
ンシエートおよびインターコネクトして、複雑なデザインを作成できます。ブロックデザインは、ディスク上のファ
イル (.bd) に書き込むことのできる階層デザインですが、 Vivado ツールメモリ内で diagram オブジェクトとして格納
されます。
ブロックデザインは、通常インターフェイスレベルで構築されて生産性が増すようになっていますが、ポートまた
はピンレベルで編集することでより詳細に制御することもできます。 Vivado プロジェクトにはさまざまなデザイン
階層レベルで複数のダイアグラムが含まれることがあるほか、最上位デザインとして 1 つのダイアグラムだけを含む
こともあります。
関連オブジェクト
26 ページの図 1-8 に示すように、 diagram オブジェクトには bd_cells、 bd_nets、および bd_ports など、その他の IP イ
ンテグレーターブロックデザイン (bd) オブジェクトが含まれます。これらのオブジェクト間の関係は、セル、ピン、
ネットなどの標準的なネットリストオブジェクト間の関係と類似しています。ユーザーは、指定したダイアグラム
オブジェクトからセル、アドレス空間、アドレスセグメント、ネット、ピン、ポート、インターフェイスネット、イ
ンターフェイスピンおよびインターフェイスポートなどのブロックデザインの各オブジェクトを取得できます。
たとえば、ブロックデザインのネットを取得するには、次の Tcl コマンドを使用します。
get_bd_nets -of_objects [current_bd_design]
プロパティ
次の表には、 Vivado Design Suite でダイアグラムオブジェクトに割り当てられたプロパティをその値の例と共にリス
トしています。
Property
CLASS
COLOR
FILE_NAME
NAME
USE_IP_SHARED_DIR
Type
string
string
string
string
bool
Read-only
true
false
true
true
false
Visible
true
true
true
true
true
Value
diagram
design_1.bd
design_1
1
ダイアグラムオブジェクトのプロパティは、次のコマンドを使用して確認できます。
report_property -all [get_bd_designs]
または、 Vivado Design Suite に複数のブロックデザインがある場合は、次を使用します。
report_property -all [lindex [get_bd_designs] 0]
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第 1 章 : Vivado の第一級オブジェクト
BD_ADDR_SEG
説明
ブロックデザインアドレスセグメント (bd_addr_seg オブジェクト ) は、それの含まれるブロックデザインのアドレ
ス空間にエリアのロケーションおよびサイズを示します。アドレスセグメントは、指定したアドレスオフセットで
開始され、該当する範囲で続行されるアドレス空間の一部を示しています。
さまざまなメモリマップされたマスターおよびスレーブインターフェイスの場合、 IP インテグレーターは業界標準
の IP-XACT データフォーマットに従って、エンドポイントのマスターおよびスレーブのメモリ要件および機能を
キャプチャします。スレーブインターフェイスには、スレーブをそれに関連するマスターのアドレス空間にマップす
るために、メモリマップという address_space コンテナーが含まれます。これらのメモリマップには、たとえば S_AXI
のように、通常スレーブインターフェイスピンに従って名前がつけられます (必須ではありません)。
各スレーブインターフェイスピンのメモリマップには、アドレスセグメント (bd_addr_seg オブジェクト ) が含まれ
ます。アドレスセグメントは、 create_bd_addr_seg コマンドを使用してアドレス空間に割り当てることができます。こ
れらのアドレスセグメントは、AXI スレーブのアドレスデコードウィンドウに該当します。たとえば、通常 AXI4-Lite
スレーブにはアドレス範囲を示すアドレスセグメントが 1 つだけ含まれますが、ブリッジのように、スレーブの中に
は複数のアドレスセグメントが含まれたり、各アドレスデコードウィンドウのアドレス範囲が含まれるものがあり
ます。
関連オブジェクト X-Ref Target - Figure 1-9
EGBLQWIBQHW
EGBLQWIBSLQ
BFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
図 1‐9 : ブロックデザインのアドレス空間およびアドレスセグメント
ブロックデザインのアドレスセグメントオブジェクトの bd_addr_seg は、ブロックデザインまたはダイアグラムで
見つかった AXI マスターブロックデザインセルのアドレス空間に関連付けられます。アドレス空間は、セル上のイ
ンターフェイスピン (bd_intf_pin) に、外部 AXI マスターの場合はインターフェイスポート (bd_intf_port) に関連付け
られます。アドレス空間は、マップされたスレーブインターフェイスのメモリ空間である bd_addr_segs にセグメント
分けされます。これらの関連オブジェクトの bd_addr_space オブジェクトは取得できます。
get_bd_addr_segs -of_objects [get_bd_addr_spaces /mdm_1/S_AXI]
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第 1 章 : Vivado の第一級オブジェクト
次を使用すると、ブロックデザインのアドレスセグメントに関連するオブジェクトを取得することもできます。
get_bd_intf_pin -of [get_bd_addr_segs /microblaze*]
プロパティ
次に、ブロックデザインのアドレスセグメントオブジェクト (bd_addr_seg) のプロパティと値の例を示します。
Property
ACCESS
CLASS
NAME
OFFSET
PATH
RANGE
USAGE
Type
string
string
string
string
string
string
string
Read-only
true
true
false
false
true
false
true
Visible
true
true
true
true
true
true
true
Value
read-write
bd_addr_seg
Reg
65536
register
bd_addr_seg オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl
シェルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_addr_segs ] 0]
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第 1 章 : Vivado の第一級オブジェクト
BD_ADDR_SPACE 説明
アドレス空間 (bd_addr_space オブジェクト ) は、マスターインターフェイス、またはブロックデザイン外部の AXI マ
スターへ接続された AXI インターフェイスポート、またはダイアグラムで論理的にアドレス指定可能なメモリ空間
です。
Vivado Design Suite の IP インテグレーターは、業界標準の IP-XACT データフォーマットに従って、メモリ要件およ
び機能をキャプチャします。ブロックの中には複数のマスターインターフェイスに関連するアドレス空間が 1 つ含ま
れるものがあります。たとえば、システムバスおよび高速メモリバスの付いたプロセッサなどです。その他のコン
ポーネントには、複数のマスターインターフェイス (命令用 1 つ、データ用 1 つ) に関連するアドレス空間が複数含
まれるものがあります。
マスターインターフェイスには、アドレス空間 (bd_addr_space オブジェクト ) が含まれます。スレーブがマスターア
ドレス空間にマップされる場合、アドレスセグメントオブジェクト (bd_addr_seg) が作成され、スレーブのアドレス
セグメントがマスターへマップされます。
関連オブジェクト
29 ページの図 1-9 に示すように、ブロックデザインのアドレス空間セグメント (bd_addr_seg) は、ブロックデザイン
またはダイアグラムで見つかった AXI マスターインターフェイスのアドレス空間に関連付けられます。アドレス空
間は、セル上のインターフェイスピン (bd_intf_pin) に、外部 AXI マスターの場合はインターフェイスポート
(bd_intf_port) に関連付けられます。アドレス空間は、マップされたスレーブインターフェイスのメモリ空間である
bd_addr_segs にセグメント分けされます。これらの関連オブジェクトの bd_addr_space オブジェクトは、次を使用する
と取得できます。
get_bd_addr_spaces -of_objects [get_bd_cells /microblaze_0]
次を使用すると、ブロックデザインのアドレス空間に関連するオブジェクトを取得することもできます。
get_bd_intf_pins -of_objects [get_bd_addr_spaces *SLMB]
プロパティ次に、ブロックデザインのアドレス空間オブジェクト (bd_addr_space) のプロパティと値の例を示します。
Property Type
Read-only Visible Value
CLASS
string true
true
bd_addr_space
NAME
string false
true
S_AXI_CTRL
OFFSET
string false
true
PATH
string true
true
/microblaze_0_local_memory/dlmb_bram_if_cntlr/S_AXI_CTRL
RANGE
string false
true
4096
TYPE
string false
true
bd_addr_space オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl
シェルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_addr_spaces] 0]
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第 1 章 : Vivado の第一級オブジェクト
BD_CELL 説明
ブロックデザインセル (bd_cell オブジェクト ) は、 IP インテグレーターの IP コアオブジェクトのインスタンス、ま
たは階層ブロックデザインセルです。リーフセルは、 IP カタログからのコアです。階層セルはモジュールまたはブ
ロックで、 1 つ以上のレベルのロジックを含み、リーフセルも含みます。
bd_cell オブジェクトの TYPE プロパティでは、ブロックデザインセルが IP カタログからのリーフセルとして (TYPE
== IP)、または追加ロジックを含む階層モジュールとして (TYPE == HIER) 識別されます。
関連オブジェクト X-Ref Target - Figure 1-10
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
図 1‐10 : ブロックデザインセル図 1-10 に示すように、ブロックデザインセル (bd_cell) はブロックデザインまたはダイアグラムオブジェクトに含
まれます。セルには、ブロックデザインピン (bd_pin) とインターフェイスピン (bd_intf_pin) が含まれます。階層的に
はブロックデザインポート (bd_port) およびインターフェイスポート (bd_intf_port) を含めることができます。これら
は、ネット (bd_net) およびインターフェイスネット (bd_intf_net) により接続されます。メモリ関連のブロックデザイ
ンセルには、アドレス空間 (bd_addr_space) とアドレスセグメント (bd_addr_seg) も含めることができます。たとえば、
次を使用すると、これらのオブジェクトに関連するブロックデザインセルを取得できます。
get_bd_cells -of_objects [get_bd_addr_spaces]
次を使用すると、ブロックデザインセルに関連するオブジェクトを取得できます。
get_bd_addr_spaces -of_objects [get_bd_cells]
また、次を使用すると、別のブロックデザインセルの階層的オブジェクトであるブロックデザインセルを取得する
こともできます。
get_bd_cells -of_objects [get_bd_cells microblaze_0_axi_periph]
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第 1 章 : Vivado の第一級オブジェクト
プロパティ
ブロックデザインセルオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異な
ります。次の表には、 Vivado Design Suite で bd_cell オブジェクトに割り当てられたプロパティの一部をその値の例と
共にリストしています。
Property
CLASS
CONFIG.C_BRK
CONFIG.C_DATA_SIZE
CONFIG.C_DBG_MEM_ACCESS
CONFIG.C_DBG_REG_ACCESS
CONFIG.C_INTERCONNECT
CONFIG.C_JTAG_CHAIN
CONFIG.C_MB_DBG_PORTS
CONFIG.C_M_AXI_ADDR_WIDTH
CONFIG.C_M_AXI_DATA_WIDTH
CONFIG.C_M_AXI_THREAD_ID_WIDTH
CONFIG.C_S_AXI_ACLK_FREQ_HZ
CONFIG.C_S_AXI_ADDR_WIDTH
CONFIG.C_S_AXI_DATA_WIDTH
CONFIG.C_TRIG_IN_PORTS
CONFIG.C_TRIG_OUT_PORTS
CONFIG.C_USE_BSCAN
CONFIG.C_USE_CONFIG_RESET
CONFIG.C_USE_CROSS_TRIGGER
CONFIG.C_USE_UART
CONFIG.C_XMTC
CONFIG.Component_Name
LOCATION
NAME
PATH
SCREENSIZE
TYPE
VLNV
Type
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
Read-only
true
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
true
false
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
bd_cell
0
32
0
0
2
2
1
32
32
1
100000000
32
32
1
1
0
0
0
1
0
design_1_mdm_0_0
4 1524 450
mdm_0
/mdm_0
220 100
ip
xilinx.com:ip:mdm:3.1
bd_cell オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_cells] 0]
BD_INTF_NET 説明
インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれす。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。こ
れらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェイ
スが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivado
インストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、
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第 1 章 : Vivado の第一級オブジェクト
『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してく
ださい。
ブロックデザインのインターフェイスネット (bd_intf_net オブジェクト ) は、ブロックデザインセルのインターフェ
イスピンをほかのインターフェイスピンまたは外部インターフェイスポートに接続します。 bd_intf_net オブジェク
トは、複数レベルのデザイン階層を介して接続され、ブロックデザインセルが接続されます。すべてのインターフェ
イスネットには、デザインで識別できるような名前が付きます。これらのネットへ接続されるすべてのブロックデ
ザインセル、インターフェイスピン、およびインターフェイスポートは電気的に接続されています。
関連オブジェクト X-Ref Target - Figure 1-11
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
図 1‐11 : ブロックデザインインターフェイスネット
34 ページの図 1-11 に示すように、ブロックデザインインターフェイスネット (bd_intf_net オブジェクト ) はブロッ
クデザインまたはダイアグラムで発生し、インターフェイスポート (bd_intf_port) に接続され、インターフェイスピ
ン (bd_intf_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラムの
bd_intf_nets、 bd_cell、 bd_intf_pin、および bd_intf_port オブジェクトは次のように取得できます。
get_bd_intf_nets -of_objects [get_bd_ports]
また、特定の bd_intf_net に接続されるブロックデザインセル (bd_cell)、 bd_intf_pins、または bd_intf_port オブジェク
トは次のように取得できます。
get_bd_cells -of_objects [get_bd_intf_nets /INTERRUPT_1_1]
プロパティ
bd_intf_net オブジェクトのプロパティには、次が含まれます。
Property Type
Read-only Visible Value
CLASS
string true
true
bd_intf_net
NAME
string false
true
microblaze_0_axi_periph_to_s00_couplers
PATH
string true
true
/microblaze_0_axi_periph/microblaze_0_axi_periph_to_s00_couplers
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第 1 章 : Vivado の第一級オブジェクト
bd_intf_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_intf_nets] 0]
BD_INTF_PIN
説明
インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれす。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。こ
れらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェイ
スが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivado
インストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、
『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してく
ださい。
ブロックデザインインターフェイスピン (bd_intf_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイ
ントです。インターフェイスピンでは、セルの内部は取り除いて、使用しやすいように簡素化されます。インター
フェイスピンは、階層ブロックデザインセルまたはリーフレベルセルに使用されます。
関連オブジェクト X-Ref Target - Figure 1-12
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
図 1‐12 : ブロックデザインインターフェイスピン
ブロックデザインインターフェイスピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインまた
はダイアグラムのインターフェイスネット (bd_intf_net) を使用することで、その他のインターフェイスピン
(bd_intf_pin) またはインターフェイスポート (bd_intf_port) に接続できます。
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第 1 章 : Vivado の第一級オブジェクト
bd_addr_space、 bd_addr_seg、 bd_cell、および bd_intf_net オブジェクトの bd_intf_pins は、次のように取得できます。
get_bd_intf_pins -of_objects [get_bd_cells clk_wiz_1]
また、次を使用すると、特定の bd_intf ピンの bd_addr_spaces、 bd_addr_segs, bd_cells、および bd_intf_nets を取得する
こともできます。
get_bd_addr_spaces -of_objects [get_bd_intf_pins microblaze_0/*]
プロパティブロックデザインインターフェイスピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わるこ
とがあります。次の表には、マスター AXI インターフェイスのピンオブジェクトに割り当てられたプロパティの一
部をその値の例と共にリストしています。
Property
Type
BRIDGES
string
CLASS
string
CONFIG.ADDR_WIDTH
string
CONFIG.ARUSER_WIDTH
string
CONFIG.AWUSER_WIDTH
string
CONFIG.BUSER_WIDTH
string
CONFIG.CLK_DOMAIN
string
CONFIG.DATA_WIDTH
string
CONFIG.FREQ_HZ
string
CONFIG.ID_WIDTH
string
CONFIG.MAX_BURST_LENGTH
string
CONFIG.NUM_READ_OUTSTANDING
string
CONFIG.NUM_WRITE_OUTSTANDING string
CONFIG.PHASE
string
CONFIG.PROTOCOL
string
CONFIG.READ_WRITE_MODE
string
CONFIG.RUSER_WIDTH
string
CONFIG.SUPPORTS_NARROW_BURST string
CONFIG.WUSER_WIDTH
string
LOCATION
string
MODE
string
NAME
string
PATH
string
TYPE
string
VLNV
string
xilinx.com:interface:aximm_rtl:1.0
Read-only
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
false
true
true
true
Visible
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
bd_intf_pin
32
0
0
0
32
100000000
0
1
1
1
0.000
AXI4LITE
READ_WRITE
0
0
0
Master
M_AXI_DP
/microblaze_0/M_AXI_DP
ip
bd_intf_pin オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_intf_pins */*] 0]
または、次の Tcl スクリプトを使用すると、各ブロックデザインセルの bd_intf_pin オブジェクトそれぞれのプロパ
ティがレポートされます。
foreach x [get_bd_intf_pins -of_objects [get_bd_cells]] {
puts "Next Interface Pin starts here
..............................................."
report_property -all $x
}
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第 1 章 : Vivado の第一級オブジェクト
BD_INTF_PORT
説明インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれす。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。こ
れらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェイ
スが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスによる標準インターフェイスは、 Vivado
インストールディレクトリの data/ip/interfaces に含まれます。インターフェイスネット、ピンおよびポートの詳細は、
『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) を参照してく
ださい。
ブロックデザインインターフェイスポートは、特別なタイプの階層ピン (ブロックダイアグラムの最上位のピン) で
す。ブロックデザインでは、ポートおよびインターフェイスが FPGA デザイン全体またはシステムレベルデザイン
内外のブロックデザインまたはダイアグラムと外部接続との通信に使用される主なポートになります。
関連オブジェクト X-Ref Target - Figure 1-13
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBS
EGBFHOO
EGBDGGUBVSDFH
図 1‐13 : ブロックデザインインターフェイスポート
ブロックデザインインターフェイスポート (bd_intf_port オブジェクト ) はブロックデザインまたはダイアグラムで
発生し、ブロックデザインインターフェイスネット (bd_intf_net) によってブロックデザインセル (bd_cell) のピンま
でに接続されます。ダイアグラムの bd_intf_ports、またはブロックデザインインターフェイスネットへ接続される
ものは、次のように取得できます。
get_bd_intf_ports -of_objects [get_bd_intf_nets]
次を使用すると、 bd_intf_port に接続されるインターフェイスネットを取得することもできます。
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第 1 章 : Vivado の第一級オブジェクト
get_bd_intf_nets -of_objects [get_bd_intf_ports CLK*]
プロパティブロックデザインインターフェイスポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わ
ることがあります。次の表には、クロックの bd_intf_port オブジェクトに割り当てられたプロパティの一部をその値
の例と共にリストしています。
Property
CLASS
CONFIG.FREQ_HZ
LOCATION
MODE
NAME
PATH
VLNV
Type
string
string
string
string
string
string
string
Read-only
true
false
false
true
false
true
true
Visible
true
true
true
true
true
true
true
Value
bd_intf_port
100000000
130 460
Slave
CLK_IN1_D
/CLK_IN1_D
xilinx.com:interface:diff_clock_rtl:1.0
bd_intf_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl
シェルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_ports] 0]
BD_NET
説明
ブロックデザインネット (bd_net オブジェクト ) は、 IP インテグレーターブロックデザインセルのピンをその他の
ピンまたは外部ポートに接続します。 bd_net オブジェクトは、複数レベルのデザイン階層を介して接続され、ブロッ
クデザインセルが接続されます。すべてのネットには、デザインで識別できるような名前が付きます。これらのネッ
トへ接続されるすべてのブロックデザインセル、ピン、およびポートは電気的に接続されています。
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第 1 章 : Vivado の第一級オブジェクト
関連オブジェクト X-Ref Target - Figure 1-14
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
GLDJUDP
EGBLQWI
EGBFHOO
EGBDGGUBVSDFH
図 1‐14 : ブロックデザインネット
ブロックデザインネット (bd_net オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ポート (bd_port)
に接続され、ピン (bd_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラム
の bd_nets、 bd_cell、 bd_pin、および bd_port オブジェクトは次のように取得できます。
get_bd_nets -of_objects [get_bd_ports]
また、特定の bd_net に接続される bd_cells、 bd_pins、または bd_port オブジェクトは次のように取得できます。
get_bd_cells -of_objects [get_bd_nets clk_wiz*]
プロパティ
bd_net オブジェクトのプロパティには、次が含まれます。
Property
CLASS
NAME
PATH
Type
string
string
string
Read-only
true
false
true
Visible
true
true
true
Value
bd_net
clk_wiz_1_locked
/clk_wiz_1_locked
bd_pin オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_nets] 0]
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第 1 章 : Vivado の第一級オブジェクト
BD_PIN
説明
ブロックデザインピン (bd_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイントです。ブロックデ
ザインピンを使用すると、セルの内部ロジックを取り除いて、使用しやすいように簡素化できます。ピンは、スカ
ラーまたはバスピンで、階層ブロックデザインセルまたはリーフレベルセルで使用できます。
関連オブジェクト X-Ref Target - Figure 1-15
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
GLDJUDP
EGBLQWIBS
EGBFHOO
EGBDGGUBVSDFH
図 1‐15 : ブロックデザインピン
図 1-15 に示すように、ブロックデザインピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザイン
またはダイアグラムのネット (bd_net) を使用することで、その他のピン (bd_pin) またはポート (bd_port) に接続できま
す。
bd_cell および bd_net オブジェクトの bd_pins は、次のように取得できます。
get_bd_pins -of_objects [get_bd_cells clk_wiz_1]
また、次を使用すると、特定の bd_pin の bd_cell または bd_net を取得することもできます。
get_bd_cells -of [get_bd_pins */Reset]
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40
第 1 章 : Vivado の第一級オブジェクト
プロパティ
ブロックデザインピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わることがあります。次
の表には、 Vivado Design Suite で CLK タイプの bd_pin オブジェクトに割り当てられたプロパティの一部をその値の
例と共にリストしています。
Property
CLASS
CONFIG.ASSOCIATED_BUSIF
CONFIG.ASSOCIATED_RESET
CONFIG.CLK_DOMAIN
CONFIG.FREQ_HZ
CONFIG.PHASE
DIR
INTF
LEFT
LOCATION
NAME
PATH
RIGHT
TYPE
Type
string
string
string
string
string
string
string
string
string
string
string
string
string
string
Read-only
true
true
true
true
true
true
true
true
true
false
false
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
bd_pin
design_1_clk_wiz_1_0_clk_out1
100000000
0.0
O
FALSE
clk_out1
/clk_wiz_1/clk_out1
clk
bd_net オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_pins */*] 0]
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第 1 章 : Vivado の第一級オブジェクト
BD_PORT
説明
ブロックデザインポートは、特別なタイプの階層ピン (ダイアグラムの最上位のピン) です。ブロックデザインでは、
ポートは、 FPGA デザイン全体またはシステムレベルデザイン内外のブロックデザインまたはダイアグラムとの外
部接続との通信に使用される主なポートです。
関連オブジェクト X-Ref Target - Figure 1-16
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
GLDJUDP
EGBFHOO
EGBDGGUBVSDFH
図 1‐16 : ブロックデザインピン
ブロックデザインポート (bd_port オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ブロックデザ
インネット (bd_net) によって、ダイアグラムのブロックデザインセル (bd_cell) のピン (bd_pin) まで接続されます。
ダイアグラムの bd_ports、またはブロックデザインネットへ接続されるものは、次のように取得できます。
get_bd_ports -of_objects [get_bd_nets]
次を使用すると、 bd_port オブジェクトに接続されるインターフェイスネットを取得できます。
get_bd_nets -of_objects [get_bd_ports aux_reset_in]
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第 1 章 : Vivado の第一級オブジェクト
プロパティブロックデザインポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わることがあります。
次の表には、 Vivado Design Suite で RESET タイプの bd_port オブジェクトに割り当てられたプロパティの一部をその
値の例と共にリストしています。
Property
CLASS
CONFIG.POLARITY
DIR
INTF
LEFT
LOCATION
NAME
PATH
RIGHT
TYPE
Type
string
string
string
string
string
string
string
string
string
string
Read-only
true
false
true
true
false
false
false
true
false
true
Visible
true
true
true
true
true
true
true
true
true
true
Value
bd_port
ACTIVE_LOW
I
FALSE
130 560
aux_reset_in
/aux_reset_in
rst
bd_port オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_ports] 0]
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第 1 章 : Vivado の第一級オブジェクト
ハードウェアマネージャーオブジェクト
ハードウェアマネージャーは Vivado Design Suite の機能で、デバイスプログラマーまたはデバッグボードへ接続し
たり、プログラムされたハードウェアデバイスを実行したりできます。ハードウェアマネージャーを使用すると、デ
バイス上のデバッグロジックを実行して、現在の値を設定または取り出す信号にアクセスできるようになります。プ
ログラムされたデバイスのデバッグコアには、「HW_ILA」, 「HW_VIO」、「HW_AXI」, 「hw_sysmon」、「HW_SIO_IBERT」
コアなどがあります (図 1-17)。
X-Ref Target - Figure 1-17
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBD[L
KZBV\VPRQ
KZBLOD
KZBVLRBLEHUW
KZBYLR
KZBVLRBOLQN
KZBV\VPRQBUHJ
KZBSUREH
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
KZBD[LBW[Q
KZBLODBGDWD
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
図 1‐17 : ハードウェアマネージャーオブジェクトデバッグコアは、ザイリンクス IP カタログを使用して RTL デザインにインスタンシエートできます。 ILA の場合は、
ネットリストベースのデバッグフローを使用して合成済みネットリストに挿入できます。詳細は、『Vivado Design
Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 16] を参照してください。
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第 1 章 : Vivado の第一級オブジェクト
HW_AXI
説明 JTAG-to-AXI Master コア (ハードウェア AXI オブジェクト ) は、 AXI トランザクションを駆動し、ザイリンクス FPGA
デバイス (ハードウェアデバイスオブジェクト ) 上の AXI 信号を駆動する AXI マスターとして機能するカスタマイ
ズ可能な IP コアです。 AXI Master コアは、 AXI4 インターフェイスおよび AXI-Lite プロトコルをサポートします。
AXI データバスの幅は設定可能です。 AXI コアでは、 AXI4 インターコネクトを介してメモリにマップされた
AXI4-Lite または AXI4 スレーブを駆動できます。このコアは、マスターとしてインターコネクトに接続することも可
能です。
JTAG to AXI Master コアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。
JTAG-to-AXI コアの詳細は、『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174) [参照 20] を参照してください。
関連オブジェクト X-Ref Target - Figure 1-18
KZBFIJ
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWV
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
K
KZBSUREH
KZBVLRBJW
KZBV
ZBLODBGDWD
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
図 1‐18 : ハードウェア AXI オブジェクト AXI マスターコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。 AXI コアは、
get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite の
ハードウェアマネージャーで検索される AXI マスターコアオブジェクト (hw_axi) ではありませんが、関連はしてい
ます。
hw_axi コアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに
含まれます。 hw_device の hw_axi は次のように取得できます。
get_hw_axis -of [get_hw_devices]
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第 1 章 : Vivado の第一級オブジェクト
また、 hw_axi コアには関連する AXI トランザクションも含まれ、次のように取得できます。
get_hw_axi_txns -of [get_hw_axis]
プロパティ report_property コマンドを使用すると、 hw_axi コアに割り当てられたプロパティをレポートすることができます。詳
細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は hw_axi オブジェク
トに割り当てられたプロパティとその値の例です。
Property
CLASS
HW_CORE
NAME
PROTOCOL
STATUS.AXI_READ_BUSY
STATUS.AXI_READ_DONE
STATUS.AXI_WRITE_BUSY
STATUS.AXI_WRITE_DONE
STATUS.BRESP
STATUS.RRESP
Type
string
string
string
string
bool
bool
bool
bool
string
string
Read-only
true
true
true
true
true
true
true
true
true
true
Visible
true
false
true
true
true
true
true
true
true
true
Value
hw_axi
core_8
hw_axi_1
AXI4_Full
0
0
0
0
OKAY
OKAY
特定の hw_axi のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは
Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_axis] 0]
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第 1 章 : Vivado の第一級オブジェクト
HW_BITSTREAM
説明ハードウェアビットストリームオブジェクト (hw_bitstream) は、ビットストリームファイルから作成され、 Vivado
Design Suite のハードウェアマネージャー機能でハードウェアデバイスオブジェクト (hw_device) に関連付けられま
す。
ビットストリームファイルは、 write_bitstream コマンドを使用して配置配線済みデザインから作成されます。ハード
ウェアビットストリームオブジェクトは、 create_hw_bitstream コマンドを使用するとビットストリームファイルか
ら手動で作成されます。ハードウェアデバイスが program_hw_device コマンドでプログラムされる場合は、自動で作
成されます。
ハードウェアビットストリームオブジェクトは、デバイスの PROGRAM.HW_BITSTREAM プロパティを使用して指
定のハードウェアデバイスに関連付けられます。このプロパティは、 create_hw_bitstream コマンドにより自動的に設
定されます。 PROGRAM.FILE プロパティには、指定のビットストリームファイルのファイルパスも含まれます。
関連オブジェクト X-Ref Target - Figure 1-19
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
図 1‐19 : ハードウェアビットストリームオブジェクト hw_bitstream オブジェクトは PROGRAM.BITSTREAM プロパティを使用して hardware_device に関連付けられます。次
のように get_property コマンドを使用して hw_bitstream オブジェクトをクエリーすると、プロパティにオブジェクト
を戻すことができます。
get_property PROGRAM.HW_BITSTREAM [current_hw_device]
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第 1 章 : Vivado の第一級オブジェクト
プロパティ report_property コマンドを使用すると、ハードウェアビットストリームオブジェクトに割り当てられたプロパティを
レポートすることができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照して
ください。 hw_bitsream オブジェクトには次のようなプロパティが含まれます。
Property Type
Read-only Visible Value
CLASS
string true
true
hw_bitstream
DESIGN
string true
true
ks_counter2
DEVICE
string true
true
xc7k325t
NAME
string true
true
C:/Data/ks_counter2_k7/project_1/project_1.runs/impl_1/ks_counter2.bit
PART
string true
true
xc7k325tffg900-3
SIZE
string true
true
11443612
USERCODE string true
true
0XFFFFFFFF
hw_bitsream オブジェクトのプロパティをレポートするには、Vivado ロジック解析で get_property コマンドを使用して
hw_device の PROGRAM.HW_BITSTREAM プロパティで定義されたオブジェクトが戻されるようにします。次のコマ
ンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。
report_property -all [get_property PROGRAM.HW_BITSTREAM [current_hw_device]]
HW_CFGMEM
説明ザイリンクス FPGA をコンフィギュレーションするには、ハードウェアデバイスの内部メモリにデザイン特定のコ
ンフィギュレーションデータをビットストリームファイルの形で読み込みます。 hw_cfgmem では、 Vivado Design
Suite のハードウェアマネージャー機能でザイリンクス FPGA デバイスをコンフィギュレーションおよびブートする
ために使用されるフラッシュメモリデバイスが定義されます。
hw_cfgmem オブジェクトをプログラムするには、 create_hw_cfgmem コマンドを使用します。 create_hw_cfgmem オブ
ジェクトを作成し、ハードウェアデバイスに関連付けたら、 program_hw_cfgmem コマンドを使用してコンフィギュ
レーションメモリをビットストリームおよびその他のデータでプログラムできます。
関連オブジェクト X-Ref Target - Figure 1-20
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
図 1‐20 : ハードウェア CFGMEM オブジェクト Vivado プロパティリファレンス
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第 1 章 : Vivado の第一級オブジェクト
hw_cfgmem オブジェクトは、デバイスオブジェクトの PROGRAM.HW_CFGMEM プロパティを使用して指定のハー
ドウェアデバイスオブジェクトに関連付けられます。 hw_cfgmem オブジェクトを操作するには、 get_property コマン
ドを使用してハードウェアデバイスからオブジェクトを取得します。
get_property PROGRAM.HW_CFGMEM [current_hw_device]
プロパティ report_property コマンドを使用すると、 hw_cfgmem オブジェクトに割り当てられたプロパティをレポートすることが
できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。hw_cfgmem
オブジェクトには次のようなプロパティが含まれます。
Property
Type
CFGMEM_NAME
string
CFGMEM_PART
cfgmem_part
CLASS
string
NAME
string
PROGRAM.ADDRESS_RANGE string
PROGRAM.BIN_OFFSET
int
PROGRAM.BLANK_CHECK
bool
PROGRAM.BPI_RS_PINS
string
PROGRAM.CFG_PROGRAM
bool
PROGRAM.ERASE
bool
PROGRAM.FILE
string
C:/Data/Vivado_Debug/kc705_8led.mcs
PROGRAM.FILE_1
string
C:/Data/Vivado_Debug/kc705_8led.mcs
PROGRAM.FILE_2
string
PROGRAM.VERIFY
bool
PROGRAM.ZYNQ_FSBL
string
Read-only
true
false
true
false
false
false
false
false
false
false
false
Visible
true
true
true
true
true
true
true
true
true
true
true
false
true
false
false
false
true
true
true
Value
28f00ap30t-bpi-x16_0
28f00ap30t-bpi-x16
hw_cfgmem
28f00ap30t-bpi-x16_0
use_file
0
0
NONE
0
1
0
hw_cfgmem オブジェクトのプロパティをレポートするには、ハードウェアマネージャー機能が開いているときに、次
のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。
report_property -all [get_property PROGRAM.HW_CFGMEM [current_hw_device] ]
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第 1 章 : Vivado の第一級オブジェクト
HW_DEVICE
説明 Vivado Design Suite のハードウェアマネージャー機能内では、各ハードウェアターゲットにプログラムまたはデバッ
グ目的で使用するザイリンクス FPGA デバイスを 1 つまたは複数含めることができます。hw_device オブジェクトは、
開いたハードウェアターゲットの物理的パーツです。 current_hw_device コマンドでは、現在のデバイスが指定される
か、戻されます。
関連オブジェクト X-Ref Target - Figure 1-21
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZ
KZBVLRBVFD
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
図 1‐21 : ハードウェアデバイスオブジェクトハードウェアデバイスはハードウェアターゲットに関連付けられており、次のように hw_target オブジェクトのオブ
ジェクトとして取得できます。
get_hw_devices -of [get_hw_targets]
次を使用すると、ハードウェアデバイスオブジェクトにプログラムされるデバッグコアを取得できます。
get_hw_ilas -of [current_hw_device]
プロパティ hw_device オブジェクトのプロパティは、選択したターゲットパーツによって変わります。 report_property コマンド
を使用すると、hw_device オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado
Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
次は hw_device オブジェクトに割り当てられるプロパティとその値の例を示しています。
プロパティ
CLASS
タイプ
string
DID
string
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第 1 章 : Vivado の第一級オブジェクト
IDCODE
string
INDEX
int
IR_LENGTH
int
IS_SYSMON_SUPPORTED
bool
MASK
int
NAME
string
PART
string
PROBES.FILE
string
PROGRAM.FILE
string
PROGRAM.HW_BITSTREAM
hw_bitstream
PROGRAM.HW_CFGMEM
hw_cfgmem
PROGRAM.HW_CFGMEM_BITFILE
string
PROGRAM.HW_CFGMEM_TYPE
string
PROGRAM.IS_SUPPORTED
bool
PROGRAM.OPTIONS
string
REGISTER.BOOT_STATUS
string
REGISTER.BOOT_STATUS.BIT00_0_STATUS_VALID
string
REGISTER.BOOT_STATUS.BIT01_0_FALLBACK
string
REGISTER.BOOT_STATUS.BIT02_0_INTERNAL_PROG
string
REGISTER.BOOT_STATUS.BIT03_0_WATCHDOG_TIMEOUT_ERROR
string
REGISTER.BOOT_STATUS.BIT04_0_ID_ERROR
string
REGISTER.BOOT_STATUS.BIT05_0_CRC_ERROR
string
REGISTER.BOOT_STATUS.BIT06_0_WRAP_ERROR
string
REGISTER.BOOT_STATUS.BIT07_RESERVED
string
REGISTER.BOOT_STATUS.BIT08_1_STATUS_VALID
string
REGISTER.BOOT_STATUS.BIT09_1_FALLBACK
string
REGISTER.BOOT_STATUS.BIT10_1_INTERNAL_PROG
string
REGISTER.BOOT_STATUS.BIT11_1_WATCHDOG_TIMEOUT_ERROR
string
REGISTER.BOOT_STATUS.BIT12_1_ID_ERROR
string
REGISTER.BOOT_STATUS.BIT13_1_CRC_ERROR
string
REGISTER.BOOT_STATUS.BIT14_1_WRAP_ERROR
string
REGISTER.BOOT_STATUS.BIT15_RESERVED
string
REGISTER.CONFIG_STATUS
string
REGISTER.CONFIG_STATUS.BIT00_CRC_ERROR
string
REGISTER.CONFIG_STATUS.BIT01_DECRYPTOR_ENABLE
string
REGISTER.CONFIG_STATUS.BIT02_PLL_LOCK_STATUS
string
REGISTER.CONFIG_STATUS.BIT03_DCI_MATCH_STATUS
string
REGISTER.CONFIG_STATUS.BIT04_END_OF_STARTUP_(EOS)_STATUS
string
REGISTER.CONFIG_STATUS.BIT05_GTS_CFG_B_STATUS
string
REGISTER.CONFIG_STATUS.BIT06_GWE_STATUS
string
REGISTER.CONFIG_STATUS.BIT07_GHIGH_STATUS
string
REGISTER.CONFIG_STATUS.BIT08_MODE_PIN_M[0]
string
REGISTER.CONFIG_STATUS.BIT09_MODE_PIN_M[1]
string
REGISTER.CONFIG_STATUS.BIT10_MODE_PIN_M[2]
string
REGISTER.CONFIG_STATUS.BIT11_INIT_B_INTERNAL_SIGNAL_STATUS
string
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第 1 章 : Vivado の第一級オブジェクト
REGISTER.CONFIG_STATUS.BIT12_INIT_B_PIN
string
REGISTER.CONFIG_STATUS.BIT13_DONE_INTERNAL_SIGNAL_STATUS
string
REGISTER.CONFIG_STATUS.BIT14_DONE_PIN
string
REGISTER.CONFIG_STATUS.BIT15_IDCODE_ERROR
string
REGISTER.CONFIG_STATUS.BIT16_SECURITY_ERROR
string
REGISTER.CONFIG_STATUS.BIT17_SYSTEM_MONITOR_OVER-TEMP_ALARM_S
TATUS
REGISTER.CONFIG_STATUS.BIT18_CFG_STARTUP_STATE_MACHINE_PHASE
string
string
REGISTER.CONFIG_STATUS.BIT21_RESERVED
string
REGISTER.CONFIG_STATUS.BIT25_CFG_BUS_WIDTH_DETECTION
string
REGISTER.CONFIG_STATUS.BIT27_HMAC_ERROR
string
REGISTER.CONFIG_STATUS.BIT28_PUDC_B_PIN
string
REGISTER.CONFIG_STATUS.BIT29_BAD_PACKET_ERROR
string
REGISTER.CONFIG_STATUS.BIT30_CFGBVS_PIN
string
REGISTER.CONFIG_STATUS.BIT31_RESERVED
string
REGISTER.IR
string
REGISTER.IR.BIT0_ALWAYS_ONE
string
REGISTER.IR.BIT1_ALWAYS_ZERO
string
REGISTER.IR.BIT2_ISC_DONE
string
REGISTER.IR.BIT3_ISC_ENABLED
string
REGISTER.IR.BIT4_INIT_COMPLETE
string
REGISTER.IR.BIT5_DONE
string
REGISTER.USERCODE
string
SET_UNKNOWN_DEVICE
bool
USER_CHAIN_COUNT
string
hw_device のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [lindex [get_hw_devices] 0]
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第 1 章 : Vivado の第一級オブジェクト
HW_ILA
説明 Integrated Logic Analyzer (ILA) デバッグコアを使用すると、コアのデバッグプローブを介してインプリメントされた
デザインの信号のインシステムモニタリングを実行できます。 ILA コアは、特定のハードウェアイベントがリアル
タイムでトリガーされて、システム速度でプローブのデータがキャプチャされるようにコンフィギュレーションでき
ます。
ILA デバッグコアをデザインに追加するには、 IP カタログから ILA コアを RTL デザインにインスタンシエートする
か、 create_debug_core コマンドを使用して合成済みネットリストに ILA コアを追加します。 ILA デバッグコアのデザ
インへの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を参照し
てください。
デザインからビットストリームを生成し、 program_hw_devices コマンドを使用してデバイスをプログラムすると、
get_hw_ilas コマンドを使用してハードウェアマネージャーからデザインに含まれる ILA デバッグコアにアクセスで
きます。デザインの ILA デバッグコアに割り当てられているデバッグプローブは、 get_hw_probes コマンドを使用し
て取得できます。
関連オブジェクト X-Ref Target - Figure 1-22
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVF
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBSUREH
KZBVLRBJW
KZBVLRBSOO
KZBLODBGDWD
K
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
図 1‐22 : ハードウェア ILA オブジェクト ILA デバッグコアは、 RTL ソースファイルまたは create_debug_core コマンドでデザインに追加できます。デバッグ
コアは、get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design
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53
第 1 章 : Vivado の第一級オブジェクト
Suite のハードウェアマネージャーに含まれる ILA デバッグオブジェクト (hw_ila) ではありませんが、関連はしてい
ます。
ハードウェア ILA デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェ
アマネージャーに含まれます。 hw_device の hw_ila は次のように取得できます。
get_hw_ilas -of [current_hw_device]
ハードウェアプローブのようなハードウェア ILA デバッグコアと関連するオブジェクトとコアからキャプチャされ
たデータサンプルもあります。 ILA デバッグコアに関連するオブジェクトは、次のように取得できます。
get_hw_ila_datas -of_objects [get_hw_ilas hw_ila_2]
プロパティ report_property コマンドを使用すると、特定の hw_ila に割り当てられた実際のプロパティをレポートすることができ
ます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
次は hw_ila オブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
CONTROL.CAPTURE_CONDITION
CONTROL.CAPTURE_MODE
CONTROL.DATA_DEPTH
CONTROL.IS_ILA_TO_DRIVE_TRIG_OUT_ENABLED
CONTROL.IS_TRIG_IN_TO_DRIVE_TRIG_OUT_ENABLED
CONTROL.IS_TRIG_IN_TO_ILA_ENABLED
CONTROL.TRIGGER_CONDITION
CONTROL.TRIGGER_MODE
CONTROL.TRIGGER_POSITION
CONTROL.TRIG_OUT_MODE
CONTROL.TSM_FILE
CONTROL.WINDOW_COUNT
CORE_REFRESH_RATE_MS
HW_CORE
INSTANCE_NAME
NAME
STATIC.IS_ADVANCED_TRIGGER_MODE_SUPPORTED
STATIC.IS_BASIC_CAPTURE_MODE_SUPPORTED
STATIC.IS_TRIG_IN_SUPPORTED
STATIC.IS_TRIG_OUT_SUPPORTED
STATIC.MAX_DATA_DEPTH
STATIC.TSM_COUNTER_0_WIDTH
STATIC.TSM_COUNTER_1_WIDTH
STATIC.TSM_COUNTER_2_WIDTH
STATIC.TSM_COUNTER_3_WIDTH
STATUS.CORE_STATUS
STATUS.DATA_DEPTH
STATUS.IS_TRIGGER_AT_STARTUP
STATUS.SAMPLE_COUNT
STATUS.TRIGGER_POSITION
STATUS.TSM_FLAG0
STATUS.TSM_FLAG1
STATUS.TSM_FLAG2
STATUS.TSM_FLAG3
STATUS.TSM_STATE
STATUS.WINDOW_COUNT
TRIGGER_START_TIME_SECONDS
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Type
string
enum
enum
int
bool
bool
bool
string
enum
int
enum
string
int
int
string
string
string
bool
bool
bool
bool
int
int
int
int
int
string
int
bool
int
int
bool
bool
bool
bool
int
int
string
Read-only
true
false
false
false
true
true
true
false
false
false
true
false
false
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
hw_ila
AND
ALWAYS
1024
0
0
0
AND
BASIC_ONLY
0
DISABLED
1
500
core_1
u_ila_0
hw_ila_1
1
1
0
0
1024
15
15
15
15
IDLE
2147483647
0
0
2147483647
1
1
1
1
0
2147483647
54
第 1 章 : Vivado の第一級オブジェクト
TRIGGER_STOP_TIME_SECONDS
string
true
true
特定の HW_ILA のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_ilas] 0]
HW_ILA_DATA
説明ハードウェア ILA データオブジェクトは、現在のハードウェアデバイスにプログラムされた ILA デバッグコアで
キャプチャされたデータリポジトリです。 hw_ila_data オブジェクトは、 upload_hw_ila_data コマンドによる FPGA デ
バイス (hw_device）上の ILA デバッグコア (hw_ila) からのデータをキャプチャするプロセスで作成されます。
また、 read_hw_ila_data コマンドでディスクから ILA データファイルを読み込んだときにも作成されます。
hw_ila_data オブジェクトは、display_hw_ila_data コマンドを使用して Vivado ロジック解析機能の波形ウィンドウに表
示でき、 write_hw_ila_data コマンドを使用してディスクに保存できます。
関連オブジェクト 53 ページの図 1-22 に示すように、ハードウェア ILA データオブジェクトはハードウェアデバイスにプログラムされ
た ILA デバッグコアに関連しています。データオブジェクトは次のように取得できます。
get_hw_ila_datas -of_objects [get_hw_ilas]
プロパティ report_property コマンドを使用すると、 hw_ila_data オブジェクトに割り当てられたプロパティをレポートすることが
できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。プロパティ
は、次のとおりです。
Property
CLASS
HW_ILA
NAME
TIMESTAMP
Type
string
string
string
string
Read-only
true
true
true
true
Visible
true
true
true
true
Value
hw_ila_data
hw_ila_1
hw_ila_data_1
Sat Mar 08 11:05:49 2014
hw_ila_data オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl
シェルまたは Tcl コンソールに貼り付けます。
report_property
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
-all [lindex [get_hw_ila_datas] 0]
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第 1 章 : Vivado の第一級オブジェクト
HW_PROBE
説明ハードウェアプローブオブジェクト (hw_probe) は、デザイン内の信号へのアクセスに使用され、信号の値を監視お
よび駆動し、 FPGA デバイスのハードウェアイベントをトラックします。ハードウェアプローブは、 ILA および VIO
デバッグコアの両方に追加できます。
デバッグプローブは、コアと一緒に RTL デザインソースの ILA デバッグコアに追加するか、合成済みネットリスト
デザインの ILA コアに追加でき (create_debug_probe コマンドを使用)、その後 connect_debug_probe コマンドを使用し
てデザインの信号に接続できます。
RTL デザインで VIO デバッグコアにプローブを追加できるのは、IP カタログから IP コアをカスタマイズまたは再カ
スタマイズする際に信号がそのコアに接続されている場合のみです。デザインへの ILA および VIO デバッグコアと
信号プローブの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) を
参照してください。
デバッグコアとプローブは write_debug_probes コマンドを使用してプローブファイル (.ltx) に記述し、ハードウェア
デバイスオブジェクトの PROBES.FILE および PROGRAM.FILE プロパティを使用してビットストリームファイルと
共にハードウェアデバイスに関連付けます。ハードウェアデバイスにこの情報をプログラムするには、
program_hw_devices コマンドを使用します。
関連オブジェクト X-Ref Target - Figure 1-23
KZBLOD
KZBYLR
KZBD
KZBSUREH
KZBLODBGDWD
KZBD[LB
図 1‐23 : ハードウェアプローブオブジェクトハードウェアプローブオブジェクトは、開いたハードウェアターゲットでハードウェアデバイスにプログラムされ
た ILA および VIO デバッグコアに関連付けられています。これらのデバッグコアオブジェクトに関連する hw_probe
オブジェクトは、次のように取得できます。
get_hw_probes -of [get_hw_ilas hw_ila_2]
get_hw_probes -of [get_hw_vios]
Vivado プロパティリファレンス
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56
第 1 章 : Vivado の第一級オブジェクト
プロパティデバッグプローブには、 ILA、 VIO_INPUT、および VIO_OUTPUT の 3 つのタイプがあります。 hw_probe オブジェク
トに割り当てられるプロパティは、プローブのタイプによって異なります。 report_property コマンドを使用すると、
hw_probe オブジェクトに割り当てられたプロパティをレポートすることができます。詳細は、『Vivado Design Suite Tcl
コマンドリファレンスガイド』 (UG835) を参照してください。次は、 ILA タイプの hw_probe オブジェクトに割り当
てられたプロパティとその値の例を示しています。
Property
CAPTURE_COMPARE_VALUE
CLASS
COMPARATOR_COUNT
COMPARE_VALUE.0
CORE_LOCATION
DISPLAY_HINT
DISPLAY_VISIBILITY
HW_ILA
NAME
PROBE_PORT
PROBE_PORT_BITS
PROBE_PORT_BIT_COUNT
TRIGGER_COMPARE_VALUE
TYPE
Type
string
string
int
string
string
string
string
string
string
int
int
int
string
string
Read-only
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Visible
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Value
eq2'hX
hw_probe
4
eq2'hX
1:0
hw_ila_1
GPIO_BUTTONS_dly
3
0
2
eq2'hX
ila
特定の hw_probe オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の
Tcl シェルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_probes -filter {TYPE == ila}] 0]
report_property -all [lindex [get_hw_probes -filter {TYPE == vio_input}] 0]
report_property -all [lindex [get_hw_probes -filter {TYPE == vio_output}] 0]
HW_SERVER
説明ハードウェアサーバーは、FPGA デザインをプログラムおよびデバッグするために使用する 1 つまたは複数のザイリ
ンクス FPGA デバイスで構成された JTAG チェーンを含むハードウェアボードハードウェアターゲットへの接続を
制御します。
open_hw コマンドでハードウェアマネージャーを開いたら、 connect_hw_server コマンドを使用してハードウェア
サーバーにローカルまたはリモートのいずれかで接続できます。これにより、 hw_server アプリケーションが起動さ
れ、 hw_server オブジェクトが作成されます。
関連オブジェクト 44 ページの図 1-17 に示すように、ハードウェアサーバーは、ハードウェアマネージャーの先端のオブジェクトで、
ハードウェアターゲットへの接続を管理します。 hw_server に関するオブジェクトは、次のように取得できます。
get_hw_targets -of [get_hw_servers]
Vivado プロパティリファレンス
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第 1 章 : Vivado の第一級オブジェクト
プロパティ report_property コマンドを使用すると、 hw_server オブジェクトに割り当てられたプロパティをレポートすることがで
きます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_target
オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
CLASS
HOST
NAME
PASSWORD
PORT
SID
VERSION
Type
string
string
string
string
string
string
string
Read-only
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
Value
hw_server
localhost
localhost
60001
TCP:xcoatslab-1:3121
20
hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [get_hw_servers]
HW_SIO_GT
説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ
トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の
検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化できる
ようにします。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガ
イド』 (PG132) を参照してください。
IBERT デバッグコアを使用すると、 GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP)
ポートを介して GT トランスミッターとレシーバーを設定および調整できます。これにより、 GT のプロパティ設定
を変更したり、ポート上の値を制御するレジスタを変更できます。
Vivado プロパティリファレンス
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58
第 1 章 : Vivado の第一級オブジェクト
関連オブジェクト X-Ref Target - Figure 1-24
KZBVLRBVFDQ
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBVLRBJW
KZBVLRBOLQNJURXS
KZBVLRBSOO
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
図 1‐24 : hw_sio_gt オブジェクト hw_sio_gt オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、
hw_sio_rx、または hw_sio_link オブジェクトに接続されます。これらのオブジェクトに関連付けられた GT オブジェ
クトは、次のように取得できます。
get_hw_sio_gts -of_objects [get_hw_sio_links]
次を使用すると、 hw_sio_gt オブジェクトに関連付けられたオブジェクトを取得することもできます。
get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_gt に割り当てられた実際のプロパティをレポートすることがで
きます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
次は hw_sio_gt オブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
CPLLREFCLKSEL
CPLL_FBDIV
CPLL_FBDIV_45
CPLL_REFCLK_DIV
DISPLAY_NAME
DRP.ALIGN_COMMA_DOUBLE
DRP.ALIGN_COMMA_ENABLE
DRP.ALIGN_COMMA_WORD
DRP.ALIGN_MCOMMA_DET
DRP.ALIGN_MCOMMA_VALUE
DRP.ALIGN_PCOMMA_DET
DRP.ALIGN_PCOMMA_VALUE
DRP.CBCC_DATA_SOURCE_SEL
DRP.CHAN_BOND_KEEP_ALIGN
Vivado プロパティリファレンス
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Type
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enum
enum
enum
enum
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japan.xilinx.com
Read-only
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Visible
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true
true
true
true
true
true
true
true
true
true
true
Value
hw_sio_gt
GTREFCLK0
1
4
1
MGT_X0Y8
0
07F
1
1
283
1
17C
1
0
59
第 1 章 : Vivado の第一級オブジェクト
DRP.CHAN_BOND_MAX_SKEW
DRP.CHAN_BOND_SEQ_1_1
DRP.CHAN_BOND_SEQ_1_2
DRP.CHAN_BOND_SEQ_1_3
DRP.CHAN_BOND_SEQ_1_4
DRP.CHAN_BOND_SEQ_1_ENABLE
DRP.CHAN_BOND_SEQ_2_1
DRP.CHAN_BOND_SEQ_2_2
DRP.CHAN_BOND_SEQ_2_3
DRP.CHAN_BOND_SEQ_2_4
DRP.CHAN_BOND_SEQ_2_ENABLE
DRP.CHAN_BOND_SEQ_2_USE
DRP.CHAN_BOND_SEQ_LEN
DRP.CLK_CORRECT_USE
DRP.CLK_COR_KEEP_IDLE
DRP.CLK_COR_MAX_LAT
DRP.CLK_COR_MIN_LAT
DRP.CLK_COR_PRECEDENCE
DRP.CLK_COR_REPEAT_WAIT
DRP.CLK_COR_SEQ_1_1
DRP.CLK_COR_SEQ_1_2
DRP.CLK_COR_SEQ_1_3
DRP.CLK_COR_SEQ_1_4
DRP.CLK_COR_SEQ_1_ENABLE
DRP.CLK_COR_SEQ_2_1
DRP.CLK_COR_SEQ_2_2
DRP.CLK_COR_SEQ_2_3
DRP.CLK_COR_SEQ_2_4
DRP.CLK_COR_SEQ_2_ENABLE
DRP.CLK_COR_SEQ_2_USE
DRP.CLK_COR_SEQ_LEN
DRP.CPLL_CFG
DRP.CPLL_FBDIV
DRP.CPLL_FBDIV_45
DRP.CPLL_INIT_CFG
DRP.CPLL_LOCK_CFG
DRP.CPLL_REFCLK_DIV
DRP.DEC_MCOMMA_DETECT
DRP.DEC_PCOMMA_DETECT
DRP.DEC_VALID_COMMA_ONLY
DRP.DMONITOR_CFG
DRP.ES_CONTROL
DRP.ES_CONTROL_STATUS
DRP.ES_ERRDET_EN
DRP.ES_ERROR_COUNT
DRP.ES_EYE_SCAN_EN
DRP.ES_HORZ_OFFSET
DRP.ES_PMA_CFG
DRP.ES_PRESCALE
DRP.ES_QUALIFIER
DRP.ES_QUAL_MASK
DRP.ES_RDATA
DRP.ES_SAMPLE_COUNT
DRP.ES_SDATA
DRP.ES_SDATA_MASK
DRP.ES_UT_SIGN
DRP.ES_VERT_OFFSET
DRP.FTS_DESKEW_SEQ_ENABLE
DRP.FTS_LANE_DESKEW_CFG
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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100
100
F
100
100
100
100
F
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0
0
0
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0F
1
00
11C
100
100
100
F
100
100
100
100
F
0
0
BC07DC
10
0
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01C0
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0
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1
000
000
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00000000000000000000
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0000
00000000000000000000
00000000000000000000
0
000
F
F
60
第 1 章 : Vivado の第一級オブジェクト
DRP.FTS_LANE_DESKEW_EN
DRP.GEARBOX_MODE
DRP.OUTREFCLK_SEL_INV
DRP.PCS_PCIE_EN
DRP.PCS_RSVD_ATTR
DRP.PD_TRANS_TIME_FROM_P2
DRP.PD_TRANS_TIME_NONE_P2
DRP.PD_TRANS_TIME_TO_P2
DRP.PMA_RSV
DRP.PMA_RSV2
DRP.PMA_RSV2_BIT4
DRP.PMA_RSV3
DRP.PMA_RSV4
DRP.RXBUFRESET_TIME
DRP.RXBUF_ADDR_MODE
DRP.RXBUF_EIDLE_HI_CNT
DRP.RXBUF_EIDLE_LO_CNT
DRP.RXBUF_EN
DRP.RXBUF_RESET_ON_CB_CHANGE
DRP.RXBUF_RESET_ON_COMMAALIGN
DRP.RXBUF_RESET_ON_EIDLE
DRP.RXBUF_RESET_ON_RATE_CHANGE
DRP.RXBUF_THRESH_OVFLW
DRP.RXBUF_THRESH_OVRD
DRP.RXBUF_THRESH_UNDFLW
DRP.RXCDRFREQRESET_TIME
DRP.RXCDRPHRESET_TIME
DRP.RXCDR_CFG
DRP.RXCDR_FR_RESET_ON_EIDLE
DRP.RXCDR_HOLD_DURING_EIDLE
DRP.RXCDR_LOCK_CFG
DRP.RXCDR_PH_RESET_ON_EIDLE
DRP.RXDFELPMRESET_TIME
DRP.RXDLY_CFG
DRP.RXDLY_LCFG
DRP.RXDLY_TAP_CFG
DRP.RXGEARBOX_EN
DRP.RXISCANRESET_TIME
DRP.RXLPM_HF_CFG
DRP.RXLPM_LF_CFG
DRP.RXOOB_CFG
DRP.RXOUT_DIV
DRP.RXPCSRESET_TIME
DRP.RXPHDLY_CFG
DRP.RXPH_CFG
DRP.RXPH_MONITOR_SEL
DRP.RXPMARESET_TIME
DRP.RXPRBS_ERR_LOOPBACK
DRP.RXSLIDE_AUTO_WAIT
DRP.RXSLIDE_MODE
DRP.RX_BIAS_CFG
DRP.RX_BUFFER_CFG
DRP.RX_CLK25_DIV
DRP.RX_CLKMUX_PD
DRP.RX_CM_SEL
DRP.RX_CM_TRIM
DRP.RX_DATA_WIDTH
DRP.RX_DDI_SEL
DRP.RX_DEBUG_CFG
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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3C
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01
1
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1
1
0
0
1
3D
0
04
01
01
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0
0
15
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0F
001F
030
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0
01
00F0
00F0
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0
01
084020
000000
00
03
0
7
0
004
00
04
1
3
4
5
00
000
61
第 1 章 : Vivado の第一級オブジェクト
DRP.RX_DEFER_RESET_BUF_EN
DRP.RX_DFE_CTLE_STAGE1
DRP.RX_DFE_CTLE_STAGE2
DRP.RX_DFE_CTLE_STAGE3
DRP.RX_DFE_GAIN_CFG
DRP.RX_DFE_H2_CFG
DRP.RX_DFE_H3_CFG
DRP.RX_DFE_H4_CFG
DRP.RX_DFE_H5_CFG
DRP.RX_DFE_KL_CFG
DRP.RX_DFE_KL_CFG2
DRP.RX_DFE_LPM_CFG
DRP.RX_DFE_LPM_HOLD_DURING_EIDLE
DRP.RX_DFE_UT_CFG
DRP.RX_DFE_VP_CFG
DRP.RX_DFE_XYD_CFG
DRP.RX_DISPERR_SEQ_MATCH
DRP.RX_INT_DATAWIDTH
DRP.RX_OS_CFG
DRP.RX_SIG_VALID_DLY
DRP.RX_XCLK_SEL
DRP.SAS_MAX_COM
DRP.SAS_MIN_COM
DRP.SATA_BURST_SEQ_LEN
DRP.SATA_BURST_VAL
DRP.SATA_CPLL_CFG
DRP.SATA_EIDLE_VAL
DRP.SATA_MAX_BURST
DRP.SATA_MAX_INIT
DRP.SATA_MAX_WAKE
DRP.SATA_MIN_BURST
DRP.SATA_MIN_INIT
DRP.SATA_MIN_WAKE
DRP.SHOW_REALIGN_COMMA
DRP.TERM_RCAL_CFG
DRP.TERM_RCAL_OVRD
DRP.TRANS_TIME_RATE
DRP.TST_RSV
DRP.TXBUF_EN
DRP.TXBUF_RESET_ON_RATE_CHANGE
DRP.TXDLY_CFG
DRP.TXDLY_LCFG
DRP.TXDLY_TAP_CFG
DRP.TXGEARBOX_EN
DRP.TXOUT_DIV
DRP.TXPCSRESET_TIME
DRP.TXPHDLY_CFG
DRP.TXPH_CFG
DRP.TXPH_MONITOR_SEL
DRP.TXPMARESET_TIME
DRP.TX_CLK25_DIV
DRP.TX_CLKMUX_PD
DRP.TX_DATA_WIDTH
DRP.TX_DEEMPH0
DRP.TX_DEEMPH1
DRP.TX_DRIVE_MODE
DRP.TX_EIDLE_ASSERT_DELAY
DRP.TX_EIDLE_DEASSERT_DELAY
DRP.TX_INT_DATAWIDTH
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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000
040
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0E0
00FE
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0954
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11E00
03F03
0000
1
1
0080
09
0
40
24
F
4
0
4
08
15
07
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04
1
10
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00000000
1
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001F
030
0000
0
0
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62
第 1 章 : Vivado の第一級オブジェクト
DRP.TX_LOOPBACK_DRIVE_HIZ
DRP.TX_MAINCURSOR_SEL
DRP.TX_MARGIN_FULL_0
DRP.TX_MARGIN_FULL_1
DRP.TX_MARGIN_FULL_2
DRP.TX_MARGIN_FULL_3
DRP.TX_MARGIN_FULL_4
DRP.TX_MARGIN_LOW_0
DRP.TX_MARGIN_LOW_1
DRP.TX_MARGIN_LOW_2
DRP.TX_MARGIN_LOW_3
DRP.TX_MARGIN_LOW_4
DRP.TX_PREDRIVER_MODE
DRP.TX_QPI_STATUS_EN
DRP.TX_RXDETECT_CFG
DRP.TX_RXDETECT_REF
DRP.TX_XCLK_SEL
DRP.UCODEER_CLR
ES_HORZ_MIN_MAX
GT_TYPE
LINE_RATE
LOGIC.DEBUG_CLOCKS
LOGIC.ERRBIT_COUNT
LOGIC.ERR_INJECT_CTRL
LOGIC.FRAME_LEN
LOGIC.GT_SOURCES_SYSCLK
LOGIC.IDLE_DETECTED
LOGIC.IFG_LEN
LOGIC.LINK
LOGIC.MAX_LINERATE
LOGIC.MAX_REFCLK_FREQ
LOGIC.MGT_COORDINATE
LOGIC.MGT_ERRCNT_RESET_CTRL
LOGIC.MGT_ERRCNT_RESET_STAT
LOGIC.MGT_NUMBER
LOGIC.MGT_RESET_CTRL
LOGIC.MGT_RESET_STAT
LOGIC.PROTOCOL_ENUM
LOGIC.RXPAT_ID
LOGIC.RXRECCLK_FREQ_CNT
LOGIC.RXRECCLK_FREQ_TUNE
LOGIC.RXUSRCLK2_FREQ_CNT
LOGIC.RXUSRCLK2_FREQ_TUNE
LOGIC.RXUSRCLK_FREQ_CNT
LOGIC.RXUSRCLK_FREQ_TUNE
LOGIC.RXWORD_COUNT
LOGIC.RX_DCM_LOCK
LOGIC.RX_DCM_RESET_CTRL
LOGIC.RX_DCM_RESET_STAT
LOGIC.RX_FRAMED
LOGIC.SILICON_VERSION
LOGIC.TIMER
LOGIC.TXOUTCLK_FREQ_CNT
LOGIC.TXOUTCLK_FREQ_TUNE
LOGIC.TXPAT_ID
LOGIC.TXUSRCLK2_FREQ_CNT
LOGIC.TXUSRCLK2_FREQ_TUNE
LOGIC.TXUSRCLK_FREQ_CNT
LOGIC.TXUSRCLK_FREQ_TUNE
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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63
第 1 章 : Vivado の第一級オブジェクト
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Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
japan.xilinx.com
64
第 1 章 : Vivado の第一級オブジェクト
PORT.RXCHBONDSLAVE
PORT.RXCLKCORCNT
PORT.RXCOMINITDET
PORT.RXCOMMADET
PORT.RXCOMMADETEN
PORT.RXCOMSASDET
PORT.RXCOMWAKEDET
PORT.RXDATAVALID
PORT.RXDDIEN
PORT.RXDFEAGCHOLD
PORT.RXDFEAGCOVRDEN
PORT.RXDFECM1EN
PORT.RXDFELFHOLD
PORT.RXDFELFOVRDEN
PORT.RXDFELPMRESET
PORT.RXDFETAP2HOLD
PORT.RXDFETAP2OVRDEN
PORT.RXDFETAP3HOLD
PORT.RXDFETAP3OVRDEN
PORT.RXDFETAP4HOLD
PORT.RXDFETAP4OVRDEN
PORT.RXDFETAP5HOLD
PORT.RXDFETAP5OVRDEN
PORT.RXDFEUTHOLD
PORT.RXDFEUTOVRDEN
PORT.RXDFEVPHOLD
PORT.RXDFEVPOVRDEN
PORT.RXDFEVSEN
PORT.RXDFEXYDEN
PORT.RXDFEXYDHOLD
PORT.RXDFEXYDOVRDEN
PORT.RXDISPERR
PORT.RXDLYBYPASS
PORT.RXDLYEN
PORT.RXDLYOVRDEN
PORT.RXDLYSRESET
PORT.RXDLYSRESETDONE
PORT.RXELECIDLE
PORT.RXELECIDLEMODE
PORT.RXGEARBOXSLIP
PORT.RXHEADER
PORT.RXHEADERVALID
PORT.RXLPMEN
PORT.RXLPMHFHOLD
PORT.RXLPMHFOVRDEN
PORT.RXLPMLFHOLD
PORT.RXLPMLFKLOVRDEN
PORT.RXMCOMMAALIGNEN
PORT.RXMONITOROUT
PORT.RXMONITORSEL
PORT.RXNOTINTABLE
PORT.RXOOBRESET
PORT.RXOSHOLD
PORT.RXOSOVRDEN
PORT.RXOUTCLKFABRIC
PORT.RXOUTCLKPCS
PORT.RXOUTCLKSEL
PORT.RXPCOMMAALIGNEN
PORT.RXPCSRESET
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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65
第 1 章 : Vivado の第一級オブジェクト
PORT.RXPD
PORT.RXPHALIGN
PORT.RXPHALIGNDONE
PORT.RXPHALIGNEN
PORT.RXPHDLYPD
PORT.RXPHDLYRESET
PORT.RXPHMONITOR
PORT.RXPHOVRDEN
PORT.RXPHSLIPMONITOR
PORT.RXPMARESET
PORT.RXPOLARITY
PORT.RXPRBSCNTRESET
PORT.RXPRBSERR
PORT.RXPRBSSEL
PORT.RXQPIEN
PORT.RXQPISENN
PORT.RXQPISENP
PORT.RXRATE
PORT.RXRATEDONE
PORT.RXRESETDONE
PORT.RXSLIDE
PORT.RXSTARTOFSEQ
PORT.RXSTATUS
PORT.RXSYSCLKSEL
PORT.RXUSERRDY
PORT.RXVALID
PORT.SETERRSTATUS
PORT.TSTIN
PORT.TSTOUT
PORT.TX8B10BBYPASS
PORT.TX8B10BEN
PORT.TXBUFDIFFCTRL
PORT.TXBUFSTATUS
PORT.TXCHARDISPMODE
PORT.TXCHARDISPVAL
PORT.TXCHARISK
PORT.TXCOMFINISH
PORT.TXCOMINIT
PORT.TXCOMSAS
PORT.TXCOMWAKE
PORT.TXDEEMPH
PORT.TXDETECTRX
PORT.TXDIFFCTRL
PORT.TXDIFFPD
PORT.TXDLYBYPASS
PORT.TXDLYEN
PORT.TXDLYHOLD
PORT.TXDLYOVRDEN
PORT.TXDLYSRESET
PORT.TXDLYSRESETDONE
PORT.TXDLYUPDOWN
PORT.TXELECIDLE
PORT.TXGEARBOXREADY
PORT.TXHEADER
PORT.TXINHIBIT
PORT.TXMAINCURSOR
PORT.TXMARGIN
PORT.TXOUTCLKFABRIC
PORT.TXOUTCLKPCS
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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66
第 1 章 : Vivado の第一級オブジェクト
PORT.TXOUTCLKSEL
PORT.TXPCSRESET
PORT.TXPD
PORT.TXPDELECIDLEMODE
PORT.TXPHALIGN
PORT.TXPHALIGNDONE
PORT.TXPHALIGNEN
PORT.TXPHDLYPD
PORT.TXPHDLYRESET
PORT.TXPHDLYTSTCLK
PORT.TXPHINIT
PORT.TXPHINITDONE
PORT.TXPHOVRDEN
PORT.TXPISOPD
PORT.TXPMARESET
PORT.TXPOLARITY
PORT.TXPOSTCURSOR
PORT.TXPOSTCURSORINV
PORT.TXPRBSFORCEERR
PORT.TXPRBSSEL
PORT.TXPRECURSOR
PORT.TXPRECURSORINV
PORT.TXQPIBIASEN
PORT.TXQPISENN
PORT.TXQPISENP
PORT.TXQPISTRONGPDOWN
PORT.TXQPIWEAKPUP
PORT.TXRATE
PORT.TXRATEDONE
PORT.TXRESETDONE
PORT.TXSEQUENCE
PORT.TXSTARTSEQ
PORT.TXSWING
PORT.TXSYSCLKSEL
PORT.TXUSERRDY
RXDFEENABLED
RXOUTCLKSEL
RXOUT_DIV
RXPLL
RXRATE
RXTERM
RXTERMMODE
RXUSRCLK2_FREQ
RXUSRCLK_FREQ
RX_BER
RX_DATA_WIDTH
RX_DFE_CTLE
RX_INTERNAL_DATAPATH
RX_PATTERN
RX_RECEIVED_BIT_COUNT
STATUS
SYSCLK_FREQ
TXDIFFSWING
TXOUTCLKSEL
TXOUT_DIV
TXPLL
TXPOST
TXPRE
TXRATE
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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Use RX_OUT_DIV
900 mV
Programmable
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0.048828
inf
40
4-byte
PRBS 7-bit
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NO LINK
100.000000
1.018 V (1100)
TXOUTCLKPMA
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QPLL
0.68 dB (00011)
1.67 dB (00111)
Use TXOUT_DIV
67
第 1 章 : Vivado の第一級オブジェクト
TXUSRCLK2_FREQ
TXUSRCLK_FREQ
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TX_INTERNAL_DATAPATH
TX_PATTERN
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enum
enum
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PRBS 7-bit
hw_sio_gt オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gts] 0]
HW_SIO_GTGROUP
説明 GT グループはハードウェアデバイス上の GT IO バンクに関連しているので、使用可能な GT ピンおよびバンクは
ターゲットのザイリンクス FPGA によって決まります。たとえば、 Kintex-7 XC7K325 パーツには 4 つのグループがあ
り、それぞれに 4 つの差動 GT ピンのペアが含まれます。各 GT ピンには、独自のレシーバー (hw_sio_rx) とトランス
ミッター (hw_sio_tx) が含まれます。 GT グループには、区画ごとに共有 PLL ( クワッド PLL) も 1 つ含まれます。 GT
グループは IBERT デバッグコアで定義されており、 IBERT を RTL デザインに追加するときに多数の設定を使用して
カスタマイズできます。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0
製品ガイド』 (PG132) を参照してください。
関連オブジェクト GT グループは、 hw_device、 hw_sio_ibert、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、および
hw_sio_link オブジェクトに接続されます。
これらのグループに接続された GT オブジェクトは、次のように取得できます。
get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]
プロパティ
report_property コマンドを使用すると、hw_sio_gtgroup オブジェクトに割り当てられたプロパティをレポートすること
ができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は
hw_sio_gtgroup オブジェクトに割り当てられたプロパティとその値の例です。
プロパティ
タイプ
読み出し専用表示可能値
CLASS
string true
true
hw_sio_gtgroup
DISPLAY_NAME string true
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Quad_117
GT_TYPE
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7 Series GTX
NAME
string true
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localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117
PARENT
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT
特定の hw_sio_gtgroup のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gtgroups] 0]
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
japan.xilinx.com
68
第 1 章 : Vivado の第一級オブジェクト
HW_SIO_IBERT
説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ
トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の
検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化できる
ようにします。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガ
イド』 (PG132) を参照してください。
IBERT デバッグコアを使用すると、次のようなデバイスの主な GT 機能を設定および制御できます。
•
TX プリエンファシスおよびポストエンファシス
•
TX 差動振幅
•
RX イコライゼーション
•
判定帰還等化 (DFE)
•
位相ロックループ (PLL) の分周設定
IBERT コアは、単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまな
インシステムデバッグおよび検証の問題を解決するために使用できます。
関連オブジェクト 70 ページの図 1-25 に示すように、 SIO IBERT デバッグコアは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、
hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、または hw_sio_link オブジェクトに接続されます。
接続されたオブジェクトの IBERT デバッグコアは、次のように取得できます。
get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]
次を使用すると、特定の IBERT コアに接続されたオブジェクトも取得できます。
get_hw_sio_commons -of [get_hw_sio_iberts]
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第 1 章 : Vivado の第一級オブジェクト
X-Ref Target - Figure 1-25
KZBFIJPHP
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
REH
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
図 1‐25 : hw_sio_ibert オブジェクトプロパティ report_property コマンドを使用すると、特定の hw_sio_ibert に割り当てられた実際のプロパティをレポートすることが
できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
次は hw_sio_ibert オブジェクトに割り当てられたプロパティとその値の例です。
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_ibert
CORE_REFRESH_RATE_MS int
false
true
0
DISPLAY_NAME
string true
true
IBERT
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT
USER_REGISTER
int
true
true
1
特定の hw_sio_ibert のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_iberts] 0]
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第 1 章 : Vivado の第一級オブジェクト
HW_SIO_PLL
説明ギガビットトランシーバー (GT) を含むザイリンクスデバイスの場合、シリアルトランシーバーチャネルそれぞれ
に Channel PLL (CPLL) というリング PLL (位相ロックループ) が含まれます。ザイリンクス UltraScale および 7 シリー
ズ FPGA では、 GTX の各区画にクワッド PLL (QPLL) と呼ばれる追加の共有 PLL があります。この QPLL は、高速、
高パフォーマンス、低消費電力のマルチレーンアプリケーションをサポートするための共有 LC PLL です。
関連オブジェクト
hw_sio_pll オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_common に接
続されます。
接続されたオブジェクトの PLL は次のように取得できます。
get_hw_sio_plls -of [get_hw_sio_commons]
次を使用すると、 PLL に接続されたオブジェクトも取得できます。
get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_pll に割り当てられたプロパティをレポートすることができま
す。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、 QPLL タ
イプの hw_sio_pll オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_pll
DISPLAY_NAME
string true
true
COMMON_X0Y2/QPLL_0
DRP.QPLL_CFG
string false
true
06801C1
DRP.QPLL_CLKOUT_CFG
string false
true
0
DRP.QPLL_COARSE_FREQ_OVRD
string false
true
10
DRP.QPLL_COARSE_FREQ_OVRD_EN string false
true
0
DRP.QPLL_CP
string false
true
01F
DRP.QPLL_CP_MONITOR_EN
string false
true
0
DRP.QPLL_DMONITOR_SEL
string false
true
0
DRP.QPLL_FBDIV
string false
true
0E0
DRP.QPLL_FBDIV_MONITOR_EN
string false
true
1
DRP.QPLL_FBDIV_RATIO
string false
true
1
DRP.QPLL_INIT_CFG
string false
true
000028
DRP.QPLL_LOCK_CFG
string false
true
21E8
DRP.QPLL_LOWER_BAND
string false
true
1
DRP.QPLL_LPF
string false
true
F
DRP.QPLL_REFCLK_DIV
string false
true
10
LOGIC.QPLLRESET_CTRL
string false
true
0
LOGIC.QPLLRESET_STAT
string false
true
0
LOGIC.QPLL_LOCK
string false
true
0
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0
PARENT
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2
PORT.QPLLDMONITOR
string false
true
EC
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第 1 章 : Vivado の第一級オブジェクト
PORT.QPLLFBCLKLOST
PORT.QPLLLOCK
PORT.QPLLLOCKEN
PORT.QPLLOUTRESET
PORT.QPLLPD
PORT.QPLLREFCLKLOST
PORT.QPLLREFCLKSEL
PORT.QPLLRESET
PORT.QPLLRSVD1
PORT.QPLLRSVD2
QPLLREFCLKSEL
QPLL_N_DIVIDER
QPLL_REFCLK_DIV
STATUS
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string
string
string
string
string
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string
enum
enum
enum
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true
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true
true
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true
true
0
1
1
0
0
0
1
0
0000
1F
GTREFCLK0
64
1
LOCKED
hw_sio_pll オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gts] 0]
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第 1 章 : Vivado の第一級オブジェクト
HW_SIO_RX
説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したレシーバー (hw_sio_rx) が含まれま
す。高速シリアルデータは、ボード上のトレースから GTX/GTH トランシーバー RX の PMA、 PCS、そして最後に
FPGA ロジックに送信されます。
関連オブジェクト X-Ref Target - Figure 1-26
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
ZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
図 1‐26 : ハードウェア SIO RX および TX オブジェクト hw_sio_rx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ
れます。
接続されたオブジェクトの hw_sio_rx オブジェクトは、次のように取得できます。
get_hw_sio_rxs -of [get_hw_sio_gts]
次を使用すると、特定の hw_sio_rx に接続されたオブジェクトも取得できます。
get_hw_sio_links -of [get_hw_sio_rxs]
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第 1 章 : Vivado の第一級オブジェクト
プロパティ
report_property コマンドを使用すると、特定の hw_sio_rx オブジェクトに割り当てられたプロパティをレポートするこ
とができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、
hw_sio_rx オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
CLASS
DISPLAY_NAME
DRP.ES_CONTROL
DRP.ES_CONTROL_STATUS
DRP.ES_ERRDET_EN
DRP.ES_ERROR_COUNT
DRP.ES_EYE_SCAN_EN
DRP.ES_HORZ_OFFSET
DRP.ES_PMA_CFG
DRP.ES_PRESCALE
DRP.ES_QUALIFIER
DRP.ES_QUAL_MASK
DRP.ES_RDATA
DRP.ES_SAMPLE_COUNT
DRP.ES_SDATA
DRP.ES_SDATA_MASK
DRP.ES_UT_SIGN
DRP.ES_VERT_OFFSET
DRP.FTS_DESKEW_SEQ_ENABLE
DRP.FTS_LANE_DESKEW_CFG
DRP.FTS_LANE_DESKEW_EN
DRP.RXBUFRESET_TIME
DRP.RXBUF_ADDR_MODE
DRP.RXBUF_EIDLE_HI_CNT
DRP.RXBUF_EIDLE_LO_CNT
DRP.RXBUF_EN
DRP.RXBUF_RESET_ON_CB_CHANGE
DRP.RXBUF_RESET_ON_COMMAALIGN
DRP.RXBUF_RESET_ON_EIDLE
DRP.RXBUF_RESET_ON_RATE_CHANGE
DRP.RXBUF_THRESH_OVFLW
DRP.RXBUF_THRESH_OVRD
DRP.RXBUF_THRESH_UNDFLW
DRP.RXCDRFREQRESET_TIME
DRP.RXCDRPHRESET_TIME
DRP.RXCDR_CFG
DRP.RXCDR_FR_RESET_ON_EIDLE
DRP.RXCDR_HOLD_DURING_EIDLE
DRP.RXCDR_LOCK_CFG
DRP.RXCDR_PH_RESET_ON_EIDLE
DRP.RXDFELPMRESET_TIME
DRP.RXDLY_CFG
DRP.RXDLY_LCFG
DRP.RXDLY_TAP_CFG
DRP.RXGEARBOX_EN
DRP.RXISCANRESET_TIME
DRP.RXLPM_HF_CFG
DRP.RXLPM_LF_CFG
DRP.RXOOB_CFG
DRP.RXOUT_DIV
DRP.RXPCSRESET_TIME
Vivado プロパティリファレンス
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Type
Read-only
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string true
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japan.xilinx.com
Visible
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true
true
true
true
true
true
true
true
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true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
hw_sio_rx
MGT_X0Y8/RX
00
0
0
0000
1
000
000
00
00000000000000000000
00000000000000000000
00000000000000000000
0000
00000000000000000000
00000000000000000000
0
000
F
F
0
01
1
8
0
1
1
0
0
1
3D
0
04
01
01
0B800023FF10200020
0
0
15
0
0F
001F
030
0000
0
01
00F0
00F0
06
0
01
74
第 1 章 : Vivado の第一級オブジェクト
DRP.RXPHDLY_CFG
DRP.RXPH_CFG
DRP.RXPH_MONITOR_SEL
DRP.RXPMARESET_TIME
DRP.RXPRBS_ERR_LOOPBACK
DRP.RXSLIDE_AUTO_WAIT
DRP.RXSLIDE_MODE
DRP.RX_BIAS_CFG
DRP.RX_BUFFER_CFG
DRP.RX_CLK25_DIV
DRP.RX_CLKMUX_PD
DRP.RX_CM_SEL
DRP.RX_CM_TRIM
DRP.RX_DATA_WIDTH
DRP.RX_DDI_SEL
DRP.RX_DEBUG_CFG
DRP.RX_DEFER_RESET_BUF_EN
DRP.RX_DFE_CTLE_STAGE1
DRP.RX_DFE_CTLE_STAGE2
DRP.RX_DFE_CTLE_STAGE3
DRP.RX_DFE_GAIN_CFG
DRP.RX_DFE_H2_CFG
DRP.RX_DFE_H3_CFG
DRP.RX_DFE_H4_CFG
DRP.RX_DFE_H5_CFG
DRP.RX_DFE_KL_CFG2
DRP.RX_DFE_KL_CFG
DRP.RX_DFE_LPM_CFG
DRP.RX_DFE_LPM_HOLD_DURING_EIDLE
DRP.RX_DFE_UT_CFG
DRP.RX_DFE_VP_CFG
DRP.RX_DFE_XYD_CFG
DRP.RX_DISPERR_SEQ_MATCH
DRP.RX_INT_DATAWIDTH
DRP.RX_OS_CFG
DRP.RX_SIG_VALID_DLY
DRP.RX_XCLK_SEL
DRP.TXBUF_RESET_ON_RATE_CHANGE
DRP.TXPCSRESET_TIME
DRP.TXPMARESET_TIME
DRP.TX_LOOPBACK_DRIVE_HIZ
DRP.TX_RXDETECT_CFG
DRP.TX_RXDETECT_REF
ES_HORZ_MIN_MAX
LINE_RATE
LOGIC.ERRBIT_COUNT
LOGIC.GT_SOURCES_SYSCLK
LOGIC.LINK
LOGIC.MGT_ERRCNT_RESET_CTRL
LOGIC.MGT_ERRCNT_RESET_STAT
LOGIC.MGT_RESET_CTRL
LOGIC.MGT_RESET_STAT
LOGIC.RXPAT_ID
LOGIC.RXRECCLK_FREQ_CNT
LOGIC.RXRECCLK_FREQ_TUNE
LOGIC.RXUSRCLK2_FREQ_CNT
LOGIC.RXUSRCLK2_FREQ_TUNE
LOGIC.RXUSRCLK_FREQ_CNT
LOGIC.RXUSRCLK_FREQ_TUNE
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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true
true
true
084020
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00
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0
7
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004
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04
1
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4
5
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000
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0E0
3010D90C
00FE
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11E00
03F03
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1
1
0080
09
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0
01
01
0
1832
4
32
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0
0
0
1
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4000
0000
4000
0000
4000
75
第 1 章 : Vivado の第一級オブジェクト
LOGIC.RXWORD_COUNT
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LOGIC.RX_DCM_LOCK
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1
LOGIC.RX_DCM_RESET_CTRL
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0
LOGIC.RX_DCM_RESET_STAT
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0
LOGIC.RX_FRAMED
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0
LOGIC.TX_DCM_RESET_CTRL
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0
LOGIC.TX_DCM_RESET_STAT
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1
LOOPBACK
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Near-End PCS
NAME
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PARENT
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true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8
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0
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0
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00
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0
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0
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PORT.RXDFECM1EN
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0
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PORT.RXDFELPMRESET
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Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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76
第 1 章 : Vivado の第一級オブジェクト
PORT.RXDFETAP2HOLD
PORT.RXDFETAP2OVRDEN
PORT.RXDFETAP3HOLD
PORT.RXDFETAP3OVRDEN
PORT.RXDFETAP4HOLD
PORT.RXDFETAP4OVRDEN
PORT.RXDFETAP5HOLD
PORT.RXDFETAP5OVRDEN
PORT.RXDFEUTHOLD
PORT.RXDFEUTOVRDEN
PORT.RXDFEVPHOLD
PORT.RXDFEVPOVRDEN
PORT.RXDFEVSEN
PORT.RXDFEXYDEN
PORT.RXDFEXYDHOLD
PORT.RXDFEXYDOVRDEN
PORT.RXDISPERR
PORT.RXDLYBYPASS
PORT.RXDLYEN
PORT.RXDLYOVRDEN
PORT.RXDLYSRESET
PORT.RXDLYSRESETDONE
PORT.RXELECIDLE
PORT.RXELECIDLEMODE
PORT.RXGEARBOXSLIP
PORT.RXHEADER
PORT.RXHEADERVALID
PORT.RXLPMEN
PORT.RXLPMHFHOLD
PORT.RXLPMHFOVRDEN
PORT.RXLPMLFHOLD
PORT.RXLPMLFKLOVRDEN
PORT.RXMCOMMAALIGNEN
PORT.RXMONITOROUT
PORT.RXMONITORSEL
PORT.RXNOTINTABLE
PORT.RXOOBRESET
PORT.RXOSHOLD
PORT.RXOSOVRDEN
PORT.RXOUTCLKFABRIC
PORT.RXOUTCLKPCS
PORT.RXOUTCLKSEL
PORT.RXPCOMMAALIGNEN
PORT.RXPCSRESET
PORT.RXPD
PORT.RXPHALIGN
PORT.RXPHALIGNDONE
PORT.RXPHALIGNEN
PORT.RXPHDLYPD
PORT.RXPHDLYRESET
PORT.RXPHMONITOR
PORT.RXPHOVRDEN
PORT.RXPHSLIPMONITOR
PORT.RXPMARESET
PORT.RXPOLARITY
PORT.RXPRBSCNTRESET
PORT.RXPRBSERR
PORT.RXPRBSSEL
PORT.RXQPIEN
Vivado プロパティリファレンス
UG912 (v2014.2) 2014 年 8 月 5 日
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FF
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0
0
0
0
0
00
0
04
0
0
0
0
0
0
77
第 1 章 : Vivado の第一級オブジェクト
PORT.RXQPISENN
string false
true
0
PORT.RXQPISENP
string false
true
0
PORT.RXRATE
string false
true
0
PORT.RXRATEDONE
string false
true
0
PORT.RXRESETDONE
string false
true
0
PORT.RXSLIDE
string false
true
0
PORT.RXSTARTOFSEQ
string false
true
0
PORT.RXSTATUS
string false
true
0
PORT.RXSYSCLKSEL
string false
true
3
PORT.RXUSERRDY
string false
true
1
PORT.RXVALID
string false
true
0
PORT.TXDETECTRX
string false
true
0
PORT.TXDLYSRESET
string false
true
0
PORT.TXDLYSRESETDONE
string false
true
0
PORT.TXPCSRESET
string false
true
0
PORT.TXPHDLYRESET
string false
true
0
PORT.TXPMARESET
string false
true
0
PORT.TXRESETDONE
string false
true
0
RXDFEENABLED
enum
false
true
1
RXOUTCLKSEL
enum
false
true
RXOUTCLKPCS
RXOUT_DIV
enum
false
true
1
RXPLL
enum
false
true
QPLL
RXRATE
enum
false
true
Use RX_OUT_DIV
RXTERM
enum
false
true
900 mV
RXTERMMODE
enum
false
true
Programmable
RXUSRCLK2_FREQ
string false
true
0.048828
RXUSRCLK_FREQ
string false
true
0.048828
RX_BER
string false
true
inf
RX_DATA_WIDTH
enum
false
true
40
RX_DFE_CTLE
enum
false
true
RX_INTERNAL_DATAPATH
enum
false
true
4-byte
RX_PATTERN
enum
false
true
PRBS 7-bit
RX_PLL
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0
RX_RECEIVED_BIT_COUNT
string false
true
0
STATUS
string false
true
NO LINK
hw_sio_rx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_rxs] 0]
Vivado プロパティリファレンス
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78
第 1 章 : Vivado の第一級オブジェクト
HW_SIO_TX
説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したトランスミッター (hw_sio_tx) が含
まれます。パラレルデータは、デバイスロジックから FPGA TX インターフェイスに送信され、 PCS および PMA を
介して TX ドライバーから高速シリアルデータとして出力されます。
関連オブジェクト
73 ページの図 1-26 は、 hw_sio_tx オブジェクトとその他のハードウェアオブジェクトの関係を示しています。
hw_sio_tx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ
れます。
接続されたオブジェクトの hw_sio_tx オブジェクトは、次のように取得できます。
get_hw_sio_txs -of [get_hw_sio_gts]
次を使用すると、特定の hw_sio_tx に接続されたオブジェクトも取得できます。
get_hw_sio_links -of [get_hw_sio_txs]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_tx オブジェクトに割り当てられたプロパティをレポートするこ
とができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、
hw_sio_tx オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
CLASS
DISPLAY_NAME
DRP.TXBUF_EN
DRP.TXBUF_RESET_ON_RATE_CHANGE
DRP.TXDLY_CFG
DRP.TXDLY_LCFG
DRP.TXDLY_TAP_CFG
DRP.TXGEARBOX_EN
DRP.TXOUT_DIV
DRP.TXPCSRESET_TIME
DRP.TXPHDLY_CFG
DRP.TXPH_CFG
DRP.TXPH_MONITOR_SEL
DRP.TXPMARESET_TIME
DRP.TX_CLK25_DIV
DRP.TX_CLKMUX_PD
DRP.TX_DATA_WIDTH
DRP.TX_DEEMPH0
DRP.TX_DEEMPH1
DRP.TX_DRIVE_MODE
DRP.TX_EIDLE_ASSERT_DELAY
DRP.TX_EIDLE_DEASSERT_DELAY
DRP.TX_INT_DATAWIDTH
DRP.TX_LOOPBACK_DRIVE_HIZ
DRP.TX_MAINCURSOR_SEL
Vivado プロパティリファレンス
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Type
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
Read-only
true
true
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
japan.xilinx.com
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
hw_sio_tx
MGT_X0Y8/TX
1
0
001F
030
0000
0
0
01
084020
0780
00
01
04
1
5
00
00
00
6
4
1
0
0
79
第 1 章 : Vivado の第一級オブジェクト
DRP.TX_MARGIN_FULL_0
string false
true
4E
DRP.TX_MARGIN_FULL_1
string false
true
49
DRP.TX_MARGIN_FULL_2
string false
true
45
DRP.TX_MARGIN_FULL_3
string false
true
42
DRP.TX_MARGIN_FULL_4
string false
true
40
DRP.TX_MARGIN_LOW_0
string false
true
46
DRP.TX_MARGIN_LOW_1
string false
true
44
DRP.TX_MARGIN_LOW_2
string false
true
42
DRP.TX_MARGIN_LOW_3
string false
true
40
DRP.TX_MARGIN_LOW_4
string false
true
40
DRP.TX_PREDRIVER_MODE
string false
true
0
DRP.TX_QPI_STATUS_EN
string false
true
0
DRP.TX_RXDETECT_CFG
string false
true
1832
DRP.TX_RXDETECT_REF
string false
true
4
DRP.TX_XCLK_SEL
string false
true
0
LOGIC.ERR_INJECT_CTRL
string false
true
0
LOGIC.TXOUTCLK_FREQ_CNT
string false
true
0000
LOGIC.TXOUTCLK_FREQ_TUNE
string false
true
4000
LOGIC.TXPAT_ID
string false
true
1
LOGIC.TXUSRCLK2_FREQ_CNT
string false
true
0000
LOGIC.TXUSRCLK2_FREQ_TUNE
string false
true
4000
LOGIC.TXUSRCLK_FREQ_CNT
string false
true
0000
LOGIC.TXUSRCLK_FREQ_TUNE
string false
true
4000
LOGIC.TX_DCM_LOCK
string false
true
1
LOGIC.TX_DCM_RESET_CTRL
string false
true
0
LOGIC.TX_DCM_RESET_STAT
string false
true
1
LOGIC.TX_FRAMED
string false
true
0
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8/TX
PARENT
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8
PORT.GTTXRESET
string false
true
0
PORT.TX8B10BBYPASS
string false
true
FF
PORT.TX8B10BEN
string false
true
0
PORT.TXBUFDIFFCTRL
string false
true
4
PORT.TXBUFSTATUS
string false
true
0
PORT.TXCHARDISPMODE
string false
true
00
PORT.TXCHARDISPVAL
string false
true
00
PORT.TXCHARISK
string false
true
00
PORT.TXCOMFINISH
string false
true
0
PORT.TXCOMINIT
string false
true
0
PORT.TXCOMSAS
string false
true
0
PORT.TXCOMWAKE
string false
true
0
PORT.TXDEEMPH
string false
true
0
PORT.TXDETECTRX
string false
true
0
PORT.TXDIFFCTRL
string false
true
C
PORT.TXDIFFPD
string false
true
0
PORT.TXDLYBYPASS
string false
true
1
PORT.TXDLYEN
string false
true
0
PORT.TXDLYHOLD
string false
true
0
PORT.TXDLYOVRDEN
string false
true
0
PORT.TXDLYSRESET
string false
true
0
PORT.TXDLYSRESETDONE
string false
true
0
PORT.TXDLYUPDOWN
string false
true
0
PORT.TXELECIDLE
string false
true
0
PORT.TXGEARBOXREADY
string false
true
0
PORT.TXHEADER
string false
true
0
PORT.TXINHIBIT
string false
true
0
PORT.TXMAINCURSOR
string false
true
00
Vivado プロパティリファレンス
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第 1 章 : Vivado の第一級オブジェクト
PORT.TXMARGIN
string false
true
0
PORT.TXOUTCLKFABRIC
string false
true
1
PORT.TXOUTCLKPCS
string false
true
0
PORT.TXOUTCLKSEL
string false
true
2
PORT.TXPCSRESET
string false
true
0
PORT.TXPD
string false
true
0
PORT.TXPDELECIDLEMODE
string false
true
0
PORT.TXPHALIGN
string false
true
0
PORT.TXPHALIGNDONE
string false
true
0
PORT.TXPHALIGNEN
string false
true
0
PORT.TXPHDLYPD
string false
true
0
PORT.TXPHDLYRESET
string false
true
0
PORT.TXPHDLYTSTCLK
string false
true
0
PORT.TXPHINIT
string false
true
0
PORT.TXPHINITDONE
string false
true
0
PORT.TXPHOVRDEN
string false
true
0
PORT.TXPISOPD
string false
true
0
PORT.TXPMARESET
string false
true
0
PORT.TXPOLARITY
string false
true
0
PORT.TXPOSTCURSOR
string false
true
03
PORT.TXPOSTCURSORINV
string false
true
0
PORT.TXPRBSFORCEERR
string false
true
0
PORT.TXPRBSSEL
string false
true
0
PORT.TXPRECURSOR
string false
true
07
PORT.TXPRECURSORINV
string false
true
0
PORT.TXQPIBIASEN
string false
true
0
PORT.TXQPISENN
string false
true
0
PORT.TXQPISENP
string false
true
0
PORT.TXQPISTRONGPDOWN
string false
true
0
PORT.TXQPIWEAKPUP
string false
true
0
PORT.TXRATE
string false
true
0
PORT.TXRATEDONE
string false
true
0
PORT.TXRESETDONE
string false
true
0
PORT.TXSEQUENCE
string false
true
00
PORT.TXSTARTSEQ
string false
true
0
PORT.TXSWING
string false
true
0
PORT.TXSYSCLKSEL
string false
true
3
PORT.TXUSERRDY
string false
true
1
TXDIFFSWING
enum
false
true
1.018 V (1100)
TXOUTCLKSEL
enum
false
true
TXOUTCLKPMA
TXOUT_DIV
enum
false
true
1
TXPLL
enum
false
true
QPLL
TXPOST
enum
false
true
0.68 dB (00011)
TXPRE
enum
false
true
1.67 dB (00111)
TXRATE
enum
false
true
Use TXOUT_DIV
TXUSRCLK2_FREQ
string false
true
0.048828
TXUSRCLK_FREQ
string false
true
0.048828
TX_DATA_WIDTH
enum
false
true
40
TX_INTERNAL_DATAPATH
enum
false
true
4-byte
TX_PATTERN
enum
false
true
PRBS 7-bit
TX_PLL
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0
hw_sio_tx オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_txs] 0]
Vivado プロパティリファレンス
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第 1 章 : Vivado の第一級オブジェクト
hw_sysmon
説明システムモニター (hw_sysmon) は、ザイリンクスデバイス上の Analog-to-Digital Converter (ADC) 回路で、温度およ
び電圧などの動作状況を測定するために使用されます。 hw_sysmon は、オンチップ温度および供給センサーを使用し
て物理的な環境を監視します。 ADC は、広範囲のアプリケーションに高精度のアナログインターフェイスを提供し
ます。 ADC は最大で 17 の外部アナログ入力チャネルにアクセスできます。
hw_sysmon には、データレジスタ (hw_sysmon_reg オブジェクト ) が含まれ、温度および電圧の現在の値が格納されま
す。現在の hw_device でのこれらのレジスタの値には、ハードウェアサーバーとターゲットに接続される場合、Vivado
Design Suite のハードウェアマネージャー機能を使用してアクセスできます。 hw_sysmon は、 Virtex-7 と UltraScale で
異なります。 XADC の専用レジスタおよびそれらの読み出し方法の詳細は、『UltraScale アークテクチャクロッキン
グリソース Advance 仕様ユーザーガイド』 (UG580)[参照 8] または『7 シリーズ FPGA の XADC 12 ビット 1MSPS デュ
アルアナログ-デジタルコンバーターユーザーガイド』 (UG480)[参照 4] を参照してください。
関連オブジェクト X-Ref Target - Figure 1-27
KZBVHUYHU
KZBD[L
KZBWDUJHW
KZBV\VPRQ
KZBGHYLFH
KZBLOD
KZBYLR
KZBV\VPRQBUHJ
KZBSUREH
KZBVLR
図 1‐27 : hw_sysmon オブジェクト
hw_sysmon オブジェクトは、現在のhw_target および hw_server にプログラムされた hw_device のハードウェアマネー
ジャーに含まれます。 hw_device の hw_sysmon は次のように取得できます。
get_hw_sysmons -of [get_hw_devices]
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82
第 1 章 : Vivado の第一級オブジェクト
また、 hw_sysmon には複数のステータスレジスタ (hw_sysmon_reg オブジェクト ) が含まれ、それぞれでデバイスの動
作温度および電源レールが監視されます。これらのレジスタに格納された値は、次のように hw_sysmon オブジェクト
でレジスタを読み出すと戻すことができます。
get_hw_sysmon_reg [get_hw_sysmons] 00
プロパティ
report_property コマンドを使用すると、 hw_sysmon オブジェクトに割り当てられた実際のプロパティをレポートする
ことができます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
hw_sysmon のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [lindex [get_hw_sysmons] 0]
Property
Type
Read-only Visible
ADC_A_GAIN
hex
true
true
ADC_A_OFFSET
hex
true
true
ADC_B_GAIN
hex
true
true
ADC_B_OFFSET
hex
true
true
CLASS
string true
true
CONFIG_REG.ACQ
binary false
true
CONFIG_REG.ALM0
binary false
true
CONFIG_REG.ALM1
binary false
true
CONFIG_REG.ALM2
binary false
true
CONFIG_REG.ALM3
binary false
true
CONFIG_REG.ALM4
binary false
true
CONFIG_REG.ALM5
binary false
true
CONFIG_REG.ALM6
binary false
true
CONFIG_REG.AVG
binary false
true
CONFIG_REG.BU
binary false
true
CONFIG_REG.CAL0
binary false
true
CONFIG_REG.CAL1
binary false
true
CONFIG_REG.CAL2
binary false
true
CONFIG_REG.CAL3
binary false
true
CONFIG_REG.CAVG
binary false
true
CONFIG_REG.CD
binary false
true
CONFIG_REG.CH
binary false
true
CONFIG_REG.EC
binary false
true
CONFIG_REG.MUX
binary false
true
CONFIG_REG.OT
binary false
true
CONFIG_REG.PD
binary false
true
CONFIG_REG.SEQ
binary false
true
DESCRIPTION
string true
true
FLAG.ALM0
binary true
true
FLAG.ALM1
binary true
true
FLAG.ALM2
binary true
true
FLAG.ALM3
binary true
true
FLAG.ALM4
binary true
true
FLAG.ALM5
binary true
true
FLAG.ALM6
binary true
true
FLAG.JTGD
binary true
true
FLAG.JTGR
binary true
true
FLAG.OT
binary true
true
FLAG.REF
binary true
true
LOWER_TEMPERATURE
string false
true
LOWER_TEMPERATURE_SCALE enum
false
true
LOWER_VCCAUX
string false
true
Vivado プロパティリファレンス
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Value
0000
007e
0000
ffbb
hw_sysmon
0
0
0
0
0
0
0
0
00
0
0
0
0
0
0
00000000
00000
0
0
0
00
0000
XADC
0
0
0
0
0
0
0
0
0
0
0
-273.1
CELSIUS
0.000
83
第 1 章 : Vivado の第一級オブジェクト
LOWER_VCCBRAM
string false
true
0.000
LOWER_VCCINT
string false
true
0.000
LOWER_VCCO_DDR
string false
true
0.000
LOWER_VCCPAUX
string false
true
0.000
LOWER_VCCPINT
string false
true
0.000
MAX_TEMPERATURE
string true
true
41.7
MAX_TEMPERATURE_SCALE
enum
false
true
CELSIUS
MAX_VCCAUX
string true
true
1.805
MAX_VCCBRAM
string true
true
0.997
MAX_VCCINT
string true
true
1.000
MAX_VCCO_DDR
string true
true
0.000
MAX_VCCPAUX
string true
true
0.000
MAX_VCCPINT
string true
true
0.000
MIN_TEMPERATURE
string true
true
37.3
MIN_TEMPERATURE_SCALE
enum
false
true
CELSIUS
MIN_VCCAUX
string true
true
1.800
MIN_VCCBRAM
string true
true
0.993
MIN_VCCINT
string true
true
0.997
MIN_VCCO_DDR
string true
true
2.999
MIN_VCCPAUX
string true
true
2.999
MIN_VCCPINT
string true
true
2.999
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203336599A/xc7k325t_0/SYSMON
SUPPLY_A_OFFSET
hex
true
true
006b
SUPPLY_B_OFFSET
hex
true
true
ffa9
SYSMON_REFRESH_RATE_MS
int
false
true
0
TEMPERATURE
string true
true
37.8
TEMPERATURE_SCALE
enum
false
true
CELSIUS
UPPER_TEMPERATURE
string false
true
-273.1
UPPER_TEMPERATURE_SCALE enum
false
true
CELSIUS
UPPER_VCCAUX
string false
true
0.000
UPPER_VCCBRAM
string false
true
0.000
UPPER_VCCINT
string false
true
0.000
UPPER_VCCO_DDR
string false
true
0.000
UPPER_VCCPAUX
string false
true
0.000
UPPER_VCCPINT
string false
true
0.000
VAUXP0_VAUXN0
string true
true
0.000
VAUXP1_VAUXN1
string true
true
0.000
VAUXP2_VAUXN2
string true
true
0.000
VAUXP3_VAUXN3
string true
true
0.000
VAUXP4_VAUXN4
string true
true
0.000
VAUXP5_VAUXN5
string true
true
0.000
VAUXP6_VAUXN6
string true
true
0.000
VAUXP7_VAUXN7
string true
true
0.000
VAUXP8_VAUXN8
string true
true
0.000
VAUXP9_VAUXN9
string true
true
0.000
VAUXP10_VAUXN10
string true
true
0.000
VAUXP11_VAUXN11
string true
true
0.000
VAUXP12_VAUXN12
string true
true
0.000
VAUXP13_VAUXN13
string true
true
0.000
VAUXP14_VAUXN14
string true
true
0.000
VAUXP15_VAUXN15
string true
true
0.000
VCCAUX
string true
true
1.802
VCCBRAM
string true
true
0.995
VCCINT
string true
true
0.999
VCCO_DDR
string true
true
0.000
VCCPAUX
string true
true
0.000
VCCPINT
string true
true
0.000
VP_VN
string true
true
0.000
Vivado プロパティリファレンス
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84
第 1 章 : Vivado の第一級オブジェクト
VREFN
VREFP
string
string
true
true
true
true
0.000
0.000
HW_TARGET
説明ハードウェアターゲット (hw_target) とは、ビットストリームファイルを使用してプログラム、またはデザインをデ
バッグするために使用する、 1 つ以上のザイリンクス FPGA デバイスから構成される JTAG チェーンを含むシステム
ボードです。システムボード上のハードウェアターゲットと Vivado Design Suite との接続は、ハードウェアサーバー
オブジェクト (hw_server) で制御されます。
使用可能なハードウェアターゲットの 1 つへの接続を開くには、 open_hw_target コマンドを使用します。開いたター
ゲットは、自動的に現在のハードウェアターゲットとなります。 Vivado のロジック解析では、プログラムおよびデ
バッグコマンドが hw_server 接続を使用して開いたターゲットの FPGA デバイスオブジェクト (hw_device) に使用さ
れます。
サポートされる JTAG ダウンロードケーブルおよびデバイスのリストは、『Vivado Design Suite ユーザーガイド : プロ
グラムおよびデバッグ』 (UG908) を参照してください。
関連オブジェクト X-Ref Target - Figure 1-28
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
図 1‐28 : ハードウェアターゲットオブジェクトハードウェアターゲットはハードウェアサーバーに接続されており、次のように hw_server オブジェクトのオブジェ
クトとして取得できます。
get_hw_target -of [get_hw_servers]
また、次を使用すると、ハードウェアターゲットに接続されたハードウェアデバイスを取得できます。
get_hw_devices -of [current_hw_target]
Vivado プロパティリファレンス
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85
第 1 章 : Vivado の第一級オブジェクト
プロパティ
report_property コマンドを使用すると、 hw_target オブジェクトに割り当てられたプロパティをレポートすることがで
きます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。次は、hw_target
オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
Type
Read-only Visible
CLASS
string
true
true
DEVICE_COUNT
int
true
true
HW_JTAG
hw_jtag true
true
IS_OPENED
bool
true
true
NAME
string
true
true
localhost/xilinx_tcf/Digilent/210203327463A
PARAM.DEVICE
string
true
true
PARAM.FREQUENCY enum
true
true
PARAM.TYPE
string
true
true
TID
string
true
true
UID
string
true
true
Value
hw_target
1
1
jsn-JTAG-SMT1-210203327463A
15000000
xilinx_tcf
jsn-JTAG-SMT1-210203327463A
Digilent/210203327463A
hw_target のプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [get_hw_targets]
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第 1 章 : Vivado の第一級オブジェクト
HW_VIO
説明 VIO (Virtual Input/Output) デバッグコア (hw_vio) は、ザイリンクス FPGA デバイスにプログラムされている内部信号
をリアルタイムで監視および駆動できます。ターゲットハードウェアへの物理的なアクセスがない場合は、このデ
バッグ機能を使用して、物理デバイス上の信号を駆動および監視できます。
VIO コアは、ハードウェアプローブオブジェクトを使用してデザインの特定の信号を監視および駆動します。入力
プローブは、 VIO コアへの入力として信号を監視します。出力プローブは、 VIO コアから信号を指定の値に駆動しま
す。プローブの値は set_property コマンドで定義され、 commit_hw_vio コマンドでプローブの信号に駆動されます。
VIO デバッグコアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。このた
め、デザインをデバッグする前にどのネットを監視および駆動するのかわかっておく必要があります。 VIO コアは、
IP カタログの [Debug & Verification] → [Debug] カテゴリに含まれます。 VIO コア IP の詳細は、『LogiCORE IP Virtual
Input/Output 製品ガイド』 (PG159) を参照してください。
関連オブジェクト X-Ref Target - Figure 1-29
KZBVHUYHU
KZBLOD
KZBWDUJHW
KZBYLR
KZBD[L
KZBGHYLFH
KZBV\VPRQ
KZBSUREH
KZBVLRBLE
KZBVLRBJW
図 1‐29 : hw_vio オブジェクト VIO デバッグコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。デバッグコ
アは、 get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design
Suite のハードウェアマネージャーに含まれる VIO デバッグコアオブジェクト (hw_vio) ではありませんが、関連は
しています。
ハードウェア VIO デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェ
アマネージャーに含まれます。 hw_device の hw_vio は次のように取得できます。
get_hw_vios -of [current_hw_device]
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第 1 章 : Vivado の第一級オブジェクト
また、 hw_vio デバッグコアには、それに接続されたプローブが含まれており、次のように取得できます。
get_hw_probes -of [get_hw_vios]
プロパティ report_property コマンドを使用すると、 hw_vio オブジェクトに割り当てられたプロパティをレポートすることができ
ます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。
Property
CLASS
CORE_REFRESH_RATE_MS
HW_CORE
INSTANCE_NAME
IS_ACTIVITY_SUPPORTED
NAME
Type
string
int
string
string
bool
string
Read-only
true
false
true
true
true
true
Visible
true
true
false
true
true
true
Value
hw_vio
500
core_1
i_vio_new
1
hw_vio_1
hw_vio オブジェクトのプロパティをレポートするには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_vios] 0]
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第 2章
主なプロパティの説明
プロパティ情報
本章では、ザイリンクス Vivado® Design Suite プロパティについて説明します。各プロパティの説明には、該当する
場合は次の情報が含まれます。
•
主な使用方法を含むプロパティの説明
•
プロパティをサポートするザイリンクス FPGA デバイスアーキテクチャ (UltraScale™を含む)。例外は注記され
ています。
•
プロパティをサポートするオブジェクトまたはデバイスリソース。
•
プロパティに割り当て可能な値
•
Verilog、 VHDL、 XDC の構文
•
プロパティの影響を受けるデザインフローのステップ
•
関連プロパティへの相互参照
重要 : HDL と XDC の両方でプロパティが定義されている場合は、 XDC のほうが優先され、 HDL プロパティは上書
きされます。
Vivado Design Suite でのこれらのプロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の使用』
(UG903) を[参照 12]参照してください。
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第 2 章 : 主なプロパティの説明
ASYNC_REG
ASYNC_REG 属性は、 Vivado ツールフローのさまざまなプロセスに影響します。 ASYNC_REG では、次が指定され
ます。
•
非同期データがソースクロックと接続される D 入力ピンでレジスタが受信できる。
または
•
レジスタが同期チェーン内の同期レジスタになる。
シミュレーション中にタイミング違反が発生すると、デフォルトではレジスタエレメントから X または未知のス
テート (1 でも 0 でもない値) が出力されます。この場合、エレメントの駆動するものすべての入力が X と表示され、
未知のステートになります。この状態のままにしておくと、デザインの大きなセクションが未知になったり、シミュ
レータでこのステートから回復できないことがあります。 ASYNC_REG では、タイミング違反が発生しても最後の既
知の値を出力するようにレジスタが変更されます。
Vivado 合成では、この属性は「DONT_TOUCH」属性として処理され、 ASYNC_REG プロパティをネットリストに挿
入します。これにより、合成でレジスタまたは周囲のロジックが最適化されなくなり、フローの後のほうのツールで
適切に処理されるようになります。
ASYNC_REG を指定すると、最適化、配置、配線にも影響し、メタステーブルになる可能性のある MTBF (平均故障
間隔) が改善されます。 ASYNC_REG が指定されていると、配置ツールで非同期チェーンのフリップフロップ同士が
近くに配置され、 MTBF を最長にできます。 ASYNC_REG が設定され直接接続されているレジスタに、互換性のある
制御セットがあり、またレジスタ数がスライスの使用可能なリソース数を超えない場合は、グループにまとめられて
1 つのスライスに一緒に配置されます。
X-Ref Target - Figure 2-1
図 2‐1 : クロックドメインの同期
重要 : ASYNC_REG と IOB の両方がレジスタに割り当てられると、 IOB プロパティが ASYNC_REG よりも優先され、
レジスタが SLICE ロジックではなく、 ILOGIC ブロックに配置されます。
次は、 90 ページの図 2-1 にあるフリップフロップを 2 つ使用した、または 1 段のシンクロナイザーの Verilog 例です。
レジスタは、個別のクロックドメインからの値を同期させます。 ASYNC_REG プロパティの値が TRUE なのでシン
クロナイザー段に適用されます。
(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;
always @(posedge clk) begin
sync_1 <= sync_0;
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第 2 章 : 主なプロパティの説明
sync_0 <= en;
...
ASYNC_REG プロパティを使用すると、レジスタがグループ化されるので、できるだけ近くに配置することができま
す。
X-Ref Target - Figure 2-2
図 2‐2 : レジスタのグループ化
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ソース RTL で宣言された信号
•
インスタンシエートされたレジスタセル (get_cells)
°
レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)
値
•
FALSE (デフォルト ) : レジスタは最適化で削除されるか、 SRL、 DSP、または RAMB などのブロックに吸収され
ます。特殊なシミュレーション、配置、配線規則は適用されません。
•
TRUE : レジスタは同期チェーンの一部で、インプリメンテーション中も保持され、チェーンのその他のレジス
タの近くに配置されて、 MTBF レポートに使用されます。
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します。
(* ASYNC_REG = "{TRUE|FALSE}" *)
Verilog の構文例
// Designates sync_regs as receiving asynchronous data
(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;
VHDL 構文
推論されたロジックに対して次のように VHDL 属性を宣言および指定します。
attribute ASYNC_REG : string;
attribute ASYNC_REG of name: signal is "{TRUE}";
または、インスタンシエートされたロジックに対して次のように VHDL 属性を指定します。
attribute ASYNC_REG of name: label is "{TRUE|FALSE}";
name は、次のいずれかになります。
•
シンクロナイザーレジスタに推論される宣言済みの信号
•
インスタンシエートされたレジスタのインスタンス名
VHDL の構文例
attribute ASYNC_REG : string;
signal sync_regs : std_logic_vector(2 downto 1);
-- Designates sync_regs as receiving asynchronous data
attribute ASYNC_REG of sync_regs: signal is "TRUE";
XDC 構文
set_property ASYNC_REG value [get_cells instance_name]
説明 :
•
instance_name はレジスタセルです。
XDC の構文例
# Designates sync_regs as receiving asynchronous data
set_property ASYNC_REG TRUE [get_cells sync_regs*]
影響を受けるステップ
•
launch_xsim
•
synth_design
•
place_design
•
route_design
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第 2 章 : 主なプロパティの説明
•
phys_opt_design
•
power_opt_design
•
report_drc
•
write_verilog
•
write_vhdl
関連項目
139 ページの「IOB」
BEL
BEL ではレジスタまたは LUT のスライス内での特定の配置を指定します。通常 LOC プロパティと一緒に使用して、
レジスタまたは LUT の正確な配置を指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)
°
SRL (SRL16E、 SRLC32E)
°
LUTRAM (RAM32X1S、 RAM64X1S)
値
•
BEL = <name>
BEL のロジックコンテンツ次第で、 BEL の名前は変わります。また、 BEL 名には BEL のサイト名を含めること
もできます。たとえば、 BSCAN_X0Y0/BSCAN、 IPAD_X0Y54/IPAD、 BUFGCTRL_X0Y16/BUFG、
SLICE_X1Y199/A5FF などが有効な BEL 名です。
構文
Verilog 構文 Verilog 属性は LUT またはレジスタのインスタンシエーション直前に配置します。推論されたレジスタの SRL または
LUTRAM の reg 宣言前に配置することもできます。
(* BEL = "site_name" *)
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第 2 章 : 主なプロパティの説明
Verilog の構文例
// Designates placed_reg to be placed in FF site A5FF
(* BEL = "A5FF" *) reg placed_reg;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute BEL : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute BEL of instance_name : label is "site_name";
説明 :
•
instance_name は LUT、 SRL、 LUTRAM などのインスタンシエート済みレジスタのインスタンス名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF
attribute BEL of placed_reg : label is "A5FF";
推論済みインスタンスの場合、 VHDL 属性は次のように指定します。
attribute BEL of signal_name : signal is "site_name";
説明 :
•
signal_name は LUT、 SRL、 LUTRAM などの推論済みレジスタの信号名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF
attribute BEL of placed_reg : signal is "A5FF";
XDC 構文
set_property BEL site_name [get_cells instance_name]
説明 :
•
instance_name はレジスタ、 LUT、 SRL、または LUTRAM インスタンスです。
XDC の構文例
# Designates placed_reg to be placed in FF site A5FF
set_property BEL A5FF [get_cells placed_reg]
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第 2 章 : 主なプロパティの説明
影響を受けるステップ
•
デザインのフロアプラン
•
place_design
関連項目
152 ページの「LOC」
BLACK_BOX
BLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラック
ボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティティに
対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されます。この
属性はモジュール、エンティティ、コンポーネントに設定できます。
この属性は合成コンパイラに影響するので、 RTL でのみ設定可能です。
ブラックボックスのコーディングスタイルの詳細については、『Vivado Design Suite ユーザーガイド : 合成』 (UG901)
[参照 11] を参照してください。
アーキテクチャサポート
•
すべてのアーキテクチャ
適用可能なオブジェクト
•
ソース RTL のモジュール、エンティティ、またはコンポーネント
値
•
TRUE (または YES) : 合成中にコンポーネントまたはモジュールをブラックボックスとしてマークします。
•
FALSE (または NO) : コンポーネントまたはモジュールをブラックボックスとしてマークしません。これがデ
フォルトです。
構文
Verilog 構文
Verilog の場合、モジュールの BLACK_BOX 属性には値が必要なく、その存在自体でブラックボックスが定義されま
す。
(* black_box *) module test(in1, in2, clk, out1);
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第 2 章 : 主なプロパティの説明
VHDL 構文
attribute black_box
attribute black_box
: string;
of beh : architecture is "yes";
XDC 構文
該当なし
影響を受けるステップ
•
合成
BUFFER_TYPE
重要 : BUFFER_TYPE よりも「CLOCK_BUFFER_TYPE」および「IO_BUFFER_TYPE」プロパティを使用した方がバッ
ファーの推論が制御しやすくなります。
デフォルトでは、 Vivado 合成は、クロックポートに対し、入力バッファーとグローバルクロックバッファー
(IBUF/BUFG) の組み合わせたものを推論し、入力ポートに対して入力バッファーを、出力ポートに対して出力バッ
ファーを推論しますが、手動で BUFFER_TYPE プロパティを指定し、 Vivado 合成のデフォルト動作を上書きするこ
ともできます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
BUFFER_TYPE 属性は最上位ポート (all_inputs、 all_outputs、 get_ports) に設定できます。
値
•
IBUF : デフォルトの IBUF/BUFG ペアが不要なクロックポートにこの値を指定します。この場合はクロックに対
して IBUF のみが推論されます。デフォルトで推論されるのは IBUF と OBUF だけなので、これにより、入力ま
たは出力ポートが影響を受けることはありません。
•
NONE : この値をクロックポート、入力ポート、または出力ポートに指定すると、入力または出力バッファーは
推論されなくなります。クロックポートに none を指定すると、バッファーは使用されません。
構文
Verilog 構文 (* buffer_type = "none" *) input in1; //this will result in no buffers
(* buffer_type = "ibuf" *) input clk1; //this will result in a clock with no bufg
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第 2 章 : 主なプロパティの説明
VHDL 構文
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
out1 : std_logic_vector(8 downto 0));
attribute buffer_type : string;
attribute buffer_type of in1 : signal is "none";
end test;
XDC 構文
BUFFER_TYPE プロパティは、 XDC 制約ファイルのポートオブジェクトにも使用できます。
set_property BUFFER_TYPE <value> [get_ports <port_name>]
説明 :
•
<value> には、 BUFFER_TYPE の有効な値を指定します。
•
<port_name> には、プロパティを設定するポート名を指定します。
影響を受けるステップ
•
合成
関連項目 99 ページの「CLOCK_BUFFER_TYPE」
137 ページの「IO_BUFFER_TYPE」
CFGBVS
ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ
イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用
コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの
場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。
バンク 0 で適切なコンフィギュレーションインターフェイス電圧をサポートするには、 I/O バンクを 3.3V/2.5 または
1.8V/1.5V 操作用にコンフィギュレーションするため、 CFGBVS (Configuration Bank Voltage Select) ピンを VCC_0 また
は GND にそれぞれ設定する必要があります。 CFGBVS は、 VCCO_0 と GND を参照するロジック入力ピンです。
CFGBVS ピンが VCCO_0 電源に接続されている場合、コンフィギュレーション中、バンク 0 の I/O は 3.3V または 2.5
V での操作をサポートします。 CFGBVS ピンが GND に接続されている場合、コンフィギュレーション中、バンク 0
の I/O は 1.8V または 1.5V での操作をサポートします。
CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14
およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ
に該当する「CONFIG_VOLTAGE」プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決ま
ります。
重要 : 1.8V/1.5V I/O 操作の場合に CFGBVS が GND に設定されている場合、ザイリンクス FPGA への損傷を避けるた
め、バンク 0 への VCCO_0 電源および I/O 信号は 1.8V 以下にする必要があります。
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97
第 2 章 : 主なプロパティの説明
CFGBVS の詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1] または
『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 5] を参照してください。
デザインの CONFIG_MODE 設定の互換性を確認するため、 Report
CONFIG_VOLTAGE をチェックします。
DRC
コマンドが
CFGBVS
および
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design、 get_designs)
値
•
VCCO : 3.3V/2.5V 操作用に I/O バンク 0 をコンフィギュレーション
•
GND : 1.8V/1.5V 操作用に I/O バンク 0 をコンフィギュレーション
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CFGBVS [VCCO | GND] [current_design]
XDC の構文例
# Configure I/O Bank 0 for 3.3V/2.5V operation
set_property CFGBVS VCCO [get_designs impl_1]
影響を受けるステップ
•
I/O 配置
•
DRC レポート
•
write_bitstream
関連項目
103 ページの「CONFIG_MODE」
104 ページの「CONFIG_VOLTAGE」
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98
第 2 章 : 主なプロパティの説明
CLOCK_BUFFER_TYPE
重要 : クロック入力ポートには、 BUFFER_TYPE ではなく CLOCK_BUFFER_TYPE プロパティを使用してください。
デフォルトでは、 Vivado 合成では、クロックポートに対し入力バッファーとグローバルクロックバッファー
(IBUF/BUFG) の組み合わせたものが推論されますが、 CLOCK_BUFFER_TYPE プロパティを使用すると、 Vivado 合成
ツールで IBUF/BUFR ペアまたは IBUF/BUFIO ペアなどの異なるタイプのクロックバッファが推論されるか、バッ
ファーがすべて削除されるかを指定できます。
CLOCK_BUFFER_TYPE は、 RTL でのみ設定できます。 .XDC では現在のところサポートされていません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
CLOCK_BUFFER_TYPE 属性は最上位クロックポートにに設定し、使用するクロックバッファータイプを指定
します。
値
•
BUFG、 BUFH、 BUFIO、 BUFMR、 BUFR : クロックポートに対して入力バッファーおよび指定したクロック
バッファーを組み合わせたものが推論されます。
•
NONE : クロックに対してバッファーは推論されません。
構文
Verilog 構文
(* clock_buffer_type = "none" *) input clk1;
VHDL 構文
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
out1 : std_logic_vector(8 downto 0));
attribute clock_buffer_type : string;
attribute clock_buffer_type of clk: signal is "BUFR";
end test;
XDC 構文
該当なし
Vivado プロパティリファレンス
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99
第 2 章 : 主なプロパティの説明
影響を受けるステップ
•
合成
関連項目 96 ページの「BUFFER_TYPE」
137 ページの「IO_BUFFER_TYPE」
CLOCK_DEDICATED_ROUTE
CLOCK_DEDICATED_ROUTE プロパティは、ターゲットデバイスに対するクロック配置ルールに厳密に従うべきか
どうかを設定します。
外部ユーザークロックは、クロック対応入力 (CCIO) と呼ばれる差動クロックピンのペアから FPGA に供給する必要
があります。これらの CCIO は、さまざまなクロック供給機能のタイミングを確約するため、内部のグローバルおよ
びリージョナルクロックリソースへの専用、高速配線を提供します。クロック配置ルールの詳細については、『7 シ
リーズ FPGA クロッキングユーザーガイド』 (UG472)[参照 3]または『UltraScale アーキテクチャクロッキングユー
ザーガイド』 (UG572)[参照 7] を参照してください。
通常、ターゲットの FPGA の専用クロックツリーからクロック配線を外したり、標準配線チャネルを使用するといっ
た目的で、クロックコンポーネントを配置する必要が出てきたときに、 CLOCK_DEDICATED_ROUTE プロパティは
使用されます。専用配線が使用できない場合は、 CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロック
ソースがロードクロックバッファーに比べて最適ではない位置に配置されているとき、クロック配置 DRC がエラー
から警告になります。
注意 : CLOCK_DEDICATED_ROUTE を False にすると、クロック遅延が最適ではなくなる可能性があり、タイミング
などの問題が発生することがあります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
グローバルクロックバッファー (BUFG、BUFGCE、BUFGMUX、BUGCTRL) の入力に接続されたネット (get_nets)
値
•
TRUE : クロック配置 DRC 違反がエラーとしてレポートされます (デフォルト )。
•
FALSE : クロック配置 DRC 違反が警告に格下げされます。専用高速クロック配線が使用されないようにするた
め、クロックコンポーネント (BUFG、 MMCM、 PLL など) が配置されるたびにこれを使用する必要があります。
•
BACKBONE : 基本的なクロック配置ルールに違反するロケーション制約を割り当てる場合はこの値を使用する
必要があることがありますが、通常は推奨されません。 MMCM または PLL がソースの CCIO ピンからかなり離
れた位置に配置される場合はこの値を使用します。ワイヤの長さが長くなる分、 CCIO から MMCM までのタイ
Vivado プロパティリファレンス
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100
第 2 章 : 主なプロパティの説明
ミングパスに遅延が追加されますが、これは MMCM や PLL フィードバックによっては完全には削除されませ
ん。遅延が追加されてもデザインのタイミングが満たされる場合は BACKBONE を使用します。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]
説明 :
•
net_name は、グローバルクロックバッファーの入力に接続された信号名です。
XDC の構文例
# Designates clk_net to have relaxed clock placement rules
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]
影響のある処理
•
place_design
•
report_drc
CLOCK_ROOT
クロックドライバー、またはルートをターゲットデバイスの特定クロック領域に割り当てるために使用します。
CLOCK_ROOT プロパティはデバイス全体でクロックスキューを管理しやすくすることを目的に使用します。デフォ
ルトでは、すべてのロードに対し、ベストな状態でクロック遅延のバランスを取ることができるよう、クロックルー
トがクロックネットワークの中央に自動的に配置配線ツールにより割り当てられます。CLOCK_ROOT プロパティを
使用すると、このクロックルートを手動で割り当てることができます。
CLOCK_ROOT プロパティは、グローバルネット、またはそれを駆動するセルに設定することができます。階層ネッ
トの場合は、ネットの任意箇所にこのプロパティを割り当てることができますが、プロパティは最上位クロックネッ
トに設定されます。この割り当てを知らせるメッセージが表示されます。
CLOCK_ROOT プロパティはクロックリソースの配置中に検証・使用されるため、配置前に割り当てておく必要があ
ります。しかし、配置後に割り当てる場合は、配置を実行してそれをデザインに反映させる必要があります。
アーキテクチャサポート
UltraScale デバイス
Vivado プロパティリファレンス
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101
第 2 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ネット - グローバルクロックネット (get_nets)
•
セル - クロックネットを駆動するグローバルクロックバッファー (get_cells)
°
BUFGCE
°
BUFGCTRL
°
BUFGCE_DIV
°
BUFG_GT
値
•
<clock_region>
ターゲットデバイスのクロック領域の名前を指定します。または get_clock_regions コマンドにより渡されるク
ロック領域オブジェクトになります。
•
<object>
クロックネットまたはネットセグメント、またはクロックネットを駆動するセル (複数指定可能)
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CLOCK_ROOT <clock_region> <List of clock nets>
または
set_property CLOCK_ROOT <clock_region> <List of cells driving clock nets>
XDC の構文例
set_property CLOCK_ROOT X0Y0 [get_nets {clk1 clk2}]
set_property CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]
set_property CLOCK_ROOT X0Y0 [get_cells {clk1_BUFGCE}]
影響のある処理
•
配置
•
配線
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102
第 2 章 : 主なプロパティの説明
CONFIG_MODE
CONFIG_MODE プロパティは、ピン割り当て、 DRC レポート、ビットストリーム生成に対し、どのデバイスコン
フィギュレーションモードを使用するかを定義します。
重要 : COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースで中止となり、この CONFIG_MODE プロパティ
に置き換えられています。
ザイリンクス FPGA は、特別なコンフィギュレーションピンを使用して、アプリケーション別のコンフィギュレー
ションデータまたはビットストリームを内部メモリに読み込むことによって、コンフィギュレーションされます。コ
ンフィギュレーションデータパスには一般的に 2 種類あります。必要なデバイスピンの数を最小限に抑えるために
使用されるシリアルデータパス、より高速なコンフィギュレーション用のパラレルデータパスの 2 つです。
CONFIG_MODE プロパティを使用して、デザインに対しどのモードを使用するかを定義します。
デバイスコンフィギュレーションモードの詳細については、『7 シリーズ FPGA コンフィギュレーションユーザーガ
イド』 (UG470)[参照 1]または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)[参照 5]
を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design)
値
•
S_SERIAL
•
M_SERIAL
•
S_SELECTMAP
•
M_SELECTMAP
•
B_SCAN
•
S_SELECTMAP+READBACK
•
M_SELECTMAP+READBACK
•
B_SCAN+READBACK
•
S_SELECTMAP32
•
S_SELECTMAP32+READBACK
•
S_SELECTMAP16
•
S_SELECTMAP16+READBACK
•
SPIx1
•
SPIx2
•
SPIx4
•
BPI8
•
BPI16
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103
第 2 章 : 主なプロパティの説明
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CONFIG_MODE <value> [current_design]
<value> にはコンフィギュレーションモードを指定します。
XDC の構文例
# Specify using Configuration Mode Serial Peripheral Interface, 4-bit width
set_property CONFIG_MODE {SPIx4} [current_design]
影響のある処理
•
I/O 配置
•
place_design
•
report_drc
•
write_bitstream
CONFIG_VOLTAGE
ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ
イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用
コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの
場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。 CONFIG_VOLTAGE プロパ
ティや VCCO_0 電圧は 3.3、 2.5、 1.8、または 1.5 に設定できます。
バンク 0 のピンの I/O 電圧サポートを決めるには、 CONFIG_VOLTAGE を正しいコンフィギュレーション電圧に設定
する必要があります。コンフィギュレーション電圧の詳細については、『7 シリーズ FPGA コンフィギュレーション
ユーザーガイド』 (UG470)[参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』
(UG570)[参照 5] を参照してください。
CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14
およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ
に該当する CONFIG_VOLTAGE プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決まりま
す。
デザインで CONFIG_MODE 設定の互換性を確認するため、 Report DRC チェックがバンク 0、 14、 15 (7 シリーズ)、 65
(UltraScale アーキテクチャ ) で実行されます。 DRC のメッセージは、そのバンクに対する IOSTANDARD および
CONFIG_VOLTAGE 設定に基づいて表示されます。コンフィギュレーション電圧は、 IBIS モデルをエクスポートする
際にも使用されます。
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第 2 章 : 主なプロパティの説明
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design、 get_designs)
値
•
1.5、 1.8、 2.5、または 3.3
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]
XDC の構文例
# Configure I/O Bank 0 for 1.8V operation
set_property CONFIG_VOLTAGE 1.8 [get_designs impl_1]
影響のある処理
•
place_design
•
report_drc
•
write_bitstream
関連項目
97 ページの「CFGBVS」
103 ページの「CONFIG_MODE」
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第 2 章 : 主なプロパティの説明
CONTAIN_ROUTING
CONTAIN_ROUTING プロパティは、 Pblock 内に含まれる信号の配線をその Pblock で定義されるエリア内の配線リ
ソースに制限するために使用します。これにより、 Pblock 内の信号が Pblock 外に配線されることはなくなるので、デ
ザインの再利用性が増します。
デフォルトでは、 Pblock の定義により Pblock に割り当てられるロジックの配置が Pblock で定義されたエリア内に制
限されます。このプロパティには、配線と同じ効果があります。 CONTAIN_ROUTING は Pblock 専用のプロパティで、
XDC ファイルで create_pblock コマンドの後に指定する必要があります。
ヒント : CONTAIN_ROUTING は、階層デザインフローの OOC モジュールに関連するすべての Pblock に使用するこ
とをお勧めします。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 14] を参照してくだ
さい。
Pblock でしか使用されない信号のみが Pblock に含まれます。たとえば、 Pblock 内に BUFGMUX リソースがない場合
は、 BUFGMUX からのパスまたは BUFGMUX へのパスは含めることができません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
PBlock (get_pblocks)
値
•
TRUE : Pblock 内の信号の配線が Pblock 範囲で定義されたエリアに含まれます。
•
FALSE : Pblock 内に信号の配線は含まれません。これがデフォルトです。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property CONTAIN_ROUTING <TRUE | FALSE> [get_pblocks <pblock_name>]
説明 :
•
<pblock_name> には、プロパティを設定する Pblock 名を指定します。
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第 2 章 : 主なプロパティの説明
XDC の例
set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine0]
set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine1]
影響のある処理
•
配線
関連項目 118 ページの「EXCLUDE_PLACEMENT」
170 ページの「PBLOCK」
DCI_CASCADE
DCI_CASCADE は、ハイパフォーマンス (HP) I/O バンクのグループ内でのマスター /スレーブ関係を定義します。デ
ジタル制御インピーダンス (DCI) の基準電圧は、マスターの I/O バンクからスレーブの I/O バンクまでチェーン接続
されています。
DCI_CASCADE は、どの隣接バンクが DCI カスケード機能を使用するかを指定するので、基準抵抗器をマスターバ
ンクと共有することになります。同じ I/O バンク列にある複数の I/O バンクが DCI を使用していて、同じ VRN/VRP
抵抗値を使用する場合、 1 ペアのピンだけを高精度抵抗器に接続すればよいようにするため、内部 VRN および VRP
ノードがカスケードされます。 DCI_CASCADE はマスターバンク、およびこの機能に関連付けられているすべての
スレーブバンクを識別します。詳細については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参
照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照してください。
アーキテクチャサポート
•
Kintex®-7 デバイス
•
Kintex UltraScale デバイス
•
Virtex®-7 デバイス
•
Virtex UltraScale デバイス
•
大型の Zynq® デバイス
適用可能なオブジェクト
•
I/O バンク (get_iobanks)
°
High Performance (HP) バンクタイプ
値
有効なハイパフォーマンス (HP) バンク番号
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]
説明 :
•
slave_banks はスレーブバンクのバンク番号のリストです。
•
master_bank は指定されたマスターバンクのバンク番号です。
XDC の構文例
# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slaves
set_property DCI_CASCADE {15 16} [get_iobanks 14]
影響のある処理
•
I/O 配置
•
place_design
•
DRC
•
write_bitstream
•
report_power
DIFF_TERM
差動終端 (DIFF_TERM) プロパティは入力および双方向ポートの差動 I/O 規格をサポートします。ビルトインされた、
100オームの差動終端をイネーブル/ディスエーブルするのに使用します。詳細は、『7 Series FPGAs SelectIO リソース
ユーザーガイド』 (UG471) [参照 2]を参照してください。
DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado ツール
がポートにオンチップ終端を追加する必要のあることを示します。
アーキテクチャサポート
7 シリーズデバイス
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第 2 章 : 主なプロパティの説明
推奨 : UltraScale アーキテクチャデバイスの場合は、差動終端をイネーブルにするため、「DIFF_TERM_ADV」を使用
する必要があります。
適用可能なオブジェクト
•
ポート (get_ports)
°
•
差動入力バッファーに接続された入力ポートまたは双方向ポート
次の I/O 規格のいずれかを使用しているエレメント :
°
LVDS
°
LVDS_25
°
MINI_LVDS_25
°
PPDS_25
°
RSDS_25
値
•
FALSE (デフォルト )
差動終端はディスエーブルになります。
•
TRUE
差動終端はイネーブルになります。
構文
推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]からのインス
タンシエーションテンプレートを使用して、適切な構文を指定してください。
Verilog 構文
DIFF_TERM パラメーターをポート宣言の直前に配置します。
(* DIFF_TERM = "TRUE" *) input PORT
Verilog の構文例
// Enables differential termination on the specified port
(* DIFF_TERM = "TRUE" *) input CLK;
VHDL 構文
VHDL 属性は次のように宣言して指定します。
attribute DIFF_TERM : string;
attribute DIFF_TERM of port_name : signal is "TRUE";
VHDL の構文例
-- Designates differential termination on the specified port
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109
第 2 章 : 主なプロパティの説明
attribute DIFF_TERM of CLK : signal is "TRUE";
XDC 構文
set_property DIFF_TERM TRUE [get_ports port_name]
説明 :
•
set_property DIFF_TERM はポートオブジェクトに割り当てることができます。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
XDC の構文例
# Enables differential termination on port named CLK_p
set_property DIFF_TERM TRUE [get_ports CLK_p]
影響のある処理
•
I/O 配置
•
report_ssn
•
report_power
関連項目
•
110 ページの「DIFF_TERM_ADV」
•
131 ページの「IBUF_LOW_PWR」
•
144 ページの「IOSTANDARD」
DIFF_TERM_ADV
アドバンス差動終端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテクチャでのみ使用するもので、入力または
双方向ポートの、ビルトインされた 100 オームの差動終端をイネーブル/ディスエーブルするために使用します。
DIFF_TERM_ADV は入力および双方向ポートにのみ使用でき、また適切な VCCO 電圧でしか使用できません。 100
オームの実効差動終端を提供するには、 I/O バンクの VCCO は、 HP I/O バンクの場合は 1.8V に接続し、 HR I/O バンク
の場合は 2.5V に接続する必要があります。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』
(UG571) [参照 6]を参照してください。
ヒント : 7 シリーズデザインを UltraScale アーキテクチャに移行するには、「DIFF_TERM」プロパティを使用すると適
切な DIFF_TERM_ADV 値に自動的にアップデートされます。
DIFF_TERM_ADV および DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要が
あり、また Vivado Design Suite がポートにオンチップ終端を追加する必要のあることを示します。
アーキテクチャサポート
UltraScale
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110
第 2 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ポート (get_ports)
°
•
差動入力バッファーに接続された入力ポートまたは双方向ポート
次の I/O 規格のいずれかを使用しているオブジェクト :
°
LVDS、 LVDS_25、 MINI_LVDS_25、 SUB_LVDS、および SUB_LVDS_25
°
LVPECL
°
PPDS_25
°
RSDS_25
°
SLVS_400_25、および SLVS_400_18
値
•
TERM_100 - オンチップ差動終端で100 オームを使用する。
•
TERM_NONE (デフォルト ) - オンチップ差動終端を使用しない。
注記 : UltraScale デバイスには DIFF_TERM プロパティも使用できます。
°
DIFF_TERM = TRUE の場合、 DIFF_TERM_ADV = TERM_100 になります。
°
DIFF_TERM = FALSE の場合、 DIFF_TERM_ADV = TERM_NONE になります。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property DIFF_TERM_ADV TERM_100 [get_ports port_name]
説明 :
•
set_property DIFF_TERM_ADV は入力または双方向ポートに割り当てることができます。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
XDC の構文例
# Enables differential termination on port named CLK_p
set_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]
影響のある処理
•
I/O 配置
•
report_ssn
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111
第 2 章 : 主なプロパティの説明
•
report_power
関連項目
•
108 ページの「DIFF_TERM」
•
144 ページの「IOSTANDARD」
DONT_TOUCH
重要 : KEEP および KEEP_HIERARCHY 属性を DONT_TOUCH に置換します。
DONT_TOUCH は、ユーザー階層またはインスタンシエート済みコンポーネントを最適化しないように指定するもの
で、これにより最適化がバウンダリを超えて実行されないようになります。これでフロアプラン、解析、デバッグが
しやすくなりますが、最適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。
KEEP または KEEP_HIERARCHY の代わりに DONT_TOUCH プロパティを使用してください。DONT_TOUCH プロパ
ティは KEEP または KEEP_HIERARCHY プロパティと同じように機能しますが、KEEP および KEEP_HIERARCHY と
は異なり配置配線にフォワードアノテートされるので、インプリメンテーション中にロジック最適化で削除されるこ
とはありません。
推奨 : DONT_TOUCH が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、
合成前に適用すると最も効果的です。
注記 : モジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場合は、
flatten_hierarchy = “none” 設定を使用するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定します。
推奨 : この属性は RTL で設定することをお勧めします。 XDC ファイルが読み込まれる前に、保持する必要のある信
号が最適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。
DONT_TOUCH、 KEEP、または KEEP_HIERARCHY を使用する場合は注意が必要です。ほかの属性が DONT_TOUCH
属性と競合する場合は、 DONT_TOUCH 属性が優先されます。
また、合成およびバックエンドの最適化までネットを保持できるようにするため、デバッグ用にネットに
DONT_TOUCH を設定することもできます。ネットに設定された DONT_TOUCH はそのネットが保持されることのみ
を確約し、ドライバーや駆動されているロジックは変更する可能性があります。階層ネットの場合は、DONT_TOUCH
が設定されている部分のみが保持されるので、保持する必要のなるセグメントにはすべて DONT_TOUCH を設定する
必要があります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
この属性は信号、モジュール、エンティティ、コンポーネントに設定できます。
•
セル (get_cells)
•
ネット (get_nets)
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第 2 章 : 主なプロパティの説明
値
•
FALSE : 階層を超えて最適化されます。これがデフォルト設定です。
•
TRUE : 最適化が階層バウンダリを超えないようになり、階層が保持されます。インスタンシエートされたコン
ポーネントまたはネットが最適化により削除されてしまわないよう、保持されます。
構文
Verilog 構文
Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。
(* DONT_TOUCH = "{TRUE|FALSE}" *)
Verilog の構文例
// Preserve the hierarchy of instance CLK1_rst_sync
(* DONT_TOUCH = "TRUE" *) reset_sync #(
.STAGES(5)
) CLK1_rst_sync (
.RST_IN(RST | ~LOCKED),
.CLK(clk1_100mhz),
.RST_OUT(rst_clk1)
);
ワイヤの例
(* dont_touch = "true" *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;
モジュールの例
(* DONT_TOUCH = "true|yes" *)
module example_dt_ver
(clk,
In1,
In2,
out1);
インスタンスの例
(* DONT_TOUCH = "true|yes" *) example_dt_ver U0
(.clk(clk),
.in1(a),
.in2(b),
out1(c));
VHDL 構文
VHDL 属性は次のように宣言します。
attribute DONT_TOUCH : string;
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113
第 2 章 : 主なプロパティの説明
VHDL 属性は次のように指定します。
attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";
説明 :
•
name はユーザー定義のインスタンスの名前です。
VHDL の構文例
attribute DONT_TOUCH : string;
-- Preserve the hierarchy of instance CLK1_rst_sync
attribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";
…
CLK1_rst_sync : reset_sync
PORT MAP (
RST_IN => RST_LOCKED,
CLK => clk1_100mhz,
RST_OUT
=> rst_clk1
);
XDC 構文
set_property DONT_TOUCH {TRUE|FALSE} [get_cells <instance_name>]
set_property DONT_TOUCH {TRUE|FALSE} [get_nets <net_name>]
説明 :
•
instance_name はリーフセルまたは階層セルになります。
•
net_name は階層ネットの名前になります。
XDC の構文例
# Preserve the hierarchy of instance CLK1_rst_sync
set_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]
# Preserve all segments of the hierarchical net named by the Tcl variables
set_property DONT_TOUCH [get_nets -segments $hier_net]
影響のある処理
•
synth_design
•
opt_design
•
phys_opt_design
•
floorplanning
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第 2 章 : 主なプロパティの説明
DRIVE
プログラマブル出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力
バッファーの駆動電流を mA で指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
出力バッファーに接続された出力または双方向ポート
値
整数値 :
•
2
•
4
•
6
•
8
•
12 (デフォルト )
•
16
•
24 (UltraScale アーキテクチャにはこの値は使用できません)
構文
Verilog 構文
推論されてインスタンシエートされた出力バッファーの場合、適切な Verilog 属性構文を最上位出力ポート宣言の前
に配置します。
(* DRIVE = "{2|4|6|8|12|16|24}" *)
Verilog の構文例
// Sets the drive strength on the STATUS output port to 2 mA
(* DRIVE = "2" *) output STATUS,
VHDL 構文
推論されてインスタンシエートされた出力バッファーの場合、適切な VHDL 属性構文を最上位出力ポート宣言の前に
配置します。
VHDL 属性は次のように宣言して指定します。
attribute DRIVE : integer;
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115
第 2 章 : 主なプロパティの説明
attribute DRIVE of port_name : signal is value;
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATUS : out std_logic;
attribute DRIVE : integer;
-- Sets the drive strength on the STATUS output port to 2 mA
attribute DRIVE of STATUS : signal is 2;
XDC 構文
set_property DRIVE value [get_ports port_name]
説明 :
•
port_name は出力または双方向ポートです。
XDC の構文例
# Sets the drive strength of the port STATUS to 2 mA
set_property DRIVE 2 [get_ports STATUS]
影響のある処理
•
I/O 配置
•
ノイズレポート
•
消費電力レポート
関連項目
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 18]を参照してください。
•
OBUF
•
OBUFT
•
IOBUF
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116
第 2 章 : 主なプロパティの説明
EQUALIZATION
EQUALIZATION は伝送ラインでの周波数に依存した減衰をなくすめ、差動レシーバーで使用でき、特定の I/O 規格
をインプリメントします。
リニアレシーバーの EQUALIZATION はレシーバーで AC ゲインを提供し、伝送ラインでの高周波ロスを補正します。
ヒント : 全体的なシグナルインテグリティを向上させるため、レシーバーでのイコライゼーションは、トランスミッ
ターでの「PRE_EMPHASIS」と組み合わせることができます。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
値
重要 : EQUALIZATION の値は特にキャリブレーションされていません。デザインで使用されている周波数と伝送ラ
インに合わせたベストな設定を決めるには、シミュレーションを実行することを推奨します。場合によっては、イコ
ライゼーションのレベルが低いほうが高い場合よりもよい結果を生むことがあります。イコライゼーションのレベル
を上げ過ぎると、信号の質を改善するよりも悪化させることがあります。
EQUALIZATION 属性に使用できる値は次のとおりです。
•
•
HP I/O バンク
°
EQ_LEVEL0
°
EQ_LEVEL1
°
EQ_LEVEL2
°
EQ_LEVEL3
°
EQ_LEVEL4
°
EQ_NONE (デフォルト )
HR I/O バンク
°
EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS
°
EQ_LEVEL1、 EQ_LEVEL1_DC_BIAS
°
EQ_LEVEL2、 EQ_LEVEL2_DC_BIAS
°
EQ_LEVEL3、 EQ_LEVEL3_DC_BIAS
°
EQ_LEVEL4、 EQ_LEVEL4_DC_BIAS
°
EQ_NONE (デフォルト )
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
XDC ファイルでは EQUALIZATION 属性を次のような構文で使用します。
set_property EQUALIZATION value [get_ports port_name]
説明 :
•
set_property EQUALIZATION は入力バッファーでのリニアイコライゼーションをイネーブルにします。
•
<Value> には指定のポートに対しサポートされている EQUALIZATION 値の 1 つが入ります。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
関連項目 •
160 ページの「LVDS_PRE_EMPHASIS」
•
178 ページの「PRE_EMPHASIS」
EXCLUDE_PLACEMENT
EXCLUDE_PLACEMENT は、 Pblock で定義されたエリア内のデバイスリソースを Pblock に含まれるロジックにのみ
使用することを示すためのプロパティです。
デフォルトでは、 Vivado 配置ツールで Pblock に割り当てられないロジックを Pblock で予約されたリソース範囲内に
配置できます。このプロパティを使用するとそれができなくなり、 Pblock 用にロジックリソースが予約されます。
ヒント : これはＰｂｌｏｃｋのロジックリソースを限定するだけで、外部のロジックでは、 Pblock で定義されたエ
リア内の配線リソースがまだ使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
Pblock (get_pblocks)
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第 2 章 : 主なプロパティの説明
値
•
TRUE : Pblock 内のデバイスロジックリソースを Pblock に割り当てられたロジックで使用されるように予約し、
それ以外の外部ロジックには配置されないようにします。
•
FALSE : Pblock 内でロジックリソースは予約されません。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property EXCLUDE_PLACEMENT TRUE [get_pblocks test]
影響のある処理
•
フロアプラン
•
配置
関連項目
106 ページの「CONTAIN_ROUTING」
170 ページの「PBLOCK」
FSM_ENCODING
FSM_ENCODING は、合成中のステートマシンのエンコード方法を指定します。
デフォルトでは、デザインに対しベストなソリューションを決める内部アルゴリズムに基づいて、 Vivado 合成ツール
がステートマシンのエンコーディングプロトコルを選択します。しかし、 FSM_ENCODING プロパティを使用する
場合は、ユーザーがステートマシンのエンコーディングを指定することができます。
アーキテクチャサポート
すべてのアーキテクチャ
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119
第 2 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ステートマシンレジスタ
値
•
AUTO : FSM_ENCODING を指定しない場合、これがデフォルトです。 Vivado 合成ツールで最適なステートマシ
ンエンコーディング方式が決定されるようになります。同じデザインでもステートマシンレジスタが異なると、
別のエンコーディングスタイルが使用されることがあります。
•
ONE_HOT
•
SEQUENTIAL
•
JOHNSON
•
GRAY
•
NONE : Vivado 合成ツール内で指定したステートマシンレジスタのステートマシンエンコーディングがディス
エーブルになります。この場合、ステートマシンはロジックとして合成されます。
Verilog 構文
(* fsm_encoding = "one_hot" *) reg [7:0] my_state;
VHDL 構文
type count_state is (zero, one, two, three, four, five, six, seven);
signal my_state : count_state;
attribute fsm_encoding : string;
attribute fsm_encoding of my_state : signal is "sequential";
XDC 構文
該当なし
影響のある処理
•
合成
関連項目
•
121 ページの「FSM_SAFE_STATE」
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120
第 2 章 : 主なプロパティの説明
FSM_SAFE_STATE RTL でのみ設定可能です。 XDC ではサポートされていません。
Vivado 合成は、「FSM_ENCODING」プロパティまたは Vivado 合成の -fsm_extraction コマンドラインオプションで指
定されるさまざまなコンフィギュレーションで、有限ステートマシン (FSM) の抽出をサポートしています。詳細は、
『Vivado Design Suite ユーザーガイド : 合成』 (UG901)[参照 11] を参照してください。
しかし、ステートマシンは、デザインがエラーになってしまう無効ステート、または到達不可能なステートに遷移す
ることがあります。 FSM_SAFE_STATE 属性は、ステートマシンが不正なステートになったときに次のクロックサイ
クルで既知のステートにするロジックを、ステートマシンに挿入します。 FSM が無効なステートに遷移した場合、
FSM_SAFE_STATE プロパティで FSM が Vivado 合成で合成されるときに使用される回復ステートが定義されます。
ヒント : FSM ステートをセーフリカバリにするだけでなく、合成結果の質にも影響することがあります。通常はエリ
アが大きくなってパフォーマンスが落ちることがあります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ステートマシンレジスタ
値
•
reset_state - Vivado 合成で指定されているように RESET ステートまでステートマシンを再実行します。
•
power_on_state - Vivado 合成で指定されているように POWER_ON ステートまでステートマシンを再実行します。
•
default - Vivado 合成で指定されているようにデフォルトステートまでステートマシンを再実行します。
•
auto - Hamming-3 エンコーディングを暗示します。
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121
第 2 章 : 主なプロパティの説明
構文
RTL ソースでのみ設定可能です。 XDC では現在のところサポートされていません。
Verilog 構文
(* fsm_safe_state = "reset_state" *) reg [2:0] state;
(* fsm_safe_state = "reset_state" *) reg [7:0] my_state;
VHDL 構文
type count_state is (zero, one, two, three, four, five, six, seven);
signal my_state : count_state;
attribute fsm_safe_state : string;
attribute fsm_safe_state of my_state : signal is "power_on_state";
XDC 構文
該当なし
影響のある処理
•
合成
関連項目
•
119 ページの「FSM_ENCODING」
H_SET および HU_SET
HDL ソースファイルで定義されているように、デザインの階層に基づいてまとめられたロジックエレメントの集合
体が階層セットです。 H_SET、 HU_SET、 U_SET は HDL デザインソースファイル内の属性で、合成されたデザイン
やインプリメントされたデザインには現われません。これらは、 RPM (Relatively Placed Macro) を RTL デザインで定
義するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザー
ガイド : 制約の使用』 (UG903) を[参照 12]参照してください。
デザインの階層にあるロジックセルに RLOC プロパティが設定されていると、 H_SET は暗示的に使用されます。あ
る階層ブロック内のロジックエレメントで、RLOC プロパティが設定されているものは、同じ階層セット (H_SET) に
自動的に割り当てられます。
モジュールのインスタンス名に基づいて、各階層モジュールに H_SET プロパティが割り当てられます。各階層モ
ジュールに H_SET 名は 1 つしかない場合があり、またその階層内のすべてのロジックエレメントは、その H_SET の
エレメントになります。
注記 : HU_SET または U_SET が定義されていないが、 RLOC が定義されている場合は、 H_SET のみが定義されます。
また、デザインの階層に依存しないユーザー定義階層セット (HU_SET) またはユーザー定義セット (U_SET) を手動
で作成することができます。
1 つの階層モジュールに対し複数の HU_SET 名を定義し、特定階層のインスタンスを特定 HU_SET に割り当てること
ができます。これで、 1 つの階層モジュールのロジックエレメントを複数の HU_SET に分けることができます。
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第 2 章 : 主なプロパティの説明
重要 : H_SET または HU_SET を使用している場合、合成されたデザインで RPM の階層を保持するには、 Vivado 合成
で KEEP_HIERARCHY プロパティも必要になります。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
次のデザインエレメント、またはそのカテゴリーで HU_SET は使用することができます。詳細は、『Vivado Design
Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17]または『UltraScale アーキテクチャライブラリガイド』
(UG974) [参照 18]を参照してください。
•
レジスタ
•
LUT
•
マクロインスタンス
•
RAMS
•
RAMD
•
RAMB18/FIFO18
•
RAMB36/FIFO36
•
DSP48
値
•
NAME :HU_SET の名前
構文
Verilog 構文
これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと
組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
これは、モジュールでのシフトレジスタフリップフロップの RLOC および HU_SET プロパティを定義する Verilog モ
ジュールです。
module ffs (
input clk,
input d,
output q
);
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第 2 章 : 主なプロパティの説明
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
(*
(*
(*
(*
(*
(*
(*
(*
(*
FD
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
RLOC = "X0Y0", HU_SET = "h0" *) FD sr0
RLOC = "X0Y0", HU_SET = "h0" *) FD sr1
RLOC = "X0Y1", HU_SET = "h0" *) FD sr2
RLOC = "X0Y1", HU_SET = "h0" *) FD sr3
RLOC = "X0Y0", HU_SET = "h1" *) FD sr4
RLOC = "X0Y0", HU_SET = "h1" *) FD sr5
RLOC = "X0Y1", HU_SET = "h1" *) FD sr6
RLOC = "X0Y1", HU_SET = "h1" *) FD sr7
LOC = "SLICE_X0Y0" *) FD inq (.C(clk),
outq (.C(clk), .D(sr_0n), .Q(outr));
(.C(clk), .D(sr_1n), .Q(sr_0));
(.C(clk), .D(sr_2n), .Q(sr_1));
(.C(clk), .D(sr_3n), .Q(sr_2));
(.C(clk), .D(sr_4n), .Q(sr_3));
(.C(clk), .D(sr_5n), .Q(sr_4));
(.C(clk), .D(sr_6n), .Q(sr_5));
(.C(clk), .D(sr_7n), .Q(sr_6));
(.C(clk), .D(inrn), .Q(sr_7));
.D(d), .Q(inr));
assign q = outr;
endmodule // ffs
先ほどの例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、階層を保持し、合成
されたデザインで RPM を定義する必要があります。
module top (
input clk,
input d,
output q
);
wire
c1, c2;
(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HU_SET : string;
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第 2 章 : 主なプロパティの説明
VHDL 制約は次のように指定します。
attribute HU_SET of {component_name | entity_name | label_name}
:{component|entity|label} is "NAME";
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
"NAME" には HU_SET の名前を指定します。
XDC 構文
HU_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されてい
る HU_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロ
パティが設定されます。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835)[参照 9] を参照してください。
影響のある処理
•
デザインのフロアプラン
•
place_design
•
synth_design
関連項目
•
148 ページの「KEEP_HIERARCHY」
•
185 ページの「RLOC」
•
188 ページの「RLOCS」
•
190 ページの「RLOC_ORIGIN」
•
194 ページの「RPM」
•
195 ページの「RPM_GRID」
•
200 ページの「U_SET」
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第 2 章 : 主なプロパティの説明
HIODELAY_GROUP
HIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスとともにグ
ループにまとめ、配置および複製が正しく行われるようにするプロパティです。
HIODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ HIODELAY_GROUP プロパ
ティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。
重要 : HIODELAY_GROUP には複数のセルを含めることができますが、1 つのセルに 1 つの HIODELAY_GROUP しか
割り当てられません。
次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをす
べてグループにまとめています。
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]
HIODELAY_GROUP と IODELAY_GROUP の相違点
HIODELAY_GROUP は各階層に 1つしか使用できません。 HIODELAY_GROUP は、次の場合に使用します。
•
IDELAYCTRL を含む 1 モジュールのインスタンスが複数ある場合
および
•
ほかの論理階層にある IDELAY または ODELAY と、そのインスタンスをまとめるつもりがない場合
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
IDELAY、 ODELAY、または IDELAYCTRL インスタンス
値
指定したグループ名
構文
Verilog 構文
Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。
(* HIODELAY_GROUP = "value" *)
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第 2 章 : 主なプロパティの説明
Verilog の構文例
//
//
//
//
//
Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control
Virtex-7
Xilinx HDL Language Template, version 2014.1
Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL
(* HIODELAY_GROUP = “DDR_INTERFACE” *)
IDELAYCTRL DDR_IDELAYCTRL_inst (
.RDY(),
// 1-bit output:Ready output
.REFCLK(REFCLK), // 1-bit input:Reference clock input
.RST(1’b0)
// 1-bit input:Active high reset input
);
// End of DDR_IDELAYCTRL_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HIODELAY_GROUP : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute HIODELAY_GROUP of instance_name : label is "group_name";
説明 :
•
instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
VHDL の構文例
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
attribute HIODELAY_GROUP :STRING;
attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";
begin
-- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
DDR_IDELAYCTRL_inst :IDELAYCTRL
port map (
RDY => open,
-- 1-bit output:Ready output
REFCLK => REFCLK, -- 1-bit input:Reference clock input
RST => ‘0’
-- 1-bit input:Active high reset input
);
-- End of DDR_IDELAYCTRL_inst instantiation
XDC 構文
set_property HIODELAY_GROUP group_name [get_cells instance_name]
説明 :
•
instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
XDC の構文例
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
set_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]
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第 2 章 : 主なプロパティの説明
影響のある処理
place_design
関連項目
142 ページの「IODELAY_GROUP」
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 18]を参照してください。
•
IDELAYCTRL
•
IDELAYE2
•
ODELAYE2
HLUTNM
HLUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、SRL16 または LUTRAM コンポーネントが同じ LUT6
サイトに配置されます。階層ごとに HLUTNM を使用して、どちらも同じグループ名で互換性のあるインスタンスタ
イプである必要があります。
HLUTNM と LUTNM の相違点
HLUTNM は各階層に 1 つしか使用できません。
•
複数の LUT コンポーネントを含む 1 モジュールの複数のインスタンスをグループにまとめる場合に HLUTNM
を使用します。
•
別の階層にある 2 つの LUT コンポーネントを同じグループにまとめる場合は LUTNM を使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)
°
SRL (SRL16E)
°
LUTRAM (RAM32X1S)
値
一意のグループ名
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 属性は LUT のインスタンシエーション直前に配置します。
Verilog 属性は、同じ論理階層のペアで使用する必要があります。
(* HLUTNM = "group_name" *)
Verilog の構文例
// Designates state0_inst to be placed in same LUT6 as state1_inst
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* HLUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'ha2a2aea2) // Specify LUT Contents
) state0_inst (
.O(state_out[0]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state0_inst instantiation
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* HLUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'h00330073) // Specify LUT Contents
) state1_inst (
.O(state_out[1]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state1_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HLUTNM : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute HLUTNM of instance_name : label is "group_name";
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
VHDL 属性は、同じ論理階層のペアで使用する必要があります。
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第 2 章 : 主なプロパティの説明
VHDL の構文例
-- Designates state0_inst to be placed in same LUT6 as state1_inst
attribute HLUTNM : string;
attribute HLUTNM of state0_inst : label is "LUT_group1";
attribute HLUTNM of state1_inst : label is "LUT_group1";
begin
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
state0_inst :LUT5
generic map (
INIT => X"a2a2aea2") -- Specify LUT Contents
port map (
O => state_out(0), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state0_inst instantiation
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
State1_inst :LUT5
generic map (
INIT => X"00330073") -- Specify LUT Contents
port map (
O => state_out(1), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state1_inst instantiation
XDC 構文
set_property HLUTNM group_name [get_cells instance_name]
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
XDC の構文例
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst
set_property HLUTNM LUT_group1 [get_cells state0_inst]
set_property HLUTNM LUT_group1 [get_cells state1_inst]
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第 2 章 : 主なプロパティの説明
影響のある処理
•
place_design
関連項目
•
157 ページの「LUTNM」
IBUF_LOW_PWR
IBUF_LOW_PWR プロパティは、パフォーマンスと消費電力のトレードオフをオプションで提供します。
IBUF_LOW_PWR プロパティは入力ポートに適用されます。デフォルトでは TRUE に設定され、低電力モードでその
ポートに対して入力バッファーがインプリメントされます。 FALSE に設定した場合は、ハイパフォーマンスモード
になります。
消費電力の変更は XPE (XPower Estimator) または Vivado Design Suite の report_power コマンドを使用して予測でき
ます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
SSTL や HSTL などの VREF ベースの I/O 規格、または LVDS や DIFF_HSTL などの差動規格が指定されている入
力ポート (get_ports)
値
•
TRUE :低電力モードでそのポートに対して入力または双方向バッファーをインプリメントします。これがデフォ
ルト値です。
•
FALSE :ハイパフォーマンスモードで入力または双方向バッファーをインプリメントします。
構文
Verilog 構文
推論されてインスタンシエートされた入力バッファーおよび双方向バッファーの場合、適切な Verilog 属性構文を最
上位出力ポート宣言の前に配置します。
(* IBUF_LOW_PWR = "FALSE" *)
Verilog の構文例
// Sets the input buffer to high performance
(* IBUF_LOW_PWR = "FALSE" *) input STATE,
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131
第 2 章 : 主なプロパティの説明
VHDL 構文
推論されてインスタンシエートされた入力バッファーの場合、適切な VHDL 属性構文を最上位出力ポート宣言の前に
配置します。
VHDL 属性は次のように宣言して指定します。
attribute IBUF_LOW_PWR : boolean;
attribute IBUF_LOW_PWR of port_name : signal is TRUE | FALSE;
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATE : in std_logic;
attribute IBUF_LOW_PWR : boolean;
-- Sets the input buffer to high performance
attribute IBUF_LOW_PWR of STATE : signal is FALSE;
XDC 構文
DIRECTION が IN または INOUT のポートオブジェクトに IBUF_LOW_PWR をプロパティとして割り当てます。
set_property IBUF_LOW_PWR TRUE [get_ports port_name]
説明 :
•
set_property IBUF_LOW_PWR はポートオブジェクトに割り当てることができます。
•
port_name は入力または双方向ポートです。
影響のある処理
•
report_power
•
report_timing
関連項目
•
144 ページの「IOSTANDARD」
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第 2 章 : 主なプロパティの説明
IN_TERM
IN_TERM は、キャリブレートされない入力終端のインピーダンス値を指定し、ハイレンジ (HR) バンク入力でのみ
サポートされています。ハイパフォーマンス (HP) バンクの入力には、オンチップ終端の DCI (Digital Controlled
Impedance) の「IOSTANDARD」を使用します。
重要 : UltraScale アーキテクチャの場合、キャリブレートされない終端を指定するには、 IN_TERM ではなく「ODT」
を使用してください。
終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ピンにあります。しかし、
キャリブレートされない分割終端オプションと、トライステートの分割終端 DCI との重要な違いは、 DCI の場合は、
VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、この機能の場合は、温度、プロセス、電圧
の変動を補正するためのキャリブレーションルーチンのない内部抵抗を使用する点です。このオプションには、 40、
50、 60オームのテブナン等価抵抗値を指定できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』
(UG471) [参照 2] を参照してください。
アーキテクチャサポート
ハイレンジ (HR) バンク入力でのみ 7 シリーズデバイスはサポートされています。
適用可能なオブジェクト
•
ポート (get_ports)
°
接続された入力ポートまたは双方向ポート
値
•
NONE (デフォルト )
•
UNTUNED_SPLIT_40
•
UNTUNED_SPLIT_50
•
UNTUNED_SPLIT_60
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位入力または双方向ポート宣言の前に配置します。
(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)
Verilog の構文例
// Sets an on-chip input impedance of 50 Ohms to input ACT5
(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位入力または双方向ポート宣言の前に配置します。
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133
第 2 章 : 主なプロパティの説明
VHDL 属性は次のように宣言します。
attribute IN_TERM : string;
VHDL 属性は次のように指定します。
attribute IN_TERM of
port_name : signal is value;
説明 :
•
port_name は最上位の入力または双方向ポートです。
VHDL の構文例
ACT5 : in std_logic;
attribute IN_TERM : string;
-- Sets an on-chip input impedance of 50 Ohms to input ACT5
attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;
XDC 構文
set_property IN_TERM value [get_ports port_name]
説明 :
•
IN_TERM はポートオブジェクト、およびポートオブジェクトに接続されているネットに割り当てることがで
きます。
•
port_name は入力または双方向ポートです。
XDC の構文例
# Sets an on-chip input impedance of 50 Ohms to input ACT5
set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]
影響のある処理
•
I/O 配置
•
ノイズレポート
•
消費電力レポート
関連項目
•
107 ページの「DCI_CASCADE」
•
108 ページの「DIFF_TERM」
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134
第 2 章 : 主なプロパティの説明
INTERNAL_VREF
INTERNAL_VREF は、バンクの内部レギュレーターの使用を指定して、基準電圧を必要とする規格の基準電圧を供
給します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
I/O バンク (get_iobanks)
値
•
0.60
•
0.675
•
0.75
•
0.90
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property INTERNAL_VREF {value} [get_iobanks bank]
説明 :
•
value は基準電圧値です。
XDC の構文例
# Designate Bank 14 to have a reference voltage of 0.75 Volts
set_property INTERNAL_VREF 0.75 [get_iobanks 14]
影響のある処理
•
I/O 配置
•
place_design
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135
第 2 章 : 主なプロパティの説明
•
DRC
•
report_power
IP_REPO_PATHS
このプロパティを使用すると、 Vivado Design Suite で使用するカスタム IP カタログを作成できます。
IP_REPO_PATHS プロパティは、サードパーティまたはユーザー定義の IP を含む 1 つまたは複数のディレクトリへの
パスを定義します。指定したディレクトリおよび下位ディレクトリで IP 定義が検索され、 Vivado Design Suite IP カ
タログに追加され、デザイン入力や IP インテグレーター機能で使用できるようになります。
このプロパティは、現在のプロジェクトの現在のファイルセットに割り当てられます。
ヒント : IP_REPO_PATHS プロパティが作成時にそれぞれのの新規プロジェクトに割り当てられるように Vivado
Design Suite を設定するには、 Vivado IDE で [Tools] →[Options] → [General] → [IP Catalog] フィールドの [Default IP
Repository Search Paths] でパスを指定します。このデフォルトの IP リポジトリ検索パスは、 vivado.ini ファイルに
保存され、 IP_REPO_PATHS を使用して新しいプロジェクトに追加されます。
IP_REPO_PATHS は <component>.xml ファイルを検索します。この <component> はカタログに追加する IP の名前で
す。 XML ファイルでは、 IP を定義するさまざまなファイルが識別されます。 IP_REPO_PATHS プロパティでは、リポ
ジトリの各 IP の XML ファイルを直接指定する必要はありません。 IP カタログが指定した IP リポジトリの下位フォ
ルダーから、カタログに追加する IP が検索されます。
重要 : IP_REPO_PATHS プロパティに IP カタログへ追加される新しい IP リポジトリディレクトリが含まれるように
設定したら、 update_ip_catalog コマンドを使用する必要があります。
リポジトリのサードパーティまたはユーザー定義 IP で現在のプロジェクトまたはデザインで使用中のデバイスの製
品ファミリがサポートされる場合、その IP はカタログに互換性のある IP として追加されます。 IP の互換性にター
ゲットパーツが含まれない場合、その IP が現在のプロジェクトまたはデザインと互換性がなく、 IP カタログには表
示されないことがあります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 10] を
参照してください。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
current_fileset
値
•
<dir_name> - ユーザー定義 IP が格納される 1 つまたは複数のディレクトリ名を指定します。ディレクトリ名は、
相対的または絶対的に指定でき、別々に指定するか、スペースで区切って指定し、波かっこ { } か二重引用符 " "
で囲む必要があります。
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property IP_REPO_PATHS {<ip_directories>} [current_fileset]
説明 :
•
<ip_directories> は、サードパーティまたはユーザー定義のパッケージされた IP 定義を含むディレクトリを 1 つ
または複数指定します。
XDC の構文例
set_property IP_REPO_PATHS {c:/Data/Designs C:/myIP} [current_fileset]
update_ip_catalog
使用可能な段階
デザイン入力
IO_BUFFER_TYPE
重要 : 入力および出力ポートには、「BUFFER_TYPE」ではなく IO_BUFFER_TYPE プロパティを使用してください。
IO_BUFFER_TYPE は最上位ポートに設定し、バッファーを使用するかどうかを指定します。
デフォルトでは、 Vivado 合成で入力ポートには入力バッファーが、出力ポートには出力バッファーが推論されます
が、 IO_BUFFER_TYPE プロパティを使用すると、このデフォルトビヘイビアーを無効にできます。
IO_BUFFER_TYPE 属性は最上位クロックポートに設定できます。RTL でのみ設定可能で、XDC では現在のところサ
ポートされていません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
BUFFER_TYPE 属性は最上位ポート (all_inputs、 all_outputs、 get_ports) に設定できます。
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第 2 章 : 主なプロパティの説明
値 •
NONE : この値を入力ポートまたは出力ポートに指定すると、入力または出力バッファーは推論されなくなりま
す。
構文 Verilog 構文
(* io_buffer_type = "none" *) input in1;
VHDL 構文
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
out1 : std_logic_vector(8 downto 0));
attribute io_buffer_type : string;
attribute io_buffer_type of out1: signal is "none";
end test;
XDC 構文
該当なし
影響のある処理
•
合成
関連項目 96 ページの「BUFFER_TYPE」
99 ページの「CLOCK_BUFFER_TYPE」
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第 2 章 : 主なプロパティの説明
IOB
IOB を使用すると、Vivado ツールで入力または出力ロジックブロック (I/O ブロックまたは IOB) に接続されたレジス
タが配置されるようになり、タイミングが改善されます。この属性は、 I/O バッファーに配置するレジスタに接続さ
れたポートに設定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
レジスタに接続されるポートすべて
値
•
FALSE (デフォルト )
•
TRUE
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位ポート宣言の前に配置します。
(* IOB = "{TRUE|FALSE}" *)
Verilog の構文例
// Place the register connected to ACK in the input logic site
(* IOB = "TRUE" *) input ACK,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位ポート宣言の前に配置します。
VHDL 属性は次のように宣言して指定します。
attribute IOB : string;
attribute IOB of <port_name>: signal is "{TRUE|FALSE}";
説明 :
•
port_name は最上位ポートです。
VHDL の構文例
ACK : in std_logic;
attribute IOB : string;
-- Place the register connected to ACK in the input logic site
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139
第 2 章 : 主なプロパティの説明
attribute IOB of ACK: signal is "TRUE";
XDC 構文
set_property IOB value [get_ports port_name]
説明 :
•
value は TRUE または FALSE です。
XDC の構文例
# Place the register connected to ACK in the input logic site
set_property IOB TRUE [get_ports ACK]
影響のある処理
•
place_design
IOBDELAY
IOBDELAY (Input Output Block Delay) プロパティは、システム同期データ入力を取り込むための入力ホールドタイム
を緩和するため、 ILOGIC ブロックの遅延の追加・削除を指定します。
ILOGIC ブロックは I/O ブロック (IOB) の隣にあり、 IOB を介して FPGA にデータが入るたびにそのデータを取り込
む同期エレメントを含んでいます。7 シリーズデバイスの ILOGIC ブロックは、HP I/O バンクでは ILOGICE2 として、
HR I/O バンクでは ILOGICE3 としてコンフィギュレーションすることができます。 ILOGICE2 と ILOGICE3 は機能的
には同じですが、 ILOGICE3 には IOBDELAY とともにコンフィギュレーションできるゼロホールド遅延エレメント
(ZHOLD) があるのが違いです。 IOBDELAY の使用については、『7 シリーズ FPGA SelectIO リソースユーザーガイ
ド』 (UG471)[参照 2]または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照し
てください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
入力バッファー (get_cells)
•
ネット (get_nets)
値
•
NONE :IBUF および入力フリップフロップ (IFD) パスの両方に対し、遅延を OFF に設定します。
•
IBUF
•
°
I/O コンポーネント内の任意のレジスタに対し、遅延を OFF に設定します。
°
ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を ON に設定します。
IFD
°
I/O コンポーネント内の IFF レジスタに対し、遅延を ON に設定します。
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第 2 章 : 主なプロパティの説明
ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を OFF に設定します。
°
•
BOTH :IBUF および IFD パスの両方に対し、遅延を ON に設定します。
構文
Verilog 構文
Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。
Verilog 制約は次のように指定します。
(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)
VHDL 構文
VHDL 制約は次のように宣言します。
attribute iobdelay: string;
VHDL 制約は次のように指定します。
attribute iobdelay of {component_name |label_name }:{component|label} is
“{NONE|BOTH|IBUF|IFD}”;
XDC 構文
set_property IOBDELAY value [get_cells cell_name]
説明 :
•
value には、 NONE、 IBUF、 IFD、 BOTH のいずれかが入ります。
XDC の構文例
set_property IOBDELAY "BOTH" [get_nets
{data0_I}]
影響のある処理
•
タイミング
•
配置
•
配線
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第 2 章 : 主なプロパティの説明
IODELAY_GROUP
IODELAY_GROUP は IDELAYCTRL セルを関連する IDELAY および ODELAY セルとともにグループにまとめ、配置
および複製が正しく行われるようにします。
IODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ IODELAY_GROUP プロパティ
を使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。
重要 : IODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの IODELAY_GROUP しか割
り当てられません。 .
次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをす
べてグループにまとめています。
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]
IODELAY_GROUP と HIODELAY_GROUP の相違点 IODELAY_GROUP では階層を越えて複数のエレメントをグループにまとめることができます。階層の異なる I/O 遅
延コンポーネントをグループにまとめるには IODELAY_GROUP を使用します。
HIODELAY_GROUP は、同じ階層モジュールにある I/O 遅延コンポーネントをグループにまとめます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
IDELAY、 ODELAY、または IDELAYCTRL インスタンス
値
指定したグループ名
構文
Verilog 構文
Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。
(* IODELAY_GROUP = "value" *)
Verilog の構文例
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control
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第 2 章 : 主なプロパティの説明
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL
(* IODELAY_GROUP = “DDR_INTERFACE” *)
IDELAYCTRL DDR_IDELAYCTRL_inst (
.RDY(),
// 1-bit output:Ready output
.REFCLK(REFCLK), // 1-bit input:Reference clock input
.RST(1’b0)
// 1-bit input:Active high reset input
);
// End of DDR_IDELAYCTRL_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute IODELAY_GROUP : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute IODELAY_GROUP of instance_name : label is "group_name";
説明 :
•
instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
VHDL の構文例
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
attribute IODELAY_GROUP :STRING;
attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";
begin
-- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
DDR_IDELAYCTRL_inst :IDELAYCTRL
port map (
RDY => open,
-- 1-bit output:Ready output
REFCLK => REFCLK, -- 1-bit input:Reference clock input
RST => ‘0’
-- 1-bit input:Active high reset input
);
-- End of DDR_IDELAYCTRL_inst instantiation
XDC 構文
set_property IODELAY_GROUP group_name [get_cells instance_name]
説明 :
•
group_name はユーザー指定の IODELAY_GROUP 名です。
•
instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
XDC の構文例
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
set_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]
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第 2 章 : 主なプロパティの説明
影響のある処理
•
配置
関連項目
•
126 ページの「HIODELAY_GROUP」
•
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17]または『UltraScale アーキテ
クチャライブラリガイド』 (UG974) [参照 18]を参照してください。
°
IDELAYCTRL
°
IDELAYE2
°
ODELAYE2
IOSTANDARD
IOSTANDARD は、ターゲットデバイスで入力、出力、または双方向ポートをコンフィギュレーションするのにどの
プログラマブル I/O 規格を使用するかを指定します。
重要 : Vivado Design Suite がデザインからビットストリームを生成する前に、 I/O バンクのすべてのポートで
IOSTANDARD を定義する必要があります。ただし、 IOSTANDARD は GT または XADC には適用できません。
1 つの I/O バンクに複数の異なる IOSTANDARD を含めることができますが、これらの IOSTANDARD には互換性が
なくてはなりません。 1 つの I/O バンクに異なる入力、出力、双方向 I/O 規格を組み合わせる場合は、次のルールに
従ってください。
1.
同じ出力 CCO 要件を持つ出力規格は、同じバンクにまとめることができます。
2.
同じ CCO および VREF要件を持つ入力規格は、同じバンクにまとめることができます。
3.
同じ CCO 要件を持つ入力規格および出力規格は、同じバンクにまとめることができます。
4.
ほかの規格と双方向 I/O 規格を組み合わせる場合は、双方向規格が最初の 3 つのルールに沿っていることを確認
してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
任意のポート - I/O ポートの RTL ソースで IOSTANDARD を定義するか、ポートセルの XDC 制約として定
義します。
値
ターゲットにするザイリンクス FPGA によって有効な I/O 規格は異なります。デバイス別の IOSTANDARD 値につい
ては、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)[参照 2] または『UltraScale アーキテクチャ
SelectIO リソースユーザーガイド』 (UG571)[参照 6] を参照してください。
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
このパラメーターを設定するには、適切な Verilog 構文を最上位ポート宣言の前に配置します。
(* IOSTANDARD = "value" *)
Verilog の構文例
// Sets the I/O Standard on the STATUS output to LVCMOS12
(* IOSTANDARD = "LVCMOS12" *) output STATUS,
VHDL 構文
適切な VHDL 属性構文を最上位ポート宣言の前に配置します。
VHDL 属性は次のように宣言して指定します。
attribute IOSTANDARD : string;
attribute IOSTANDARD of <port_name>: signal is "<standard>";
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATUS : out std_logic;
attribute IOSTANDARD : string;
-- Sets the I/O Standard on the STATUS output to LVCMOS12
attribute IOSTANDARD of STATUS: signal is "LVCMOS12";
XDC 構文
IOSTANDARD は、デザイン内のポートオブジェクトに XDC 制約として定義することもできます。
set_property IOSTANDARD value [get_ports port_name]
説明 :
•
port_name は最上位ポートです。
XDC の構文例
# Sets the I/O Standard on the STATUS output to LVCMOS12
set_property IOSTANDARD LVCMOS12 [get_ports STATUS]
影響のある処理
•
I/O 配置
•
ノイズレポート
•
消費電力レポート
•
DRC レポート
•
place_design
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第 2 章 : 主なプロパティの説明
関連項目
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 18]を参照してください。
•
OBUF
•
OBUFT
•
IOBUF
KEEP_COMPATIBLE
FPGA デザインプロセス中に、デバイスをより大きいものや、別のパーツに変更する必要が出てくることがありま
す。 KEEP_COMPATIBLE プロパティでは、必要に応じてデザインのターゲットデバイスを変更することができるよ
うに、現在のデザインと互換性があるはずの 1 つまたは複数のザイリンクス FPGA パーツのリストを定義します。こ
れにより、指定したデバイス間には互換性のない IO または PACKAGE_PINS が使用されないようになり、デザイン
が現在のパーツまたは互換性のあるパーツにマップできるようになります。
KEEP_COMPATIBLE プロパティを使用すると、 I/O ピン割り当てが指定した互換性のあるデバイスのリスト間で動作
するように、デザインフローの早期段階で互換性のある代替デバイスを定義できます。 Vivado Design Suite では、全
パーツで共通ではないピンへ I/O ポートが割り当てられないようにパッケージピンに PROHIBIT プロパティが定義
されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
current_design
値
COMPATIBLE_PART は、現在のターゲットパーツのデバイスとパッケージを組み合わせて定義されます。たとえば、
xc7k70tfbg676-2 パーツには、次のようなプロパティがあります。
NAME xc7k325tffg676-2
DEVICE xc7k325t
PACKAGE ffg676
COMPATIBLE_PARTS xc7k160tfbg676 xc7k160tffg676 xc7k325tfbg676
xc7k410tfbg676 xc7k410tffg676 xc7k70tfbg676
パーツオブジェクトの COMPATIBLE_PARTS プロパティでは、さまざまな DEVICE および PACKAGE がリストされ
ます。 SPEED は指定されません。この結果、互換性のあるパーツは次のようになります。
xc7k160tfbg676-1
xc7k160tfbg676-2
xc7k160tfbg676-2L
xc7k160tfbg676-3
xc7k160tffg676-1
xc7k160tffg676-2
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第 2 章 : 主なプロパティの説明
xc7k160tffg676-2L
xc7k160tffg676-3
xc7k325tfbg676-1
xc7k325tfbg676-2
xc7k325tfbg676-2L
xc7k325tfbg676-3
xc7k410tfbg676-1
xc7k410tfbg676-2
xc7k410tfbg676-2L
xc7k410tfbg676-3
xc7k410tffg676-1
xc7k410tffg676-2
xc7k410tffg676-2L
xc7k410tffg676-3
xc7k70tfbg676-1
xc7k70tfbg676-2
xc7k70tfbg676-2L
xc7k70tfbg676-3
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property KEEP_COMPATIBLE {value1 value2 valueN} [current_design]
{value1 value2 valueN} は、 PART オブジェクトに定義される、 1 つまたは複数の COMPATIBLE_PARTS になります。現
在のデザインのターゲットパーツに対する COMPATIBLE_PART は、次の Tcl コマンドを使用すると取得できます。
get_property COMPATIBLE_PARTS [get_property PART [current_design]]
XDC の構文例
set_property KEEP_COMPATIBLE {xc7k160tfbg676 xc7k410tffg676} [current_design]
使用可能な段階
•
I/O 配置
•
配置
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第 2 章 : 主なプロパティの説明
KEEP_HIERARCHY
KEEP_HIERARCHY は、最適化がバウンダリを越えて実行されないようにするため、ユーザー階層の保持を指示しま
す。これでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザインが大きく、遅
くなってしまうことがあります。
推奨 : 悪影響が出ないようにするには、KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべて
にレジスタを付けます。この属性は、合成前に適用すると最も効果的です。
KEEP_HIERARCHY は、階層レベルが変更されないようにするためのプロパティです。 Vivado 合成では、 RTL で指定
されたのと同じ階層が保持されるよう試みられますが、QoR (結果の品質) を改善するために階層がフラットにされた
り、変更されることもあります。
インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。
これが QoR に影響を与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述
するモジュールには使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、または
インスタンスに指定できます。 RTL でのみ設定可能です。
アーキテクチャサポート
すべて
適用可能なオブジェクト
•
セル (get_cells)
°
ユーザー定義のインスタンス
値
•
FALSE (デフォルト )
階層を超えて最適化されます。
•
TRUE
最適化が階層バウンダリを超えないようになり、階層が保持されます。
構文
Verilog 構文
Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。
(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)
Verilog の構文例
// Preserve the hierarchy of instance CLK1_rst_sync
(* KEEP_HIERARCHY = "TRUE" *) reset_sync #(
.STAGES(5)
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148
第 2 章 : 主なプロパティの説明
) CLK1_rst_sync (
.RST_IN(RST | ~LOCKED),
.CLK(clk1_100mhz),
.RST_OUT(rst_clk1)
);
モジュールの場合
(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);
インスタンスの場合
(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));
VHDL 構文
VHDL 属性は次のように宣言します。
attribute KEEP_HIERARCHY : string;
VHDL 属性は次のように指定します。
attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";
説明 :
•
name はユーザー定義のインスタンスの名前です。
VHDL の構文例
attribute KEEP_HIERARCHY : string;
-- Preserve the hierarchy of instance CLK1_rst_sync
attribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";
…
CLK1_rst_sync : reset_sync
PORT MAP (
RST_IN => RST_LOCKED,
CLK => clk1_100mhz,
RST_OUT
=> rst_clk1
);
モジュールの場合
attribute keep_hierarchy : string;
attribute keep_hierarchy of beh : architecture is "yes";
インスタンスの場合
attribute keep_hierarchy : string;
attribute keep_hierarchy of u0 : label is "yes";
XDC 構文
set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]
説明 :
•
instance_name はレジスタインスタンスです。
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149
第 2 章 : 主なプロパティの説明
XDC の構文例
# Preserve the hierarchy of instance CLK1_rst_sync
set_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]
影響のある処理
•
デザインのフロアプラン
•
opt_design
•
phys_opt_design
•
synth_design
KEEPER
KEEPER は、トライステート出力または双方向ポートにウィークドライバーを適用し、駆動されていないときに値を
保持します。ポートに接続される出力ネットの値が保持されます。
たとえば、指定したポートを介してロジック 1 が駆動される場合、 KEEPER はウィークまたは抵抗 1 をそのポートま
で駆動します。その後ネットドライバーがトライステート状態になると、 KEEPER は接続されたポートを介して
ウィークまたは抵抗 1 をネットに駆動し続け、値を保持します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているポートオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用でき
ます。
•
PULLUP
•
PULLDOWN
•
KEEPER
アーキテクチャサポート
すべて
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
値
•
TRUE | YES :指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。
•
FALSE | NO :キーパー回路を使用しません。デフォルトです。
Vivado プロパティリファレンス
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 制約をポート宣言の直前に配置します。
Verilog 制約は次のように指定します。
(* KEEPER = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 制約は次のように宣言して指定します。
attribute keeper: string;
attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC 構文
set_property KEEPER {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
# Use a keeper circuit to preserve the value on the specified port
set_property KEEPER TRUE [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
180 ページの「PULLDOWN」
182 ページの「PULLUP」
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第 2 章 : 主なプロパティの説明
LOC
LOC は、ターゲットのザイリンクス FPGA のデバイスリソースにロジックセルを配置します。
推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティ
を使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
プリミティブセルすべて
値
サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など)
構文
Verilog 構文
Verilog 属性はコンポーネントのインスタンシエーションの直前に配置します。
推論されたレジスタの SRL または LUTRAM の reg を 1 つのデバイスサイトに配置できる場合は、この Verilog 属性
はその reg 宣言前にも配置できます。
(* LOC = "site_name" *)
// Designates placed_reg to be placed in Slice site SLICE_X0Y0
(* LOC = "SLICE_X0Y0" *) reg placed_reg;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute LOC : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute LOC of instance_name : label is "site_name";
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152
第 2 章 : 主なプロパティの説明
説明 :
•
instance_name はインスタンシエート済みプリミティブのインスタンス名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed
-- in Slice site SLICE_X0Y0
attribute LOC of placed_reg : label is "SLICE_X0Y0";
推論済みインスタンスの場合、 VHDL 属性は次のように指定します。
attribute LOC of signal_name : signal is "site_name";
説明 :
•
signal_name は 1 つのサイトに配置可能な推論済みプリミティブの信号名です。
VHDL の構文例
-- Designates inferred register placed_reg to be placed in Slice site SLICE_X0Y0
attribute LOC of placed_reg : signal is "SLICE_X0Y0";
XDC 構文
set_property LOC site_name [get_cells instance_name]
説明 :
•
instance_name はプリミティブインスタンスです。
XDC の構文例
# Designates placed_reg to be placed in Slice site SLICE_X0Y0
set_property LOC SLICE_X0Y0 [get_cells placed_reg]
影響のある処理
•
デザインのフロアプラン
•
place_design
関連項目
•
93 ページの「BEL」
•
167 ページの「PACKAGE_PIN」
•
170 ページの「PBLOCK」
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第 2 章 : 主なプロパティの説明
LOCK_PINS
LOCK_PINS はセルプロパティで、ザイリンクス FPGA デバイスリソースの物理 LUT 入力 (A6、 A5、 A4...) への論理
LUT 入力 (I0、 I1、 I2...) のマッピングを指定します。タイミングクリティカルな LUT 入力を、最高速の A6 および A5
の物理 LUT 入力にマップするために使用するのが一般的です。
デフォルトでは、 LUT ピンは番号の大きいものから小さいものへ順番にマップされます。最大番号の論理ピンは最大
番号の物理ピンにマップされます。
•
A6LUT に配置された LUT6 のデフォルトのピンマッピングは次のようになります。
I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1
•
A5LUT に配置された LUT5 のデフォルトのピンマッピングは次のようになります。
I5:A5 I4:A4 I3:A3 I2:A2 I1:A1
•
A6LUT に配置された LUT2 のデフォルトのピンマッピングは次のようになります。
I1:A6 I0:A5
LOCK_PINS プロパティは Vivado 配線で使用されますが、タイミングを改善できるような場合でも、ロックされてい
る LUT でのピンマッピングは変更されません。 LOCK_PINS は指定配線でも重要です。指定配線により接続されて
いるピンが別のピンとスワップされる場合、指定配線はその LUT の接続と一致しなくなり、エラーになります。指
定配線ネットにより駆動される LUT セルすべてのピンは、 LOCK_PINS を使用してロックしておく必要があります。
指定配線の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 13]を参照してく
ださい。
注記 : DONT_TOUCH は LOCK_PINS を暗示しません。
「phys_opt_design -critical_pin_opt」というコマンドで最適化を実行する場合、 LOCK_PINS プロパティが
設定されているセルは最適化されず、 LOCK_PINS
で指定されているピン
マッピングは保持されます。
phys_opt_design コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9] を参
照してください。
LOCK_PINS プロパティがセルから削除されると、ピンマッピングは消去され、ピンを自由にスワップできるように
なります。しかし、現行のピン割り当てはすぐに変更にはなりません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
LUT セル (get_cells)
値
•
LOCK_PINS {I0:A6 I1:A5} :1 つまたは複数のピンマッピングペア。論理ピンと物理ピンのペアを使用して、
LUT 論理ピンが LUT 物理ピンに割り当てられます。
°
LOCK_PINS の値にはピンマッピングを順不同にリストでき、 HDL の場合はカンマで、 XDC の場合はホワ
イトスペースで区切ります。
°
インスタンスピンの範囲は LUT1 の場合は I0、 LUT6 の場合は I0 から I5 までになります。物理ピンの範囲
は、 LUT6 の場合は A6 (最速) から A1 まで、 LUT5 の場合は A5 (最速) から A1 までになります。
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第 2 章 : 主なプロパティの説明
ヒント : ISE でサポートされている ALL の値、または ALL を暗示する値なしは、 Vivado Design Suite ではサポートさ
れていません。すべてのピンをロックするには、各ピンを明示的に指定する必要があります。リストされていない論
理ピンは、デフォルトのマッピングで物理ピンにマップされます。
構文
Verilog 構文
LOCK_PINS の値は Verilog 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当
てることができます。
次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して
います。
(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (...
Verilog 例
module top (
i0,
i1,
i2,
i3,
i4,
i5,
o0);
input i0;
input i1;
input i2;
input i3;
input i4;
input i5;
output o0;
(* LOCK_PINS = "I1:A5,I2:A6" *)
LUT6 #(
.INIT(64'h0000000000000001))
LUT_inst_0
(.I0(i0),
.I1(i1),
.I2(i2),
.I3(i3),
.I4(i4),
.I5(i5),
.O(o0));
endmodule
VHDL 構文
LOCK_PINS の値は VHDL 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当
てることができます。
次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して
います。
attribute LOCK_PINS : string;
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155
第 2 章 : 主なプロパティの説明
attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";
...
VHDL の例
entity top is port (
i0, i1, i2, i3, i4, i5 : in std_logic;
o0 : out std_logic
);
end entity top;
architecture struct of top is
attribute lock_pins : string;
attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";
begin
LUT_inst_0 :LUT6 generic map (
INIT => "1"
) port map (
I0 => i0,
I1 => i1,
I2 => i2,
I3 => i3,
I4 => i4,
I5 => i5,
O => o0
);
end architecture struct;
XDC 構文
Vivado Design Suite で set_property という Tcl コマンドを使用し、LUT セルに LOCK_PINS プロパティを設定できます。
set_property LOCK_PINS {pin pairs} [get_cells instance_name]
説明 :
•
instance_name には LUT セルが 1 つまたは複数入ります。
重要 : XDC の場合は Tcl リスト構文に合わせるため、ピンペアをホワイトスペースで区切る必要がありますが、HDL
構文の場合はカンマで値を区切る必要があります。
XDC の構文例
% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
% get_property LOCK_PINS $myLUT2
I0:A5 I1:A6
% reset_property LOCK_PINS $myLUT2
% set myLUT6 [get_cells u0/u1/i_768]
% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares
影響のある処理
•
phys_opt_design
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第 2 章 : 主なプロパティの説明
•
route_design
関連項目
•
93 ページの「BEL」
•
112 ページの「DONT_TOUCH」
•
152 ページの「LOC」
LUTNM
LUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、 SRL16 または LUTRAM コンポーネントが同じ LUT6
サイトに配置されます。 LUTNM はペアで指定する必要があり、どちらも同じグループ名で互換性のあるインスタン
スタイプである必要があります。
LUTNM と HLUTNM の相違点 HLUTNM は、別のユーザー階層にある 2 つの LUT コンポーネントを統合するために使用できます。同じユーザー階
層にある 2 つの LUT コンポーネントを一緒のグループにする場合は LUTNM を使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)
°
SRL (SRL16E)
°
LUTRAM (RAM32X1S)
値
一意のグループ名
構文
Verilog 構文
Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必
要があります。
(* LUTNM = "group_name" *)
Verilog の構文例
// Designates state0_inst to be placed in same LUT6 as state1_inst
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第 2 章 : 主なプロパティの説明
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)
(* LUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'ha2a2aea2) // Specify LUT Contents
) state0_inst (
.O(state_out[0]), // LUT general outpu
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state0_inst instantiation
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* LUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'h00330073) // Specify LUT Contents
) state1_inst (
.O(state_out[1]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state1_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute LUTNM : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute LUTNM of instance_name : label is "group_name";
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
VHDL 属性は、同じ論理階層のペアで使用する必要があります。
VHDL の構文例
-- Designates state0_inst to be placed in same LUT6 as state1_inst
attribute LUTNM : string;
attribute LUTNM of state0_inst : label is "LUT_group1";
attribute LUTNM of state1_inst : label is "LUT_group1";
begin
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)
state0_inst :LUT5
generic map (
INIT => X"a2a2aea2") -- Specify LUT Contents
port map (
O => state_out(0), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
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第 2 章 : 主なプロパティの説明
I3 => state_in(3),
I4 => state_in(4)
-- LUT input
-- LUT input
);
-- End of state0_inst instantiation
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
State1_inst :LUT5
generic map (
INIT => X"00330073") -- Specify LUT Contents
port map (
O => state_out(1), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state1_inst instantiation
XDC 構文
set_property LUTNM group_name [get_cells instance_name]
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
XDC の構文例
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst
set_property LUTNM LUT_group1 [get_cells U1/state0_inst]
set_property LUTNM LUT_group1 [get_cells U2/state1_inst]
影響のある処理
•
place_design
関連項目
•
「HLUTNM」
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第 2 章 : 主なプロパティの説明
LVDS_PRE_EMPHASIS
UltraScale では、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、
LVDS_PRE_EMPHASIS プロパティが使用されます。
ある I/O 規格をインプリメントするドライバーでの伝送ラインロスを補うため、 LVDS トランスミッターのプリエン
ファシスは信号遷移で電圧をブーストします。DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプリエンファ
シスは、シンボル間の干渉を低減し、伝送ラインロスの影響を最低限に抑えるために使用できます。
ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシー
バーでの「EQUALIZATION」と組み合わせることができます。
トランスミッターのプリエンファシスは、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシ
スは信号エッジレートを高め、それは周辺信号のクロストークも高めます。
プリエンファシスの影響は伝送ライン特性に依存しているため、影響が最小限のものであることを確認するにはシ
ミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性
があります。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
値
•
TRUE - 差動入力および双方向バッファーのプリエンファシスをイネーブルにし、 LVDS I/O をインプリメントし
ます。
•
FALSE (デフォルト ) - プリエンファシスをイネーブルにしません。
構文
Verilog 構文該当なし
VHDL 構文該当なし
XDC 構文
XDC ファイルでは LVDS_PRE_EMPHASIS 属性を次のような構文で使用します。
set_property LVDS_PRE_EMPHASIS <TRUE|FALSE> [get_ports port_name]
説明 :
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第 2 章 : 主なプロパティの説明
•
set_property LVDS_PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。
•
port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。
関連項目 •
117 ページの「EQUALIZATION」
•
178 ページの「PRE_EMPHASIS」
MARK_DEBUG
Vivado ツールのハードウェアマネージャー機能を使用して、デバッグ用に保持する必要があるネットを指定します。
これにより、最適化で指定した信号が削除されなくなります。 MARK_DEBUG は、信号を保持して、 FPGA 操作中に
その信号の値を簡単に観察できるようにするためのプロパティです。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ネット (get_nets)
°
内部配列にアクセス可能なネットすべて
注記 : 一部のネットには専用コネクティビティなどがあり、デバッグのときに表示されなくなるようなもの
があります。
値
•
TRUE
•
FALSE
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。
(* MARK_DEBUG = "{TRUE|FALSE}" *)
Verilog の構文例
// Marks an internal wire for ChipScope debug
(* MARK_DEBUG = "TRUE" *) wire debug_wire,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。
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第 2 章 : 主なプロパティの説明
VHDL 属性は次のように宣言します。
attribute MARK_DEBUG : string;
VHDL 属性は次のように指定します。
attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;
説明 :
•
signal_name は内部信号です。
VHDL の構文例
signal debug_wire : std_logic;
attribute MARK_DEBUG : string;
-- Marks an internal wire for ChipScope debug
attribute MARK_DEBUG of debug_wire : signal is “TRUE”;
XDC 構文
set_property MARK_DEBUG value [get_nets net_name]
説明 :
•
net_name は信号名です。
XDC の構文例
# Marks an internal wire for ChipScope debug
set_property MARK_DEBUG TRUE [get_nets debug_wire]
影響のある処理
•
place_design
•
ChipScope
関連項目
•
「DONT_TOUCH」
MAX_FANOUT
MAX_FANOUT は、レジスタおよび信号のファンアウトの制限を設定します。整数値を指定します。
MAX_FANOUT は、合成のグローバルオプション -fanout_limit のデフォルト値よりも優先されます。デザイン全体の
デフォルト値は、 [Project Settings] ダイアログボックスの [Synthesis] ページまたは synth_design コマンドの
-fanout_limit オプションを使用して設定します。
重要 : MAX_FANOUT 属性は強制的に適用されますが、 -fanout_limit はガイドラインとして使用され、強制されませ
ん。ファンアウトを厳密に制御する必要がある場合は、 MAX_FANOUT を使用してください。また、 -fanout_limit オ
プションとは異なり、 MAX_FANOUT は制御信号にも適用されます。 -fanout_limit オプションは制御信号 (セット、リ
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第 2 章 : 主なプロパティの説明
セット、クロックイネーブルなど) には適用されないので、これらの信号を複製する必要がある場合は MAX_FANOUT
を使用してください。
この属性は、レジスタおよび組み合わせ信号にのみ使用できます。ファンアウトの制限に従うため、レジスタまたは
組み合わせ信号を駆動する信号が複製されます。この属性は RTL または XDC で設定できます。
アーキテクチャ
すべてのデバイス
適用可能エレメント
•
レジスタおよび組み合わせ信号
値
•
<Integer> : 信号を分配するために、ドライバーを複製する回数の最大値を指定します。
構文
Verilog 構文
信号
(* max_fanout = 50 *) reg sig1;
VHDL 構文 signal sig1 : std_logic;
attribute max_fanout : integer;
attribute max_fanout : signal is 50;
XDC 構文
set_property MAX_FANOUT <number> [get_nets -hier <net_name>]
影響のある処理
•
合成
•
最適化
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163
第 2 章 : 主なプロパティの説明
ODT
ODT (On-Die Termination) プロパティは、サポートされている I/O 規格の DCI (digitally controlled impedance) および非
DCI バージョンの両方に対し、 ODT の値を定義するのに使用します。外部抵抗ではなく ODT を使用する利点は、レ
シーバー側のスタブを完全に除去することでシグナルインテグリティが改善される点です。
ODT は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートしています。 I/O
バンクの VCCO は、予期どおりの動作を得るため、 ODT 属性に合わせた電圧レベルに接続しておく必要があります。
I/O 規格に必要な VCCO レベルの詳細については、『UltraScale SelectIO ユーザーガイド』 (UG571) [参照 6]を参照して
ください。
パラレル終端をサポートする I/O 規格の場合は、 DCI は VCCO /2 の電圧レベルのテブナン等価抵抗または分割終端抵
抗を作成します。 POD および HSUL 規格の場合は、 DCI は VCCO 電圧レベルのシングル終端をサポートしています。
終端抵抗の正確な値は ODT の値によって決まります。分割抵抗の DCI に使用可能な ODT 値は、 RTT_40、 RTT_48、
RTT_60、 RTT_NONE です。
注記 : DCI はハイパフォーマンス (HP) I/O バンクでのみ使用可能です。ハイレンジ (HR) I/O バンクでは DCI はサポー
トされていません。
HR および HP の I/O バンクの両方に、オプションのキャリブレーションなしのオンチップ分割終端機能があり、これ
は、 HSTL および SSTL 規格に対し、ターゲット抵抗値の 2 倍の抵抗を付加する 2 つの内部抵抗器を使用してテブナ
ン等価回路を作成します。 POD および HSUL の I/O 規格の場合は、キャリブレーションなしのオンチップシングル
終端機能があります。終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ポー
トにあります。
DCI ベースの I/O 規格を使用することにより、デザインで DCI またはキャリブレートなしの終端のどちらが使用され
るかが決まります。 DCI とキャリブレートなしの両方の I/O 規格で、終端抵抗の値は ODT 属性によって決まります。
しかし、キャリブレートなしのオプションと DCI との重要な違いは、 DCI の場合は、 VRN および VRP ピンでの外部
基準抵抗にキャリブレートするのですが、キャリブレートなしの入力終端機能の場合は、温度、プロセス、電圧の変
動を補正するためのキャリブレーションルーチンのない、ODT 属性によって決定される内部抵抗を使用する点です。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
°
入力および双方向バッファーに接続されているもの
値
•
RTT_40
•
RTT_48
•
RTT_60
•
RTT_120
•
RTT_240
•
RTT_NONE
注記 : 使用可能な I/O 規格およびコンフィギュレーションすべてに対し、すべての値が使用できるわけではあり
ません。
Vivado プロパティリファレンス
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文該当なし
VHDL 構文該当なし
XDC 構文
XDC ファイルでは ODT 属性を次のような構文で使用します。
set_property ODT <VALUE> [get_ports port_name]
説明 :
•
set_property ODT は ODT をイネーブルにします。
•
<Value> には指定の IOSTANDARD に対しサポートされている ODT 値の 1 つが入ります。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
関連項目
•
144 ページの「IOSTANDARD」
OFFSET_CNTRL
レシーバーオフセット制御である OFFSET_CNTRL は、プロセス変動を補正するため、 UltraScale デバイスで一部の
I/O 規格に対し使用できます。 OFFSET_CNTRL はハイパフォーマンス (HP) I/O にのみ割り当てることができます。
I/O 規格のサブセットの場合、 HP I/O バンクで、 ±35 mV までのプロセス変動が原因で発生する入力バッファーのオフ
セットをキャンセルするオプションが UltraScale アーキテクチャにはあります。
この機能は入力および双方向バッファープリミティブに対し使用できます。
オフセットキャリブレーションでは、ユーザーのインターコネクトロジックデザインに制御ロジックを構築するこ
とが求められます。詳細は、『UltraScale Series FPGAs SelectIO リソースユーザーガイド』 (UG571) [参照 6]を参照し
てください。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
入力または双方向バッファー (get_cells) :
°
IBUFE3
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第 2 章 : 主なプロパティの説明
°
IBUFDSE3
°
IOBUFE3
°
IOBUFDSE3
値
OFFSET_CNTRL 属性に使用できる値は次のとおりです。
•
CNTRL_NONE (デフォルト ) - オフセットキャンセルをイネーブルにしません。
•
FABRIC - 任意の I/O バンクでオフセットキャンセルを実行します。
重要 : オフセットキャンセルを実行するには、デバイスにオフセット制御回路が必要です。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
XDC ファイルでは OFFSET_CNTRL 属性を次のような構文で使用します。
set_property OFFSET_CNTRL value [get_ports port_name]
説明 :
•
set_property OFFSET_CNTRL はオフセットキャンセル機能をイネーブルにします。
•
<Value> には有効な OFFSET_CNTRL 値のいずれかが入ります。
•
port_name は接続されている入力または双方向ポートです。
影響のある処理
•
配置
•
配線
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第 2 章 : 主なプロパティの説明
PACKAGE_PIN
PACKAGE_PIN では、デバイスの物理的なパッケージピンへの論理デザインの最上位ポートの割り当てまたは配置を
定義ます。
推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティ
を使用します。ターゲットザイリンクス FPGA のデバイスリソースにロジックセルを割り当てるには、 LOC プロパ
ティを使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
値
パッケージピン名
構文
Verilog 構文
Verilog 属性をポート宣言の直前に配置します。
(* PACKAGE_PIN = "pin_name" *)
Verilog の構文例
// Designates port CLK to be placed on pin B26
(* PACKAGE_PIN = "B26" *) input CLK;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute PACKAGE_PIN : string;
VHDL 属性は次のように指定します。
attribute PACKAGE_PIN of port_name : signal is "pin_name";
VHDL の構文例
-- Designates CLK to be placed on pin B26
attribute PACKAGE_PIN of CLK : signal is "B26";
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第 2 章 : 主なプロパティの説明
XDC 構文
set_property PACKAGE_PIN pin_name [get_ports port_name]
XDC の構文例
# Designates CLK to be placed on pin B26
set_property PACKAGE_PIN B26 [get_ports CLK]
影響のある処理
•
ピン配置
•
place_design
関連項目
「LOC」
PATH_MODE
PATH_MODE は、ファイルを探す際またはパスベースの制約またはプロパティを読み出す際に Vivado Design Suite で
パスがどのように処理されるかを決定するプロパティです。
Vivado Design Suite では、プロジェクトのすべてのファイル、およびファイルとディレクトリを参照するほとんどの
プロパティに対して、そのファイルまたはディレクトリへの相対パスと絶対パスの両方を格納および維持しようとさ
れます。プロジェクトを開くと、そのファイルおよびディレクトリを探すためにこれらのパスが使用されます。デ
フォルトでは、 Vivado Design Suite はこれらのパスの検索に [RelativeFirst] が使用されるので、最初に相対パスが、そ
の後に絶対パスが検索されます。 PATH_MODE プロパティを使用すると、 Vivado ツールでの指定したオブジェクトの
ファイルパスまたはプロパティの処理方法を変更できます。
ヒント : 一部のパスでは、特に Windows でパスのドライブが異なる場合、 Vivado では相対パスが維持できません。こ
れらの場合、絶対パスのみが格納されます。
[RelativeFirst] または [AbsoluteFirst] 設定が使用されると、オブジェクトを見つけるのに代替パスまたは 2 つ目のパス
を使用する必要がある場合、 Vivado ツールで警告が表示されます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
ソースファイル (get_files)
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第 2 章 : 主なプロパティの説明
値
•
RelativeFirst : プロジェクトまでの相対パスを使用してファイルを見つけます。このパスを使用してファイルを
見つけることができない場合は、絶対パスを使用します。これは、デフォルトの値で、ほとんどの場合に適した
方法です。
•
AbsoluteFirst : 絶対パスを使用してファイルを見つけます。ファイルを見つけることができない場合は、相対パ
スを使用します。 [AbsoluteFirst] または [AbsoluteOnly] は、ファイルが決まったリポジトリに格納されている場合
(たとえば、デザイングループまたは企業内全員で使用される標準的なファイル) や IP のライブラリに向いてい
ます。
•
RelativeOnly : 相対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、そ
れを示すメッセージが表示され、ファイルが存在しないものとして処理されます。 [RelativeOnly] または
[AbsoluteOnly] 設定は、同じファイル名のファイルが複数あり、正しいファイルを必ず見つける必要のある場合
に向いています。
•
AbsoluteOnly : 絶対パスのみを使用してファイルを見つけます。ファイルを見つけることができない場合は、そ
れを示すメッセージが表示され、ファイルが存在しないものとして処理されます。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property PATH_MODE AbsoluteFirst [get_files *IP/*]
影響のある処理
•
プロジェクト管理およびファイルの位置
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第 2 章 : 主なプロパティの説明
PBLOCK
PBLOCK は Vivado Design Suite で Pblock に割り当てられるセルに設定する読み出し専用のプロパティです。
Pblock とはセルの集合体で、 1 つまたは複数の長方形のエリア/領域を指し、このエリアで Pblock に含められるデバ
イスリソースを指定します。 Pblock は、関連ロジックをグループにまとめて、ターゲットデバイスのある領域にそ
れを割り当てるため、フロアプランニング中に使用されます。デザインのフロアプランニングでの Pblock の使用につ
いては、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 15] を参
照してください。
Pblock は create_pblock Tcl コマンドを使用して作成し、 add_cells_to_pblock コマンドを使用してセルに追
加します。次のコードで Pblock を定義します。
create_pblock Pblock_usbEngine
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list
usbEngine1]]
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}
1 行目は Pblock を作成し、それに名前を指定します。
2 行目は Pblock にロジックセルを割り当てます。この場合、指定の階層モジュールにあるセルがすべて Pblock に割
り当てられます。特定の Pblock に割り当てられたセルには PBLOCK プロパティが割り当てられます。
後続のコマンド resize_pblock は、 Pblock 内に含まれるデバイスリソースの範囲を指定して、 Pblock のサイズを
定義します。 Pblock には、 SLICE、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイスリソースタイプのグリッドに
分かれています。これらのタイプに当てはまらないロジックは、デバイスの任意位置に配置することができます。特
定の階層レベルにブロック RAM のみを制約するには、それ以外の Pblock グリッドをディスエーブルにします (また
は単に定義しない)。
上記の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9] を参照してく
ださい。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
•
<NAME> : セルが割り当てられる Pblock の名前です。この Pblock 名は、 create_pblock コマンドで Pblock を
作成するときに定義します。
構文
Verilog 構文
該当なし
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第 2 章 : 主なプロパティの説明
VHDL 構文
該当なし
XDC 構文
Pblock は次の Tcl コマンドを使用して、 XDC ファイルあるいは直接デザインで定義することができます。
create_pblock <pblock_name>
XDC の例
次のコードで Pblock を定義します。
create_pblock Pblock_usbEngine
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list
usbEngine1]]
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}
影響のある処理
•
デザインのフロアプラン
•
place_design
関連項目
93 ページの「BEL」
106 ページの「CONTAIN_ROUTING」
152 ページの「LOC」
118 ページの「EXCLUDE_PLACEMENT」
Vivado プロパティリファレンス
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第 2 章 : 主なプロパティの説明
POST_CRC
POST_CRC は、コンフィギュレーションロジックの巡回冗長検査 (CRC) というエラー検出機能のオン/オフを設定し、
コンフィギュレーションメモリへの変更があれば通知されるようにします。
POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。
コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットか
ら CRC 値を計算します。コンフィギュレーションデータフレームの読み込みが終了すると、コンフィギュレーショ
ンビットストリームはデバイスに対し Check CRC 命令を出力し、それに続いてあらかじめ計算された CRC 値が出力
されます。デバイスにより計算された CRC 値がビットストリームの期待 CRC 値に一致しないと、デバイスは INIT_B
を Low にし、コンフィギュレーションを中止します。詳細については、『7 シリーズ FPGA コンフィギュレーション
ユーザーガイド』 (UG470)[参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』
(UG570) [参照 5] を参照してください。
CRC がディスエーブルの場合、 CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC 値は算出
されません。
アーキテクチャサポート
すべてのデバイス適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
DISABLE :Post CRC チェック機能をディスエーブルにします (デフォルト )。
•
ENABLE :Post CRC チェック機能をイエーブルにします。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property POST_CRC ENABLE | DISABLE [current_design]
XDC の構文例
set_property POST_CRC Enable [current_design]
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第 2 章 : 主なプロパティの説明
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
•
173 ページの「POST_CRC_ACTION」
•
174 ページの「POST_CRC_FREQ」
•
176 ページの「POST_CRC_INIT_FLAG」
•
177 ページの「POST_CRC_SOURCE」
POST_CRC_ACTION POST_CRC_ACTION はコンフィギュレーションロジック CRC エラー検出モードに使用されます。このプロパティ
は、 CRC の不一致が検出されたときのデバイスの対処方法を決めるもので、その対処方法には、エラー訂正、操作実
行、コンフィギュレーション停止があります。
リードバック中、シンドロームビットは毎フレーム計算されます。シングルビットエラーが検出されると、リード
バックはすぐに中止されます。 POST_CRC_ACTION プロパティにより訂正が行われる場合、リードバック CRC ロ
ジックがシングルビットエラーの訂正を実行します。エラーが出ているフレームは再度リードバックされ、シンド
ロームの情報を使用して、エラーになっているビットは修正されてフレームに書き戻されます。 POST_CRC_ACTION
が Correct_And_Continue に設定されている場合は、リードバックロジックが最初のアドレスから再開始します。
Correct_And_Halt に設定されている場合は、リードバックロジックは訂正後に停止します。詳細については、『7 シ
リーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)[参照 1] または『UltraScale アーキテクチャコンフィ
ギュレーションユーザーガイド』 (UG570) [参照 5] を参照してください。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
HALT :CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、そしてあらかじめ
計算された CRC との比較が中止になります。
•
CONTINUE :CRC の比較により CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の
計算、あらかじめ計算された CRC との比較は続行します。
•
CORRECT_AND_CONTINUE :CRC の比較により CRC の不一致が検出されると、それは訂正され、ビットスト
リームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。
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第 2 章 : 主なプロパティの説明
•
CORRECT_AND_HALT :CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、
比較 CRC の計算、あらかじめ計算された CRC との比較は中止になります。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_ACTION <VALUE> [current_design]
説明 :
•
<VALUE> には POST_CRC_ACTION プロパティで使用可能な値の 1 つが入ります。
XDC の構文例
set_property POST_CRC_ACTION correct_and_continue [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
•
172 ページの「POST_CRC」
•
174 ページの「POST_CRC_FREQ」
•
176 ページの「POST_CRC_INIT_FLAG」
•
177 ページの「POST_CRC_SOURCE」
POST_CRC_FREQ
POST_CRC_FREQ は、現在のデザインに対し、コンフィギュレーション CRC チェックが実行される周波数を設定し
ます。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。 POST_CRC プロパティをイ
ネーブルにすると、ビットストリームの予め計算されている値と、コンフィギュレーションメモリセルをリードバッ
クすることで計算される内部 CRC 値を周期的に比較できるようになります。
POST_CRC_FREQ は、リードバックの周波数を MHz で定義し、デフォルト値は 1MHz です。
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第 2 章 : 主なプロパティの説明
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
MHz で周波数を定数で指定します。使用できる値は次のとおりです。
°
1 2 3 4 6 7 8 10 12 13 16 17 22 25 26 27 33 40 44 50 66 100
°
デフォルト = 1 MHz
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_FREQ <VALUE> [current_design]
説明 :
•
<VALUE> には POST_CRC_FREQ プロパティで使用可能な値の 1 つが入ります。
XDC の構文例
set_property POST_CRC_FREQ 50 [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
•
172 ページの「POST_CRC」
•
173 ページの「POST_CRC_ACTION」
•
176 ページの「POST_CRC_INIT_FLAG」
•
177 ページの「POST_CRC_SOURCE」
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第 2 章 : 主なプロパティの説明
POST_CRC_INIT_FLAG
POST_CRC_INIT_FLAG は、SEU (Single Event Upset) エラー信号の出力として INIT_B ピンをイネーブルにするかどう
かを決定します。
エラーコンディションは常に FRAME_ECC サイトから出力されます。しかし、 POST_CRC_INIT_FLAG がイネーブ
ルになっている場合 (デフォルト )、 CRC エラーが発生すると INIT_B ピンもそれをフラグします。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
DISABLE :INIT_B ピンを使用せず、 FRAME_ECC サイトが CRC エラー信号のソースになります。
•
ENABLE :INIT_B ピンはイネーブルになり、これが CRC エラー信号のソースになります。これがデフォルト設
定です。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]
XDC の構文例
set_property POST_CRC_INIT_FLAG Enable [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
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第 2 章 : 主なプロパティの説明
関連項目
•
172 ページの「POST_CRC」
•
173 ページの「POST_CRC_ACTION」
•
174 ページの「POST_CRC_FREQ」
•
177 ページの「POST_CRC_SOURCE」
POST_CRC_SOURCE
POST_CRC_SOURCE は、コンフィギュレーションメモリへの変更通知用にコンフィギュレーションロジック CRC
のエラー検出機能が使用されるときの、 CRC 値のソースを指定します。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。
コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットか
ら CRC 値を計算します。 POST_CRC_SOURCE プロパティは、期待 CRC 値が予め計算された値からくるものなのか、
または最初のリードバックのコンフィギュレーションデータから得られるものなのかを定義します。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
PRE_COMPUTED :ビットストリームから期待 CRC 値を決定します。これがデフォルト設定です。
•
FIRST_READBACK : この後繰り返されるリードバックでの比較用に、最初のリードバックから実際の CRC 値を
取得します。
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]
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第 2 章 : 主なプロパティの説明
XDC の構文例
set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
•
172 ページの「POST_CRC」
•
173 ページの「POST_CRC_ACTION」
•
174 ページの「POST_CRC_FREQ」
•
176 ページの「POST_CRC_INIT_FLAG」
PRE_EMPHASIS
伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、 PRE_EMPHASIS プロパ
ティが使用されます。トランスミッタープリエンファシス (PRE_EMPHASIS) 機能により、ある I/O 規格の信号ドラ
イバーにプリエンファシスを使用できるようになります。
ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシー
バーでの「EQUALIZATION」と組み合わせることができます。
理想的な信号は、周波数のシンボル間隔内でロジック遷移を実行します。しかしロスの多い伝送ラインではシンボル
間隔が長くなる可能性があります。伝送ラインロスを踏まえ、プリエンファシスは遷移で電圧ゲインを提供します。
周波数ドメインでは、プリエンファシスによりデータストリームの各遷移で高周波が引き上げられます。
プリエンファシスの選択は、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッ
ジレートを高め、それは周辺信号のクロストークも高めます。
プリエンファシスのクロストークおよび信号不連続性の影響は伝送ライン特性に依存しているため、影響が最小限の
ものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善
されるよりむしろ悪化する可能性があります。
アーキテクチャサポート
UltraScale
適用可能なオブジェクト
•
ポート (get_ports)
Vivado プロパティリファレンス
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第 2 章 : 主なプロパティの説明
値
PRE_EMPHASIS 属性に使用できる値は次のとおりです。
•
RDRV_NONE (デフォルト ) - トランスミッターのプリエンファシスをイネーブルにしません。
•
RDRV_240 - プリエンファシスをイネーブルにします。
構文
Verilog 構文該当なし
VHDL 構文該当なし
XDC 構文
XDC ファイルでは PRE_EMPHASIS 属性を次のような構文で使用します。
set_property PRE_EMPHASIS value [get_ports port_name]
説明 :
•
set_property PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。
•
port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。
関連項目 •
117 ページの「EQUALIZATION」
•
160 ページの「LVDS_PRE_EMPHASIS」
PROHIBIT
PROHIBIT では、配置に使用できないピンまたはサイトを指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
サイト (get_sites)
•
BEL (get_bels)
Vivado プロパティリファレンス
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第 2 章 : 主なプロパティの説明
値
1
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property PROHIBIT 1 [get_sites site]
XDC の構文例
# Prohibit the use of package pin Y32
set_property prohibit 1 [get_sites Y32]
影響のある処理
•
I/O 配置
•
place_design
PULLDOWN
PULLDOWN はトライステート出力または双方向ポートにウィーク Low を適用し、フローティングしないようにし、
トライステートネットが駆動されていないときにフローティングしないよう、ロジック Low に確約します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているネットオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用でき
ます。
•
PULLUP
•
PULLDOWN
•
KEEPER
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテ
クチャライブラリガイド』 (UG974) [参照 18] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
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第 2 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
値
•
TRUE | YES :駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。
•
FALSE | NO :プルダウン回路を使用しません。デフォルトです。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 属性は次のように宣言します。
attribute pulldown: string;
VHDL 属性は次のように指定します。
attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC 構文
set_property PULLDOWN {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
# Use a pulldown circuit
set_property PULLDOWN TRUE [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
•
150 ページの「KEEPER」
•
182 ページの「PULLUP」
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181
第 2 章 : 主なプロパティの説明
PULLUP
PULLUP はトライステート出力または双方向ポートにウィーク High を適用し、フローティングしないようにします。
トライステートネットが駆動されていないときにフローティングしないよう、ロジック High に確約します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているネットオブジェクトに次のプロパティの 1 つを加えることで、この機能を使用でき
ます。
•
PULLUP
•
PULLDOWN
•
KEEPER
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 18]を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
値
•
TRUE | YES :駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。
•
FALSE | NO :プルアップ回路を使用しません。デフォルトです。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* PULLUP = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 属性は次のように宣言します。
attribute pullup: string;
VHDL 属性は次のように指定します。
attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
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第 2 章 : 主なプロパティの説明
XDC 構文
set_property PULLUP {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
set_property PULLUP TRUE [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
•
150 ページの「KEEPER」
•
180 ページの「PULLDOWN」
REF_NAME
これはデザインのセルに設定する読み出し専用のプロパティで、セルを識別する論理セル名を指定します。
この REF_NAME プロパティは Vivado Design Suite により自動的に定義され、 HDL や XDC でユーザーが変更するこ
とはできません。参照用に使用します。
このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルター
および Vivado Tcl コマンドクエリーを定義するのに非常に便利です。
たとえば、 RAM セルのクロックピンを選択するには、セルの REF_NAME プロパティに基づいてピンオブジェクト
をフィルターにかけます。
get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
該当なし
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183
第 2 章 : 主なプロパティの説明
構文
該当なし
影響のある処理
なし
REF_PIN_NAME
これはデザインのピンに設定する読み出し専用のプロパティで、ピンを識別する論理セル名を指定します。
REF_PIN_NAME は、ピンの NAME または HIERARCHICAL NAME から自動的に定義され、 HDL や XDC でユーザー
が変更することはできません。参照用に使用します。
このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルター
および Vivado Tcl コマンドクエリーを定義するのに非常に便利です。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ピン (get_pins)
値
該当なし
構文
該当なし
影響のある処理
なし
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184
第 2 章 : 主なプロパティの説明
RLOC
H_SET、 HU_SET、 U_SET などのセットに割り当てられているロジックエレメントの相対的な配置を RLOC 制約は
定義します。
RLOC が RTL ソースファイルにある場合、 H_SET、 HU_SET、 U_SET プロパティは、合成後のネットリストでセル
の読み出し専用に RPM プロパティに変換されます。 RLOC プロパティは保持されますが、合成後には読み出し専用
プロパティになります。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガ
イド : 制約の使用』 (UG903) [参照 12]を参照してください。
ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセッ
ト内のエレメントの配置を定義できます。たとえば、 RLOC 制約が 1 列にまとめられた 8 個のフリップフロップから
成るグループに適用されている場合、マッププログラムはその列を維持し、 1 つのユニットとしてフリップフロップ
のグループ全体を移動します。それとは対照的に、 LOC 制約は、ほかのデザインエレメントへの参照なしに、ター
ゲットデバイスにデザインエレメントの絶対ロケーションを定義します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
RTL ソースファイルのインスタンスまたはモジュール
値
スライスベースの XY 軸を使用して RLOC は指定されます。
RLOC=XmYn
説明 :
•
m は X 軸の値を示す整数です。
•
n は Y 軸の値を示す整数です。
ヒント : RLOC 制約の X および Y の値はデザインエレメント間の順序および関連性を定義し、ターゲットデバイス
での絶対ロケーションを定義するものではないため、これらの値は負の値になる場合があります。
構文
Verilog 構文
RLOC プロパティは、 RTL ソースファイル内で H_SET、 HU_SET、または U_SET で指定されるセット内のデザイン
エレメントの相対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直
前に配置します。
(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
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185
第 2 章 : 主なプロパティの説明
Verilog 例
これは、 ffs 階層モジュールでシフトレジスタフリップフロップの RLOC プロパティを定義する Verilog モジュール
です。
module inv (input a, output z);
LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));
endmodule // inv
module ffs
(
input clk,
input d,
output q
);
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
(*
(*
(*
(*
(*
(*
(*
(*
(*
FD
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));
RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));
RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));
RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));
RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));
RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));
RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));
LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));
outq (.C(clk), .D(sr_0n), .Q(outr));
assign q = outr;
endmodule // ffs
ヒント : 先の例では、RLOC プロパティがあるので、ffs 階層モジュールの FD インスタンスに H_SET プロパティが使
用されていることが暗示されています。
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186
第 2 章 : 主なプロパティの説明
先の例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、合成されたデザインで階
層を保持し、 RPM を定義する必要があります。
module top
(
input clk,
input d,
output q
);
wire
c1, c2;
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 制約は次のように宣言します。
attribute RLOC: string;
VHDL 制約は次のように指定します。
attribute RLOC of {component_name | entity_name | label_name} :
{component|entity|label} is “XmYn”;
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
XmYn は指定されたデザインエレメントの RLOC 値を定義します。
XDC 構文
RLOC プロパティは XDC 制約を使用しては定義できません。 RLOC プロパティは相対的に配置されたマクロ (RPM)
のオブジェクトの相対ロケーションを定義し、また合成されたデザインのネットリストでは読み出し専用の RPM お
よび RLOC プロパティになります。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835)[参照 9] を参照してください。
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
•
122 ページの「H_SET および HU_SET」
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第 2 章 : 主なプロパティの説明
•
185 ページの「RLOC」
•
188 ページの「RLOCS」
•
190 ページの「RLOC_ORIGIN」
•
194 ページの「RPM」
•
195 ページの「RPM_GRID」
•
200 ページの「U_SET」
RLOCS
RLOCS は、Vivado Design Suite の create_macro Tcl コマンドにより作成された XDC マクロオブジェクトに割り当
てられる読み出し専用のプロパティです。RLOCS が update_macro コマンドでアップデートされるとマクロに割り
当てられます。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)[参照 9]
を参照してください。
RPM と同様に、 XDC マクロはセルグループを相対的に配置します。マクロは多くの点で RPM の類似していますが、
大きな違いもあります。
•
RLOC プロパティと、 H_SET、 HU_SET、または U_SET プロパティの組み合わせで RTL ソースファイルで RPM
は定義されます。
•
RPM は合成後のデザインでは変更できません。
•
マクロは、相対配置制約によりグループ化されたリーフセルから作成され、合成後に変更できます。
•
RPM を自動的にマクロに変換することはできません。
•
RPM はデザインオブジェクトではなく、 XDC マクロコマンドを RPM に使用することはできません。
rlocs 引数にあるように、 update_macro コマンドでRLOCS プロパティの相対配置の値を指定します。
"cell0 rloc0 cell1 rloc1 … cellN rlocN"
XDC マクロオブジェクトの割り当てられている RLOCS プロパティを変更するには、 update_macro コマンドを使
用します。
RLOCS プロパティは XDC マクロの一部である個々のセルそれぞれに対し RLOC プロパティに変換されます。この
後、RLOC プロパティは、マクロのセルの相対配置を定義することにより、RPM に対するのと同じように機能します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
•
Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3...:マクロのセルの名前と、その相対ロケーションがペアになっています。
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188
第 2 章 : 主なプロパティの説明
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
XDC マクロが作成され、セルおよび相対ロケーションが自動入力されるとき、 RLOCS プロパティが間接的に定義さ
れます。
XDC の例
create_macro macro1
update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}
report_property -all [get_macros macro1]
Property
Type
Read-only Visible
ABSOLUTE_GRID bool
true
true
CLASS
string
true
true
NAME
string
true
true
RLOCS
string* true
true
Value
0
macro
macro1
u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
•
122 ページの「H_SET および HU_SET」
•
185 ページの「RLOC」
•
190 ページの「RLOC_ORIGIN」
•
194 ページの「RPM」
•
195 ページの「RPM_GRID」
•
200 ページの「U_SET」
Vivado プロパティリファレンス
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189
第 2 章 : 主なプロパティの説明
RLOC_ORIGIN
RTL デザインで相対配置マクロ (RPM) の絶対ロケーション、または LOC を決めるのが RLOC_ORIGIN プロパティで
す。 RPM の定義および RLOC_ORIGIN プロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の
使用』 (UG903) [参照 12]を参照してください。
RPM は、 RTL デザインで H_SET、 HU_SET、または U_SET プロパティを使用して、セットにデザインエレメントを
割り当てることで定義されます。この後、 RLOC プロパティを使用して、相互相対的にデザインエレメントの配置が
割り当てられます。ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメ
ントに相対してセット内のエレメントの配置を定義できます。
RPM のエレメント、その相対的配置を定義し終えると、RLOC_ORIGIN プロパティで、ターゲットデバイスへの RPM
の絶対配置を定義できます。 RLOC_ORIGIN プロパティは、合成中に LOC 制約に変換されます。
Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の左下を定義します。これは、 RLOC_ORIGIN プロパ
ティが X0Y0 のデザインエレメントであることが一般的です。 RPM の残りのセルは、グループの原点を基準とした
相対ロケーション (RLOC) を使用して配置されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
RTL ソースファイル内のインスタンス
値
スライスベースの XY 軸を使用して RLOC は指定されます。
RLOC_ORIGIN=XmYn
説明 :
•
m は整数の値で、 RPM の左下、ターゲットデバイスの X 軸の絶対値を表します。
•
n は整数の値で、 RPM の左下、ターゲットデバイスの Y 軸の絶対値を表します。
構文
Verilog 構文
RLOC_ORIGIN プロパティは、ターゲットデバイスでの RPM の絶対配置を定義する Verilog 属性です。 Verilog 属性
はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
次の最上位 Verilog モジュールは、デザインの ffs モジュールの RLOC_ORIGIN プロパティを定義しています。
module top
(
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190
第 2 章 : 主なプロパティの説明
input clk,
input d,
output q
);
wire
c1, c2;
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
次の例は最初の例と非常に類似していますが、RLOC_ORIGIN は最初の ffs モジュール u0 だけに割り当てられていて、
残りは相対配置用に RLOC プロパティで定義されている点が異なります。
module top
(
input clk,
input d,
output q
);
wire
c1, c2;
// what would happen if the origin places the RPM outside
// device?
(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1);
(* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2);
(* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 制約は次のように宣言します。
attribute RLOC_ORIGIN: string;
VHDL 制約は次のように指定します。
attribute RLOC_ORIGIN of {component_name | entity_name | label_name} :
{component|entity|label} is “XmYn”;
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
XmYn は指定されたデザインエレメントの RLOC_ORIGIN 値を定義します。
XDC 構文
RLOC_ORIGIN プロパティは合成されたデザインで LOC プロパティに変換されます。ターゲットデバイスに RPM の
エレメントの 1 つを配置することで、 RPM の LOC プロパティは指定できます。 RPM のほかにエレメントは、このロ
ケーションに相対的に配置され、 LOC プロパティに割り当てられます。
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191
第 2 章 : 主なプロパティの説明
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
•
122 ページの「H_SET および HU_SET」
•
185 ページの「RLOC」
•
188 ページの「RLOCS」
•
194 ページの「RPM」
•
195 ページの「RPM_GRID」
•
200 ページの「U_SET」
ROUTE_STATUS
ROUTE_STATUS は読み出し専用のプロパティで、ネット配線の最新情報を反映させるため、 Vivado 配線プログラム
でネットに割り当てます。
このプロパティは、 get_property または report_property コマンドを使用して、個々のネット別またはネット
のグループ別に検索できます。
デザイン全体の ROUTE_STATUS を確認するには、 report_route_status コマンドを使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ネット (get_nets)
値
•
ROUTED :ネットが完全に配置配線されています。
•
PARTIAL :ネットのすべてのピンおよびポートが配置され、ネットの一部は配線されていますが、配線されてい
ない部分があるので route_design を実行する必要があります。
•
UNPLACED :配置されていないピンやポートがあり、配置を完了させるため place_design を実行する必要が
あります。
•
UNROUTED :ネットのすべてのピンおよびポートが配置されていますが、ネットに配線データがないため、配線
を完了させるのに route_design 実行する必要があります。
•
INTRASITE : ターゲットデバイスの同じサイト内で配線全体が完了していて、接続を完了させるのに配線リソー
スは不要です。これはエラーではありません。
•
NOLOADS :配線に論理ロードがないか、配線可能なロードピンがないので、配線は不要です。これはエラーで
はありません。
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192
第 2 章 : 主なプロパティの説明
•
NODRIVER :配線に論理ドライバーがないか、配線可能なドライバーがないので、配線は不要です。これはデザ
インエラーです。
•
HIERPORT :配線可能なロードまたはドライバーのない最上位階層ポートに配線が接続されています。これはエ
ラーではありません。
•
ANTENNAS :配線に最低 1 つのアンテナがある (アンテナとはサイトピンに接続する枝葉を指すが、そのサイト
ピンがこの論理ネットに接続されていることを表していない)、または配線に少なくとも 1 つの島がある (島とは
論理ネットに関連付けられているサイトピンのいずれにも接続されていない配線の一部を指す)。これは配線エ
ラーです。
•
CONFLICTS :配線プログラムに次の配線エラーが 1 つ以上見られます。
°
配線の競合 : この配線のノードが 1 つ以上、ほかの配線、または同じ配線の別の分岐でも使用されています。
°
サイトピンの競合 :サイト内のサイトピンに接続されている論理ピンと、サイト外に配線を介して接続され
ている論理ネットが異なります。
°
無効サイトの競合 :サイトのプログラミングが無効な状態であるサイトのサイトのサイトピンに配線が接続
されていて、サイト内の配線が正しく接続されているか判断できない状態です。
•
ERROR :配線ステータスを判断するにあたって内部エラーが発生した状態です。
•
NONET :配線ステータス用に指定されているネットオブジェクトが存在しないか、または入力したようには検出
されません。
•
NOROUTE :エラーのため、指定のネットに対し配線オブジェクトを検出できません。
•
NOROUTESTORAGE :エラーのため、このデバイスに対しては配線ストレージオブジェクトは使用できません。
•
UNKNOWN :エラーのため、配線ステートは計算できません。
構文
ROUTE_STATUS プロパティの値は、先に説明した値の 1 つになります。また、 Vivado 配線により割り当てられる読
み出し専用プロパティで、直接変更はできません。
影響のある処理
•
デザインの配線
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193
第 2 章 : 主なプロパティの説明
RPM
RTL ソースファイルで H_SET、 HU_SET、または U_SET プロパティを使用して定義されたセットのロジックエレメ
ントに RPM は割り当てられ、読み出し専用になっています。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザー
ガイド : 制約の使用』 (UG903) を[参照 12]参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
合成されたデザインのセル (get_cells)
値
•
NAME :RTL ソースファイルに H_SET、 HU_SET、または U_SET プロパティとともに RLOC がある場合のセッ
ト定義からくる RPM の名前です。
構文
RPM を定義するための H_SET、 HU_SET、または U_SET と RLOC がある RTL デザインを合成すると RPM プロパ
ティは派生し、読み出し専用です。 RPM プロパティを直接定義したり変更することはできません。
関連項目
•
122 ページの「H_SET および HU_SET」
•
185 ページの「RLOC」
•
188 ページの「RLOCS」
•
190 ページの「RLOC_ORIGIN」
•
195 ページの「RPM_GRID」
•
200 ページの「U_SET」
Vivado プロパティリファレンス
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194
第 2 章 : 主なプロパティの説明
RPM_GRID
RPM_GRID プロパティは RLOC グリッドを相対座標ではなく絶対座標で定義します。 RPM_GRID システムは、セル
が異なるサイトタイプ (スライス、ブロック RAM、 DSP などの組み合わせ) に属す RPM に使用されます。セルはさ
まざまなサイズのサイトに配置される可能性があるので、ターゲットデバイスに直接配置できる RPM_GRID システ
ムでは絶対座標の RPM_GRID を使用します。
RPM_GRID 値は、 Vivado IDE でサイトを選択すると、 [Site Properties] ビューに表示されます。座標は、 RPM_X およ
び RPM_Y サイトプロパティを使用して Tcl コマンドで検索することもできます。 RPM_GRID プロパティの使用、絶
対座標を使用した RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]を参
照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
•
”GRID” :指定のRLOC が、通常 RLOC で指定される相対座標ではなく、ターゲットデバイスからの絶対座標であ
ることを Vivado Design Suite に知らせるため、 RPM_GRID プロパティと GRID キーワードを組み合わせます。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* RPM_GRID = "GRID" *)
Verilog 例
module iddr_regs
(
input clk, d,
output y, z
);
(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2));
defparam ireg.DDR_CLK_EDGE = "SAME_EDGE";
(* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y));
(* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z));
endmodule // iddr_regs
VHDL 構文
RPM_GRID システムを使用するには、まず属性を定義し、それをデザインエレメントの 1 つに追加します。
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195
第 2 章 : 主なプロパティの説明
attribute RPM_GRID of ram0 : label is "GRID";
VHDL 制約は次のように宣言します。
attribute RPM_GRID : string;
VHDL 制約は次のように指定します。
attribute RPM_GRID of {component_name | entity_name} :
{component|entity} is “GRID”;
XDC 構文
RPM_GRID プロパティは RTL ソースファイルで割り当てられ、 XDC ファイルや Tcl コマンドでは定義することはで
きません。しかし、XDC マクロの場合は、update_macros コマンドに -absolute_grid オプションを使用します。
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
•
122 ページの「H_SET および HU_SET」
•
185 ページの「RLOC」
•
188 ページの「RLOCS」
•
190 ページの「RLOC_ORIGIN」
•
194 ページの「RPM」
•
200 ページの「U_SET」
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196
第 2 章 : 主なプロパティの説明
SLEW
SLEW は、プログラム可能な出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッ
ファーに対し、出力バッファーのスルーレートを指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
•
接続された出力ポートまたは双方向ポート
セル (get_cells)
°
出力バッファー (すべての OBUF)
値
•
SLOW (デフォルト )
•
MEDIUM - UltraScale アーキテクチャの場合は、ハイパフォーマンス (HP) I/O でのみ使用できます。
•
FAST
構文
Verilog 構文
I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置
します。
(* DRIVE = "{SLOW|FAST}" *)
Verilog の構文例
// Sets the Slew rate to be FAST
(* SLEW = "FAST" *) output FAST_DATA,
その他の Verilog の構文例
出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた
出力バッファーに SLEW パラメーターを割り当てます。
推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]、または
『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]からのインスタンシエーションテンプレートを使
用して、正しい構文を指定してください。
次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。
// OBUF:Single-ended Output Buffer
//
Virtex-7
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第 2 章 : 主なプロパティの説明
// Xilinx HDL Language Template, version 2014.1
OBUF #(
.DRIVE(12),
// Specify the output drive strength
.IOSTANDARD("DEFAULT"), // Specify the output I/O standard
.SLEW("FAST") // Specify the output slew rate
) fast_data_obuf (
.O(FAST_DATA),
// Buffer output (connect directly to top-level port)
.I(fast_data_int) // Buffer input
);
// End of fast_data_obuf instantiation
VHDL 構文
I/O バッファーを推論する際にこの属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置
します。
VHDL 属性は次のように宣言します。
attribute SLEW : string;
VHDL 属性は次のように指定します。
attribute SLEW of port_name : signal is value;
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
FAST_DATA : out std_logic;
attribute SLEW : string;
-- Sets the Slew rate to be FAST
attribute SLEW of STATUS : signal is “FAST”;
その他の VHDL の構文例
出力または双方向バッファーがインスタンシエートされたときに SLEW を設定するには、インスタンシエートされた
出力バッファーに SLEW ジェネリックを割り当てます。
推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 17]、または
『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 18]からのインスタンシエーションテンプレートを使
用して、正しい構文を指定してください。
次の例では、 fast_data_obuf という名前の OBUF インスタンスのスルーレートを FAST に設定しています。
-- OBUF:Single-ended Output Buffer
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
Fast_data_obuf :OBUF
generic map (
DRIVE => 12,
IOSTANDARD => "DEFAULT",
SLEW => "FAST")
port map (
O => FAST_DATA, -- Buffer output (connect directly to top-level port)
I => fast_data_int -- Buffer input
);
-- End of fast_data_obuf instantiation
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第 2 章 : 主なプロパティの説明
XDC 構文
set_property SLEW value [get_ports port_name]
説明 :
•
port_name は出力または双方向ポートです。
XDC の構文例
# Sets the Slew rate to be FAST
set_property SLEW FAST [get_ports FAST_DATA]
影響のある処理
•
I/O 配置
•
ノイズレポート
•
消費電力レポート
関連項目
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテ
クチャライブラリガイド』 (UG974) [参照 18]を参照してください。
•
OBUF
•
OBUFT
•
IOBUF
•
IOBUF_DCIEN
•
IOBUF_INTERMDISABLE
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第 2 章 : 主なプロパティの説明
U_SET
RLOC 制約を使用して、デザイン階層をまたいで分散しているデザインエレメントを 1 つのセットにまとめます。
U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには現
われません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプ
ロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 12]
を参照してください。
H_SET または HU_SET はデザイン階層に基づいてロジックエレメントのセットを定義するのに使用されますが、
U_SET を使用すると、ユーザー定義のロジックエレメントを手動で作成でき、このセットはデザインの階層には依
存しません。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。
重要 : 階層モジュールに U_SET 制約を設定すると、それ以下の階層にある RLOC 制約が設定されたすべてのプリミ
ティブシンボルに U_SET 制約が適用されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
次のデザインエレメント、またはそのカテゴリーで U_SET は使用することができます。詳細は、『Vivado Design Suite
7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 17] または『UltraScale アーキテクチャライブラリガイド』
(UG974) [参照 18] を参照してください。
•
レジスタ
•
FMAP
•
マクロインスタンス
•
ROM
•
RAMS
•
RAMD
•
MULT18X18S
•
RAMB4_Sm_Sn
•
RAMB4_Sn
•
RAMB16_Sm_Sn
•
RAMB16_Sn
•
RAMB16
•
DSP48
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第 2 章 : 主なプロパティの説明
値
•
NAME :U_SET の名前
構文
Verilog 構文
これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと
組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
これは、モジュールでのシフトレジスタフリップフロップの RLOC および U_SET プロパティを定義する Verilog モ
ジュールです。
module ffs (
input clk,
input d,
output q
);
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
(*
(*
(*
(*
(*
(*
(*
(*
(*
FD
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));
RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));
RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));
RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));
RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));
RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));
RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));
LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));
outq (.C(clk), .D(sr_0n), .Q(outr));
assign q = outr;
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第 2 章 : 主なプロパティの説明
endmodule // ffs
定義されている特定の階層に設定する HU_SET プロパティとは異なり、 U_SET プロパティは階層全体に設定できま
す。この例では、最上位モジュールにより ffs モジュールのインスタンスが 3 つ定義されていますが、U_SET は Uset_0
および Uset_1 の 2 つしか作成されていません。この 2 つのセットに次に定義されている 3 つの ffs モジュールインス
タンスからのフリップフロップが含まれています。
module top (
input clk,
input d,
output q
);
wire
c1, c2;
ffs u0 (clk, d, c1);
ffs u1 (clk, c1, c2);
ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 属性は次のように宣言します。
attribute U_SET : string;
VHDL 制約は次のように指定します。
attribute U_SET of {component_name | entity_name | label_name}
:{component|entity|label} is "NAME";
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
"NAME" には U_SET の名前を指定します。
XDC 構文
U_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されている
U_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパ
ティが設定されます。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835)[参照 9] を参照してください。
影響のある処理
•
デザインのフロアプラン
•
place_design
•
synth_design
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第 2 章 : 主なプロパティの説明
関連項目
•
148 ページの「KEEP_HIERARCHY」
•
122 ページの「H_SET および HU_SET」
•
185 ページの「RLOC」
USE_DSP48
USE_DSP48 プロパティを使用すると、 Vivado Design Suite で数学モジュールがターゲットデバイスで DSP48 ブロッ
クに合成されるようになります。
デフォルトでは、乗算器、乗加算器、乗減算器、乗累算器タイプの構造が DSP48 ブロックに割り当てられます。
USE_DSP48 プロパティを指定しない場合、 Vivado 合成ではロジックが自動的に正しく推論されます。加算器、減算
器、アキュムレータもこれらのブロックに含めることはできますが、デフォルトでは DSP48 ブロックではなくロジッ
クを使用してインプリメントされます。 USE_DSP48 属性を使用すると、このデフォルト動作が変更され、デバイス
で DSP48 ブロックを使用してこれらの構造が定義されるようにもなります。
DSP48 は、カウンター、マルチプレクサー、およびシフトレジスタなど、数学以外のその他多くのロジックファン
クションをインプリメントされるためにも使用できます。ただし、マルチプレクサーなどの複雑なモジュールの場合
は、手動で DSP48 を手動でインスタンシエートする必要があります。
このプロパティは、次のように RTL で信号上の属性として設定できます。
(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);
USE_DSP48 は RTL ソースでモジュールに適用できますが、それが指定されたモジュールにのみ適用されます。下位
モジュールには個別に指定するか、指定しないでください。これは、デザインの階層セルに XDC 制約として適用す
ることもできます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。
優先順位は次のとおりです。
1.
信号
2.
アーキテクチャおよびコンポーネント
3.
モジュールおよびエンティティ
値
•
YES : DSP48 ブロックを使用して数学ファンクションをインプリメントします。
•
NO : Vivado 合成のデフォルトビヘイビアーは変更されません。
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第 2 章 : 主なプロパティの説明
構文
Verilog 構文
(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);
VHDL 構文
attribute use_dsp48 : string;
attribute use_dsp48 of P_reg : signal is "no"
XDC 構文
set_property use_dsp48 yes [get_cells -hier ….]
影響のある処理
•
合成
USED_IN
USED_IN プロパティは Vivado Design Suite のデザインファイル (v、 vhd、 xdc、 tcl) に設定し、これらのファイルが
FPGA デザインのどの段階で使用されるかを指定します。
たとえば、インプリメンテーションではなく、 Vivado 合成で XDC ファイルを使用するよう、 USED_IN プロパティで
指定できます。また、合成ではなくシミュレーションで HDL ソースファイル (v または vhd) を使用するよう指定す
ることもできます。
ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プ
ロパティに関連付けられており、ツールにより自動的に USED_IN ({synthesis, simulation, implementation} に変換され
ます。
また、 Tcl ファイルを単にインプリメンテーションで使用する設定するのではなく、 USED_IN opt_design または
place_design で使用するように細かく設定することもできます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ファイル
値
•
synthesis
•
implementation
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第 2 章 : 主なプロパティの説明
•
simulation
•
out_of_context
•
opt_design
•
power_opt_design
•
place_design
•
phys_opt_design
•
route_design
•
write_bitstream
•
post_write_bitstream
•
synth_blackbox_stub
•
testbench
•
board
•
single_language
構文
Verilog 構文
該当なし
VHDL 構文
該当なし
XDC 構文
set_property USED_IN {<value>} [get_files <files>]
説明 :
•
<value> には有効な USED_IN 値が 1 つまたは複数入ります。
•
<files> には USED_IN プロパティを設定するファイル名が入ります。
XDC の構文例
# Designates the specified files as used in simulation
set_property USED_IN {synthesis simulation} [get_files *.vhdl]
影響のある処理
•
合成
•
シミュレーション
•
インプリメンテーション
•
ビットストリーム生成
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第 2 章 : 主なプロパティの説明
VCCAUX_IO
VCCAUX_IO は、指定した I/O の VCCAUX_IO レールの動作電圧を指定します。
VCCAUX_IO プロパティの割り当てが正しいことをチェックする DRC があります。
•
VCCAUXIOBT (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HP バンクのみに配置
されていることを確認します。
•
VCCAUXIOSTD (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HR バンクでのみサ
ポートされている IOSTANDARD を使用していないことを確認します。
•
VCCAUXIO (エラー ) : VCCAUX_IO の値が NORMAL になっているポートが、 VCCAUX_IO の値が HIGH になっ
ているポートとして同じバンクに制約/配置されていないことを確認します。
アーキテクチャサポート
7 シリーズおよび Zynq デバイス (High Performance (HP) バンクの I/O のみ)
適用可能なオブジェクト
•
ポート (get_ports)
•
セル (get_cells)
°
I/O バッファー
値
•
DONTCARE (デフォルト )
•
NORMAL
•
HIGH
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。
(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)
Verilog の構文例
// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O
(* VCCAUX_IO = "HIGH" *) input ACT3,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。
VHDL 属性は次のように宣言します。
attribute VCCAUX_IO : string;
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第 2 章 : 主なプロパティの説明
VHDL 属性は次のように指定します。
attribute VCCAUX_IO of port_name : signal is value;
説明 :
•
port_name は最上位ポートです。
VHDL の構文例
ACT3 : in std_logic;
attribute VCCAUX_IO : string;
-- Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O
attribute VCCAUX_IO of ACT3 : signal is “HIGH”;
XDC 構文
set_property VCCAUX_IO value [get_ports port_name]
説明 :
•
port_name は最上位ポートです。
XDC の構文例
# Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O
set_property VCCAUX_IO HIGH [get_ports ACT3]
影響のある処理
•
I/O 配置
•
place_design
•
消費電力レポート
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付録 A
その他のリソース
ザイリンクスリソース
アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを参照
してください。
ザイリンクスで使用される技術用語については、ザイリンクス用語集を参照してください。
ソリューションセンター
デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ
クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。
参考資料
このガイドの補足情報は、次の資料を参照してください。
1.
『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470)
2.
『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)
3.
『7 シリーズ FPGA クロックリソースユーザーガイド』 (UG472)
4.
『7 シリーズ FPGA の XADC 12 ビット 1MSPS デュアルアナログ-デジタルコンバーターユーザーガイド』
(UG480)
5.
『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570)
6.
『UltraScale アークテクチャ SelectIO リソースユーザーガイド』 (UG571)
7.
『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572)
8.
『UltraScale アークテクチャシステムモニターユーザーガイド』 (UG580)
9.
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)
10. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)
11. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)
12. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)
13. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)
14. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)
15. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906)
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208
16. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)
17. 『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953)
18. 『UltraScale アーキテクチャライブラリガイド』 (UG974)
19. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG995)
20. 『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174)
21. Vivado Design Suite ビデオチュートリアル
22. Vivado Design Suite の資料
法的通知
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permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND
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