富士通半導体デバイス 最新情報 DSA0-40901-1 ASSP 通信制御 1394 シリアルバスコントローラ MB86617 （新製品） ■ 概要 MB86617 は、IEEE1394 規格(IEEE Std 1394-1995)および P1394.a 規格案(rev.2.0)に準拠した 1394 シリアルバスコントローラです。 1394 のケーブル環境下でのネットワークのために 3 つのポートを搭載しており、差動トランシー バ、コンパレータを備えており、データ転送速度は、S400 をサポートしております。 MB86617 は、PHY レイヤと LINK レイヤを 1 チップに集積しており、実装面積の縮小、低消費 電力化を図っております。 MB86617 は、MPEG2 および DSS データ転送用に 2 つ (１つは DV 用インターフェース受信と兼 用)の専用ポートを持ち、ヘッダ部とデータ部の分離およびパケッタイズを自動的に行っており、 転送の連続性を保つ処理に適しております。 ■ 特長 ● ● ● ● ● ● ● ● ● ● ● ● ● ● IEEE1394 高性能シリアル・バス規格および P1394.a 規格案準拠 PHY レイヤと LINK レイヤを 1 チップに集積 3 ケーブル・ポート 転送データ速度 : S100, S200, S400 内蔵 PLL(水晶発振対応)による内部クロックの生成 4 Ｋバイト×2 チャネル分の Isochronous 送受信兼用データバッファ 256 Byte の Asynchronous 送信／受信専用バッファ Isochronous パケットのヘッダ部とデータ部の受信時の自動分離および送信時の自動パケッタ イズ 2 つの Isochronous 転送専用ポート搭載(8 ビットバス) コピープロテクト LSI とのインタフェース搭載(8 ビット入力/出力) 32bit CRC の生成、およびチェック機能 6 芯 ケーブル対応 3.3 V 単一電源 電源電圧 LQFP-176（FPT-176P-M03） パッケージ 2000 年 9 月 1 MB86617 ■ ブロック図 ● 通常動作モード時 HOST インタフェース 1394 インタフェース(Port0) Asynch 送信専用 FIFO (256Byte) Asynch 送信 パケット処理 Asynch 受信 パケット処理 XTPA0 TPB0 XTPB0 TPBIAS0 Asynch 受信専用 FIFO (256Byte) FIFO FIFO (2KByte) (2KByte) LINK レイヤ 制御回路 DSA0-40901-1 2 FIFO CP IC インタフェース (2KByte) 1394 インタフェース(Port2) データブリッジ部 TSP IC インタフェース FIFO (2KByte) 1394 インタフェース(Port1) PHY/ XTPA1 TPB1 XTPB1 TPBIAS1 XTPA2 TPB2 XTPB2 TPBIAS2 MB86617 ● Asynchronous 送信 FIFO 拡大モード時 HOST インタフェース 1394 インタフェース(Port0) Asynch 送信専用 FIFO (256Byte) Asynch 送信 パケット処理 Asynch 受信 パケット処理 XTPA0 TPB0 XTPB0 TPBIAS0 Asynch 受信専用 FIFO (256Byte) FIFO FIFO (2KByte) (2KByte) LINK レイヤ 制御回路 FIFO CP IC インタフェース (2KByte) 1394 インタフェース(Port2) データブリッジ部 TSP IC インタフェース FIFO (2KByte) 1394 インタフェース(Port1) PHY/ XTPA1 TPB1 XTPB1 TPBIAS1 XTPA2 TPB2 XTPB2 TPBIAS2 DSA0-40901-1 3 MB86617 ● Asynchronous 受信 FIFO 拡大モード時 HOST インタフェース 1394 インタフェース(Port0) Asynch 送信専用 FIFO (256Byte) Asynch 送信 パケット処理 Asynch 受信 パケット処理 XTPA0 TPB0 XTPB0 TPBIAS0 Asynch 受信専用 FIFO (256Byte) FIFO FIFO (2KByte) (2KByte) LINK レイヤ 制御回路 DSA0-40901-1 4 FIFO CP IC インタフェース (2KByte) 1394 インタフェース(Port2) データブリッジ部 TSP IC インタフェース FIFO (2KByte) 1394 インタフェース(Port1) PHY/ XTPA1 TPB1 XTPB1 TPBIAS1 XTPA2 TPB2 XTPB2 TPBIAS2 MB86617 ■ 各ブロックの機能 ● ● ● ● ● PHY レイヤ制御回路 IEEE1394 の Physical レイヤの制御回路部です。 ケーブル環境下の Asynchronous 転送をサポートしています。 最大転送速度は、393.216 Mbit/s です。 IEEE1394 パケット転送用トランシーバ／レシーバを 3 ポート搭載しています。 バスの状態モニタ、バスリセット発生時の初期化動作、スピードシグナリング、アービトレー ション、および データ送受信のためのエンコード／デコード機能を備えています。 LINK レイヤ制御回路 IEEE1394 準拠の標準パケットの生成および転送を管理します。 パケットのヘッダとデータについて、32bit CRC の生成およびチェックを行います。 32 bit のサイクル・タイマ・レジスタを内蔵し、サイクル・マスタの機能を実現します。 TSP-IC インタフェース TSP IC と MPEG2-TS, DSS データの送受信および DV データの受信を行うため、２つの専用ポ ートを搭載しています。 送信時は、MPEG2-TS, DSS データに、タイムスタンプの付加を行います。 受信時は、タイムスタンプ値(SPH)とサイクルタイマが一致した時点より、受信データの出力 を行います。 Isochronousus 転送用に送受信兼用の FIFO を 2 Kbyte×2 チャネル分内蔵しています。 CP-IC インタフェース コピープロテクト対応のため、CP IC へのコピー情報の付加を行います。 データブリッジ部 MPEG2-TS, DSS および DVC 対応のパケッタイズおよび受信データリビルドを行います。 送信時は、Isochronous パケットヘッダ，CIP ヘッダの付加、およびソースパケットの連結／分 割処理を行います。 また、2 ch 送信時には、Isochronous パケットの連結処理を行います。 受信時は、Isochronous パケットヘッダ，CIP ヘッダの除去、およびソースパケット単位の復元 処理を行います。 また、2 ch 受信時には、Isochronous パケットの分割処理を行い、各々の FIFO に振り分けます。 Isochronous 転送用に送受信兼用の FIFO を 2 Kbyte×2 チャネル分内蔵しています。 DSA0-40901-1 5
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