Stratix V デバイスハンドブック Volume 2:トランシーバ

Stratix V デバイスハンドブック
Volume 2:トランシーバ
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SV5V2
2014.09.30
101 Innovation Drive
San Jose, CA 95134
www.altera.com
目次-2
Stratix V デバイスハンドブック Volume 2:トランシーバ
目次
Stratix V デバイスのトランシーバ・アーキテクチャ................................... 1-1
デバイスのレイアウト.............................................................................................................................1-3
Stratix V GX/GT チャネルおよび PCIe ハード IP のレイアウト...................................... 1-4
Stratix V GS チャネルおよび PCIe ハード IP のレイアウト.............................................. 1-6
PMA アーキテクチャ............................................................................................................................. 1-10
レシーバ・バッファ...................................................................................................................1-11
レシーバ・クロック・データ・リカバリ・ユニット..................................................... 1-15
レシーバ・デシリアライザ......................................................................................................1-17
トランスミッタ PLL................................................................................................................... 1-18
トランスミッタ・シリアライザ.............................................................................................1-23
トランスミッタ・バッファ......................................................................................................1-24
トランシーバ・キャリブレーション・ブロック.............................................................. 1-26
PMA リコンフィギュレーション........................................................................................... 1-29
標準 PCS のアーキテクチャ.................................................................................................................1-30
レシーバの標準 PCS データパス............................................................................................ 1-32
トランスミッタ標準 PCS データパス................................................................................... 1-46
10G PCS のアーキテクチャ.................................................................................................................. 1-49
レシーバ 10G PCS データパス.................................................................................................1-50
トランスミッタ 10G PCS データパス....................................................................................1-55
PCIe Gen3 PCS のアーキテクチャ...................................................................................................... 1-61
レシーバ PCIe Gen3 PCS データパス.....................................................................................1-62
トランスミッタ PCIe Gen3 PCS のデータパス................................................................... 1-63
PIPE インタフェース..................................................................................................................1-64
改訂履歴.....................................................................................................................................................1-65
Stratix V デバイスのトランシーバのクロッキング....................................... 2-1
入力リファレンス・クロッキング.......................................................................................................2-1
入力リファレンス・クロック・ソース..................................................................................2-2
内部クロッキング..................................................................................................................................... 2-7
トランスミッタ・クロック・ネットワーク......................................................................... 2-8
トランスミッタ・クロッキング.............................................................................................2-20
レシーバ・クロッキング.......................................................................................................... 2-32
FPGA ファブリック-トランシーバ間のインタフェースのクロッキング..............................2-39
トランスミッタ・データパス・インタフェースのクロッキング............................... 2-42
レシーバ・データパス・インタフェース・クロック .................................................... 2-47
GXB 0 PPM コア・クロックのアサインメント..................................................................2-52
改訂履歴.....................................................................................................................................................2-53
Stratix V デバイスのトランシーバ・リセット・コントロール................... 3-1
PHY IP エンベデッド・リセット・コントローラ...........................................................................3-2
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Stratix V デバイスハンドブック Volume 2:トランシーバ
目次-3
エンベデッド・リセット・コントローラ信号.....................................................................3-2
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバ
イス・パワーアップ時のリセット..................................................................................... 3-3
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバ
イス動作時のリセット........................................................................................................... 3-4
ユーザー・コード化されたリセット・コントローラ................................................................... 3-5
ユーザー・コード化されたリセット・コントローラの信号.......................................... 3-6
ユーザー・コード化されたリセット・コントローラを使用したトランスミッタ
のデバイス・パワーアップ時のリセット .......................................................................3-8
ユーザー・コード化されたリセット・コントローラを使用したトランスミッタ
のデバイス動作時のリセット............................................................................................3-10
ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバ
イス・パワーアップ・コンフィギュレーション時のリセット.............................. 3-10
ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバ
イス動作時のリセット.........................................................................................................3-12
Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット..............................3-12
Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット・コント
ロール信号...............................................................................................................................3-13
マニュアル・ロック・モードにおけるクロック・データ・リカバリ...................................3-14
CDR マニュアル・ロック・モードのコントロール設定................................................3-14
CDR マニュアル・ロック・モードでのトランシーバのリセット.............................. 3-14
リセット信号およびパワーダウン信号の影響を受けるトランシーバ・ブロック.............3-15
改訂履歴.....................................................................................................................................................3-18
Stratix V デバイスでのトランシーバ・コンフィギュレーション................4-1
プロトコルおよびトランシーバ PHY IP のサポート..................................................................... 4-1
10GBASE-R および 10GBASE-KR.......................................................................................................... 4-6
10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレ
ーション..................................................................................................................................... 4-8
10GBASE-R および 10GBASE-KR でサポートされている機能.......................................4-12
1000BASE-X および 1000BASE-KX のトランシーバ・データパス................................4-15
1000BASE-X および 1000BASE-KX でサポートされている機能.................................... 4-16
1000BASE-X および 1000BASE-KX コンフィギュレーションでの同期ステート・
マシン・パラメータ............................................................................................................. 4-19
10GBASE-R、10GBASE-KR、1000BASE-X、および 1000BASE-KX コンフィギュレ
ーションでのトランシーバ・クロッキング................................................................. 4-19
Interlaken.................................................................................................................................................... 4-20
トランシーバ・データパスのコンフィギュレーション................................................. 4-20
サポートされている機能.......................................................................................................... 4-22
トランシーバ・クロッキング................................................................................................. 4-25
PCI Express（PCIe）―Gen1、Gen2、および Gen3....................................................................... 4-27
トランシーバ・データパスのコンフィギュレーション................................................. 4-28
PCIe コンフィギュレーションでサポートされている機能............................................4-32
PCIe Gen3 でサポートされている機能................................................................................. 4-36
トランシーバ・クロッキングおよびチャネル配置のガイドライン........................... 4-39
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン................. 4-48
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目次-4
Stratix V デバイスハンドブック Volume 2:トランシーバ
PCIe Gen3 でのトランシーバ・クロッキング.................................................................... 4-57
XAUI............................................................................................................................................................4-64
XAUI コンフィギュレーションでのトランシーバ・データパス.................................4-65
サポートされている機能.......................................................................................................... 4-67
トランシーバ・クロッキングおよびチャネル配置のガイドライン........................... 4-70
CPRI および OBSAI—確定的レイテンシのプロトコル............................................................... 4-71
トランシーバ・データパスのコンフィギュレーション................................................. 4-72
レジスタ・モードでの位相補償 FIFO.................................................................................. 4-73
チャネル PLL フィードバック.................................................................................................4-73
CPRI および OBSAI.....................................................................................................................4-73
強化された CPRI 機能................................................................................................................4-76
トランシーバ・コンフィギュレーション....................................................................................... 4-77
標準 PCS コンフィギュレーション―カスタム・データパス....................................... 4-77
標準 PCS コンフィギュレーション―低レイテンシのデータパス...............................4-83
トランシーバのチャネル配置のガイドライン...................................................................4-88
10G PCS コンフィギュレーション......................................................................................... 4-89
インスタンスのマージ.............................................................................................................. 4-96
ネイティブ PHY IP のコンフィギュレーション............................................................................ 4-97
ネイティブ PHY のトランシーバ・データパス・コンフィギュレーション............4-98
標準 PCS でサポートされている機能................................................................................. 4-100
10G PCS でサポートされている機能...................................................................................4-101
ネイティブ PHY IP での 10G データパス・コンフィギュレーション......................4-103
PMA ダイレクトでサポートされている機能................................................................... 4-106
チャネルおよび PCS データパスのダイナミックな切り替えリコンフィギュレ
ーション................................................................................................................................. 4-107
Stratix V GT デバイスのコンフィギュレーション.......................................................................4-107
改訂履歴...................................................................................................................................................4-109
Stratix V デバイスのトランシーバ・ループバック・サポート................... 5-1
シリアル・ループバック........................................................................................................................ 5-1
PIPE リバース・パラレル・ループバック........................................................................................ 5-2
リバース・シリアル・ループバック ................................................................................................. 5-3
リバース・シリアル Pre-CDR ループバック.................................................................................... 5-4
改訂履歴.......................................................................................................................................................5-5
Stratix V デバイスのダイナミック・リコンフィギュレーション................6-1
ダイナミック・リコンフィギュレーションの機能........................................................................6-1
オフセット・キャンセレーション.......................................................................................................6-2
PMA アナログ・コントロールのリコンフィギュレーション.....................................................6-3
オンチップ信号品質のモニタリング（EyeQ）................................................................................6-3
ディシジョン・フィードバック・イコライゼーション............................................................... 6-4
アダプティブ・イコライゼーション.................................................................................................. 6-4
ループバック・モードでのダイナミック・リコンフィギュレーション................................ 6-5
トランシーバ PLL のリコンフィギュレーション ...........................................................................6-5
トランシーバ・チャネルのリコンフィギュレーション............................................................... 6-6
トランシーバ・インタフェースのリコンフィギュレーション ................................................. 6-6
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Stratix V デバイスハンドブック Volume 2:トランシーバ
目次-5
改訂履歴.......................................................................................................................................................6-7
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Stratix V デバイスのトランシーバ・アーキテク
チャ
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Stratix® V トランシーバについてより深く理解するには、まずはトランシーバのアーキテクチャ
の章を確認してから、このボリュームの次の章に進むことをお勧めします。
Quartus® II ソフトウェアに含まれているアルテラのトランシーバ IP（Intellectual Property）を使
用して、 Stratix V トランシーバを実装することができます。
Stratix V デバイスは、最大 66 のバックプレーンに対応する全二重クロック・データ・リカバリ
（CDR）ベースのトランシーバを提供します。
表 1-1: デバイス・バリアント
Stratix デバイス
チャネルの種類
GX
GT
GS
600 Mbps～14.1 Gbps
サポート無し
GX
600 Mbps～14.1 Gbps
サポート無し
GT
600 Mbps～12.5 Gbps
19.6 Gbps～28.05 Gbps
Stratix V は、フィジカル・メディア・アタッチメント（PMA）とフィジカル・コーディング・サ
ブレイヤ（PCS）の 2 つのブロックに分けられます。PMA ブロックはチャネルへの FPGA の接
続、必要となるクロックの生成、パラレルからシリアルまたはパラレルからシリアルへのデータ
変換を実行します。一方、PCS ブロックは PMA と FPGA コア間のデジタル処理ロジックを実行
します。 PCS ブロックには、PMA と FPGA コア間のデジタル処理インタフェースが含まれま
す。 Stratix V デバイス内には、標準 PCS ブロック、10G PCS、および PCIe Gen3 ベースのアプリ
ケーションをサポートする PCIe Gen3 PCS の 3 種類の PCS ブロックがあります。
Stratix V トランシーバは、トランシーバ・ブロックと呼ばれる全二重（トランスミッタおよびレ
シーバ）6 チャネル・グループ内に構築されています。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
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9001:2008
登録済
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Stratix V デバイスのトランシーバ・アーキテクチャ
図 1-1: シングル全二重 GX チャネル
Transmitter PMA
Transmitter PCS
(1)
FPGA
Fabric
Standard PCS
10G PCS
(1)
Receiver PCS
(1)
(1)
(1)
(1)
Receiver PMA
PCIe Gen3 PCS
Standard PCS
10G PCS
tx_serial_data
(1)
Channel PLL
(CDR/CMU PLL)
(1)
Serializer
(1)
PCIe Gen3 PCS
Deserializer
(1)
rx_serial_data
注:
1. PMAおよびPCSの幅はコンフィギュレーション可能です。
図 1-2: シングル全二重 GT チャネル
GT チャネルには PCS は含まれません。
Serializer
Transmitter PMA
128
FPGA
Fabric
CDR
Deserializer
Receiver PMA
128
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tx_serial_data
rx_serial_data
Stratix V デバイスのトランシーバ・アーキテクチャ
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デバイスのレイアウト
1-3
関連情報
• Arria 10 デバイス・ハンドブック：既知の問題
Arria V デバイス・ハンドブックの章にプランニングされる更新を一覧表示します。
• トランシーバ IP の使用方法についての詳細は、Altera Transceiver PHY IP Core User Guide を
参照してください。
• トランシーバのパフォーマンスの仕様については、Stratix V Device Datasheet を参照してくだ
さい。
• 今後の Quartus® II ソフトウェアのリリースでサポートされる予定の機能については、
Upcoming Stratix V Device Features を参照してください。
デバイスのレイアウト
Stratix V デバイスには、デバイスの左側と右側にトランシーバのカラムが配置されていますが、
一部の Stratix V デバイスでは、デバイスの左側にのみトランシーバのカラムが配置されていま
す。
Stratix V デバイスのトランシーバ・アーキテクチャ
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Altera Corporation
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Stratix V GX/GT チャネルおよび PCIe ハード IP のレイアウト
図 1-3: トランシーバの基本的なレイアウト
PCS
PMA
PCS
PMA
PCS
PCS
Clock Networks
Per Channel: Standard PCS, 10G PCS & PCIe Gen3 PCS
PMA
Fractional PLLs
Core Logic
Fabric
DSP Blocks
M20K Blocks
Core Logic
Fabric
DSP Blocks
M20K Blocks
DSP Blocks
M20K Blocks
Fractional PLLs
PMA
Per Channel: Standard PCS, 10G PCS & PCIe Gen3 PCS
I/O, LVDS & Memory Interface
PMA
PMA
PCS
PMA
PCS
PMA
(2)
I/O, LVDS & Memory Interface
注：
1. この図は、トランシーバを備えたStratix Vの1つのバリアントを表しています。他のバリアントとはフロア・プランが異なる場合があります。
2. 未使用のトランシーバ・チャネルは追加のトランシーバ・トランスミッタPLLとして使用することができます。
トランシーバ・バンクの境界の位置は、クロッキング・リソース、結合チャネル、およびフィッ
ティングの際に重要となります。トランシーバは、3 チャネルと 6 チャネルのトランシーバ・バ
ンクにグループ化されています。
トランシーバ・バンク内で最も小さい番号のピン名はそのバンクのチャネル 0 であり、バンクの
最も大きい番号のピン名はチャンネル 5 です。
Stratix V GX/GT チャネルおよび PCIe ハード IP のレイアウト
Stratix V デバイスには、異なるチャネルおよび PCIe ハード IP バリアントが多く含まれていま
す。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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1-5
Stratix V GX/GT チャネルおよび PCIe ハード IP のレイアウト
図 1-4: GX デバイスにおける一般的なトランシーバ・バンクの位置
この図は、66 チャネル・デバイスのレイアウトを表しています。一部のデバイスでは、チャネ
ル数はこれより少なくなります。
IOBANK_B5L
3 Ch
3 Ch
IOBANK_B5R
IOBANK_B4L
6 Ch
6 Ch
IOBANK_B4R
IOBANK_B3L
6 Ch
6 Ch
IOBANK_B3R
IOBANK_B2L
6 Ch
6 Ch
IOBANK_B2R
IOBANK_B1L
6 Ch
6 Ch
IOBANK_B1R
IOBANK_B0L
6 Ch
6 Ch
IOBANK_B0R
PCIe
Hard
IP
PCIe
Hard
IP
with
CvP
PCIe
Hard
IP
PCIe
Hard
IP
Transceiver
Bank Names
Number of Channels
Per Bank
Stratix V デバイスのトランシーバ・アーキテクチャ
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Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
Transceiver
Bank Names
Number of Channels
Per Bank
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1-6
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Stratix V GS チャネルおよび PCIe ハード IP のレイアウト
図 1-5: GT デバイスにおける一般的なトランシーバ・バンクの位置
IOBANK_B3L
6 Ch
3 Ch
1 GTB
2 GXB
IOBANK_B2L
6 Ch
3 Ch
1 GTB
2 GXB
IOBANK_B2R
IOBANK_B1L
6 Ch
3 Ch
1 GTB
2 GXB
IOBANK_B1R
3 Ch
1 GTB
2 GXB
IOBANK_B0R
6 Ch
IOBANK_B0L
PCIe
Hard
IP
Transceiver
Bank Names
Number of Channels
Per Bank
IOBANK_B3R
Ch 2 GXB
Ch 1 GTB
Ch 0 GXB
Transceiver
Bank Names
Number of Channels
Per Bank
注：
1. GTトランシーバ・バンクは最大1 GTチャネルと2 GXチャネルで構成されます。GTチャネルはバンク内の中央のチャネルです。
2. GTデバイスは、GXバンクL0およびL1にまたがるよう配置されたPCIe HIPブロックを1つだけ搭載しています。
関連情報
• デバイス・ピン配置の詳細については、 Pin-Out Files for Altera Devices を参照してください。
• デバイス・オプションの詳細については、Cyclone V Device Handbook を参照してください。
Stratix V GS チャネルおよび PCIe ハード IP のレイアウト
Stratix V デバイスには、異なるチャネルおよび PCIe ハード IP バリアントが多く含まれていま
す。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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チャネル・バリアント
1-7
図 1-6: GS デバイスにおける一般的なトランシーバ・バンクの位置
IOBANK_B3L
6 Ch
IOBANK_B2L
6 Ch
IOBANK_B1L
6 Ch
IOBANK_B0L
6 Ch
PCIe
Hard
IP
PCIe
Hard
IP
with
CvP
PCIe
Hard
IP
PCIe
Hard
IP
6 Ch
IOBANK_B3R
6 Ch
IOBANK_B2R
6 Ch
IOBANK_B1R
6 Ch
IOBANK_B0R
Transceiver
Bank Names
Number of Channels
Per Bank
Ch 5
Ch 4
Ch 3
Ch 2
Ch 1
Ch 0
Transceiver
Bank Names
Number of Channels
Per Bank
チャネル・バリアント
GS/GX デバイス
12 チャネルのデバイスは、バンク B0L と B1L を使用します
24 チャネルのデバイスは、バンク B0L、B1L、B0R、および B1R を使用します
36 チャネルのデバイスは、バンク B0L、B1L、B0R、B1R、および B2R を使用します
48 チャネルのデバイスは、バンク B0L、B1L、B2L、B3L、B0R、B1R、B2R および B3R を使用
します
• 66 チャネルのデバイスはすべてのバンクを使用します（GX のみ）
•
•
•
•
GT デバイス
36 チャネルのデバイスは、バンク B0L、B1L、B2L、B3L、B0R、B1R、B2R および B3R を使用し
ます。
Stratix V デバイスのトランシーバ・アーキテクチャ
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GS/GT/GX デバイス・バリアントおよびパッケージ
GS/GT/GX デバイス・バリアントおよびパッケージ
表 1-2: Stratix V GS、GT、および GX デバイス・バリアント・パッケージ
デバイス・タイプ
5SGSD3
5SGSD4
5SGSD5
5SGSD6
5SGSD8
5SGTC5
5SGTC7
Altera Corporation
PCIe ハード IP ブ
ロック数
トランシーバの
数
パッケージ
デバイス内のトランシー
バの位置
1
12
EH29
左側
1
24
HF35
両側
1
12
EH29
左側
1
24
HF35
1
36
KF40
1
24
HF35
1
36
KF40
1 または 2
36
KF40
1 または 4
48
NF45
1 または 2
36
KF40
1 または 4
48
NF45
1
36
KF40
両側
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GS/GT/GX デバイス・バリアントおよびパッケージ
デバイス・タイプ
PCIe ハード IP ブ
ロック数
1
5SGXA3
1 または 2
トランシーバの
数
12
EH29
24
HF35
36
24
5SGXA4
1 または 2
36
24
1 または 2
5SGXA5
1 または 4
36
48
24
1 または 2
5SGXA7
パッケージ
36
HF35
KF35
KF40
HF35
KF35
KF40
NF40
NF45
HF35
KF35
KF40
36
KH40
1 または 4
48
NF45
1 または 2
36
KF40
1 または 4
48
NF45
5SGXB5
1 または 4
66
5SGXB6
1 または 4
66
5SGXB9
1 または 4
66
RH43
5SGXBB
1 または 4
66
RH43
フィードバック
両側
NF40
1 または 2
Stratix V デバイスのトランシーバ・アーキテクチャ
左側
KF40
48
5SGXAB
デバイス内のトランシー
バの位置
KF35
1 または 4
5SGXA9
1-9
NF45
RF40
RF43
RF40
RF43
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PMA アーキテクチャ
PCIe ハード IP バリアント
• 1 つの PCIe ハード IP バリアントには、GX バンク L0 と L1 にわたってハード IP ブロックが 1
つ含まれます。
• 2 つの PCIe ハード IP バリアントには、GX バンク L0 と L1 そして GX バンクの R0 と R1 にわ
たってハード IP ブロックが含まれます。
• 4 つの PCIe ハード IP バリアントには、GX バンク L0 と L1、GX バンクの L2 と L3、GX バン
クの R ０と R1、GX バンクの R2 と R3 にわたるハード IP ブロックが含まれます。
関連情報
• GS および GX デバイスへの PCIe ハード IP 接続の詳細については、 Stratix V E, GS, and GX
Device Family Pin Connection Guidelines を参照してください。
• GT デバイスへの PCIe ハード IP 接続の詳細については、 Stratix V GT Device Family Pin
Connection Guidelines を参照してください。
PMA アーキテクチャ
PMA は、オフチップの高速シリアル・データ・ストリームを送受信します。
図 1-7: レシーバ PMA のブロック図
Receiver PMA
FPGA
Fabric
Parallel
Data
Receiver
PCS
Parallel
Data
Serial
Data
Receiver
Deserializer
Receiver
CDR
Serial
Clock
Altera Corporation
Serial
Data
Receiver
Buffer
Receiver
Serial Input
Data
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レシーバ・バッファ
1-11
図 1-8: トランスミッタ PMA のブロック図
Transmitter PMA
FPGA
Fabric
Parallel
Data
Transmitter
PCS
Parallel
Data
Transmitter
Serializer
Transmitter
Serial Output
Data
Transmitter
Buffer
Serial
Clock
Transmitter
PLL
Reference
Clock
Serial
Data
関連情報
クロッキングに関する詳細については、Transceiver Clocking in Stratix V Devices の章を参照して
ください。
レシーバ・バッファ
レシーバ入力バッファは、rx_serial_data ポートからシリアル・データを受信し、それを CDR
とデシリアライザに供給します。
図 1-9: レシーバ入力バッファ
Stratix V GT チャネルは、AEQ および DFE をサポートしていません。
Receiver Input Buffer
To CDR/EyeQ
and Deserializer
From Serial Data
Input Pins
(rx_serial_data)
CTLE/
DC Gain
DFE
(1)
Signal
Detect
Signal
Threshold
Detection
Circuitry
Auto
Manual
AEQ
Manual
RX
V CM
注：
1. Stratix V GXチャネルでは、利用可能なオプションはOFF、85、100、120および150 Ωです。Stratix V GTチャネルは100 Ωのみサポートします。
レシーバ・バッファは以下の機能をサポートします。
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レシーバ・イコライザ・ゲインの帯域幅
•
•
•
•
•
•
•
•
•
プログラマブル・イコライザの帯域幅
プログラマブル差動オンチップ終端（OCT）
プログラマブル VCM
AC および DC 結合
信号スレッショルド検出回路
連続時間リニア・イコライゼーション（CTLE）
DC ゲイン
ディシジョン・フィードバック・イコライゼーション（DFE）
EyeQ
こうした機能は、アサインメント・エディタおよびリコンフィギュレーション・コントローラを
使用することで、プログラムすることができます。
関連情報
レシーバ・バッファの電気的仕様については、Stratix V Device Datasheet の「Transceiver
Performance Specifications」の項を参照してください。
レシーバ・イコライザ・ゲインの帯域幅
Stratix V GX チャネルには、半帯域幅と全帯域幅の 2 種類のレシーバ・イコライザ・ゲイン帯域
幅モードがあります。データ・レートが 6.25Gbps 以下であれば、アルテラは半帯域幅の使用を
推奨しています。データ・レートが 6.25Gbps から 14.1Gbps であれば、全帯域幅を推奨します。
Quartus II ソフトウェア（レシーバ・イコライザ・ゲイン帯域幅の選択）の Assignment Editor で
モードを選択することができます。
Stratix V GT チャネルは、全帯域幅モードのみをサポートします。
関連情報
レシーバ・イコライザ・ゲインの帯域幅についての詳細は、 Stratix V Device Datasheet を参照し
てください。
プログラマブル差動オンチップ終端（OCT）
レシーバ・バッファは GX チャネルで、85、100、120、150Ω の差動 OCT 抵抗および OFF をサポ
ートしています。GT チャネルのレシーバ・バッファは、100Ω 差動終端のみサポートしていま
す。
注: レシーバ OCT 抵抗は、プロセス、電圧、および温度（PVT）変化を補償するキャリブレー
ションをサポートしています。GT デバイスでは、このキャリブレーションはサポートされ
ていません。
プログラマブル VCM
レシーバ・バッファは、レシーバ入力で必要な VCM を確立するためのオンチップ・バイアス回
路を有します。
Quartus II ソフトウェアは最適な V CM 設定を自動で選択します。
注: OCT をコンフィギュレーションする際、Termination logic options のどれか 1 つを選択する
ことでオンチップ・バイアス回路が使用できるようになります。外部終端を選択するのであ
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Stratix V デバイスのトランシーバ・アーキテクチャ
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信号スレッショルド検出回路
1-13
れば、レシーバ入力バッファで VCM を確立するためにはオフチップ・バイアス回路を実装
する必要があります。
関連情報
詳細は、Stratix V デバイス・データシート」を参照してください。
信号スレッショルド検出回路
オプションの信号スレッショルド検出回路をイネーブルすることができます。このオプション
をイネーブルすると、レシーバ入力バッファに存在する信号レベルが Assignment Editor で指定
した信号検出スレッショルド電圧を超えているかどうかを検知します。このオプションは、すべ
てのトランシーバ PHY と GT チャネルでは使用できません。
関連情報
• トランシーバのコンフィギュレーションについての詳細は、Stratix V デバイスのトランシー
バ・コンフィギュレーションを参照してください。
• シグナル・スレッショルドの検出信号についての詳細は、Altera Transceiver PHY IP Core User
Guide を参照してください。
DC ゲイン
DC ゲイン回路は、受信信号を周波数スペクトル全体にわたり均等に増幅します。周波数スペク
トル間の入力信号に等しいブーストを提供します。レシーバ・バッファは、最大 8 デシベルの
DC ゲイン設定をサポートしています。
関連情報
レシーバ・バッファの DC ゲインの設定についての詳細は、Stratix V Device Datasheet を参照し
てください。
連続時間リニア・イコライゼーション（CTLE）
Stratix VGX の各レシーバ・バッファは、受信信号の高周波ゲインを増幅させる 5 つの独立した
プログラマブル・イコライゼーション回路を備えており、物理媒体のロー・パス・フィルタ効果
を補償します。Stratix V GX チャネルでは、イコライゼーション回路は最大 16 デシベルの高周波
ブーストが可能です。CTLE は、マニュアル・モードとアダプティブ・イコライゼーション
（AEQ）モードの 2 つのモードで動作します。
この 2 つのモードは動的に切り換えることができます。
注: CTLE をバイパスすることはできません。
マニュアル・モード
マニュアル・モードでは CTLE を手動で調整し、シグナル・インテグリティを向上させることが
できます。IP でイコライザをスタティックに設定したり、リコンフィギュレーション・コント
ローラ IP を使用して動的に設定を変更することも可能です。
アダプティブ・イコライゼーション・モード
AEQ モードでは、Stratix V デバイスにより入力信号の周波成分からレシーバ・イコライゼーシ
ョン設定が自動調整され、内部で生成された基準信号と比較するため手動での調整は必要ありま
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1-14
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ディシジョン・フィードバック・イコライゼーション
せん。AEQ ブロックは、レシーバ・チャネルの PMA 内に存在し、すべての GX チャンネルで利
用可能です。
注: AEQ モードは GT チャネルではサポートされていません。
AEQ モードには、One-time と Powerdown の 2 種類のモードがあります。
• One-time モード—AEQ がレシーバ・イコライザに適した設定を検索し、その値をロックしま
す。設定がロックされると、イコライザの値は変化しません。
• Powerdown モード—指定したチャネルの AEQ がスタンドバイ・モードとなり、CTLE は手動
で設定した値を使用します。
関連情報
• CTLE 仕様の詳細については、Stratix V Device Datasheet を参照してください。
• 様々なオプションのイネーブル方法、それらのオプションを使用した AEQ ハードウェアの制
御方法についての詳細は、Altera Transceiver PHY IP Core User Guide の「Transceiver
Reconfiguration Controller IP Core」の章を参照してください。
ディシジョン・フィードバック・イコライゼーション
ディシジョン・フィードバック・イコライゼーション（DFE）機能は、5 つのタップ・イコライ
ザから構成されており、シンボル間干渉（ISI）を補償することでノイズを増大させることなく
信号の高周波成分を増幅します。DFE には、manual、auto-adaptation、、triggered の 3 種類のモー
ドがあります。
注: DFE は、GT チャネルではサポートされていません。
関連情報
詳細については、Altera Transceiver PHY IP Core User Guide の「Transceiver Reconfiguration
Controller IP Core」の章を参照してください。
EyeQ
EyeQ 機能はデバッグおよび検証ツールで、水平方向と垂直方向のアイ・マージンを測定するこ
とにより、受信データの分析に役立てることができます。EyeQ には 2 つのマルチプレクサがあ
り、それぞれがデシリアライザへ供給するクロックとデータに対しパスを 1 つ選択します。
図 1-10: レシーバおよび EyeQ アーキテクチャ
Receiver
Input
CTLE/DFE
CDR
Data
Clock
Recovered Data
Deserializer
Control
EyeQ
Altera Corporation
Data
Clock
Recovered Clock
Bit
Checker
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シリアル・ビット・チェッカー
1-15
シリアル・ビット・チェッカー
シリアル・ビット・チェッカーを使用するには、トランシーバ・リコンフィギュレーション・コ
ントローラで EyeQ をイネーブルします。シリアル・ビット・チェッカーを使用することで、キ
ャプチャされた CDR 信号とサンプルされた EyeQ 信号との間で発生したエラーの数を推定する
ことができます。このブロックをイネーブルするメリットは、ライブ・トラフィック全体でビッ
ト・エラー・レジスタ（BER）のモニタが可能になることです。
この機能は PCIe コンフィギュレーションにおいても使用可能です。
関連情報
シリアル・ビット・チェッカーの実装方法の詳細については、Altera Transceiver PHY IP Core
User Guide の Transceiver Reconfiguration Controller IP Core の章を参照してください。
レシーバ・クロック・データ・リカバリ・ユニット
各チャネルの PMA には、レシーバに向けてレシーバ・クロック・データ・リカバリ（CDR）お
よびトランスミッタに向けてクロック・マルチプライヤ・ユニット（CMU）としてコンフィギ
ュレーションが可能なチャネル PLL が含まれています。CMU PLL としてチャネル PLL を使用
する方法の詳細については、トランスミッタ PLL を参照してください。
図 1-11: CDR としてコンフィギュレーションされたチャネル PLL
Channel PLL
LTR/LTD
Controller
Recovered Clock
/2
Phase
Detector
(PD)
rx_serial_data
refclk
/N =
1, 2, 4, 8
(1)
Phase
Frequency
Detector
(PFD)
Down
Up
Up
Down
Charge Pump
&
Loop Filter
Voltage
Controlled
Oscillator
(VCO)
Lock
Detect
/L =
2, 4, 8
(1)
Serial Clock
/rx_is_lockedtodata
/M =
1, 4, 5, 8, 10,
12,16, 20, 25
(1)
注：
1. /N、/M、および/Lの値のすべての組み合わせが有効なわけではありません。Quartus IIソフトウェアが最適な値を自動で選択します。
Lock-to-Reference モード
LTR モードでは、CDR 内の位相周波数検出器（PFD）はレシーバ入力リファレンス・クロック
をトラックします。また、PFD は CDR の VCO を調整するチャージ・ポンプを制御します。
pma_rx_is_lockedtoref ステータス信号がアクティブ High にアサートされると、CDR がレシー
バ入力リファレンス・クロックの位相および周波数にロックされたことを示します。
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Lock-to-Data モード
注: LTR モードでは、位相検出器（PD）は非アクティブです。
Lock-to-Data モード
受信シリアル・データからクロックを回復するため、通常動作中、CDR は LTD モードである必
要があります。LTD モードでは、CDR 内の PD はレシーバ入力の受信シリアル・データをトラ
ックします。受信データと CDR 出力クロック間の位相差に応じて、PD は VCO を調整する CDR
チャージ・ポンプを制御します。
注: LTD モードでは、PFD は非アクティブです。rx_is_lockedtoref ステータス信号はランダム
に切り替わり、LTD モードでは意味を成しません。
LTD モードに切り替わると、rx_is_lockedtodata ステータス信号がアサートされます。実際の
ロック時間は、受信データの遷移密度およびレシーバ入力リファレンス・クロックとアップスト
リーム・トランスミッタのリファレンス・クロック間の ppm（parts per million）差によって異な
ります。rx_is_lockedtodata 信号は CDR が有効な値を確認するまでトグルします。そのため、
rx_is_lockedtodata が継続的にアサートされるようになった後、少なくとも 4 µs の間レシーバ
PCS ロジックをリセット（rx_digitalreset）に保持する必要があります。
CDR ロック・モード
CDR は、自動ロック・モードまたはマニュアル・ロック・モードのいずれかでコンフィギュレ
ーションすることができます。デフォルトでは、Quartus II ソフトウェアは CDR を自動ロック・
モードでコンフィギュレーションします。
自動ロック・モード
自動ロック・モードでは、CDR は最初に入力基準クロック（LTR モード）にロックします。以
下の条件が満たされる場合、CDR は入力基準クロックにロックした後、受信シリアル・データ
（LTD モード）にロックします。
• 信号スレッショルド検出回路が、レシーバ入力バッファに有効な信号レベルが存在すること
を示している
• 入力基準クロックに対して、CDR 出力クロックがコンフィギュレーションされた ppm 周波数
スレッショルド設定の範囲内である。（周波数ロック）
• CDR 出力クロックと入力基準クロックの位相がおよそ 0.08UI（Unit Interval）以内で一致して
いる。（位相ロック）
周波数ドリフトまたは振幅の大きな減衰によって CDR がデータにロックしたままにならない場
合、CDR は LTR モードに戻ります。
マニュアル・ロック・モード
高速の CDR ロック時間を必要とするアプリケーションでは、PPM 検出器と位相関係検出器の応
答時間が非常に長くなることがあります。ロック時間を短縮するにあたっては、オプションの 2
つの入力ポート（rx_set_locktoref と rx_set_locktodata）を使用して CDR を手動で制御する
ことができます。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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レシーバ・デシリアライザ
1-17
表 1-3: オプションの入力ポートと CDR ロック・モードの関係
CDR ロック・モード
rx_set_locktoref
rx_set_locktodata
0
0
自動
1
0
Manual-RX CDR LTR
X
1
Manual-RX CDR LTD
関連情報
マニュアル・ロック・モードの詳細については、Transceiver Reset Control in Stratix V Devices の
章を参照してください。
レシーバ・デシリアライザ
デシリアライザ・ブロックは、高速シリアル・リカバリ・クロックを使用してレシーバ・バッフ
ァからのシリアル入力データをクロック・インし、低速パラレル・リカバリ・クロックを使用し
てデータをデシリアライズします。デシリアライザは、デシリアライズされたデータをレシーバ
PCS または FPGA コアに転送します。
RX PMA 内のデシリアライザも、クロック・スリップ機能を提供しています。 PCS 内のワード・
アライナ・ブロックは、最大 1 パラレル・クロック・サイクルまでのレイテンシの不確実性に貢
献することが可能です。クロック・スリップ/ビット・スリップ機能を使用してワード・アライ
ンメントを代わりに制御することで、レイテンシの不確実性が低減し、確定的レイテンシを確保
します。ワード・アライナの確定的レイテンシ・ステート・マシン（PCS 内）はクロック・スリ
ップ/ビット・スリップ動作を自動で制御します。デシリアライザが最初にクロック・スリップ/
ビット・スリップを実行し、その後でパラレル・データが RX PCS 内でワード・アラインされま
す。こうした機能は、PHY 層を介した確定的レイテンシを必要とする CPRI などのプロトコルに
使用されます。
GX チャネル・デシリアライザは、8 ビットと 10 ビット、16 ビットと 20 ビット、32 ビットと 40
ビットのファクタをサポートします。トランシーバのコンフィギュレーションによっては、64
ビット・ファクタもサポートされます。GX チャネル・デシリアライザとは異なり、GT チャネ
ル・デシリアライザでは、プログラマブル・データ幅はサポートされておらず、128 ビットで固
定されています。
レシーバ PMA ビット・スリップ
デシリアライザには、高速でのシリアル・ビット・スリップをイネーブルすることで、CPRI
（Common Public Radio Interface）ごとのシリアル化処理における不確実性を最小にする機能があ
ります。このビット・スリップ機能は他のプロトコルに対しても有用です。この機能は、カスタ
ム、ネイティブ、あるいは確定的レイテンシ PHY IP からイネーブルすることが可能です。この
機能をイネーブルすると、レシーバ側の周期が 1 ユニット・インターバル（UI）延長されるこ
とがあります。
注: ビット・スリップ機能はイネーブルされているが、CPRI または確定的レイテンシ・ステー
ト・マシンを使用しない場合、クロックの名称は異なるものになります。
関連情報
詳細については、Altera Transceiver PHY IP Core User Guide を参照してください。
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トランスミッタ PLL
トランスミッタ PLL
図 1-12: GX デバイスにおけるトランスミッタ PLL の位置（3 チャネル）
Transceiver Bank 0
(1)
Ch2
CMU PLL
Ch1
CMU PLL
Central Clock
Divider (2)
Ch0
Upper ATX PLL
Local Clock
Divider
CMU PLL
Local Clock
Divider
注：
1. Stratix Vデバイスの5SGXB5、5SGXB6、5SGSB9および5SGSBBは、3つのトランシーバ・チャネルを備えたトランシーバ・バンクを左右に1つ装備しています。
2.中央のクロック・ディバイダはローカル・クロック・ディバイダとして使用することができます。
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トランスミッタ PLL
1-19
図 1-13: GX デバイスにおけるトランスミッタ PLL の位置（6 チャネル）
Transceiver Bank 0
Ch5
CMU PLL
Ch4
CMU PLL
Central Clock
Divider (1)
Ch3
Upper ATX PLL
Local Clock
Divider
CMU PLL
Local Clock
Divider
Ch2
CMU PLL
Ch1
CMU PLL
Central Clock
Divider (1)
Ch0
Lower ATX PLL
Local Clock
Divider
CMU PLL
Local Clock
Divider
注：
1. 中央のクロック・ディバイダは、ローカル・クロック・ディバイダとして使用することが可能です。
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1-20
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トランスミッタ PLL
図 1-14: GT デバイスにおけるトランスミッタ PLL の位置
CMU PLL
Local Clock
Divider
GX Transceiver
Transceiver Bank 0
CMU PLL
Local Clock
Divider
Channel
GT Receiver
Central Clock
Divider (1)
Upper ATX PLL
CMU PLL
Channel
CMU PLL
Central Clock
Divider (1)
Lower ATX PLL
Local Clock
Divider
GT Transmitter
CMU PLL
Local Clock
Divider
GX Transceiver
CMU PLL
注：
1. 中央のクロック・ディバイダはローカル・クロック・ディバイダとして使用することができます。
注: トランシーバ・バンクの上半分または下半分にあるトランスミッタ PLL は、同じリコンフィ
ギュレーション・コントローラに接続する必要があります。
各トランスミッタ・チャネルは、ローカル・クロック・ディバイダと呼ばれるクロック・ディバ
イダを備えています。クロック・ディバイダは、トランスミッタそしてオプションでレシーバ
PCS に向けてパラレルおよびシリアル・クロック・ソースを生成します。チャネル 1 と 4 にある
クロック・ディバイダは x6 と xN クロック・ラインをドライブできるので、セントラル・クロ
ック・ディバイダと呼ばれます。セントラル・クロック・ディバイダは両方のチャネルで使用さ
れるクロック・ラインを供給することができます。
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CMU PLL（トランスミッタ PLL）として使用されるチャネル PLL
1-21
結合コンフィギュレーション
チャネル間の高速シリアル・クロック・スキューと低速シリアル・クロック・スキュー、および
トランスミッタ位相補償 FIFO における不均等なレイテンシは、トランスミッタのチャネル間ス
キューの原因となります。結合されたチャネル・コンフィギュレーションでは、各トランスミッ
タ・チャネルにローカル・クロック・ディバイダを使用するのではなく、セントラル・クロッ
ク・ディバイダによりすべてのチャネルに向けてパラレル・クロックが生成されます。すべての
結合チャネルのトランスミッタ位相補償 FIFO は、セントラル・クロック・ディバイダで生成さ
れる共通のポインタおよび制御ロジックを共有するため、すべての結合チャネルのトランスミッ
タ位相補償 FIFO においてレイテンシが均等になります。すべてのチャネルのトランスミッタ
位相補償 FIFO でトランシーバ・クロック・スキューが低く、またレイテンシが均等であるため
に結合チャネル・コンフィギュレーションのチャネル間スキューは低くなります。
関連情報
クロッキングおよびボンディングについての詳細は、Transceiver Clocking in Stratix V Devices の
章を参照してください。
CMU PLL（トランスミッタ PLL）として使用されるチャネル PLL
PMA で利用可能なチャネル PLL は、CMU PLL としても使用することができます。トランシー
バ・ブロック内のチャネル 1 および 4 に位置する CMU PLL は、同じブロック内の他のトランシ
ーバにクロックを提供することができます。
チャネル PLL を CMU PLL として使用すると、このチャネルはレシーバとしては使用できなくな
りますが、チャネルは他のトランスミッタ PLL と共にトランスミッタとして使用することがで
きます。トランシーバ・ブロック内のすべてのトランスミッタとレシーバが必要であれば、別の
トランシーバ・ブロックにあるクロックあるいは ATX PLL を使用しなければいけません。
CMU PLL およびクロック・ディバイダに関するすべての設定は、Quartus II ソフトウェアよって
自動選択され、データ・レートと入力クロック周波数に基づいた最高のパフォーマンスを達成し
ます。
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補助トランスミッタ（ATX）PLL のアーキテクチャ
図 1-15: CMU PLL としてコンフィギュレーションされるチャネル PLL
Channel PLL
LTR/LTD
Controller
Recovered Clock
2/
/2
Phase
Detector
(PD)
rx_serial_data
Down
Up
Charge Pump
&
Loop Filter
refclk
/N =
1, 2, 4, 8
(1)
Phase
Frequency
Detector
(PFD)
Up
Down
Voltage
Controlled
Oscillator
(VCO)
/L =
2, 4, 8
(1)
Lock
Detect
Serial Clock
pll_is_locked
/M =
1, 4, 5, 8, 10,
12,16, 20, 25
(1)
注：
1. /N、/M、および/Lの値の組み合わせが有効であるわけではありません。Quartus IIソフトウェアは最適な値を自動で選択します。
注: トランシーバ・バンクの上半分または下半分にあるトランスミッタ PLL は、同じリコンフィ
ギュレーション・コントローラに接続する必要があります。
関連情報
入力クロック周波数やサポートされる出力データ範囲といった CMU PLL 仕様については、
Stratix V Device Datasheet を参照してください。
補助トランスミッタ（ATX）PLL のアーキテクチャ
ほとんどの Stratix V GT、GX、および GS デバイスは、トランシーバ・バンクごとに 2 つの ATX
PLL を備えており、トランスミッタ・チャネルに向けて高速クロックを生成することが可能で
す。ただし 66 チャネルは例外で、ATX PLL はトップ・バンクに 1 つだけ備えています。CMU
PLL と比較した場合、ATX PLL はッタであるためトランシーバ・チャネルを消費しませんが、
ATX PLL の周波数範囲はより限られます。
ATX PLL からのシリアル・クロックは、トランスミッタ・クロック・ディバイダに送信され、
個別のチャネル・データ・レートの半分まで分割することができます。最高のパフォーマンスを
達成するには、同じトランシーバ・ブロックに位置するリファレンス・クロック入力ピンをチャ
ネルとして使用します。ただし、デバイスの同じサイドにある専用リファレンス・クロック入力
ピンであれば、ATX PLL にクロックに使用することができます。
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1-23
トランスミッタ・シリアライザ
図 1-16: ATX PLL のアーキテクチャ
ATX PLL
Reference
Clock
/N = 1, 2, 4
Lock
Detect
/2
Phase
Frequency
Detector
(PFD)
Up
Charge Pump &
Down
Loop Filter
VCO1
8 - 11 GHz
pll_is_locked
/L = 2,
4, 8
Serial
Clock
VCO2
11 - 14.1 GHz
/M = 4, 5, 8, 10,
12, 16, 20, 25,
32, 40, 50
関連情報
入力クロック周波数やサポートされる出力データ範囲といった ATX PLL 仕様については、
Stratix V Device Datasheet を参照してください。
トランスミッタ・シリアライザ
シリアライザは、トランシーバ PCS または FPGA ファブリックから受信する低速パラレル・デ
ータを高速シリアル・データに変換し、そのデータをトランスミッタ・バッファに送信します。
Stratix V GX チャネルのシリアライザは、8 ビットと 10 ビット、16 ビットと 20 ビット、32 ビッ
トと 40 ビット、および 64 ビットのシリアライゼーション・ファクタをサポートします。シリア
ライザ・ブロックはデフォルトで、入力データの LSB を最初に送信します。Stratix V GT チャネ
ルでレシーバ検出は、シリアライザは 128 ビットのシリアライゼーション・ファクタのみサポー
トしています。
PCIe の受信検出
Gen1、Gen2、および Gen3 データ・レートの PCIe コンフィギュレーションでは、トランスミッ
タ・バッファは受信検出回路を内蔵しています。この受信検出回路は、トランスミッタのコモ
ン・モード上にパルスを出力し、その反射をモニタすることでタウンストリーム・レシーバの有
無を検出します。
PCIe の電気的アイドル
トランスミッタ出力バッファは、PCIe 電気的アイドル（個別トランスミッタ・トライ・ステー
ト）の送信をサポートします。
関連情報
PCIe プロトコルについての詳細は、Transceiver Configurations in Stratix V Devices の章を参照し
てください。
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トランスミッタ・バッファ
トランスミッタ・バッファ
トランスミッタ・バッファには、プログラマブル差動出力電圧（V OD）、プログラマブル 3 タッ
プ・プリエンファシス回路、内部終端回路、PCIe コンフィギュレーションをサポートする PCIe
受信検知機能といったシグナル・インテグリティの改善を目的とした回路が追加されています。
こうした機能は、アサインメント・エディタおよびリコンフィギュレーション・コントローラを
使用することで、プログラムすることができます。
注: Stratix V GT のトランスミッタ・バッファプリエンファシスは 2 タップのみです。
トランスミッタのアナログ設定
トランスミッタのアナログ設定機能は、シグナル・インテグリティを改善します。こうしたアナ
ログ設定は、GX デバイスだけに装備されたリコンフィギュレーション・コントローラ内の PMA
アナログ・レジスタを使用すれば、デバイスの電源を切らずに動的にリコンフィギュレーション
することが可能です。PMA 設定のダイナミック・リコンフィギュレーションはチャネルごとに
個別に平行して実行できます。
プログラマブル差動出力電圧
差動出力電圧をプログラムすることで、様々なトレース長、各種バックプレーン、およびレシー
バ要件に対応が可能となります。
図 1-17: VOD（差動）信号レベル
Differential Waveform
V OD (Differential)
=V A –V
VA
±V OD
VB
B
Single-Ended Waveform
+V OD
0 V Differential
V OD (peak-to-peak)
–V OD
プログラマブル・プリエンファシス
プリエンファシスは、遠端のレシーバでアイを最大化することができます。各送信バッファ内の
プログラマブル・プリエンファシスのモジュールは、送信データ信号の高周波数を増幅させ、伝
送媒体における減衰を補償します。
Stratix V GX チャネルは、プリタップ（16 セッティング）、第 1 ポストタップ（32 セッティング）、
第 2 ポストタップ（16 セッティング）の 3 つのプリエンファシス・タップを備えています。プ
リタップは遷移ビット上でプリエンファシスを設定しの前にデータ・ビットとその後に続くビッ
ト上でプリエンファシスを設定します。また、プリタップと第 2 ポストタップは反転制御も提供
しますが、これは負の値で表されます。
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プログラマブル・トランスミッタ・オンチップ終端（OCT）
1-25
Stratix V GT チャネルには、プリタップとポストタップの 2 つのプリエンファシス・タップがあ
り、それぞれのタップは 32 セッティングです。
関連情報
• ダイナミック・リコンフィギュレーションについての詳細は、 Dynamic Reconfiguration in
Stratix V Devices の章を参照してください。
• トランシーバ・リコンフィギュレーション・コントローラ IP についての詳細は、Altera
Transceiver PHY IP Core User Guide を参照してください。
プログラマブル・トランスミッタ・オンチップ終端（OCT）
トランスミッタ・バッファには、85Ω、100Ω、120Ω、150Ω、または OFF のプログラマブル・オ
ンチップ差動終端が含まれます。GT チャネルに対しては、トランスミッタ・バッファの GT チ
ャネルは 100Ω の差動終端のみをサポートしますが、微調整が可能です。抵抗値はキャリブレー
ション中にオンチップ・キャリブレーション回路によって調整され、PVT の変更に対する補償
が行われます。トランスミッタ・バッファは電流モードのドライバであるため、この結果得られ
た VOD は、トランスミッタ終端値の関数となります。
OCT をディセーブルし、外部終端を使用することが可能です。外部終端の使用を選択すると、
トランスミッタ・コモン・モードはトライステートとなります。コモン・モードは外部終端接続
に基づきます。
リンク結合
高速シリアル・リンクは、実装するシリアル・プロトコルに応じて、AC 結合と DC 結合にする
ことが可能です。
DC 結合リンクでは、トランスミッタの VCM が阻止されずにレシーバ・バッファに現れます。リ
ンク V CM は、トランスミッタの VCM とレシーバの VCM に依存します。チップ内またはチップ
外のレシーバ終端およびバイアス回路により、トランスミッタとレシーバの V CM の間の電圧を
一致させる必要があります。
Stratix V デバイスのトランシーバ・アーキテクチャ
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1-26
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2014.09.30
トランシーバ・キャリブレーション・ブロック
図 1-18: DC 結合リンク
Physical Medium
Receiver
Transmitter
Physical Medium
RX Termination
TX Termination
RX
VCM
TX
VCM
600Mbps から 14.1 Gbps の全データ・レート範囲で GX/GS チャネル・トランスミッタを GX/GS
チャネル・レシーバに DC 結合することができます。
注: GT チャネルは AC 結合のみサポートします。
関連情報
アルテラ製デバイス・ファミリおよびアルテラ以外のデバイスにおける DC 結合については、
Stratix V Device Datasheet に記載された GX/GS トランスミッタおよびレシーバ・コモン・モード
の要件を参照してください。
トランシーバ・キャリブレーション・ブロック
Stratix V のトランシーバ・キャリブレーション・ブロックは、OCT キャリブレーション、レシ
ーバ・バッファとレシーバ CDR 内のオフセット・キャンセレーション、および ATX PLL キャリ
ブレーションを備えています。
OCT キャリブレーション
Stratix V GX と GX デバイスは、プロセス、電圧、または温度（PVT）の変動によって動作が影
響を受けないようにするためにトランシーバ・ブロックの OCT 抵抗およびアナログ部分をキャ
リブレーションする回路を備えています。GT デバイスにはキャリブレーション・サポートはあ
りません。
キャリブレーション・ブロックは、PVT の変動に関係なく一定の内部リファレンス電圧を生成
します。そして、内部リファレンス電圧と外部リファレンス抵抗を使用して、一定のリファレン
ス電流を生成します。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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レシーバ・バッファおよびレシーバ CDR でのオフセット・キャンセレーション
1-27
注: 独立した 1.8kΩ（最大許容差±1％）の外部抵抗をそれぞれの RREF ピンとグラウンドの間で接
続する必要があります。また、キャリブレーション・ブロックが正しく動作するためには、
ボードの RREF 抵抗接続部は外部ノイズの影響を受けないようにする必要があります。
関連情報
ピン接続についての詳細は、 Pin Connection Guidelines を参照してください。
レシーバ・バッファおよびレシーバ CDR でのオフセット・キャンセレーション
プロセス・バリエーションは、差動バッファ内の p 信号と n 信号間において VCM オフセットと
なることがあります。Stratix V デバイスには、レシーバ・バッファ内に自動キャリブレーション
を備えているため、この VCM オフセットを削除することができます。
オフセット・キャンセレーションを実行するには、リコンフィギュレーション・コンとロータ
IP を使用します。キャリブレーションはトランシーバ・リセット中には実行されず、デバイス・
コンフィギュレーション中にのみ実行されます。レシーバ・ピンで表示される可能性のある信号
は、レシーバ・バッファがキャリブレーション中は切断されているため、キャリブレーションに
影響することはありません。
注: 使用できるリコンフィギュレーション・コントローラの数は、トランシーバ・バンクの上半
分もしくは下半分のトリプレットで最大 1 つです。
ATX PLL キャリブレーション
ATX PLL キャリブレーションは、設定したい出力周波数に向けて ATX PLL VCO 設定を最適化し
ます。このキャリブレーションを実行するには、リコンフィギュレーション・コントローラ IP
を初期化する必要があります。デバイスの初期化が完了すると、キャリブレーションは自動で実
行されます。キャリブレーションを再開する場合は、リコンフィギュレーション・コントローラ
へのレジスタ・アクセスから再開することが可能です。
ATX PLL および再構成のリファレンス・クロックの両方が成功したパワーアップ ATX PLL キャ
リブレーションを確保し、その後の校正のために、デバイスのパワーアップ時に有効かつ安定で
なければなりません。リファレンス・クロックは安定である必要があり、ATX PLL のキャリブ
レーションを行う際に ATX PLL はリセット（pll_powerdown）にすることはできません。
関連情報
• 詳細については、Dynamic Reconfiguration in Stratix V Devices の章を参照してください。
• ATX PLL キャリブレーションの詳細については、Altera Transceiver PHY IP ユーザー・ガイド
の Auxiliary Transmit (ATX) PLL Calibration のセクションを参照してください。
キャリブレーション・ブロックの境界
デバイスには、それぞれのクワドラントに 1 つのキャリブレーション・ブロックがあります。
キャリブレーション・ブロックも、リコンフィギュレーション・コントローラ・クロック
（mgmt_clk_clk）を使用するため、デザイン内で使用できるリコンフィギュレーション・クロッ
ク・ソースの数が制限されます。単一のキャリブレーション・ブロックによって制御されるすべ
てのトランシーバ・チャネルは、同じリコンフィギュレーション・クロック・ソースに接続する
必要があります。
注: 複数のリコンフィギュレーション・コントローラを同じ同じクロック・ソースに接続するこ
とも可能です。
Stratix V デバイスのトランシーバ・アーキテクチャ
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1-28
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キャリブレーション・ブロックの境界
表 1-4: Stratix V デバイスのトランシーバ・キャリブレーション・ブロックの境界
Stratix V デバイス
パッケ
ージ
デバイス内に
左右のサイドにトップ・キャリブレー
含まれるトラ
含まれるトランション・ブロックによ
ンシーバ・チャシーバ・チャネルって制御される連続
ネルの総数
の総数
するトランシーバ・チ
ャネルの数（上から下
に数えた場合）
ボトム・キャリブレー
ション・ブロックによ
って制御される連続
するトランシーバ・チ
ャネルの数（下から上
に数えた場合）
5SGTC5
KF40
36
24（左）/ 12（右）
12
12
5SGTC7
KF40
36
24（左）/ 12（右）
12
12
EH29
12
12（左サイドの
み）
6
6
HF35
24
12
6
6
KF35
36
18
9
9
KF40/
KH40
36
18
9
9
HF35
24
12
6
6
KF35
36
18
9
9
KF40/
KH40
36
18
9
9
HF35
24
12
6
6
KF35
36
18
9
9
KF40/
KH40
36
18
9
9
NF40
48
24
12
12
HF35
24
12
6
6
KF35
36
18
9
9
KF40/
KH40
36
18
9
9
NF40
48
24
12
12
KF40/
KH40
36
18
9
9
NF45
48
24
12
12
KF40/
KH40
36
18
9
9
NF45
48
24
12
12
RF40
66
33
15
18
5SGXA3
5SGXA4
5SGXA5
5SGXA7
5SGXA9
5SGXAB
5SGXB5
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Stratix V デバイスのトランシーバ・アーキテクチャ
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1-29
PMA リコンフィギュレーション
Stratix V デバイス
パッケ
ージ
デバイス内に
左右のサイドにトップ・キャリブレー
含まれるトラ
含まれるトランション・ブロックによ
ンシーバ・チャシーバ・チャネルって制御される連続
ネルの総数
の総数
するトランシーバ・チ
ャネルの数（上から下
に数えた場合）
ボトム・キャリブレー
ション・ブロックによ
って制御される連続
するトランシーバ・チ
ャネルの数（下から上
に数えた場合）
RF43
66
33
15
18
RF40
66
33
15
18
RF43
66
33
15
18
5SGXB9
RH43
66
33
15
18
5SGXBB
RH43
66
33
15
18
EH29
12
12 （左サイドの
み）
6
6
HF35
24
12
6
6
EH29
12
12 （左サイドの
み）
6
6
HF35
24
12
6
6
KF40
36
18
9
9
HF35
24
12
6
6
KF40
36
18
9
9
KF40
36
18
9
9
NF45
48
24
12
12
KF40
36
18
9
9
NF45
48
24
12
12
5SGXB6
5SGSD3
5SGSD4
5SGSD5
5SGSD6
5SGSD8
関連情報
Altera Transceiver PHY IP Core ユーザーガイドの Transceiver Reconfiguration Controller PMA
Analog Control Registers の項を参照してください
PMA リコンフィギュレーション
トランシーバ・バッファ内のプログラム可能な値は、FPGA 全体に対し単一のリコンフィギュレ
ーション・コントローラを使用して変更することが可能です。必要であれば、複数のリコンフィ
ギュレーション・コントローラを使用して値を変更することも可能です。トリプレットにつき、
1 つの Avalon-Memory Mapped（AVMM）スレーブ・インタフェースがあり、それぞれのトラン
シーバ・バンク内にはバンク上部の 3 チャネル（トリプレット）に 1 つ、そしてバンク下部に 1
つの合計 2 つのリコンフィギュレーション・コントローラの使用が可能です。このため、多数の
トリプレットが 1 つのリコンフィギュレーション・コントローラ内で接続可能ですが、1 つのリ
コンフィギュレーション・コントローラだけをトリプレット内の 3 つのトランシーバに接続でき
ます。
Stratix V デバイスのトランシーバ・アーキテクチャ
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1-30
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2014.09.30
標準 PCS のアーキテクチャ
関連情報
詳細は、Altera Transceiver PHY IP Core User Guide の章「 Transceiver Reconfiguration Controller
IP Core 」を参照してください。
標準 PCS のアーキテクチャ
トランシーバの標準 PCS 回路ブロックは、トランシーバのスピード・グレードに応じて最大 12.2
Gbps のデータ・レートをサポートしています。
図 1-19: GX チャネル内の標準 PCS データパス
tx_coreclkin
Serializer
TX
Bit-Slip
8B/10B
Encoder
tx_serial_data
Transmitter
PMA
Byte
Serializer
Transmitter Standard PCS
TX Phase
Compensation
FIFO
FPGA
Fabric
PRBS
Generator
/2
tx_clkout
rx_serial_data
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
rx_coreclkin
CDR
Receiver
PMA
Receiver Standard PCS
Parallel Clock (Recovered)
/2
rx_clkout
Parallel Clock (from Clock Divider)
PRBS
Verifier
Central/Local Clock Divider
CMU / ATX /
fPLL PLL
Clock Divider
Serial Clock
Parallel and Serial Clocks
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Input Reference Clock
from dedicated reference clock pin or fPLL
注: PMA ダイレクト・モードを使用することで PCS を完全にバイパスすることができます。こ
のモードは、GX チャネルではオプションですが、GT チャネルは PCS を持たないため常に
PMA ダイレクト・モードで動作します。
一部のトランシーバ・チャネル・インタフェースは、PCIe ハード IP ブロック、PCIe のソフト
IP 実装のための PIPE インタフェース、または直接 FPGA ファブリック（FPGA ファブリック‐ト
ランシーバ・インタフェース）にインタフェース接続します。PHY MAC、データ・リンク層、
およびトランザクション層の実装にハード IP ブロックを使用するのであれば、トランシーバ・
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Stratix V デバイスのトランシーバ・アーキテクチャ
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2014.09.30
標準 PCS のアーキテクチャ
1-31
チャネルは PCIe ハード IP ブロックにインタフェース接続します。これ以外の場合、トランシー
バ・チャネルは FPGA ファブリックへ直接インタフェース接続します。
PCIe ハード IP トランシーバ・インタフェースは、この章の内容の範囲外となります。この章で
は、FPGA ファブリック‐トランシーバ・インタフェースについてのみ解説します。
標準トランシーバ・チャネルのデータパスは、FPGA ファブリック-トランシーバ・インタフェ
ースの幅（チャネル幅）およびトランシーバ・チャネル PMA-PCS の幅（シリアライゼーショ
ン・ファクタ）に基づき、2 つのコンフィギュレーションに分けることができます。
表 1-5: トランシーバ・インタフェース幅
名称
FPGA ファブリック-トランシー
バ・インタフェース幅
8 ビットおよび 10 ビット
PMA-PCS 幅
8 ビットおよび 10 ビッ
ト
16 ビットおよび 20 ビッ
ト
16 ビットおよび 20 ビット PMA-PCS 幅
16 ビットおよび 20 ビット
32 ビットおよび 40 ビット
サポートされるコンフィギュレー PCIe Gen1 および Gen2
ション
XAUI
カスタム・コンフィギュレーショ
ン（カスタム、ネイティブ、ある
いは低レイテンシ PHY IP アドレ
ス）
カスタム・コンフィギュ
レーション（カスタム、
ネイティブ、あるいは低
レイテンシ PHY IP アド
レス）
カスタム・コンフィギュレーショ 0.6～3.75 Gbps
ン・モードのデータ・レート範囲
1.0～12.2 Gbps
標準 PCS は、レシーバおよびトランスミッタ・データパスの別の PCS ブロックを選択すること
で、様々なプロトコルに向けてコンフィギュレーションすることができます。
関連情報
• PMA ダイレクト・モードについての詳細は、 Stratix V デバイスのトランシーバ・コンフィギ
ュレーションの章の「Stratix V GX Native PHY IP」の項を参照してください。
• PMA ダイレクトモードの詳細については、 Altera Transceiver PHY IP Core User Guide の
「Stratix V Transceiver Native PHY IP Core」の項にも記載がありますので、こちらも参照して
ください。
• レシーバおよびトランスミッタ・データパス内の異なる PCS ブロックについての選択、およ
び他のコンフィギュレーションでサポートされているデータ・レートの詳細については、
Stratix V デバイスのトランシーバ・コンフィギュレーションの章を参照してください。
• 異なる PCS 機能ブロックの実装方法の詳細ついては、Altera Transceiver PHY IP Core User
Guide を参照してください。
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1-32
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レシーバの標準 PCS データパス
レシーバの標準 PCS データパス
レシーバ・データパス内の機能ブロックは、ワード・アライナから FPGA ファブリック-トラン
シーバ・インタフェースでのレシーバ位相補償 FIFO バッファの順で表現されています。
レシーバ・データパスの柔軟性は、選択した動作モードに応じて複数のコンフィギュレーション
を可能にします。
注: 標準 PCS は、GT チャネルではサポートされていません。
ワード・アライナ
データは送信前にシリアル化され、その後レシーバでデシリアル化されるため、データはデシリ
アル化後に、アップストリーム・トランスミッタのワード境界を失います。ワード・アライナは
デシリアライザからパラレル・データを受信し、あらかじめ定義されたアラインメント・パター
ンに基づいてワード境界を復元します。このアラインメント・パターンは、リンク同期中に受信
している必要があります。
PCIe などのシリアル・プロトコルでは、標準のワード・アラインメント・パターンが規定され
ています。独自プロトコルの場合、トランシーバ・アーキテクチャでは、ユーザーの実装に固有
のカスタム・ワード・アラインメント・パターンを選択することができます。
ワード境界の復元に加えて、ワード・アライナは以下の機能も備えています。
•
•
•
•
•
コンフィギュレーション内の PCIe などの同期ステート・マシン
すべてのコンフィギュレーションでのプログラマブル・ラン・レングス違反検出
PCIe を除くすべてのコンフィギュレーションでのレシーバ極性反転
カスタム・コンフィギュレーションでのレシーバ・ビット反転
カスタムの 16 ビットおよび 20 ビット幅のコンフィギュレーションでのレシーバ・バイト反
転
ワード・アライナは、コンフィギュレーションに応じて以下のいずれかのモードで動作します。
•
•
•
•
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マニュアル・アラインメント
自動同期ステート・マシン
ビット・スリップ
確定的レイテンシ・ステート・マシン
Stratix V デバイスのトランシーバ・アーキテクチャ
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ワード・アライナ
1-33
表 1-6: ワード・アライナのオプション
コンフィギュレーショ
ン
PCS-PMA イン
タフェース幅
(ビット)
ワード・アライワード・アライワード・アラインメント・ビヘイ
ンメント・モーンメント・パタ
ビア
ド
ーン長
マニュアル・
アラインメン
ト
16 ビット
ユーザー制御の信号がアラ
イメント処理を開始しま
す。信号が再度アサートさ
れない限り、アラインメン
トは一度だけ発生します。
ビット・スリ
ップ
N/A
ユーザー制御の信号が 1 回
につき 1 ビットデータをシ
フトします。
マニュアル・
アラインメン
ト
7 ビットおよ
び 10 ビット
ユーザー制御の信号がアラ
イメント処理を開始しま
す。信号が再度アサートさ
れない限り、アラインメン
トは一度だけ発生します。
ビット・スリ
ップ
N/A
ユーザー制御の信号が 1 回
につき 1 ビットデータをシ
フトします。
自動同期ステ
ート・マシン
7 ビットおよ
び 10 ビット
データは、8B/10B でエンコ
ードされる必要がありま
す。選択したワード・アラ
イナのパターンに揃えま
す。
確定的レイテ
ンシ・ステー
ト・マシン
10 ビット
データは、8B/10B でエンコ
ードされる必要がありま
す。選択したワード・アラ
イナのパターンに揃えま
す。
8
カスタムの 8 ビッ
トまたは 10 ビット
幅
10
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ワード・アライナ
コンフィギュレーショ
ン
PCS-PMA イン
タフェース幅
(ビット)
ワード・アライワード・アライワード・アラインメント・ビヘイ
ンメント・モーンメント・パタ
ビア
ド
ーン長
マニュアル・
アラインメン
ト
8 ビット、16 ビユーザー制御の信号がアラ
ット、32 ビッイメント処理を開始しま
す。信号が再度アサートさ
ト
れない限り、アラインメン
トは一度だけ発生します。
ビット・スリ
ップ
N/A
マニュアル・
アラインメン
ト
7 ビット、10 ビユーザー制御の信号がアラ
ット、20 ビッイメント処理を開始しま
す。信号が再度アサートさ
ト
れない限り、アラインメン
トは一度だけ発生します。
ビット・スリ
ップ
N/A
自動同期ステ
ート・マシン
7 ビット、10 ビデータは、8B/10B でエンコ
ット、20 ビッードされる必要がありま
す。選択したワード・アラ
ト
イナのパターンに揃えま
す。
確定的レイテ
ンシ・ステー
ト・マシン
10 ビットおよデータは、8B/10B でエンコ
び 20 ビット
ードされる必要がありま
す。選択したワード・アラ
イナのパターンに揃えま
す。
自動同期ステ
ート・マシン
10 ビット
16
カスタムの 16 ビッ
トまたは 20 ビット
幅
20
PCIe
10
ユーザー制御の信号が 1 回
につき 1 ビットデータをシ
フトします。
ユーザー制御の信号が 1 回
につき 1 ビットデータをシ
フトします。
ワード・アライナのパター
ン長およびパターンを自動
で選択します。
10 ビット PMA-PCS インタフェース・コンフィギュレーションを備えたマニュアル・アラインメン
ト・モードのワード・アライナの例
10 ビット PMA-PCS インタフェースを備えた Basic Single width モードでは、IP Catalog で Use
manual word alignment mode オプションを選択することにより、ワード・アライナをマニュア
ル・アラインメント・モードにコンフィギュレーションすることができます。
マニュアル・アラインメント・モードでは、ワード・アライナ動作は rx_std_wa_patternalign
入力信号あるいは rx_enapatternalign レジスタで制御されます。ワード・アライナ動作は、
rx_enapatternalign にレベル・センシティブです。rx_enapatternalign が High に保持されてい
る場合、ワード・アライナは受信データ・ストリームの中からプログラムされた 7 ビットまたは
10 ビットのワード・アラインメント・パターンを探し、新しいワード境界でワード・アライン
メント・パターンが見つかるとワード境界を更新します。rx_enapatternalign 信号が Low にデ
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ワード・アライナ
1-35
ィアサートされていると、ワード・アライナは、新しいワード境界でワード・アラインメント・
パターンが見つかった場合も現在のワード境界を維持します。
データパスと同じレイテンシを持った 2 つのステータス信号 rx_syncstatus および
rx_patterndetect が FPGA ファブリックに転送され、ワード・アライナの状態を示します。
rx_enapatternalign 信号が High にアサートされた後の最初のワード・アラインメント・パター
ンが受信されると、rx_syncstatus と rx_patterndetect の両方の信号が 1 パラレル・クロック・
サイクルの間 High にドライブされます。それ以降、同じワード境界でワード・アラインメン
ト・パターンが受信されると、rx_patterndetect 信号だけが 1 クロック・サイクルの間 High に
なります。それ以降に異なるワード境界でワード・アラインメント・パターンが受信されると、
ワード・アライナは、rx_enapatternalign 信号が High に保持されている場合にのみ新しいワー
ド境界に再アラインメントします。ワード・アライナは、新しいワード境界に再アラインメント
するときはいつでも、rx_syncstatus 信号を 1 パラレル・クロック・サイクルの間アサートしま
す。
この例では、/K28.5/ (10'b0101111100)がワード・アラインメント・パターンとして指定されてい
ます。rx_enapatternalign 信号が High にアサートされているため、ワード・アライナは、サイ
クル n に/K28.5/アラインメント・パターンにアラインメントします。rx_syncstatus 信号が 1 ク
ロック・サイクルの間 High になり、新しいワード境界へのアラインメントを示します。
rx_patterndetect 信号も 1 クロック・サイクルの間 High になり、最初のワード・アラインメン
トを示します。時間 n + 1 に、rx_enapatternalign 信号がディアサートされ、ワード・アライナ
に対し現在のワード境界のロックを指示します。サイクル n + 2 および n + 3 にまたがって新し
いワード境界でアラインメント・パターンが再び検出されます。rx_enapatternalign 信号が
Low に保持されているため、ワード・アライナはこの新しいワード境界にはアラインメントしま
せん。サイクル n + 5 中に現在のワード境界で/K28.5/ワード・アラインメント・パターンが再び
検出され、その結果、rx_patterndetect 信号が 1 パラレル・クロック・サイクルの間 High にな
ります。
図 1-20: 10 ビット PMA-PCS マニュアル・アラインメント・モードを備えたワード・アライナ
n
n+1
n+2
n+3
n+4
n+5
1111001010
1000000101
111110000
0101111100
rx_clkout
rx_dataout[10..0]
111110000
0101111100
111110000
rx_enapatternalign
rx_patterndetect
rx_syncstatus
注: ワード・アラインメント・パターンが他と重複しないものであることが分かっていて、ワー
ド境界の間には出現しない場合、誤ったワード・アラインメントの可能性はないので、
rx_enapatternalign を常に High に保持することができます。ワード・アラインメント・パ
ターンがワード境界にまたがって現れる可能性がある場合は、誤ったワード境界への再アラ
インメントを防止するために、希望するワード・アラインメントが達成された後でワード境
界をロックするよう rx_enapatternalign を制御しなければなりません。
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1-36
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ワード・アライナ
8 ビット PMA-PCS インタフェース・コンフィギュレーションを備えたビット・スリップ・モードの
ワード・アライナの例
8 ビット PMA-PCS インタフェース幅を持つカスタム幅のコンフィギュレーションでは、ビッ
ト・スリップ・モードでワード・アライナをコンフィギュレーションすることができます。ビッ
ト・スリップ・モードでは、ワード・アライナの動作は、pcs8g_rx_wa_control レジスタの
rx_bitslip ビットにより制御されます。pcs8g_rx_control レジスタの rx_bitslip ビットが 0
から 1 に遷移するたびに、ビット・スリップ回路は受信データ・ストリームに 1 ビット分スリッ
プし、ワード境界を効果的に 1 ビット分シフトさせます。。また、ビット・スリップ・モードで
は、rx_patterndetect に対するワード・アライナの pcs8g_rx_wa_status レジスタ・ビットは、
ビット・スリップ後の受信データがプログラムされた 16 ビットのワード・アラインメント・パ
ターンと一致したとき、1 パラレル・クロック・サイクルの間 High でドライブされます。
信号と rx_patterndetect 信号の両方またはいずれか一方をモニタし、rx_bitslip 信
号を制御してワード・アラインメントを実現するビット・スリップ・コントローラを FPGA ファ
ブリックに実装することができます。
rx_dataout
この例では、8'b11110000 は連続的に受信され、16'b0000111100011110 はワード・アラインメント
のパターンとして指定されているとします。rx_bitslip 信号の立ち上がりエッジは時間 n + 1
に 1 個のビット 0 を MSB の位置にスリップし、rx_dataout を強制的に 8'b01111000 にします。
rx_bitslip 信号のもう 1 つの立ち上がりエッジは時間 n + 5 に、rx_dataout を強制的に
8'b00111100 にします。rx_bitslip 信号のもう 1 つの立ち上がりエッジは時間 n + 9 に、
rx_dataout を強制的に 8'b00011110 にします。rx_bitslip 信号のもう 1 つの立ち上がりエッジ
は時間 n + 13 に、rx_dataout を強制的に 8'b00001111 にします。この例では、rx_dataout はサイ
クル n + 12 および n + 13 でそれぞれ 8'b00011110 および 8'b00001111 となり、これは指定されて
いる 16 ビットのアラインメント・パターンである 16'b0000111100011110 と一致します。この結
果、rx_patterndetect 信号がアサートされます。
図 1-21: ビット・スリップ・モードにコンフィギュレーションされたワード・アライナ
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
n+8
n + 9 n + 10 n + 11 n + 12 n + 13 n + 14
rx_clkout
11110000
rx_datain
rx_dataout[7:0]
11110000
01111000
00111100
00011110
00001111
rx_bitslip
rx_patterndetect
10 ビット PM‐APCS インタフェース・モードを備えた自動同期ステート・マシン・モードのワード・
アライナの例
PCIe のようなプロトコルには、リンク同期中にヒステリシスを提供する同期ステート・マシン
を実装するためにレシーバ PCS ロジックが必要です。これらのプロトコルではそれぞれ、同期
を達成するためにリンクが受信しなければならない特定数の同期コード・グループ、および同期
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ワード・アライナ
1-37
を失うためにリンクが受信しなければならない特定数のエラー・コード・グループが定義されま
す。
PCIe コンフィギュレーションでは、ワード・アライナは自動同期ステート・マシーン・モード
となります。ワード・アライナは各プロトコルで指定されているようにワード・アラインメン
ト・パターン・レングスとパターンを自動で選択します。
それぞれのプロトコルで指定されているように PCIe コンフィギュレーションに向けての同期ス
テート・マシーン・パラメータは固定されています。
表 1-7: PCI-Express（PIPE）コンフィギュレーションに向けた同期ステート・マシン・モード
モード
PCIe
受信後同期を達成するための有効な同期コード・グループ数またはオ
ーダ・セット数
4
受信後同期を喪失させるエラー・コード・グループ数
17
受信後エラー・カウントを 1 減少させる、連続する正常コード・グル
ープの数
16
自動同期ステート・マシン・モードで rx_digitalreset 信号がディアサートされた後、ワード・
アライナは、受信データ・ストリーム中でワード・アラインメント・パターンまたは同期コー
ド・グループの検索を開始します。プログラムされた数の有効な同期コード・グループまたはオ
ーダ・セットが受信されると、rx_syncstatus 信号が High にドライブされ、同期が達成された
ことを示します。rx_syncstatus ステータス・ビットは、誤ったコード・グループのプログラム
された数が中間グッド・グループを受信することなく受信されるまで常に High にドライブされ
ます。その後 rx_syncstatus は Low にドライブされます。ワード・アライナは、プログラムさ
れた数の有効な同期コード・グループが再び受信されるまで、同期の喪失（rx_syncstatus が
Low のまま）を示します。
確定的レイテンシ・ステート・マシーン・モードのワード・アライナ
確定的レイテンシ・ステート・マシーン・モードでは、レシーバ PCS に入ってくるデシリアラ
イズされたデータのワード・アラインメントが完了するまでデシリアライザ内でクロック・スリ
ップを実行することでワード・アラインメントが達成されます。
ステート・マシンは、ワード・アライナがアラインメント・パターンを見つけワード境界を認識
した後、デシリアライザ内でクロック・スリップの処理を制御します。確定的レイテンシ・ステ
ート・マシーン・モードは、確定的レイテンシを必要とするアプリケーションに対してワード・
アラインメント動作によりレイテンシの不確実性を減少させることができます。
rx_syncstatus がアサートされた後、着信データが破損しており無効なコード・グループとなる
場合、rx_syncstatus はアサート状態を保持します。rx_errdetect レジスタは、
（RX 8B/10B エラ
ーが検知されたことを示す）1 に設定されます。これが発生すると、マニュアル・アラインメン
ト・モードでは rx_syncstatus 信号をディアサートすることができなくなり、rx_errdetect がエ
ラーを表示する場合は新しいワード境界を特定する再同期を実行するため、手動で
rx_digitalreset をアサートするか、あるいは手動で rx_std_wa_patternalign を制御する必要が
あります。
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ワード・アライナ
表 1-8: 確定的レイテンシ・ステート・マシン・モードのワード・アライナ
PCS モード
PMA-PCS インタ
フェース幅
Single
width
10 ビット
Double
width
20 ビット
ワード・アラインメント・パターン
1. rx_digitalreset のディアサート後、ワード・アライナは受信デー
タ・ストリーム内で定義されているワード・アラインメント・パタ
ーン、あるいはワード・アラインメント・パターンの補完物の検索
を開始し、新しいワード境界へ自動的にアラインメントします。
2. パターンが確定し、ワード境界が特定された後はステート・マシン
がデシリアライザ内でクロック・スリップの処理を制御します。
3. クロック・スリップ完了時、レシーバ PCS へ入ってくるデシリアラ
イズされたデータはワード・アラインメントされ、 rx_
digitalreset がアサートされるまで rx_syncstatus レジスタ内で
値 1 で表示されます。
4. 新しいワード境界に再同期するために、Avalon-MM レジスタ rx_
enapatternalign（信号としては利用不可）が別のパターン・アラ
インメントを開始するには再度アサートされる必要があります。
ビット・スリップ実行中に rx_enablepatternalign がアサートされ
る場合、rx_enapatternalign がアサートされると RX データパスで
余分なシフトを発生させることがあります。よって、
rx_enapatternalign は以下の状況下でのみアサートします
• rx_syncstatus がアサートされている場合
• rx_bitslipboundaryselectout が 0 以外の値から 0 もしくは 1
となる場合
5. ワード・アライナが新しいワード境界に同期する際、
rx_digitalreset がディアサートされるまで、あるいは
rx_enapatternalign が 1 となるまで rx_syncstatus は値 1 を保持
します。ワード・アライナが新しいワード境界にアラインメントす
るようトリガされるかどうかに関わらず、1 パラレル・クロック・
サイクル間におけるワード・アラインメント・パターンが見つかる
と rx_patterndetect は常に 1 となります。
プログラマブル・ラン・レングス違反検出
プログラマブル・ラン・レングス違反回路はワード・アライナ・ブロックにあり、データ内の 1
または 0 の連続を検出します。データ・ストリームが事前に設定された 1 または 0 の最大連続数
を超えると、rx_rlv ステータス・ビットのアサートによって違反が通知されます。
表 1-9: ラン・レングス違反回路の検出能力
ラン・レングス違反検出範囲
PCS-PMA インタフェース幅
（ビット）
最小値
最大値
8
4
128
10
5
160
16
8
512
20
10
640
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ワード・アライナ
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レシーバ極性反転
シリアル差動リンクの正と負の信号がボード・レイアウト中に誤って置き換わることがありま
す。ボード・リスピンのようなソリューションや PLD ロジックの大規模な更新には、多大なコ
ストを要します。レシーバ極性反転機能を使用すれば、このような状況を是正することが可能で
す。
レシーバ・ビット反転
デフォルトでは、レシーバは LSB-MSB 間の送信を仮定しています。送信順序が MSB から LSB の
場合、レシーバはビットが反転されたバージョンのパラレル・データを rx_parallel_data 上で
FPGA ファブリックに転送します。具体的には、8 ビット幅モードであれば、D[7:0]は D[0:7]に
再度配線されます。
カスタムの 16 ビットおよび 20 ビット幅のコンフィギュレーションでのレシーバ・バイト反転
トランスミッタへの入力データの最上位バイトと最下位バイトが誤って置き換わることがあり
ます。レシーバ・バイト反転機能は、こうした状況を修正します。
図 1-22: レシーバ・バイト反転機能
MSByte
01
03
05
07
09
0B
LSByte
00
02
04
06
08
0A
MSByte
00
02
04
06
08
0A
LSByte
01
03
05
07
09
0B
MSByte
00
02
07
09
0B
LSByte
01
03
06
08
0A
Expected Data Out
of the Word Aligner
Actual Data without
Byte Reversal Enabled
Byte Reversal Enabled
Corrected Data Out
of the Word Aligner
関連情報
レシーバ極性、ビット反転、およびバイト反転機能についての詳細は、 Altera Transceiver PHY
IP Core User Guide の「Bit Reversal and Polarity Inversion」の項を参照してください。
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PRBS ベリファイア
PRBS ベリファイア
擬似ランダム・ビット・ストリーム（PRBS）ベリファイア・ブロックは、PRBS ジェネレータに
よって生成されるパターンを検証します。
PRP ベリファイアは
• 32 ビットと 40 ビットの PMA インタフェースをサポートします
• 以下のモードとパターンをサポートします
•
•
•
•
•
PRBS31: x31 + x28 + 1
PRBS23: x23 + x18 + 1
PRBS15: x15 + x14 + 1
PRBS9: x9 + x5 + 1
PRBS7: x7 + x6 + 1
注: PRBS ベリファイアと PRP ベリファイアは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
PRBS ベリファイアの実装に関する詳細については、Altera Transceiver PHY IP Core User Guide
を参照してください。
デスキュー FIFO
各チャネル内のデスキュー FIFO は、そのチャネルのワード・アライナからデータを受信しま
す。デスキュー FIFO 回路は複数のチャネルにわたりデータをアラインメントします。
注: デスキュー回路は XAUI モードでのみ使用できます。
XAUI リンクの 4 つのレーンにまたがり受信されたコード・グループが、物理媒体中のスキュー
のために、あるいはレーンごとに独立したクロック・リカバリの差のために、相互にミスアライ
ンメントされることがあります。
XAUI プロトコルでは、4 チャネル全部をアラインメントするデスキュー回路を物理層デバイス
に実装することが必要となります。レシーバ側でデスキュー回路をイネーブルするために、トラ
ンスミッタはパケット間ギャップ（IPG）の間に 4 チャネルすべてに/A/ (/K28.3/)コード・グルー
プを同時に送信します。物理媒体およびレシーバ・チャネル内に生じたスキューによって、/A/
コード・グループがミスアラインメントされた状態で受信されることがあります。
デスキュー動作は、各チャネルのワード・アライナからのリンク同期が 4 つのチャネルすべてで
達成された後にのみ開始されます。4 つのチャネルのデスキュー FIFO の出力でアラインメント
された/A/コードのセットが確認されると、rx_channelaligned 信号が High にアサートされ、チ
ャネル・アラインメントが達成されたことを示します。
レート・マッチ（クロック・レート補償）FIFO
レート・マッチ（クロック・レート補償）FIFO は、パケット間ギャップ（IPG）またはアイド
ル・ストリームにスキップ（SKP）シンボルあるいはオーダ・セットを挿入または削除すること
で、アップストリーム・トランスミッタ・クロックとローカル・レシーバ・クロック間のわずか
なクロック周波数の差異を補償します。レート・マッチ FIFO は、アップストリーム・トランス
ミッタのリファレンス・クロック周波数がローカル・レシーバのリファレンス・クロック周波数
よりも高い場合、SKP シンボルまたはオーダ・セットを削除します。逆に、ローカル・レシーバ
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8B/10B デコーダ
1-41
のリファレンス・クロック周波数がアップストリーム・トランスミッタのリファレンス・クロッ
ク周波数よりも高い場合、レート・マッチ FIFO は SKP シンボルまたはオーダ・セットを挿入し
ます。
注: Gigabit Ethernet プロトコルにおいて、FPGA 内にレート・マッチ FIFO がイネーブルされたオ
ート・ネゴシエーション・ステート・マシンが存在する場合については、Transceiver
Configurations in Stratix V Devices の章の「Gigabit Ethernet」に記載された「Rate Match FIFO」
を参照してください。
関連情報
• スキップ・パターンおよびコントロール・パターンについての詳細は、Altera Transceiver PHY
IP Core User Guide の「Rate Match FIFO Parameters」の項を参照してください。
• PCIe、XAUI、およびカスタムのプロトコルでのレート・マッチ FIFO の使用方法について
は、Transceiver Configurations in Stratix V Devices の章にて詳細を確認してください。
8B/10B デコーダ
多くのプロトコルにおいて、送信されるシリアル・データ内で DC バランスを維持するために
は、リンクを介して送信されるシリアル・データが 8B/10B でエンコードされていることが必要
となります。PCIe プロトコルでは、パケット処理のために上位層にデータを転送する前にデー
タをデコードする 8B/10B デコーダをレシーバ PCS ロジックに実装する必要があります。
レシーバ・チャネル PCS には、レート・マッチ FIFO の後に 8B/10B デコーダが存在します。レ
ート・マッチ FIFO がイネーブルされたコンフィギュレーションでは、8B/10B デコーダはレー
ト・マッチ FIFO からデータを受信します。レート・マッチ FIFO がディセーブルされたコンフ
ィギュレーションでは、8B/10B デコーダはワード・アライナからデータを受信します。
10 ビット・モードでは、8B/10B デコーダは、レート・マッチ FIFO または（レート・マッチ FIFO
がディセーブルされている場合）ワード・アライナから 10 ビット・データを受信し、これを 8
ビットのデータ+1 ビットのコントロール識別子にデコードします。デコードされたデータは、
バイト・デシリアライザまたは（バイト・デシリアライザがディセーブルされている場合）レシ
ーバ位相補償 FIFO に供給されます。
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バイト・デシリアライザ
図 1-23: 10 ビット・モードの 8B/10B デコーダ
rx_dataout[15:8]
rx_ctrldetect[1]
rx_errdetect[1]
8B/10B Decoder
(MSB Byte)
rx_disperr[1]
datain[19:10]
recovered clock or
tx_clkout[0]
Current Running Disparity
rx_dataout[7:0]
rx_ctrldetect
rx_errdetect
8B/10B Decoder
(LSB Byte)
datain[9:0]
rx_disperr
recovered clock or
tx_clkout[0]
注: 8B/10B デコーダについては、IEEE 802.3-2008 clause-49 に記載されています。
PCIe コンフィギュレーションでは、8B/10B デコーダは 10 ビット幅モードでのみ動作します。
PCIe コンフィギュレーションでは、受信データバスで 8B/10B デコーダの選択が強制されます。
コントロール・コード・グループ検出
8B/10B デコーダは、デコードされた 8 ビット・コード・グループがデータ・コード・グループ
であるのか、あるいはコントロール・コード・グループであるのかを rx_datak 上に示します。
受信した 10 ビット・コード・グループが IEEE 802.3 仕様で規定されている 12 のコントロール・
コード・グループ（/Kx.y/）のいずれかである場合、rx_datak は High にドライブされます。ま
た、受信した 10 ビット・コード・グループがデータ・コード・グループ（/Dx.y/）である場合、
rx_datak は Low にドライブされます。
バイト・デシリアライザ
FPGA ファブリック‐トランシーバ・インタフェースの周波数には上限が設定されています。レ
シーバ PCS の周波数がこの上限を超えるようなデザインでは、バイト・デシリアライザが必要
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バイト・オーダリング・ブロック
1-43
となります。バイト・デシリアライザはパラレル・データ幅を 2 倍にし、インタフェース周波数
は半分に減少させます。インタフェースの周波数が上限を超えないデザインにおいては、バイ
ト・デシリアライザの使用はオプションとなります。
8 ビットおよび 10 ビット幅モードのバイト・デシリアライザ
8 ビット幅モードでは、バイト・デシリアライザは 8B/10B デコーダから 8 ビット幅のデータ、
またはワード・アライナから 10 ビット幅のデータを（8B/10B デコーダがディセーブルされてい
る場合）受信し、これを 1/2 の速度の 16 ビット幅または 20 ビット幅のデータにパラレル変換し
ます。
図 1-24: 8 ビットおよび 10 ビット幅モードのバイト・デシリアライザ
datain[7:0]
or
datain[9:0]
D1
D2
D3
D4
Receiver PCS Clock
Byte
Deserializer
D2
D4
D1
D3
dataout[15:0]
or
dataout[19:0]
/2
16 ビットおよび 20 ビット幅モードのバイト・デシリアライザ
16 ビット幅モードでは、バイト・デシリアライザは 8B/10B デコーダから 16 ビット幅のデータ、
またはワード・アライナから 20 ビット幅のデータを（8B/10B デコーダがディセーブルされてい
る場合）受信し、これを 1/2 の速度の 32 ビット幅または 40 ビット幅のデータにパラレル変換し
ます。
図 1-25: 16 ビットおよび 20 ビット幅モードのバイト・デシリアライザ
datain[15:0]
or
datain[19:0]
D1D2
D3D4
D5D6
D7D8
Receiver PCS Clock
Byte
Deserializer
D3D4
D7D8
D1D2
D5D6
dataout[31:0]
or
dataout[39:0]
/2
バイト・オーダリング・ブロック
16 ビットまたは 20 ビットの FPGA ファブリック‐トランシーバ・インタフェースを備えた 8 ビッ
トあるいは 10 ビット幅モードでは、バイト・デシリアライザは 1 データ・バイト（8 ビットま
たは 10 ビット）を受信し、これを 2 データ・バイト（16 ビットまたは 20 ビット）にデシリア
ライズします。レシーバ PCS ロジックがリセットから復帰する時点によっては、バイト・デシ
リアライザ出力でのバイト・オーダリングは、送信データの元のバイト・オーダリングと一致す
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バイト・オーダリング・ブロック
る場合と一致しない場合があります。バイト・デシリアライザの結果生じるバイト・ミスアライ
ンメントは、リセットから復帰したときにバイト・デシリアライザがどのバイトを受信中かによ
って異なるため、予測することができません。
バイト・オーダリング・ブロックは、バイト・デシリアライザされたデータの中からユーザーが
プログラムしたバイト・オーダリング・パターンを探します。ユーザーは、パラレル・トランス
ミッタ・データの最下位バイト位置に存在することが分かっているバイト・オーダリング・パタ
ーンを選択する必要があります。バイト・オーダリング・ブロックは、バイト・デシリアライズ
されたデータの最上位バイト位置で、プログラムされたバイト・オーダリング・パターンを見つ
けた場合、ユーザーがプログラムした PAD バイトを適切な数だけ挿入しバイト・オーダリング・
パターンを最下位バイト位置にプッシュすることによって、正しいバイト・オーダリングを復元
します。
図 1-26: 2 つのワード境界にまたがった 2 バイト・トランスミッタ・データの最上位バイトと最下位
バイト
Transmitter
Receiver
tx_serial_data[15:8]
(MSByte)
D2
D4
D6
tx_serial_data[7:0]
(LSByte)
D1
D3
D5
Byte
Serializer
xx D1 D2 D3 D4 D5 D6 xx
Byte
Deserializer
D1
D3
D5
xx
xx
D2
D4
D6
rx_serial_data[15:8]
(MSByte)
rx_serial_data[7:0]
(LSByte)
32 ビットの FPGA ファブリック‐トランシーバ・インタフェースを備えた 16 ビット幅モードで
は、バイト・デシリアライザは 2 データ・バイト（16 ビット）を受信し、この 2 データ・バイ
トを 4 データ・バイト（32 ビット）にデシリアライズします。
図 1-27: 2 つのワード境界にまたがった 4 バイト・トランスミッタ・データの最上位バイトと最下位
バイト
Transmitter
tx_serial_data[31:16]
(MSByte)
D3D4
tx_serial_data[15:0]
(LSByte)
D1D2
Receiver
D7D8
D5D6
Byte
Serializer
xx D1 D2 D3 D4 D5 D6 xx
Byte
Deserializer
D1D2
D5D6
xx
xx
D3D4
D7D8
rx_serial_data[31:16]
(MSByte)
rx_serial_data[15:0]
(LSByte)
バイト・オーダリング・パターン・レングスとバイト・オーダリング PAD パターン・レングス
は、PCS-PMA インタフェースの幅（8 ビット/10 ビット/16 ビット/20 ビット）によって異なりま
す。
関連情報
バイト・オーダリングおよびバイト・オーダリング PAD パターン・レングスについての詳細
は、Altera Transceiver PHY IP Core User Guide の「Byte Ordering Parameters」の項を参照してく
ださい。
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レシーバ位相補償 FIFO
1-45
レシーバ位相補償 FIFO
レシーバ位相補償 FIFO の深さは 4 ワードで、レシーバ PCS と FPGA ファブリック、あるいは
PCIe ハード IP ブロック間のステータス信号とデータ信号をインタフェースで接続します。
FIFO は以下の動作をサポートします。
• 読み出しクロックと書き込みクロックに様々なクロッキング・モードを持つ位相補償モード
• 1 クロック・サイクルだけのデータパス遅延を持つレジスタ・モード
図 1-28: レシーバ位相補償 FIFO
Datapath to
the FPGA fabric
rx_coreclkin
RX
Phase
Compensation
FIFO
rd_clk
wr_clk
Datapath from the
last PCS block used
Parallel Recovered Clock (1)
tx_clkout (1)
coreclkout (1)
rx_coreclk (1)
注：
1. バイト・デシリアライザを使用する場合、これらのクロックは2で分周されます。
位相補償モード
受信ステータスとデータ信号のリードとライト間に位相差が存在する場合、レシーバ位相補償
FIFO はその位相差を補償します。
低速パラレル・クロックはライト・クロックを供給し、FPGA ファブリック・インタフェース・
クロックはリード・クロックを供給します。クロックの周波数の差は 0 ppm でなければならず、
これ以外であれば FIFO のアンダーランもしくはオーバーフロー状態が生じる可能性がありま
す。
レシーバ位相補償 FIFO はトランシーバのコンフィギュレーション次第でリードおよびライト・
クロックで様々なクロッキング・モードをサポートします。
関連情報
レシーバ位相補償 FIFO 使用時の受信データパス・インタフェースのクロッキング・モードにつ
いての詳細は、Transceiver Clocking in Stratix V Devices.を参照してください。
レジスタ・モード
厳しいデータパス・レイテンシ要件を有するアプリケーションに対し FIFO レイテンシの不確実
性を取り除くためには、レシーバ・チャネルを FPGA ファブリックとインタフェースしている場
合、1 クロック・サイクルのデータパス・レイテンシを発生させるためにレジスタ・モードで
FIFO 機能をバイパスします。レシーバ・チャネルを PCIe ハード IP ブロックへインタフェース
している場合、データパス・レイテンシを減少させるには FIFO をレジスタ・モードにコンフィ
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トランスミッタ標準 PCS データパス
ギュレーションします。レジスタ・モードでは、レシーバ PCS で使用される低速パラレル・ク
ロックが FIFO をクロックします。
トランスミッタ標準 PCS データパス
注: 標準 PCS は、GT チャネルではサポートされていません。
トランスミッタ位相補償 FIFO
トランスミッタ位相補償 FIFO は FPGA ファブリックとインタフェースで接続します。トラン
スミッタ位相補償 FIFO は、低速パラレル・クロックと FPGA ファブリック・インタフェース・
クロック間の位相差を補償します。
図 1-29: トランスミッタ位相補償 FIFO
dataout
(to the 8B/10 Encoder
or the TX Bit Slip)
tx_clkout
Byte
Serializer
datain[ ] (from the TX FIFO)
/2,
/4
バイト・シリアライザ
バイト・シリアライザは、データ・バスの幅を半分にし、データ・レートを 2 倍にすることで、
FPGA ファブリック・インタフェースのクロック・レートを最大制限値以下に保ちながら、トラ
ンスミッタ・チャネルがより高いデータ・レートで動作することを可能にします。バイト・シリ
アライゼーション後、バイト・シリアライザはまず、最下位ワードを転送し、それに続いて最上
位ワードを転送します。たとえば、チャネル幅が 32 である場合、バイト・シリアライザは最初
に tx_parallel_data[15:0]を転送した後、続いて tx_p arallel_data[31:16]を転送します。
8B/10B エンコーダ
8B/10B エンコーダは、8 ビットのデータと 1 ビットのコントロール識別子から 10 ビットのコー
ド・グループを生成します。8 ビット幅モードでは、8B/10B エンコーダは 8 ビットのデータを適
切なディスパリティを含む 10 ビットのコード・グループ（コントロール・ワードまたはデータ・
ワード）に変換します。tx_datak 入力が High の場合、8B/10B エンコーダは、入力 data[7:0]を
10 ビットのコントロール・ワードに変換します。tx_datak 入力が Low の場合、8B/10B エンコー
ダは、入力 dat a[7:0]を 10 ビットのデータ・ワードに変換します。
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1-47
8B/10B エンコーダ
図 1-30: 8B/10B 変換フォーマット
7
6
5
4
3
2
1
0
H
G
F
E
D
C
B
A
control_code
8B/10B Conversion
j
h
g
f
i
e
d
c
b
a
9
8
7
6
5
4
3
2
1
0
MSB
LSB
コントロール・コードのエンコード
IEEE 802.3 の 8B/10B エンコーダ仕様書には、tx_datak をアサートしなければならない 1 組の 8
ビット・キャラクタだけが規定されています。その他の組のバイトに対し tx_datak をアサート
すると、8B/10B エンコーダは、入力された値に応じて、出力の 10 ビット・コードを無効なコー
ド（有効な Dx.y または Kx.y コードにマッピングされない）、または意図しない有効な Dx.y コー
ドにエンコードする可能性があります。ダウンストリーム 8B/10B デコーダが、コード・エラー・
フラグをアサートせずに、無効なコントロール・ワードを有効な Dx.y コードにデコードする可
能性があります。
図 1-31: コントロール・ワードおよびデータ・ワードの送信
clock
tx_datain[7:0]
83
78
D3.4
D24.3
BC
BC
0F
00
BF
D15.0
D0.0
D31.5
3C
tx_datak
code group
Stratix V デバイスのトランシーバ・アーキテクチャ
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D28.5
K28.5
D28.1
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1-48
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2014.09.30
PRBS ジェネレータ
リセット条件
tx_digitalreset 信号は 8B/10B エンコーダをリセットします。リセットの間、ランニング・デ
ィスパリティ（RD）およびデータ・レジスタはクリアされます。また、8B/10B エンコーダは、
tx_digitalreset がディアサートされるまで RD-カラムから連続的に K28.5 パターンを出力しま
す。FPGA ファブリックからの入力データおよびコントロール・コードは、リセット状態の間無
視されます。リセット後、 8B/10B エンコーダは負（RD-）の RD で開始し、同期化のために 3 つ
の K28.5 コード・グループを送信してから、その出力上でデータのエンコーディングおよび送信
を開始します。
注: tx_digitalreset がアサートされている間、データを受信するダウンストリーム 8B/10B デコ
ーダで、同期化またはディスパリティ・エラーが観察される場合があります。
リセット状態（tx_digitalreset が High）のとき、tx_digitalreset が Low になるまで、K28.5
（RD-カラムからの K28.5 10 ビット・コード・グループ）が連続して送信されます。トランスミ
ッタ・チャネル PCS のパイプライン化のために、3 つの同期化 K28.5 コード・グループの前にい
くつかの「don't cares」
（10'hxxx）が送信されます。ユーザー・データは 3 番目の K28.5 コード・
グループの後に続きます。
図 1-32: tx_digitalreset ディアサーション中の 8B/10B エンコーダ出力
clock
tx_digitalreset
dataout[9:0]
K28.5-
K28.5-
K28.5-
XXX
XXX
K28.5-
K28.5+
K28.5-
Dx.y+
トランスミッタ極性反転
シリアル差動リンクの正と負の信号がボード・レイアウト中に誤って置き換わることがありま
す。ボード・リスピンのようなソリューションや PLD ロジックの大規模な更新には、多大なコ
ストを要します。8B/10B エンコーダのトランスミッタ極性反転機能を使用すれば、このような
状況を是正することが可能です。
トランスミッタ・ビット・スリップ
トランスミッタ・ビット・スリップは、フィジカル・メディア・アタッチメント（PMA）に送
信されるデータをスリップさせることで複数のトランスミッタ・チャネル間におけるチャネル‐
チャネル間のスキューを補償することができます。
関連情報
• 8B/10B コードについての詳細は、Stratix II GX Specifications and Additional Information の章
の「8B/10B Code」の項を参照してください。
• 極性反転およびビット・スリップのイネーブルについての詳細は、 Altera Transceiver PHY IP
Core User Guide の「Bit Reversal and Polarity Inversion」の項を参照してください。
PRBS ジェネレータ
PRBS ジェネレータ・ブロックは、PRBS パターンと方形波パターンを生成します。
PRBS ジェネレータは、
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Stratix V デバイスのトランシーバ・アーキテクチャ
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10G PCS のアーキテクチャ
1-49
• 32 ビットと 40 ビットの PMA インタフェースをサポートします
• 以下のモードとパターンをサポートします
•
•
•
•
•
PRBS31: x31 + x28 + 1
PRBS9: x9 + x5 + 1
PRBS23: x23 + x18 + 1
PRBS7: x7 + x6 + 1
PRBS15: x15 + x14 + 1
方波形ジェネレータは、
• プログラム可能な n 個の連続するシリアル・ビットの 1 と 0 を有します（4 ≤ n ≤ 11 の場合）
• 32 ビットと 40 ビットの両方の PMA 幅をサポートします
図 1-33: 方形波ジェネレータ
n 0s n 1s
n: is between 4 and 11,
and programmable
注: PRBS ジェネレータと PRP ジェネレータは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
PRBS ジェネレータの実装に関する詳細については、Altera Transceiver PHY IP Core User Guide
を参照してください。
10G PCS のアーキテクチャ
10G PCS のアーキテクチャは、Stratix V GX および GS デバイスに対して最大 14.1 Gbps そして
Stratix V GT デバイスに対しては最大 12.5 Gbps のシリアル・データ・レートをサポートする全二
重（トランスミッタとレシーバ）トランシーバ・チャネルを提供します。
いくつかの機能ブロックは様々なプロトコル向けにカスタマイズされています。このようなプ
ロトコルに対する別のデータパス・コンフィギュレーションは、IP カタログを介して異なる PHY
IP をインスタンス化することで使用可能です。
Stratix V デバイスのトランシーバ・アーキテクチャ
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Altera Corporation
1-50
SV52002
2014.09.30
レシーバ 10G PCS データパス
図 1-34: Stratix V GX チャネルの 10G PCS データパス
tx_serial_data
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
CRC32
Generator
tx_coreclkin
TX
FIFO
Frame Generator
FPGA
Fabric
64B/66B Encoder
and TX SM
10G PCS データパス内に見られる全ブロックがすべてのコンフィギュレーションで使用できる
わけではありません。
Transmitter 10G PCS
Transmitter PMA
PRP
Generator
PRBS
Generator (1)
rx_coreclkin
rx_serial_data
Deserializer
Receiver PMA
RX
Gear Box
Block
Synchronizer
Disparity Checker
Descrambler
Frame Sync
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
Receiver 10G PCS
CDR
tx_clkout
PRBS
Verifier
PRP
Verifier
rx_clkout
BER
Monitor
Central/ Local Clock Divider
CMU PLL /
ATX PLL /
fPLL
Clock Divider
Serial Clock
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks
Input Reference Clock
(From Dedicated Input Reference Clock Pin)
注：
1. PRBSパターン・ジェネレータは、PCSブロックから出てゆくデータ・パターンを動的に反転させることが可能です。
関連情報
• Stratix V デバイスでサポートされる異なるデータパス・コンフィギュレーションでのクロッ
キン・スキームや配置制限、10G PCS コンフィギュレーションについての詳細は、Stratix V
デバイスのトランシーバ・コンフィギュレーションの章を参照してください。
• 異なる PCS 機能ブロックの実装方法の詳細ついては、Altera Transceiver PHY IP Core User
Guide を参照してください。
レシーバ 10G PCS データパス
レシーバ 10G PCS データパス内のサブブロックは、レシーバ・ギアボックスからレシーバ FIFO
の順で表現されています。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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レシーバ・ギアボックス
1-51
レシーバ・ギアボックス
PMA のバス幅は、フィジカル・コーディング・サブレイヤ（PCS）のバス幅よりも小さくなり
ます。よって、レシーバ・ギアボックスはデータ・バス幅を PMA から PCS に適応させます。バ
ス幅の適応はトランスペアレントであるため、レシーバ・ギアボックスへデータを継続して供給
することができます。レシーバ・ギアボックスはバス幅の適応以外にも、レシーバ極性反転とレ
シーバ・ビット反転機能を提供します。
レシーバ極性反転
レシーバ・ギアボックスは受信データの極性を反転することができます。これは、レシーバ信号
がボードまたはバックプレーン・レイアウトで逆になっている場合に役立ちます。
レシーバ・ビット反転
レシーバ・ギアボックスを使用すれば、受信データのビット反転が可能です。Interlaken のよう
なプロトコルではビット反転機能が必要です。
関連情報
• 極性反転およびビット・スリップのイネーブルについての詳細は、 Altera Transceiver PHY IP
Core User Guide の「Bit Reversal and Polarity Inversion」の項を参照してください。
• PCS あるいはファブリック・クロックの機能として期待されるレイテンシの算出方法につい
ては、Altera Transceiver PHY IP Core User Guide の「10G RX FIFO」の項で詳細を確認してく
ださい。
PRBS ベリファイア
擬似ランダム・ビット・ストリーム（PRBS）ベリファイア・ブロックは、PRBS ジェネレータに
よって生成されるパターンを検証します。
PRP ベリファイアは
• 32 ビットと 40 ビットの PMA インタフェースをサポートします
• 以下のモードとパターンをサポートします
•
•
•
•
•
PRBS31: x31 + x28 + 1
PRBS23: x23 + x18 + 1
PRBS15: x15 + x14 + 1
PRBS9: x9 + x5 + 1
PRBS7: x7 + x6 + 1
注: PRBS ベリファイアと PRP ベリファイアは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
PRBS ベリファイアの実装に関する詳細については、Altera Transceiver PHY IP Core User Guide
を参照してください。
レシーバ反転
PRBS パターン・ベリファイアは PCS ブロックに入るデータ・パターンを動的に反転させること
が可能です。
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1-52
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ブロック・シンクロナイザ
表 1-10: PRBS ベリファイア反転オフセット
オフセット
0x16D
ビット
[2]
R/W
R/W
名称
RX Inversion
説明
PCS ブロックへ入るデータを反転させるために、
1'b1 に設定します。
PRBS ベリファイアへ入る PRBS パターンを反転するには、
1.
2.
3.
4.
論理チャネルを選択します。この場合の論理チャネルは 0 です。
MIF ストリーミング・モードを 1 に設定します。
オフセット 0x16D のビット[2]へ Read-Modify-Write を実行します。
チャネル・リセットをアサートして、新しい PRBS パターンでテストを開始します。
PCS へ入る間、通常のデータ・トラフィックが反転されるのを防ぐため、RX の反転ビットを無
効にします。
ブロック・シンクロナイザ
ブロック・シンクロナイザは、66 ビット・ワードのブロック境界（10GBASE-R プロトコルの場
合）または 67 ビット・ワードのブロック境界（Interlaken プロトコルの場合）を決定します。着
信データ・ストリームは、受信データ・ストリームで有効な同期ヘッダ（ビット 65 と 66）が検
出されるまで一度に 1 ビット、スリップされます。同期ヘッダの定義済みの数（プロトコル仕様
で要求される）が検出された後、ブロック・シンクロナイザはレシーバ・データパスをブロッ
ク・ダウンする他のレシーバ PCS と FPGA ファブリックに rx_enh_blk_lock（ブロック・ロック・
ステータス信号）をアサートします。
ブロック・シンクロナイザは、Interlaken プロトコル仕様と 10GBASE-R プロトコル仕様（IEEE
802.3-2008 の clause-49 に記載）の両方に基づいてデザインされています。
ディスパリティ・チェッカー
注: ディスパリティ・チェッカーは Interlaken のコンフィギュレーションでのみ使用されます。
ディスパリティ・チェッカーのデザインは Interlaken プロトコル使用に基づいています。ワード
の同期化が達成されると、ディスパリティ・チェッカーは受信ワードの 67 個目のビット状態を
モニタし、受信ワードのビット[63:0]を反転するかどうかを決定します。
表 1-11: Stratix V デバイスにおける 67 ビット・ペイロードの MSB の解釈
MSB
説明
0
ビット[63:0]は反転されていません。レシーバは変更なしにこ
のワードを処理します。
1
ビット[63:0]は反転されています。レシーバはこのワードを処
理する前にビットを反転します。
デスクランブラ
この機能は、10G PCS でサポートされるプロトコル仕様ごとにデータをデスクランブルします。
デスクランブラはフレーム同期モードあるいはセルフ同期モードのどちらかで動作します。
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フレーム・シンクロナイザ
1-53
フレーム同期モード
フレーム同期モードは Interlaken コンフィギュレーションでのみ使用されます。ブロック同期
が達成されると、デスクランブラは、受信されたスクランブラ・ステート・ワードからのスクラ
ンブラ・シードを使用します。また、このブロックは現在のデスクランブラ・ステートをフレー
ム・シンクロナイザに送信します。
セルフ同期モード
セルフ同期モードは 10GBASE-R コンフィギュレーションでのみ使用されます。
フレーム・シンクロナイザ
注: フレーム・シンクロナイザは Interlaken のコンフィギュレーションでのみ使用されます。
フレーム・シンクロナイザ・ブロックは、連続するメタフレーム内で 4 つの同期ワードを検出
するとロックを取得します。同期後に、フレーム・シンクロナイザはメタフレーム内のスクラン
ブル・ワードをモニタし、不一致が 3 回連続して検出されると、ロック信号をディアサートして
同期動作を再開します。ロック・ステータスは、FPGA ファブリックで使用できます。
ビット・エラー・レート（BER）モニタ
BER モニタ・ブロックは、IEEE 802.3-2008 clause-49 に記載されている 10GBASE-R プロトコル仕
様に沿ってデザインされています。ブロック・ロック同期が達成されると、BER モニタは 125μs 期間内で無効な同期ヘッダ数のカウントを開始します。125-μs 期間内に無効な同期ヘッダが
16 個以上認められた場合、BER モニタは FPGA ファブリックにステータス信号を提供し、高い
ビット・エラー・レート状態であることを示します。
PRP ベリファイア
PRP ベリファイアは、Stratix V の 10GBASE-R プロトコル・モードに使用可能です。PRP ベリフ
ァイアは、ブロック同期が達成される際にデスクランブラの出力をモニタします。このブロック
はカスタムの 10GBASE-R コンフィギュレーションに対しイネーブルすることができます。PRP
ベリファイアは、
• テスト・パターン（2 つのローカル・フォールト、あるいはすべて 0）またはその反転を検索
します。
• 16 ビット・エラー・カウンタとのミスマッチの数をトラックします。
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1-54
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64B/66B デコーダ
図 1-35: PRP ベリファイアのブロック図
Error
Counter
error_count
Descrambler
Test Pattern
Detect
Pseudo Random
Verify
注: PRBS ベリファイアと PRP ベリファイアは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
実装方法についての詳細は、Altera Transceiver PHY IP Core User Guide を参照してください。
64B/66B デコーダ
注: 64B/66B デコーダは、10GBASE-R コンフィギュレーションでのみ使用されます。
64B/66B デコーダ・ブロックには、1 個の 64B/66B デコーダ・サブブロックと 1 個のレシーバ・
ステート・マシーン・サブブロックが含まれています。64B/66B デコーダ・サブブロックはデス
クランブラから受信したデータを 64 ビット・データと 8 ビットのコントロール・キャラクタに
変換します。レシーバ・ステート・マシーン・サブブロックは、BER モニタからのステータス信
号をモニタします。ステータス信号がアサートされると、レシーバ・ステート・マシーンは FPGA
インタフェースへローカル・フォールトのオーダー・セットを送信します。
64B/66B デコーダ・ブロックは、IEEE 802.3-2008 clause-49 に記載されている 10GBASE-R プロト
コル仕様に沿ってデザインされています。
CRC-32 チェッカ
CRC- 32 チェッカ・ブロックは、Interlaken プロトコルをサポートします。CRC-32 チェッカは、
入力データから CRC を計算し、その結果を診断ワードで送信された CRC 値と比較をします。
CRC エラー信号は FPGA ファブリックに送信されます。
レシーバ FIFO
レシーバ FIFO ブロックは、トランシーバ・データパスのコンフィギュレーションによって異な
るモードで動作します。
カスタムおよび低レイテンシ PHY IP は、使用しているコンフィギュレーションに向けて適切な
レシーバ FIFO モードを自動で選択します。ただし、ネイティブ PHY IP 使用時は、レシーバ
FIFO モードを選択してください。
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トランスミッタ 10G PCS データパス
1-55
クロック補償モード
10GBASE-R コンフィギュレーションの場合、レシーバ FIFO がクロック補償モードにコンフィギ
ュレーションされます。クロック補償モードでは、FIFO はアイドルの OR オーダ・セットを削
除し、アイドルのみを挿入して、リモート・トランスミッタとローカル・レシーバ間のクロック
差を最大±100 PPM まで補償します。
汎用モード
Interlaken コンフィギュレーションの場合、レシーバ FIFO が汎用モードにコンフィギュレーショ
ンされます。汎用モードでは、レシーバ FIFO は FIFO の読み出し側を制御するために FIFO が部
分的に空のステータス信号と FIFO がフルのステータス信号を FPGA ファブリックに送信しま
す。
位相補償モード
10G カスタム・コンフィギュレーションの場合、レシーバ FIFO が位相補償モードにコンフィギ
ュレーションされます。位相補償モードでは、FIFO は FIFO の書き込みクロックと読み出しク
ロック間の位相差を補償します。
関連情報
それぞれのレシーバ FIFO 動作モードについての詳細は、Stratix V デバイスのトランシーバ・コ
ンフィギュレーションの章を参照してください。
トランスミッタ 10G PCS データパス
レシーバ 10G PCS データパス内のサブブロックは、レシーバ・ギアボックスからレシーバ FIFO
の順で表現されています。
トランスミッタ FIFO
トランスミッタ FIFO は、トランスミッタ・チャネル PCS と FPGA ファブリック間のインタフェ
ースを提供します。
10GBASE-R コンフィギュレーションでは、トランスミッタ FIFO は FPGA ファブリックからデー
タを受信します。トランスミッタ FIFO ブロックからのデータ出力は、64B/66B エンコーダに送
られます。
Interlaken コンフィギュレーションでは、トランスミッタ FIFO は FPGA ファブリックからのデー
タを受信する準備が整っているかを示すために、制御信号を送信します。ユーザー・ロジック
は、この制御信号がアサートされた場合にのみデータをトランスミッタ FIFO へ送信します。
Interlaken コンフィギュレーションでは、トランスミッタ FIFO ブロックからのデータ出力は、フ
レーム・ジェネレータに送られます。
フレーム・ジェネレータ
注: フレーム・シンクロナイザは Interlaken のコンフィギュレーションでのみ使用されます。
フレーム・ジェネレータ・ブロックは、メタフレームを形成するにあたって、トランスミッタ
FIFO からデータを取得し、FPGA ファブリックからのペイロードおよびバースト/アイドル・コ
ントロール・ワードをフレーミング・レイヤのコントロール・ワード（同期ワード、スクランブ
ラ・ステート・ワード、スキップ・ワード、および診断ワード）とともにカプセル化します。
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1-56
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CRC-32 ジェネレータ
Interlaken PHY IP Parameter Editor を使用すると、メタフレーム・レングスを設定することができ
ます。
図 1-36: フレーム・ジェネレータ
64-Bit Data
1-Bit Control
From TX FIFO
Interlaken
Frame
Generator
To Interlaken
CRC-32 Generator
66-Bit Blocks
Payload
Synchronization
Scrambler
State Word
Skip Word
66 65 64 63
0 66
0 66
0 Di
Data
Sync Header
Inversion Bit (Place Holder for Bit Inversion Information)
Used for Clock Compensation in a Repeater
Used to Synchronize the Scrambler
Used to Align the Lanes of the Bundle
Provides Per
Lane Error Check
and Optional Status
Message
CRC-32 ジェネレータ
注: CRC-32 ジェネレータは Interlaken のコンフィギュレーションでのみ使用されます。
CRC-32 ジェネレータ・ブロックはレーム・ジェネレータからデータを受信し、データの各ブロ
ックの CRC（Cyclic Redundancy Check）コードを計算します。この CRC コードの値は、診断ワ
ードの CRC32 フィールドに格納されます。
CRC-32 の計算は、以下を除いて、診断ワードを含む多くのメタフレームに対応します。
• 各ワードのビット[66:64]
• スクランブラ・ステート・ワード内の 58 ビットのスクランブラ・ステート
• 診断ワード内の 32 ビットの CRC-32 フィールド
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1-57
64B/66B エンコーダ
図 1-37: CRC-32 ジェネレータ
Interlaken
CRC-32
Generator
From the Interlaken Frame Generator
Metaframes with Embedded
CRC-32 Code to Scrambler
Di
Metaframe
Sy
67
SB
0 67
SK
Payload
0 67
Di
66
Sy
SB
SK
Sy
SB
SK
Payload
0
Total Data for CRC-32 Calculation
Sy
66
31
SB
SK
0
Total Data for CRC-32 Calculation
Calculated CRC-32 Value
Inserted in the 32 Bits
of Diagnostic Word
64B/66B エンコーダ
注: 64B/66B エンコーダは、10GBASE-R コンフィギュレーションでのみ使用されます。
64B/66B エンコーダ・ブロックは、IEEE 802.3-2008 clause-49 に記載されている 10GBASE-R プロ
トコル仕様に沿ってデザインされています。
64B/66B エンコーダ・ブロックには、64B/66B エンコーダ・サブブロックとトランスミッタ・ス
テート・マシーン・サブブロックが含まれています。64B/66B エンコーダ・サブブロックは、ト
ランスミッタ FIFO からデータを受信し、64 ビット・データと 8 ビットのコントロール・キャラ
クタを 10GBASE-R コンフィギュレーションで必要な 66 ビット・データ・ブロックに変換しま
す。64B/66B エンコーダ・サブブロック内のトランスミッタ・ステート・マシンは、MAC レイ
ヤからの 64 ビット・データをチェックし、適切なブロック順序を保証します。
スクランブラ
スクランブラはフレーム同期モードとセルフ同期モードで動作します。フレーム同期モードは
Interlaken コンフィギュレーションで使用されます。一方、セルフ同期モードは IEEE 802.3-2008
clause-49 に記載されているように、10GBASE-R コンフィギュレーションで動作します。
PRP ジェネレータ
擬似ランダム・パターン（PRP）ジェネレータ・ブロックは、スクランブラと連動して動作し、
10G イーサネット・モードの TX および RX テストに擬似ランダム・パターンを生成します。PRP
ジェネレータ・ブロックは、スクランブラにロードされるさまざまなシードからさまざまなテス
ト・パターンを生成し、データ・パターンを選択します。このブロックは、カスタム 10GBASER コンフィギュレーションに対しイネーブルすることができます。
注: PRP ジェネレータと PRBS ジェネレータは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
シードとデータ・パターンの選択についての詳細は、Altera Transceiver PHY IP Core User Guide
を参照してください。
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1-58
SV52002
2014.09.30
ディスパリティ・ジェネレータ
ディスパリティ・ジェネレータ
注: ディスパリティ・ジェネレータは Interlaken のコンフィギュレーションでのみ使用されます。
ディスパリティ・ジェネレータ・ブロックは Interlaken プロトコル仕様に準拠しており、DC バ
ランスされたデータ出力を提供します。ディスパリティ・ジェネレータ・ブロックは、スクラン
ブラからデータを受信し、ランニング・ディスパリティを反転して±96 ビットの境界に維持する
ようにします。このランニング・ディスパリティ要件を確保するために、ディスパリティ・ジェ
ネレータはビット[63:0]を反転し、反転されたことを示すためにビット[66]を設定します。
表 1-12: Stratix V デバイスにおける 67 ビット・ペイロードの MSB の解釈
説明
MSB
0
ビット[63:0]は反転されていません。ディスパリティ・ジェネレータ
は変更なしにこのワードを処理します。
1
ビット[63:0]は反転されています。ディスパリティ・ジェネレータは
このワードを処理する前にビットを反転します。
PRBS ジェネレータ
PRBS ジェネレータ・ブロックは、PRBS パターンと方形波パターンを生成します。
PRBS ジェネレータは、
• 32 ビットと 40 ビットの PMA インタフェースをサポートします
• 以下のモードとパターンをサポートします
•
•
•
•
•
PRBS31: x31 + x28 + 1
PRBS9: x9 + x5 + 1
PRBS23: x23 + x18 + 1
PRBS7: x7 + x6 + 1
PRBS15: x15 + x14 + 1
方波形ジェネレータは、
• プログラム可能な n 個の連続するシリアル・ビットの 1 と 0 を有します（4 ≤ n ≤ 11 の場合）
• 32 ビットと 40 ビットの両方の PMA 幅をサポートします
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トランスミッタ反転
1-59
図 1-38: 方形波ジェネレータ
n: is between 4 and 11,
and programmable
n 0s n 1s
注: PRBS ジェネレータと PRP ジェネレータは、どちらか一方だけをイネーブルすることが可能
です。両方を同時にイネーブルすることは不可能です。
関連情報
PRBS ジェネレータの実装に関する詳細については、Altera Transceiver PHY IP Core User Guide
を参照してください。
トランスミッタ反転
PRBS パターン・ジェネレータは PCS ブロックから出て行くデータ・パターンを動的に反転させ
ることが可能です。
表 1-13: PRBS ジェネレータ反転オフセット
オフセット
0x141
ビット
[0]
名称
R/W
R/W
TX 反転
説明
PCS ブロックから出て行くデータを反転させるた
めに、1'b1 に設定します。
PRBS ジェネレータから出て行く PRBS パターンを反転するには、
1.
2.
3.
4.
論理チャネルを選択します。この場合の論理チャネルは 0 です。
MIF ストリーミング・モードを 1 に設定します。
オフセット 0x141 のビット[0]へ Read-Modify-Write を実行します。
チャネル・リセットをアサートして、新しい PRBS パターンでテストを開始します。
PCS から出て行く間に、通常のデータ・トラフィックが反転されるのを防ぐため、TX の反転ビ
ットを無効にします。
トランスミッタ・ギアボックス
トランスミッタ・ギアボックスは、PMA とインタフェースさせるために、PCS データ幅をより
小さいバス幅に適合させます。トランスミッタ・ギアボックスにより、FPGA ファブリック内の
ロジックに対して、PCS と PMA 間のバス幅の差はトランスペアレントとなります。
Stratix V デバイスのトランシーバ・アーキテクチャ
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Altera Corporation
1-60
SV52002
2014.09.30
トランスミッタ・ギアボックス
図 1-39: トランスミッタ・ギアボックス
66-Bit in 10GBASE-R
67-Bit in Interlaken
40-Bit Data to Transceiver Channel PMA
TX gearbox
data_valid
TX
Bit
Reversal
トランスミッタ・ギアボックスはバス幅の適応以外にも、トランスミッタ極性反転、ビット反
転、およびビットスリップ機能を提供します。
トランスミッタ極性反転
トランスミッタ極性は、差動バッファ信号の正と負を置き換えることができます。トランスミッ
タ極性反転機能は、ボードやバックプレーン・レイアウトでこうした信号が反転してしまった場
合に使用することができます。
Avalon-MM PHY マネジメント・インタフェースからアクセスする tx_invpolarity レジスタの値
が High であれば、トランスミッタ・データパス内にあるシリアライザへの入力データ・ワード
の各ビットの極性が反転されます。各ビットの極性を反転することは、差動リンクの正と負の信
号を置き換えることと同じ効果があるため、受信側では正しいデータが受信されます。
tx_invpolarity レジスタの値を動的に変更すると、8B/10B エンコーダ・リンクのレシーバで初
期ディスパリティ・エラーが発生する場合があります。ダウンストリーム・システムはこうし
たディスパリティ・エラーを許容できなければなりません。
極性反転がシリアライザ・ワードの途中でアサートされる場合、ワードは破損します。
トランスミッタ・ビット反転
トランスミッタ・ギアボックスは、送信ビットの順序を反転する機能を備えています。デフォル
トでは、トランスミッタは最初にワードの LSB を送信します。Interlaken のような一部のプロト
コルでは、ワードの MSB（ワード [66:0]の場合ではビット 66）を最初に送信する必要がありま
す。トランスミッタ・ビット反転機能をイネーブルすると、ギアボックスへのパラレル入力が反
転され、MSB から送信されるようになります。Quartus II ソフトウェアは Interlaken コンフィギ
ュレーションに対して自動的にビット反転機能を設定します。
トランスミッタ・ビット・スリップ
トランスミッタ・ビット・スリップ機能は、PMA に送信されるデータをスリップすることによ
り、複数のトランスミッタ間のチャネル間スキューを補償することが可能です。スリップするビ
ット数は FPGA ファブリックからコントロール可能です。また、スリップできる最大ビット数は
「PMA-PCS インタフェース幅－ 1」になります。
トランスミッタ・ビット・スリップはすべての PHY でサポートされているわけではありません。
低レイテンシの PHY では、この機能を使用することができません。
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Stratix V デバイスのトランシーバ・アーキテクチャ
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SV52002
2014.09.30
1-61
PCIe Gen3 PCS のアーキテクチャ
関連情報
• サポートされる PMA-PCS 幅およびカスタム・コンフィギュレーションについての詳細は、
Stratix V デバイスのトランシーバ・コンフィギュレーションの章を参照してください。
• 極性反転およびビット・スリップのイネーブルについての詳細は、 Altera Transceiver PHY IP
Core User Guide の「Bit Reversal and Polarity Inversion」の項を参照してください。
• PCS あるいはファブリック・クロックの機能として期待されるレイテンシの算出方法につい
ては、Altera Transceiver PHY IP Core User Guide の「10G RX FIFO」の項で詳細を確認してく
ださい。
PCIe Gen3 PCS のアーキテクチャ
Stratix V アーキテクチャは、PCIe Gen3 仕様をサポートしています。PCIe Gen3 は 128/130 ビット
のブロック・エンコーディング/デコーディングを使用しますが、これは Gen1 や Gen2 で使用さ
れる 8B/10B スキームとは異なるものです。130 ビット・ブロックには 2 ビットのシンク・ヘッ
ダーと 128 ビットのデータ・ペイロードが含まれます。このため、Stratix V デバイスには Gen3
スピードで機能をサポートする Gen3 PCS が別に含まれます。アルテラ・ハード IP やインタフェ
ースをトランシーバに使用することも、あるいは独自の MAC を実装し PIPE インタフェースを
介してその MAC をトランシーバに接続することも可能です。
この PIPE インタフェースは Gen1、Gen2、および Gen3 間においてデータとクロックのシームレ
スな切り替えを可能とし、PIPE 3.0 機能のサポートを提供します。
図 1-40: PCIe Gen3 PCS のトップレベルのブロック図
RX/TX 位相補償 FIFO は物理的に配置され、標準 PCS と共有されます。
TX PCIe Gen3 PCS
Standard
PCS
Phase
Comp
FIFO
Encoder
Scrambler
TX Bit
Slip
Gearbox
32
tx_clk
pld_tx_clk
TX
PMA
pcs_dlg_clk
txpma_clk
/4
Auto-Speed Negotiation
Gen3 x1, x2, x4, x8
Gen3 PIPE Control &
Status Interface
CDR
Control
RX PCIe Gen3 PCS
32
Phase
Comp
FIFO
Descrambler
Rate
Match
FIFO
Decoder
tx_clk
Block
Sync
32
rcvd_clk_mx
RX
PMA
pld_rx_clk
rcvd_clk
Stratix V デバイスのトランシーバ・アーキテクチャ
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1-62
レシーバ PCIe Gen3 PCS データパス
SV52002
2014.09.30
レシーバ PCIe Gen3 PCS データパス
レシーバ・チャネル PCIe Gen3 PCS データパスのアーキテクチャは、ブロック同期から位相補償
FIFO で表現されます。
ブロック・シンクロナイザ
PMA のパラレル化は任意のワード境界で起こります。そのため、RX PMA CDR からのパラレ
ル・データは意味のあるキャラクタ境界にリアラインメントする必要があります。ブロック・シ
ンクロナイザ・モジュールは、着信ストリームの正しい境界を特定し、ブロック・アラインメン
トを達成するために電気的アイドル終了シーケンス・オーダ・セット（または高速トレーニン
グ・シーケンス（NFTS）オーダ・セットの最後の番号）またはスキップ（SKP）オーダ・セッ
トを検索します。また、ブロックは、可変長になり得るため、SKP オーダ・セットの受信に続い
て新しいブロック境界にリアラインメントされます。
レート・マッチ FIFO
レート・マッチ（クロック・レート補償）FIFO は、ローカル・クロック（FPGA ソフト IP クロ
ックまたは FPGA システム・クロックと表現されることもあります）とリカバリ・クロック間の
わずかな周波数の差異を補償します。これは、FIFO が空あるいはフルにならないようにデー
タ・ストリームの SKP シンボルを挿入または削除することで達成されます。
レート・マッチ FIFO は GigE および PCI-Express（Gen1 と Gen2）プロトコルに完全に準拠して
います。プロトコル・コンフィギュレーションでは、FIFO は以下の仕様で必要なクロック・レ
ート補償機能をサポートするよう自動的にコンフィギュレーションされます。
• クロック許容補償ごとの PCIe プロトコル要件。これは PCI Express Base Specification 2.0 の
Gen1 と Gen2 の信号レートで規定されています。
• アイドルのオーダ・セットを使用するクロック・レート補償ごとの Gbps Ethernet（GbE）プ
ロトコル要件。これは IEEE 802.3 仕様書の Clause 36 で規定されています。
デコーダ
デコーダはデータ・ストリームないでデコード・エラーをチェックします。デコーダはまた、受
信するデータとオーダー・セットをもとにデスクランブラのイネーブル/ディセーブルを実行し
ます。
デスクランブラ
マルチ・レーン・リンク環境では、各レシーバ・レーンはデスクランブルを目的とした個別のリ
ニア・フィードバック・シフト・レジスタ（LFSR）を実装することが可能です。LFSR は以下の
多項式を使用します：G(X) = X23 + X21 + X16 + X8 + X5 +X2 + 1 これは標準の PRBS23 多項式です。
レシーバ位相補償 FIFO
レシーバ位相補償 FIFO の深さは 4 ワードで、レシーバ PCS と FPGA ファブリック、あるいは
PCIe ハード IP ブロック間のステータス信号とデータ信号をインタフェースで接続します。
FIFO は以下の動作をサポートします。
• 読み出しクロックと書き込みクロックに様々なクロッキング・モードを持つ位相補償モード
• 1 クロック・サイクルだけのデータパス遅延を持つレジスタ・モード
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Stratix V デバイスのトランシーバ・アーキテクチャ
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SV52002
2014.09.30
トランスミッタ PCIe Gen3 PCS のデータパス
1-63
図 1-41: レシーバ位相補償 FIFO
RX
Phase
Compensation
FIFO
Datapath to
the FPGA fabric
rd_clk
wr_clk
Datapath from the
last PCS block used
Parallel Recovered Clock (1)
tx_clkout (1)
coreclkout (1)
rx_coreclk (1)
rx_coreclkin
注：
1. バイト・デシリアライザを使用する場合、これらのクロックは2で分周されます。
トランスミッタ PCIe Gen3 PCS のデータパス
トランスミッタ PCIe Gen3 PCS のデータパスは、位相補償 FIFO からギアボックスで表現されま
す。
トランスミッタ位相補償 FIFO
トランスミッタ位相補償 FIFO は FPGA ファブリックとインタフェースで接続します。トラン
スミッタ位相補償 FIFO は、低速パラレル・クロックと FPGA ファブリック・インタフェース・
クロック間の位相差を補償します。
図 1-42: トランスミッタ位相補償 FIFO
dataout
(to the 8B/10 Encoder
or the TX Bit Slip)
tx_clkout
Byte
Serializer
datain[ ] (from the TX FIFO)
/2,
/4
スクランブラ
マルチ・レーン・リンク環境では、各トランスミッタ・レーンはスクランブルを目的とした LFSR
を実装することが可能です。LFSR は以下の多項式を使用します：G(X) = X23 + X21 + X16 + X8 + X5
+X2 + 1 これは標準の PRBS23 多項式です。スクランブラは十分な周辺密度を提供するために使
用されます。PCIe Gen3 には 8B/10B エンコーディングがないため、RX PMA CDR は受信データ
をロックしリカバリ・クロックを生成することが可能です。
Stratix V デバイスのトランシーバ・アーキテクチャ
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1-64
エンコーダ
SV52002
2014.09.30
エンコーダ
PCIe Gen3 ベースの仕様書では、データ・パケットはスクランブルしデスクランブルされなけれ
ばならないことが定義されていますが、
（TS1 と TS2 オーダー・セットの最初のシンボルを除き）
オーダ・セット・パケットはスクランブルあるいはデスクランブルされる必要はありません。エ
ンコーダ/デコーダはパケットのペイロードとヘッダを継続的にチェックし、ペイロードがオー
ダ・セットであるかデータ・パケットであるかをもとにスクランブラ/デスクランブラをイネー
ブルする信号を生成します。また、電気的アイドル・オーダ・セットあるいは高速トレーニン
グ・シーケンス・オーダ・セットが受信または送信されると、最初のシード値にスクランブラ/
デスクランブラをリセットする信号も生成します。これ以外にも、エンコーダ/デコーダ・ロジ
ックはオーダ・セットと無効な値のヘッダをモニタし、エラーの際はエラー・フラッグを生成し
ます。
ギアボックス
PCIe 3.0 ベース仕様は、可変長となる場合がある SKP オーダ・セットを除いて 130 ビットのブロ
ック・サイズを指定します。130 ビットのデータ・パスの実装には多くのリソースが必要となる
ため、PCIe Gen3 PCS データ・パスは 32 ビット幅として実装されます。TX PMA データ幅は 32
ビットにロックされ、ブロック・サイズは変動する 130 ビットであるため、130 ビットを 32 ビ
ットに変換するためにギアボックスが必要になります。ギアボックスにはトランスミッタ・ビッ
トスリップ機能があります。
PIPE インタフェース
ハード・トランシーバの PIPE データ・インタフェースは、PIPE 3.0 の仕様に準拠しています。
アルテラの PIPE インタフェースでは、アドバンスト・イコライゼーション信号は提供されてい
ません。
自動速度ネゴシエーション
PIPE 3.0 モードで動作中、自動速度ネゴシエーションはトランシーバの動作速度を制御します。
物理 MAC（PHY MAC)からのレート制御信号をモニタすることにより、この機能はトランシー
バを PCIe Gen1 動作モードから Gen2 動作モードへ、または PCIe Gen1 動作モードから Gen2 動
作モード、Gen3 動作モード変更したり、逆に Gen2 動作モードから Gen1 動作モードへ、そして
Gen2 動作モード、Gen3 動作モードから Gen1 動作モードへ変更します。
Electrical Idle Inference
FPGA 側からのサイド・バンド信号と共に、Electrical Idle Inference 機能は、信号検出に信頼性が
ないと仮定し、電気的アイドルを推測します。これは、PCIe Base Specification Revision 2.0/3.0 に
基づきます。
クロック・データ・リカバリ（CDR）コントロール
PIPE/PCIe Gen3 モードで動作中、CDR コントロール機能は Rx.L0s Fast Exit に使用されます。電
気的アイドル・オーダ・セット（EIOS）を検出すると、この機能は CDR を強制的に Lock-ToReference（LTR）モードにすることによって、CDR のマニュアル・コントロールを実行します。
電気的アイドルからの終了が検出されると、この機能は高速データ・ロックを達成するために
CDR を Lock-To-Data（LTD）モードにします。
Altera Corporation
Stratix V デバイスのトランシーバ・アーキテクチャ
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SV52002
2014.09.30
改訂履歴
1-65
改訂履歴
本章の改訂履歴を示します。
表 1-14: 改訂履歴
日付
2014 年 9 月
バージョン
2014.09.30
変更内容
• リンク結合の項で Altera mySupport へのリンクを
追加
• 図 Stratix V GX チャネルの 10G PCS データパスに
注を追記
• レート・マッチ（クロック補償）FIFO の項に注
を追加
• 「確定的レイテンシ・ステート・マシーン・モー
ドのワード・アライナ」の項を追加し、ワード・
アライナの項のマニュアル・モードの説明を更新
• 表ワード・アライナのオプションにあるビットス
リップ・モードのワード・アラインメント・パタ
ーン・レングスの値を削除
• レシーバ位相補償 FIFO の項から XAUI モードと
PCIe モードを削除
• Stratix V デバイスのトランシーバ・キャリブレー
ション・ブロックの境界に以下のカラムを追加
•
•
•
•
•
•
•
Stratix V デバイスのトランシーバ・アーキテクチャ
フィードバック
• パッケージ
• デバイス内に含まれるトランシーバ・チャネ
ルの総数
• 左右のサイドに含まれるトランシーバ・チャ
ネルの総数
レシーバ位相補償 FIFO の説明を変更
位相補償モードの項を追加
レジスタ・モードの項を追加
レシーバ反転の項を更新。
トランスミッタ反転の項を更新。
10G PCS アーキテクチャの項で「MegaWizard
Plug-in Manager」を「IP calalog」へ変更
PCIe Gen3 PCS のトップレベルのブロック図を更
新し、位相補償 FIFO ブロックへの入力として
pld_rx_clk を表示
Altera Corporation
1-66
SV52002
2014.09.30
改訂履歴
日付
バージョン
変更内容
2014 年 1 月
2014.01.07
• Stratix V GX/GT チャネルおよび PCIe ハード IP
のレイアウトの項を更新
• Stratix V GS チャネルおよび PCIe ハード IP のレ
イアウトの項を更新
• チャネル・バリアントの項を更新
• GS/GT/GX デバイス・バリアントおよびパッケー
ジの項を更新
• レシーバ・イコライザ・ゲインの帯域幅の項を更
新
2013 年 10 月
2013.10.11
• ワード・アライナの項を更新。
• Lock-to-Reference モードの項を更新
2013 年 5 月
2013.05.06
• ナレッジ・ベースの文書に関する既知の問題への
リンクを追加
• 図 1-10 を更新。
• 図 1-15 を更新
• レシーバ・デシリアライザの項を更新
• 連続時間リニア・イコライゼーションの項を更新
• GS/GT/GX デバイス・バリアントおよびパッケー
ジの項を追加
• Stratix V GS チャネルおよび PCIe ハード IP のレ
イアウトの項を追加
• 図 1-17 を更新
• 図 1-18 を更新
• 図 1-30 を更新
• PRBS ベリファイアの項を追加
• PRBS ジェネレータの項を追加
• PRP ベリファイアの項を追加
• シリアル・ビット・チェッカーの項を追加
• ディシジョン・フィードバック・イコライゼーシ
ョンの項を更新
• トランスミッタのアナログ設定の項を更新
• レシーバ PMA ビット・スリップの項を更新
• ATX PLL キャリブレーションの項を更新
• キャリブレーション・ブロックの境界の項を更新
• 図 1-20 を更新
• 8B/10B デコーダの項を更新
• トランスミッタ位相補償 FIFO の項を更新
2012 年 12 月
2012.12.17
コンテンツや更新されたテンプレートを再編
Altera Corporation
Stratix V デバイスのトランシーバ・アーキテクチャ
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SV52002
2014.09.30
改訂履歴
日付
バージョン
1-67
変更内容
2012 年 6 月
2.3
• 図 1-6、図 1-10、および図 1-11 を便新
• 表 1-3 を更新
• 「Stratix V デバイス・レイアウト」、「PMA アーキ
テクチャ」、「標準 PCS アーキテクチャ」および
「10G PCS アーキテクチャ」の項を更新
• 表 1-2、表 1-4、表 1-1、および表 1-5 を更新
• 図 1-1、図 1-3、図 1-4、図 1-8、および図 1-21 を
更新
• 「トランスミッタ極性反転」の項を更新
• 「PCIe Gen3 PCS アーキテクチャ」の項を追加
2012 年 2 月
2.2
• 図 1-1 を更新
• 「トランスミッタ極性反転」の項を更新
Stratix V デバイスのトランシーバ・アーキテクチャ
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Altera Corporation
Stratix V デバイスのトランシーバのクロッキ
ング
2014.09.30
SV52003
更新情報
2
フィードバック
この章では、StratixV トランシーバのクロッキング・アーキテクチャの情報を提供しています。
また、動作に必要となるクロック、内部クロック・アーキテクチャ、およびトランシーバが FPGA
ファブリックとインタフェースする際のクロック・オプションについて説明します。
図 2-1: トランシーバのクロッキング・アーキテクチャの概要
Transceivers
Input Reference Clock
Transmit PLL
or CDR (1)
Internal Clocks
Transceiver
Channels
FPGA Fabric-Transceiver
Interface Clocks
FPGA
Fabric
注： (1) トランスミッタPLLは、CMU PLL（チャネルPLL）、 fPLL（フラクショナルPLLクロック）、ATX PLL（補助トランスミッタPLL）とすることができます。
関連情報
Stratix V デバイス・ハンドブック：既知の問題
Stratix V デバイス・ハンドブックの章に計画中の更新を一覧表示します。
入力リファレンス・クロッキング
トランスミッタ PLL および CDR のリファレンス・クロックはトランシーバの動作に必要となる
クロックを生成します。
各トランスミッタ・チャネルには、トランスミッタのクロック・マルチプライヤ・ユニット
（CMU）PLL またはレシーバ CDR としてコンフィギュレーション可能なチャネル PLL がありま
す。CMU PLL コンフィギュレーションでは、チャネル PLL は入力リファレンス・クロックを使
用してシリアル・クロックを生成します。レシーバ CDR コンフィギュレーションでは、チャネ
ル PLL が Lock-To-Reference（LTR）モードの入力リファレンス・クロックにロックします。ま
た、補助トランスミッタ（ATX）PLL とフラクショナル PLL は入力リファレンス・クロックを使
用してシリアル・クロックを合成します。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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ISO
9001:2008
登録済
2-2
SV52003
2014.09.30
入力リファレンス・クロック・ソース
入力リファレンス・クロック・ソース
チャネル PLL、ATX PLL およびフラクショナル PLL は、専用 refclk ピン、もしくはリファレン
ス・クロック・ネットワークを介して入力クロックをドライブすることが可能です。
図 2-2: 送信 PLL および CDR への入力リファレンス・クロック・ソース
Reference Clock
Network
Input
Reference
Clock
Dedicated
refclk
pin
/2
RX pin 2
Channel PLL
(CMU PLL/CDR),
ATX PLL, or fPLL
Serial Clock
Fractional
PLL
RX pin 1
RX pin 0
注：リファレンス・クロック・リソースとして使用することができるのは、3つのRXのうち1つだけです。
注: オプションのパフォーマンスについては、同じトランシーバ・バンク内の送信 PLL に一番近
い refclk ソースを使用してください。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
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2014.09.30
入力リファレンス・クロック・ソース
2-3
図 2-3: GX トランシーバ・チャネルの入力リファレンス・クロック・ソース
以下の図に示されるフラクショナル PLL 入力クロック・ソースの詳細な情報については、図 2-7
を参照してください。
Reference Clock
Network
Fractional PLL
Reference Clock Line
Dedicated
refclk
Fractional PLL
Reference
Clock Buffers (1)
Fractional PLL
ATX
PLL
/2
2N
2N
2
2
Transceiver
Channel
Channel PLL
Transceiver
Channel
Channel PLL
Transceiver
Channel
Channel PLL
2N
2
2N
2
Fractional PLL
Reference
Clock Buffers (1)
Receiver
Transmitter
Receiver
Transmitter
Receiver
Dedicated
refclk
ATX
PLL
Fractional PLL
Transmitter
2N
/2
2N
2
2
Transceiver
Channel
Channel PLL
Transceiver
Channel
Channel PLL
Transceiver
Channel
Channel PLL
2N
2
2N
2
Fractional PLL
Reference
Clock Buffers (1)
2N
N (2)
Reference Clock
Network
Transmitter
Receiver
Transmitter
Receiver
Transmitter
Receiver
Fractional PLL Reference Clock Lines
Dedicated refclk
Reference Clock Network
Clocks or Data
注：（1）fPLL refclkバッファを使用することでリファレンス・クロック・ラインを複数のセグメントへセグメント化できるようになり、異なるトランシーバ・バンクのfPLLによっても同じfPLLリファレンス・クロック・ラインがドライブ可能
（2）Nは専用refclkピンの個数であり、3で分周された片方のサイドのトランシーバ・チャネルの数と等しくなります。
以下の図は、GT トランシーバ・バンク内の GT トランシーバ・チャネルと 2 つの GX トランシ
ーバ・チャネルの入力リファレンス・クロック・ソースを表しています。
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-4
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2014.09.30
専用 refclk ピン
図 2-4: Stratix V GT デバイス内の GT および GX トランシーバ・チャネルの入力リファレンス・クロ
ック
以下の図に示されるフラクショナル PLL 入力クロック・ソースの詳細な情報については、図 2-7
を参照してください。
Fractional PLL
Reference Clock Line
Reference Clock
Network
Dedicated
refclk 1
Fractional PLL
Reference
Clock Buffer (1)
Fractional PLL
ATX
PLL
/2
N
N
2
2
refclk0
Stratix V GX
Transceiver
Channel
Channel PLL
Stratix V GT
Receiver
Channel
CDR
Transmitter
Receiver
Receiver
Dedicated
refclk 0
/2
Fractional PLL
Reference
Clock Buffer (1)
Fractional PLL
ATX
PLL
(2)
N
2
2
Stratix V GT
Transmitter
Channel
CMU PLL (3)
Stratix V GX
Transceiver
Channel
Channel PLL
Transmitter
N
2
N
2
Fractional PLL
Reference
Clock Buffer (1)
Transmitter
Receiver
Fractional PLL Reference Clock Line
Dedicated refclk
Reference Clock Network
N (4)
Clocks or Data
Unused resource
注：
（1）fPLL refclkバッファを使用することで、リファレンス・クロック・ラインを複数のセグメントにセグメント化することが可能となり、異なるバンクのfPLLによっても同じfPLLリファレンス・クロック・ラインをドライブすることが可能となり
（2）GTトランシーバ・バンクのボトムにあるATX PLLは、GTトランスミッタ・チャネルへシリアル・クロックを提供します。
（3）GTトランシーバのCMU PLLはGTトランシーバ・バンクのトップとボトムのGXトランシーバ・チャネルによって使用可能な1つのx1クロック・ラインをドライブします。
（4）NはGTチャネルの数の2倍と等しくなります。
注: アルテラでは、GT トランスミッタ・チャネルへシリアル・クロックを供給する下部の ATX
PLL には、専用クロック refclk0 の使用を推奨しています。
専用 refclk ピン
GX トランシーバ・バンクは、3 つのトランシーバ・チャネルのグループごとに 1 つの専用 refclk
ピンを備えています。専用 refclk0/refclk1 ピンは、トランシーバ・バンク内のリファレンス・
クロック・ネットワークあるいは ch1/ch4 チャネル PLL をそれぞれドライブすることが可能で
す。
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Stratix V デバイスのトランシーバのクロッキング
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専用 refclk ピン
2-5
各 GT トランシーバ・バンク内では、2 つの専用 refclk ピンが使用可能です。この 2 つの refclk
ピンも、リファレンス・クロック・ネットワークを介して GT トランシーバ・バンク内の GX チ
ャネルにリファレンス・クロックを提供することが可能です。
以下の表に、refclk ピンがドライブする入力リファレンス・クロック信号に向けた電気的仕様を
リストします。
表 2-1: 入力リファレンス・クロックの電気的仕様
プロトコル
I/O 規格
• 1.2V PCML、1.4
PCML
• 1.4V PCML
• 1.5V PCML
PCI Express（PCIe） • 2.5V PCML
• 差動 LVPECL
• LVDS
• HCSL
他のすべてのプロ • 1.2V PCML、1.4
トコル
PCML
• 1.4V PCML
• 1.5V PCML
• 2.5V PCML
• 差動 LVPECL
• LVDS
結合
終端
AC
On - Chip
DC
Off - Chip
AC
On - Chip
注: PCIe リファレンス・クロックに対し、HCSL I/O 規格を選択する場合、以下のアサインメン
トをプロジェクトの Quartus 設定ファイル（.qsf）に追加してください。
set_instance_assignment -name
XCVR_REFCLK_PIN_TERMINATION_DC_COUPLING_EXTERNAL_RESISTOR -to <refclk_pin_name>
(1)
(2)
(3)
サポートされる終端値についての詳細情報は、Stratix V Device Datasheet.の DC Characteristics の項を
参照してください。
PCIe モードでは、PCIe プロトコルへ準拠する必要があればリファレンス・クロックに HCSL 規格
を選択できるオプションがあります。この I/O 規格のオプションは、トランシーバを PCIe モード
でコンフィギュレーションしている場合にのみ選択可能です。
終端方法の例については、図 2-6 を参照してください。
Stratix V デバイスのトランシーバのクロッキング
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2-6
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2014.09.30
リファレンス・クロック・ネットワークを使用した専用 refclk ピン
図 2-5: HCSL としてコンフィギュレーションされている場合のリファレンス・クロック信号の終端方
法
PCI Express
(HCSL)
refclk
Source
Stratix V
refclk +
Rs
Rs
Rp = 50 Ω
refclk Rp = 50 Ω
注: 1. リファレンス・クロック信号が PCIe 仕様に準拠したクロック・ソースから生成されてい
る場合、バイアスは不要です。
2. PCIe クロック・ソース・ベンダにて推奨されている Rs と Rp レジスタの値を選択します
関連情報
Stratix V Device Datasheet
リファレンス・クロック・ネットワークを使用した専用 refclk ピン
専用 refclk ピンはそれぞれ、リファレンス・クロック・ネットワークを介してデバイスの同じ
側に位置する任意のトランスミッタ PLL をドライブすることができます。同一のリファレン
ス・クロック周波数を必要とするトランスミッタ PLL を複数使用し、それらが同じデバイス側
に配置されているデザインでは、同じ専用 refclk ピンを共有することができます。
リファレンス・クロック・ネットワークを使用した RX ピン
RX ピンは、refclk ピンとして使用することが可能です。RX ピンはリファレンス・クロック・
ネットワークを介してデバイスの同じ側に位置する任意のトランスミッタ PLL をドライブする
ことができます。 3 つのチャネルに対し 1 つの RX 差動ピン・ペアのみが入力リファレンス・ク
ロック・ソースとして使用可能で、にあるような専用リファレンス・クロック・ピンとは異な
り、no /2 ファクタは利用不可能です。
注: QSF アサインメントについての詳細は Altera Transceiver PHY IP Core User Guide を参照し、サ
ポートされる I/O 規格については Stratix V Device Datasheet を参照してください。
関連情報
• Altera Transceiver PHY IP Core User Guide
• Stratix V Device Datasheet
フラクショナル PLL
Stratix V デバイスは、3 つのトランシーバ・チャネルの各グループにフラクショナル PLL を提供
しています。
各フラクショナル PLL はデバイス側面にある 2 つのクロック・ラインのうちの 1 つをドライブ
し、デバイスの同じ側面に位置する任意の PLL もしくは CDR に入力リファレンス・クロックを
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
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内部クロッキング
2-7
提供することが可能です。フラクショナル PLL を使用することで、トランスミッタ PLL または
CDR がサポートしていないシステム内の入力リファレンス・クロックをサポートされている入
力リファレンス・クロックに合成することが可能となります。
図 2-6: クロック・ソース内のフラクショナル PLL
次の図は、トランシーバ・バンク内に位置するフラクショナル PLL に向けての入力クロック・
ソースを示しています。
Reference Clock
Network
Dedicated
refclk pin
Input
Clock
/2
Fractional
PLL
RX pin 2
Fractional
PLL
Input Reference
Clock to Transmitter
PLL or CDR
RX pin 1
RX pin 0
注: TX PLL としてのトランシーバ・アプリケーションもしくは PLL カスケード接続に対しフラ
クショナル・モードでフラクショナル PLL を使用することは推奨されていません。
内部クロッキング
内部クロッキング・アーキテクチャでは、異なるフィジカル・コーディング・サブレイヤ
（PCS）およびチャネル結合オプションを使用することで、様々なトランシーバ・クロック・パ
スが生成されます。
表 2-2: 内部クロッキングのサブセクション
次の表の各ラベルは以下の図にあるラベルの詳細であり、トランシーバ内部クロッキングの 3 つのセク
ションを示しています。
ラベル
範囲
説明
A
トランスミッタ・クロッ
ク・ネットワーク
B
トランスミッタ・クロッキトランスミッタ・チャネル・データパス内のクロッキング・
ング
アーキテクチャ
C
レシーバ・クロッキング
Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ PLL からチャネルへのクロック分配
レシーバ・チャネル・データパス内のクロッキング・アーキ
テクチャ
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2-8
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トランスミッタ・クロック・ネットワーク
図 2-7: 内部クロッキング
Transmitter
Clock
Network
A
Transceiver Channel
B
Transmitter
tx_serial_data
CDR
C
rx_serial_data
Receiver
Input
Reference Clock
Transmit
PLL
Transceiver Channel
Clock Lines
×1 ×6 ×N
tx_serial_data
Transmitter
CDR
rx_serial_data
Receiver
Input
Reference Clock
1 つの入力ソースからリファレンス・クロックはトランスミッタ PLL へ供給されます。トランス
ミッタ PLL は CMU PLL、ATX PLL、フラクショナル PLL のいずれかとしてコンフィギュレーシ
ョンされたチャネル PLL となることができます。トランスミッタ PLL はトランスミッタ・クロ
ック・ネットワークを使用してトランシーバ・チャネルへ分配されるシリアル・クロックを生成
します。
注: この項では、選択したトランシーバのコンフィギュレーションに基づいたトランシーバへの
内部クロッキング、および主に Quartus® II で実行するクロック配線を説明しています。
トランスミッタ・クロック・ネットワーク
トランスミッタ・クロック・ネットワークは、トランスミッタ PLL からトランスミッタ・チャ
ネルへクロックを配線します。
トランスミッタ・クロック・ネットワークは、トランスミッタ・チャネルへ 2 つのクロックを提
供します。
• シリアル・クロック—シリアライザ向け高速クロック
• パラレル・クロック—シリアライザと PCS 向け低速クロック
Stratix V トランシーバは、さまざまな非結合および結合トランシーバ・クロッキング・コンフィ
ギュレーションをサポートしています。結合コンフィギュレーションを使用する場合、シリア
ル・クロックと PCS 内部パラレル・クロックの両方がトランスミッタ PLL からトランスミッタ・
チャネルに配線されます。非結合コンフィギュレーションを使用する場合、シリアル・クロック
のみトランスミッタ PLL からトランスミッタ・チャネルへ配線され、PCS 内部パラレル・クロ
ックは、各チャネルのクロック・ディバイダにより生成されます。
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Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ・クロック・ライン
2-9
注: リファレンス・クロックと PCS 内部パラレル・クロックの役割は異なり、リファレンス・ク
ロックはで説明したようにシリアル・クロックを生成します。一方、PCS 内部パラレル・ク
ロックはシリアル・クロックに基づき、シリアライザのシリアライゼーション係数で分周さ
れたシリアル・クロックと等しくなります。
図 2-8: トランスミッタ・クロック・ネットワーク
次の図は、入力リファレンス・クロックを基点としてトランスミッタ PLL、クロック・ディバイ
ダが続き、x6 および xN クロック・ラインで終わるトランシーバ・クロック・ネットワークを表
しています。
×N Clock Line
to Top
GX Transceiver Bank
Local Clock Divider (Ch5)
(1)
Input
Reference
Clock
CMU PLL
or ATX PLL
or fPLL
×N Clock Line
from Top
GX Transceiver Bank
×6 Clock Lines
Central Clock Divider (Ch4)
Local Clock Divider (Ch3)
Local Clock Divider (Ch2)
Central Clock Divider (Ch1)
Local Clock Divider (Ch0)
×6 Clock Lines
×N Clock Line
from Bottom
GX
Transceiver
Bank
注：（1）これは、TX PLLからクロック・ディバイダへのダイレクト・パスあるいはx1クロック・ライン
のどちらにもなることができます。
×N Clock Line
to Bottom
GX Transceiver Bank
xN Clock Lines (Contains Serial and Parallel Clocks)
Serial and Parallel Clocks
Serial Clock
Input Reference Clock
注: 結合方法についての詳細は、Transceiver Architecture in Stratix V Devices の「結合コンフィギュ
レーション」の項を参照してください。
関連情報
Transceiver Architecture in Stratix V Devices
トランスミッタ・クロック・ライン
トランスミッタ・クロック・ラインは、2 種類の専用クロッキング・リソースで構成されていま
す。
以下はその専用クロッキング・リソースです。
• 非結合コンフィギュレーション
x1 クロック・ライン
xN クロック・ライン（ネイティブ PHY でのみ利用可能な非結合コンフィギュレーションで
す）
• 結合コンフィギュレーション（GT トランシーバ・チャネルでは利用できません）
Stratix V デバイスのトランシーバのクロッキング
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2-10
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トランスミッタ・クロック・ライン
x6 クロック・ライン
x6 PLL フィードバック補償
xN クロック・ライン（PCIe とネイティブ PHY でのみ利用可能です）
注: Quartus II ソフトウェアは、選択したトランシーバ・コンフィギュレーションに基づきトラ
ンスミッタ・クロック・ネットワークに関連するクロック配線を実行します。
表 2-3: Stratix V デバイスのクロック・ソースおよびクロック・ネットワーク使用時にサポートされるス
パンとデータ・レート
クロッ
トラ
ク・ネットンシ
ワーク
ー
バ・
チャ
ネル
x1
(4)
GX
クロック・ソース
最大デ結合
ータ・レ
ート
スパン
トランシーバ・バンク内の ATX PLL
14.1
Gbps
トランシー
バ・バンク
トランシーバ・バンク内の CMU PLL
12.5
Gbps
トランシー
バ・バンク
トランシーバ・バンク内のフラクショナル PLL
3.125
Gbps
無
fPLL はトラ
ンシーバ・バ
ンク内の上部
または下部に
位置する 3 チ
ャネルのみカ
バーすること
が可能です。
最速グレードにのみ対応しています。その他のスピード・グレードについては、Stratix V Device
Datasheet を参照してください。
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Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ・クロック・ライン
クロッ
トラ
ク・ネットンシ
ワーク
ー
バ・
チャ
ネル
クロック・ソース
最大デ結合
ータ・レ
ート
トランシーバ・バンク内の ATX PLL は、Ch1 および 8 Gbps
Ch4 のセントラル・クロック・ディバイダにシリア
ル・クロックを提供します。トランシーバ・バンク
内のセントラル・クロック・ディバイダは、x6 クロ
ック・ラインをドライブし、xN クロック・ラインは
x6 クロック・ラインからのシリアル・クロックのみ
を受信します。
xN（ネイ
ティブ
PHY）
トランシーバ・バンク内のチャネル PLL は、Ch1 お 7.99
よび Ch4 のセントラル・クロック・ディバイダにシ Gbp
リアル・クロックを提供します。トランシーバ・バ s
GX ンク内のセントラル・クロック・ディバイダは、x6
クロック・ラインをドライブし、xN クロック・ライ
ンは x6 クロック・ラインからのシリアル・クロック
のみを受信します。
トランシーバ・バンク内のフラクショナル PLL は、
Ch1 および Ch4 のセントラル・クロック・ディバイ
ダにシリアル・クロックを提供します。トランシー
バ・バンク内のセントラル・クロック・ディバイダ
は、x6 クロック・ラインをドライブし、xN クロッ
ク・ラインは x6 クロック・ラインからのシリアル・
クロックのみを受信します。
x1
GT GT トランシーバ・バンク内の下部に位置する ATX
PLL
Stratix V デバイスのトランシーバのクロッキング
フィードバック
無
3.12
5
Gbp
s
28 Gbps
無
2-11
スパン
xN はデバイ
スの側面をカ
バーします。
指定したデー
タレートは
TX PLL 上部
の最大 13 デ
ータ・チャネ
ルと TX PLL
下部の最大
13 データ・チ
ャネルをドラ
イブすること
が可能です。
トランシー
バ・バンク
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2-12
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トランスミッタ・クロック・ライン
クロッ
トラ
ク・ネットンシ
ワーク
ー
バ・
チャ
ネル
クロック・ソース
最大デ結合
ータ・レ
ート
スパン
トランシーバ・バンク内の ATX PLL は、Ch1 および 14.1
Ch4 のセントラル・クロック・ディバイダにシリア Gbps
ル・クロックを提供します。トランシーバ・バンク
内のセントラル・クロック・ディバイダは、x6 クロ
ック・ラインをドライブし、x6 クロック・ラインは
セントラル・クロック・ディバイダからのシリアル・
クロックとパラレル・クロックの両方を受信します。
x6
チャネル（CMU）は、Ch1 および Ch4 のセントラ 12.5
ル・クロック・ディバイダにシリアル・クロックを Gbp
提供します。トランシーバ・バンク内のセントラル・ s
クロック・ディバイダは、x6 クロック・ラインをド
ライブし、x6 クロック・ラインはセントラル・クロ
ック・ディバイダからのシリアル・クロックとパラ
レル・クロックの両方を受信します。
フラクショナル PLL は、Ch1 および Ch4 のセントラ
ル・クロック・ディバイダにシリアル・クロックを
提供します。トランシーバ・バンク内のセントラル・
クロック・ディバイダは、x6 クロック・ラインをド
ライブし、x6 クロック・ラインはセントラル・クロ
GX ック・ディバイダからのシリアル・クロックとパラ
レル・クロックの両方を受信します。
x6 PLL フ
ィードバ
ック補償
(5)
(5)
有
トランシー
バ・バンク
有
x6 ラインは 1
つのトランシ
ーバ・バンク
をカバーしま
す。複数のト
ランシーバ・
バンクにまた
がる x6 ライ
ンは、デバイ
スの全側面を
カバーするた
めに PLL フィ
ードバック補
償パスを介し
て結合可能で
す。
3.12
5
Gbp
s
結合された各トランシーバ・バンクにある ATX PLL 14.1
は、Ch1 および Ch4 のセントラル・クロック・ディ Gbps
バイダにシリアル・クロックを提供します。トラン
シーバ・バンク内のセントラル・クロック・ディバ
イダは、x6 クロック・ラインをドライブし、ATX PLL
へフィードバック・パスを提供します。x6 クロッ
ク・ラインはセントラル・クロック・ディバイダか
らのシリアル・クロックとパラレル・クロックの両
方を受信します。
結合された各トランシーバ・バンクにある CMU PLL 12.5
は、Ch1 および Ch4 のセントラル・クロック・ディ Gbp
バイダにシリアル・クロックを提供します。トラン s
シーバ・バンク内のセントラル・クロック・ディバ
イダは、x6 クロック・ラインをドライブし、CMU
PLL へフィードバック・パスを提供します。x6 クロ
ック・ラインはセントラル・クロック・ディバイダ
からのシリアル・クロックとパラレル・クロックの
両方を受信します。
送信 PLL の入力リファレンス・クロック周波数は、PCS 結合チャネルをクロックするパラレル・
クロックの周波数と等しくなければいけません。
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Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ・クロック・ライン
クロッ
トラ
ク・ネットンシ
ワーク
ー
バ・
チャ
ネル
クロック・ソース
最大デ結合
ータ・レ
ート
xN（PCIe） GX ATX あるいはチャネル（CMU）PLL は、Ch1 および 8 Gbps
(6)
Ch4 のセントラル・クロック・ディバイダにシリア
ル・クロックを提供します。トランシーバ・バンク
内のセントラル・クロック・ディバイダは、x6 クロ
ック・ラインをドライブし、xN クロック・ラインは
x6 クロック・ラインからのシリアル・クロックとパ
ラレル・クロックの両方を受信します。
(6)
有
2-13
スパン
xN ラインは
デバイスの側
面をカバーし
ます。ただ
し、最大 8 つ
の連続デー
タ・レートの
み結合可能で
す。
PCIe x8 コンフィギュレーションについての詳細は、Transceiver Configurations in Stratix V Devices の
「Hard IP x8 Configuration」の項を参照してください。
Stratix V デバイスのトランシーバのクロッキング
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2-14
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トランスミッタ・クロック・ライン
クロッ
トラ
ク・ネットンシ
ワーク
ー
バ・
チャ
ネル
クロック・ソース
最大デ結合
ータ・レ
ート
9.8304
Gbps
トランシーバ・バンク内の ATX PLL は、Ch1 および
Ch4 のセントラル・クロック・ディバイダにシリア
ル・クロックを提供します。トランシーバ・バンク
内のセントラル・クロック・ディバイダは、x6 クロ 8 Gbps
ック・ラインをドライブし、xN クロック・ラインは
x6 クロック・ラインからのシリアル・クロックとパ
ラレル・クロックの両方を受信します。
有
xN はデバイ
スの側面をカ
バーします。
指定したデー
タレートは
TX PLL 上部
の最大 7 つの
連続データ・
チャネルと
TX PLL 下部
の最大 7 つの
連続データ・
チャネルを結
合可能です。
有
xN はデバイ
スの側面をカ
バーします。
指定したデー
タレートは
TX PLL 上部
の最大 13 つ
の連続デー
タ・チャネル
と TX PLL 下
部の最大 13
つの連続デー
タ・チャネル
を結合可能で
す。
xN（ネ
イテ
GX
ィブ
PHY）
トランシーバ・バンク内のチャネル（CMU）PLL は、 7.99
Ch1 と Ch4 のセントラル・クロック・ディバイダに Gbps
シリアル・クロックを提供します。バンク内のセン
トラル・クロック・ディバイダは、x6 クロック・ラ
インをドライブし、xN クロック・ラインは x6 クロ
ック・ラインからのシリアル・クロックとパラレル・
クロックの両方を受信します。
トランシーバ・バンク内のフラクショナル PLL
（fPLL）は、Ch1 と Ch4 のセントラル・クロック・デ
ィバイダにシリアル・クロックを提供します。バン
ク内のセントラル・クロック・ディバイダは、x6 ク
ロック・ラインをドライブし、xN クロック・ライン
は x6 クロック・ラインからのシリアル・クロックと
パラレル・クロックの両方を受信します。
Altera Corporation
3.125
Gbps
スパン
有
xN はデバイ
スの側面をカ
バーします。
指定のデータ
レートは TX
PLL 上部の最
大 13 つの連
続データ・チ
ャネルと TX
PLL 下部の最
大 13 つの連
続データ・チ
ャネルを結合
可能です。
Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ・クロック・ライン
2-15
注: Stratix V デバイスの 5SGXB5、5SGXB6、5SGSB、および 5SGSB は、3 つのトランシーバ・チ
ャネルのみを持つトランシーバ・バンクをデバイスの各側面に 1 つ備えています。詳細につ
いては、Transceiver Architecture in Stratix V Devices の章を参照してください。
図 2-9: 非結合コンフィギュレーションで GX トランスミッタ・チャネルが使用する x1 クロック・ラ
イン
Transceiver Bank
×1 Clock Lines
Ch2
CMU PLL
fPLL
Local Clock
Divider
Ch1
CMU PLL
Serial Clock
ATX PLL
Central Clock
Divider
Ch0
CMU PLL
Local Clock
Divider
Transceiver Bank
Ch5
CMU PLL
fPLL
Local Clock
Divider
Ch4
CMU PLL
Serial Clock
ATX PLL
Central Clock
Divider (1)
Ch3
CMU PLL
Local Clock
Divider
Ch2
CMU PLL
fPLL
Local Clock
Divider
Ch1
CMU PLL
Serial Clock
Central Clock
Divider (1)
Ch0
ATX PLL
CMU PLL
Local Clock
Divider
注：（1）中央のクロック・ディバイダはローカル・クロック・ディバイダとして使用可能です。
x1 クロック・ラインは、トランシーバ・バンク内で任意のチャネルのクロック・ディバイダに
シリアル・クロックを配線します。この詳細については、表 2-5 を参照してください。チャネル
PLL が CMU PLL としてコンフィギュレーションされているのであれば、そのチャネルのクロッ
ク・ディバイダをドライブすることが可能ですが、その場合 CDR としてそのチャネル PLL を使
用することはできません。CDR が存在しない場合、そのチャネルはトランスミッタ・チャネル
以外として使用することはできません。
Stratix V デバイスのトランシーバのクロッキング
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2-16
トランスミッタ・クロック・ライン
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x6 クロック・ラインはトランシーバ・バンク内の結合コンフィギュレーションに使用し、PLL
フィードバック補償は複数のトランシーバ・バンクにおける結合に使用します。 x6 クロック・
ラインはまた、セントラル・クロック・ディバイダからトランシーバ・チャネルへのシリアル・
クロックとパラレル・クロックの両方を配線する場合にも使用します。複数のトランシーバ・ブ
ロックにまたがる場合であれば、非結合コンフィギュレーションと結合コンフィギュレーション
の両方に xN クロック・ラインを使用することができます。
トランシーバ・バンク内の Ch1 および Ch4 のセントラル・クロック・ディバイダは、x6 クロッ
ク・ラインをドライブします。x6 クロック・ラインは次に xN クロック・ラインをドライブしま
す。xN クロック・ラインは非結合コンフィギュレーションと結合コンフィギュレーションの両
方で使用可能で、デバイスの側面すべてをカバーしトランシーバ・バンク内あるいはトランシー
バ・バンク外の連続チャネルにシリアル・クロックとパラレル・クロックを供給することができ
ます。
xN 結合コンフィギュレーションと xN 非結合コンフィギュレーションの両方のコンフィギュレ
ーションにおいて、xN クロック・ラインは同じトランシーバ・バンクに位置するチャネル 1 ま
たはチャネル 4 のセントラル・クロック・ディバイダをドライブする、選択したトランスミッタ
PLL の上部と下部で最大 13 の連続チャネルをサポートすることができます。
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Stratix V デバイスのトランシーバのクロッキング
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トランスミッタ・クロック・ライン
2-17
図 2-10: xN 結合コンフィギュレーションと xN 非結合コンフィギュレーションでのチャネル・スパン
Transceiver
Bank 4
13
12
11
Transceiver
Bank 3
10
9
8
7
6
5
Transceiver
Bank 2
4
3
2
ATX
PLL
Transceiver
Bank 1
1
1
Up to
8.0 Gbps
Up to
9.8304 Gbps
2
3
4
5
6
7
Transceiver
Bank 0
8
9
10
xN Bonded Using
ATX PLL Shown
11
12
13
xN 結合コンフィギュレーションでは、セントラル・クロック・ディバイダが配置された位置に
あるチャネル（チャネル 1 とチャネル 4）をデータ・チャネルとして使用することができます。
これにより、xN クロック・ラインの結合コンフィギュレーションでは合計で最大 27 の連続デー
タ・チャネルがサポート可能です。一方、xN 非結合コンフィギュレーションでは、チャネル 1
またはチャネル 4 内にパラレル・クロックを生成することが不可能であるため、セントラル・ク
Stratix V デバイスのトランシーバのクロッキング
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2-18
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トランスミッタ・クロック・ライン
ロック・ディバイダが配置されたトランシーバ・バンクのチャネル 1 またはチャネル 4 をデー
タ・チャネルとして使用することはできません。よって、xN クロック・ラインの非結合コンフ
ィギュレーションでは、合計で最大 26 の連続データ・チャネルがサポート可能となります。
図 2-11: 結合コンフィギュレーションでの x6 クロック・ラインと xN クロック・ライン
×N_top
Clock Line (1)
Transceiver Bank
Ch5
Local Clock
Divider
Ch4
Central Clock
Divider
Ch3
Local Clock
Divider
Ch2
Local Clock
Divider
Ch1
Central Clock
Divider
Ch0
Local Clock
Divider
×6 Clock Lines (1)
Transceiver Bank
Ch5
Local Clock
Divider
Ch4
Central Clock
Divider
Ch3
Local Clock
Divider
Ch2
Local Clock
Divider
Ch1
Central Clock
Divider
Ch0
Local Clock
Divider
×6 Clock Lines (1)
x6 Clock Lines
xN Clock Lines
Serial and Parallel Clocks
×N_bottom
Clock Line (1)
注：（1）クロック・ラインはシリアル・クロックとパラレル・クロックの両方を実行します。
関連情報
• Stratix V デバイス・データシート
• Transceiver Configurations in Stratix V Devices
• Transceiver Architecture in Stratix V Devices
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Stratix V デバイスのトランシーバのクロッキング
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クロック・ディバイダ
2-19
クロック・ディバイダ
各トランスミッタ・チャネルには、1 つのローカル・クロック・ディバイダがあり、x6 クロッ
ク・ラインと xN クロック・ラインをドライブする一部のクロック・ディバイダは、セントラ
ル・クロック・ディバイダと呼ばれています。
セントラル・クロック・ディバイダは、GX トランシーバ・バンクのチャネル 1 とチャネル 4 に
位置します。クロック・ディバイダは、トランスミッタ PCS と場合によってはレシーバ PCS に
パラレル・クロック・ソースとシリアル・クロック・ソースを生成します。セントラル・クロッ
ク・ディバイダはチャネルの結合に使用されるクロック・ラインを供給することが可能です。
図 2-12: クロック・ディバイダ
Parallel & Serial Clocks
to x6 & xN Clock Lines (1)
Parallel & Serial Clocks
(From the ×N Clock Lines)
Central/Local Clock Divider
Serial Clock from
x6/xN Clock Lines
Serial Clock
(From the ×1 Clock Lines)
To Transmitter
& Receiver
Clock
Divider
TX
To the ×1 Clock Lines
Input Reference Clock
CMU PLL
RX
Parallel & Serial Clocks
Serial Clock
注：（1）これはチャネル1およびチャネル4のセントラル・クロック・ディバイダにのみ可能です。
注: クロック・ディバイダおよびサポートされる分周係数についての詳細は、Transceiver
Architecture in Stratix V Devices の章を参照してください。
関連情報
Transceiver Architecture in Stratix V Devices
Stratix V GT トランシーバ・チャネル内のトランスミッタ・クロック・ネットワーク
GT トランシーバ・バンク内の x1 クロック・ラインは、ATX PLL から GT トランスミッタ・チャ
ネルのセントラル・クロック・ディバイダへシリアル・クロックを配線します。また、x1 クロ
ック・ラインは GT トランスミッタ・チャネル CMU PLL および ATX PLL から GX トランシー
バ・チャネルのローカル・クロック・ディバイダへシリアル・クロックを配線することも可能で
す。
Stratix V デバイスのトランシーバのクロッキング
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2-20
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トランスミッタ・クロッキング
図 2-13: Stratix V GT トランスミッタ・チャネルで使用される x1 クロック・ライン
次の図は GT トランシーバ・バンク内の 1 つの GT トランシーバ・チャネルと 2 つの GX トラン
シーバ・チャネルによって使用される x1 クロック・ラインを表しています。各 GT トランシー
バ・バンクは GT トランスミッタ・チャネルを 1 つ備えています。トランスミッタ・チャネルは
GT トランシーバ・バンク下部の ATX PLL からクロックを受信する必要があります。
注: GT レシーバ・チャネル内のチャネル PLL は常に CDR として使用します。
GT Transceiver Bank
x1 Clock Lines
GX Transceiver Channel
CMU PLL
fPLL
Local Clock
Divider
ATX PLL
GT Receiver Channel
RX Input
Reference Clock
for GT Channel
CDR
fPLL
GT Transmitter Channel
CMU PLL
Central Clock
Divider
Serial Clock
ATX PLL
GX Transceiver Channel
CMU PLL
Local Clock
Divider
TX Input
Reference Clock
for GT Channel
(Dedicated)
トランスミッタ・クロッキング
トランスミッタ・クロッキングとは、トランシーバのトランスミッタ・チャネルに内蔵されてい
るクロッキング・アーキテクチャのことを指します。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
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2014.09.30
トランスミッタ 10G PCS クロッキング
2-21
トランスミッタ 10G PCS クロッキング
図 2-14: トランスミッタ 10G PCS および PMA クロッキング
Serializer
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
tx_coreclkin /
tx_10g_coreclkin
Transmitter PMA
TX Gear Box
and Bitslip
Transmitter 10G PCS
FPGA
Fabric
tx_clkout /
tx_10g_clkout
Parallel and Serial Clocks
(To the ×6 clock lines)
(1)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
注：
(2)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
（1）
トランシーバ・バンクのチャネル1およびチャネル4のセントラル・クロック・ディバイダでのみ使用可能です。
（2） x1クロック・ラインはCMU PLL、ATX PLL、およびfPLLによってドライブすることが可能です。
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-22
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トランスミッタ標準 PCS クロッキング
トランスミッタ標準 PCS クロッキング
図 2-15: トランスミッタ標準 PCS および PMA クロッキング
クロック・ディバイダ・ブロックは、トランスミッタ PMA のシリアライザにシリアル・クロッ
クを提供し、トランスミッタ PCS へパラレル・クロックを提供します。
Transmitter Standard PCS
Transmitter PMA
Serializer
TX Bit Slip
Byte Serializer
TX Phase
Compensation
FIFO
tx_coreclkin /
tx_std_coreclkin
8B/10B Encoder
FPGA
Fabric
/2
tx_clkout /
tx_std_clkout
Parallel and Serial Clocks
(To the ×6 clock lines)
(1)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
注：
(2)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
（1）
トランシーバ・バンクのチャネル1およびチャネル4のセントラル・クロック・ディバイダでのみ使用可能です。
（2）
x1クロック・ラインは、CMU PLL、ATX PLL、およびfPLLによってドライブすることが可能です。
10G PCS チャネルでは、並列クロックはトランスミッタ（TX）FIFO の読み出し側までのすべて
のブロックによって使用されます。
標準 PCS チャネルでは、パラレル・クロックはバイト・シリアライザを使用しない全てのコン
フィギュレーションにおいて、TX 位相補償 FIFO の読み出し側までのすべてのブロックによっ
て使用されます。バイト・シリアライザ・ブロックを使用するコンフィギュレーションにおいて
は、クロックは係数 2 で分周され、バイト・デシリアライザと TX 位相補償 FIFO の読み出し側
で使用されます。 TX 位相補償 FIFO の読み出し側をクロッキングするクロックは、FPGA ファ
ブリックとトランシーバ間でインタフェースを提供するために FPGA ファブリックに転送され
ます。
注: 各コンフィギュレーションで使用されるクロッキング方式についての詳細は、Transceiver
Configurations in Stratix V Devices の章を参照してください。
関連情報
Transceiver Configurations in Stratix V Devices
x1 クロック・ネットワークを使用した非結合チャネル・コンフィギュレーション
x1 クロック・ネットワークを使用した非結合チャネル・コンフィギュレーションでは、パラレ
ル・クロックは個々のチャネルのクロック・ディバイダによって生成されます。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
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x1 クロック・ネットワークを使用した非結合チャネル・コンフィギュレーション
2-23
図 2-16: x1 非結合コンフィギュレーションでコンフィギュレーションされたトランスミッタのみを
持つ 3 つのチャネル
次の図は、x1 クロック・ラインをドライブする CMU PLL としてコンフィギュレーションされた
チャネル 4 のチャネル PLL によってドライブされるトランスミッタのみを持つ 3 つのチャネル
を示しています。各チャネルのクロック・ディバイダ・ブロックは、x1 クロック・ラインから
のシリアル・クロックを分割することで、独自のパラレル・クロックを生成します。
×1 Clock Lines
Ch5
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Parallel and Serial Clock
(Only for the Central Clock Divider)
Central Clock Divider
CMU PLL
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-24
xN クロック・ネットワークを使用した非結合チャネル・コンフィギュレーション
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xN クロック・ネットワークを使用した非結合チャネル・コンフィギュレーション
xN クロック・ネットワークを使用した非結合チャネル・コンフィギュレーションでは、パラレ
ル・クロックは個々のチャネルのクロック・ディバイダによって生成されます。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
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xN クロック・ネットワークを使用した非結合チャネル・コンフィギュレーション
2-25
図 2-17: xN 非結合コンフィギュレーションのトランスミッタ・チャネル
以下の図は、非結合コンフィギュレーションにおける 11 個のトランスミッタ・チャネルを表し
ています。これらの 11 個のチャネルは、バンク 1 にあるトランシーバ・チャネル 1 のセントラ
ル・クロック・ディバイダを介して x6 クロック・ラインをドライブするトランシーバ・バンク
1 の ATX PLL によってドライブされます。各チャネルのローカル・クロック・ディバイダ・ブ
ロックは、xN クロック・ラインからのシリアル・クロックを分割することで、独自のパラレル・
クロックを生成します。セントラル・クロック・ディバイダが位置するチャネルではパラレル・
クロックを生成することは不可能です。よって、このチャネルはデータ・チャネルとしては使用
できません。
Transceiver Bank 1
Ch5
FPGA
Fabric
×1 Clock Line
Transmitter PCS
×6 vClock Line
×N Clock Line Top
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch4
ATX
PLL
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch1
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS (Master)
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transceiver Bank 0
Ch5
Transmitter PCS
Transmitter PMA
×1 Clock Line
×6 Clock Line
Serializer
Local Clock Divider
CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
PIPE INTERFACE
Local Clock Divider
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch1
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Ch0
Clock Divider
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
×N Clock Line Bottom
Stratix V デバイスのトランシーバのクロッキング
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Parallel Clock
Serial Clock
Parallel and Serial Clocks
Altera Corporation
2-26
結合チャネル・コンフィギュレーション
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結合チャネル・コンフィギュレーション
結合コンフィギュレーションでは、パラレル・クロックとシリアル・クロックは両方とも x6 ク
ロック・ラインと xN クロック・ラインのいずれかから供給されます。
セントラル・クロック・ディバイダは、x1 クロック・ラインを使用して、同じトランシーバ・
バンクのトランスミッタ PLL よりシリアル・クロックをソースします。セントラル・クロック・
ディバイダはパラレル・クロックと生成し、x6 クロック・ライン上でシリアル・クロックとパ
ラレル・クロックの両方をクロックします。これらのクロックは xN クロック・ラインをドライ
ブすることができます。
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Stratix V デバイスのトランシーバのクロッキング
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結合チャネル・コンフィギュレーション
2-27
図 2-18: 結合コンフィギュレーションでコンフィギュレーションされたトランスミッタのみを持つ
5 つのチャネル
次の図は、CMU PLL としてコンフィギュレーションされたチャネル 4 のチャネル PLL によって
ドライブされるトランスミッタのみを持つ 5 つのチャネルを示しています。チャネル 4 のセン
トラル・クロック・ディバイダは、パラレル・クロックを生成し、x6 クロック・ライン上のシ
リアル・クロックとパラレル・クロックの両方をドライブします。結合されたチャネルは全て、
x6 チャネル・ラインからのシリアル・クロックとパラレル・クロックの両方をソースします。
×6 Clock Line
Ch5
Transmitter PCS
×6 Clock Line
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch4
(1)
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch1
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the x1
Clock Lines
Parallel Clock
Serial Clock
Parallel and Serial Clocks
注：（1）
CMU PLLが他のチャネルにクロックを生成する目的で使用されているため、チャネル4をレシーバ・チャネルとして使用することはできません。
Stratix V デバイスのトランシーバのクロッキング
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2-28
結合チャネル・コンフィギュレーション
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2014.09.30
関連情報
Transceiver Configurations in Stratix V Devices
xN クロック・ラインの使用例については、Transceiver Configurations in Stratix V Devices の章にあ
る Gen1、Gen2、Gen3 の項に記載された PCI Express（PCIe）での PCIe x8 コンフィギュレーショ
ンを参照してください。
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Stratix V デバイスのトランシーバのクロッキング
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xN クロック・ネットワークを使用した結合チャネル・コンフィギュレーション
2-29
xN クロック・ネットワークを使用した結合チャネル・コンフィギュレーション
図 2-19: xN 結合コンフィギュレーションのトランスミッタ・チャネル
以下の図は、結合コンフィギュレーションでコンフィギュレーションされる 12 個のトランスミ
ッタ・チャネルを表しており、これらのチャネルはトランシーバ・バンク 1 の ATX PLL によっ
てドライブされます。チャネル 1 のセントラル・クロック・ディバイダはパラレル・クロックを
生成し、x6 クロック・ライン上でシリアル・クロックとパラレル・クロックの両方をドライブ
します。トランシーバ・バンク 1 の結合されたチャネルは全て、x6 クロック・ラインからのシ
リアル・クロックとパラレル・クロックの両方をソースします。トランシーバ・バンク 1 の x6
クロック・ラインは、トランシーバ・バンク 0 の xN クロック・ラインもドライブします。トラ
ンシーバ・バンク 0 の結合されたチャネルは全て、xN クロック・ラインからのシリアル・クロ
ックとパラレル・クロックの両方をソースします。
Transceiver Bank 1
Ch5
FPGA
Fabric
×1 Clock Line
Transmitter PCS
×6 Clock Line
×N Clock Line Top
Transmitter PMA
Serializer
ATX
PLL
Local Clock Divider
CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transmitter PCS (Master)
Ch1
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transceiver Bank 0
Ch5
Transmitter PCS
Transmitter PMA
×1 Clock Line
×6 Clock Line
Serializer
Local Clock Divider
CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
PIPE INTERFACE
Local Clock Divider
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch1
Clock Divider
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Ch0
Clock Divider
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Clock Divider
×N Clock Line Top
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-30
PLL フィードバック補償パスを使用した結合チャネルのコンフィギュレーション
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PLL フィードバック補償パスを使用した結合チャネルのコンフィギュレーション
PLL フィードバック補償パスを使用すれば、複数のバンクにまたがるチャネルを結合することが
できます。
PLL フィードバック補償パスは、PCS ブロックによって使用されるパラレル・クロックをトラン
スミッタ PLL へループ・バックします。PLL フィードバック補償パスは、すべてのトランシー
バ・バンクの PCS ブロックをクロッキングするために使用されるパラレル・クロックを refclk
信号で同期します。PLL フィードバック補償パスを使用して、各トランシーバ・バンクでクロッ
ク・ディバイダによって生じるチャネル間スキューを低減させることができます。
PLL フィードバック補償パスを使用してチャネルを結合するには、トランスミッタ PLL によって
使用される入力リファレンス・クロック周波数が同じチャネルの PCS をクロックするパラレル・
クロックの周波数と同じである必要があります。入力リファレンス・クロックの周波数がパラレ
ル・クロックの周波数と異なる場合、フラクショナル PLL を使用し入力リファレンス・クロッ
クをパラレル・クロックの周波数に合成します。
注：
• fPLL は TX PLL として使用されている場合、PLL フィードバック補償パスはサポートしません
• PLL フィードバック補償パスを使用してコンフィギュレーションした結合チャネルを持つす
べてのトランシーバ・バンクは、送信 PLL を消費します
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Stratix V デバイスのトランシーバのクロッキング
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2014.09.30
トランスミッタ GT チャネルのクロッキング
2-31
図 2-20: PLL フィードバック補償パスを使用して結合された 3 つのトランシーバ・バンク・チャネル
次の図は、PLL フィードバック補償パスを使用して結合された 3 つのトランシーバ・バンク内の
18 個のトランスミッタ・チャネルを示しています。フラクショナル PLL は、パラレル・クロッ
クと同じ周波数を持つクロックを合成し、このクロックはトランスミッタ PLL にループ・バッ
クされます。
FPGA
Fabric
Transceiver
Bank
PCS
Reference
Clock
Network
PMA
PMA
PMA
PMA
PCS
PCS
PCS
PCS
PMA
PMA
PCS
tx_clkout (2)
Parallel Clock
PLL Feedback
Compensation
Path
Transceiver
Bank
Transmitter
PLL (1)
PCS
/n
Serial Clock
PMA
PMA
PMA
PMA
PCS
PCS
PCS
PCS
PMA
PMA
PCS
tx_clkout (2)
Parallel Clock
PLL Feedback
Compensation
Path
Transceiver
Bank
Transmitter
PLL (1)
PCS
/n
Fractional
PLL
PMA
PMA
PMA
PMA
PCS
PCS
PCS
Compatible
Input
Reference
Clock
Serial Clock
PCS
Incompatible
Input
Reference
Clock
PMA
PMA
PCS
tx_clkout (2)
PLL Feedback
Compensation
Path
Parallel Clock
Transmitter
PLL (1)
/n
Serial Clock
（1）
トランスミッタPLLはATX PLLあるいはCMU PLLのどちらにもなることが可能です。 ATX PLLを持つバンク1つにつき
注：最大6チャネル、CMU PLLを持つバンクには最大5つのチャネルを含めることができます。
（2）
任意のバンクからのtx_clkoutは、全ての結合チャネルに対しFPGAファブリック‐トランシーバ・インタフェースと
使用することが可能です。
トランスミッタ GT チャネルのクロッキング
Stratix VGT トランスミッタ・チャネルでは、セントラル・クロック・ディバイダ・ブロックが
シリアル・クロックとパラレル・クロックをシリアライザに提供します。
Stratix V デバイスのトランシーバのクロッキング
フィードバック
Altera Corporation
2-32
SV52003
2014.09.30
レシーバ・クロッキング
図 2-21: GT チャネル・トランスミッタ・クロッキング
FPGA
Fabric
GT Transmitter Channel
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Serial Clock from ATX PLL
(From the ×1 Clock Lines)
From the ×6 or ×N Clock Lines
To x1 Clock Lines
for GX Channels
Parallel & Serial Clocks
Parallel Clock
Serial Clock
Data
Unused Resources
Stratix VGT トランスミッタ・チャネルでは、パラレル・クロックが FPGA ファブリックへ転送
され、FPGA ファブリックとトランシーバ間へインタフェースを提供します。エンコーディング
やビット・スリップなどの PCS 機能は全て、FPGA コアに実装する必要があります。
レシーバ・クロッキング
レシーバ・クロッキングとは、トランシーバのレシーバ・チャネルに内蔵されているクロッキン
グ・アーキテクチャのことを指します。
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Stratix V デバイスのトランシーバのクロッキング
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2014.09.30
2-33
GX チャネル・レシーバのクロッキング
GX チャネル・レシーバのクロッキング
図 2-22: レシーバ 10G PCS および PMA のクロッキング
Parallel Clock (Recovered)
Parallel Clock (from the clock divider)
rx_10g_clkout /
tx_10g_clkout
Parallel and Serial Clocks
(To the ×6 clock lines)
Receiver PMA
CDR
Deserializer
Block Synchronizer
Disparity Checker
Descrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
RX
FIFO
rx_10g_coreclkin
/ rx_coreclkin
RX Gear Box
and Bitslip
Receiver 10G PCS
FPGA
Fabric
recovered
clocks
Input
Reference
Clock
(1)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
To Transmitter
Channel
注：（1）
トランシーバ・バンクのチャネル1およびチャネル4のセントラル・クロック・ディバイダでのみ使用可能です。
図 2-23: レシーバ標準 PCS および PMA のクロッキング
Parallel Clock (Recovered)
rx_std_clkout /
rx_clkout
Parallel Clock (from the clock divider)
/2
Parallel and Serial Clocks
(To the ×6 clock lines)
CDR
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
rx_std_coreclkin /
rx_coreclkin
Receiver PMA
Deserializer
Receiver Standard PCS
FPGA
Fabric
Recovered
Clocks
Input
Reference
Clock
(1)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
To the Transmitter Channel
Parallel Clock
Serial Clock
Parallel and Serial Clocks
注：（1）
トランシーバ・バンクのチャネル1およびチャネル4のセントラル・クロック・ディバイダでのみ使用可能です。
各チャネルの PMA に位置する CDR は、着信データからシリアル・クロックをリカバリします。
また、CDR は（リカバリ）シリアル・クロックを分周し、
（リカバリ）パラレル・クロックを生
成します。リカバリ・シリアル・クロックとリカバリ・パラレル・クロックはどちらもデシリア
ライザにより使用されます。レシーバ・チャネルのコンフィギュレーションによっては、レシー
バ PCS は以下のクロックが使用可能です。
• PMA 内の CDR からの（リカバリ）パラレル・クロック
• そのチャネルに向けてトランスミッタ PCS によって使用されるクロック・ディバイダからの
パラレル・クロック
Stratix V デバイスのトランシーバのクロッキング
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2-34
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非結合チャネル・コンフィギュレーション
表 2-4: 全レシーバ PCS ブロックのクロック・ソース
ブロック
PCS
ワード・アライナ
クロック・ソース
（リカバリ）パラレル・クロック
レート・マッチ FIFO
書き込み側：（リカバリ）パラレル・クロック
読み出し側：クロック・ディバイダからのパラレル・クロッ
ク
8B/10B デコーダ
レート・マッチャが使用されていない場合：（リカバリ）パ
ラレル・クロック
レート・マッチャが使用されている場合：クロック・ディバ
イダからのパラレル・クロック
バイト・デシリアライザ書き込み側
標準
• レート・マッチャが使用されていない場合：（リカバリ）パ
ラレル・クロック
• レート・マッチャが使用されている場合：クロック・ディバ
イダからのパラレル・クロック
読み出し側：デシリアライゼーション・ファクタ 1 あるいは 2
応じて分周されたバージョンの書き込み側のクロック。（分周
された）パラレル・クロックと呼ばれることもあります。
バイト・オーダリング（分周された）パラレル・クロック
10G
レシーバ（RX）位相補
償 FIFO
書き込み側：（分周された）パラレル・クロック。このクロ
ックは FPGA ファブリックへも転送されます。
読み出し側：FPGA ファブリックからソースされるクロック
全ての PCS ブロック
通常モード：（リカバリ）パラレル・クロック
ループバック・モード：クロック・ディバイダからのパラレ
ル・クロック(7)
関連情報
Stratix V デバイスのトランシーバ・ループバック・サポート
非結合チャネル・コンフィギュレーション
非結合コンフィギュレーションでは、レシーバ標準 PCS はパラレル・クロック（リカバリ）お
よびクロック・ディバイダからのパラレル・クロックの両方を必要とします。
コンフィギュレーションによっては、レシーバ PCS にはトランスミッタ PCS で使用されるクロ
ック・ディバイダからのパラレル・クロックが必要な場合があります。
注: 非結合コンフィギュレーションでは、レシーバ 10G PCS はすべてのブロックに対してパラレ
ル・クロック（リカバリ）のみを使用します。
(7)
ループバック・モードについての詳細は、Transceiver Loopback Support in Stratix V Devices の章を
参照してください。
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Stratix V デバイスのトランシーバのクロッキング
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2014.09.30
非結合チャネル・コンフィギュレーション
2-35
図 2-24: 非結合コンフィギュレーションでコンフィギュレーションされた 3 つのチャネル
下の図は、非結合コンフィギュレーションでコンフィギュレーションされた 3 つのチャネルを示
しています。チャネルでは、レート・マッチ FIFO を使用しないレシーバ標準 PCS が使用されて
います。各チャネルの CDR は、着信データから（リカバリ）シリアル・クロックを回復し、
（リ
カバリ）シリアル・クロックを分周することで（リカバリ）パラレル・クロックを生成します。
コンフィギュレーションによっては、レシーバ PCS にはトランスミッタでローカル・クロック・
ディバイダによって生成されるクロック・ディバイダからのパラレル・クロックが必要な場合も
あります。
×1 Clock Lines
Receiver PMA
Deserializer
Receiver PCS
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Ch5
Ch1
Clock Divider
To the Transmitter Channel
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Receiver PMA
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Receiver PCS
Deserializer
Ch4
Ch2
Clock Divider
To the Transmitter Channel
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Deserializer
Receiver PMA
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Receiver PCS
Ch3
Clock Divider
To the Transmitter Channel
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
注: PCIe プロトコルについての詳細は、Transceiver Configurations in Stratix V Devices の章を参照
してください。
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-36
結合チャネル・コンフィギュレーション
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関連情報
Transceiver Configurations in Stratix V Devices
結合チャネル・コンフィギュレーション
結合コンフィギュレーションでは、レシーバ標準 PCS はパラレル・クロック（リカバリ）およ
びクロック・ディバイダからのパラレル・クロックの両方を必要とします。
結合コンフィギュレーションでは、レシーバ 10G PCS はすべてのブロックに対してパラレル・
クロック（リカバリ）のみを使用します。
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Stratix V デバイスのトランシーバのクロッキング
フィードバック
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2014.09.30
結合チャネル・コンフィギュレーション
2-37
図 2-25: 結合デュプレックス・コンフィギュレーションでコンフィギュレーションされた 4 つのレシ
ーバ・チャネル
次の図は、レシーバ標準 PCS を使用して結合コンフィギュレーションでコンフィギュレーショ
ンされたトランシーバ・バンクの 4 つのチャネルを示しています。レシーバ PCS はパラレル・
クロック（リカバリ）およびクロック・ディバイダからのパラレル・クロックの両方を使用し
ます。クロック・ディバイダからのパラレル・クロックは、トランスミッタ PCS へセントラル・
クロック・ディバイダによって生成されます。使用するコンフィギュレーションによっては、こ
のクロックはレシーバ PCS の一部のブロックもドライブします。
×6 Clock Lines
Ch4
Receiver PCS
Receiver PMA
Deserializer
Clock Divider
Ch3
Receiver PCS
Local Clock Divider
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch2
Receiver PCS
Local Clock Divider
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch1
Receiver PCS
Receiver PMA
Central Clock Divider
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch0
Receiver PCS
Receiver PMA
Local Clock Divider
Clock Divider
Serial Clock
from the x1
Clock Lines
CDR
ATX PLL
Input
Reference
Clock
To Transmitter Channel
Receiver PMA
Deserializer
CMU PLL
CDR
Input
Reference
Clock
To Transmitter Channel
Deserializer
CMU PLL
CDR
Input
Reference
Clock
To Transmitter Channel
Deserializer
CMU PLL
ATX PLL
Receiver PMA
Deserializer
CMU PLL
CDR
(1)
Input
Reference
Clock
Central Clock Divider
CMU PLL
×1 Clock Lines
CDR
Input
Reference
Clock
To Transmitter Channel
以下の図は、前の図で示した最大 4 つのチャネルとは対照的な、結合コンフィギュレーションで
注：
Parallel Clock
コンフィギュレーションされたトランシーバ
・バンク内の 6 つの全チャネルを示しています。こ
（1）チャネルPLLがCDRとしてではなくCMU PLLとして使用されているため、チャネル4はレシーバとして使用することが不可能です。
Serial Clock
Parallel & Serial Clocks
の場合、トランシーバ・バンクでチャネル PLL のかわりに ATX PLL がトランスミッタ
PLL と使
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-38
SV52003
2014.09.30
結合チャネル・コンフィギュレーション
用されているために 6 つのチャネルが結合可能です。ATX PLL およびフラクショナル PLL を使
用することで、チャネル 1 とチャネル 4 両方のチャネル PLL を CDR として使用し、レシーバ動
作を実行することが可能となります。
注: 様々なコンフィギュレーションで使用されるクロッキング方式についての詳細は、
Transceiver Configurations in Stratix V Devices の章を参照してください。
図 2-26: ATX PLL を使用した結合コンフィギュレーションでコンフィギュレーションされた 6 つの
チャネル
×6 Clock Lines
Ch5
Receiver PCS
Deserializer
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch4
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Central Clock Divider
CMU PLL
Clock Divider
Ch3
Receiver PCS
Clock Divider
Ch2
Receiver PCS
To Transmitter Channel
Receiver PMA
Clock Divider
Ch1
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Clock Divider
Serial Clock
from the x1
Clock Lines
Ch0
Receiver PCS
Local Clock Divider
Clock Divider
Serial Clock
from the x1
Clock Lines
ATX PLL
To Transmitter Channel
Receiver PMA
Deserializer
CMU PLL
CDR
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
Serial Clock
from the x1
Clock Lines
CDR
Input
Reference
Clock
Deserializer
CMU PLL
ATX PLL
Receiver PMA
Local Clock Divider
Serial Clock
from the x1
Clock Lines
CDR
(2)
Input
Reference
Clock
To Transmitter Channel
Deserializer
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
CDR
Input
Reference
Clock
To Transmitter Channel
Parallel Clock
Serial Clock
Parallel & Serial Clocks
関連情報
Transceiver Configurations in Stratix V Devices
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
2014.09.30
GT チャネル・レシーバ・クロッキング
2-39
GT チャネル・レシーバ・クロッキング
GT レシーバ・チャネルの PMA 内の CDR は、受信データからシリアル・クロックを回復し、入
力リファレンス・クロックあるいは同じ GT トランシーバ・バンクのリファレンス・クロック・
ネットワークからのクロックによってドライブされます。
CDR は（リカバリ）シリアル・クロックを分周し、
（リカバリ）パラレル・クロックの生成も行
います。これらのクロックは両方ともデシリアライザによって使用されます。
（リカバリ）パラ
レル・クロックは、トランシーバと FPGA ファブリックをインタフェースさせるために、FPGA
ファブリックへ転送されます。GT レシーバ・チャネルで PCS を使用することができないため、
ワード・アラインメント、レート・マッチ、デコーディングやバイト・オーダリングといった
PCS 機能はすべて FPGA コアに実装する必要があります。
図 2-27: GT チャネル・レシーバのクロッキング
FPGA
Fabric
GT Receiver Channel
Receiver PMA
Deserializer
CDR
Recovered
Clocks
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
To the Transmitter Channel
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel & Serial Clocks
Parallel Clock
Serial Clock
Data
Unused Resources
FPGA ファブリック-トランシーバ間のインタフェースのクロッキング
FPGA ファブリック-トランシーバ間のインタフェースは、FPGA ファブリックからトランシー
バ・ブロックのクロック信号とトランシーバ・ブロックから FPGA ファブリックへのクロック信
号で構成されています。このようなクロック・リソースは、FPGA コアにグローバル（GCLK）、
リージョナル（RCLK）、およびペリフェリ（PCLK）クロック・ネットワークを含むクロック・
ネットワークを使用しています。
FPGA ファブリック-トランシーバ間インタフェースのクロックは、更に次の 3 種類に分類でき
ます
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-40
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FPGA ファブリック-トランシーバ間のインタフェースのクロッキング
• 入力リファレンス・クロック—詳細は、入力リファレンス・クロック・ソースを参照してく
ださい。入力リファレンス・クロックは、FPGA ファブリックのロジックをクロックするため
に FPGA ファブリックへ転送されると、FPGA ファブリック‐トランシーバ間のインタフェー
ス・クロックとなることも可能です。
• トランシーバ・データパス・インタフェース・クロック—FPGA ファブリックとトランシー
バ・チャネル間のデータ、コントロールおよびステータス信号の転送に使用されます。トラ
ンシーバ・チャネルは、tx_clkout 信号を FPGA ファブリックへ転送し、トランスミッタへデ
ータ信号とコントロール信号をクロッキングします。また、トランシーバ・チャネルは、リ
カバリされた rx_clkout クロック（レート・マッチャを使用しないコンフィギュレーション）
あるいは tx_clkout クロック（レート・マッチャを使用するコンフィギュレーション）を
FPGA ファブリックへ転送し、レシーバから FPGA ファブリックにデータ信号とステータス信
号をクロッキングします。
• その他のトランシーバ・クロック—以下のクロックも、FPGA ファブリック‐トランシーバ間
インタフェースのクロックに含まれます
phy_mgmt_clk—トランシーバ、ダイナミック・リコンフィギュレーション、およびキャリブ
レーションの制御に使用する Avalon®-MM インタフェース・クロック
fixed_clk—PCIe（PIPE）レシーバ検出回路で使用する
Altera Corporation
125MHz 固定レート・クロック
Stratix V デバイスのトランシーバのクロッキング
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FPGA ファブリック-トランシーバ間のインタフェースのクロッキング
2-41
表 2-5: FPGA ファブリック-トランシーバ間のインタフェース・クロック
クロック名
pll_refclk、rx_cdr_refclk
クロックの説明
インタフェ
ースの方向
デバイスの専用差動ピンによって
ソースされるトランシーバ PMA
TX PLL および CDR リファレンス・
クロックです。
入力
トランシーバ・データ・インタフェ
ースをクロッキングするためにト
ランシーバによって転送されるク
ロックです。tx_clkout / tx_pma_
clkout の値は、データ・レートを
シリアライゼーション・ファクタで
分周することで得られます。たと
えば、デシリアライゼーション・フ
ァクタが 20 の 3 Gbps リンクであ
れば、150 MHz の tx_clkout となりトラン
シーバ
ます。
から
rx_clkout、rx_pma_clkout レシーバ・データ・インタフェ
FPGA
ースをクロッキングするために
ファブ
レシーバによって転送されるク
リック
ロックです。rx_clkout / rx_
pma_clkout の値は、データ・レ
ートをデシリアライゼーショ
ン・ファクタで分周することで
得られます。たとえば、デシリ
アライゼーション・ファクタが
40 の 10 Gbps リンクであれば、
250 MHz の rx_clkout となりま
す。
FPGA ファブリックで使用
するクロック・リソース
tx_clkout、tx_pma_clkout
tx_10g_coreclkin/tx_std_
coreclkin
rx_10g_coreclkin / rx_
std_coreclkin
fixed_clk
phy_mgmt_clk (8)
(8)
トランスミッタ・データパス・イン
タフェースをクロッキングするユ
ーザーが選択するクロックです。
レシーバ・データパス・インタ
フェースをクロッキングするユ
ーザーが選択するクロックで
す。
PCIe の受信検出クロックです。
GCLK、RCLK、PCLK
FPGA
ファブ
リック
からト
ランシ
ーバ
Avalon-MM インタフェース管理
クロック
phy_mgmt_clk は自走クロックで、phy_mgmt_clk が専用 refclk ピンから得られる場合を除き、トラ
ンシーバ・ブロックから得られます。
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-42
SV52003
2014.09.30
トランスミッタ・データパス・インタフェースのクロッキング
注: pll_ref_clk、tx_clkout、および rx_clkout クロックをフラクショナル PLL へ転送すること
で、フラクショナル PLL が FPGA ロジックにクロックを同期できるようになります。デバイ
スやチャネルの配置によってはペリフェラル・クロックは 2 番目のフラクショナル PLL に接
続することは可能ですが、その場合、RGCLK または GCLK の使用が必要となる可能性があ
ります。
表 2-6: tx_clkout と rx_clkout のコンフィギュレーション専用のポート名
コンフィギュレーション
tx_clkout のポート名
rx_clkout のポート名
Custom
tx_clkout
rx_clkout
Native - 10G PCS
tx_10g_clkout
rx_10g_clkout
Native - Standard PCS
tx_std_clkout
rx_std_clkout
Native - PMA Direct
tx_pma_clkout
rx_pma_clkout
Interlaken
tx_clkout
rx_clkout
Low Latency
tx_clkout
rx_clkout
PCIe
pipe_pclk
pipe_pclk
XAUI
xgmii_tx_clk
xgmii_rx_clk
注: 各デバイスで使用可能な GCLK、RCLK、PCLK リソースの詳細については、Clock Networks
and PLLs in Stratix V Devices の章を参照してください。
関連情報
Clock Networks and PLLs in Stratix V Devices
トランスミッタ・データパス・インタフェースのクロッキング
トランスミッタ・データパス・インタフェースは以下から構成されています
• TX 位相補償 FIFO の書き込み側—標準 PCS チャネルを使用するコンフィギュレーション向
け
• TX FIFO の書き込み側—10G PCS チャネルを使用するコンフィギュレーション向け
このインタフェースは、トランスミッタ・データパス・インタフェース・クロックでクロッキン
グされています。トランスミッタ PCS は以下のクロックを FPGA ファブリックへ転送します。
• tx_clkout ー非結合コンフィギュレーションの各トランスミッタ・チャネル向け
• tx_clkout[0]ー結合コンフィギュレーションの全てのトランスミッタ・チャネル向け
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Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
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Quartus II により選択されたトランスミッタ・データパス・インタフェース・クロ
ック
2-43
図 2-28: トランスミッタ・データパス・インタフェースのクロッキング
FPGA Fabric
Transmitter Standard PCS
Transmitter Data
tx_coreclkin
(User Selected Clock)
TX
Phase
Compensation
FIFO
tx_clkout
(Quartus II Selected Clock)
Transmitter Data
Parallel Clock
Transmitter 10G PCS
Transmitter Data
tx_clkout
TX
FIFO
Transmitter Data
Parallel Clock
標準 PCS チャネルを使用するすべてのコンフィギュレーションでは、トランスミッタ・データ
パス・インタフェースのクロックと TX 位相補償 FIFO の読み出し側クロック間での位相差は
0ppm でなければいけません。
注: 各コンフィギュレーションでのインタフェースのクロッキングについての詳細は、
Transceiver Configurations in Stratix V Devices の章を参照してください。
トランスミッタ・データパスのインタフェースは、以下のいずれかの方法でクロッキングするこ
とができます
• Quartus II により選択されたトランスミッタ・データパス・インタフェース・クロック
• ユーザーが選択したトランスミッタ・データパス・インタフェース・クロック
注: ユーザーが選択を実行することで、トランシーバ・データパスのインタフェースが共有可能
となり、デザイン内での GCLK、RCLK、および PCLK リソース使用量を低減することができ
ます。
関連情報
Transceiver Configurations in Stratix V Devices
Quartus II により選択されたトランスミッタ・データパス・インタフェース・クロック
Quartus II ソフトウェアは、トランスミッタ・データパス・インタフェースをクロッキングする
適切なクロックを自動で選択します。
Stratix V デバイスのトランシーバのクロッキング
フィードバック
Altera Corporation
2-44
SV52003
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Quartus II により選択されたトランスミッタ・データパス・インタフェース・クロ
ック
図 2-29: 非結合チャネルでのトランスミッタ・データパス・インタフェースのクロッキング
次の図は、FPGA ファブリックへ転送される各トランスミッタ PCS クロックによってクロッキン
グされた、2 つの非結合チャネルのトランスミッタ・データパス・インタフェースを示していま
す。
Channel 1
FPGA Fabric
Transmitter Data
Parallel Clock
TX
Phase
Compensation
FIFO
Channel 1 Transmitter
Data and Control Logic
Transmitter Data
tx_coreclkin[1]
tx_clkout[1]
Channel 0
Transmitter Data
Parallel Clock
TX
Phase
Compensation
FIFO
Transmitter Data
Channel 0 Transmitter
Data and Control Logic
tx_coreclkin[0]
tx_clkout[0]
注: GT トランスミッタ・チャネルでの FPGA ファブリック‐トランシーバ間インタフェースのク
ロッキングは、非結合 GX トランスミッタ・チャネルの FPGA ファブリック‐トランシーバ間
インタフェースのクロッキングと似ています。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
2014.09.30
トランスミッタ・データパス・インタフェース・クロックの選択
2-45
図 2-30: 3 つの結合チャネルでのトランスミッタ・データパス・インタフェースのクロッキング
次の図は、tx_clkout[0]クロックによってクロッキングされる 3 つの結合チャネルのトランスミ
ッタ・データパス・インタフェースを示しています。tx_clkout クロックは、トランシーバ・バ
ンク内のチャネル 1 とチャネル 4 のセントラル・クロック・ディバイダから得られます。
FPGA Fabric
Channel 2 Transmitter
Data and Control Logic
Channel 2
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
tx_coreclkin[2]
Parallel Clock
Channel 1
Channel 1 Transmitter
Data and Control Logic
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
tx_coreclkin[1]
tx_clkout
Parallel Clock
Channel 0
Channel 0 Transmitter
Data and Control Logic
Transmitter Data
TX
Phase
Compensation
FIFO
Transmitter Data
tx_coreclkin[0]
Parallel Clock
トランスミッタ・データパス・インタフェース・クロックの選択
複数の非結合トランスミッタ・チャネルでは、多くの GCLK、RCLK、および PCLK リソースが
使用されますが、同じトランスミッタのトランスミッタ・データパス・インタフェース全てに共
通のクロック・ドライバを選択することでクロック・リソースを節約することができます。
非結合の複数のトランスミッタ・チャネルでは、多くの GCLK、RCLK、PCLK リソース（チャネ
ルごとに 1 つのクロック・リソース）が使用されますが、トランスミッタ・チャネルが同じであ
ればトランスミッタ・データパス・クロックへ使用される GCLK、RCLK、および PCLK リソー
スを大幅に削減することができます。
注: 同一のトランスミッタ・チャネルは同じ入力リファレンス・クロック・ソース、送信 PLL コ
ンフィギュレーション、トランスミッタ PMA、および PCS コンフィギュレーションを持ち
Stratix V デバイスのトランシーバのクロッキング
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Altera Corporation
2-46
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トランスミッタ・データパス・インタフェース・クロックの選択
ますが、トランスミッタ差動電圧出力（VOD）、トランスミッタ・コモン・モード電圧
（VCM）、あるいはプリエンファシスといった異なるアナログ設定が可能です。
クロック・リソースを削減するには、全ての同一のトランスミッタ・チャネルのトランスミッ
タ・データパス・インタフェースに対しコモン・クロック・ドライバを選択します。次の図は、
1 つのクロック（チャネル 4 の tx_clkout）によってクロックされた 8 つの同一のチャネルを示
しています。
図 2-31: ユーザーが選択したシングル・トランスミッタ・インタフェース・クロックを持つ 8 つの同
一チャネル
Transceivers
FPGA Fabric
tx_coreclkin[7]
Channel 7
tx_coreclkin[6]
Channel 6
tx_coreclkin[5]
Channel 5
tx_coreclkin[4]
Channel 4
Channel [7:0] Transmitter
Data and Control Logic
tx_clkout[4]
tx_coreclkin[3]
Channel 3
tx_coreclkin[2]
Channel 2
tx_coreclkin[1]
Channel 1
tx_coreclkin[0]
Channel 0
1 つのクロックで 8 つの同一チャネルをクロックするには、以下の手順を実行します
1. 全ての同一トランスミッタ・チャネル(tx_coreclkin[7:0])に対し tx_coreclkin ポートをイン
スタンス化します
2. tx_clkout[4]を tx_coreclkin[7:0]ポートへ接続します
3. tx_clkout[4]を 8 つのチャネルのトランスミッタ・データおよびコントロール・ロジックに
接続します
注: チャネル 4 をリセットしたりパワーダウンすると、8 つのチャネルすべてにクロックの損失
が発生します。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
2014.09.30
レシーバ・データパス・インタフェース・クロック
2-47
コモン・クロックの周波数の差は、全ての同一チャネルでトランスミッタ位相補償 FIFO の読み
出し側に対し、0 ppm である必要があります。コモン・クロックの周波数に低いまたは高いとい
った相違があると、FIFO がアンダーランもしくはオーバーランを起こす原因となります。
次のいずれかのソースでコモン・クロックを 0 ppm でドライブすることができます
• 非結合チャネル・コンフィギュレーションの任意の tx_clkout チャネル
• 結合チャネル・コンフィギュレーションの tx_clkout[0]
• refclk と tx_clkout との間で差が 0 ppm の場合
注: Quartus II ソフトウェアでは、ゲート付きクロックまたは FPGA ロジックで生成されたクロ
ックによる tx_coreclk ポートのドライブが禁止されています。
周波数の差が 0 ppm であることを確認する必要があります。Quartus II ソフトウェアは、ユーザ
ーによる refclk ピンのような外部ピンの使用が可能であるため、差が 0 ppm であることを保証
することができません。
レシーバ・データパス・インタフェース・クロック
レシーバ・データパス・インタフェースは以下から構成されています
• RX 位相補償 FIFO の読み出し側—標準 PCS チャネルを使用するコンフィギュレーション向
け
• RX FIFO の読み出し側—10G PCS チャネルを使用するコンフィギュレーション向け
このインタフェースは、レシーバ・データパス・インタフェース・クロックでクロッキングされ
ています。レシーバ PCS は以下のクロックを FPGA ファブリックへ転送します。
• rx_clkout—レート・マッチャを使用しない場合の非結合コンフィギュレーションにおける各
レシーバ・チャネル向け
• tx_clkout—レート・マッチャを使用する場合の非結合コンフィギュレーションにおける各レ
シーバ・チャネル向け
• single rx_clkout[0]—結合コンフィギュレーションにおける全てのレシーバ・チャネル向け
Stratix V デバイスのトランシーバのクロッキング
フィードバック
Altera Corporation
2-48
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2014.09.30
Quartus II により選択されたレシーバ・データパス・インタフェース・クロック
図 2-32: レシーバ・データパス・インタフェースのクロッキング
Receiver Standard PCS
FPGA Fabric
Receiver Data
rx_coreclkin
(User Selected Clock)
RX
Phase
Compensation
FIFO
rx_clkout/tx_clkout
(Quartus II Selected Clock)
Receiver Data
Parallel Clock (Recovered Clock)
Receiver 10G PCS
Receiver Data
rx_clkout
RX
FIFO
Receiver Data
Parallel Clock (Recovered Clock)
標準 PCS チャネルを使用するすべてのコンフィギュレーションでは、レシーバ・データパス・
インタフェースのクロックと RX 位相補償 FIFO の読み出し側のクロック間で位相差は 0ppm で
なければいけません。
注: 各コンフィギュレーションでのインタフェースのクロッキングについての詳細は、
Transceiver Configurations in Stratix V Devices の章のクロッキングの項を参照してください。
レシーバ・データパスのインタフェースは、以下のいずれかの方法でクロッキングすることがで
きます
• Quartus II により選択されたレシーバ・データパス・インタフェース・クロック
• ユーザーが選択したレシーバ・データパス・インタフェース・クロック
注: ユーザーが選択を実行することで、トランシーバ・データパスのインタフェースが共有可能
となり、デザイン内での GCLK、RCLK、および PCLK リソース使用量を低減することができ
ます。
関連情報
Transceiver Configurations in Stratix V Devices
Quartus II により選択されたレシーバ・データパス・インタフェース・クロック
Quartus II ソフトウェアは、レシーバ・データパス・インタフェースをクロッキングする適切な
クロックを自動で選択します。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
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Quartus II により選択されたレシーバ・データパス・インタフェース・クロック
2-49
図 2-33: 非結合チャネルでのレシーバ・データパス・インタフェースのクロッキング
次の図は、FPGA ファブリックへ転送される各レシーバ PCS クロックによってクロッキングされ
た、2 つの非結合チャネルのレシーバ・データパス・インタフェースを示しています。
Channel 1
FPGA Fabric
Receiver Data
Parallel Clock (Recovered Clock)
RX
Phase
Compensation
FIFO
Receiver Data
Channel 1 Receiver
Data and Status Logic
rx_coreclkin[1]
rx_clkout[1]/tx_clkout[1] (1)
Channel 0
Receiver Data
Parallel Clock (Recovered Clock)
RX
Phase
Compensation
FIFO
Receiver Data
Channel 0 Receiver
Data and Status Logic
rx_coreclkin[0]
rx_clkout[0]/tx_clkout[0] (1)
注：（1）レート・マッチャを使用している場合は、tx_clkoutクロックが使用されます。
注: GT レシーバ・チャネルでの FPGA ファブリック‐トランシーバ間インタフェースのクロッキ
ングは、非結合 GX レシーバ・チャネルの FPGA ファブリック‐トランシーバ間インタフェー
スのクロッキングと似ています。
Stratix V デバイスのトランシーバのクロッキング
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2-50
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レシーバ・データパス・インタフェース・クロックの選択
図 2-34: 3 つの結合チャネルでのレシーバ・データパス・インタフェースのクロッキング
次の図は、tx_clkout[0]クロックによってクロッキングされる 3 つの結合チャネルのレシーバ・
データパス・インタフェースを示しています。tx_clkout[0]クロックは、トランシーバ・バンク
内のチャネル 1 とチャネル 4 のセントラル・クロック・ディバイダから得られます。
FPGA Fabric
Channel 2 Receiver
Data and Status Logic
Channel 2
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
rx_coreclkin[2]
Parallel Clock (Recovered Clock)
Channel 1
Channel 1 Receiver
Data and Status Logic
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
rx_coreclkin[1]
Parallel Clock (Recovered Clock)
tx_clkout[0]/rx_clkout[0/1/2]
(1)(2)
Channel 0
Channel 0 Receiver
Data and Status Logic
Receiver Data
RX
Phase
Compensation
FIFO
Receiver Data
rx_coreclkin[0]
Parallel Clock (Recovered Clock)
注：
（1）
tx_clkout[0] はレート・マッチャ使用時のみ利用可能です。
（2）
rx_clkout[0]、rx_clkout[1]、rx_clkout[2]は、rx_clkout[0]、rx_clkout[1]、およびrx_clkout[2]間の差が0 ppmである場合にのみ
全チャネルのrx位相補償FIFOの読み込み側のクロッキングに使用することが可能です。
レシーバ・データパス・インタフェース・クロックの選択
複数の非結合トランスミッタ・チャネルでは、多くの GCLK、RCLK、および PCLK リソースが
使用されますが、同じレシーバのレシーバ・データパス・インタフェース全てに共通のクロッ
ク・ドライバを選択することでクロック・リソースを節約することができます。
非結合の複数のレシーバ・チャネルでは、多くの GCLK、RCLK、PCLK リソース（チャネルごと
に 1 つのクロック・リソース）が使用されますが、レシーバ・チャネルが同じであればレシー
バ・データパス・クロックへ使用される GCLK、RCLK、および PCLK リソースを大幅に削減す
ることができます。
注: レシーバ・チャネルが同一であるとは、CDR へ対し同じ入力リファレンス・クロック・ソー
ス、および同じレシーバ PMA と PCS コンフィギュレーションを持っていることを意味しま
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Stratix V デバイスのトランシーバのクロッキング
フィードバック
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レシーバ・データパス・インタフェース・クロックの選択
2-51
す。レシーバ・チャネルが同一となるには、リモート・トランスミッタに PPM がアライン
メントされている必要があります。このようなチャネルでは、レシーバ・コモン・モード電
圧（VICM）、イコライゼーション、あるいは DC ゲイン設定といった異なるアナログ設定が
可能です。
クロック・リソースを削減するには、全ての同一のレシーバ・チャネルのレシーバ・データパ
ス・インタフェースに対しコモン・クロック・ドライバを選択します。コモン・クロック・ドラ
イバを選択するには、以下の手順を実行します。
1. 全ての同一レシーバ・チャネルに対し rx_coreclkin ポートをインスタンス化します
2. コモン・クロック・ドライバをレシーバ・データパス・インタフェース、レシーバ・データ
とコントロール・ロジックへ接続します
次の図は、シングル・クロック（チャネル 4 の rx_clkout）によってクロックされた 8 つの同一
チャネルを示しています。
図 2-35: ユーザーが選択したシングル・レシーバ・インタフェース・クロックを持つ 8 つの同一チャ
ネル
Receiver Standard PCS
FPGA Fabric
rx_coreclkin[7]
Channel 7
rx_coreclkin[6]
Channel 6
rx_coreclkin[5]
Channel 5
rx_coreclkin[4]
Channel 4
Channel [7:0] Receiver
Data and Control Logic
rx_clkout[4]
rx_coreclkin[3]
Channel 3
rx_coreclkin[2]
Channel 2
rx_coreclkin[1]
Channel 1
rx_coreclkin[0]
Channel 0
シングル・クロックで 8 つの同一チャネルをクロックするには、以下の手順を実行します
Stratix V デバイスのトランシーバのクロッキング
フィードバック
Altera Corporation
2-52
SV52003
2014.09.30
GXB 0 PPM コア・クロックのアサインメント
• rx_coreclkin ポートを全ての同一レシーバ・チャネル（rx_coreclkin[7:0]）に接続します
• rx_clkout[4]を rx_coreclkin[7:0] ポートに接続します
• rx_clkout[4]を 8 つすべてのチャネルのレシーバ・データとコントロール・ロジックに接続
します
注: チャネル 4 をリセットしたりパワーダウンすると、8 つのチャネルすべてのクロックが損失
する原因となります。
コモン・クロックの差は、全ての同一チャネルで RX 位相補償 FIFO の書き込み側に対し、0 ppm
である必要があります。コモン・クロックの周波数に低いまたは高いといった相違があると、
FIFO がアンダーランもしくはオーバーランを起こす原因となります。
次のいずれかのソースでコモン・クロックを 0 ppm でドライブすることができます
• レート・マッチャを使用している非結合レシーバ・チャネル・コンフィギュレーションにで
の任意の tx_clkout チャネル
• レート・マッチャを使用していない非結合レシーバ・チャネル・コンフィギュレーションに
での任意の rx_clkout チャネル
• 結合レシーバ・チャネル・コンフィギュレーションの tx_clkout[0]
• 専用 refclk ピン
注: Quartus II ソフトウェアでは、ゲート付きクロックまたは FPGA ロジックで生成されたクロ
ックによる rx_coreclkin ポートのドライブが禁止されています。
注: 周波数の差が 0 ppm であることを確認する必要があります。Quartus II ソフトウェアは、ユ
ーザーによる専用 refclk ピンのような外部ピンの使用が可能であるため、差が 0 ppm であ
ることを保証することができません。
GXB 0 PPM コア・クロックのアサインメント
コモン・クロックの周波数の差は、全ての同一チャネルで TX 位相補償 FIFO（標準 PCS チャネ
ル）あるいは TX FIFO（10G PCS チャネル）の読み出し側に対し、0 ppm である必要がありま
す。コモン・クロックの周波数に低いまたは高いといった相違があると、FIFO がアンダーラン
もしくはオーバーランを起こす原因となります。
0 ppm コモン・クロック・ドライバは以下のいずれかのソースからドライブすることが可能です
非結合チャネル・コンフィギュレーションの tx_clkout
結合チャネル・コンフィギュレーションの tx_clkout[0]
非結合チャネル・コンフィギュレーションの tx_clkout
refclk―refclk と tx_clkout 間で差が 0 ppm の場合
•
•
•
•
表 2-7: 0 PPM コア・クロックの設定
以下の表は、Quartus II Assignment Editor で作成する 0 PPM コア・クロックの設定をリストします。
アサインメント(9)
To
Assignment Name
Value
(9)
説明
tx/rx_coreclk ポートが互いに接続され、0 PPM クロック・ドライバによって
ドライブされている、すべてのチャネルの tx_dataout/rx_datain pins ピン
0 PPM coreclk の設定
ON
0 PPM クロック・ドライバのフル階層名は、QuartusII Assignment Editor の Node Finder 機能を使っ
て検索することができます。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
2014.09.30
改訂履歴
2-53
注: QSF アサインメントの情報および各トランシーバ PHY での 0 PPM の使用方法については、
Altera Transceiver PHY IP Core User Guide にて詳細を確認してください。
関連情報
Altera Transceiver PHY IP Core User Guide
改訂履歴
以下の表に、本章の改訂履歴を示します。
表 2-8: 改訂履歴
日付
2014 年 9 月
バージョン
2014.09.30
変更内容
• 結合コンフィギュレーションでは CMU PLL は 4 つのチャ
ネルしかサポートできないことを示すよう、「結合チャネ
ル・コンフィギュレーション」の項の図：結合デュプレッ
•
•
•
•
•
2013 年 10 月
2013.10.11
Stratix V デバイスのトランシーバのクロッキング
フィードバック
クス・コンフィギュレーションでコンフィギュレーション
された 4 つのレシーバ・チャネルを編集しました。
図：送信 PLL および CDR への入力リファレンス・クロッ
ク・ソースおよび図：クロック・ソース内のフラクショナ
ル PLL を編集しました。リファレンス・クロック・ネット
ワークは、入力リファレンス・クロック・ソースとして使
用可能で、専用リファレンス・クロック・ピンはリファレ
ンス・クロック・ネットワークを供給します。
図：トランスミッタ・データパス・インタフェースのクロ
ッキングを編集しました。tx_clkout マルチプライヤは
FPGA ファブリック内に実装されており、PCS 内には存在
しません。
図：レシーバ・データパス・インタフェースのクロッキン
グを編集しました。rx_clkout マルチプライヤは FPGA フ
ァブリック内に実装されており、PCS 内には存在しませ
ん。
フラクショナル・モードでは、フラクショナル PLL を TX
PLL として使用したり、PLL のカスケード接続に使用する
ことは推奨されていないことを示すために章を更新しま
した。
レシーバ・データパス・インタフェース・クロックの選択
の項にある同一レシーバチャネルの定義を修正しました。
• 「専用 refclk ピン」の項を更新しました。
Altera Corporation
2-54
SV52003
2014.09.30
改訂履歴
日付
バージョン
変更内容
2013 年 5 月
2013.05.06
• Quartus II ソフトウェア・バージョン 13.0 についての機能
のサポートを更新しました。
• 表「入力リファレンス・クロックの電気的仕様」を追加し
ました。
• 図「HCSL としてコンフィギュレーションされている場合
のリファレンス・クロック信号の終端方法」を追加しまし
た。
• 表「Stratix V デバイスのクロック・ソースおよびクロック・
ネットワーク使用時にサポートされるスパンとデータ・レ
ート」を更新しました。
• xN クロック・ネットワークを使用した結合チャネルおよ
び非結合チャネル・コンフィギュレーションの項に情報と
図を追加しました。
• ナレッジ・ベースの文書に関する既知の問題へのリンクを
追加しました。
2012 年 12 月
2012.12.17
• 内容を再編し、テンプレートを更新しました。
• Quartus II ソフトウェア・バージョン 12.1 へ対応するよう
更新しました。
• 図 2-2、図 2-3、図 2-4、図 2-5、図 2-7、図 2-8、図 2-11、
図 2-21、および図 2-26 を更新しました。
• 「リファレンス・クロック・ネットワークを使用した RX ピ
ン」の項を追加しました。
• 表「Stratix V デバイスのクロック・ソースおよびクロック・
ネットワーク使用時にサポートされるスパンとデータ・レ
ート」を更新しました。
• FB #60881 に対応するために、表「FPGA ファブリック-ト
ランシーバ間のインタフェース」を更新しました。
• FB #65061 に対応するために、表「FPGA ファブリック-ト
ランシーバ間のインタフェース」を更新しました。
• 表「tx_clkout と rx_clkout のコンフィギュレーション専用
のポート名」を更新しました。
2012 年 6 月
1.6
• Quartus II ソフトウェア・バージョン 12.0 へ対応するよう
更新し、段落を再編しました。
• これまではアーキテクチャの章にあったクロック・ディバ
イダの項を追加しました。
• GXB 0 PPM コア・クロック・アサインメントについての情
報を追加しました。
• 図 2-4、図 2-7、図 2-17、図 2-21、図 2-23、および図 2-30
を更新しました。
2012 年 2 月
1.5
• 内容と図を加筆修正しました。
• 図 2-2、2-3、および 2-4 を更新しました。
Altera Corporation
Stratix V デバイスのトランシーバのクロッキング
フィードバック
SV52003
2014.09.30
改訂履歴
日付
バージョン
2-55
変更内容
2011 年 12 月
1.4
• 内容と図を加筆修正しました。
• 図 2－14、図 2－20、図 2－21 のチャネル 4 内のシリアル・
クロックとパラレル・クロックのパスを変更しました。
2011 年 11 月
1.3
• GT トランシーバについての情報を追加しました。
• PLL フィードバック補償パスを使用した複数のバンクに
またがるチャネルの結合に関する情報を追加しました。
• xN クロック・ラインを使用した x8 結合が PCIe Gen3 で利
用可能となった旨を追加しました。
• FPGA ファブリック内で使用されるトランシーバ・クロッ
クについての情報を追加しました。
• フラクショナル PLL 使用時のフラクショナル・モードにつ
いての情報を追加しました。
• FPGA ファブリック・クロックをリファレンス・クロック
として GX トランシーバ・チャネルへ使用する方法につい
ての情報を追加しました。
• フラクショナル PLL が FPGA ロジックにクロックを同期
できるようにフラクショナル PLL へトランシーバ・クロッ
クを転送する方法についての情報を追加しました。
2011 年 5 月
1.2
• 「入力リファレンス・クロッキング」で入力リファレンス・
クロックを提供するフラクショナル PLL についての情報
を追加しました。
• Volume 3 へ章を再編しました。
2010 年 12 月
1.1
• クロックの名称を更新しました。
• トランシーバ・クロッキングをより正確に描写するよう図
を更新しました。
• ATX PLL についての情報を追加しました。
2010 年 7 月
1.0
初版
Stratix V デバイスのトランシーバのクロッキング
フィードバック
Altera Corporation
Stratix V デバイスのトランシーバ・リセット・
コントロール
2014.09.30
SV52004
更新情報
3
フィードバック
アルテラが推奨するリセット・シーケンスを使用することで、各トランシーバ・チャネル内のフ
ィジカル・コーディング・サブレイヤ（PCS）とフィジカル・メディア・アタッチメント
（PMA）の両方が初期化され正常に機能することが保証されます。
Stratix V トランシーバのリセット・シーケンスは、フィジカル・コーディング・サブレイヤ
（PCS）およびフィジカル・メディア・アタッチメント（PMA）ブロックの初期化には必ず必要
となります。トランスミッタとレシーバのアナログおよびデジタル部分のリセットには、いくつ
かのリセット・オプションが使用可能です。
アルテラではエンベデッド・リセット・コントローラを提供していますが、独自のユーザー・エ
ンコード化されたリセット・コントローラも使用可能です。
表 3-1: Stratix V のリセット・コントロール・オプション
トランシーバ PHY IP コア
エンベデッド・ユーザー・コードトランシーバ
Avalon メモリ・マップド・
リセット・コン化されたリセッ PHY リセット・コ
リセット・レジスタ
トローラ
ト・コントローラントローラ IP
XAUI
有
有
PCI Express
有
有
10GBASE-R
有
Interlaken
有
カスタム・コンフィギ
ュレーション
有
有
有
有
低レイテンシ
有
有
有
有
確定的レイテンシ
有
有
有
有
有
有
ネイティブ PHY
有
有
有
有
関連情報
Stratix V デバイス・ハンドブックの章に計画中の更新を一覧表示します。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
登録済
3-2
SV52004
2014.09.30
PHY IP エンベデッド・リセット・コントローラ
PHY IP エンベデッド・リセット・コントローラ
PHY IP 内のエンベデッド・リセット・コントローラを使用すれば、フィジカル・コーディング・
サブレイヤ（PCS）およびフィジカル・メディア・アタッチメント（PMA）ブロックを初期化す
ることができます。
トランシーバ・ベースのデザインを簡易化を目的として、エンベデッド・リセット・コントロー
ラは自動リセット・シーケンスを実装するために 1 つのコントローラのみを必要とするオプショ
ンを提供しています。PHY IP インスタンスではすべてのチャネルに対し 1 つのエンベデッド・
リセット・コントローラのみが使用可能です。
エンベデッド・リセット・コントローラは、phy_mgmt_clk_reset 信号がトリガされると必ずト
ランシーバ・リセットの全シーケンスを実行します。loss-of-link あるいは loss-of-data となる場
合、エンベデッド・リセット・コントローラは適切なリセット信号をアサートします。tx_ready
および rx_ready ステータス信号が High であれば、トランシーバがリセットから外れデータの送
受信の準備が整っていることを意味しているため、これらの信号をモニタする必要があります。
注: phy_mgmt_clk_reset がキャリブレーションを開始するのと同時にトランシーバ・リコンフィ
ギュレーション・コントローラの mgmt_rst_reset 信号をディアサートします。
注: ATX PLL キャリブレーションを成功させるには、phy_mgmt_clk_reset 信号と mgmt_rst_reset
信号をディアサートする前に、ATX PLL リファレンス・クロックが有効かつ安定している必
要があります。
注: PHY IP エンベデッド・リセット・コントローラは、ネイディブ PHY IP コアを除き全てのト
ランシーバ PHY IP コアでデフォルトでイネーブルされています。
エンベデッド・リセット・コントローラ信号
次の図は、PHY IP インスタンス内のエンベデッド・リセット・コントローラと信号を表してい
ます。エンベデッド・リセット・コントローラを使用する際、これらの信号はトランシーバを
リセットします。
Altera Corporation
Stratix V デバイスのトランシーバ・リセット・コントロール
フィードバック
SV52004
2014.09.30
3-3
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバイ
ス・パワーアップ時のリセット
図 3-1: エンベデッド・リセット・コントローラ
Transceiver PHY
Receiver
PCS
Transmitter
PCS
rx_digitalreset
rx_is_lockedtodata
tx_digitalreset
phy_mgmt_clk
phy_mgmt_clk_reset
Receiver
PMA
Transmitter
PMA
CDR
Transmitter
PLL
pll_is_locked
rx_analogreset
pll_powerdown
tx_analogreset
tx_ready
rx_ready
Embedded Reset Controller
reconfig_busy
PCS and PMA Control
and Status Register
Memory Map
Avalon-MM
Interface
Avalon-MM
PHY Management
S
reconfig_to_xcvr
S
reconfig_from_xcvr
Transceiver
Reconfiguration
Controller
M
mgmt_clk_clk
表 3-2: エンベデッド・リセット・コントローラのリセット・コントロールおよびステータス信号
信号名
phy_mgmt_clk
phy_mgmt_clk_reset
tx_ready
rx_ready
信号
説明
コントロール入エンベデッド・リセット・コントローラのクロ
力
ックです。
コントロール入この非同期リセット信号が High から Low へ遷
力
移すると、自動リセット・シーケンス・コント
ロールが初期化されます。この信号を High で
保持すると、リセット・信号は継続的にアサー
トされます。
ステータス出力この信号が継続的に High であれば、トランス
ミッタ（TX）がリセットから外れデータ送信の
準備が整っていることを意味します。この信
号は、phy_mgmt_clk と同期しています。
ステータス出力この信号が継続的に High であれば、レシーバ
（RX）がリセットから外れデータ受信の準備が
整っていることを意味します。この信号は、
phy_mgmt_clk と同期しています。
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバイ
ス・パワーアップ時のリセット
初期パワーアップ後に信頼性のあるリンクを確実に初期化するには、このリセット・シーケンス
に従ってください。
Stratix V デバイスのトランシーバ・リセット・コントロール
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Altera Corporation
3-4
SV52004
2014.09.30
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバイ
ス動作時のリセット
次にリストする番号は、以下の図中の番号に対応しており、デバイス・パワーアップ時のトラン
シーバ・リセット・シーケンスの手順を示しています。
1. デバイス・パワーアップ中、リセット・シーケンスを初期化するために mgmt_rst_reset と
phy_mgmt_clk_reset をアサートする必要があります。 phy_mgmt_clk_reset はリセットでト
ランシーバ・ブロックをホールドし、mgmt_rst_reset はキャリブレーション IP の開始に必要
となります。この両信号は、少なくとも 2phy_mgmt_clk クロック・サイクル間アサート状態
を保持する必要があります。phy_mgmt_clk_reset と mgmt_rst_reset が同じソースからドラ
イブされる場合、これらの信号を同時にディアサートします。これら 2 つの信号が同じソー
スからドライブされていない場合、mgmt_rst_reset の前に phy_mgmt_clk_reset をディアサー
トする必要があります。
2. トランスミッタ・キャリブレーションとリセット・シーケンスの完了後、tx_ready ステータ
ス信号がアサートされ、トランスミッタがデータを転送する準備が整っていることを示すた
めにアサート状態を保持します。
3. レシーバ・キャリブレーションとリセット・シーケンスの完了後、rx_ready ステータス信号
がアサートされ、アサート状態を保持しレシーバがデータを転送する準備が整っていること
を示します。
注: tx_ready および rx_ready 信号がアサート状態を保持しない場合、リセット・
シーケンスは正常に完了せず、リンクはダウンします。
図 3-2: エンベデッド・リセット・コントローラを使用したデバイス・パワーアップ時のリセ
ット・シーケンスのタイミング図
Control Signals
mgmt_rst_reset
1
phy_mgmt_clk_reset
1
Status Signals
tx_ready
rx_ready
2
3
PHY IP エンベデッド・リセット・コントローラを使用したトランシーバのデバイ
ス動作時のリセット
デバイス動作中に任意の時点で全トランシーバをリセットする場合やリンクを再確立する場合、
あるいは一定のダイナミック・リコンフィギュレーション後、このリセット・シーケンスに従っ
てください。
Altera Corporation
Stratix V デバイスのトランシーバ・リセット・コントロール
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SV52004
2014.09.30
ユーザー・コード化されたリセット・コントローラ
3-5
次にリストする番号は、以下の図中の番号に対応しており、デバイス動作時のトランシーバ・リ
セット・シーケンスの手順を示しています。
1. トランシーバの全リセット・シーケンスを再開するには、phy_mgmt_clk_reset を
2phy_mgmt_clk クロック・サイクルの間アサートします
2. トランスミッタ・リセット・シーケンスの完了後、tx_ready ステータス信号がアサートされ、
トランスミッタがデータを転送する準備が整っていることを示すためにアサート状態を保持
します。
3. レシーバ・リセット・キャリブレーションとリセット・シーケンスの完了後、rx_ready ステ
ータス信号がアサートされ、レシーバがデータを受信する準備が整っていることを示すため
にアサート状態を保持します。
注: tx_ready および rx_ready 信号がアサート状態を保持しない場合、リセット・
シーケンスは正常に完了せず、リンクはダウンします。
図 3-3: エンベデッド・リセット・コントローラを使用したデバイス動作時のリセット・シー
ケンスのタイミング図
Control Signals
phy_mgmt_clk_reset
1
Status Signals
tx_ready
rx_ready
2
3
注: トランスミッタとレシーバ・アナログおよびデジタル・ブロックを全リセッ
ト・シーケンスを何度も行わずに別々にリセットするには、Avalon Memory
Map レジスタを使用します。
関連情報
• 3-12 ページの Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット
• 3-13 ページの Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット・コン
トロール信号
ユーザー・コード化されたリセット・コントローラ
トランシーバのフィジカル・コーディング・サブレイヤ（PCS）およびフィジカル・メディア・
アタッチメント（PMA）ブロックを初期化するためにエンベデッド・リセット・コントローラ
をディセーブルする場合、外部リセット・コントローラ・ロジック（ユーザー・コード化された
リセット・コントローラ）を実装する必要があります。
以下のいずれかの方法でユーザー・コード化されたリセット・コントローラを実装することがで
きます
• 独自の Verilog/VHDL コードを使用し、リセット・シーケンスを実装します
• 既製のリセット・コントローラ IP が含まれた Quartus II IP Catalog を使用し、独自の Verilog/
VHDL コードを配置します
Stratix V デバイスのトランシーバ・リセット・コントロール
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Altera Corporation
3-6
ユーザー・コード化されたリセット・コントローラの信号
SV52004
2014.09.30
マニュアル・モードを使用する際、入力信号を管理するにはユーザー・コード化されたリセッ
ト・コントローラを作成する必要があります。
注: ユーザー・コード化されたリセット・コントローラを使用する前に、エンベデッド・リセッ
ト・コントローラをディセーブルしなければいけません。
注: エンベデッド・リセット・コントローラは、10GBASE-R PHY、カスタム PHY、低レイテン
シ PHY や確定的レイテンシ PHY といった非プロトコルのトランシーバ PHY IP に対しての
みディセーブル可能です。ネイティブ PHY IP にはエンベデッド・リセット・コントローラ
が含まれないため、独自のリセット・ロジックを実装する必要があります。
独自のリセット・コントローラを実装する場合、以下の点を考慮してください
• ユーザー・コード化されたリセット・コントローラはレベル・センシティブ（アクティブ
High）でなければいけません
• ユーザー・コード化されたリセット・コントローラは phy_mgmt_clk_reset に依存しません
• リセット・コントローラ・ロジックにクロックとリセットを提供する必要があります
• PHY IP エンベデッド・リセット・コントローラの内部信号はポートとしてコンフィギュレー
ションされます
• 適切なリセット・コントロール信号をアサートすることにより、リセットでトランシーバ・
チャネルを保持することが可能です
注: ATX PLL キャリブレーションを成功させるには、pll_powerdown 信号と mgmt_rst_reset 信号
をディアサートする前に、ATX PLL リファレンス・クロックが有効かつ安定している必要が
あります。
このリセット・コントローラは、要件に合わせて修正を行うクリア・テキストの Verilog ファイ
ルと共に提供されます。
関連情報
Altera Transceiver PHY IP Core User Guide の「Transceiver PHY Reset Controller IP Core」の章
トランシーバ PHY リセット・コントローラの参照情報です
ユーザー・コード化されたリセット・コントローラの信号
ユーザー・コード化されたリセット・コントローラの場合、以下の図と表に示す信号を使用して
ください。
Altera Corporation
Stratix V デバイスのトランシーバ・リセット・コントロール
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SV52004
2014.09.30
ユーザー・コード化されたリセット・コントローラの信号
3-7
図 3-4: トランシーバ PHY インスタンス、トランシーバ・リコンフィギュレーション・コントロー
ラ、およびユーザー・コード化されたリセット・コントローラ間の連携動作
User-Coded
Reset Controller
Transceiver PHY Instance
pll_powerdown
tx_digitalreset
tx_analogreset
clock
reset
rx_digitalreset
Receiver
PCS
Transmitter
PCS
rx_analogreset
Receiver
PMA
Transmitter
PMA
CDR
Transmitter
PLL
pll_locked
tx_cal_busy
rx_cal_busy
rx_is_lockedtoref
rx_is_lockedtodata
reconfig_from_xcvr
mgmt_rst_reset
mgmt_clk_clk
reconfig_to_xcvr
Transceiver
Reconfiguration
Controller
reconfig_busy
表 3-3: トランシーバ PHY インスタンス、トランシーバ・リコンフィギュレーション・コントローラ、
およびユーザー・コード化されたリセット・コントローラで使用される信号
信号名
信号の種類
説明
mgmt_clk_clk
クロック
トランシーバ・リコンフィギュレーション・コン
トローラ用のクロックです。このクロックは、
mgmt_rst_reset をリリースする前に安定してな
ければいけません。
mgmt_rst_reset
リセット
トランシーバ・リコンフィギュレーション・コン
トローラ用のリセットです。
pll_powerdown
コントロー
ル
High にアサートされると、TX PLL をリセットし
ます。
tx_analogreset
コントロー
ル
High にアサートされると、TX PMA をリセットし
ます。
tx_digitalreset
コントロー
ル
High にアサートされると、TX PCS をリセットし
ます。
rx_analogreset
コントロー
ル
High にアサートされると、RX PMA をリセットし
ます。
rx_digitalreset
コントロー
ル
High にアサートされると、RX PCS をリセットし
ます。
Stratix V デバイスのトランシーバ・リセット・コントロール
フィードバック
Altera Corporation
3-8
ユーザー・コード化されたリセット・コントローラを使用したトランスミッタのデ
バイス・パワーアップ時のリセット
信号名
信号の種類
SV52004
2014.09.30
説明
reconfig_busy
ステータス
この信号が High の場合、リコンフィギュレーショ
ンがアクティブであることを意味します。
tx_cal_busy
ステータス
この信号 High の場合、TX キャリブレーションが
アクティブであることを意味します。
rx_cal_busy
ステータス
この信号 High の場合、RX キャリブレーションが
アクティブであることを意味します。
pll_locked
ステータス
この信号 High の場合、TX PLL がロックされてい
ることを意味します。
rx_is_lockedtoref
ステータス
この信号 High の場合、RX CDR がロック・ツー・
リファレンス（LTR）モードであることを意味し
ます。
rx_is_lockedtodata
ステータス
この信号 High の場合、RX CDR がロック・ツー・
データ（LTD）モードであることを意味します。
ユーザー・コード化されたリセット・コントローラを使用したトランスミッタの
デバイス・パワーアップ時のリセット
ユーザー・コード化されたリセット・コントローラをデザインする際、初期パワーアップ後に信
頼性のあるリンク初期化が確実に行われるようにするには、このリセット・シーケンスに従って
ください。
次にリストする番号は、以下の図中の番号に対応しており、デバイス・パワーアップ時のトラン
スミッタ・リセット・シーケンスの手順を示しています。
1. トランスミッタをリセットするには、以下の事項から開始します
• パワーアップ時に mgmt_rst_reset をアサートしキャリブレーション IP を開始します。少
なくとも 2 リセット・コントローラ・クロック・サイクルの間、mgmt_rst_reset をアクテ
ィブで保持します。
• パワーアップ時に pll_powerdown、tx_analogreset、および tx_digitalreset をアサートし
てトランスミッタをリセットします。pll_powerdown と同時に tx_analogreset をディア
サートすることができます。
• pll_powerdown を少なくとも 1 μs（tpll_powerdown）間アサートします。ATX PLL キャリブレ
ーションを使用する場合、ATX PLL がキャリブレーション中にパワーダウンされないよう
mgmt_rst_reset の前に pll_powerdown をディアサートします。pll_powerdown は、
mgmt_rst_reset がディアサートされた後、任意に時点でディアサートが可能です。
• pll_powerdown と mgmt_rst_reset をディアサートする前に、PLL への安定したリファレン
ス・クロックが存在することを確認します。
2. トランスミッタ PLL のロック後、pll_powerdown は tpll_lock の次にディアサートされます。
3. トランスミッタ・キャリブレーション完了後、tx_cal_busy ステータスがディアサートされま
す。トランスミッタ・キャリブレーションによっては、これは pll_locked がアサートされる
前と後のどちらにも発生します。
4. ゲーティング条件が ttx_digitalreset の最小継続時間の間発生した後、tx_digitalreset をディアサ
ートします。ゲーティング条件は以下の通りです。
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Stratix V デバイスのトランシーバ・リセット・コントロール
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ユーザー・コード化されたリセット・コントローラを使用したトランスミッタのデ
バイス・パワーアップ時のリセット
pll_powerdown がディアサートされる
3-9
•
• pll_locked がアサートされる
• tx_cal_busy がディアサートされる
トランスミッタがリセットから外れ、動作の準備が整います。
注: キャリブレーションの間、キャリブレーション IP の動作にともない pll_locked がアサート、
あるいはディアサートすることがあります。
図 3-5: ユーザー・エンコード化されたコントローラを使用したデバイス・パワーアップ時に
おけるトランスミッタのリセット・シーケンスのタイミング図
Control Signals
mgmt_rst_reset
1
pll_powerdown
1
tx_analogreset
1
tx_digitalreset
1
4
ttx_digitalreset min 20 ns
Status Signals
2
pll_locked
tpll_lock max 10 μs
3
tx_cal_busy
表 3-4: PLL、TX PMA、および TX PCS のリセットのガイドライン
リセット内容
PLL
リセットが必要な信号
pll_powerdown
tx_analogreset
tx_digitalreset
TX PMA
tx_analogreset
tx_digitalreset
TX PCS
tx_digitalreset
Stratix V デバイスのトランシーバ・リセット・コントロール
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Altera Corporation
3-10
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ユーザー・コード化されたリセット・コントローラを使用したトランスミッタのデ
バイス動作時のリセット
ユーザー・コード化されたリセット・コントローラを使用したトランスミッタの
デバイス動作時のリセット
PLL、トランスミッタのアナログもしくはデジタル・ブロックをデバイス動作時の任意の時点で
リセットする場合は、以下のリセット・シーケンスに従ってください。これは、リンクの再確立
や一定のダイナミック・リコンフィギュレーション後に必要になる場合があります。
次にリストする番号は、以下の図中の番号に対応しており、デバイス・パワーアップ時のトラン
スミッタ・リセット・シーケンスの手順を示しています。
1. トランスミッタをリセットするには、
• pll_powerdown、tx_analogreset、および tx_digitalreset をアサートします。PCS ブロッ
クをリセットするために、pll_powerdown と tx_analogreset がアサートされるごとに
tx_digitalreset をアサートする必要があります。
• 少なくとも tpll_powerdown の間 pll_powerdown をアサートで保持します。
• pll_powerdown がディアサートされるのと同時、あるいはそのディアサート後に
tx_analogreset をディアサートします。
2. トランスミッタ PLL のロック後、pll_locked ステータスは、tpll_lock の後でアサートされま
す。TX PLL がロック状態の間、pll_locked ステータス信号はトグルする場合があります。こ
の信号は、tpll_lock の後でアサートされます。
3. 最低継続期間の ttx_digitalreset の後、tx_digitalreset をディアサートします。その後、全てのゲ
ーティング条件は削除されます。
• pll_powerdown がディアサートされる
• pll_locked がディアサートされる
図 3-6: ユーザー・エンコード化されたコントローラを使用したデバイス動作時におけるトラ
ンスミッタのリセット・シーケンスのタイミング図
Control Signals
pll_powerdown
1
tx_analogreset
1
tx_digitalreset
1
Status Signals
pll_locked
tpll_powerdownmin 1 μs
3
2
ttx_digitalreset min 20ns
tpll_lock max 10 μs
ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバイ
ス・パワーアップ・コンフィギュレーション時のリセット
初期パワーアップ後に信頼性のあるレシーバの初期化が確実に行われるようにするには、このリ
セット・シーケンスに従ってください。
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Stratix V デバイスのトランシーバ・リセット・コントロール
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ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバイ
ス・パワーアップ・コンフィギュレーション時のリセット
3-11
次にリストする番号は、以下の図中の番号に対応しており、デバイス・パワーアップ時のレシー
バ・リセット・シーケンスの手順を示しています。
1. mgmt_rst_reset をパワーアップ時にアサートし、キャリプレーション IP を開始します。少な
くとも 2 mgmt_clk_clock サイクルの間 mgmt_rst_reset をアクティブで保持します。
rx_analogreset と rx_digitalreset をパワーアップ時にアクティブで保持し、レシーバをリ
セットで保持します。全てのゲーティング条件が削除された後、これらをディアサートする
ことができます。
2. レシーバ・キャリブレーション完了後、rx_cal_busy ステータスはディアサートされます。
3. rx_cal_busy がディアサートされた後、最小継続時間の trx_analogreset の後で rx_analogreset を
ディアサートします。
4. rx_is_lockedtodata はレシーバ CDR からのステータス信号で、CDR がロック・ツー・デー
タ（LTD）モードであることを表しています。rx_digitalreset がディアサートされる前に少
なくとも tLTD の間 rx_is_lockedtodata がアサートされ、アサート状態が保持されることを確
認します。rx_is_lockedtodata がアサートされトグルする場合、rx_digitalreset をディアサ
ートする前に、もう 1 つの tLTD の間待機する必要があります。
5. rx_is_lockedtodata がアサート状態を保持した後、最低継続期間の tLTD の後で、
rx_digitalreset をディアサートします。rx_digitalreset がディアサートされる前に、
rx_analogreset と rx_cal_busy がディアサートされることを確認します。
これでレシーバはリセットから外れ、動作の準備が整った状態となります。
注: rx_is_lockedtodata は、レシーバ入力でデータが存在しない場合トグルする
ことがあります。
注: rx_is_lockedtoref は、rx_is_lockedtodata がアサートされると、don't care
となります。
注: rx_analogreset の後には常に rx_digitalreset が続く必要があります。
図 3-7: ユーザー・エンコード化されたコントローラを使用したデバイス・パワーアップ時に
おけるレシーバのリセット・シーケンスのタイミング図
Control Signals
mgmt_rst_reset
1
rx_analogreset
1
rx_digitalreset
1
3
trx_analogreset min 40ns
5
tLTD min 4 μs
Status Signals
4
rx_is_lockedtodata
rx_cal_busy
2
関連情報
Transceiver Architecture in Stratix V Devices
CDR ロック・モードに関する参照情報です。
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3-12
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ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバイス
動作時のリセット
ユーザー・コード化されたリセット・コントローラを使用したレシーバのデバイ
ス動作時のリセット
レシーバのアナログもしくはデジタル・ブロックをデバイス動作時の任意の時点でリセットする
場合は、以下のリセット・シーケンスに従ってください。これは、リンクの再確立や一定のダイ
ナミック・リコンフィギュレーション後に必要になる場合があります。
次にリストする番号は、以下の図中の番号に対応しており、デバイス動作時のレシーバ・リセッ
ト・シーケンスの手順を示しています。
1. 任意の時点で rx_analogreset と rx_digitalreset を個別にアサートします。ただし、PCS ブ
ロックをリセットするために rx_analogreset をアサートする際は常に rx_digitalreset をア
サートする必要があります。
2. 少なくとも 40 ns（trx_analogreset）の後で、rx_analogreset をディアサートします。
3. rx_is_lockedtodata はレシーバ CDR からのステータス信号で、CDR がロック・ツー・デー
タ（LTD）モードであることを表しています。rx_digitalreset がディアサートされる前に
rx_is_lockedtodata がアサートされ、アサート状態が保持されることを確認します。
4. rx_is_lockedtodata がアサート状態を保持した後、最低継続期間の tLTD の後で、
rx_digitalreset をディアサートします。rx_analogreset がディアサートされることを確認
します。
注: rx_is_lockedtodata は、レシーバ入力でデータが存在しない場合トグルする
ことがあります。rx_is_lockedtoref は、rx_is_lockedtodata がアサートされ
ると、don't care となります。
図 3-8: ユーザー・エンコード化されたコントローラを使用したデバイス・動作時におけるレ
シーバのリセット・シーケンスのタイミング図
Control Signals
rx_analogreset
1
rx_digitalreset
1
Status Signals
rx_is_lockedtodata
2
4
tLTD min 4 μs
3
関連情報
Transceiver Architecture in Stratix V Devices
CDR ロック・モードに関する参照情報です。
Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット
PHY IP インスタンスのメモリ・マップ・レジスタを使用すれば、Avalon メモリ・マップ・イン
タフェースを介してリセット信号を制御することが可能です。
メモリ・マップ・レジスタを使用することで、PLL、トランスミッタとレシーバのアナログおよ
びデジタル・ブロックを別々にリセットすることが可能となり、全リセット・シーケンスを繰り
返す必要がなくなるため、柔軟性が得られます。
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Stratix V デバイスのトランシーバ・リセット・コントロール
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Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット・コントロ
ール信号
3-13
Avalon メモリ・マップ・レジスタを使用したトランシーバのリセット・コントロ
ール信号
次の表は、CDR ロック・モードとチャネル・リセットのメモリ・マップ・レジスタをリストし
ています。これらの信号は、PHY IP のメモリ・マップ・レジスタを使用する際、トランシーバ
のリセットに役立ちます。
表 3-5: メモリ・マップ・レジスタを使用したトランシーバのリセット・コントロール
レジスタ名
pma_rx_set_locktodata
pma_rx_set_locktoref
reset_tx_digital
reset_rx_analog
reset_rx_digital
reset_ch_bitmask
説明
このレジスタは CDR マニュアル・ロック・モード専用
です。このレジスタを High に設定すると、RX CDR PLL
はロック・ツー・データ（LTD）モードになります。両
方のレジスタの CDR がオート・ロック・モードの場合、
デフォルトで Low となります。
このレジスタは CDR マニュアル・ロック・モード専用
です。このレジスタを High に設定すると、pma_rx_set_
lockedtodata がアサートされていなければ、RX CDR
PLL はロック・ツー・レファレンス（LTR）モードにな
ります。両方のレジスタの CDR がオート・ロック・モ
ードの場合、デフォルトで Low となります。
このレジスタを High に設定すると、 reset_ch_bitmask
レジスタを介してリセット・コントロールに向けてイネ
ーブルされた全てのチャネルで tx_digitalreset 信号が
アサートされます。tx_digitalreset 信号をディアサー
トするには、reset_tx_digital レジスタを 0 に設定しま
す。
このレジスタを High に設定すると、 reset_ch_bitmask
レジスタを介してリセット・コントロールに向けてイネ
ーブルされた全てのチャネルで rx_analogreset 信号が
アサートされます。rx_analogreset 信号をディアサー
トするには、reset_rx_analog レジスタを 0 に設定しま
す。
このレジスタを High に設定すると、 reset_ch_bitmask
レジスタを介してリセット・コントロールに向けてイネ
ーブルされた全てのチャネルで rx_digitalreset 信号が
アサートされます。rx_digitalreset 信号をディアサー
トするには、reset_rx_digital レジスタを 0 に設定しま
す。
このレジスタは、PHY IP インスタンス内のリセット・コ
ントロールに向けた一定のチャネルをイネーブル/ディ
セーブルするオプションを提供します。
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マニュアル・ロック・モードにおけるクロック・データ・リカバリ
レジスタ名
説明
このレジスタがアサートされると、TX PLL（Phase-Locked
Loop）がオフになります。
pll_powerdown
関連情報
Altera Transceiver PHY IP Core User Guide
レジスタ・アドレスに関する参照情報です。
マニュアル・ロック・モードにおけるクロック・データ・リカバリ
デザイン要件に応じて、デフォルト CDR 自動ロック・モードを上書きするクロック・データ・
リカバリ（CDR）手動ロック・モードを使用します。
マニュアル・ロック・モードで、CDR をイネーブルまたは制御する 2 つの信号は
と rx_set_locktodata になります。
rx_set_locktoref
関連情報
Altera Transceiver PHY IP Core User Guide の「Transceiver PHY Reset Controller IP Core」の章
マニュアル・ロック・モードの使用方法については、表「トップレベルの信号」の rx_digitalreset
信号の説明を参照してください。
CDR マニュアル・ロック・モードのコントロール設定
CDR ロック・モードを設定するには、次のコントロール設定を使用します。
表 3-6: マニュアル・ロック・モードの CDR のコントロール設定
CDR ロック・モード
rx_set_locktoref
rx_set_
locktodata
0
0
自動
1
0
Manual-RX CDR LTR
X
1
Manual-RX CDR LTD
CDR マニュアル・ロック・モードでのトランシーバのリセット
以下の番号はそれぞれ、下の図の番号に相当し、CDR をマニュアル・クロック・モードに設定
する手順を示しています。
1. キャリブレーションが完了し（rx_cal_busy が low）、トランシーバが初期リセット・シーケ
ンスを終えていることを確認します。 rx_digitalreset と rx_analogreset 信号は Low であ
る必要があります。rx_is_lockedtoref は don't care であり、High または Low のどちらにもな
ることができます。rx_is_lockedtodata と rx_ready 信号は High である必要があり、トラン
シーバがリセット外であることを示しています。別の方法としては、キャリブレーション完
了後、マニュアル・ロック・モードで CDR を直接起動することも可能です。
2. CDR をロック・ツー・リファレンス・モードに切り替えるために、rx_set_locktoref 信号を
High にアサートします。rx_is_lockedtodata ステータス信号がディアサートされます。ユ
ーザー・コード化されたリセットを使用する場合は、rx_set_lockedtoref と同時あるいはア
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Stratix V デバイスのトランシーバ・リセット・コントロール
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リセット信号およびパワーダウン信号の影響を受けるトランシーバ・ブロック
3.
4.
5.
6.
3-15
サート後に rx_digitalreset 信号を High にアサートします。トランシーバ PHY リセット・
コントローラを使用している場合、rx_digitalreset は自動的にアサートされます。
rx_digitalreset 信号がアサートされると、rx_ready ステータス信号がアサートされます。
CDR をロック・ツー・データ・モードに切り替えるために、tLTR_LTD_manual の後で
rx_set_locktodata 信号を High にアサートします。rx_is_lockedtodata ステータス信号がア
サートされ、CDR がこの時点で LTD モードに設定されたことを示します。
rx_is_lockedtoref ステータス信号は High または Low のどちらにもなることができ、この信
号は無視しても問題ありません。
tLTD_Manual の後に rx_digitalreset 信号をディアサートします。
rx_digitalreset 信号のディアサート後、Transceiver PHY Reset Controller を使用している場合
rx_ready ステータス信号がアサートされ、レシーバはこの時点でマニュアル・モードで CDR
のデータを受信する準備ができていることを示します。
図 3-9: CDR がマニュアル・ロック・モードである場合におけるトランシーバのリセット・シ
ーケンスのタイミング図
Control Signals
tLTR_LTD_manual min 15 μs
2
rx_set_locktoref
4
rx_set_locktodata
rx_digitalreset
1
rx_analogreset
1
5
2
tLTD_Manual min 4 μs
Status Signals
rx_is_lockedtoref
1
rx_is_lockedtodata
1
rx_ready
1
2
4
6
3
リセット信号およびパワーダウン信号の影響を受けるトランシーバ・ブ
ロック
次の表は、特定のリセット信号およびパワーダウン信号に影響を受けるブロックをリストしてい
ます。
Stratix V デバイスのトランシーバ・リセット・コントロール
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3-16
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リセット信号およびパワーダウン信号の影響を受けるトランシーバ・ブロック
表 3-7: 影響を受けるトランシーバ・ブロック
トランシーバ・ブロック
pll_
powerdown
rx_
digitalreset
rx_
analogreset
tx_digitalreset
tx_analogreset
PLL
CMU PLL
有
—
—
—
—
ATX PLL
有
—
—
—
—
レシーバ標準 PCS
レシーバ・ワード・アラ
イナ
—
有
—
—
—
レシーバ・デスキュー
FIFO
—
有
—
—
—
レシーバ・レート・マッ
チ FIFO
—
有
—
—
—
レシーバ 8B/10B デコー
ダ
—
有
—
—
—
レシーバ・バイト・デシ
リアライザ
—
有
—
—
—
レシーバ・バイト・オー
ダリング
—
有
—
—
—
レシーバ位相補償 FIFO
—
有
—
—
—
レシーバ 10G PCS
レシーバ・ギア・ボック
ス
—
有
—
—
—
レシーバ・ブロック・シ
ンクロナイザ
—
有
—
—
—
レシーバ・ディスパリテ
ィ・チェッカ
—
有
—
—
—
レシーバ・ディスクラン
ブラ
—
有
—
—
—
レシーバ・フレーム同期
—
有
—
—
—
レシーバ 64B/66B デコー
ダ
—
有
—
—
—
レシーバ CRC32 チェッ
カ
—
有
—
—
—
レシーバ FIFO
—
有
—
—
—
レシーバ PMA
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Stratix V デバイスのトランシーバ・リセット・コントロール
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3-17
リセット信号およびパワーダウン信号の影響を受けるトランシーバ・ブロック
pll_
powerdown
rx_
digitalreset
rx_
analogreset
tx_digitalreset
tx_analogreset
レシーバ・バッファ
—
—
有
—
—
レシーバ CDR
—
—
有
—
—
レシーバ・デシリアライ
ザ
—
—
有
—
—
トランシーバ・ブロック
トランスミッタ標準 PCS
トランスミッタ位相補償
FIFO
—
—
—
有
—
バイト・シリアライザ
—
—
—
有
—
8B/10B エンコーダ
—
—
—
有
—
トランスミッタ・ビット・
スリップ
—
—
—
有
—
トランスミッタ 10G PCS
トランスミッタ FIFO
—
—
—
有
—
トランスミッタ・フレー
ム・ジェネレータ
—
—
—
有
—
トランスミッタ CRC32
ジェネレータ
—
—
—
有
—
トランスミッタ 64B/66B
エンコーダ
—
—
—
有
—
トランスミッタ・スクラ
ンブラ
—
—
—
有
—
トランスミッタ・ディス
パリティ・ジェネレータ
—
—
—
有
—
トランスミッタ・ギア・
ボックス
—
—
—
有
—
トランスミッタ PMA
トランスミッタ・セント
ラル/ローカル・クロッ
ク・ディバイダ
—
—
—
—
有
シリアライザ
—
—
—
—
有
トランスミッタ・バッフ
ァ
—
—
—
—
有
Stratix V デバイスのトランシーバ・リセット・コントロール
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Altera Corporation
3-18
SV52004
2014.09.30
改訂履歴
改訂履歴
日付
バージョン
変更内容
2014 年 9 月
2014.09.30
• エンベデッド・リセット・コントローラは提供さ
れていますが、代わりに独自のリセット・コント
ローラを使用することも可能である、という記述
を章の最初に追加しました。
• 「PHY IP エンベデッド・リセット・コントローラ
を使用したトランシーバのデバイス・パワーアッ
プ時のリセット」の項に信号のディアサートに関
する情報を追加しました。
• タイミング図に「Control Signals」と「Status
Signals」の表記を追加しました。
• 「マニュアル・ロック・モードにおけるクロック・
データ・リカバリ」の項に関連情報へのリンクを
追加しました。
2013 年 10 月
2013.10.11
• ユーザー制御のリセット・コントローラからユー
ザー・コード化されたリセット・コントローラへ
表記を変更しました。
2013 年 5 月
2013.05.06
• ATX PLL キャリブレーションについての情報を
追加しました。
• tpll_lock の正しい値が反映されるよう図を修正し
ました。
• ナレッジ・ベースの既知の文書の問題へのリンク
を追加。
2013 年 2 月
2013.02.21
• リセット・オプションについての情報を追加しま
した。
• ユーザー・コード化されたリセット・コントロー
ラを使用したパワー・アップ時のトランスミッタ
のリセットについての内容を加筆修正しました。
• メモリ・マップ・レジスタを使用する際の、pll_
powerdown についての間違った記述を訂正しまし
た。
2012 年 12 月
2012.12.17
• パワー・アップ時とデバイス動作時のトランシー
バのリセットについての情報を追加しました。
• 内容を再編しました。
Altera Corporation
Stratix V デバイスのトランシーバ・リセット・コントロール
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SV52004
2014.09.30
改訂履歴
日付
2012 年 6 月
バージョン
3.3
Stratix V デバイスのトランシーバ・リセット・コントロール
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3-19
変更内容
• Quartus II ソフトウェア・バージョン 12.0 へ対応
するよう更新しました。
• 図 3-2、図 3-4、および図 3-6 を更新しました。
• 表 3-1 を新しく追加しました。
• 波形を説明する手順を新しく追加しました。
• パワー・アップに関する図 3-2 および 3-5 を削除
し、それに伴い内容も変更しました。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィ
ギュレーション
2014.09.30
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更新情報
4
フィードバック
Stratix® V デバイスは、トランシーバ専用のフィジカル・コーディング・サブレイヤ（PCS）お
よびフィジカル・メディア・アタッチメント（PMA）回路を備えています。
プロトコルを実装するには、にリストされた PHY IP を使用します。
Stratix V デバイスは、以下の通信プロトコルをサポートします。
•
•
•
•
•
10GBASE-R および 10GBASE-KR
Interlaken
PCI Express®（PCIe®）—Gen1、Gen2、および Gen3
CPRI および OBSAI—確定的レイテンシのプロトコル
XAUI
上記以外の通信プロトコルおよびユーザー定義のプロトコルは、以下の IP でイネーブルするこ
とができます
• 異なる PCS オプション間におけるリコンフィギュレーション性能を含む標準 PCS および
10G PCS ハードウェア・オプションを使用するネイティブ PHY IP
• カスタムのデータパスで標準 PCS を使用するカスタム PHY IP
• 低レイテンシ・データパス・コンフィギュレーションで標準もしくは 10G PCS を使用する低
レイテンシ PHY IP
関連情報
• Arria 10 デバイス・ハンドブック：既知の問題
Arria V デバイス・ハンドブックの章にプランニングされる更新を一覧表示します。
• Upcoming Stratix V Device Features
• Altera Transceiver PHY IP Core User Guide
プロトコルおよびトランシーバ PHY IP のサポート
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance
of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device
specifications before relying on any published information and before placing orders for products or services.
www.altera.com
101 Innovation Drive, San Jose, CA 95134
ISO
9001:2008
登録済
4-2
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プロトコルおよびトランシーバ PHY IP のサポート
表 4-1: プロトコルおよび PHY IP 機能のサポート
プロトコルの規格
PCS タイプ
Avalon-MM レジ
スタ・インタフェ
ース
リセット・コントローラ
PCIe Gen3 x1、x2、x4、 PCIe 向け PHY 標準および
x8
IP コア（PIPE） Gen3
有
エンベデッド
PCIe Gen2 x1、x2、x4、 PCIe 向け PHY 標準
x8
IP コア（PIPE）
有
エンベデッド
PCIe Gen1 x1、x2、x4、 PCIe 向け PHY 標準
x8
IP コア（PIPE）
有
エンベデッド
10GBASE-R
10G
有
エンベデッド
ネイティブ
PHY
10G
無
外部リセット IP
10G/40/100G Ethernet ネイティブ
PHY
10G
無
外部リセット IP
10GBASE-R
1G/10Gb Ethernet
1G/10GbE およ標準およびエン
び 10GBASE-KR ハンスト
有
エンベデッド
1588 規格 1G/10Gb
Ethernet
1G/10GbE およ標準および 10G
び 10GBASE-KR
有
エンベデッド
1588 規格 10G
Ethernet
ネイティブ
PHY
無
外部リセット IP
10GBASE-KR と
1000BASE-X
1G/10GbE およ標準および 10G
び 10GBASE-KR
有
エンベデッド
1000BASE-X および
SGMII Gigabit
Ethernet
カスタム PHY
Standard
標準
有
エンベデッド、もしく
は外部リセット IP
XAUI
XAUI PHY IP
標準 Soft-PCS
有
エンベデッド
低レイテンシ
PHY
標準および 10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準および 10G
無
外部リセット IP
低レイテンシ
PHY
標準および 10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準および 10G
無
外部リセット IP
SPAUI
DDR XAUI
(10)
トランシーバ IP
10G
PCI Express 用ハード IP も MegaCore ファンクションとして利用可能です。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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2014.09.30
プロトコルおよびトランシーバ PHY IP のサポート
プロトコルの規格
トランシーバ IP
Avalon-MM レジ
スタ・インタフェ
ース
リセット・コントローラ
Interlaken PHY
10G
有
エンベデッド
ネイティブ
PHY (11)
10G
無
外部リセット IP
低レイテンシ
OTL4.10/OIF SFI-S 経 PHY
由 OTU-4（100G）
ネイティブ
PHY
10G
有
外部リセット IP
10G
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
10G
有
エンベデッド、もしく
は外部リセット IP
標準
有
エンベデッド、もしく
は外部リセット IP
標準および 10G
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
Interlaken（CEI-6G/
11G）
OTU-3 (40G) via OIF
SFI-5.2/SFI-5.1
OTU-2 (10G) via OIF
SFI-5.1s
OTU-1 (2.7G)
低レイテンシ
OIF SFI-5.2 経由
PHY
SONET/SDH STS-768/
低レイテンシ
STM-256（40G）
PHY
OIF SFI-5.2/SFI-5.1 経ネイティブ
由 SONET/SDH STS- PHY
768/STM-256（40G）
SFP+/SFF-8431/CEI11G 経由 SONET/
SDH STS-192/STM-64
（10G）
OIF SFI-5.1s/SxI-5/
SFI-4.2 経由 SONET/
SDH STS-192/STM-64
（10G）
(11)
PCS タイプ
4-3
Soft-PCS 結合 IP が必要となります。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-4
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プロトコルおよびトランシーバ PHY IP のサポート
プロトコルの規格
トランシーバ IP
低レイテンシ
PHY
SFP/TFI-5.1 経由
SONET/SDH STS-12/
STM-4（0.622G）
Intel QPI
10G SDI
SD-SDI/HD-SDI/3GSDI
10G GPON/EPON
GPON/EPON
16/10G Fibre Channel
Altera Corporation
Avalon-MM レジ
スタ・インタフェ
ース
リセット・コントローラ
標準
有
エンベデッド、もしく
は外部リセット IP
標準
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
PMA-Direct
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
OIF SFI-5.1s 経由
SONET STS-96（5G）ネイティブ
PHY
SFP/TFI-5.1 経由
SONET/SDH STS-48/
STM-16（2.5G）
PCS タイプ
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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2014.09.30
プロトコルおよびトランシーバ PHY IP のサポート
プロトコルの規格
8G/4G Fibre Channel
FDR/FDR-10
Infiniband x1, x4, x12
SDR/DDR/QDR
Infiniband x1, x4, x12
CPRI 4.2/OBSAI RP3
v4.2
SRIO 2.2/1.3 (12)
トランシーバ IP
JESD204A
ASI
(12)
Avalon-MM レジ
スタ・インタフェ
ース
リセット・コントローラ
低レイテンシ
PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
低レイテンシ
PHY
10G
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
10G
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
確定的 PHY
標準
有
エンベデッド
ネイティブ
PHY
標準
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
標準
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
SATA 3.0/2.0/1.0 およ
び SAS 2.0/1.0
ネイティブ
PHY
HiGig+/2+
PCS タイプ
4-5
Nx Multi-Alignment Deskew State Machine をコアに実装する必要があります。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-6
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10GBASE-R および 10GBASE-KR
プロトコルの規格
SPI 5（50G）
カスタムおよびその
他のプロトコル
トランシーバ IP
PCS タイプ
Avalon-MM レジ
スタ・インタフェ
ース
リセット・コントローラ
カスタム PHY
標準
有
エンベデッド、もしく
は外部リセット IP
ネイティブ
PHY
標準
無
外部リセット IP
ネイティブ
PHY
標準、10G、お
よび PMADirect
無
外部リセット IP
10GBASE-R および 10GBASE-KR
10GBASE-R はオプティカル・ルータ、サーバ、およびスイッチといったオプティカル・モジュ
ール LAN アプリケーションに使用され、10GBASE-KR は Stratix V トランシーバを使用するブレ
ード・サーバのような電気的バックプレーン・アプリケーションに使用されます。
10GBASE-R は、IEEE 802.3-2008 規格の 49 項で定義されている 10 ギガビット・イーサネット・
リンクの特別な物理層の実装です。10GBASE-R PHY は、IEEE 802.3 MAC および RS
（Reconciliation Sublayer）との接続に XGMII インタフェースを使用します。IEEE 802.3-2008 規格
では、各 10GBASE-R リンクが XGMII インタフェースで 10 Gpbs データ・レートおよび、64B/66B
エンコーディングを持つ 10.3125 Gbps シリアル・ライン・レートをサポートすることが必要で
す。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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10GBASE-R および 10GBASE-KR
4-7
図 4-1: IEEE 802.3 MAC および RS への 10GBASE-R PHY 接続
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
Reference
Model
Layers
MAC Control (Optional)
Media Access Control (MAC)
Reconciliation
Application
Presentation
32-bit data, 4-bit control (DDR @ 156.25 MHz)
XGMII
Session
10GBASE-R PCS
Transport
Network
10GBASE-R
PHY
Serial PMA
PMD
Data Link
Physical
10.3125 Gbps
MDI
Medium
10GBASE-LR, -SR, -ER, or -lRM
注: 10GBASE-R リンクを実装するには、Interfaces メニューの Ethernet で IP Catalog の 10GBASER PHY IP コアをインスタンス化します。
IEEE 802.3ap-2007 規格では、各バックプレーン・リンクが 1 Gbps と 10 Gbps のマルチ・データ・
レートのスピードをサポートすることも必要となります。10GBASE-KR および 1000BASE-KX
は、IEEE 802.3ap-2007 規格の 70 項と 72 項でそれぞれ定義されている 10 ギガビットと 1 ギガビ
ット・イーサネット・リンクへの電気的バックプレーンの物理層の実装です。10 Gbps バックプ
レーン・イーサネット 10GBASE-KR の実装では、XGMII インタフェースを使用して、パートナ・
リンクとの HCD（Highest Common Denominator）テクノロジに対する 64B/66B PCS エンコーデ
ィング、オプショナル FEC（Forward Error Correction）および自動ネゴシエーション（AN）のサ
ポートがある離婚知りエーション・サブレイヤ（RS）と接続します。オプショナル FEC、LT、
および AN のロジックは、コア・ファブリックに実装されます。1 Gbps バックプレーン・イーサ
ネットの 1000BASE-KX 実装では、GMII インタフェースを使用して、パートナ・リンクとの HCD
テクノロジに対する 8B/10B PCS エンコーディングおよび自動ネゴシエーションのサポートがあ
るリコンシリエーション・サブレイヤ（RS）と接続します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-8
SV52005
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10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレー
ション
図 4-2: IEEE 802.3 MAC および RS への 10GBASE-R PHY 接続
LAN
CSMA/CD
LAYERS
Higher Layers
LLC (Logical Link Control) or other MAC Client
OSI
Reference
Model
Layers
MAC Control (Optional)
Media Access Control (MAC)
Reconciliation
Application
Presentation
GMII
XGMII
XGMII
64B/66B PCS
Session
8B/10B PCS
Transport
Network
Data Link
Physical
8B/10B PCS
FEC
PMA
PMA
PMA
PMD
PMD
PMD
AN
AN
AN
MDI
MDI
Medium
MDI
Medium
1000BASE-KX
PHY
10GBASE-KX4
Medium
10GBASE-KR
注: 1000BASE-KX サポートを持つ 10GBASE-R リンクを実装するには、Interfaces メニューの
Ethernet で IP Catalog の 1G/10GbE PHY IP と 10GBASE-KR PHY IP コアをインスタンス化し
ます。
1G/10GbE および 10GBASE-KR PHY IP コアを使用するためにはアルテラ・ライセンスが必要で
す。このコアは、10 ギガビットおよび 1 ギガビット・イーサネットのデータ・レート間での
10GBASE-R と 1000BASE-X のリンク、および自動ネゴシエーションをサポートしています。
関連情報
• Altera Transceiver PHY IP Core User Guide
• 10-Gbps Ethernet MAC MegaCore Function User Guide
10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレー
ション
以下の図は、10GBASE-R および 10GBASE-KR のコンフィギュレーションでイネーブルされるト
ランシーバ・ブロックおよび設定を示しています。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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2014.09.30
10GBASE-R
10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレー
ション
4-9
図 4-3: 10GBASE-R データパス・コンフィギュレーション
「Disabled」と表されているブロックは使用されませんが、レイテンシが発生します。
「Bypassed」
と表されているブロックは使用されず、レイテンシも発生しません。
Transceiver PHY IP
Lane Data Rate
Number of Bonded Channels
PCS-PMA Interface Width
Gear Box
10.3125 Gbps
None
40-Bit
Enabled (66:40 Ratio)
Block Synchronizer
Enabled
Disparity Generator/Checker
Bypassed
Scrambler, Descrambler (Mode)
Enabled
(Self Synchronous Mode)
64B/66B Encoder/Decoder
Enabled
BER Monitor
Enabled
CRC32 Generator, Checker
Bypassed
Frame Generator, Synchronizer
Bypassed
RX FIFO (Mode)
Enabled
(Clock Compensation Mode)
TX FIFO (Mode)
Enabled
(Phase Compensation Mode)
TX/RX 10G PCS Latency (Parallel Clock Cycles)
TX: 8-12
RX: 15-34
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
8-bit Control
FPGA Fabric-to-Transceiver
Interface Frequency
156.25 MHz
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
10GBASE-R PHY IP
Altera Corporation
4-10
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10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレー
ション
図 4-4: 10GBASE-R コンフィギュレーションでのトランシーバ・チャネル・データパス
66
tx_serial_data
TX Gear Box
66
Disparity
Generator
Scrambler
CRC32
Generator
64-Bit Data
8-Bit Control
64B/66B Encoder
and TX SM
xgmii_tx_clk
(156.25MHz)
(from core)
Frame Generator
TX
FIFO
64-Bit Data
8-Bit Control
Transmitter PMA
Serializer
Transmitter 10G PCS
FPGA
Fabric
40
Parallel Clock (257.8125 MHz)
BER
Monitor
rx_coreclkin
rx_serial_data
CDR
40
Deserializer
RX Gear Box
Receiver PMA
Div 40
Parallel and Serial Clocks
(Only from the Central Clock Divider)
fPLL
Central/ Local Clock Divider
CMU PLL
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Altera Corporation
Block Synchronizer
Parallel Clock (Recovered) (257.8125 MHz)
xgmii_rx_clk
(156.25MHz)
Input
Reference
Clock
Disparity Checker
De-Scrambler
66
Frame Synchronizer
64-Bit Data
8-Bit Control
64B/66B Decoder
and RX SM
CRC32
Checker
64-Bit
Data
8-Bit
Control
RX FIFO
Receiver 10G PCS
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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10GBASE-R および 10GBASE-KR のトランシーバ・データパス・コンフィギュレー
ション
10GBASE-KR
4-11
図 4-5: 10GBASE-R/KR および 1000Base-X/KX のデータパス・コンフィギュレーション
Transceiver PHY IP
Link
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
Gear Box
10GBASE-R/KR
1000BASE-X/KX
10.3125 Gbps
1.25 Gbps
None
None
10G PCS
Standard PCS
40-Bit
10-Bit
Link
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
TX Bitslip
Enabled (66:40 Ratio)
Bypassed
Block Synchronizer
Enabled
Automatic Synchronization
State Machine (7-Bit Comma,
10-Bit/K28.5/)
Disparity Generator/Checker
Bypassed
Enabled
Run Length Violation Checker
Enabled
(Self Synchronous Mode)
Bypassed
Deskew FIFO
64B/66B Encoder/Decoder
Enabled
Enabled
8B/10B Encoder/Decoder
BER Monitor
Enabled
Disabled
Byte Serializer, Deserializer
Bypassed
Disabled
Byte Ordering
Bypassed
Enabled
RX FIFO (Mode)
Enabled
(Clock Compensation Mode)
Enabled
(Phase Compensation Mode)
RX FIFO (Mode)
TX FIFO (Mode)
Enabled
(Phase Compensation Mode)
Enabled
(Phase Compensation Mode)
TX FIFO (Mode)
Scrambler, Descrambler (Mode)
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX/RX 10G PCS Latency
(Parallel Clock Cycles)
Word Aligner (Pattern Length)
Rate Match FIFO
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
TX: 8-12
RX: 15-34
TX: 5-6
RX: 20-24
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
8-bit Control
8-bit Data
1-bit Control
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency - XGMII Clock
156.25 MHz
125.00 MHz
FPGA Fabric-to-Transceiver
Interface Frequency - GMII Clock
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Transceiver PHY IP
1G/10Gbe and 10GBASE-KR
Altera Corporation
4-12
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10GBASE-R および 10GBASE-KR でサポートされている機能
図 4-6: 10GBASE-R/KR および 1000BASE-X/KX コンフィギュレーションでのトランシーバ・チャネ
ル・データパス
66
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
64-bit data
8-bit control
TX
FIFO
xgmii_tx_clk
(156.25 MHz)
from Core
Transmitter PMA
Transmitter 10G PCS
FPGA
Fabric
40
TX Bit Slip
TX Phase
Compensation
FIFO
Byte Serializer
8B/10B Encoder
Serializer
Transmitter Standard PCS
8-bit data and
GMII controls
tx_serial_data
tx_clkout_10g
tx_coreclkin_10g
10
tx_coreclkin_lg
/2
tx_clkout_lg
Receiver PMA
66
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
64-bit data
8-bit control
RX
FIFO
40
rx_clkout_lg
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_coreclkin_lg
RX Phase
Compensation
FIFO
8-bit data and
GMII status
rx_serial_data
Receiver Standard PCS
fractional
PLL
CDR
BER
Monitor
rx_coreclkin_l0g
Deserializer
xgmii_rx_clk (156.25 MHz)
Receiver 10G PCS
10
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
rx_recovered_clk
10G Input
Reference Clock
1G Input
Reference Clock
CMU PLL,
ATX PLL,
or both PLLs
Central/ Local Clock Divider
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
10GBASE-R および 10GBASE-KR でサポートされている機能
以下の機能は、10GBASE-R および 10GBASE-KR コンフィギュレーションのトランシーバによっ
てサポートされています。
10GBASE-R および 10GBASE-KR コンフィギュレーションでの MAC/RS に対する 64 ビット・シング
ル・データ・レート（SDR）インタフェース
IEEE 802.3-2008 規格の 46 項は、10GBASE-R および 10GBASE-KR PCS とイーサネット MAC/RS の
間の XGMII インタフェースを定義します。XGMII インタフェースは、156.25 MHz インタフェー
ス・クロックの正負両方のエッジ（ダブル・データ・レート–DDR）で MAC/RS および PCS の間
でクロックされる 32 ビット・データおよび 4 ビット幅のコントロール文字を定義します。
トランシーバは、IEEE 802.3-2008 規格で定義されているように MAC/RS に対する XGMII インタ
フェースをサポートしていません。その代わり、MAC/RS と PCS の間の 64 ビット・データおよ
び 8 ビット・コントロール SDR インタフェースをサポートしています。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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10GBASE-R および 10GBASE-KR でサポートされている機能
4-13
図 4-7: 10GBASE-R および 10GBASE-KR コンフィギュレーションでの XGMII インタフェース（DDR）
と Stratix V トランシーバ・インタフェース（SDR）
XGMII Transfer (DDR)
Interface Clock (156.25) MHz
TXD/RXD[31:0]
D0
D1
D2
D3
D4
D5
D6
TXC/RXC[3:0]
C0
C1
C2
C3
C4
C5
C6
Transceiver Interface (SDR)
Interface Clock (156.25) MHz
TXD/RXD[63:0]
{D1, D0}
{D3, D2}
{D5, D4}
TXC/RXC[7:0]
{C1, C0}
{C3, C2}
{C5, C4}
10GBASE-R および 10GBASE-KR コンフィギュレーションでの 64B/66B エンコーディング/デコーデ
ィング
10GBASE-R および 10GBASE-KR コンフィギュレーションでのトランシーバは、IEEE 802.3-2008
規格の 49 項で指定されているように、64B/66B エンコーディング/デコーディングをサポートし
ます。64B/66B エンコーダは、トランスミッタ FIFO から 64 ビット・データと 8 ビット・コント
ロール・コードを受信して、それらを 66 ビットのエンコードされたデータに変換します。66 ビ
ットのエンコードされたデータには、2 つのオーバーヘッド同期ヘッダ・ビットが含まれていま
す。レシーバ PCS はこれらのビットを使用してブロック同期およびビット・エラー・レート
（BER）をモニタします。
64B/66B エンコーディングは、受信データへのロックを維持するために、レシーバのクロック・
データ・リカバリ（CDR）に十分な遷移がシリアル・データ・ストリームにあることを確認しま
す。
10GBASE-R および 10GBASE-KR コンフィギュレーションでのトランスミッタおよびレシーバ・ステ
ート・マシン
10GBASE-R および 10GBASE-KR コンフィギュレーションでのトランシーバは、IEEE 802.3- 2008
規格の図 49-14 および図 49-15 に示されているトランスミッタとレシーバのステート・ダイアグ
ラムを実装しています。
トランスミッタ・ステート・ダイアグラムは、10GBASE-R および 10GBASE-KR PCS で指定され
たロー・データのエンコーディング以外にも、リセット時におけるローカル・フォールト
（LBLOCK_T）の送信や、10GBASE-R PCS の規則に違反した際のエラー・コード（EBLOCK_T）
の送信といった動作を実行します。
レシーバ・ステート・ダイアグラムは、10GBASE-R および 10GBASE-KR PCS で指定されたロー・
データのエンコーディング以外にも、リセット時における MAC/RS へのローカル・フォールト
（LBLOCK_R）を送信したり、の送信や、10GBASE-R PCS の規則に違反した際のエラー・コード
（EBLOCK_R）の置換といった動作を実行します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-14
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10GBASE-R および 10GBASE-KR でサポートされている機能
10GBASE-R および 10GBASE-KR コンフィギュレーションでのブロック・シンクロナイザ
レシーバ PCS のブロック・シンクロナイザは、レシーバが受信データ・ストリームへのロック
を達成しているかどうかを判断します。ブロック・シンクロナイザは、IEEE 802.3-2008 規格の図
49-12 で示すロック・ステート・ダイアグラムを実装しています。
ブロック・シンクロナイザは、ブロック同期を達成したかどうかを示すステータス信号を提供し
ます。
10GBASE-R および 10GBASE-KR コンフィギュレーションでの自己同期スクランブル/でスクランブ
ル
トランスミッタ/レシーバ PCS のスクランブラ/デスクランブラ・ブロックは、IEEE 802.3-2008 規
格の 49 項に記述されている自己同期スクランブラ/デスクランブラの多項式である 1 + x39 + x58
を実装しています。スクランブラ/デスクランブラ・ブロックは自己同期であり、初期化シード
を必要としません。各 66 ビット・データ・ブロック内に 2 つの同期ヘッダ・ビットが存在しな
い場合、ペイロード全体がスクランブルまたはデスクランブルされます。
10GBASE-R および 10GBASE-KR コンフィギュレーションでの BER モニタ
レシーバ PCS の BER モニタ・ブロックは、IEEE 802.3-2008 規格の図 49-13 に示されている BER
モニタ・ステート・ダイアグラムを実装しています。BER モニタは、BER スレッショルドに違
反が発生すると MAC へステータス信号を提供します。
10GBASE-R コアおよび 1G/10GbE と 10GBASE-KR の PHY IP コア（10GBASE-KR モード）は、125
μs ウィンドウ内に 16 個の同期ヘッダ・エラーが受信されると High BER を示すステータス・フ
ラグを提供します。
10GBASE-R および 10GBASE-KR コンフィギュレーションでのクロック補正
レシーバ PCS データパスのレシーバ FIFO は、リモート・トランスミッタとローカル・レシーバ
の間で最大±100 ppm の差を補正します。レシーバ FIFO は、アイドル（/I/）を挿入したり、アイ
ドル（/I/）またはオーダ・セット（/O/）を削除したりすることで ppm の差を補正します。
• アイドルの挿入 — レシーバ FIFO は、8 個の/I/ コードに続いて/I/ または/O/ を挿入して、ク
ロック・レート・ディスパリティを補正します。
• アイドル（/I/）またはシーケンス・オーダ・セット（/O/）の削除 — レシーバ FIFO は、4 個
の/I/ コードまたはオーダ・セット（/O/）のどちらか一方を削除して、クロック・レート・デ
ィスパリティを補正します。レシーバ FIFO は、以下の IEEE 802.3-2008 の削除検出規則を実
装しています
• 現在のワードの上位 4 バイトが Terminate/T/ コントロール文字を含んでいない場合、現在
のワードの下位 4 個の/I/ コードを削除します。
• レシーバ FIFO が 2 個の連続した/O/ オーダ・セットを受信した場合、1 個の/O/ オーダ・
セットを削除します。
10GBASE-KR および 1000BASE-KX のリンク・トレーニング
IEEE 802.3ap-2007 規格の 72 項で定義されているリンク・トレーニング・ファンクションは、コ
ア・ファブリックに実装されています。1G/10GbE および 10GBASE-KR の PHY IP リンク・トレ
ーニング・ロジックには、トレーニング・フレーム・ジェネレータ、トレーニング・フレーム・
シンクロナイザ、PRBS11 ジェネレータ、コントロール・チャネル・コーデック、ローカル・デ
バイス（LD）トランシーバ送信 PMA プリエンファシス係数ステータス・レポーティング、リン
ク・パートナ（LP）送信 PMA プリエンファシス係数アップデート・リクエスト、およびレシー
バ・リンク・トレーニング・ステータスが含まれています。
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1000BASE-X および 1000BASE-KX のトランシーバ・データパス
4-15
Stratix V GX チャネルは、プリタップ、メイン・タップ、およびファースト・ポストタップの 3
つの PMA 送信ドライバ・プリエンファシス・タップを採用しています。これらのタップは、
10GBASE-KRPHY 動作に関する 72 項の 72.7.1.10 で定義されているようにトランスミッタ出力波
形で必要となります。プリエンファシス係数は、リンク・トレーニング・プロセス中に PHY IP
によって動的に調整されます。
10GBASE-KR および 1000BASE-KX の自動ネゴシエーション
IEEE 802.3ap-2007 規格の 73 項で定義されている自動ネゴシエーション・ファンクションは、コ
ア・ファブリックに実装する必要があります。1G/10GbE および 10GBASE-KR の PHY IP の自動
ネゴシエーション・ロジックには、DME（Differential Manchester Encoding）ページ・コーデッ
ク、AN ページ・ロックとびシンクロナイザ、および送信、受信、アービトレーションの各ロジ
ック・ステート・マシンが含まれています。
10GBASE-KR FEC（順方向誤り訂正）
IEEE 802.3ap-2007 規格の 74 項で定義されている FEC ファンクションは、コア・ファブリックに
実装する必要があります。 Stratix V デバイスでは、ハード PCS は FEC 機能を必要とするアプリ
ケーションをサポートしていません。FEC サポートがある 10GBASE-KR リンクを実装するに
は、ネイティブ PHY IP を使用して低レイテンシ・コンフィギュレーションでコンフィギュレー
ションされたトランシーバとコア・ファブリックに全 PCS 機能と FEC ロジックを実装する必要
があります。
1000BASE-X および 1000BASE-KX のトランシーバ・データパス
以下の図は、1000BASE-X および 1000BASE-KX コンフィギュレーションでのトランシーバ・デー
タパスとクロック周波数を示しています。
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4-16
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1000BASE-X および 1000BASE-KX でサポートされている機能
図 4-8: 1000BASE-X および 1000BASE-KX のデータパス・コンフィギュレーション
Transmitter Standard PCS
tx_coreclkin_1g
tx_serial_data
Serializer
TX Bit Slip
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
(125 MHz)
/2
rx_serial_data
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
rx_coreclkin_1g
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Standard PCS
Deserializer
tx_clkout_1g
(125 MHz)
rx_clkout_1g
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel Clock
Serial Clock
Parallel and Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
1000BASE-X および 1000BASE-KX でサポートされている機能
以下の機能は、1000BASE-X および 1000BASE-KX コンフィギュレーションでのトランシーバでサ
ポートされています。
1000BASE-X および 1000BASE-KX コンフィギュレーションでの 8B/10B エンコーダ
1000BASE-X および 1000BASE-KX モードでは、8B/10B エンコーダは、トランスミッタ位相補償
FIFO から 8 ビットのデータと 1 ビットのコントロール識別子をクロックし、10 ビットのエンコ
ードされたデータを生成します。10 ビットのエンコードされたデータは、シリアライザに供給
されます。
1000BASE-X および 1000BASE-KX コンフィギュレーションでのアイドル・オーダ・セット生成
IEEE 802.3 規格では、GMII がアイドル状態になると常に 1000BASE-X および 1000BASE-KX PHY
がアイドル・オーダ・セット（/I/）を連続的に繰り返し送信することが要求されます。これによ
って、送信するアクティブ・データが存在しない場合でも常にレシーバがビットとワードの同期
を維持することが補償されます。
1000BASE-X および 1000BASE-KX の機能モードでは、/K28.5/ コンマの後に続く/Dx.y/であれば、
現在のランニング・ディスパリティに基づき、トランスミッタによって/D5.6/（/I1/オーダ・セ
ット）または/D16.2/（/I2/オーダ・セット）に置き換えられます。ただし、/K28.5/の後続データ
が、/D21.5/（/C1/オーダ・セット）または/D2.2/（/C2/）オーダ・セットの場合はこの限りでは
ありません。/K28.5/の前のランニング・ディスパリティが正の場合は、/I1/オーダ・セットが生
成されます。ランニング・ディスパリティが負の場合は、/I2/オーダ・セットが生成されます。/
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1000BASE-X および 1000BASE-KX でサポートされている機能
4-17
I1/の最後のディスパリティは、/I1/の最初のディスパリティと反対です。/I2/の最後のディスパ
リティは、最初のランニング・ディスパリティ（アイドル・コードの直前にあるもの）と同じで
す。これにより、アイドル・オーダ・セットの最後は負のランニング・ディスパリティになりま
す。/K28.5/の後に続く/Kx.y/は置き換えられません。
注: /D14.3/、/D24.0/、および/D15.8/は、/D5.6/または/D16.2/によって置き換えられます（/I1/、/I2/
オーダ・セットの場合）。/D21.5/（/C1/オーダ・セットの一部）は置き換えられません。
図 4-9: 自動オーダ・セット生成の例
clock
tx_datain [ ]
K28.5
D14.3
K28.5
D24.0
K28.5
D15.8
K28.5
D21.5
Dx.y
tx_dataout
Dx.y
K28.5
D5.6
K28.5
D16.2
K28.5
D16.2
K28.5
D21.5
/I1/
Ordered Set
/I2/
/I2/
/C2/
1000BASE-X および 1000BASE-KX コンフィギュレーションでのリセット状態
のディアサート後、ユーザー・データを tx_datain ポートにユーザー・データ
を送信する前に、3 つの/K28.5/カンマ・コード・グループを送信します。これは、レシーバでの
同期ステート・マシン動作に影響する可能性があります。
tx_digitalreset
同期シーケンスの送信をいつ開始したかに応じて、自動的に送信された 3 つの/K28.5/コード・グ
ループの最後と、同期シーケンスの最初の/K28.5/コード・グループとの間に偶数個または奇数個
の/Dx.y/コード・グループが送信されます。これら 2 つの/K28.5/コード・グループの間で偶数個
の/Dx.y/コード・グループが受信される場合、同期シーケンスの最初の/K28.5/コード・グループ
は、奇数のコード・グループ境界から始まります（rx_even = FALSE）。IEEE 802.3 準拠の
1000BASE-X または 1000BASE-KX 同期ステート・マシンは、これをエラー状態と見做し、同期ス
テートの喪失状態に入ります。
以下の図は、最後に自動送信されたの/K28.5/とユーザーが最初に送信した/K28.5/の間の/Dx.y/が
偶数個ある例を示しています。サイクル n + 3 において奇数のコード・グループで受信されたユ
ーザー送信の最初の/K28.5/コード・グループによって、レシーバの同期ステート・マシンは同期
ステートの喪失状態になります。サイクル n + 3 および n + 4 の最初の同期オーダ・セット/
K28.5/Dx.y/は無視され、同期に成功するには更に 3 つのオーダ・セットが必要です。
図 4-10: 1000BASE-X および 1000BASE-KX コンフィギュレーションでのリセット状態の例
n
n+1
n+2
n+3
n+4
K28.5
Dx.y
Dx.y
K28.5
Dx.y
clock
tx_digitalreset
tx_dataout
K28.5
xxx
K28.5
K28.5
K28.5
Dx.y
K28.5
Dx.y
1000BASE-X および 1000BASE-KX コンフィギュレーションでのレート・マッチ FIFO
1000BASE-X および 1000BASE-KX モードでは、レート・マッチ FIFO は、アップストリーム・ト
ランスミッタとローカル・レシーバの基準クロック間で最大±100 ppm（計 200 ppm）の差を補正
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4-18
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1000BASE-X および 1000BASE-KX でサポートされている機能
することが可能です。1000BASE-X および 1000BASE-KX プロトコルでは、IEEE 802.3 規格の規定
にしたがって、トランスミッタはパケット間ギャップ時にアイドル・オーダ・セット/I1/（/K28.5/
D5.6/）および/I2/（/K28.5/D16.2/）を送信する必要があります。
ワード・アライナ内の同期ステート・マシンが rx_syncstatus 信号を High にドライブすること
で同期が達成されたことを示した後、レート・マッチは動作を開始します。レート・マッチャ
は、レート・マッチ FIFO のオーバーフローまたはアンダーランを防止するためにシンボルを 1
個だけ削除することが必要な場合でも、/I2/オーダ・セットの両方のシンボル（/K28.5/および/
D16.2/）を削除または挿入します。レート・マッチャは、レート・マッチ動作の実行に必要とな
る数の/I2/オーダ・セットを挿入または削除できます。
次の図は、3 個のシンボルを削除する必要がある場合のレート・マッチ FIFO 削除の例を示して
います。レート・マッチ FIFO が削除できるのは、/I2/オーダ・セットだけであるため、この例
では 2 個の/I2/オーダ・セットを削除（4 個のシンボルを削除）しています。
図 4-11: 1000BASE-X および 1000BASE-KX コンフィギュレーションでのレート・マッチ削除の例
/I2/ SKIP Symbol Deleted
First /I2/ Skip Ordered Set
Second /I2/ Skip Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
dataout
Dx.y
K28.5
D16.2
Dx.y
D16.2
Third /I2/ Skip Ordered Set
K28.5
D16.2
Dx.y
rx_rmfifodatadeleted
次の図は、1 個のシンボルを挿入する必要がある場合のレート・マッチ FIFO 挿入の例を示して
います。レート・マッチ FIFO が削除できるのは/I2/オーダ・セットだけであるため、この例で
は 1 個の/I2/オーダ・セットを挿入（2 個のシンボルを挿入）しています。
図 4-12: 1000BASE-X および 1000BASE-KX コンフィギュレーションでのレート・マッチ挿入の例
First /I2/ Ordered Set
Second /I2/ Ordered Set
datain
Dx.y
K28.5
D16.2
K28.5
D16.2
dataout
Dx.y
K28.5
D16.2
K28.5
D16.2
K28.5
D16.2
Dx.y
rx_rmfifodatainserted
と rx_rmfifodatainserted の 2 つのレジスタ・ビットは、レート・マッ
チ FIFO の削除および挿入のイベントを示します。rx_rmfifodatadeleted と
rx_rmfifodatainserted のステータス・フラグは両方とも、各/I2/オーダ・セットが削除および
挿入される間は High にラッチされます。
rx_rmfifodatadeleted
注: FPGA に自動ネゴシエーション・ステート・マシンがある場合、レート・マッチ FIFO は自
動ネゴシエーション中に/C2/オーダ・セットの最初の 2 バイト（/K28.5//D2.2/）を挿入、ま
たは削除可能ですが、/C2/オーダ・セットの最初の 2 バイトを挿入、削除すると、自動ネゴ
シエーション・リンクが成功しない原因となる場合があることに注意してください。詳細に
ついては、Altera Knowledge Base Support Solution を参照してください。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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1000BASE-X および 1000BASE-KX コンフィギュレーションでの同期ステート・マシ
ン・パラメータ
4-19
1000BASE-X および 1000BASE-KX コンフィギュレーションでのワード・アライナ
1000BASE-X および 1000BASE-KX 機能モードでのワード・アライナは、自動同期ステート・マシ
ン・モードにコンフィギュレーションされます。Quartus II ソフトウェアは、レシーバが 3 つの
連続した同期オーダ・セットを受信した場合に同期ステート・マシンが同期を示すよう、自動的
にコンフィギュレーションします。同期オーダ・セットは、/K28.5/コード・グループとそれに続
く奇数個の有効な/Dx.y/コード・グループです。レシーバが同期を達成する最も迅速な方法は、
3 つの連続する{/K28.5/, /Dx.y/}オーダ・セットを受信することです。
レシーバの同期は、各チャネルの rx_syncstatus ポート上で示されます。rx_syncstatus ポート
が High であればレーンが同期していることを示し、rx_syncstatus ポートが Low であればレー
ンが同期から外れていることを示します。レシーバは、3 つ未満の有効なコード・グループによ
って分離された 4 つの無効なコード・グループを検出したとき、またはリセットされたときに、
同期を失います。
1000BASE-X および 1000BASE-KX コンフィギュレーションでの同期ステート・マ
シン・パラメータ
表 4-2: 1000BASE-X または 1000BASE-KX モードでの同期ステート・マシンのパラメータ
同期ステート・マシンのパラメータ
設定
受信後同期が達成される有効な{/K28.5/, /Dx,y/}オーダ・セット数
3
受信後同期が失われるエラー数
4
受信後エラー・カウントを 1 減少させる、連続する正常コード・グル
ープ数
4
10GBASE-R、10GBASE-KR、1000BASE-X、および 1000BASE-KX コンフィギュレー
ションでのトランシーバ・クロッキング
トランシーバ・バンクの CMU PLL または補助トランスミッタ（ATX）PLL は、10GBASE-R、
10GBASE-KR、1000BASE-X、および 1000BASE-KX チャネルのパラレル・クロック用のトランス
ミッタ・シリアルおよびフラクショナル PLL を生成します。以下の表に、コンフィギュレーシ
ョンの詳細について示します。
表 4-3: 10GBASE-R、10GBASE-KR、および 1000BASE-KX コンフィギュレーションでの入力基準クロック
周波数およびインタフェース・スピードの仕様
PHY の IP タイプ
PHY タイプ
FPGA ファブリッ
FPGA ファブリック-トラン
入力リファレン
ク-トランシーバ
ス・クロック周波
シーバのインタフェース
のインタフェー
数（MHz）
周波数（MHz）
ス幅
10GBASE-R PHY IP
10GBASE-R
644.53125、
322.265625
64 ビット・デー 156.25
タ、 8 ビット・
コントロール
1G/10GbE および
10GBASE-KR PHY IP
10GBASE-R お
よび 10GBASEKR
644.53125、
322.265625
64 ビット・デー 156.25
タ、 8 ビット・
コントロール
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-20
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Interlaken
PHY の IP タイプ
1G/10GbE および
10GBASE-KR PHY IP
PHY タイプ
FPGA ファブリッ
FPGA ファブリック-トラン
入力リファレン
ク-トランシーバ
ス・クロック周波
シーバのインタフェース
のインタフェー
数（MHz）
周波数（MHz）
ス幅
1000BASE-X お 125、62.5
よび 1000BASEKX
8 ビット・デー 125
タ、gmii_tx_en
および gmii_
tx_err コント
ロール
Interlaken
Interlaken は 10 から 100 Gbps 以上の伝送速度を可能にするスケール化が可能な、チップ間イン
タコネクト・プロトコルです。
Stratix VInterlaken コンフィギュレーションでは、レーンごとに最大 14.1 Gbps の送信速度をサポ
ートしています。Interlaken コンフィギュレーションでの PCS ブロックはすべて、Interlaken
Protocol Definition のレビジョン 1.2 に準拠しています。
Interlaken リンクを実装するには、Interfaces メニューの Interlaken で IP Catalog の Interlaken
PHY IP コアをインスタンス化します。
関連情報
詳細は、Altera Transceiver PHY IP Core User Guide の Interlaken PHY IP Core の章を参照してく
ださい。
トランシーバ・データパスのコンフィギュレーション
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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トランシーバ・データパスのコンフィギュレーション
4-21
図 4-13: Interlaken データパスのコンフィギュレーション
「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。
「Bypassed」として表示されているブロックは使用されず、レイテンシも発生しません。最大デ
ータ・レートと最大周波数は最速スピード・グレード・デバイスを対象としています。
Transceiver PHY IP
Interlaken PHY IP
Lane Data Rate
3.125 - 14.1 Gbps
Number of Channels
1-24
PCS-PMA Interface Width
40-Bit
Gear Box
Block Synchronizer
Enabled
Disparity Generator/Checker
Enabled
Scrambler, Descrambler (Mode)
Enabled
(Frame Synchronous Mode)
64B/66B Encoder/Decoder
Bypassed
BER Monitor
Bypassed
CRC32 Generator, Checker
Enabled
Frame Generator, Synchronizer (Interlaken)
Enabled
TX FIFO, RX FIFO (Mode)
TX/RX 10G PCS Latency (Parallel Clock Cycles)
Enabled
(Elastic Buffer Mode)
TX: 7-28
RX: 14-21
FPGA Fabric-to-Transceiver
Interface Width
64-bit Data
1-bit Control/Data
FIFO flow control signals
FPGA Fabric-to-Transceiver
Interface Frequency
78.125 - 352.5 MHz
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Enabled (67:40 Ratio)
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4-22
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サポートされている機能
図 4-14: Interlaken コンフィギュレーションでのトランシーバ・チャネル・データパス
Transmitter 10G PCS
Transmitter PMA
tx_serial_data
Serializer
TX
Gear Box
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX FIFO
Controls and Status (1)
TX
FIFO
64-Bit Data
Frame Generator
1-Bit
Control
40
tx_coreclkin
tx_clkout/tx_user_clkout
Parallel Clock (Lane Data Rate/40)
FPGA
Fabric
Receiver 10G PCS
Receiver PMA
rx_serial_data
CDR
40
Deserializer
RX
Gear Box
Block
Synchronizer
Disparity Checker
Descrambler
RX FIFO
Controls and Status (2), (3)
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
1-Bit Control
Frame Synchronizer
64-Bit Data
rx_coreclkin
Parallel Clock (Recovered - Lane Data Rate/40)
rx_clkout/rx_user_clkout
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Notes:
(1) TX FIFO Control and Status (transmit backpressure and datavalid, synchronization done)
(2) RX FIFO Control (receive FIFO read enable and datavalid)
(3) RX FIFO Status (receive FIFO overflow and partially empty)
サポートされている機能
Interlaken プロトコルは、数多くのフレーミング・レイヤ・ファンクションをサポートしていま
す。これらのファンクションは、Interlaken Protocol Definition のレビジョン 1.2 で定義されてい
ます。
表 4-4: Interlaken コンフィギュレーションでサポートされている機能
機能
サポートの有無
メタフレーム生成およびペイロード挿入
有
ブロック同期（ワード・アラインメント）およびメタフレーム同期（フレ
ーム同期）
有
64B/67B フレーミング
有
±96 ビットのディスパリティ・メンテナンス
有
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サポートされている機能
機能
4-23
サポートの有無
フレーム同期スクランブリングとデスクランブリング
有
診断ワードの生成
有
フレーミング・レイヤのコントロール・ワード転送
有
CRC-32 の生成とレーン・データ・インテグリティのチェック
有
マルチ・レーン・デスキュー・アラインメント
無
送受信 FIFO バックプレッシャの制御およびハンドシェイク
有
ブロック・シンクロナイザ
レシーバ PCS のブロック・シンクロナイザは、64B/67B ワード境界のロックを達成し、それを維
持します。このブロックは、データ・ストリーム内の有効な同期ヘッダ・ビットを検索し、連続
した 64 個のリーガル同期パターンを見つけるとそれをロックします。64B/67B ワード境界がロ
ックされると、ブロック・シンクロナイザは継続的にモニタを行い、無効な同期ヘッダ・ビット
にはフラグを立てます。連続した 64 個のワード境界の中に無効な同期ヘッダ・ビットが 16 個以
上見つかった場合、ブロック・シンクロナイザはロック・ステートをディアサートして、有効な
同期ヘッダ・ビットを再度検索します。
ブロック・シンクロナイザは、Interlaken Protocol Definition v1.2 の図 13 に示されているフロー図
を実装しており、FPGA ファブリックにワード・ロック・ステータスを提供します。
64B/67B フレーム・ジェネレータ
Interlaken Protocol Definition v1.2 で説明しているように、送信フレーム・ジェネレータは 64B/67B
エンコーディングを実装しています。Interlaken のメタフレーム・ジェネレータは、フレーミン
グ・レイヤ・コントロール・ワード、フレーム・シンクロナイザ、スクランブラ・ステート、ス
キップ・ワード、および診断ワードを同期的に生成し、トランスミッタ・データをメタフレーム
のペイロードにマップします。メタフレームの長さは 5 から最大 8191 までの 8 バイト・ワード
でプログラム可能です。
注: 同じ値のメタフレームの長さがトランスミッタとレシーバの両方にプログラムされている
ことを確認してください。
フレーム・シンクロナイザ
レシーバ・フレーム・シンクロナイザは、メタフレームの境界を区別し、同期、スクランブラ・
ステート、スキップ、および診断の各フレーミング・レイヤ・コントロール・ワードを検索しま
す。4 つの連続する同期ワードが識別されると、フレーム・シンクロナイザはフレーム・ロック
状態になります。後続のメタフレームは、同期ワードとスクランブラ・ステート・ワードが有効
であるかがチェックされます。4 つの連続した無効な同期ワード、または 3 つの連続した一致し
ないスクランブラ・ステート・ワードが受信されると、フレーム・シンクロナイザはフレーム・
ロックを損失します。また、フレーム・シンクロナイザは、FPGA ファブリックにレシーバ・メ
タフレームのロック・ステータスを提供します。
ランニング・ディスパリティ
ディスパリティ・ジェネレータは、± 96 ビット境界のランニング・ディスパリティを維持するた
めに、送信された各ワード内のビットの検出を反転させます。Interlaken Protocol Definition
Revision1.2 の表 4 に説明しているように、ビット位置 66 にフレーミング・ビットを供給します。
フレーミング・ビットは、そのワードのビット[63:0]が反転されているかどうかを識別するため
に、ディスパリティ・チェッカをイネーブルします。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-24
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サポートされている機能
フレーム同期スクランブル/デスクランブル
トランスミッタ/レシーバ PCS のスクランブラ/デスクランブラ・ブロックは、Interlaken Protocol
Definition Revision 1.2 に基づいてクランブラ/デスクランブラ多項式 x58 + x39 + 1 を実装します。
同期ワードやスクランブラ・ステート・ワードだけでなく、64B/67B フレーミング・ビットもス
クランブル/デスクランブルされません。Interlaken の PHY IP コアは、ランダムな線形フィード
バック・シフト・レジスタ（LFSR）の初期シード値をレーンごとに自動的にプログラムします。
Interlaken Protocol Definition Revision 1.2 の図 1 に示すステート・フローで説明されるように、レ
シーバ PCS は、メタフレームでスクランブラを同期します。
フレーム・シンクロナイザは、Avalon® Memory-Mapped Management インタフェースを使用して
いる場合、エラーおよびパフォーマンス・モニタ・ポートの全セットを FPGA ファブリックのイ
ンタフェースおよびレジスタ・ステータス・ビットに対して機能させます。レシーバ・レディ・
ポート、フレーム・ロック・ステータス、および CRC（Cyclic Redundancy Check）-32 エラー検
出ポートは、FPGA ファブリックに対して使用可能です。Avalon Memory-Mapped Management イ
ンタフェースは、ワード境界ロック、フレーム・ロック・ステータス、同期ワード・エラー検
出、スクランブラ・ミスマッチ・エラー、および CRC-32 エラー検出ステータス・レジスタ・ビ
ットなどの追加機能を提供します。
スキップ・ワードの挿入
フレーム・ジェネレータは、スクランブラ・ステート・ワードに続くすべてのメタフレームにロ
ケーションが強制的に固定されたスキップ・ワードを生成し、トランスミッタ FIFO キャパシテ
ィ・ステートに基づいて追加のスキップ・ワードを生成します。
スキップ・ワードの削除
フレーム・シンクロナイザは、スキップ・ワードを削除しません。その代わり、フレーム・シン
クロナイザは受信するスキップ・ワードを MAC レイヤに転送して、MAC がデスキュー・アラ
インメントを維持・実行できるようにします。
診断ワードの生成とレーン・データ・インテグリティのチェック（CRC-32）
CRC-32 ジェネレータは、各メタフレーム用に CRC を計算して、そのメタフレームの診断ワード
に CRC を追加します。FPGA ファブリックには、CRC-32 エラー・フラグもオプショナルで提供
されています。
フレーミング・レイヤ・コントロール・ワードの転送
4 つのメタフレーム・フレーミング・レイヤ・コントロール・ワードである同期、スクランブ
ラ・ステート、スキップ、および診断の各ワードは削除されませんが、MAC レイヤに転送され
ます。この動作によって、MAC レイヤはマルチレーン・デスキュー・アラインメントを FPGA
ファブリック内で使用できるようになります。
マルチ・レーン・デスキュー・アラインメント
Interlaken PHY IP は、マルチ・レーン・デスキュー・アラインメントをサポートしていません。
コア・ファブリックにマルチ・レーン・デスキュー・ステート・マシンを実装するか、または
FPGA ファブリック内に Altera Interlaken MegaCore®ファンクションを実装する必要があります。
送信 FIFO および受信 FIFO のコントロールおよびステータス
Interlaken PCS は、送信 FIFO と受信 FIFO をエラスティック・バッファ・モードでコンフィギュ
レーションします。この動作モードでは、レーン同期信号、バックプレッシャおよび FIFO コン
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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2014.09.30
トランシーバ・クロッキング
4-25
トロール信号、およびステータス・ポート信号がハンドシェイク用に MAC レイヤに提供されま
す。
トランシーバ・マルチ・レーン結合および送信スキュー
ソフト結合 IP は、トランシーバでの Interlaken 結合で使用されます。各レーンのトランシーバ・
クロッキングは、非結合としてコンフィギュレーションされます。マルチ・レーン・デザインで
は、各バンクの送信 PLL から等距離にある専用 PLL リファレンス・クロック・ピンを選択する
必要があります。レーン間スキューを最小限に抑えるには、レーン・ボード・トレースを厳密に
一致させる必要があります。
関連情報
• 各機能に関連する Interlaken PHY IP コントロールおよびステータス信号についての詳細は、
Altera Transceiver PHY IP Core User Guide の Interlaken PHY IP Core の章を参照してくださ
い。
• Interlaken MegaCore Function User Guide
トランシーバ・クロッキング
ここでは、Interlaken プロトコルでのトランシーバ・クロッキングについて説明します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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4-26
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トランシーバ・クロッキング
図 4-15: 4 レーン Interlaken コンフィギュレーションで使用可能なクロッキング・リソース
×6 Clock Lines
Ch5
Receiver PCS
Deserializer
Ch4
Clock Divider
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Ch3
Clock Divider
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Ch2
Clock Divider
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Ch1
Clock Divider
Receiver PCS (Master)
To Transmitter Channel
Receiver PMA
Deserializer
Ch0
Clock Divider
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Local Clock Divider
CMU PLL
Clock Divider
CDR
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
(2)
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
CDR
Input
Reference
Clock
To Transmitter Channel
Parallel Clock
Serial Clock
Parallel and Serial Clocks
CMU PLL は、トランシーバ・バンク内の最大 5 個の Interlaken レーンにクロックを提供すること
があります。ATX PLL が使用されている場合、PLL はトランシーバ・バンク内の Interlaken レー
ンを最大 6 個までクロックできます。
注: ATX PLL をイネーブルするには、Interlaken PHY IP の PLL type パラメータで ATX PLL を選
択する必要があります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCI Express（PCIe）―Gen1、Gen2、および Gen3
4-27
PCI Express（PCIe）―Gen1、Gen2、および Gen3
PCIe 仕様（バージョン 3.0）では、Gen1（2.5 Gbps）、Gen2（5 Gbps）、および Gen3（8 Gbps）の
シグナリング・レートで PCIe に準拠する物理層デバイスの実装方法についての詳細情報が提供
されています。
デバイスは PCIe ハード IP ブロックを内蔵しており、これを使用して PCIe プロトコル・スタッ
クの PHY-MAC 層、データ・リンク層、およびトランザクション層を実装することができます。
最大 4 個の PCIe ハード IP ブロックが Stratix V デバイスに内蔵されています。PCIe ハード IP
ブロックをイネーブルすると、トランシーバはハード IP ブロックとインタフェース接続します。
イネーブルしない場合、トランシーバは PIPE インタフェースを介して直接インタフェース接続
します。この場合、コア・ファブリックから Soft-IP MAC レイヤ、データ・リンク・レイヤ、お
よびトランザクション・レイヤを PIPE インタフェースに実装する必要があります。
以下のいずれかの方法を使用して PCIe 機能コンフィギュレーションでトランシーバをコンフィ
ギュレーションすることができます
• PCI Express 用 Stratix V ハード IP
• PCI Express 用 PHY IP コア（PIPE）
以下の表は、PCIe 機能コンフィギュレーションでトランシーバがサポートする 2 つの方法を示
しています。
表 4-5: トランシーバのサポート
サポート
PCI Express 用 Stratix V ハ
ード IP
PCI Express 向け PHY の IP コア（PIPE）
Gen1、Gen2、および Gen3 のデー有
タ・レート
有
MAC、データ・リンク、およびト有
ランザクション・レイヤ
—
トランシーバ・インタフェース
PIPE 3.0 べースを介した Gen1 および Gen2 用 PIPE 2.0
ハード IP
Gen1/Gen2 サポートのある Gen3
用 PIPE 3.0 ベースのサポート
PCI Express（PIPE）に向けて PHY IP を実装するには、Interfaces メニューの PCI Express で IP
Catalog の PHY IP Core for PCI Express (PIPE)をインスタンス化します。
Stratix V トランシーバは、x1、x2、x4、および x8 レーンのコンフィギュレーションをサポート
しています。PCIe x1 コンフィギュレーションでは、各チャネルの PCS および PMA ブロックは
個別にクロックされてリセットされます。PCIe x2、x4、および x8 コンフィギュレーションで
は、2 レーン、4 レーン、および 8 レーンの PCIe リンク用のチャネル結合をサポートしていま
す。結合チャネル・コンフィギュレーションでは、すべての結合チャネルの PCS と PMA ブロッ
クは、共通のクロックおよびリセット信号を共有します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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4-28
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2014.09.30
トランシーバ・データパスのコンフィギュレーション
関連情報
• Stratix V Hard IP for PCI Express User Guide
• Altera Transceiver PHY IP Core User Guide の PHY IP Core for PCI Express（PIPE）の章を参照
してください。
トランシーバ・データパスのコンフィギュレーション
PCI Express 用のトランシーバ・データパスは、Gen3 がイネーブルされているかどうかに応じて
異なります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
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トランシーバ・データパスのコンフィギュレーション
4-29
図 4-16: PCIe Gen1 および Gen2 の PIPE データパス・コンフィギュレーション
このトランシーバ・データパス・コンフィギュレーションは、Gen3 がイネーブルされていない
ときのコンフィギュレーション用です。
IP
Bonded Data Rate
PHY IP Core for PCI Express (PIPE)
2.5 Gbps for Gen1
5.0 Gbps for Gen2
100/125 MHz
100/125 MHz
Reference Clock
Number of Bonded Channels
x1, x2, x4, x8
x1, x2, x4, x8
10-Bit
10-Bit
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Rate Match FIFO
Enabled
Enabled
8B/10B Encoder/Decoder
Enabled
Enabled
PMA-PCS Interface Width
Word Aligner (Pattern)
PCIe hard IP
Byte Serializer/Deserializer
Disabled
Disabled
Enabled
Enabled
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
5 / 22
4-4.5 /
14-14.5
4-4.5 /
14-14.5
PCS-PIPE 2.0 Interface Width
8-Bit
16-Bit
16-Bit
250 MHz
125 MHz
250 MHz
PCS-PIPE 2.0 Interface
Frequency
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Disabled
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4-30
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トランシーバ・データパスのコンフィギュレーション
図 4-17: PCI Express データパス・コンフィギュレーションでの PCIe Gen1、Gen2、および Gen3 のハ
ード IP および PHY IP コア
このトランシーバ・データパス・コンフィギュレーションは、Gen3 がイネーブルされていると
きのコンフィギュレーション用です。
Hard IP for PCI Express and
PHY IP Core for PCI Express with Gen3 enabled
IP
Bonded Data Rate
2.5 Gbps for Gen1
5.0 Gbps for Gen2
8.0 Gbps for Gen3
Hard
Hard
Soft
100/125 MHz
100/125 MHz
100/125 MHz
x1, x2, x4, x8
x1, x2, x4, x8
x1, x2, x4, x8
10-Bit
10-Bit
32-Bit
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Automatic
Synchronization
State Machine
(/K28.5/K28.5-/)
Disabled
8B/10B Encoder/Decoder
Enabled
Enabled
Disabled
Gear Box and Block Synchronizer
Disabled
Disabled
Enabled
128B/130B Encoder/Decoder
Disabled
Disabled
Enabled
Scrambler/Descrambler
Disabled
Disabled
Enabled
Byte Serializer/Deserializer
Enabled
Enabled
Disabled
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
1.5-2.25 /
6.5-7.25
1.5-2.25 /
6.5-7.25
1.5-2.25 /
6.5-7.25
32-Bit
32-Bit
32-Bit
Reset Controller (1)
Reference Clock
Number of Bonded Channels
PMA-PCS Interface Width
Word Aligner (Pattern)
PIPE 3.0-like Width
Hard IP Avalon ST Interface Width (2)
Hard IP Avalon ST Interface Frequency (2)
64-Bit, 128-Bit
64-Bit, 128-Bit,
256-Bit
125 MHz, 250 MHz
125 MHz, 250 MHz
64-Bit, 128-Bit
125 MHz, 250 MHz
注：
（1）
PCI Express用PHY IPコア（PIPEコンフィギュレーション）はエンベデッド・リセット・コントローラIPを使用し、
PCE Express（HIPコンフィギュレーション）用ハードIPのハードおよびソフト・リセット・コントローラは使用しません。
（2）
PCI Expressコンフィギュレーション用PHY IPコアには適用されず、
PCI Expressコンフィギュレーション用ハードIPにのみ適用されます。
トランシーバ・チャネルのデータパス
以下の図は、Gen3 ディセーブル時の PIPE コンフィギュレーションを使用した PCIe Gen1/Gen2
コンフィギュレーション用の、Stratix V のトランスミッタおよびレシーバのチャネル・データパ
スです。このコンフィギュレーションでは、トランシーバは PIPE 2.0 準拠のインタフェースに接
続します。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-31
トランシーバ・データパスのコンフィギュレーション
図 4-18: Gen3 ディセーブル時の PIPE コンフィギュレーションでの PCIe Gen1/Gen2 用のトランシー
バ・チャネルのデータパス
Transmitter Standard PCS
rx_serial_data
CDR
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
Byte Deserializer
Byte Ordering
Receiver PMA
8B/10B Decoder
Receiver Standard PCS
RX Phase
Compensation
FIFO
tx_serial_data
Serializer
TX Bit
Slip
8B/10B Encoder
Byte Serializer
TX Phase
Compensation
FIFO
PIPE Interface
PCI Express Hard IP
FPGA
Fabric
Transmitter PMA
以下の図は、32 ビット PIPE 3.0 ベース・インタフェースと PCI Express ベース仕様バージョン 3.0
イネーブル時の PCIe Gen1/Gen2/Gen3 コンフィギュレーション用の、Stratix V のトランスミッタ
およびレシーバのチャネル・データパスです。
図 4-19: PCIe Gen1/Gen2/Gen3 コンフィギュレーション向けトランシーバ・チャネルのデータパス
Receiver PMA
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
関連情報
Transceiver Architecture in Stratix V Devices
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
rx_serial_data
Receiver Standard PCS
CDR
Deserializer
Block
Synchronizaer
128B/130B
Decoder
Rate Match FIFO
Receiver Gen3 PCS
Descrambler
FPGA
Fabric
PIPE Interface
PCI Express Hard IP
TX Phase
Compensation
FIFO
Byte Serializer
Transmitter Standard PCS
tx_serial_data
Gear Box
TX Bit
Slip
Serializer
Scrambler
Transmitter PMA
8B/10B Encoder
128B/130B
Encoder
Transmitter Gen3 PCS
4-32
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PCIe コンフィギュレーションでサポートされている機能
PCIe コンフィギュレーションでサポートされている機能
PCIe コンフィギュレーションでサポートされている機能は、2.5 Gbps、5 Gbps、および 8 Gbps デ
ータ・レートのコンフィギュレーションでそれぞれ異なります。
表 4-6: PCIe コンフィギュレーションでサポートされている機能
機能
Gen1
Gen2
Gen3
(2.5 Gbps)
(5 Gbps)
(8 Gbps)
x1、x2、x4、x8 のリンク・コンフィギュレーショ
ン
有
有
有
PCIe に準拠する同期ステート・マシン
有
有
有
±300 ppm（合計 600 ppm）のクロック・レート補償
有
有
有
8 ビットの FPGA ファブリック-トランシーバ間の
インタフェース（PIPE 2.0）
有
—
—
16 ビットの FPGA ファブリック-トランシーバ間
のインタフェース（PIPE 2.0）
有
有
—
32 ビットの FPGA ファブリック-トランシーバ間
のインタフェース（PIPE 3.0 ベース）
—
—
有
64 ビットのハード IP Avalon-ST のインタフェース
幅（ハード IP のみ）
有
有
有
128 ビットのハード IP Avalon-ST のインタフェー
ス幅（ハード IP のみ）
有
有
有
256 ビットのハード IP Avalon-ST のインタフェー
ス幅（ハード IP のみ）
—
有
有
トランスミッタ・ドライバの電気的アイドル
有
有
有
受信検出
有
有
有
8B/10B エンコーダ/デコーダのディスパリティ・コ
ントロール
有
有
—
128B/130B エンコーダ/デコーダ
—
—
有
パワー・ステート管理
有
有
有
有
有
有
2.5Gbps と 5Gbps の信号レート間のダイナミック
な切り換え
—
有
—
2.5Gbps、5Gbps、8Gbps の信号レート間のダイナミ
ックな切り換え
—
—
有
差動出力電圧制御のダイナミックなトランスミッ
タ・マージン
—
有
有
-3.5dB と-6dB のダイナミックなトランスミッタ・
バッファ・ディエンファシス
—
有
有
レシーバ PIPE ステータス・エンコーディング
（pipe_rxstatus[2:0]）
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe コンフィギュレーションでサポートされている機能
機能
Gen3 トランシーバのダイナミックなプリエンファ
シス、ディエンファシス、イコライゼーション
Gen1
Gen2
Gen3
(2.5 Gbps)
(5 Gbps)
(8 Gbps)
—
—
有
4-33
PIPE 2.0 インタフェース
PCIe PIPE コンフィギュレーションでは、各チャネルに PHY-MAC 層とトランシーバ・チャネル
PCS および PMA ブロック間でデータ信号、コントロール信号、ステータス信号を転送する PIPE
インタフェース・ブロックが存在します。PIPE コンフィギュレーションは、PIPE 2.0 仕様に準拠
しており、PIPE コンフィギュレーションを使用するのであれば、ソフト IP を使用して FPGA フ
ァブリックに PHY-MAC 層を実装する必要があります。
PIPE インタフェース・ブロックは、PHY-MAC 層とトランシーバ間でのデータ、コントロール
およびステータス信号の転送に加えて、PCIe 準拠の物理層デバイスに要求される以下の機能を
実装しています。
•
•
•
•
•
•
•
トランスミッタ・バッファを強制的に電気的アイドル状態にします
レシーバ検出シーケンスを開始します
8B/10B エンコーダ/デコーダを制御します
128B/130B エンコーダ/デコーダを制御します
PCIe パワー・ステートを管理します
さまざまな PHY ファンクションの完了を表示します
PCI Express（PIPE）仕様に規定されているとおり、pipe_rxstatus[2:0]信号にレシーバ・ス
テータスおよびエラー状態をエンコードします
トランシーバ・データパスのクロッキングは、非結合（x1）コンフィギュレーションと結合
（x2、x4 および x8）コンフィギュレーションで異なります。
Gen1（2.5Gbps）と Gen2（5Gbps）の信号レート間でのダイナミックな切り換え
PIPE コンフィギュレーションでは、PIPE Parameter Editor は PCIe 使用で指定されている RATE
信号と同等の機能を持つ入力信号（pipe_rate）を提供します。この入力信号（pipe_rate）が
Low から High へに遷移すると、データ・レートが Gen1 から Gen2 に切り替わります。逆に、こ
の入力信号が High から Low に遷移すると、データ・レートが Gen2 から Gen1 に切り替わりま
す。トランシーバ・データパス・クロック周波数を 250MHz と 500MHz の間で変更することで、
16 ビット幅のトランシーバ・インタフェースを一定に維持したまま、シグナリング・レートを
Gen1 と Gen2 の間で切り替えることができます。
トランスミッタの電気的アイドルの生成
Stratix V デバイスの PIPE インタフェース・ブロックは、電気的アイドル信号がアサートされる
と、チャネルのトランスミッタ・バッファを電気的アイドル状態にします。電気的アイドル中、
トランスミッタ・バッファの差動および共通のコンフィギュレーション出力電圧レベルは、
PCIeGen1 および Gen2 のデータ・レート両方で PCIe Base Specification 2.0 に準拠しています。
PCIe 仕様では、特定のパワー・ステートでトランスミッタ・ドライバが電気的アイドル状態と
なる必要があります。さまざまなパワー・ステートで必要となる入力信号レベルについて詳しく
は、「パワー・ステート管理」を参照してください。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-34
PCIe コンフィギュレーションでサポートされている機能
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パワー・ステート管理
PCIe 仕様で、物理層デバイスが消費電力を最小限にするためにサポートしなければならない 4
種類のパワー・ステート（P0、P0s、P1、および P2）が定義されています。
• P0 が通常動作状態の場合、パケット・データは PCIe（PIPE）リンク上で転送されます。
• P0s、P1、および P2 は低パワー・ステートで、物理層は消費電力を最小化するために PHYMAC 層の指示に従って、このステートに遷移しなければなりません。
Stratix V トランシーバの PIPE インタフェースは、PIPE コンフィギュレーションで設定された各
トランシーバ・チャネル向けに入力ポートを提供します。
注: P0 パワー・ステートから低パワー・ステート（P0s、P1、および P2）に遷移する場合、PCIe
仕様により、物理層デバイスが省電力手段の実装を必要とします。 Stratix V デバイスは、低
パワー・ステートでトランスミッタ・バッファを電気的アイドルにすること以外の省電力手
段は実装していません。
コンプライアンス・パターンの送信サポートに対する 8B/10B エンコーダの使用
PCIe トランスミッタは LTSSM（Link Training and Status State Machine）が Polling.Compliance サブ
ステートに入るとコンプライアンス・パターンを送信します。Polling.Compliance サブステート
は、トランスミッタが PCIe の電圧およびタイミングの仕様に電気的に準拠しているかを評価し
ます。
レシーバ電気的アイドル・インタフェース
PCIe プロトコルでは、アナログ回路を使用して電気的アイドル状態を検出する代わりに、レシ
ーバで電気的アイドル状態を推測することができます。
すべての PIPE コンフィギュレーション（x1、x4、および x8）では、各レシーバ・チャネル PCS
のオプションとして、PCIe Base Specification 2.0 に規定されている電気的アイドル・インタフェ
ースの条件を実装するように設計された電気的アイドル・インタフェース・モジュールが用意
されています。
レシーバ・ステータス
PCIe 仕様では、PHY が 3 ビットのステータス信号 pipe_rxstatus[2:0]のレシーバ・ステータス
をエンコードする必要があります。このステータス信号は、PHY-MAC 層の動作のために使用さ
れます。PIPE インタフェース・ブロックは、トランシーバ・チャネルの PCS および PMA ブロ
ックからステータス信号を受信し、pipe_rxstatus[2:0]信号のステータスを FPGA ファブリック
のためにエンコードします。この pipe_rxstatus[2:0]信号上のステータス信号のエンコーディ
ングは、PCIe 仕様に適合しています。
レシーバ検出
Stratix V トランシーバの PIPE インタフェース・ブロックは、LTSSM の検出ステートの際、PCIe
プロトコルで必要となるレシーバ検出の動作に入力信号（pipe_txdetectrx_loopbackloopback）
を提供します。pipe_txdetectrx_loopback 信号が P1 パワー・ステートにアサートされると、
PCIe インタフェース・ブロックはレシーバ検出シーケンスを開始するために、そのチャネルの
トランスミッタ・ドライバにコマンド信号を送信します。P1 パワー・ステートでは、トランス
ミッタ・バッファは常に電気的アイドル状態である必要があります。レシーバ検出回路は、この
コマンド信号を受信した後、トランスミッタ・バッファの出力にステップ電圧を生成します。ア
クティブなレシーバ（PCIe 入力インピーダンス要求に適合するもの）が遠端に存在している場
合、トレース上のステップ電圧の時定数は、レシーバが存在しない場合のステップ電圧の時定数
よりも大きくなります。レシーバ検出回路は、トレース上に現れるステップ電圧の時定数をモニ
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-35
PCIe コンフィギュレーションでサポートされている機能
タし、レシーバが検出されたかどかを判断します。レシーバ検出回路が動作するには 125 MHz
のクロックが必要で、これは fixedclk ポートにドライブする必要があります。
注: 受信検出回路を確実に機能させるために、オンチップ終端を使用する必要があります。さら
に、シリアル・リンクの AC カップリング・コンデンサ、およびシステムで使用されるレシ
ーバ終端の値が PCIe Base Specification 2.0 に適合している必要があります。
PIPE コアは、、1 ビットの PHY ステータス信号（pipe_phystatusphystatus）および 3 ビットの
レシーバ・ステータス信号（pipe_rxstatus[2:0]0]）を使用して、レシーバが検出されたかどう
かを PIPE2.0 仕様に基づいて表示します。
Gen1 および Gen2 のレート・マッチ FIFO
Stratix V レシーバ・チャネルは、 PCIe プロトコルに従い、アップストリーム・トランスミッタ・
クロックとローカル・レシーバ・クロック間のわずかなクロック周波数の差を最大±300 ppm ま
で補正できるレート・マッチ FIFO を備えています。
PCIe リバース・パラレル・ループバック
PCIe リバース・パラレル・ループバックは、Gen1、Gen2 および Gen3 データ・レートの PCIe 機
能コンフィギュレーションのみで使用可能です。受信したシリアル・データは、レシーバ CDR、
デシリアライザ、ワード・アライナ、およびレート・マッチ FIFO バッファを通過した後、トラ
ンスミッタ・シリアライザにループバックされ、トランスミッタ・バッファを通って送り出され
ます。受信データは、ポート介した FPGA ファブリックでも使用できます。このループバック・
モードは、PCIe 仕様 2.0 に準拠しています。 Stratix V デバイスは、このループバック・モードを
イネーブルするための入力信号を提供します。
注: PIPE コンフィギュレーションでサポートされるのは、このループバック・オプションのみで
す。
図 4-20: PCIe リバース・パラレル・ループバックモードのデータパス
灰色で示されているブロックは Inactive です。
Serializer
8B10B Encoder
Transmitter PMA
Byte Serializer
Reverse Parallel
Loopback Path
Deserializer
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Standard PCS
CDR
PIPE Interface
FPGA
Fabric
PCI Express Hard IP
TX Phase
Compensation
FIFO
Transmitter Standard PCS
関連情報
• 4-39 ページのトランシーバ・クロッキングおよびチャネル配置のガイドライン
• Altera Transceiver PHY IP Core User Guide の PHY IP Core for PCI Express（PIPE）の章を参照
してください。
• Stratix V デバイストランシーバ・アーキテクチャの章の「標準 PCS アーキテクチャ」の項を
参照してください。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-36
PCIe Gen3 でサポートされている機能
SV52005
2014.09.30
• Gen1 と Gen2 データ・レート間で切り替えを実行する際のパワー・ステート要件についての
詳細は、PCIe Base Specification 2.0 を参照してください。
PCIe Gen3 でサポートされている機能
PCIe Gen3 ハード PCS は、Gen3 ベース仕様をサポートしています。。PCIe Gen3 の動作は Stratix
V の PCI Express IP 用ハード IP または PCI Express 用 PHY IP を使用して実装できます。
Stratix V の PCI Express 用ハード IP では、PCIe Base Specification Version 3.0 または PCI Express
Base Specification Version 2.1 を選択すると、Gen1、Gen2、Gen3 動作用の 32 ビット幅 PIPE 3.0 ベ
ース・インタフェースがイネーブルされます。
PCI Express 用 PHY IP コアでは、Gen3 を選択すると 32 ビット幅 PIPE 3.0 ベース・インタフェー
スがイネーブルされ、Gen1 または Gen2 を選択すると Gen1 および Gen2 動作用の 16 ビット/8 ビ
ット幅 PIPE 2.0 インタフェースがイネーブルされます。
ブロック同期（ワード・アライナ）
ブロック・シンクロナイザは、CDR から受信するシリアル・データを 130 ビット・ワード境界
にアラインメントします。ブロック・シンクロナイザは、受信するシリアル・データ・ストリー
ムから Electrical IDLE Exit シーケンス・オーダ・セット（EIEOS）または Last FTSOS および SKP
オーダ・セットを検索して識別することでワード境界を区別し、ワード境界を正しく識別しま
す。ブロック・シンクロナイザは、ワード長の違いのため、SKP オーダ・セットの受信に続く新
たなブロック境界への再アラインメントを続行します。
Gen3 レート・マッチ FIFO
レシーバ・チャネルにはレート・マッチ FIFO が存在します。このレート・マッチ FIFO は PCIe
のプロトコル要件に対応しつつ、発信元と終端の装置間で最大±300 ppm までのクロック周波数
の差を補償します。また、4 つの SKP キャラクタ（32 ビット）を挿入または削除し、FIFO が空
またはフルにならないようにするだけでなく、ブロック・シンクロナイザの skip_found 信号の
モニタリングも行います。レート・マッチ FIFO がほぼフルの場合は、FIFO は 4 つの SKP キャ
ラクタを削除します。逆に、レート・マッチ FIFO がほぼ空の場合は、FIFO は次の有効な SKP
オーダー・セットの先頭に SKP キャラクタを挿入します。
128B/130B エンコーダ/デコーダ
PCIe Gen1 および Gen2 とは異なり、PCIe Gen3 のエンコーダ/デコーダは 8B/10B エンコーディン
グを使用しません。PCIeGen3 のエンコーダ/デコーダは、2 ビットの同期ヘッダと 128 ビットの
データ・ワードを使用します。PCS エンコーダは、その 2 つの同期ヘッダ・ビットをデータのす
べての 128 ビットに追加して、オーダ・セット・パケットおよび TS1/TS2 オーダ・セットの最初
のシンボルを除くデータ・パケットのスクランブルをイネーブルします。エンコーダ/デコーダ
は、処理中のペイロードがオーダ・セットなのかデータ・パケットなのかに応じて、スクランブ
ルを継続的にイネーブルまたはディセーブルします。Electrical IDLE Exit オーダ・セットまたは
Fast Training シーケンス・オーダ・セットが受信されると、スクランブラは最初のシード値にリ
セットされます。エンコーダ/デコーダは、データ・ストリームでオーダ・セットおよび同期ヘ
ッダ・ビットの違反もモニタします。
Gen3 ギア・ボックス
PCIe 3.0 ベース仕様では、SKP オーダ・セットを除いたブロック・サイズが 130 ビット必要にな
ります。SKP オーダ・セットは、66、98、130、162、または 194 ビットの長さです。128B/130B
エンコーダと可変長 SKP 文字で生成されたデータの 130 ビット・ブロックは、PMA シリアライ
ザが受信可能な 32 ビットのパラレル・データ・セグメントにリオーダされる必要があります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3 でサポートされている機能
4-37
トランシーバはギア・ボックスを採用しており、130 ビット・データ・ワードと Gen3 用に修正
された 32 ビットのシリアライゼーション PMA ファクタ間のこの小数ビットの差を調整しま
す。
スクランブラとデスクランブラ
スクランブルおよびデスクランブルは、PCIeGen3 の動作中に使用され、レシーバが復元クロッ
クを正しく再生成する上で充分な遷移を保証します。2 ビットの同期ヘッダ・ビット、および
TS1/TS2 オーダ・セットの最初のシンボルがスクランブルされることはありません。
PIPE 3.0 ベース Gen3 インタフェース
PCIe Gen3 は、トランシーバに追加された新しい機能です。PCS は PCI Express 3.0 ベース仕様を
サポートしています。PIPE インタフェースは、32 ビット幅の PIPE 3.0 ベース・インタフェース
に拡張されています。PIPE インタフェースは、電気的アイドル、レシーバ検出、および速度ネ
ゴシエーションとコントロールなどの PHY ファンクションを制御します。以下に、Gen3 PIPE
3.0 ベース・インタフェース・ブロックの動作を要約します。
•
•
•
•
•
•
Gen1、Gen2、Gen3 の速度間でのダイナミックなクロック選択
Gen3 の自動速度ネゴシエーション（ASN）
128B/130B エンコーダ/デコーダの制御
Gen3 電気的アイドルの Entry および Exit の検出/CDR コントロール・ブロック
Gen3 および Gen2/Gen1 PCS データ・レートのダイナミックな自動速度ネゴシエーション
トランシーバ PMA データ・レートおよび PLL のダイナミックな切り替え
自動速度ネゴシエーション・ブロック
PCIe Gen3 モードでは、Gen1（2.5 Gbps）、Gen2（5.0 Gbps）、Gen3（8.0 Gbps）の信号方式のデー
タ・レート間での ASN（自動スピード・ネゴシエーション）が可能です。信号方式レートの切
り替えは、周波数スケーリング、および固定 32 ビット幅の PIPE 3.0 ベースのインタフェースを
使用する PMA および PCS ブロックのコンフィギュレーションによって実現されます。
PMA は Gen1、Gen2、および Gen3 のデータ・レート間でクロックを切り替えます。非結合 x1
チャネルでは、ASN モジュールは、チャネル内の速度ネゴシエーションを容易にします。結合
x2、x4、x8 チャネルでは、ASN モジュールは、レート切り替えを制御するためのマスタ・チャ
ネルを選択します。マスタ・チャネルは、速度変更要求を他の PMA および PCS チャネルへ振り
分けます。
表 4-7: PIPE Gen3 の 32 ビット PCS クロック・レート
PCIe Gen3 機能モードのイネーブル時
Gen1
Gen2
Gen3
レーン・データ・レート
2.5G
5G
8G
PCS のクロック周波数
250 MHz
500 MHz
250 MHz
FPGA コア IP のクロック周波数
62.5 MHz
125 MHz
250 MHz
PIPE インタフェース幅
32 ビット
32 ビット
32 ビット
Rate[1:0]
00
01
10
PCIe Gen3 速度ネゴシエーション・プロセスは、ルート・ポートのリンク・コントロール・レジ
スタのビット 5 に 1 を書き込むことで開始され、その結果ハード IP から PIPE レート信号から変
更します。その後 ASN は PCS をリセット状態にし、現時点でのアクティブ状態の PCS（標準
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4-38
PCIe Gen3 でサポートされている機能
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PCS または Gen3 PCS）を停止するためにクロック・パスを動的にシャットダウンします。Gen3
から、もしくは Gen3 への切り替えが必要な場合、ASN はマルチプレクサでの適切な PCS クロッ
ク・パスとデータパス選択を自動的に選択します。そして ASN ブロックは、PMA ブロックにリ
クエストを送信してデータ・レート変更を切り替えて、レート変更完了を確認する信号が発行さ
れるまで待機します。PMA がレート変更を完了してその確認信号を ASN ブロックに送信する
と、ASN はクロック・パスをイネーブルして新しい PCS ブロックを使用し、PCS をリセット状
態から戻します。ASN ブロックからハード IP ブロックに pipe_phy_status 信号がアサートされ
ると、このプロセスが問題なく完了したことを意味します。
注: PCI Express 用 PHYIP コアのコンフィギュレーションでは、トランシーバ・データレートを
切り替えるシーケンスを開始するには、コア IP は pipe_rate[1:0]に値を設定する必要があ
ります。
注: シードを Gen2 と Gen3 のいずれかに切り換える場合、Recovery.RCVRLOCK で LTSSM を 700
µs の間安定した状態で保持します。CDR からの rx_is_lockedtodata 信号はこの間安定して
いなければいけません。PHY MAC インタフェースは、内容が有効ではないことがあるため、
rxvalid は検討するべきではありません。
トランスミッタの電気的アイドルの生成
PCIe 用ハード IP のハード IP ブロックまたは PCIe 用 PHY IP コアのユーザー・コア IP の制御下
での PIPE3.0 ベース・インタフェースは、低パワー・ステートおよび ASN プロセス中に、トラ
ンスミッタを電気的アイドルにする可能性があります。トランスミッタが電気的アイドルにな
る前に、HIP は電気的アイドル・オーダ・セット（EIOS）を PHY に送信します。Gen1 および
Gen2 では、オーダ・セット・フォーマットは COM、IDL、IDL、IDL です。Gen3 では、値が
0x66 の 16 シンボルから構成されています。
電気的アイドル中、差動モードおよび共通モードの電圧レベルは PCIe Base Specification 3.0 に準
拠しています。
Receiver Electrical IDLE インタフェース
ASN プロセス中もしくは一定期間中にリンク上で何らかの動作が行われない場合、レシーバ
PHY によって推定電気的アイドル状態が検出されます。これらの状態は、PCI Express ベース仕
様の Rev 3.0 の表 4-11 に基づいて指定されています。
Gen3 パワー・ステート管理
PCIe Base Specification は、PHY 層デバイスの消費電力を最小限にするために低消費電力状態を定
義しています。Gen3 PCS には、低電力状態でトランスミッタ・ドライバを電気的アイドルにす
る場合を除き、これらの省電力機能は実装されていません。P2 低消費電力状態では、トランシ
ーバは PIPE ブロック・クロックを無効にしません。
CDR コントロール・ブロック
CDR コントロール・ブロックは、割り当てられた時間内にビットとシンボル・アラインメント
およびデスキューを得るように PMA DCR を制御し、他の PCS ブロック用にステータス信号を
生成します。PCIe Base Specification では、レシーバ L0s パワー・ステートの退出時間が Gen1 シ
グナリング・レートでは最大 4ms、Gen2 では最大 2ms、Gen3 では最大 4ms であることが求めら
れます。トランシーバは改良された CDR コントロール・ブロックを備えており、Gen3 の速度へ
の出入力時に CDR が新しいマルチプライヤ/ディバイダの設定に再ロックする必要のある場合
に、速いクロック・タイムに対応できるようになっています。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-39
トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキングおよびチャネル配置のガイドライン
この項では、Gen1 と Gen2 のハード IP および PIPE のコンフィギュレーションでのトランシー
バ・クロッキングについて説明します。ここでのチャネル配置のガイドラインは、Gen1 と Gen2
の PIPE コンフィギュレーションについてのみ記載されています。Gen1 および Gen2 のハード
IP コンフィギュレーションでのチャネル配置のガイドラインは含まれていません。
PCIe Gen1 および Gen2 でのトランシーバ・クロッキング
PIPE x1 コンフィギュレーション
データ・チャネルとは異なるチャネルの CMU PLL によって、高速シリアル・クロックが提供さ
れます。データ・チャネルのローカル・クロック・ディバイダ・ブロックは、この高速クロック
からパラレル・クロックを生成して、データ・チャネルの PMA と PCS に両方のクロックを分配
します。
図 4-21: Gen1/Gen2 PIPE x1 コンフィギュレーションでのトランシーバ・クロッキング
Serializer
TX Bit Slip
Byte Serializer
TX Phase
Compensation
FIFO
Parallel Clock (Recovered)
Parallel Clock (from the clock divider)
rx_clkout
/2
Recovered
Clocks
CDR
Deserializer
Word Aligner
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_coreclkin
Receiver PMA
Receiver Standard PCS
RX Phase
Compensation
FIFO
FPGA
Fabric
Transmitter PMA
/2
PIPE Interface
tx_clkout
PCIe hard IP
tx_coreclkin
8B/10B Encoder
Transmitter Standard PCS
Input
Reference
Clock
Parallel and Serial Clocks
(To the ×6 clock lines) (1)
Central/Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
PIPE x2 コンフィギュレーション
PIPE x2 結合コンフィギュレーションでは、PCS 内でのクロッキングは各レシーバ・チャネルご
とに独立しています。クロッキングはトランスミッタ・チャネルのみで結合されまずが、コント
ロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus II ソフトウ
ェアは、送信 CMU PLL とマスタ・チャネルをトランシーバ・バンクのチャネル 1 またはチャネ
ル 4 のどちらか一方に自動的に配置します。
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4-40
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
図 4-22: Gen1/Gen2 PIPE x2 コンフィギュレーションでのトランスミッタ・クロッキング
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
PIPE x4 コンフィギュレーション
PIPE x4 結合コンフィギュレーションでは、PCS 内でのクロッキングは各レシーバ・チャネルご
とに独立しています。クロッキングはトランスミッタ・チャネルのみで結合されまずが、コント
ロール信号はトランスミッタとレシーバ両方のチャネルで結合しています。Quartus II ソフトウ
ェアは、送信 CMU PLL とマスタ・チャネルをトランシーバ・バンクのチャネル 1 またはチャネ
ル 4 のどちらか一方に自動的に配置します。
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
4-41
図 4-23: Gen1/Gen2 PIPE x4 コンフィギュレーションでのトランスミッタ・クロッキング
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
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4-42
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
図 4-24: Gen1/Gen2 PIPE x4 コンフィギュレーションでのレシーバ・クロッキング
×6 Clock Lines
Ch5
Receiver PCS
Deserializer
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
Clock Divider
To Transmitter Channel
(1)
Ch4
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
(2)
Clock Divider
To Transmitter Channel
(1)
Ch3
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Clock Divider
To Transmitter Channel
(1)
Ch2
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Clock Divider
To Transmitter Channel
(1)
Ch1
Receiver PCS (Master)
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Receiver PCS
To Transmitter Channel
Receiver PMA
Deserializer
Local Clock Divider
CMU PLL
Clock Divider
CDR
CDR
Input
Reference
Clock
To Transmitter Channel
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Note:
(1) Serial clock and parallel clock from the x6 clock lines.
PIPE x8 コンフィギュレーション
x8 PCIe 結合コンフィギュレーションでは、クロッキングはレシーバ・チャネルごとに独立して
います。クロッキング信号とコントロール信号は、トランスミッタ・チャネルのみで結合してい
ます。
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
4-43
図 4-25: Gen1/Gen2 PIPE x8 コンフィギュレーションでのトランシーバ・クロッキング
Transceiver Bank A
Ch5
FPGA
Fabric
Transmitter PCS
×1 Clock Line
×6 Clock Line
×1 Clock Line
×6 Clock Line
×N Clock Line Top
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch4
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
Local Clock Divider
PIPE INTERFACE
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Ch1
Transmitter PCS (Master)
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch0
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
Transceiver Bank B
Ch5
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch4
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
Transmitter PCS
Ch3
Transmitter PMA
Serializer
PIPE INTERFACE
Local Clock Divider
CMU PLL
Ch2
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Ch1
Clock Divider
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Ch0
Clock Divider
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Parallel Clock
Serial Clock
Parallel and Serial Clocks
Clock Divider
×N Clock Line Top
Gen1、Gen2、および Gen3 PIPE コンフィギュレーションでのトランシーバのチャネル配置のガイド
ライン
注: ここでのチャネル配置のガイドラインは、Gen1、Gen2、Gen3 の x1、x2、x4、および x8 PIPE
コンフィギュレーションについてのみ記載されています。Gen1、Gen2、および Gen3 のハー
ド IP コンフィギュレーションでのチャネル配置のガイドラインは含まれていません。
次の表は、x1、x2、x4、および x8 結合コンフィギュレーションでの PIPE チャネルの物理的な配
置を示しています。Quartus® II ソフトウェアは、データ・チャネルとは異なるチャネルの CMU
PLL を自動的に配置します。
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4-44
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
表 4-8: PIPE コンフィギュレーションのチャネル配置
Quartus II ソフトウェアによる配置方法はデザインごとに異なり、チャネル使用量が高くなることがあ
ります。
コンフィギュデータ・チャ
レーション
ネルの配置
Gen1 および Gen2 で
の CMU PLL 使用時の
チャネル使用量
Gen1 および Gen2 で
の ATX PLL 使用時の
チャネル使用量
Gen3 での CMU および ATX PLL
使用時のチャネル使用量
x1
任意のチャ
ネル
2
1
2
x2
連続するチ
ャネル
3
2
3
x4
連続するチ
ャネル
5
4
5
x8
連続するチ
ャネル
9
8
9
Gen1、Gen2、および Gen3 の PIPE コンフィギュレーションでのチャネル配置
PIPE x1 コンフィギュレーションでは、トランスミッタ PLL を含むトランシーバ・バンク内であ
れば任意の位置にチャネルを配置することができます。Gen1 および Gen2 コンフィギュレーシ
ョンでは、AXT PLL または CMU PLL のどちらか一方をトランスミッタ PLL として選択できま
す。Gen3 コンフィギュレーションでは、Gen1 および Gen2 のデータレートでは CMU PLL を使
用し、Gen3 のデータレートでは ATX PLL を使用します。
Gen1、Gen2、および Gen3 の x2 と x4 PIPE コンフィギュレーションでのチャネル配置
次の 2 つの図は、PIPE x2 および x4 コンフィギュレーションでのチャネル配置の例です。PIPE
x2 または x4 コンフィギュレーションでは、2 個または 4 個のチャネルが連続し、なおかつ同じ
トランシーバ・バンクの中に存在する必要がありますが、ロジカル・レーン 1 がマスタ・チャネ
ルに配置されている限りこうしたチャネルはどのような順序で配置されていても構いません。
Gen1 および Gen2 コンフィギュレーションでは、ATX PLL または CMU PLL をトランスミッタ
PLL として選択できます。Gen3 コンフィギュレーションでは、Gen1 および Gen2 のデータレー
トでは CMU PLL が使用されて、Gen3 のデータレートでは ATX PLL が使用されます。CMU PLL
と ATX PLL（あるいはそのどちらか一方）は、マスタ・チャネルとして同一のトランシーバ・
バンク内に存在している必要があります。
図の中で、青色で示されたチャネルは、高速シリアル・クロックを生成する送信 CMU PLL を提
供します。灰色で示されたチャネルはデータ・チャネルです。Quartus II ソフトウェアは、トラ
ンシーバ・バンク内で以下のいずれか 1 つを自動的に選択します。
• チャネル 1 またはチャネル 4 のどちらか一方の CMU PLL
• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタ PLL として ATX PLL
が選択されている場合、上位または下位の ATX PLL
Gen3 チャネルの配置では、CMU と ATX PLL の両方がマスタ・チャネルとして同一のトランシ
ーバ・バンクに存在していなければいけません
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
4-45
図 4-26: ATX PLL、CMU PLL、またはその両方を使用する場合の PIPE x2 の Gen1、Gen2、および Gen3
のチャネル配置の例
Device
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Ch0
Logical Lane 1
PCI Express PHY (PIPE) ×2
×1 ×6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Master
PCI Express PHY (PIPE) ×2
Logical Lane 1
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
×1 ×6/xN
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4-46
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
図 4-27: ATX PLL、CMU PLL、またはその両方を使用する場合の PIPE x4 の Gen1、Gen2、および Gen3
のチャネル配置の例
青色のチャネルは、高速シリアル・クロックを生成する送信 CMU PLL を提供します。灰色のチ
ャネルはデータ・チャネルです。Quartus II ソフトウェアは、トランシーバ・バンク内のチャネ
ル 1 またはチャネル 4 のどちらか一方の CMU PLL を自動的に選択します。Gen3 のチャネル配
置では、マスタ・チャネルとして同一トランシーバ・バンク内に追加の ATX PLL を必要としま
す。
Device
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
PCI Express PHY (PIPE) ×4
Master
Logical Lane 1
Master
Logical Lane 1
Ch0
×1 ×6/xN
Transceiver Bank
Ch5
Ch4
ATX
PLL 1
PCI Express PHY (PIPE) ×4
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
×1 ×6/xN
Gen1、Gen2、および Gen3 の x8PIPE コンフィギュレーションでのチャネル配置
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-47
トランシーバ・クロッキングおよびチャネル配置のガイドライン
PIPE x8 コンフィギュレーションでは、8 個のチャネルが連続的に配置されている必要がありま
すが、ロジカル・レーン 0 がマスタ・チャネルに配置されている限り、これらのチャネルはどの
ような順序でも構いません。
Quartus II ソフトウェアは、トランシーバ・バンク内で以下のいずれかを自動的に選択します。
• チャネル 1 またはチャネル 4 のどちらか一方の CMU PLL
• マスタ・チャネルが含まれるトランシーバ・バンク内のトランスミッタ PLL として ATX PLL
が選択されている場合、上位または下位の ATX PLL
Gen1 および Gen2 コンフィギュレーションでは、ATX PLL または CMU PLL のどちらか一方をト
ランスミッタ PLL として選択できます。Gen3 コンフィギュレーションでは、Gen1 および Gen2
のデータレートでは CMU PLL が使用されて、Gen3 のデータレートでは ATX PLL が使用されま
す。CMU PLL と ATX PLL（あるいはそのどちらか一方）は、マスタ・チャネルとして同一のト
ランシーバ・バンク内に存在していなければなりません。
図 4-28: ATX PLL、CMU PLL、またはその両方を使用する場合の PIPE x8 の Gen1、Gen2、および Gen3
のチャネル配置の例
青色で示されたチャネルは、高速シリアル・クロックを生成する送信 CMUPLL を提供します。
灰色で示されたチャネルはデータ・チャネルです。Gen3 のチャネル配置では、CMU PLL と ATX
PLL の両方がマスタ・チャネルとして同一のトランシーバ・バンク内に存在していなければなり
ません。
Device
Device
Transceiver Bank
Transceiver Bank
Ch5
Ch5
Ch4
ATX
PLL 1
ATX
PLL 0
Ch4
CMU PLL
Ch3
Ch3
Ch2
Ch2
Ch1
Ch1
Logical Lane 0
Master
ATX
PLL 1
ATX
PLL 0
Ch0
Ch0
×1
×1
Transceiver Bank
ATX
PLL 1
ATX
PLL 0
Transceiver Bank
Ch5
Ch5
Ch4
Ch4
Ch3
Ch3
Ch2
Ch2
Ch1
Ch1
Ch0
Ch0
×1 ×6/xN
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PCI Express
PHY (PIPE) ×8
ATX
PLL 1
Master
Logical Lane 0
ATX
PLL 0
CMU PLL
×6/xN ×1
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4-48
SV52005
2014.09.30
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
関連情報
PCI Express 用ハード IP を使用した PCIe ハード IP コンフィギュレーションに向けたチャネル
配置のガイドラインについては、Stratix V Hard IP for PCI Express ユーザー・ガイドを参照して
ください。
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
PIPE コンフィギュレーションでの高度なチャネル配置のオプションは、Quartus Settings File
（QSF）アサインメントを通してイネーブルすることが可能です。。QSF アサインメントを使用す
れば、マスタ・チャネル・アサインメントの上書きが可能となり、デフォルトの Quartus II ロジ
カル・レーン・アサインメントの代わりに、マスタ・チャネルを任意のロジカル・チャネル数に
割り当てることができます。また、どのような PIPE チャネルの配置も、HIP コンフィギュレー
ションのチャネル配置に互換性を持たせることができます。
次の図において、青色で示されたチャネルは高速シリアル・クロックを生成する送信 CMU PLL
を提供します。灰色で示されたチャネルはデータ・チャネルです。緑色で示された ATX PLL は
CMU PLL に置き換えることができますが、これは Gen1 および Gen2 コンフィギュレーションで
のみ対応しています。Gen3 のチャネル配置は、Gen1/Gen2 のデータレートでは CMU PLL、Gen3
のデータレートでは ATX PLL がそれぞれマスタ・チャネルとして同一のトランシーバ・バンク
に配置されることを必要とします。Quartus II ソフトウェアは、トランシーバ・バンク内のチャ
ネル 1 またはチャネル 4 のどちらか一方の CMU PLL、および上位または下位 ATX PLL（あるい
は CMU PLL と ATX PLL のどちらか一方）を自動的に選択します。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
4-49
PIPE x2 の Gen1、Gen2、および Gen3 コンフィギュレーションでの高度なチャネル配置
図 4-29: CMU PLL と ATX PLL（またはどちらか一方）使用時の PIPE x2 の Gen1、Gen2、Gen3 の高度
なチャネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Ch0
Logical Lane 0 (via QSF Assignment)
PCI Express PHY (PIPE) ×2
x1 x6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Master
Ch3
Logical Lane 0 (via QSF Assignment)
PCI Express PHY (PIPE) ×2
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-50
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PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
PIPE x4 の Gen1、Gen2、および Gen3 コンフィギュレーションでの高度なチャネル配置
図 4-30: 同一トランシーバ・バンク内の CMU PLL と ATX PLL（またはどちらか一方）使用時の PIPE
x4 の Gen1、Gen2、および Gen3 の高度なチャネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Master
Ch3
Logical Lane 2 (via QSF Assignment)
PCI Express PHY (PIPE) ×4
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
PCI Express PHY (PIPE) ×4
Logical Lane 2 (via QSF Assignment)
Ch0
x1 x6/xN
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
4-51
図 4-31: 2 つのトランシーバ・バンクにまたがる CMU PLL と ATX PLL（またはどちらか一方）使用時
の PIPE x4 の Gen1、Gen2、および Gen3 の高度なチャネル配置―例 1
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1
Transceiver Bank
PCI Express PHY (PIPE) ×4
Ch5
ATX
PLL 1
Ch4
Master
Logical Lane 0 (via QSF Assignment)
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-52
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PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
図 4-32: 2 つのトランシーバ・バンクにまたがる CMU PLL と ATX PLL（またはどちらか一方）使用時
の PIPE x4 の Gen1、Gen2、および Gen3 の高度なチャネル配置―例 2
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 3 (via QSF Assignment)
Ch0
x1
Transceiver Bank
PCI Express PHY (PIPE) ×4
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
PIPE x8 の Gen1、Gen2、および Gen3 コンフィギュレーションでの高度なチャネル配置
連続したデータ・チャネル・アサインメントの間にマスタ・チャネルがある PCIe x8 の高度なチ
ャネル配置では、マスタ・チャネルをデータ・チャネル間に配置できるようにするための 2 番目
の QSF アサインメントが必要となります。
HIP に準拠した PCIe x8 のチャネル配置では、マスタ・チャネルはトランシーバ・バンク下部の
論理チャネル 4 にアサインする必要があり、連続するデータ・チャネル・アサインメント間での
マスタ・チャネルの配置を許可するリザーブ・チャネルへの 2 番目の QSF アサインメントが必
要となります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
4-53
図 4-33: HIP x8 チャネル配置に準拠した PIPE x8 Gen1、Gen2、および Gen3 の高度なチャネル配置
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
ATX
PLL 0
Ch2
Logical Lane 7
Ch1
Logical Lane 6
Ch0
Logical Lane 5
x1
Transceiver Bank
Ch5
ATX
PLL 1
Ch4 Master/CMU PLL
Ch3
Ch2
ATX
PLL 0
Logical Lane 4
PCI Express PHY (PIPE) ×8
QSF Assignment Master Channel = 4
QSF Assignment Reserve Channel = true
Logical Lane 3
Logical Lane 2
Ch1
Logical Lane 1
Ch0
Logical Lane 0
x1 x6/xN
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-54
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
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図 4-34: HIP x8 チャネル配置に準拠ていない PIPE x8 Gen1、Gen2、および Gen3 の高度なチャネル配
置
Device
Transceiver Bank
ATX
PLL 1
ATX
PLL 0
Ch5
Logical Lane 7
Ch4
Logical Lane 6
Ch3
Logical Lane 5
Ch2
Logical Lane 4
Ch1 Master/CMU PLL
Ch0
x1
QSF Assignment Master Channel = 4
QSF Assignment Reserve Channel = true
Logical Lane 3
PCI Express PHY (PIPE) ×8
Transceiver Bank
ATX
PLL 1
Ch5
Logical Lane 2
Ch4
Logical Lane 1
Ch3
Logical Lane 0
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
次の図は、1 つのマスタ・チャネル QSF アサインメントのみを必要とする、PIPE x8 の Gen1、
Gen2、および Gen3 の高度なチャネル配置を表しいています。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
4-55
図 4-35: PIPE x8 の Gen1、Gen2、および Gen3 の高度なチャネル配置–例 1
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 7 (via QSF Assignment)
Ch0
x1
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
PCI Express PHY (PIPE) ×8
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-56
PIPE コンフィギュレーションでの高度なチャネル配置のガイドライン
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図 4-36: PIPE x8 の Gen1、Gen2、および Gen3 の高度なチャネル配置–例 2
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
CMU PLL
Ch3
Ch2
ATX
PLL 0
Ch1
Master
Logical Lane 2 (via QSF Assignment)
Ch0
x1
Transceiver Bank
PCI Express PHY (PIPE) ×8
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1 x6/xN
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3 でのトランシーバ・クロッキング
4-57
図 4-37: PIPE x8 の Gen1、Gen2、および Gen3 の高度なチャネル配置–例 3
Device
Transceiver Bank
Ch5
ATX
PLL 1
Ch4
Ch3
Ch2
ATX
PLL 0
Ch1
Ch0
x1
Transceiver Bank
PCI Express PHY (PIPE) ×8
Ch5
ATX
PLL 1
Ch4
Master
Logical Lane 2 (via QSF Assignment)
Ch3
Ch2
ATX
PLL 0
Ch1
CMU PLL
Ch0
x1 x6/xN
PCIe Gen3 でのトランシーバ・クロッキング
この項では、PCIe Gen3 ハード IP および PIPE の両方のコンフィギュレーションでのトランシー
バ・クロッキング・トポロジについて説明します。
PCIe x1、x2、x4、および x8 の Gen3 モードでは、トランシーバ・バンクのトランシーバ物理チ
ャネル 1 または 4 からのチャネル PLL（CMU PLL）と上部の ATX PLL または下部の ATX PLL の
両方を使用することで、高速シリアル・クロックが生成され ASN をサポートします。CMU PLL
は Gen1 および Gen2 のデータ・レートをサポートし、ATX PLL は Gen3 のデータ・レートをサ
ポートします。Gen1、Gen2、および Gen3 のデータ・レート間の迅速な切り替えを可能にするた
めに、マルチプレクサは、Gen1 および Gen2 のデータ・レートでは CMU PLL、Gen3 のデータ・
レートでは ATX PLL のフリー・ランニングを選択します。PLL のリコンフィギュレーションは、
ASN のサポートに使用されません。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-58
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PCIe Gen3 でのトランシーバ・クロッキング
Gen3 x1 コンフィギュレーション
図 4-38: Gen1/Gen2/Gen3 の PCIe x1 ハード IP および PIPE のコンフィギュレーションでのトランシ
ーバ・クロッキング
Gen1 および Gen2 では CMU PLL を使用し、Gen3 では ATX PLL を使用します。
Transmitter Gen3 PCS
32
tx_coreclkin
64/128/256
Byte Serializer
TX Phase
Compensation
FIFO
Transmitter Standard PCS
tx_serial_data
Gear Box
TX Bit
Slip
Serializer
Scrambler
8B/10B Encoder
128B/130B
Encoder
Transmitter PMA
/2
Deserializer
Word Aligner
Deskew FIFO
Rate
Match FIFO
8B/10B Decoder
Byte
Deserializer
32
RX Phase
Compensation
FIFO
64/128/256
rx_coreclkin
Byte Ordering
Receiver Standard PCS
rx_serial_data
Block
Synchronizer
FPGA
Fabric
Receiver PMA
Rate
Match FIFO
Descrambler
128B/130B
Decoder
Receiver Gen3 PCS
CDR
PIPE Interface
PCI Express Hard IP
tx_clkout
/2
rx_clkout
Parallel and Serial Clocks
(To the ×6 clock lines)
Central / Local Clock Divider
CMU PLL
(1)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Serial Clock from ATX PLL
(From the x1 Clock Lines)
(2)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハード IP コンフィギュレーションを使用した PCIe x1 Gen3 では、トランシーバ・バンクのボト
ム ATX PLL および CMU PLL（トランシーバ物理チャネル 1）がコンフィギュレーションされ、
トランスミッタ・データパス・クロック用に高速シリアル・クロックを生成します。また、レー
ト・マッチングがデータ・チャネルにイネーブルされている場合もレシーバ・データパスの FIFO
のレート・マッチャ・サイド用に高速シリアル・クロックを生成します。PCIe x1Gen3 を実装す
るには、1 個はデータ・チャネル用、もう 1 個は CMU PLL 用に合計 2 個のトランシーバ・チャ
ネルが必要です。データ・チャネルのローカル・クロック・ディバイダ・クロックは、この高速
シリアル・クロックからパラレル・クロックを生成し、両方のクロックをデータ・チャネルの
PMA と PCS に分配します。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3 でのトランシーバ・クロッキング
4-59
PIPE コンフィギュレーションを使用した PCIe x1 Gen3 では、トランシーバ・バンクの CMU PLL
（トランシーバ物理チャネル 1 または 4）およびトップまたはボトム ATX PLL がコンフィギュレ
ーションされて、トランスミッタ・データパス・クロック用に、またレート・マッチングがデー
タ・チャネルにイネーブルされている場合はレシーバ・データパスの FIFO のレート・マッチ
ャ・サイド用に、高速シリアル・クロックを生成します。PCIe x1Gen3 を実装するには、1 個は
データ・チャネル用、もう 1 個は CMU PLL 用に合計 2 個のトランシーバ・チャネルが必要で
す。データ・チャネルのローカル・クロック・ディバイダ・クロックは、この高速シリアル・ク
ロックからパラレル・クロックを生成し、両方のクロックをデータ・チャネルの PMA と PCS に
分配します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-60
SV52005
2014.09.30
PCIe Gen3 でのトランシーバ・クロッキング
Gen3 x2 コンフィギュレーション
図 4-39: Gen1/Gen2/Gen3 の PCIe x2 ハード IP および PIPE のコンフィギュレーションでのトランス
ミッタ・クロッキング
ハード IP コンフィギュレーションと異なり、PIPE コンフィギュレーションには、トランシー
バ・バンクの上部 4 個のトランシーバ・チャネルが使用可能であり、2 つのバンクにまたがる 4
つのレーンをカバーできるといった柔軟性を持ちます。
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Transmitter PMA
Serializer
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハード IP コンフィギュレーションを使用した PCIe x2 Gen3 では、トランシーバ・バンクの CMU
PLL（トランシーバ物理チャネル 4）およびトップ ATX PLL がコンフィギュレーションされて、
高速シリアル・クロックを生成します。PCIe x2Gen3 の実装には、2 個のデータ・チャネルと
CMU PLL 用の 1 個のチャネルを含む計 3 個のトランシーバ・チャネルが必要です。Quartus II ソ
フトウェアは、トランシーバ・バンクのチャネル 1 をマスタ・チャネルとして自動的に選択しま
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3 でのトランシーバ・クロッキング
4-61
す。チャネル 1 は、すべてのトランスミッタ・データパス・クロッキングと、2 つのデータ・チ
ャネルにレート・マッチがイネーブルされている場合はレシーバ・データパスのレート・マッチ
ャ側の FIFO とを結合して駆動します。各データ・チャネルのローカル・クロック・ディバイ
ダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックを
そのデータ・チャネルの PMA と PCS に分配します。
PIPE コンフィギュレーションを使用した PCIe x2 Gen3 では、トランシーバ・バンクの CMU PLL
（トランシーバ物理チャネル 1 または４）およびトップまたはボトム ATX PLL がコンフィギュレ
ーションされて、高速シリアル・クロックを生成します。PCIe x2Gen3 の実装には、2 個のデー
タ・チャネルと CMU PLL 用の 1 個のチャネルを含む計 3 個のトランシーバ・チャネルが必要で
す。Quartus II ソフトウェアは、トランシーバ・バンクのチャネル 1 または 4 をマスタ・チャネ
ルとして自動的に選択します。チャネル 1 または 4 は、すべてのトランスミッタ・データパス・
クロッキングと、2 つのデータ・チャネルにレート・マッチがイネーブルされている場合はレシ
ーバ・データパスのレート・マッチャ側の FIFO とを結合して駆動します。各データ・チャネル
のローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロ
ックを生成し、両方のクロックをそのデータ・チャネルの PMA と PCS に分配します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-62
SV52005
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PCIe Gen3 でのトランシーバ・クロッキング
Gen3 x4 コンフィギュレーション
図 4-40: Gen1/Gen2/Gen3 の PCIe x4 ハード IP および PIPE のコンフィギュレーションでのトランス
ミッタ・クロッキング
ハード IP コンフィギュレーションと異なり、PIPE コンフィギュレーションには、トランシー
バ・バンクの上部 4 個のトランシーバ・チャネルが使用可能であり、2 つのバンクにまたがる 4
つのレーンをカバーできるといった柔軟性を持ちます。
×6 Clock Lines
Ch5
Transmitter PCS
×1 Clock Lines
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch4
Transmitter PCS
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
(1)
Ch3
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch2
Transmitter PCS
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Ch1
Transmitter PCS (Master)
Low-Speed Parallel Clock
High-Speed Serial Clock
Transmitter PMA
Serializer
ATX PLL
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Transmitter PCS
Transmitter PMA
Serializer
Local Clock Divider
CMU PLL
Clock Divider
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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PCIe Gen3 でのトランシーバ・クロッキング
4-63
図 4-41: Gen1/Gen2/Gen3 の PCIe x4 ハード IP および PIPE のコンフィギュレーションでのレシー
バ・クロッキング
×6 Clock Lines
Ch5
Receiver PCS
Deserializer
CDR
Input
Reference
Clock
Local Clock Divider
CMU PLL
×1 Clock Lines
Receiver PMA
Clock Divider
To Transmitter Channel
(1)
Ch4
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
CDR
(2)
Clock Divider
ATX PLL
To Transmitter Channel
(1)
Ch3
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Clock Divider
To Transmitter Channel
(1)
Ch2
Receiver PCS
Receiver PMA
Deserializer
Input
Reference
Clock
Local Clock Divider
CMU PLL
CDR
Clock Divider
To Transmitter Channel
(1)
Ch1
Receiver PCS (Master)
Receiver PMA
Deserializer
Input
Reference
Clock
Central Clock Divider
CMU PLL
Clock Divider
Ch0
Receiver PCS
Local Clock Divider
Clock Divider
ATX PLL
To Transmitter Channel
Receiver PMA
Deserializer
CMU PLL
CDR
CDR
Input
Reference
Clock
To Transmitter Channel
(1)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
ハード IP コンフィギュレーションを使用した PCIe x4 Gen3 では、トランシーバ・バンクの CMU
PLL（トランシーバ物理チャネル 4）およびトップ ATX PLL がコンフィギュレーションされて、
高速シリアル・クロックを生成します。PCIe x4 Gen3 の実装には、4 個のデータ・チャネルと
CMU PLL 用の 1 個のチャネルを含む計 5 個のトランシーバ・チャネルが必要です。Quartus II ソ
フトウェアは、トランシーバ・バンクのチャネル 1 をマスタ・チャネルとして自動的に選択しま
す。チャネル 1 は、すべてのトランスミッタ・データパス・クロッキングと、4 つのデータ・チ
ャネルにレート・マッチがイネーブルされている場合はレシーバ・データパスのレート・マッチ
ャ側の FIFO とを結合して駆動します。各データ・チャネルのローカル・クロック・ディバイ
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-64
XAUI
SV52005
2014.09.30
ダ・ブロックは、高速シリアル・クロックからパラレル・クロックを生成し、両方のクロックを
そのデータ・チャネルの PMA と PCS に分配します。
PIPE コンフィギュレーションを使用した PCIe x4 Gen3 では、トランシーバ・バンクの CMU PLL
（トランシーバ物理チャネル 1 または４）およびトップまたはボトム ATX PLL がコンフィギュレ
ーションされて、高速シリアル・クロックを生成します。PCIe x4 Gen3 の実装には、4 個のデー
タ・チャネルと CMU PLL 用の 1 個のチャネルを含む計 5 個のトランシーバ・チャネルが必要で
す。Quartus II ソフトウェアは、トランシーバ・バンクのチャネル 1 または 4 をマスタ・チャネ
ルとして自動的に選択します。チャネル 1 または 4 は、すべてのトランスミッタ・データパス・
クロッキングと、4 つのデータ・チャネルにレート・マッチがイネーブルされている場合はレシ
ーバ・データパスのレート・マッチャ側の FIFO とを結合して駆動します。各データ・チャネル
のローカル・クロック・ディバイダ・ブロックは、高速シリアル・クロックからパラレル・クロ
ックを生成し、両方のクロックをそのデータ・チャネルの PMA と PCS に分配します。
Gen3 x8 コンフィギュレーション
PCIe x8 Gen3 では、トランシーバ・バンクの CMU PLL（トランシーバ物理チャネル 4）および
上部または下部の ATX PLL がコンフィギュレーションされて、高速シリアル・クロックを生成
します。PCIe x8 Gen3 の実装には、8 個のデータ・チャネルと CMU PLL 用の 1 個のチャネルを
含む計 9 個のトランシーバ・チャネルが必要です。Quartus II ソフトウェアは、トランシーバ・
バンクのチャネル 4 をマスタ・チャネルとして自動的に選択します。チャネル 1 は、すべてのト
ランスミッタ・データパス・クロッキングと、8 つのデータ・チャネルにレート・マッチがイネ
ーブルされている場合はレシーバ・データパスのレート・マッチャ側の FIFO とを結合して駆動
します。各データ・チャネルのローカル・クロック・ディバイダ・ブロックは、この高速シリア
ル・クロックからパラレル・クロックを生成し、両方のクロックをそのデータ・チャネルの PMA
と PCS に分配します。x8 におけるマスタ・チャネルは、データ・チャネルではありません。
XAUI
XAUI リンクを実装するには、Interfaces メニューの Ethernet で IP Catalog の XAUI PHY IP をイ
ンスタンス化します。XAUI PHY IP コアはソフト・ロジックに XAUI PCS を実装しています。
XAUI は、IEEE 802.3ae-2002 規格で定義されている 10 ギガビット・イーサネット・リンクの特別
な物理層の実装です。XAUI PHY は、XGMII インタフェースを使用して IEEE 802.3 MAC および
リコンシリエーション・サブレイヤ（RS）に接続します。IEEE 802.3ae-2002 規格では、XAUI PHY
リンクが XGMII インタフェースにおいて 10 Gbps のデータ・レートをサポートし、PMD インタ
フェースにおいては 4 つのレーンをそれぞれ 3.125 Gbps でサポートすることを必要とします。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
XAUI コンフィギュレーションでのトランシーバ・データパス
4-65
図 4-42: XAUI 層と XGMII 層
LAN Carrier Sense Multiple
Access/Collision Detect (CSMA/CD)
Layers
Higher Layers
Logical Link Control (LLC)
OSI
Reference
Model Layers
MAC Control (Optional)
Media Access Control (MAC)
Application
Reconciliation
Presentation
Session
Transport
10 Gigabit Media Independent Interface
Optional
XGMII
Extender
XGMII Extender Sublayer
10 Gigabit Attachment Unit Interface
XGMII Extender Sublayer
10 Gigabit Media Independent Interface
Network
Data Link
Physical
PCS
PMA
Physical Layer Device
PMD
Medium Dependent Interface
Medium
10 Gbps
関連情報
詳細は、Altera Transceiver PHY IP Core User Guide の章「 XAUI PHY IP Core」を参照してくだ
さい。
XAUI コンフィギュレーションでのトランシーバ・データパス
XAUI PHY IP コアを使用している場合、XAUI PCS は FPGA 内部のソフト・ロジックに実装され
ます。選択するチャネル配置がソフト PCS 実装と互換性があることを確認する必要がありま
す。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-66
SV52005
2014.09.30
XAUI コンフィギュレーションでのトランシーバ・データパス
図 4-43: XAUI データパス・コンフィギュレーション
Transceiver PHY IP
XAUI PHY IP
Lane Data Rate
3.125 Gbps
Number of Bonded Channels
×4
PCS-PMA Interface Width
20-Bit
Word Aligner (Pattern Length)
8B/10B Encoder/Decoder
Deskew FIFO
(1)
(1)
(1)
Rate Match FIFO
Enabled
Enabled
(1)
Byte SERDES
Byte Ordering
10-Bit/K28.5
Enabled
Disabled
(1)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
Disabled
16-Bit
156.25 MHz
(1) Implemented in soft logic.
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-67
サポートされている機能
図 4-44: XAUI コンフィギュレーション向けのトランシーバ・チャネルのデータパス
低レイテンシ・コンフィギュレーションでの標準 PCS はこのコンフィギュレーションで使用さ
れます。また、PCS の一部はソフト・ロジックに実装されます。
FPGA Fabric
Transmitter Standard PCS
Transmitter Standard PCS
20
Transmitter PMA Ch1
Transmitter PMA Ch0
20
20
Receiver PMA
Deserializer
20
Byte
Deserializer
20
RX Phase
Compensation
FIFO
20
Word Alignner
20
Deskew FIFO
20
Rate Match FIFO
8B/10B
Decoder
Receiver Standard PCS
16
tx_serial_data
20
TX Phase
Compensation
FIFO
16
Channel 1
Channel 0
Transmitter PMA Ch2
rx_serial_data
8B/10B Encoder
Soft PCS
Transmitter Standard PCS
Serializer
Soft PCS
Channel 1
Channel 0
Transmitter PMA Ch3
Transmitter Standard PCS
Channel 2
CDR
Channel 3
Soft PCS
Soft PCS
Channel 2
Byte
Serializer
Channel 3
サポートされている機能
Stratix V トランシーバは、XAUI コンフィギュレーションでは以下の機能をサポートしています。
MAC/RS への 64 ビットの SDR インタフェース
IEEE 802.3-2008 規格の 46 項では、XAUI PCS とイーサネット MAC/RS との間の XGMII インタフ
ェースが定義されています。この規格では、156.25 MHz インタフェース・クロックの正負両方
のエッジ（DDR）で 4 つの XAUI レーンがそれぞれ 8 ビット・データと 1 ビット幅のコントロー
ル・コードを転送することを必要とします。
XAUI コンフィギュレーションでの Stratix V トランシーバは、IEEE 802.3-2008 規格で定義されて
いるように MAC/RS に対する XGMII インタフェースをサポートしていません。その代わり、
156.25MHz インタフェース・クロックの正のエッジ（SDR）においてのみ、4 つの各 XAUI レー
ン上で 16 ビット・データと 2 ビット・コントロール・コードが転送可能です。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-68
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サポートされている機能
図 4-45: Stratix V デバイスでの XGMII 仕様の実装
XGMII Transfer (DDR)
Interface Clock (156.25 MHz)
8-bit
Lane 0
D0
D1
D2
D3
Lane 1
D0
D1
D2
D3
Lane 2
D0
D1
D2
D3
Lane 3
D0
D1
D2
D3
Interface Clock (156.25 MHz)
16-bit
Lane 0
{D1, D0}
{D3, D2}
Lane 1
{D1, D0}
{D3, D2}
Lane 2
{D1, D0}
{D3, D2}
Lane 3
{D1, D0}
{D3, D2}
8B/10B エンコーディングおよびデコーディング
XAUI コンフィギュレーションの 4 つのレーンはそれぞれ、IEEE 802.3-2008 規格の 48 項で規定
されている通りに 8B/10B エンコーダおよびデコーダを個別にサポートしています。8B/10B で
のエンコーディングでは、シリアル・データ・ストリームでの連続した 1 および 0 の最大数が 5
つに制限されます。この制限により DC バランスが保持され、レシーバ CDR が受信データへの
ロックを維持するために必要十分な遷移も保障されます。
XAUIPHY の IP コアは、ランニング・ディスパリティだけでなく 8B/10B コード・グループのエ
ラーを示すためにステータス信号を提供します。
トランスミッタおよびレシーバ・ステート・マシン
XAUI コンフィギュレーションでは、Stratix V トランシーバは、IEEE 802.3-2008 規格の図 48-6 お
よび図 48-9 に示されているトランスミッタとレシーバのステート・ダイアグラムを実装します。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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サポートされている機能
4-69
トランスミッタ・ステート・ダイアグラムは、10GBASE-X PCS に従って XGMII データを PCS コ
ード・グループにエンコーディングする以外にも、アイドル||I||オーダ・セットを同期||K||、ア
ラインメント||A||、スキップ||R||の各オーダ・セットに変換するなどの機能も実行します。
レシーバ・ステート・ダイアグラムは、10GBASE-X PCS に従って PCS コード・グループを XGMII
データにデコーディングする以外にも、同期||K||、アラインメント||A||、スキップ||R||の各オー
ダ・セットをアイドル||I||オーダ・セットに変換するなどの機能を実行します。
同期化
4 つの XAUI レーンそれぞれのレシーバ PCS にあるワード・アライナ・ブロックは、IEEE
802.3-2008 規格で図 48-7 に示されている、レシーバ同期ステート・ダイアグラムを実装していま
す。
XAUI PHY IP コアは、ステータス信号をレーン毎に提供し、ワード・アライナが有効なワード境
界に同期しているかどうかを示します。
デスキュー
レシーバ PCS のレーン・アライナ・ブロックは、IEEE 802.3-2008 規格で図 48-8 に示されている、
レシーバのデスキュー・ステート・ダイアグラムを実装しています。
レーン・アライナは、4 つの XAUI レーンそれぞれのワード・アライナ・ブロックが有効なワー
ド境界への同期の成功を示した後にのみ、デスキュー・プロセスを開始します。
XAUI PHY IP コアはステータス信号を提供し、レシーバ PCS でのレーン・デスキューの成功を
示します。
クロック補正
レシーバ PCS のデータパスにあるレート・マッチ FIFO は、リモート・トランスミッタとローカ
ル・レシーバとの間の差を最大で±100 ppm まで補正します。FIFO は、ppm の差に応じて Skip ||
R||カラムを挿入あるいは削除することによって差を補正します。
以下の後に、クロック補償動作が開始します。
• すべての 4 つの XAUI レーンのワード・アライナが、有効なワード境界へ同期の成功を示し
た
• レーン・アライナが、レーン・デスキューの成功を示した
レート・マッチ FIFO はステータス信号を提供し、クロック・レート補正のための Skip ||R||カラ
ムの挿入あるいは削除を示します。
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4-70
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トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキングおよびチャネル配置のガイドライン
トランシーバ・クロッキング
図 4-46: XAUI コンフィギュレーションでのトランシーバ・クロッキング図
トランシーバ・バンク内で 2 つあるチャネル PLL のうちの 1 つが CMU PLL としてコンフィギュ
レーションされ、4 つの XAUI チャネル向けにトランスミッタ・クロックを生成します。x6 クロ
ック・ラインは、4 つのチャネルそれぞれの PMA および PCS にトランスミッタ・シリアル・ク
ロックおよびトランスミッタ・パラレル・クロックを伝送します。
FPGA Fabric
8B/10B Encoder
16
20
Channel 1
Transmitter Standard PCS
Channel 0
Transmitter PMA Ch 1
Transmitter Standard PCS
Transmitter PMA Ch 0
20
tx_serial_data
Soft PCS
Soft PCS
Transmitter PMA Ch 3
Transmitter PMA Ch 2
Transmitter Standard PCS
Serializer
Channel 1
Channel 0
Transmitter Standard PCS
Channel 3
Channel 2
Byte Serializer
Soft PCS
Soft PCS
Channel 2
TX Phase
Compensation
FIFO
Channel 3
Parallel Clock
xgmii_tx_clk
/2
rx_serial_data
CDR
20
Receiver PMA
Deserializer
Byte
Deserializer
RX Phase
Compensation
FIFO
Word Alignner
Deskew FIFO
20
Rate Match FIFO
16
8B/10B
Decoder
Receiver Standard PCS
Parallel Clock
(Recovered)
xgmii_rx_clk
Parallel Clock
/2
Parallel Clock
(Recovered) from Channel 0
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
(From the ×1 Clock Lines)
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clocks
表 4-9: XAUI コンフィギュレーションの入力リファレンス・クロック周波数およびインタフェース速度
の仕様
入力リファレンス・クロック周
波数（MHz）
156.25
FPGA ファブリック-トランシ
ーバのインタフェース幅
FPGA ファブリック-トランシーバ・インタフェ
ースの周波数（MHz）
16 ビット・データ、 2 ビッ 156.25
ト・コントロール
トランシーバのチャネル配置のガイドライン
XAUI コンフィギュレーションでのソフト PCS 実装では、4 個すべてのチャネルは連続的に配置
する必要があります。チャネルは 1 つのバンク内、あるいは 2 つのバンクをカバーするよう配置
することが可能です。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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CPRI および OBSAI—確定的レイテンシのプロトコル
4-71
図 4-47: XAUI コンフィギュレーションでのトランシーバ・チャネル配置のガイドライン
CMU PLL または ATX PLL のどちらか一方を使用して XAUI リンクをドライブする場合、以下の
許容されるチャネル配置のどちらかを使用します。Quartus II ソフトウェアは、XAUI PCS をソ
フト・ロジックに実装します。
Placement 1
Placement 2
XCVR Channel 5
XCVR Channel 5
XCVR Channel 4
XCVR Channel 4
XCVR Channel 3
XCVR Channel 3
XCVR Channel 2
XCVR Channel 2
XCVR Channel 1
CMU PLL
XCVR Channel 0
Bank 1
Bank 0
XCVR Channel 0
XCVR Channel 5
XCVR Channel 4
XCVR Channel 3
XCVR Channel 2
CMU PLL
XCVR Channel 0
Bank 0
関連情報
Assignment Editor を使用して QSF アサインメント・ワークアラウンドを実装するには、Altera
Transceiver PHY IP Core ユーザー・ガイドの「XAUI PHY IP Core」の章を参照してください。
CPRI および OBSAI—確定的レイテンシのプロトコル
Stratix V デバイスでは、CPRI（Common Public Radio Interface）OBSAI RP3（OBSAI Reference Point
3）のような高速シリアル・インタフェースでの使用を目的とした確定的レイテンシがオプショ
ンで利用可能です。CPRI および OBSAI RP3 プロトコルは両方とも、これらのプロトコルを実装
するリンクを介して許容されているレイテンシの変動には厳しい条件を定めています。
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4-72
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トランシーバ・データパスのコンフィギュレーション
トランシーバ・データパスのコンフィギュレーション
Stratix V デバイスは、確定的レイテンシ・データパス・コンフィギュレーションで使用可能なさ
まざまなオプションを備えています。
図 4-48: 確定的レイテンシ・データパスのコンフィギュレーション
1 to 32 (1), (2), (3)
Number of Non-Bonded and Bonded Channels
Deterministic Latency State
Machine or Manual TX Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Optional
Bypass
Rate Match FIFO
8B/10B Encoder/Decoder
Disabled
Byte Serializer/Deserializer
FPGA Fabric-to-Transceiver
Interface Width
Latency (TX/RX)
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
Disabled
Enabled
Enabled
Disabled
Enabled
10-Bit
20-Bit
20-Bit
40-Bit
8-Bit
16-Bit
16-Bit
32-Bit
3.0/8.0
3.0/9.0
2.0/6.0
2.0/6.5
3.0/8.0
3.0/9.0
2.0/6.0
2.0/6.5
60 570
30 570
30 305
15 305
60 570
30 570
30 305
15 305
0.6 5.70
0.6 11.40
0.6 6.10
0.6 12.20
0.6 5.70
0.6 11.40
0.6 6.10
0.6 12.20
注：
（1）xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、
CMU PLL用時に結合できる最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
（2）6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合には、トランシーバ
バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼーション係数によって分周されるレーン・データ
レートと等しい値の周波数である必要があります。
（3）送信PLLへのTXクライアント・フィードバック・パスは、非結合シングル・レーン・インスタンスでのみサポートされています。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-73
レジスタ・モードでの位相補償 FIFO
図 4-49: 確定的レイテンシ・モードでのトランシーバ・データパス
Serializer
rdclk
Word Aligner
Deskew FIFO
Receiver Channel
PMA
Rate Match FIFO
8B/10B Decoder
Byte Deserializer
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Channel PCS
rx_datain
wrclk
CDR
rdclk
PIPE Interface
PCIe hard IP
wrclk
FPGA
Fabric
8B/10B Encoder
Byte Serializer
Deserializer
TX Phase
Compensation
FIFO
tx_dataout
Transmitter Channel
PMA
Transmitter Channel PCS
Transmitter Channel Datapath
Receiver Channel Datapath
レジスタ・モードでの位相補償 FIFO
レシーバの位相補償 FIFO を通してレイテンシの不確定性を解消するには、レシーバとトランス
ミッタの位相補償 FIFO を常にレジスタ・モードにしておく必要があります。レジスタ・モード
では、位相補償 FIFO はレジスタとして動作し、レイテンシの不確定性を低減します。レジス
タ・モードの位相補償 FIFO を介したレイテンシは、1 クロック・サイクルとなります。
以下のオプションが提供されています。
• チャネル幅が 8 ビットで 8B/10B エンコーダがイネーブルされた Single width モード、あるい
はチャネル幅が 10 ビットで 8B/10B がディセーブルされた Single width モード
• チャネル幅が 16 ビットで 8B/10B エンコーダがイネーブルされた Double width モード、ある
いはチャネル幅が 20 ビットで 8B/10B がディセーブルされた Double width モード
チャネル PLL フィードバック
確定的レイテンシ機能モードを実装するには、低速パラレル・クロックとチャネル PLL 入力リ
ファレンス・クロックの間の位相関係が確定していなければいけません。低速パラレル・クロッ
クとチャネル PLL 入力リファレンス・クロック間の確定的関係を確保するために、フィードバ
ック・パスがイネーブルされます。
トランシーバを通して確定的レイテンシを達成させるには、チャネル PLL へのリファレンス・
クロックが低速パラレル・クロックと同じである必要があります。例えば、CPRI プロトコルで
1.2288 Gbps のデータ・レートを実装する必要がある場合、レイテンシの変動に厳しい条件が課
されるため、チャネル PLL からのフィードバック・パスが使用可能となるためには、122.88 MHz
の基準クロックを選択する必要があります。このフィードバック・パスは、レイテンシの変動を
低減します。
このオプションを選択すると、低速パラレル・クロックと同じ周波数の入力リファレンス・クロ
ックがチャネル PLL に提供されます
CPRI および OBSAI
CPRI や OBSAI といったプロトコルを実装するには、確定的レイテンシ機能モードを使用しま
す。
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4-74
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2014.09.30
CPRI および OBSAI
CPRI インタフェースは、REC（Radio Equipment Control）と RE（Radio Equipment）の間のデジ
タル・ポイント・ツー・ポイント・インタフェースを定義して、REC と RE の共存、あるいは
RE のリモート配置を可能にする柔軟性を提供します。
図 4-50: CPRI トポロジ
ほとんどの場合、CPRI リンクはチェイン・コンフィギュレーションでの REC モジュールと RE
モジュール間または 2 つの RE モジュール間のことを意味します。
RE
RE
RE
Ring
RE
RE
Tree and Branch
RE
REC
Radio Equipment
Control
RE
RE
Chain
Point-to-Point
RE
RE
REC からの高速シリアル・データのデスティネーションが 1 つ目の RE である場合、これはシン
グル・ホップ接続となります。REC からのシリアル・データがデスティネーションの RE に到達
するまでに複数の RE を通過する必要がある場合、これはマルチ・ホップ接続となります。
主要ベース・ステーションから離れた位置に RF トランシーバを配置すると、システム全体にお
よぶ複雑な遅延が発生してしまいます。CPRI 仕様では、ケーブル遅延を正確に見積もるために、
シングル・ホップ接続とマルチ・ホップ接続で往復遅延の測定精度が±16.276ns 以内である必要
があります。
シングル・ホップ・システムでは、往復遅延の許容範囲は最大±16.276ns です。しかし、マルチ・
ホップ・システムでは、遅延の許容範囲は接続のホップ数で除算した値で、通常は±16.276 ns/
（ホップ数）に等しくなりますが、必ずしもホップ数で除算した値になるわけではありません。
CPRI リンクでの確定的レイテンシは、呼び出し位置の高精度なトライアンギュレーションを可
能にします。
OBSAI は、一般的なモジュールをベース・トランシーバ・ステーション（BTS）にコンフィギュ
レーションまたは接続する際に使用できる規格を開発するために、いくつかの OEM により確立
されました。
BTS には 4 つの主要モジュールがあります。
•
•
•
•
無線周波数 (RF) (Radio frequency)
ベースバンド
コントロール
トランスポート
通常の BTS では、無線周波数モジュール（RFM）は、ポータブル・デバイスを使用して信号を
受信し、デジタル・データに信号を変換します。ベースバンド・モジュールは、エンコードされ
た信号を処理して、トランスポート・モジュールを使用して地上ネットワークに送信する前にベ
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
CPRI および OBSAI
4-75
ースバンドに戻します。コントロール・モジュールは、これら 3 つのファンクション間の調整を
担当します。
図 4-51: OBSAI BTS アーキテクチャの例
System Software
Baseband
Module
Transport Module
RP2 (1)
Interface
RF Module
RP3 (1)
BB
Switch
Proprietary
Module(s)
RFM
Control
Module
Clock and Sync
Control
& Clock
RP1 (1)
Power System
(1) RP = Reference Point
確定的レイテンシのオプションを使用すれば、CPRI データ・レートを以下のモードに実装でき
ます。
• Single Width モード―8/10 ビット・チャネル幅を使用
• Double Width モード―16/20 ビット・チャネル幅を使用
表 4-10: サポートされているシリアル・データ・レートでのチャネル幅オプションの例
シリアル・データ・
レート（Mbps）
(13)
チャネル幅（FPGA―PCS 間のファブリック）
Single width
Double width
8 ビット
16 ビット
16 ビット
32 ビット
614.4
使用可
有
—
—
1228.8
使用可
有
有
有
2457.6
—
有
有
有
3072
—
有
有
有
4915.2
—
—
—
有
6144
—
—
—
有
9800 (13)
—
—
—
使用可
C1、C2、C2L、C3、I2、I2L、および I3L with -1 と -2 トランシーバ・スピード・グレードにのみ使
用可能です。
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4-76
SV52005
2014.09.30
強化された CPRI 機能
関連情報
詳細については、Altera Transceiver PHY IP Core User Guide の「Deterministic Latency PHY IP
Core」の章を参照してください。
強化された CPRI 機能
ワード・アライナの確定的レイテンシ・ステート・マシンはワード・アライナ処理における既知
の遅延変動を低減し、デシリアライザにクロック・サイクルをスリップさせることでワード境界
をアラインメントし自動的に同期します。ワード・アライナへの受信データは、ワード・アライ
ンメント・パターン（K28.5）にアラインメントされます。ラウンド・トリップ遅延を一定に保
つために TX ビット・スリッパーをユーザー・ロジックで操作する必要はありません。マニュア
ル・モードでは、TX ビット・スリッパーは、1 UI（Unit Interval）を補償することが可能です。
ワード・アラインメント・パターン（K28.5）ポジションは、バイト・デシリアライズされたデ
ータによって異なります。遅延変動は、最大で½パラレル・クロック・サイクルです。正確な遅
延を把握するにはバイト・デシリアライズされたデータに別にユーザー・ロジックを追加し、
K28.5 ポジションを手動でチェックする必要があります。
図 4-52: ワード・アライナの確定的レイテンシ・ステート・マシン
Clock-slip Control
To 8B/10B Decoder
Deterministic Latency
Synchronization State Machine
Deserializer
From RX CDR
Word Aligner
表 4-11: Stratix V デバイスで確定的レイテンシ・モードを達成する方法
現行の機能
説明
ビット・ポジショ
ン・インジケータ
を備えたマニュア
ル・アラインメン
トが確定的レイテ
ンシを提供しま
す。遅延変動は最
大で 1 パラレル・
クロック・サイク
ルです。
強化された機能
要件
ラウンド・トリップ遅
延の合計を一定に保
つにはワード・アライ
ナからのビット・ポジ
ション・インジケータ
を備えた TX ビット
スリッパーを操作す
るために、別のユーザ
ー・ロジックが必要で
す。
説明
要件
確定的レイテンシ・ス無
テート・マシン・アラ
インメントがワー
ド・アラインメント処
理のにおける既知の
遅延変動を低減しま
す。
関連情報
詳細は、Altera Transceiver PHY IP Core User Guide の章「 Transceiver Reconfiguration Controller
IP Core 」を参照してください。
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4-77
トランシーバ・コンフィギュレーション
トランシーバ・コンフィギュレーション
Stratix V トランシーバは、標準 PCS と 10G PCS の両方のコンフィギュレーションを提供します。
これらのコンフィギュレーションを使用することで、プロトコルの条件に基づいてブロックをイ
ネーブルしたりディセーブルしたりできるようになります。この柔軟性により、カスタム、低レ
イテンシ、およびネイティブ PHY IP を通してさまざまなプロトコルの実装が可能になります。
標準 PCS コンフィギュレーション―カスタム・データパス
カスタム・データパスで標準 PCS をイネーブルするには、カスタム PHYIP を使用します。カス
タム PHY リンクを実装するには、Interfaces メニューの Transceiver PHY で IP Catalog の Custom
PHY IP をインスタンス化します。使用するブロックと適切なデータ幅を選択することでカスタ
ム・データパスのコンフィギュレーションを定義します。
カスタム・データパスは、以下のブロックで構成されています。
•
•
•
•
•
•
•
•
8B/10B エンコーダおよびデコーダ
ワード・アライナ
デスキュー FIFO
レート・マッチ FIFO（クロック・レート補償 FIFO）
バイト・オーダリング・ブロック
位相補償 FIFO
バイト・シリアライザおよびデシリアライザ
送信ビット・スリップ
図 4-53: 標準 PCS のカスタム・データパスおよびクロッキング
Transmitter Standard PCS
Serializer
TX Bit Slip
tx_serial_data
Transmitter PMA
8B/10B Encoder
TX Phase
Compensation
FIFO
Byte Serializer
FPGA
Fabric
tx_coreclkin
/2
rx_clkout
rx_serial_data
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
Byte
Deserializer
8B/10B Decoder
rx_coreclkin
Byte Ordering
RX Phase
Compensation
FIFO
Receiver Standard PCS
Deserializer
tx_clkout
/2
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Parallel Clock
Serial Clock
Parallel and Serial Clock
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4-78
SV52005
2014.09.30
標準 PCS コンフィギュレーション―カスタム・データパス
カスタム・データパスは、FPGA ファブリック-トランシーバ間のインタフェース幅および PMAPCS 間のインタフェース幅（シリアライゼーション・ファクタ）に基づき、2 つのコンフィギュ
レーションに分けることができます。
• カスタム 8/10 ビット幅—より低いデータ・レートでは PCS-PMA 間のインタフェース幅は 8
ビットまたは 10 ビット・モードです。
• カスタム 16/20 ビット幅—より低いデータ・レートでは PCS-PMA 間のインタフェース幅は 16
ビットまたは 20 ビット・モードです。
表 4-12: PCS-PMA 間のインタフェース幅およびサポートされているデータ・レート
PCS-PMA 間のインタフェース幅
サポートされるデータ・レートの PMA 範囲
カスタム 8 ビット幅
600 Mbps から 5.20 Gbps
カスタム 10 ビット幅
600 Mbps から 6.50 Gbps
カスタム 16 ビット幅
600 Mbps から 9.76 Gbps
カスタム 20 ビット幅
600 Mbps から 12.20 Gbps
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SV52005
2014.09.30
標準 PCS コンフィギュレーション―カスタム・データパス
4-79
図 4-54: 標準 PCS でのカスタム 8 ビット PMA-PCS 間のインタフェース幅
標準 PCS でのカスタム 8 ビット PMA-PCS 間のインタフェース幅で利用可能なオプションを示
しています。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
1 to 32 (1), (2)
Manual Alignment or Bit Slip
Tx Bit Slip
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Optional
Disabled
Disabled
Disabled
Enabled
Disabled
Optional
FPGA Fabric-to-Transceiver
Interface Width
8-Bit
16-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
75 590
37.5 325
0.6 4.72
0.6 5.20
Byte Ordering
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、
CMU PLL使用時に結合できる最大チャネル数は4で、ATX
PLL使用時に結合できる
最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。
PLLフィードバック補償結合には、トランシーバ・バンクごとに 1つのPLLが必要となり、
PLLリファレンス・クロックはシリアライゼーション係数によって分周されるレーン・
データ・レートと等しい値の周波数である必要があります。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-80
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2014.09.30
標準 PCS コンフィギュレーション―カスタム・データパス
図 4-55: 標準 PCS でのカスタム 10 ビット PMA-PCS 間のインタフェース幅
標準 PCS でのカスタム 10 ビット PMA-PCS 間のインタフェース幅で利用可能なオプションを示
しています。最大周波数は最速デバイスを対象としています。
1 to 32 (1), (2)
Number of Non-Bonded and Bonded Channels
Manual Alignment, Automatic
Synchronization State
Machine (3) , or Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Optional
Disabled
Rate Match FIFO
Disabled
Optional
8B/10B Encoder/Decoder
Disabled
Enabled
Byte Serializer/Deserializer
Enabled
Disabled
Disabled
Optional
Disabled
FPGA Fabric-to-Transceiver
Interface Width
10-Bit
20-Bit
8-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
60 580
30 325
60 580
0.6 5.80
0.6 6.50
0.6 5.80
Byte Ordering
Data Rate (Gbps)
Disabled
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、
CMU PLL使用時に結合できる最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
PLLフィードバック補償結合が必要です。PLLフィードバック補償結合には、
(2) 6チャネル以上を結合する場合は、
トランシーバ・バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼーション係数
によって分周されるレーン・データ・レートと等しい周波数である必要があります。
(3) 自動同期ステート・マシンの使用には、8B/10Bエンコーダ/デコーダをイネーブルする必要があります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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標準 PCS コンフィギュレーション―カスタム・データパス
4-81
図 4-56: 標準 PCS でのカスタム 16 ビット PMA-PCS 間のインタフェース幅
標準 PCS でのカスタム 16 ビット PMA-PCS 間のインタフェース幅で利用可能なオプションを示
しています。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
1 to 32 (1), (2)
Manual Alignment
or Bit Slip
Tx Bit Slip
Optional
Rate Match FIFO
Disabled
8B/10B Encoder/Decoder
Disabled
Byte Serializer/Deserializer
Disabled
Enabled
Disabled
Disabled
FPGA Fabric-to-Transceiver
Interface Width
16-Bit
32-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
37.5 570
37.5 305
0.6 9.12
0.6 9.76
Byte Ordering
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、
CMU PLL使用時に結合できる最大チャネル数は　44で、
ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合
には、トランシーバ・バンクごとに 1つのPLLが必要となり、 PLLリファレンス・クロックはシリアライゼーション係数
によって分周されるレーン・データ・レートと等しい値の周波数である必要があります。
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4-82
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標準 PCS コンフィギュレーション―カスタム・データパス
図 4-57: 標準 PCS でのカスタム 20 ビット PMA-PCS 間のインタフェース幅
標準 PCS でのカスタム 20 ビット PMA-PCS 間のインタフェース幅で利用可能なオプションを示
しています。最大周波数は最速デバイスを対象としています。
1 to 32 (1), (2)
Number of Non-Bonded and Bonded Channels
Manual Alignment, Automatic
Synchronization State
Machine (3) , or Bit Slip
Word Aligner (Pattern Length)
Tx Bit Slip
Disabled
Rate Match FIFO
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
Disabled
Optional
Optional
Disabled
Enabled
Enabled
Disabled
Enabled
Disabled
Disabled
Enabled
Disabled
FPGA Fabric-to-Transceiver
Interface Width
20-Bit
40-Bit
40-Bit
16-Bit
32-Bit
32-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
30 570
15 305
15 305
30 570
15 305
15 305
Data Rate (Gbps)
(4)
0.6 11.40
0.6 12.20
Disabled
0.6 11.40
Enabled
0.6 12.20
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、CMU PLL使用時に結合できる最大チャネル数は4で、
ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。 PLLフィードバック補償結合には、トランシーバ・バンクごとに
1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼーション係数によって分周されるレーン・データ・レートと等しい値の
周波数である必要があります。
(3) 自動同期ステート・マシンの使用には、8B/10Bエンコーダ/デコーダをイネーブルする必要があります。
(4) 最大データ・レートの仕様は2つの（最速）スピード・グレード・デバイスでのみ有効です。
他のスピード・グレードのデータ・レート仕様に関しては、該当するデバイスのデバイス・データシートを参照してください。
関連情報
• Stratix V デバイストランシーバ・アーキテクチャの章の「標準 PCS アーキテクチャ」の項を
参照してください。
• 各スピード・グレードでの最大データ・レートについての情報は、Stratix V デバイス・デー
タシートを参照してください。
• 詳細は、Altera Transceiver PHY IP Core ユーザーガイドの「 Transceiver Reconfiguration
Controller IP Core 」の章を参照してください。
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2014.09.30
4-83
標準 PCS コンフィギュレーション―低レイテンシのデータパス
標準 PCS コンフィギュレーション―低レイテンシのデータパス
低レイテンシ・データパスは、多くの標準 PCS をバイパスするため、FPGA 内でより多くのデザ
イン・コントロールを可能にします。低レイテンシ・データパスで標準 PCS をイネーブルする
には、低レイテンシ PHY IP を使用します。
低レイテンシ PHY リンクを実装するには、Interfaces メニューの Transceiver PHY で IP Catalog の
Low Latency PHY IP をインスタンス化します。General タブの低レイテンシ GUI にある
Datapath type フィールドで Standard を選択します。
標準 PCS は、以下のブロックだけを含む低レイテンシ・データパスで使用可能です。
• 位相補償 FIFO
• バイト・シリアライザおよびデシリアライザ
図 4-58: 標準 PCS の低レイテンシ・データパス
rx_serial_data
CDR
Word Aligner
Deskew FIFO
Receiver PMA
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
Receiver Standard PCS
RX Phase
Compensation
FIFO
tx_serial_data
Serializer
TX
Bit
Slip
8B/10B Encoder
Byte Serializer
FPGA
Fabric
Transmitter PMA
Deserializer
TX Phase
Compensation
FIFO
Transmitter Standard PCS
低レイテンシ・データパスは、FPGA ファブリック-トランシーバ間のインタフェース幅および
PMA-PCS 間のインタフェース幅（シリアライゼーション・ファクタ）に基づき、2 つのコンフ
ィギュレーションに分けることができます。
• 低レイテンシ 8/10 ビット幅—より低いデータ・レートでは PCS-PMA 間のインタフェース幅
は 8 ビットまたは 10 ビット・モードです。
• 低レイテンシ 16/20 ビット幅—より高いデータ・レートでは PCS-PMA 間のインタフェース幅
は 16 ビットまたは 20 ビット・モードです。
表 4-13: PCS-PMA 間のインタフェース幅およびデータ・レート
低レイテンシ PHY の IP コア
サポートされるデータ・レートの PMA 範囲
低レイテンシ 8 ビット幅
600 Mbps から 5.20 Gbps
低レイテンシ 10 ビット幅
600 Mbps から 6.50 Gbps
低レイテンシ 16 ビット幅
600 Mbps から 9.76 Gbps
低レイテンシ 20 ビット幅
600 Mbps から 12.20 Gbps
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4-84
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2014.09.30
標準 PCS コンフィギュレーション―低レイテンシのデータパス
低レイテンシ・データパスでは、TX および RX の位相補償 FIFO は常にイネーブルされます。
ターゲットのデータ・レートに応じて、バイト・シリアライザ・ブロックおよびバイト・デシリ
アライザ・ブロックをバイパスすることができます。
図 4-59: 標準 PCS での低レイテンシ 8 ビット PMA-PCS 間のインタフェース幅
下の図は、標準 PCS での低レイテンシ 8 ビット PMA-PCS 間のインタフェース幅で使用可能なオ
プションを示しています。
「Disabled」として表示されているブロックは使用されませんが、レイ
テンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシが
発生しません。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
TX Bit Slip
Optional
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Byte Ordering
(3)
Disabled
Enabled
Bypassed
Bypassed
FPGA Fabric-to-Transceiver
Interface Width
8-Bit
16-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
75 590
37.5 325
0.6 4.72
0.6 5.20
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、CMU PLL使用時に
結合できる最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合
には、トランシーバ・バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼー
ション係数によって分周されるレーン・データ・レートと等しい値の周波数である必要があります。
(3) Quartus IIソフトウェアは、データパス幅をもとにバイト・シリアライザ/デシリアライザの
イネーブル/ディセーブルを選択します。
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2014.09.30
標準 PCS コンフィギュレーション―低レイテンシのデータパス
4-85
図 4-60: 標準 PCS での低レイテンシ 10 ビット PMA-PCS 間のインタフェース幅
下の図は、標準 PCS での低レイテンシ 10 ビット PMA-PCS 間のインタフェース幅で使用可能な
オプションを示しています。
「Disabled」として表示されているブロックは使用されませんが、レ
イテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシ
が発生しません。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Bypassed
Byte Serializer/Deserializer
Byte Ordering
Disabled
Bypassed
Enabled
Bypassed
FPGA Fabric-to-Transceiver
Interface Width
10-Bit
20-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
60580
30325
0.65.80
0.66.50
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、CMU PLL使用時に
結合できる最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合
には、トランシーバ・バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼー
ション係数によって分周されるレーン・データ・レートと等しい値の周波数である必要があります。
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4-86
SV52005
2014.09.30
標準 PCS コンフィギュレーション―低レイテンシのデータパス
図 4-61: 標準 PCS での低レイテンシ 16 ビット PMA-PCS 間のインタフェース幅
下の図は、標準 PCS での低レイテンシ 16 ビット PMA-PCS 間のインタフェース幅で使用可能な
オプションを示しています。
「Disabled」として表示されているブロックは使用されませんが、レ
イテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシ
が発生しません。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
Word Aligner (Pattern Length)
1 to 32 (1), (2)
Manual Alignment
or Bit Slip
Tx Bit Slip
Optional
Rate Match FIFO
Disabled
8B/10B Encoder/Decoder
Disabled
Byte Serializer/Deserializer
Disabled
Enabled
Disabled
Disabled
FPGA Fabric-to-Transceiver
Interface Width
16-Bit
32-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
37.5 570
37.5 305
0.6 9.12
0.6 9.76
Byte Ordering
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、
CMU PLL使用時に結合できる最大チャネル数は　44で、
ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合
には、トランシーバ・バンクごとに 1つのPLLが必要となり、 PLLリファレンス・クロックはシリアライゼーション係数
によって分周されるレーン・データ・レートと等しい値の周波数である必要があります。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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2014.09.30
標準 PCS コンフィギュレーション―低レイテンシのデータパス
4-87
図 4-62: 標準 PCS での低レイテンシ 20 ビット PMA-PCS 間のインタフェース幅
下の図は、標準 PCS での低レイテンシ 20 ビット PMA-PCS 間のインタフェース幅で使用可能な
オプションを示しています。
「Disabled」として表示されているブロックは使用されませんが、レ
イテンシが発生します。「Bypassed」として表示されているブロックは使用されず、レイテンシ
が発生しません。最大周波数は最速デバイスを対象としています。
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
Word Aligner (Pattern Length)
Bypassed
Rate Match FIFO
Bypassed
8B/10B Encoder/Decoder
Byte Serializer/Deserializer
Byte Ordering
Bypassed
Disabled
Bypassed
Enabled
Bypassed
FPGA Fabric-to-Transceiver
Interface Width
20-Bit
40-Bit
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
30 570
15 305
0.6 11.40
0.6 12.20
Data Rate (Gbps)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、CMU PLL使用時に
結合できる最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。PLLフィードバック補償結合には、
トランシーバ・バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼーション係数
によって分周されるレーン・データ・レートと等しい値の周波数である必要があります。
関連情報
• Stratix V デバイストランシーバ・アーキテクチャの章の「標準 PCS アーキテクチャ」の項を
参照してください。
• 各スピード・グレードでの最大データ・レートについての情報は、Stratix V デバイス・デー
タシートを参照してください。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-88
SV52005
2014.09.30
トランシーバのチャネル配置のガイドライン
• 詳細は、Altera Transceiver PHY IP Core User Guide の章「 Low Latency PHY IP Core」を参照
してください。
トランシーバのチャネル配置のガイドライン
CMU PLL または ATX PLL は非結合コンフィギュレーションおよび結合コンフィギュレーショ
ンで使用することができます。
Stratix V デバイスでは、非結合コンフィギュレーションの場合、CMU PLL 使用時は最大 5 個、
そして ATX PLL 使用時は最大で 6 個のチャネルを同一トランシーバ・バンク内に配置すること
ができます。
• 標準 PCS データパス・コンフィギュレーションを備えたカスタム PHY IP
• 低レイテンシ・データパス・コンフィギュレーションで標準もしくは 10G PCS を使用する低
レイテンシ PHY IP
図 4-63: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでの標準 PCS および
10G PCS の非結合チャネル配置のガイドライン
すべてのチャネルにトランスミッタおよびレシーバが含まれていることを前提とします。
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch3 (1)
CMU PLL
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch1 (1)
×1 Transmitter
Clock Line
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch2 (1)
CMU PLL
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch5 (1)
Custom/Low Latency Configuration Ch5 (1)
Custom/Low Latency Configuration Ch4 (1)
ATX PLL
×1 Transmitter
Clock Line
Custom/Low Latency Configuration Ch4 (1)
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch3 (1)
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch2 (1)
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch1 (1)
Custom/Low Latency Configuration Ch0 (1)
Custom/Low Latency Configuration Ch0 (1)
ATX PLL
Stratix V デバイスでは、結合コンフィギュレーションの場合、CMU PLL 使用時は最大 4 個、そ
して ATX PLL 使用時は最大で 6 個のチャネルを同一トランシーバ・バンク内に配置することが
できます。
• 標準 PCS データパス・コンフィギュレーションを備えたカスタム PHY IP
• 低レイテンシ・データパス・コンフィギュレーションで標準もしくは 10G PCS を使用する低
レイテンシ PHY IP
xN 結合の方法を使用する場合、ロジカル・レーン 0 がトランシーバ・バンク内のトランシーバ
物理チャネル 1 または 4 に配置されている必要があります。PLL フィードバック補償の結合方
法はロジカル・レーン 0 のアサインメント要件を持たないため、複数のトランシーバ・バンクが
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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2014.09.30
10G PCS コンフィギュレーション
4-89
必要なときに使用します。しかし、PLL フィードバック補償の結合では、トランシーバ・バンク
ごとに 1 つの PLL を使用する必要があります。
図 4-64: カスタムおよび低レイテンシのデータパス・コンフィギュレーションでの標準 PCS および
10G PCS の結合チャネル配置のガイドライン
Custom/Low Latency Configuration Ch4
Logical
Lane 0
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
×N Transmitter
Clock Line
Custom/Low Latency Configuration Ch1
CMU PLL
CMU PLL
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Logical
Lane 0
×N Transmitter
Clock Line
Custom/Low Latency Configuration Ch1
Custom/Low Latency Configuration Ch0
Custom/Low Latency Configuration Ch5
Custom/Low Latency Configuration Ch5
Logical
Lane 0
assigned
to either
Ch1 or
Ch4
Custom/Low Latency Configuration Ch4
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Custom/Low Latency Configuration Ch1
Custom/Low Latency Configuration Ch0
ATX PLL
Logical
Lane 0
assigned
to either
Ch1 or
Ch4
Custom/Low Latency Configuration Ch4
Custom/Low Latency Configuration Ch3
Custom/Low Latency Configuration Ch2
Custom/Low Latency Configuration Ch1
ATX PLL
Custom/Low Latency Configuration Ch0
10G PCS コンフィギュレーション
低レイテンシ PHY IP は、低レイテンシ・データパスで 10G PCS をコンフィギュレーションする
ことも可能です。
10G PCS を持つ低レイテンシ PHY リンクを実装するには、Interfaces メニューの Transceiver PHY
で IP Catalog の Low Latency PHY IP をインスタンス化します。General タブの低レイテンシ GUI
にある Datapath type フィールドで 10G を選択します。
A10GPCS の低レイテンシ PHYIP コアは、32 ビット、40 ビット、50 ビット、64 ビット、または
66 ビットの PCS データ幅コンフィギュレーションで使用可能です。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-90
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2014.09.30
10G PCS コンフィギュレーション
図 4-65: 10G PCS の低レイテンシ・コンフィギュレーション・データパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_coreclkin
tx_clkout
rx_serial_data
CDR
Receiver PMA
Deserializer
RX Gear Box
and Bitslip
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
CRC32
Checker
Receiver 10G PCS
rx_coreclkin
BER
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Altera Corporation
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel and Serial Clock
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2014.09.30
10G PCS コンフィギュレーション
4-91
図 4-66: 10G PCS の低レイテンシ・コンフィギュレーションのオプション
「Disabled」として表示されているブロックは使用されませんが、レイテンシが発生します。
「Bypassed」として表示されているブロックは使用されず、レイテンシが発生しません。FPGA フ
ァブリック―トランシーバ間インタフェースの最大周波数は最速スピード・グレード・デバイス
を対象としています。
Transceiver PHY IP
Low Latency
PHY IP
Data Rate (Gbps)
0.6 - 14.1 Gbps
Number of Non-Bonded and Bonded Channels
1 to 32 (1), (2)
PCS-PMA Interface Width (Bits)
32
TX Bit Slip / RX-PMA Bit Slip
40
Optional
Gear Box Ratio
64
Optional
Optional
Optional
Optional
64:32
32:32
66:40
50:40
40:40
64:64
Block Synchronizer
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Disparity Generator, Checker
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Scrambler, Descrambler
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
64B/66B Encoder/Decoder
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
BER Monitor
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Bypassed
Enabled
Enabled
Enabled
Enabled
Enabled
Enabled
64-Bit
32-Bit
66-Bit
50-Bit
40-Bit
64-Bit
220.3
425
213.6
213.8
352.5
220.3
0.6 - 13.6
0.6 - 13.6
0.6 -14.1
0.6 - 10.69
0.6 -14.1
0.6 -14.1
CRC32 Generator, Checker
Frame Generator, Synchronizer
TX FIFO, RX FIFO
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency (MHz)
Data Rate (Gbps)
(3)
注：
(1) xN結合の場合、データ・レートがCMU PLLとATX PLLでサポートされていると仮定すると、CMU PLL使用時に結合できる
最大チャネル数は4で、ATX PLL使用時に結合できる最大チャネル数は6です。
(2) 6チャネル以上を結合する場合は、PLLフィードバック補償結合が必要です。 PLLフィードバック補償結合には、
トランシーバ・バンクごとに1つのPLLが必要となり、PLLリファレンス・クロックはシリアライゼーション係数によって
分周されるレーン・データ・レートと等しい値の周波数である必要があります。
(3) ギアボックスがイネーブルされている場合であれば常に、指定された周波数でrx_coreclkinを生成する必要があります。
Quartus II ソフトウェアは、低レイテンシのデータパス・コンフィギュレーションの 10G PCS が
イネーブルされている場合、リンク内で最大 32 個のレーンの非結合コンフィギュレーションお
よび結合コンフィギュレーションの両方をサポートしています。低レイテンシ・モードの 10G
PCS で複数の非結合チャネルを作成する場合、共通パラレル・クロック（結合レーンまたは結合
チャネルのコンフィギュレーションで使用されるクロック）はセントラル・クロック・ディバイ
ダ・ブロックによっては生成されません。各トランスミッタ・チャネルはチャネル PLL によっ
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-92
SV52005
2014.09.30
10G PCS データパスの機能性
て生成される高速クロックを使用し、パラレル・クロックを生成するためにそのクロックをロー
カルに分割します。
関連情報
• 各スピード・グレードでの最大データ・レートについての情報は、Stratix V デバイス・デー
タシートを参照してください。
• Stratix V デバイスのトランシーバ・クロッキング
• 詳細は、Altera Transceiver PHY IP Core User Guide の「 Transceiver Reconfiguration Controller
IP Core 」の章を参照してください。
10G PCS データパスの機能性
低レイテンシ・モードで 10G PCS を実装している場合、さまざまな 10G PCS ブロックが利用可
能です。
トランスミッタ FIFO とレシーバ FIFO
FIFO は、RX パスに向けて位相補償モードまたはレジスタ・モードでコンフィギュレーションレ
ーションできます。位相補償モードでは、FIFO は FIFO のリード側およびライト側の間のクロッ
クのフェーズ差を補正します。トランスミッタ（TX）FIFO とレシーバ（RX）FIFO のライト側
のクロッキング手法は、ギアボックスがイネーブルされているかどうか、そしてその比（40:66、
40:50、または 32:64）に応じて異なります。クロッキング手法はに示されています。
図 4-67: RX パスの位相補償 FIFO
FPGA Fabric
Transceiver Phase Compensation FIFO
Reg
Register
Mode
Select
PC
FIFO
rx_coreclkin
rx_clkout
ギア・ボックス
ギアボックスは、PCS と PMA（フィジカル・メディア・アタッチメント）インタフェースの間
のデータパス幅の差を変換します。ギアボックスには、データ幅の変換を実行するためのハンド
シェイク・コントロール・ロジックと FIFO が含まれています。サポートされているギアボック
ス比についての詳細は、「10G PCS の低レイテンシ・コンフィギュレーションのオプション」の
図を参照してください。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-93
10G PCS データパスの機能性
TX ビット・スリップ機能
ビット・スリップ機能を使用すると、ギアボックスに送信される前にトランスミッタ側のビット
をスリップさせることができます。スリップされるビット数は、FPGA ファブリック-トランシ
ーバ間のインタフェース幅から 1 を引いた数に等しくなります。例えば、FPGA ファブリックトランシーバ間のインタフェース幅が 64 ビットの場合、最大で 63 ビットをスリップすることが
できます。つまり、最初のワードからの bit[63]と bit[62:0]が畳み込まれて 64 ビット・ワード
が形成されます（2 番目のワードからの bit[62:0]]、最初のワードの最下位ビットからの
bit[63]63]）
。7 ビットの入力コントロール信号は、FPGA ファブリックに対して使用可能です。
上述した 63 ビットのシフトは、入力コントロールの値を 7'b0011111 に設定します。
クロッキング
トランシーバ・データパスのクロッキング手法は、ギアボックス比によって異なります。
ギアボックス比が 64:64、40:40、または 32:32 の場合、ギアボックスが同じ比であるため、TX
FIFO と RX FIFO のクロックのリード側およびライト側の間に周波数差は生じません。よって
Quartus II ソフトウェアは、TXFIFO と RXFIFO のリード側およびライト側にクロックを自動的に
接続します。このコンフィギュレーションでは、TX FIFO からのデータがシリアライザに送信さ
れる前では、データは依然としてギアボックスに供給されます。ギアボックスをバイパスしたり
ディセーブルすることはできません。
図 4-68: 64:64、40:40、または 32:32 のギア・ボックス比での 10G PCS の低レイテンシ・データパス
Serializer
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
tx_coreclkin
Transmitter PMA
tx_serial_data
Transmitter 10G PCS
FPGA
Fabric
tx_clkout
rx_serial_data
CDR
Receiver PMA
Deserializer
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
CRC32
Checker
RX
FIFO
rx_coreclkin
Receiver 10G PCS
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Input Reference
Clock
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel Clock andSerial Clock
ギアボックス比が 64:32 の場合、FPGA ファブリック・インタフェース幅（64 ビット）は、内部
トランシーバ・データパス幅に対し正確に 2 倍になります。FPGA ファブリックの tx_clkout お
よび rx_clkout を 2 で分周して、TX FIFO のライト側と RX FIFO のリード側をそれぞれクロック
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4-94
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10G PCS データパスの機能性
するために使用できます。低レイテンシ PHY IP コアの tx_coreclkin と rx_coreclkin ポートを
選択して、分割したクロックをそれらのポートに接続します。
図 4-69: 64:32 のギア・ボックス比による 10G PCS 低レイテンシのデータパス
tx_serial_data
TX Gear Box
and Bitslip (64:32)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
Frame Generator
TX
FIFO
64
Transmitter PMA
Serializer
Transmitter 10G PCS
FPGA
Fabric
32
tx_coreclkin
/2
tx_clkout
rx_serial_data
32
CDR
Receiver PMA
Deserializer
RX Gear Box
(32:64)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
64
CRC32
Checker
Receiver 10G PCS
rx_coreclkin
/2
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Serial Clock
(From the ×1 Clock Lines)
Input Reference
Clock
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel Clock and Serial Clock
ギアボックス比が 66:40 の場合、得られる rx_clkout パラレル・クロックは 66 で分周された出力
周波数を持つ CDR からのリカバリ・クロックとなります。
パラレル・クロックは、66 で分周された出力周波数を持つ FPGA コアから自動的にイ
ンスタンス化された fPLL を供給する送信 PLL から生成されます。
tx_clkout
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10G PCS データパスの機能性
4-95
図 4-70: 66:40 のギア・ボックス比による 10G PCS 低レイテンシ・データパス
Transmitter PMA
Transmitter 10G PCS
FPGA
Fabric
tx_serial_data
Serializer
TX Gear Box
and Bitslip
(66:40)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX
FIFO
66
Frame Generator
66
40
tx_coreclkin
tx_clkout
fPLL
66
40
Receiver 10G PCS
Receiver PMA
rx_coreclkin
rx_serial_data
CDR
40
Deserializer
RX Gear Box
(40:66)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
66
CRC32
Checker
66
66
40
rx_clkout
Div 66
66
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Input Reference
Clock
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel Clock and Serial Clock
Serial Clock from ATX/CMU PLL
(From the ×1 Clock Lines)
ギアボックス比が FPGA ファブリックのインタフェース幅の整数倍ではない場合（例えば
50:40）、fPLL をインスタンス化して、適切なクロック周波数を TX FIFO のライト側に提供する必
要があります。50:40 のギアボックス比では、出力周波数が 50 で分周されたトランスミッタまた
はレーンのデータ・レートに等しくなるように、fPLL の分周係数を設定します。fPLL および
CMU や ATX の送信 PLL に入力リファレンス・クロックを提供するクロック・ソースは、クロ
ック補正やレート・マッチ FIFO とは異なり、位相補償 FIFO として TX FIFO が動作するため、
同一である必要があります。そのため、このようなクロックにはリード動作とライト動作の間に
おいて 0 ppm が要求されます。
レシーバ側では、rx_coreclkin ポートをイネーブルして 2 番目の fPLL 出力を rx_coreclkin ポー
トに接続します。RX FIFO は位相補償 FIFO として動作するため、RX FIFO のリード側とライト
側では ppm レベルの差がゼロである必要があります。
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4-96
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coreclkin ポートの使用
図 4-71: 50:40 のギア・ボックス比による 10G PCS 低レイテンシ・データパス
Transmitter PMA
Transmitter 10G PCS
FPGA
Fabric
tx_serial_data
Serializer
TX Gear Box
and Bitslip
(50:40)
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
TX
FIFO
50
Frame Generator
50
40
tx_coreclkin
50
fPLL
40
tx_clkout
Receiver 10G PCS
Receiver PMA
rx_serial_data
CDR
40
Deserializer
RX Gear Box
(40:50)
Block Synchronizer
Disparity Checker
De-Scrambler
Frame Synchronizer
64B/66B Decoder
and RX SM
RX
FIFO
50
CRC32
Checker
50
rx_coreclkin
50
fPLL
40
rx_clkout
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Central/ Local Clock Divider
CMU PLL
Input Reference
Clock
Clock Divider
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel Clock
Serial Clock
Parallel Clock and Serial Clock
Serial Clock from ATX/CMU PLL
(From the ×1 Clock Lines)
注：
(1) fPLL、CMU、ATX PLL（CMUまたはATX PLLシリアライザに向けて高速クロックを生成します）への入力リファレンス・クロックを提供するクロック・ソースは同じクロック・ソースである必要があります。
トランスミッタおよびレシーバFIFOは位相差のみを補償します。そのため、FIFOのリード/ライト・クロック間のppmを確実に0とするには同じクロック・ソースを使用します。
coreclkin ポートの使用
および rx_coreclkin ポートは、1 つのチャネルから tx_clkout と rx_clkout を使
用して、ソース・シンクロナス・リンクへの TX FIFO と RX FIFO の複数のチャネルをクロック
したり、あるいはアップストリーム・トランスミッタを同じクロック・ソースでクロックできる
柔軟性を提供します。 tx_coreclkin および rx_coreclkin ポートでは、tx_clkout ポートと
rx_clkout ポートの間において 50 で分周した入力係数の差が 0ppm である必要があります。
tx_coreclkin
関連情報
詳細は、Stratix V デバイストランシーバ・クロッキングの章にある「ユーザーが選択するトラ
ンスミッタ・データパス・インタフェース・クロック」および「ユーザーが選択するレシーバ・
データパス・インタフェース・クロック」の項を参照してください。
インスタンスのマージ
同じ 10 Gbps の物理チャネル内で異なる 10G PCS データパス・コンフィギュレーションを使用し
てトランスミッタのインスタンスとレシーバのインスタンスをマージすることができます。
例えば、Quartus II ソフトウェアは、以下に示す 2 つのインスタンスを作成し、1 つの物理トラ
ンシーバ・チャネルに配置することができます。
• 40 ビットの FPGA ファブリック・インタフェースを持つ Transmitter only インスタンス
• 64 ビットの FPGA ファブリック・インタフェースを持つ Receiver only インスタンス
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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ネイティブ PHY IP のコンフィギュレーション
4-97
ただし、種類の異なる PCS ブロック（10G PCS および標準 PCS）を使用して同じ物理トランシー
バチャネル内で、トランスミッタのインスタンスとレシーバのインスタンス（1 チャネルのイン
スタンス）をマージすることはできません。
トランシーバのチャネル配置のガイドライン
Stratix V デバイスでは、CMU PLL が使用されている場合は最大で 4 個または 5 個のチャネル、
そして（同じデータレートを持つ）標準 PCS と 10G PCS を持つカスタムと低レイテンシのデー
タパス・コンフィギュレーションで ATX PLL が使用されている場合は最大で 6 個のチャネルを
同じトランシーバ・バンクに配置することができます。
関連情報
4-88 ページのトランシーバのチャネル配置のガイドライン
CMU PLL または ATX PLL は非結合コンフィギュレーションおよび結合コンフィギュレーショ
ンで使用することができます。
ネイティブ PHY IP のコンフィギュレーション
ネイティブ PHY IP は、ハードウェア物理層をほとんど抽象化することなく完全なトランシー
バ・ハードウェア機能を提供します。
Stratix V GT トランシーバ・チャネルは、ネイティブ PHY IP ではサポートされていません。
標準 PCS と 10G PCS ハードウェアにアクセスする以外にも、PMA Direct モードでは、ユーザー
がトランシーバ・インタフェース、パラメータ、およびポートを完全に制御できるようイネーブ
ルが可能です。マルチ・データレート・プロトコル、スピード・ネゴシエーション、トランシー
バ・リンクで複数の PCS データパスをネイティブにサポートする場合は、標準 PCS、10G PCS ま
たは PMA Direct モードをイネーブルします。
トランシーバ・リコンフィギュレーション・コントローラは、標準 PCS と 10G PCS のデータパ
ス間を動的に切り替えるために使用されます。また、リコンフィギュレーション・コントローラ
は、キャリブレーション、リモート・ループバックのイネーブル、PLL リファレンス・クロック
の切り替え、チャネル PCS と PLL のリコンフィギュレーションと切り替えに必要となります。
さらに、PMA 送信プリエンファシス、レシーバ CDR、CTLE、および DFE のアドバンス設定を
動的に調整する場合にもリコンフィギュレーション・コントローラが必要になります。
PMA Direct モードへ、または PMA Direct モードからのダイナミックな切り替えはサポートされ
ていません。
ハードウェアの組み合わせのすべてがリーガル、またはサポート対象となるわけではないため、
有効な PCS ハードウェア設定、パラメータ、そして組み合わせの決定には、トランシーバ・ハ
ードウェア、PLL、クロッキング・アーキテクチャに関する十分な予備知識が必要となります。
注: アルテラでは、すべての新しいシリアル・プロトコル・デザインに対し、XAUI と PCI Express
を除いて、ネイティブ PHY IP の使用を推奨しています。ASI、SDI、SRIO、CPRI、GIGE、
Interlaken、SAS、SATA をはじめとするプロトコル・コンフィギュレーションの他にも、低
レイテンシの PHY IP 実装の場合と同様に、標準 PCS と 10G PCS の低レイテンシ・コンフィ
ギュレーションにはデフォルトのプリセットが提供されます。ガイダンスにデフォルト・プ
リセットを選択した後、カスタム・アプリケーションのコンフィギュレーションを変更する
ことも可能です。変更後のプリセットを保存することもできます。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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4-98
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2014.09.30
ネイティブ PHY のトランシーバ・データパス・コンフィギュレーション
送信 CMU と ATX PLL の選択は、PHY IP に内蔵されています。また、フラクショナル PLL
（fPLL）は、最大 3.125 Gbps のデータレートのレーンに対し送信 PLL として使用することもでき
ます。データレートとジッタ性能のトレードオフ要件を考慮し、適切な PLL を選択する必要が
あります。他の PHY IP とは異なり、ネイティブ PHY IP はポート・インタフェースに直接アク
セスすることを意図しているため、Avalon Memory-Mapped（Avalon-MM）インタフェースを備
えておらず、内蔵レジスタが含まれていません。また、リセット・コントローラもネイティブ
PHY IP には内蔵されていません。アルテラでは、リセット・シーケンスの実装、および PLL の
共有やマージを簡単に実行するためには、トランシーバ PHY リセット・コントローラ IP を使用
することを推奨しています。
ネイティブ PHY リンクを実装するには、 Interfaces メニューの Transceiver PHY で IP Catalog か
ら Stratix V Transceiver Native PHY IP をインスタンス化します。オプションを選択して、有効な
カスタム・トランシーバ・コンフィギュレーションを生成します。または、ウィンドウ・メニュ
ーをダブルクリックしてデフォルト・プリセットを選択します。
ネイティブ PHY のトランシーバ・データパス・コンフィギュレーション
以下の図は、ネイティブ PHYIP コンフィギュレーションで使用可能な PMA ダイレクト・モード
に加えて、トランシーバの標準 PCS ブロックと 10G PCS ブロックの設定方法について示してい
ます。
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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ネイティブ PHY のトランシーバ・データパス・コンフィギュレーション
4-99
図 4-72: ネイティブ PHY IP コンフィギュレーションでのトランシーバ・ブロック
「Disabled」で表されるブロックは使用されませんが、レイテンシが発生します。
「Bypassed」と示されているブロックは使用されず、レイテンシも発生しません。
Transceiver PHY IP
Link
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
10G and Above Protocol
0.6 to 14.1 Gbps
All Protocol
0.6 to 14.1 Gbps
10G and Below Protocol
0.6 to 12.2 Gbps
1-24 (INLK) 1-32 Others
1-32
10G PCS
PMA Direct
Standard PCS
32/40/64-bit
From 8-bit to 80-bit
8/10-bit and 16/20-bit
1-32
Gear Box
32:32,64:32
40:40, 50:40, 66:40, 67:40
64:64
Bypassed
Optional*
Bypassed for Low Latency
Block Synchronizer
Required for
10GE/40GE/Interlaken
Bypassed for Low Latency
Bypassed
Auto-Sync SM**
(7-Bit/10-bit Comma, K28.5)
Manual Alignment or Bit Slip
Bypassed for Low Latency
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Scrambler, Descrambler (Mode)
Required for
10GE/40GE/Interlaken
Bypassed for Low Latency
Bypassed
Bypassed
64B/66B Encoder/Decoder
Required for
10GE/40GE
Bypassed for Low Latency
and Interlaken
Bypassed
Optional
Bypassed for Low Latency
BER Monitor
Required for
10GE/40GE
Bypassed for Low Latency
and Interlaken
Bypassed
Disparity Generator/Checker
Optional
Link
Lane Data Rate
Number of Bonded Channels
PCS Datapath
PCS-PMA Interface Width
TX Bitslip
Word Aligner (Pattern Length)
Run Length Violation Checker
Deskew FIFO
8B/10B Encoder/Decoder
Byte Serializer, Deserializer
CRC32 Generator, Checker
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Byte Ordering
Frame Generator, Synchronizer
Required for Interlaken
Bypassed for Low Latency and
10GE/40GE
Bypassed
Optional
Bypassed for Low Latency
Rate Match FIFO
Phase Compensation Mode
(Low Latency)
Clock Compensation Mode (10GE/40GE)
Interlaken Mode
Registered Mode
Bypassed
Phase Compensation Mode
(All Others)
Registered Mode (CPRI/OBSAI and
Deterministic Latency)
RX FIFO (Mode)
Bypassed
Phase Compensation Mode
(All Others)
Registered Mode (CPRI/OBSAI and
Deterministic Latency)
RX FIFO (Mode)
TX FIFO (Mode)
TX/RX 10G PCS Latency
(Parallel Clock Cycles)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency
Phase Compensation Mode
(10GE/40GE and
Low Latency Mode)
Interlaken Mode
Registered Mode
TX: 8-12 (10GE/40GE)
RX: 15-34 (10GE/40GE)
TX: 7-28 (Interlaken)
RX: 14-21 (Interlaken)
TX: 6-11 (Low Latency)****
RX: 6-11 (Low Latency)****
0
TX: 5-6 (GE)
RX: 20-24 (GE)
TX: 4-6 (SRIO 2.1)
RX: 16-19.5 (SRIO 2.1)
TX: 2-4 (CPRI/OBSAI)
RX: 6-9 (CPRI/OBSAI)
TX: 4-6 (Low Latency)
RX: 3-5 (Low latency)
32-bit
40-bit
50-bit
64-bit
66-bit
67-bit
8-bit
10-bit
16-bit
20-bit
32-bit
40-bit
64-bit
80-bit
8-bit
10-bit
16-bit
20-bit
32-bit
40-bit
32-bit: 425.0 MHz
40-bit: 352.5 MHz
50-bit: 213.8 MHz
64-bit: 220.3 MHz
66-bit: 213.6 MHz
67-bit: 210.4 MHz
8-bit: 300.0 MHz
10-bit: 300.0 MHz
16-bit: 300.0 MHz
20-bit: 300.0 MHz
32-bit: 300.0 MHz
40-bit: 300.0 MHz
64-bit: 220.3 MHz
80-bit: 176.25 MHz
8-bit: 590.0 MHz
10-bit: 580.0 MHz
16-bit: 325.0 MHz
20-bit: 325.0 MHz
32-bit: 305.0 MHz
40-bit: 305.0 MHz
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Transceiver PHY IP
Native PHY IP
TX FIFO (Mode)
TX/RX Standard PCS Latency
(Parallel Clock Cycles)
FPGA Fabric-to-Transceiver
Interface Width
FPGA Fabric-to-Transceiver
Interface Frequency - GMII Clock
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標準 PCS でサポートされている機能
図 4-73: ネイティブ PHY のデータパス・コンフィギュレーション
以下の図は、ネイティブ PHY IP の実装で使用可能な標準 PCS ブロックと 10G PCS ブロ
ック、そしてこれらのブロックに関連するデータパス、および PMA ダイレクト・データ
パスを示しています。
Transmitter 10G PCS
Transmitter PMA
TX Gear Box
and Bitslip
Disparity
Generator
Scrambler
64B/66B Encoder
and TX SM
CRC32
Generator
64
9
tx_10g_control[8:0]
TX
FIFO
tx_pma_parallel_data[79:0]
(PMA Direct Transmitter
Datapath)
Frame Generator
FPGA Fabric
tx_10g_coreclkin
Serializer
Transmitter Standard PCS
40
TX Bit Slip
Byte Serializer
TX Phase
Compensation
FIFO
64
8B/10B Encoder
Demux
tx_parallel_data[63:0]
tx_serial_data
tx_10g_clkout
tx_std_coreclkin
/2
tx_10g_clkout
Receiver PMA
RX Gear Box
Block Synchronizer
Disparity Checker
De-Scrambler
64B/66B Decoder
and RX SM
CRC32
Checker
10
RX
FIFO
rx_10g_control[9:0]
Frame Synchronizer
Receiver 10G PCS
Deskew FIFO
Rate Match FIFO
8B/10B Decoder
Byte
Deserializer
Byte Ordering
rx_serial_data
Word Aligner
Receiver Standard PCS
RX Phase
Compensation
FIFO
rx_std_coreclkin
Deserializer
rx_10g_clkout
rx_parallel_data[63:0]
CDR
rx_10g_coreclkin
Parallel Clock (Recovered)
tx_std_clkout
Parallel Clock (from Clock Divider)
/2
rx_10g_clk33
rx_pma_parallel_data[79:0]
(PMA Direct Receiver
Datapath)
Parallel and Serial Clocks
(Only from the Central Clock Divider)
Div33
Central/ Local Clock Divider
CMU PLL,
ATX PLL,
or both PLLs
Clock Divider
Parallel Clock
Serial Clock
(From the ×1 Clock Lines)
Serial Clock
Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)
Parallel and Serial Clock
標準 PCS でサポートされている機能
標準 PCS は、最も幅広い PCS-PMA 幅と FPGA ファブリック―トランシーバ間のインタフェース
幅のコンフィギュレーションにおいて最大 12.2 Gbps のレーン・データレートに到達可能です。
標準 PCS は、レーン・データレートが 10Gbps であるギガビット・イーサネット、CPRI/OBSAI、
SD/HD/3G-SDI、HiGig、Hypertransport、SRIO、JESD204A、SATA および SAS、1G/2G/4G/8G フ
ァイバ・チャネル、GPON/EPON、SFI-4.2/SFI-5.1、TFI、SPI-4.2/SPI-5.1、STS-12/12c、
STS-48/48c、OTU-0 といったプロトコルをサポートします。
標準 PCS のレシーバおよびトランスミッタ・ブロック
標準 PCS データパスにネイティブ PHY リンクを実装するには、Interfaces メニューの Transceiver
PHY で IP Catalog の Stratix V Transceiver Native PHY IP をインスタンス化します。チェックボ
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Stratix V デバイスでのトランシーバ・コンフィギュレーション
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10G PCS でサポートされている機能
4-101
ックスのオプションを選択して、標準 PCS をイネーブルします。各ブロックごとのパラメータ
およびコンフィギュレーション・オプションを持つ標準 PCS タブが表示されます。
標準 PCS では、以下のブロックをイネーブル/ディセーブルやコンフィギュレーションが
実行可能です。
ワード・アライナ
デスキュー FIFO
レート・マッチ FIFO
8B/10B エンコーダ/デコーダ
バイト・シリアライザ/デシリアライザ
バイト・オーダリング
レシーバ位相補償 FIFO（レジスタ・モードとしてもコンフィギュレーション可能で
す）
• トランスミッタ位相補償 FIFO（レジスタ・モードとしてもコンフィギュレーション可
能です）
• TX Bitslipper
•
•
•
•
•
•
•
関連情報
• Transceiver Architecture in Stratix V Devices
• Altera Transceiver PHY IP Core User Guide
10G PCS でサポートされている機能
10G PCS は、 10Gbps 以上のレーン・データレートを持つ 10/40/100 ギガビット・イーサネット、
Interlaken、SPAUI、10G SDI、10G Fibre Channel、Infiniband、10G GPON/EPON、SFI-5.2、
STS-192/192c、STS-768/768c、OTU-2/3 といったプロトコルをサポートします。10G PCS は、最も
幅広い FPGA ファブリック―トランシーバ間のインタフェース幅のコンフィギュレーションに
おいて最大 14.1 Gbps のレーン・データレートに到達可能です。
10G PCS のレシーバおよびトランスミッタ・ブロック
10G PCS データパスを備えたネイティブ PHY リンクを実装するには、Interfaces メニューの
Transceiver PHY で IP Catalog の Transceiver Native PHY IP をインスタンス化します。10G PCS
オプションを選択すると、各ブロックごとのパラメータおよびコンフィギュレーション・オプシ
ョンを持つ 10G PCS タブが表示されます。
10G PCS では、以下のブロックをイネーブル/ディセーブルやコンフィギュレーションが
実行可能です。
•
•
•
•
•
•
•
•
レシーバ FIFO とトランスミッタ FIFO
CRC32 ジェネレータ/チェッカ
メタフレーム・ジェネレータ/シンクロナイザ
64B/66B エンコーダ/デコーダ
スクランブラとデスクランブラ
ディスパリティ・ジェネレータ/チェッカ
ブロック・シンクロナイザ
マルチ・ギアボックス
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-102
SV52005
2014.09.30
ネイティブ PHY IP のレシーバ・ギアボックスおよびトランスミッタ・ギアボック
ス
ハード PCS ブロックは、10/40/100 ギガビット・イーサネットと Interlaken をネイティブ
にサポートしています。その他のプロトコルは、10G PCS の低レイテンシ・データパス・
コンフィギュレーションを介して適切なギアボックス比でサポートされています。
10/40/100 ギガビット・イーサネット・ブロックでサポートされているコンフィギュレー
ション
•
•
•
•
•
クロック補償モードのレシーバ FIFO と位相補償モードのトランスミッタ FIFO
64B/66B エンコーダ/デコーダ
スクランブラとデスクランブラ
ブロック・シンクロナイザ
66:40 ギアボックス比
1588 をサポートするコンフィギュレーションでの 10/40/100 ギガビット・イーサネット・
ブロック
•
•
•
•
•
レジスタ・モードのレシーバ FIFO とトランスミッタ FIFO
64B/66B エンコーダ/デコーダ
スクランブラとデスクランブラ
ブロック・シンクロナイザ
66:40 ギアボックス比
Interlaken ブロックをサポートするコンフィギュレーション
• Interlaken エラスティック・バッファ（ジェネリック）モードのレシーバ FIFO とトラ
ンスミッタ FIFO
• CRC32 ジェネレータ/チェッカ
• メタフレーム・ジェネレータ/シンクロナイザ
• スクランブラとデスクランブラ
• ディスパリティ・ジェネレータ/チェッカ
• ブロック・シンクロナイザ
• 67:40 ギアボックス比
SFI-5.2 ブロックをサポートするコンフィギュレーション
• 位相補償モードのレシーバ FIFO とトランスミッタ FIFO
• 64:64, 40:40、64:32 および 32:32 のギアボックス比
10G SDI ブロックをサポートするコンフィギュレーション
• 位相補償モードのレシーバ FIFO とトランスミッタ FIFO
• 50:40 ギアボックス比
ベーシック・モードで他のプロトコルがサポートするコンフィギュレーション
• 位相補償モードのレシーバ FIFO とトランスミッタ FIFO
• 64:64、66:40、40:40、64:32 および 32:32 のギアボックス比
関連情報
• Transceiver Architecture in Stratix V Devices
• Altera Transceiver PHY IP Core User Guide
ネイティブ PHY IP のレシーバ・ギアボックスおよびトランスミッタ・ギアボックス
ネイティブ PHY IP は、多くの 10G PCS:PMA ギアボックス比をサポートしています。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
SV52005
2014.09.30
ネイティブ PHY IP での 10G データパス・コンフィギュレーション
4-103
ユーザーには、コア IP に対し最も適切なギアボックス比が自由に選択できます。主に Interlaken
コンフィギュレーションでは 67:40、10、40、および 100 ギガビット・イーサネット・コンフィ
ギュレーションでは 66:40、10 ギガビット SDI アプリケーションでは 50:40 のギアボックス比が
それぞれ使用されます。他のギアボックス比は、GPON、EPON、SFI-5.2 や OTN といった追加
のスタンダード通信や通信プロトコルをサポートします。
10G PCS では以下のギアボックス比がサポートされています。
•
•
•
•
•
•
•
64:64 の PCS:PMA 幅
67:40 の PCS:PMA 幅
66:40 の PCS:PMA 幅
50:40 の PCS:PMA 幅
40:40 の PCS:PMA 幅
64:32 の PCS:PMA 幅
32:32 の PCS:PMA 幅
ネイティブ PHY IP での 10G データパス・コンフィギュレーション
表 4-14: 10G PCS のデータパス・コンフィギュレーション
次の表は、10/40/100 ギガビット・イーサネット、1588 の 10/40/100 ギガビット・イーサネット、
Interlaken、10G SDI をはじめとする 10G プロトコルに向けた 10GPCS のデータパス・コンフィギュレー
ションを示しています。
トランシーバ PHY
IP
リンク
(14)
(15)
(16)
ネイティブ PHY IP
10/40/
100GBASER/KR
1588 の 10/
40/
100GBASE-R
Interlaken
SFI-5.2
10G SDI
その他の 10G プロ
トコル（ベーシッ
ク・モード）
レーン・データ 10.3125Gbp 10.3125Gbp 3.125 - 14.1
s
s
Gbps
レート
0.6 - 14.1
Gbps
PMA チャネル非結合、
結合オプショ xN、フィー
ン(15) (16)
ドバック補
償
非結合、
非結合
xN、フィー
ドバック補
償
非結合、xN、非結合、非結合、xN、フ
フィードバ xN、フィィードバック
ック補償
ードバッ補償
ク補償
PCS データパ
ス
10G PCS
10G PCS
10G PCS
10G PCS
10.692Gbp 0.6 - 14.1 Gbps
s
10G PCS
10G PCS
64:32 と 32:32 のギアボックス比がサポートする最大のデータレートは 13.6 Gbps となります。
xN 結合では、データレートが CMU によってサポートされている場合、結合チャネルの数は CMU
PLL 使用時では最大 4 個、ATX PLL 使用時では最大 6 個です。
6 個より多くのチャネルを結合する場合、PLL フィードバック補償結合モードを使用する必要があ
り。PLL フィードバック補償結合モードでは、トランシーバ・バンク毎に 1 つの PLL が必要とな
り、PLL リファレンス・クロックの周波数がシリアライゼーション・ファクタで分割されたレー
ン・データレートと同じ値である必要があります。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Altera Corporation
4-104
SV52005
2014.09.30
ネイティブ PHY IP での 10G データパス・コンフィギュレーション
トランシーバ PHY
IP
リンク
ネイティブ PHY IP
10/40/
100GBASER/KR
1588 の 10/
40/
100GBASE-R
Interlaken
SFI-5.2
PCS-PMA 間の 40 ビット
インタフェー
ス幅（シリアラ
イザーショ
ン・ファクタ）
40 ビット
40 ビット
32/40/64 ビ
ット
ギアボックス
比
66:40
67:40
32:32、64:32、 50:40
40:40、64:64
66:40
その他の 10G プロ
トコル（ベーシッ
ク・モード）
10G SDI
40 ビット 32/40/64 ビット
32:32、64:32、
40:40、66:40、
64:64
ブロック・シンイネーブルイネーブルイネーブルバイパス（低バイパスバイパス（低レ
クロナイザ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
ディスパリテバイパス
ィ・ジェネレー
タ、チェッカ
スクランブラ
とデスクラン
ブラ
(17)
バイパス
イネーブルバイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
イネーブルイネーブルイネーブルバイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
64B/66B エンイネーブルイネーブルバイパス
コーダ、デコー
ダ
バイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
BER モニタ
バイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
イネーブルイネーブルバイパス
CRC ジェネレバイパス
ータ、チェッカ
バイパス
イネーブルバイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
メタフレー
バイパス
ム・ジェネレー
タ、シンクロナ
イザ
バイパス
イネーブルバイパス（低バイパスバイパス（低レ
レイテン
（低レイテイテンシ・モー
シ・モード）ンシ・モード）
ド）
選択するギアボックス比によっては内部 fPLL の使用が必要な場合があります。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
ネイティブ PHY IP での 10G データパス・コンフィギュレーション
トランシーバ PHY
IP
リンク
4-105
ネイティブ PHY IP
10/40/
100GBASER/KR
1588 の 10/
40/
100GBASE-R
Interlaken
SFI-5.2
10G SDI
その他の 10G プロ
トコル（ベーシッ
ク・モード）
RX FIFO（モークロック補レジスタ・ Interlaken
償モード
モード
モード
ド）
位相補償モ
ード
位相補償
モード
位相補償モー
ド（低レイテン
シ・モード）
TX FIFO（モー位相補償モレジスタ・ Interlaken
ード
モード
モード
ド）
位相補償モ
ード
位相補償
モード
位相補償モー
ド（低レイテン
シ・モード）
TX/RX 10G
TX: 8-12
PCS のレイテ
ンシ（パラレ RX: 15-34
ル・クロック・
サイクル）(18)
TX: 6-10
(64:32)
TX: 7-11
TX: 6-10 (64:32)
RX: 6-12
TX: 6-11 (66:40)
TX: 1-4
TX: 7-28
RX: 2-5
RX: 14-21
TX: 7-10
(64:64、40:40、
32:32)
RX: 6-10
(64:32)
RX: 7-10
(64:64、40:40、
32:32)
FPGA ファブ 66 ビット
リックトラン
シーバ・インタ
フェース幅
66 ビット
67 ビット
TX: 7-10 (64:64、
40:40、32:32)
RX: 6-10 (64:32)
RX: 6-11 (66:40)
RX: 7-10 (64:64、
40:40、32:32)
32 ビット
50 ビット 32 ビット
40 ビット
40 ビット
64 ビット
64 ビット
66 ビット
(18)
PCS レイテンシの値は、デフォルトでは、FIFO が部分的にフルまたは部分的に空であることが推
奨されます。標準 PCS 8B/10 エンコーダ/デコーダが使用されている場合はディセーブルされま
す。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-106
SV52005
2014.09.30
PMA ダイレクトでサポートされている機能
トランシーバ PHY
IP
リンク
FPGA ファブ
リック―トラ
ンシーバ間の
インタフェー
ス幅での最大
周波数
ネイティブ PHY IP
10/40/
100GBASER/KR
1588 の 10/
40/
100GBASE-R
Interlaken
SFI-5.2
10G SDI
その他の 10G プロ
トコル（ベーシッ
ク・モード）
66 ビット: 66 ビット: 67 ビット: 32 ビット
50 ビット: 32 ビット
156.25 MHz 156.25 MHz 78.125-312.5 (32:32): 340.0 213.8 MHz (32:32): 340.0
MHz
MHz
MHz
40 ビット
(40:40): 312.5
MHz
40 ビット
(40:40): 312.5
MHz
64 ビット
(64:32): 170.0
MHz
64 ビット
(64:32): 170.0
MHz
(20)
(20)
64 ビット
(64:64): 195.4
MHz
64 ビット
(64:64): 195.4
MHz
66 ビット
(66:40): 189.4
MHz
(19)
PMA ダイレクトでサポートされている機能
The PMA ダイレクトは、トランシーバ PCS レイテンシが非常に低い、あるいはゼロであること
が要求される OPI のようなプロトコルをサポートします。PMA ダイレクト・モードでは、最も
幅が広い FPGA ファブリック―トランシーバ間インタフェース幅のコンフィギュレーションに
おいて最大 14.1 Gbps のレーン・データレートまで到達可能です。
PMA ダイレクト・コンフィギュレーションには PCS ブロックが存在しないため、クロック位相
補償はファブリック・コア内に設計する必要があります。データおよびクロック信号は、トラン
シーバ PMA に直接インタフェース接続されます。その結果、FPGA のコア・ファブリック・イ
ンタフェースからトランシーバ PMA へのタイミングおよびクロックの位相差も補正する必要
があります。PMA インタフェース幅には、8 ビット、10 ビット、16 ビット、20 ビット、32 ビッ
ト、40 ビット、64 ビット、および 80 ビットから選択できます。FPGA ファブリック・インタフ
ェース幅は 80 ビットに固定されており、それらの PMA インタフェース幅のコンフィギュレー
ションに適切なポートを選択する必要があります。
PMA ダイレクト・データパスを備えたネイティブ PHY リンクを実装するには、Interfaces メニ
ューの Transceiver PHY で IP Catalog の Transceiver Native PHY IP をインスタンス化します。標
(19)
(20)
PCS の tx_clkout 周波数出力は、10G-SDI、Interlaken、およびベーシック・モードではレーン・デ
ータレート/40 です。
PCS の tx_clkout 周波数出力は、SFI-S および Basic モードではレーン・データレート/32 です。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
チャネルおよび PCS データパスのダイナミックな切り替えリコンフィギュレーシ
ョン
4-107
準 PCS あるいは 10G PCS をイネーブルするオプションは選択しません。標準 PCS あるいは 10G
PCS タブは表示されません。これは、PMA ダイレクト・データパスのコンフィギュレーション
が選択されていることを意味します。
図「ネイティブ PHY のデータパス・コンフィギュレーション」は、トランシーバの PMA ダイ
レクト・データパスおよびデバイス・チャネルでのクロッキングを示しています。
チャネルおよび PCS データパスのダイナミックな切り替えリコンフィギュレー
ション
ネイティブ PHY IP は、標準 PCS と 10G PCS 間でのトランシーバ・チャネルのダイナミックな切
り替えをサポートできる唯一の PHY IP です。ストリーマ・ベースのリコンフィギュレーショ
ン、関連するトランシーバ PLL、標準 PMA、高度なトランシーバ PMA 機能のリコンフィギュレ
ーションを介したダイナミックな切り替えメカニズムは、リコンフィギュレーション・コントロ
ーラ IP と共に使用されます。
関連情報
• Stratix V デバイスのダイナミック・リコンフィギュレーション
• Altera Transceiver PHY IP Core User Guide
Stratix V GT デバイスのコンフィギュレーション
Stratix V GT は、28.05 Gbps GT トランシーバと 12.5 Gbps GX トランシーバの両方を備えていま
す。GT トランシーバは、低レイテンシ PHY IP を使用した PMA ダイレクト・コンフィギュレー
ションでのみコンフィギュレーション可能です。GT チャネルには 19.6 Gbps から 28.05 の範囲
に及ぶ複数のシリアル・データレートが存在します。
GT チャネルを持つ低レイテンシ PHY リンクを実装するには、Interfaces メニューの Transceiver
PHY で IP Catalog の Low Latency PHY IP コアをインスタンス化します。General タブの Low
Latency GUI にある Datapath type で GT を選択します。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-108
SV52005
2014.09.30
Stratix V GT デバイスのコンフィギュレーション
図 4-74: Stratix V GT チャネルのトランシーバ・データパスとクロッキング
tx_clkout
Transmitter PMA
tx_serial_data
tx_parallel_data
8B/10B
Encoder
Byte
Serializer
128
TX
Bit-Slip
Transmitter PCS (not available)
Serializer
FPGA
Fabric
Parallel Clock
rx_clkout
rx_serial_data
Receiver PMA
CDR
128
rx_parallel_data
(not available)
Deserializer
Receiver PCS
Parallel Clock (Recovered)
Central/ Local Clock Divider
CMU PLL
Clock Divider
Serial Clock
from the ATX PLL
Parallel and Serial Clocks
Parallel Clock
Serial Clock
Parallel and Serial Clocks
関連情報
• 4-77 ページのトランシーバ・コンフィギュレーション
GX トランシーバのコンフィギュレーションに関する情報はこの項を参照してください。
• Stratix V GT チャネルでのクロッキングについての詳細は、Stratix V デバイスのトランシー
バ・クロッキングを参照してください。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
改訂履歴
4-109
改訂履歴
表 4-15: 改訂履歴
日付
バージョン
変更内容
2014 年 9 月
2014.09.30
• 「1000BASE-X および 1000BASE-KX で
サポートされている機能」の項の
「1000BASE-X および 1000BASE-KX コ
ンフィギュレーションでのレート・マ
ッチ FIFO」へオートネゴシエーション
についての注を追加しました。
• 「ネイティブ PHY のデータパス・コン
フィギュレーション」へクロックの名
称を追加しました。
2014 年 1 月
2014.01.07
• 「自動速度ネゴシエーション・ブロッ
ク」の項に注を追加しました。
• 「CPRI および OBSAI」の項の「サポー
トされているシリアル・データ・レー
トでのチャネル幅オプションの例」を
更新しました。
2013 年 10 月
2013.10.11
• 「PIPE コンフィギュレーションでの高
度なチャネル配置のガイドライン」の
項を更新しました。
• 「PCIe Gen3 でのトランシーバ・クロッ
キング」の項を更新しました。
2013 年 5 月
2013.05.06
• ナレッジ・ベースの文書に関する既知
の問題へのリンクを追加しました。
• 「10GBASE-R および 10GBASE-KR」の項
へ 2 つ目の図を追加しました。
• 「10GBASE-KR FEC（順方向誤り訂正）」
の項を追加しました。
• 「Gen1、Gen2、および Gen3 PIPE コン
フィギュレーションでのトランシーバ
のチャネル配置のガイドライン」の項
を更新しました。
• 「PIPE コンフィギュレーションでの高
度なチャネル配置のガイドライン」の
項を追加しました。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-110
SV52005
2014.09.30
改訂履歴
日付
バージョン
変更内容
2013 年 2 月
2013.02.21
• 「Stratix V GT デバイスのコンフィギュ
レーション」の項を追加しました。
• PCI Express に向けた「トランシーバ・
クロッキングおよびチャネル配置のガ
イドライン」を更新しました。
• 「XAUI コンフィギュレーション向け
のトランシーバ・チャネルのデータパ
ス」および「XAUI コンフィギュレー
ションでのトランシーバ・クロッキン
グ」の図を更新しました。
2012 年 12 月
2012.12.17
• 10GBASE-KR に関する情報を追加しま
した。
• ネイティブ PHY に関する情報を追加
しました。
2012 年 6 月
2.3
• 「CPRI および OBSAI—確定的レイテン
シのプロトコル」の項を追加しました。
• Interlaken の項に「マルチ・レーン・デ
スキュー・アラインメント」、「送信
FIFO および受信 FIFO のコントロール
およびステータス」、および「トランシ
ーバのマルチレーン・ボンディングお
よび送信スキュー」の項を追加しまし
た。
• XAUI の項に「トランシーバ・チャネ
ル配置のガイドライン」の項を更新し
ました。
• 図 4–6、図 4–12、図 4–13、図 4–19、図
4–20、図 4–26、図 4–36、図 4–38、図
4–40、図 4–41、図 4–42、図 4–43、図
4–45、図 4–46、図 4–47、図 4–48、図
4–50、図 4–52 を更新しました。
• 表 4–1、表 4–6、表 4–7、表 4–8、表 4–
13、表 4–14、表 4–15 を更新しました。
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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SV52005
2014.09.30
改訂履歴
日付
バージョン
4-111
変更内容
2012 年 2 月
2.2
• 図 4-38 および図 4-39 を更新しました。
• 図 4–3、図 4–5、図 4–6、図 4–7、図 4–
8、図 4–9、図 4–11、図 4–13、図 4–14、
図 4–26、図 4–27、図 4–38、図 4–39、
図 4–42、および図 4–45 を更新しまし
た。
• 表 4-4 を追加しました。
• 表 4-5 を更新しました。
• Interlaken の項から「トランシーバ・チ
ャネル配置のガイドライン」を削除し
ました。
• 10GBASE-R の項から「トランシーバ・
チャネル配置のガイドライン」を削除
しました。
2011 年 12 月
2.1
• 図 4–3、図 4–5、図 4–7、図 4–8、図 4–
9、図 4–11、図 4–12、図 4–14、図 4–
15、図 4–16、図 4–17、図 4–19、図 4–
20、図 4–21、図 4–22、図 4–23、図 4–
30、図 4–31、図 4–32、図 4–33、図 4–
34、図 4–35、図 4–36、図 4–43、図 4–
45、および図 4–48 を更新しました。
• 表 4-3 と表 4-9 を更新しました。
• 「リピータ・アプリケーションのクロッ
ク補正」の項を削除しました。
• 編集上の軽微な変更を行いました。
2011 年 11 月
2.0
• バージョン 11.0 のトランシーバ・カス
タム・コンフィギュレーションの章を
本章へ統合し、再編成しました。
• PCI Gen3 に関する情報を追加しまし
た。
• Stratix V GT デバイスに関する情報を
追加しました。
• 「GIGE」の項を削除しました。
Stratix V デバイスでのトランシーバ・コンフィギュレーション
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Altera Corporation
4-112
SV52005
2014.09.30
改訂履歴
日付
バージョン
変更内容
2011 年 5 月
1.2
• 図 4-8 および図 4-9 を更新しました。
• ページ 4-10 の「サポートされている機
能」を更新しました。
• 表 4-5 を更新しました。
• 図 4-16、図 4-18、および図 4-19 を更新
しました。
• 「GIGE」の項を追加しました。
• ページ 4-38 の「XAUI」を更新しまし
た。
• ページ 4-37 の「XAUI コンフィギュレ
ーションでのトランシーバ・データパ
ス」を更新しました。
• ページ 4-43 の「トランシーバ・チャネ
ル配置のガイドライン」を更新しまし
た。
• 図 4-33 を更新しました。
• 11.0 リリースにより、本章を Volume 3
へ移動しました。
2010 年 12 月
1.1
• 「PCI Express（PIPE）2.0 インタフェー
ス」、
「Gen1（2.5Gbps）と Gen2（5Gbps）
の信号レート間でのダイナミックな切
り換え」、
「レシーバ・ステータス」、お
よび「レシーバ検出」の項を更新しま
した。
• 図 4-32 を更新しました。
2010 年 4 月
1.0
初版
Altera Corporation
Stratix V デバイスでのトランシーバ・コンフィギュレーション
フィードバック
Stratix V デバイスのトランシーバ・ループバッ
ク・サポート
2014.09.30
SV52007
更新情報
5
フィードバック
Stratix V のループバック・オプションを使用することで、トランシーバ内の異なる機能ブロック
の動作方法を検証することができます。
関連情報
Arria 10 デバイス・ハンドブック：既知の問題
Stratix V デバイス・ハンドブックの章に計画中の更新を一覧表示します。
シリアル・ループバック
シリアル・ループバック・オプションはデバッグに役立つオプションで、トランスミッタおよび
レシーバ・チャネルでイネーブルされた PCS ブロックと PMA ブロックが正常に動作することを
確実にします。
シリアル・ループバック・オプションは、PIPE モード以外のすべてのトランシーバ・コンフィ
ギュレーションで使用可能です。デバッグ時にシリアル・ループバックを使用することで、イネ
ーブルされたフィジカル・コーディング・サブレイヤ（PCS）ブロックとフィジカル・メディ
ア・アタッチメント（PMA）ブロックがトランスミッタおよびレシーバ・チャネル内で正常に
動作しているかどうかが確認できます。さらにシリアル・ループバックは、チャネルごとに動的
にイネーブルすることが可能です。
FPGA ファブリックからのデータはトランスミッタ・チャネルを通過し、レシーバ・バッファを
バイパスして、レシーバ・チャネルにループバックされます。受信データは検証を目的として
FPGA ロジックで利用可能です。
© 2015 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are
trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as
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of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any
products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,
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5-2
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PIPE リバース・パラレル・ループバック
図 5-1: シリアル・ループバックのデータパス
TX Phase
Compensation
FIFO
Byte Serializer
TX Bit Slip
Serializer
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Receiver PCS
Deserializer
CDR
FPGA
Fabric
8B/10B Encoder
Transmitter PCS
Receiver PMA
rx_serial_data
Serial
Loopback
can be
Dynamically
Enabled
tx_serial_data
Transmitter PMA
シリアル・ループバックは、選択している PHY IP モードに応じて PHY IP パラメータ・エディ
タあるいはリコンフィギュレーション・コントローラを使用してイネーブルすることができま
す。シリアル・ループバックをイネーブルすると、トランスミッタ・チャネルは tx_serial_data
出力ポートとレシーバ・チャネルの両方にデータを送信します。tx_serial_data ポート上の差
動出力電圧は、選択した差動出力電圧 (VODVOD) 設定に基づく値になります。
注: PHY IP コア・レジスタについての詳細は、Altera Transceiver PHY IP Core User Guide を参照
してください。
ループバックされたデータはレシーバ・クロック・データ・リカバリ（CDR）へ転送されます。
レシーバ・チャネルによるバイト境界の検出を可能にするには、ワード・アライナにアラインメ
ント・パターンを提供する必要があります。
デバイスがシリアル・ループバック・コンフィギュレーションではなく、リモート・デバイスか
らデータを受信している場合、レシーバ CDR からのリカバリ・クロックはリモート・ソースか
らのデータにロックされます。
デバイスがシリアル・ループバック・コンフィギュレーションで設定されている場合、レシーバ
へのデータ・ソースはリモート・デバイスからローカル・トランスミッタ・チャネルへと変更し
ます。これにより、レシーバ CDR が新しいデータ・ソースの位相のトラッキングを開始しま
す。この間、レシーバ CDR からのリカバリ・クロックは不安定になる可能性があります。レシ
ーバ PCS は、このリカバリ・クロックで実行されているため、この間に rx_digitalreset 信号
をアサートすることによってリセットでレシーバ PCS を配置する必要があります。
注: シリアル・ループバックへ、またはシリアル・ループバックから移動する際、少なくとも 2
パラレル・クロック・サイクルの間 rx_digitalreset 信号をアサートする必要があります。
関連情報
Altera Transceiver PHY IP Core User Guide
PIPE リバース・パラレル・ループバック
PIPE リバース・パラレル・ループバック・オプションは、デバッグ実行時にレート・マッチ
FIFO、トランスミッタ・シリアライザ、および tx_serial_data ポート・パスを介したパラレル・
データを使用します。
PIPE リバース・パラレル・ループバックは、Gen1 および Gen2 データ・レートの PCIe®コンフ
ィギュレーションでのみ使用可能です。次の図は、レシーバ CDR、デシリアライザ、ワード・
Altera Corporation
Stratix V デバイスのトランシーバ・ループバック・サポート
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リバース・シリアル・ループバック
5-3
アライナ、およびレート・マッチ FIFO バッファを介して受信されるシリアル・データを表して
います。レート・マッチ FIFO からのパラレル・データは次に、トランスミッタ・シリアライザ
にループバックされ、tx_serial_data ポートを介して送信されます。この受信データは
rx_parallel_data 信号を介した FPGA ファブリックでも利用可能です。
PIPE リバース・パラレル・ループバックは、PCIe 2.0 仕様に準拠しています。このループバッ
ク・コンフィギュレーションをイネーブルするには、tx_detectrxloopback 信号をアサートしま
す。
注: PIPE リバース・パラレル・ループバック、Stratix V GT デバイスのトランシーバ・コンフィ
ギュレーションではサポートされていません。
注: 詳細については、Stratix V デバイスの章の「PCI Express リバース・パラレル・ループバッ
ク」の項を参照してください。
図 5-2: PIPE リバース・パラレル・ループバック・コンフィギュレーションのデータパス
Transmitter PCS
PCI Express Hard IP
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Rate Match FIFO
Word Aligner
Deserializer
CDR
rx_serial_data
rx_parallel_data
Reverse Parallel Loopback Path
Receiver PCS
Receiver PMA
PIPE Interface
TX Phase
Compensation
FIFO
Byte Serializer
8B/10B Encoder
FPGA
Fabric
TX Bit Slip
Serializer
tx_serial_data
Transmitter PMA
注：PIPEリバース・パラレル・ループバックがイネーブルされている場合、グレーのブロックはアクティブではありません。
関連情報
Transceiver Configurations in Stratix V Devices
リバース・シリアル・ループバック
リバース・シリアル・ループバック・オプションは、rx_serial_data ポート、レシーバ CDR、
および tx_serial_data ポート・パスを介したデータを使用してデバッグします。
Stratix V デバイスのトランシーバ・ループバック・サポート
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Altera Corporation
5-4
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リバース・シリアル Pre-CDR ループバック
図 5-3: リバース・シリアル・ループバックのデータパス
Byte Serializer
TX Bit Slip
TX Phase
Compensation
FIFO
FPGA
Fabric
8B/10B Encoder
Transmitter PCS
Serializer
tx_serial_data
Transmitter PMA
Reverse Serial
Loopback Datapath
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Rate Match FIFO
Deserializer
CDR
rx_serial_data
Word Aligner
Receiver PCS
Receiver PMA
注：リバース・パラレル・ループバックがイネーブルされている場合、グレーのブロックはアクティブではありません。
Avalon-MM インタフェースを介してリコンフィギュレーション・コントローラ内のレジスタ空
間にアクセスすることで、リバース・シリアル・ループバックをイネーブルします。
注: この機能のイネーブルに必要なレジスタの定義について、Altera Transceiver PHY IP Core User
Guide を参照してください。
リバース・シリアル・ループバックでは、データは rx_serial_data ポート経由で受信された後、
レシーバ CDR を介してリタイミングされ、tx_serial_data ポートへ送信されます。受信データ
は、rx_parallel_data 信号を介して FPGA ロジックでも利用可能です。リバース・シリアル・
ループバックを選択・非選択できるダイナミック・ピン・コントロールは含まれていません。
リコンフィギュレーション・コントローラ内の PMA アナログ・レジスタを使用し、リバース・
シリアル・ループバックを設定します。
トランスミッタ・バッファは、リバース・シリアル・ループバック実装時に使用される唯一のト
ランスミッタ・チャネル・リソースです。プロジェクト .qsf 内のアサインメント・ステートメン
トまたは Quartus Assignment Editor を使用し、トランスミッタ・バッファ上で VOD と最初のポス
ト・タップの値を定義することができます。これらの値は、リコンフィギュレーション・コント
ローラを使用して動的に変更することも可能です。
注: アナログ設定を動的に変更する方法についての詳細は、Altera Transceiver PHY IP Core User
Guide を参照してください。
リバース・シリアル・ループバックは、多くの場合、アップストリーム・トランスミッタで外部
ビット・エラー・レート・テスタ（BERT）を使用する際に実装されます。
関連情報
Altera Transceiver PHY IP Core User Guide
リバース・シリアル Pre-CDR ループバック
リバース・シリアル Pre-CDR ループバック・オプションは、 rx_serial_data ポートから
tx_serial_data ポート、そしてレシーバ CDR の前のデータ・パスを使用してデバッグします。
Altera Corporation
Stratix V デバイスのトランシーバ・ループバック・サポート
フィードバック
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2014.09.30
改訂履歴
5-5
図 5-4: リバース・シリアル Pre-CDR ループバックのデータパス
TX Phase
Compensation
FIFO
RX Phase
Compensation
FIFO
Byte Ordering
Byte Deserializer
8B/10B Decoder
Rate Match FIFO
Deserializer
CDR
rx_serial_data
Byte Serializer
TX Bit Slip
Receiver PCS
Receiver PMA
Word Aligner
Reverse Serial
Pre-CDR
Loopback
Datapath
FPGA
Fabric
8B/10B Encoder
Transmitter PCS
Serializer
tx_serial_data
Transmitter PMA
注：リバース・シリアルpre_CDRループバックがイネーブルされている場合、グレーのブロックはアクティブではありません。
Avalon-MM インタフェースを介してリコンフィギュレーション・コントローラ内のレジスタ空
間にアクセスすることで、リバース・シリアル Pre-CDR ループバックをイネーブルします。
注: この機能のイネーブルに必要なレジスタの定義については、Altera Transceiver PHY IP Core
User Guide を参照してください。
リバース・シリアル・ループバックでは、rx_serial_data ポートを経由して受信されたデータ
は、レシーバ CDR の前に tx_serial_data ポートへループバックされます。受信データは、
rx_parallel_data 信号を介して FPGA ファブリックでも利用可能です。Pre-CDR リバース・ル
ープバックでは、RX 入力メイン・データは、RX バッファを通過し、TX へ直接ループバックし
ます。このパスにはクロックは存在しません。リバース・シリアル Pre-CDR ループバックを選
択・非選択できるダイナミック・ピン・コントロールは含まれていません。
リコンフィギュレーション・コントローラ内の PMA アナログ・レジスタを使用し、リバース・
シリアル Pre-CDR ループバックを設定します。
トランスミッタ・バッファは、リバース・シリアル Pre-CDR ループバックの実装時に使用され
る唯一のトランスミッタ・チャネル・リソースです。トランスミッタ・バッファの VOD は、利
用可能な PHY IP で有効な Parameter Editor あるいはリコンフィギュレーション・コントローラを
使用することで変更が可能です。リバース・シリアル pre-CDR ループバックでループバックさ
れる受信データの特性は、トランスミッタ・バッファにより維持されます。なお、このコンフィ
ギュレーションでは、トランスミッタ・バッファへのプリエンファシス設定は変更できません。
Post-CDR リバース・ループバックでは、CDR クロックはメイン・データからプリエンファシス
データを生成し、TX へループバックすることが可能です。ただし、最初のポストタップ・デー
タのみが生成され、メイン・データと共に TX へ送信されます。これは、デザインおよびレイア
ウト・コストが考慮されるためです。最初のポストタップは最も使用されるタップである、テス
ト・モードにおいてカバーされています。
関連情報
Altera Transceiver PHY IP Core User Guide
改訂履歴
Stratix V デバイスのトランシーバ・ループバック・サポート
フィードバック
Altera Corporation
5-6
SV52007
2014.09.30
改訂履歴
表 5-1: 改訂履歴
日付
バージョン
変更内容
2014 年 9 月
2014.09.30
• VOD トランスミッタ・バッファ設定が Parameter Editor および
リコンフィギュレーション・コントローラ IP を介して変更が可
能であることを示すために、リバース・シリアル Pre-CDR ルー
プバックの項を加筆修正しました。
• MegaWizard Plug-in Manager を Parameter Editor へ変更しまし
た。
2013 年 5 月
2013.05.06
• ナレッジ・ベースの既知の文書の問題へのリンクを追加しまし
た。
• リバース・シリアル Pre-CDR ループバックの内容を更新しまし
た。
2012 年 12
月
2012.12.17
コンテンツや更新されたテンプレートを再編しました。
2012 年 6 月
2.4
Quartus II ソフトウェア・バージョン 12.0 へ対応するよう更新しま
した。
2012 年 2 月
2.3
明瞭性の観点から軽微な修正を行いました。
2011 年 12
月
2.2
情報の明確化に向けて文書を更新しました。
2011 年 11
月
2.1
• 6 章から 7 章に変更しました。
• 本章のバージョンには内容に変更はありません。
2011 年 5 月
2.0
• 「リバース・シリアル・ループバック」および「リバース・シリ
アル Pre-CDR ループバック」の項を追加しました。
• 図 5-2 を更新しました。
• 章のタイトルを更新しました。
• Volume 3 へ章を再編しました。
• 編集上の軽微な変更を行いました。
2010 年 12
月
1.1
Quartus II ソフトウェア 10.1 のための本章の内容には変更があり
ません。
2010 年 7 月
1.0
初版
Altera Corporation
Stratix V デバイスのトランシーバ・ループバック・サポート
フィードバック
6
Stratix V デバイスのダイナミック・リコンフィ
ギュレーション
2014.09.30
SV52008
更新情報
フィードバック
トランシーバ・コンフィギュレーション・コントローラには、ダイナミック・リコンフィギュレ
ーション・モードが数種類含まれており、使用するアプリケーションの必要性に応じて最適なリ
コンフィギュレーション・モードを選択することが可能です。ダイナミック・リコンフィギュレ
ーション・モードはすべて、トランシーバのリコンフィギュレーション・コントローラ PHY IP
を使用し実装されます。
関連情報
Arria 10 デバイス・ハンドブック：既知の問題
Stratix V デバイス・ハンドブックの章にプランニングされる更新を一覧表示します。
ダイナミック・リコンフィギュレーションの機能
次の表は、利用可能なダイナミック・リコンフィギュレーション機能をリストしています。
表 6-1: リコンフィギュレーション機能
リコンフィギュレーション機能
説明
影響のあるブロック
オフセット・キャンセレーションカウンタ・オフセット CDR
は、アナログ回路のプロ
セス動作に応じて異な
ります。レシーバを使
用する場合、この機能は
必須です。
アナログ・コントロールのリコンリンクを立ち上げる間 TX および RX バッファのアナロ
フィギュレーション
にトランスミッタ（TX）グ回路
またはレシーバ・バッフ
ァ（RX）設定を調節する
ことでシグナル・インテ
グリティを微調整しま
す。
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6-2
SV52008
2014.09.30
オフセット・キャンセレーション
リコンフィギュレーション機能
ループバック・モード
説明
影響のあるブロック
PMA
Pre-CDR および PostCDR リバース・シリア
ル・ループバックを動的
にイネーブルまたはデ
ィセーブルします。
CPRI および SATA/SAS TX ローカル・クロック・ディバイ
といった自動ネゴシエダ
ーションを目的とした
アプリケーションでデ
ータ・レート（/1、/2、/
4、/8）を増大または低減
させます。
CPRI などのマルチ・デ TX PLL
ータ・レートをサポート
するプロトコルで TX
PLL 設定をリコンフィ
ギュレーションします。
データ・レートの変更
マルチデータ・レート・ • TX PLL
サポート用に複数の TX
PLL 間を切り替えます。
チャネル・リコンフィギ CDR
ュレーション―あるデ
ータ・レートから別のデ
ータ・レートに RX CDR
をリコンフィギュレー
ションします。
FPGA ファブリック―
FPGA ファブリック― トランシー
トランシーバ・チャネバ・チャネルのインタフェース
ル・データ幅のリコンフ
ィギュレーション
オフセット・キャンセレーション
オフセット・キャンセレーションは、プロセスでのバラツキに対し RX PMA および CDR パラメ
ータ内でオフセットを調整します。
各トランシーバ・チャネルは、プロセス・オペレーションが原因で発生するオフセットのバラツ
キを補償するためのオフセット・キャンセレーション回路を備えています。このオフセット・キ
ャンセレーション回路は、トランシーバ・リコンフィギュレーション・コントローラ内のオフセ
ット・キャンセレーション IP によって制御されます。ユーザー・モードでトランシーバ・リコ
ンフィギュレーション・コントローラをリセットしても、オフセット・キャンセレーション・プ
ロセスがトリガされることはありません。
Altera Corporation
Stratix V デバイスのダイナミック・リコンフィギュレーション
フィードバック
SV52008
2014.09.30
PMA アナログ・コントロールのリコンフィギュレーション
6-3
オフセット・キャンセレーション・キャリブレーションが完了すると、プロセスが完了したこと
を表す reconfig_busy ステータス信号がディアサートされます。
トランシーバ・リコンフィギュレーション・コントローラへのクロック（mgmt_clk_clk）はトラ
ンシーバ・キャリブレーションにおいても使用され、100～125 MHz の範囲内である必要があり
ます。クロック（mgmt_clk_clk）がフリーランニングでない場合、リコンフィギュレーション・
コントローラ・リセット（mgmt_rst_reset）はクロックが安定するまでホールドする必要があり
ます。
PMA アナログ・コントロールのリコンフィギュレーション
オフセット・キャンセレーションおよびリセット・シーケンスの完了後、アナログ・コントロー
ル設定を動的にリコンフィギュレーションすることができます。 reconfig_busy ステータス信
号が Low の場合、後続のアナログ・コントロールのリコンフィギュレーションを引き続き実行
することができます。reconfig_busy 信号が High であれば、リコンフィギュレーション・プロ
セスが実行中であることを表しています。
以下のトランシーバ・アナログ・コントロールのリコンフィギュレーションが可能です
•
•
•
•
トランスミッタ・プリエンファシス
差動出力電圧 (VOD)
受信イコライザ・コントロール
直流（DC）設定
ダイナミック・リコンフィギュレーション・コントローラは、チャネルごとに個別に PMA 設定
を動的にリコンフィギュレーションできる Avalon ® Memory-Mapped（Avalon-MM）ユーザー・
インタフェースを提供します。
関連情報
• Altera Transceiver PHY IP Core User Guide
リコンフィギュレーション・コントローラを使用したリードおよびライト動作の詳細情報
• AN 645: Dynamic Reconfiguration of PMA Controls in Stratix V Devices
オンチップ信号品質のモニタリング（EyeQ）
ビット・エラー・レート（BER）アイ・カウンタは、受信データの品質を評価するために使用す
ることができます。 EyeQ は、レシーバのゲイン、ノイズ・レベル、リカバリ・クロックのジッ
タを含む着信データのリカバリ・パスを分析するデバッグおよび診断に使用するツールです。
EyeQ は、垂直方向のアイの高さも測定可能であるため、BER アイ・カウンタを効率的にプロッ
トすることができます。
EyeQ は、位相インタポーラ（PI）およびサンプラー（SMP）を使用し、水平方向のアイの開口
部を推測します。ロジック・ジェネレータによって制御され、PI はサンプリング・クロックを
生成し、SMP はレシーバ出力からデータをサンプルします。SMP は、CRC もしくは BER エラー
に対してモニタされるパラレル・データを出力します。わずかなインクリメントにより PI 出力
クロックの位相がシフトされる場合、レシーバが良好であればデータ・エラー・レートは High
から Low、そして High へと変化します。有効なデータのステップ数は、アイの幅によって決定
Stratix V デバイスのダイナミック・リコンフィギュレーション
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Altera Corporation
6-4
SV52008
2014.09.30
ディシジョン・フィードバック・イコライゼーション
されます。ステップが有効なデータを生成しなければ、アイの幅は 0 となり、これはアイが閉じ
ていることを意味します。
トランシーバ・リコンフィギュレーション・コントローラは、EyeQ 機能をイネーブルする AvalonMM ユーザー・インタフェースを提供します。
関連情報
Transceiver Reconfiguration Controller chapter of the Altera Transceiver PHY IP Core User Guide.
EyeQ 機能イネーブルについての詳細情報です。
ディシジョン・フィードバック・イコライゼーション
ディシジョン・フィードバック・イコライゼーション（DFE）は、帯域幅不足によるバックプレ
ーンの減衰を補償します。
DFE は、受信ビットのチャネルによって課されるシンボル間干渉（ISI）を推測し、そのビット
が CDR 回路によってサンプルされるよう ISI を相殺することで機能します。DFE の利点は、ノ
イズ・パワーを増幅することなく受信データの最高周波数成分のパワーを増加できることにあり
ます。DFE は、トランスミッタ・プリエンファシスとレシーバ・リニア・イコライゼーション
と併用します。
トランシーバ・リコンフィギュレーション・コントローラは、DFE タップ設定をステップ・ス
ルーする Avalon-MM ユーザー・インタフェースを提供します。
注: Stratix V GT デバイスでは、GT チャネルは DFE をサポートしていません。この機能は GX チ
ャネルでサポートされています。
関連情報
“DFE” section in the Transceiver Reconfiguration Controller chapter of the Altera Transceiver PHY
IP Core User Guide
DFE についての詳細です。
アダプティブ・イコライゼーション
アダプティブ・イコライゼーション（AEQ）は、データ・レートの変更やバックプレーンの損失
に伴う問題を解決します。
高速インタフェース・システムでは、データ・レートの変更やバックプレーンの損失を補正する
にあたって様々なイコライゼーション設定が必要となります。レシーバ・チャネル・イコライゼ
ーション段階で手動で調整を行う場合、試行錯誤を繰り返し最適な設定を見つけ出し、これらの
値をコンパイル中にロックする必要がありますが、このような手動でのスタティックな方法はわ
ずらわしく、またシステム特性が異なる場合、非効率でもあります。AEQ は、受信信号と内部
で生成された基準信号の間における周波数コンテンツの比較に基づいてアクティブ・レシーバ・
チャネルのイコライゼーション・フィッタを自動で調整します。
Stratix V GT デバイスでは、GT チャネルは AEQ をサポートしていません。この機能は GX チャ
ネルでサポートされています。
トランシーバ・リコンフィギュレーション・コントローラは、AEQ 機能をイネーブルする AvalonMM ユーザー・インタフェースを提供します。
Altera Corporation
Stratix V デバイスのダイナミック・リコンフィギュレーション
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2014.09.30
ループバック・モードでのダイナミック・リコンフィギュレーション
6-5
関連情報
"AEQ" section in the Transceiver Reconfiguration Controller chapter of the Altera Transceiver PHY
IP Core User Guide
それぞれのオプションのイネーブル方法、それらのオプションを使用した AEQ ハードウェアの
制御についての詳細情報です。
ループバック・モードでのダイナミック・リコンフィギュレーション
トランシーバ・リコンフィギュレーション・コントローラの適切なビットを書き込むことで、
Pre-CDR および Post-CDR リバース・シリアル・ループバック・モードをイネーブルすることが
できます。
以下のループバック・モードが使用可能です
• シリアル・ループバック・パス—シリアライザからの出力は CDR へフィードバックされま
す。このモードを使用中、シリアライザは TX 出力ポートに対してもデータをフィードしま
す。シリアル・ループバック・モードのイネーブルおよびディセーブルは、PHY 管理インタ
フェースより実行します。
• リバース・シリアル・ループバック・パス—RX は入力データをキャプチャし、CDR にフィー
ドします。CDR 出力からの受信データは TX ドライバにフィードされ、TX ドライバを通して
TX ピンに送信されます。このパスでは、RX および CDR をテストできます。このパスにおい
て、メイン・タップのみ、またはメイン・タップとプリエンファシス第 1 ポストタップの両
方を使用するように TX ドライバをプログラムできます。Post-CDR リバース・シリアル・ル
ープバック・モードのイネーブルおよびディセーブルは、トランシーバ・リコンフィギュレ
ーション PHY IP の PMA アナログ・リコンフィギュレーション IP より実行します。
• Pre-CDR リバース・シリアル・ループバック・パス—RX は入力データをキャプチャして、バ
ッファを通して TX ドライバにフィードバックします。このパスでは、RX および TX のバッ
ファの品質を簡単にチェックすることが可能です。Pre-CDR リバース・シリアル・ループバ
ック・モードをイネーブルまたはディセーブルします。
注: シリアル・ループバックは、Avalon インタフェースまたはコントロール・ポートを使用して
トランシーバ PHY IP に直接実装できます。
関連情報
Transceiver Reconfiguration Controller chapter of the Altera Transceiver PHY IP Core User Guide
トランシーバ PLL のリコンフィギュレーション
PLL リコンフィギュレーション・レジスタを使用して、リファレンス・クロック入力を TX PLL
またはクロック・データ・リカバリ（CDR）回路に切り換えることができます。
例えば、リファレンス・クロックを 100 MHz から 125 MHz に切り替えたり、あるいはトランシ
ーバ・チャネルに接続されたトランスミッタ PLL をリコンフィギュレーションすることでデー
タ・レートを 2.5 Gbps から 5 Gbps に変更することが可能です。
注: リファレンス・クロックの切り替えは、専用 REFCLK ピンのみでサポートされています。
トランシーバ・リコンフィギュレーション PHY IP は、PLL リコンフィギュレーションを実行す
る Avalon ® -MM ユーザー・インタフェースを提供します。
Stratix V デバイスのダイナミック・リコンフィギュレーション
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6-6
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2014.09.30
トランシーバ・チャネルのリコンフィギュレーション
関連情報
"PLL Reconfiguration" section in the Transceiver Reconfiguration Controller chapter of the Altera
Transceiver PHY IP Core User Guide
PLL リコンフィギュレーション実行についての詳細情報です。
トランシーバ・チャネルのリコンフィギュレーション
チャネル・リコンフィギュレーションを使用すれば、トランシーバ PHY IP コアのチャネルを動
的にリコンフィギュレーションすることが可能です。動的に変更可能な設定には、データ・レー
トおよびインタフェース幅が含まれます。
以下の方法により、チャネルのリコンフィギュレーションが可能です
• レシーバ・チャネルの CDR をリコンフィギュレーションする
• スタティック PCS サブ・ブロックをすべてイネーブルおよびディセーブルする
• トランシーバ・ブロック内にある別の PLL を選択し、トランシーバ・クロック生成ブロック
に異なるクロックを供給する
• 分周係数 1、2、4、または 8 で TX ローカル・クロック・ディバイダをリコンフィギュレーシ
ョンする
トランシーバ・インタフェースのリコンフィギュレーション
PCS-PLD および PMA-PCS インタフェースを含む FPGA ファブリック・トランシーバ・チャネル
のデータ幅をリコンフィギュレーションすることで、トランシーバ・インタフェースをリコンフ
ィギュレーションできます。
例えば、カスタム PHY IP をリコンフィギュレーションして、8B/10B エンコーダ/デコーダをイ
ネーブルまたはディセーブルできます。内包される様々なクロックが遷移をサポートしている
場合、トランシーバ・チャネルをリコンフィギュレーションできる機能モードの数に制約はあり
ません。カスタム PHY IP をある機能モードから別の機能モードに切り替える場合、プロトコル
要件に準拠するには、FPGA ファブリック-トランシーバ間のチャネルのデータ幅をリコンフィ
ギュレーションするか、PCS サブ・ブロックをイネーブルまたはディセーブルする、あるいはそ
の両方を実行することが必要な場合もあります。
チャネル・リコンフィギュレーションは、リコンフィギュレーションに含まれるチャネル（固有
のロジカル・チャネル・アドレスで指定されているトランシーバ・チャネル）にのみ影響し、同
じトランシーバ・リコンフィギュレーション・コントローラで制御されている他のトランシー
バ・チャネルには影響しません。PLL リコンフィギュレーションは、通信に該当の PLL を現在使
用しているすべてのチャネルに影響します。
Transmitter Only コンフィギュレーションから Receiver Only コンフィギュレーションへ、および
その逆のチャネル・リコンフィギュレーションは実行できません。
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Stratix V デバイスのダイナミック・リコンフィギュレーション
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改訂履歴
6-7
図 6-1: トランシーバ・ブロックでのトランシーバ・チャネルおよび PLL のリコンフィギュレーショ
ン
以下の図は、トランシーバ・チャネルおよび PLL リコンフィギュレーション・モードを使用し
て動的にリコンフィギュレーションを行う機能ブロックを示しています。
Full Duplex Transceiver Channel
clock
mux
Logical transmitter
PLL select
PLL A
refclk0
TX Channel
Local
Divider
refclk1
clock
mux
TX PMA
and
PCS
PLL B
RX Channel
clock
mux
RX CDR
RX PMA
and
PCS
Blocks that can be reconfigured in channel
and CMU PLL reconfiguration mode
関連情報
“Channel and PLL Reconfiguration” section in the Transceiver Reconfiguration Controller chapter of
the Altera Transceiver PHY IP Core User Guide
トランシーバ・チャネルおよび PLL リコンフィギュレーションについての詳細情報です。
改訂履歴
日付
バージョン
変更内容
2014 年 9 月
2014.09.30
表ダイナミック・リコンフィギュ
レーション機能へ FPGA ファブリ
ックからトランシーバ・チャネル・
インタフェース幅のリコンフィギ
ュレーション機能を追加しまし
た。
2013 年 5 月
2013.05.06
ナレッジ・ベースの既知の文書の
問題へのリンクを追加しました。
2012 年 12 月
2012.12.17
• コンテンツを再編し、テンプレ
ートを更新しました。
Stratix V デバイスのダイナミック・リコンフィギュレーション
フィードバック
Altera Corporation
6-8
SV52008
2014.09.30
改訂履歴
日付
バージョン
変更内容
2012 年 2 月
2.2
• 「ディシジョン・フィードバッ
ク・イコライゼーション」の項
を更新しました。
• 編集上の軽微な変更を行いま
した。
2011 年 12 月
2.1
編集上の軽微な変更を行いまし
た。
Altera Corporation
Stratix V デバイスのダイナミック・リコンフィギュレーション
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