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【VLSI速報】バラつきの克服に向けたSRAM回路技術が

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【VLSI速報】バラつきの克服に向けたSRAM回路技術が続々登場 - LSI情報局 - Tech-On!
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【VLSI速報】バラつきの克服に向けたSRAM回路技術が続々登場 - LSI情報局 - Tech-On!
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【VLSI速報】バラつきの克服に向けたSRAM回路技
術が続々登場
DATE
2006/06/17 21:46
http://techon.nikkeibp.co.jp/article/NEWS/20060617/118275/ (2/7)2006/10/07 13:19:29
【VLSI速報】バラつきの克服に向けたSRAM回路技術が続々登場 - LSI情報局 - Tech-On!
SRAM / トランジスタ / メモリ / 半導体 / 学
KEYWORD 会
●
図1 ルネサスが試作したテスト・チップ
「2006 Symposium on VLSI Circuits」のセッション 2「SRAM Cell Stabilities」では,
SRAMの動作マージン向上のために,セル電圧,ワード線,ビット線を制御するさまざまな
方式が登場した。最近,微細化に伴うトランジスタのしきい値電圧のバラつきの増大と低電
圧化により,SRAMの動作マージンが大きく損なわれつつある。これを克服するための技術
発表が昨今徐々に増えているが,ついに本学会では一つのセッションを丸ごと構成するまで
になった。もう一つのトレンドである混載DRAMや新材料メモリによるSRAM代替の動きに
対するSRAM回路技術者の逆襲である。
また,SRAMの動作マージンの課題を端的に表現できる方法(いわゆるYamaokaプロッ
ト)が,セッションの全5件中,米Intel Corp.の発表を含む3件で引用されるなど,メーカー
各社に広まっているもようである。Yamaokaプロットは,横軸にnMOS,縦軸にpMOSのし
きい値電圧を取り,逆方向に広がる読み出しと書き込みのマージンの領域(ウインドウ)を
可視化し,プロセス・コーナーでの可否を一目で分かるようにしたものである。課題の端的
な可視化はアイデアの元となる。
ワード線とビット線にパルスを印加
SRAMの動作マージン拡大のために,多くの種類の電圧を使う方法ではなく,ワード線と
ビット線に短いパルスを与える方式を提案したのがIntel社である(講演番号2.1)。短パル
スのワード線であればセルの内部電位が変化する前にワード線を閉じてしまうので読み出し
マージンを拡大できるとする。また,ワード線を立ち上げる前に,短いパルスでビット線を
引き抜いて100-300mV程度電位を下げ,セルの内部電位を変化しにくくした。65nm技術
に基づくシミュレーション結果を示しつつ,90nm技術で試作したチップで効果を確認し
た。
2ポートSRAMのマージン拡大手法を開発したのが松下電器産業と福岡工業大学の共同グ
ループである(講演番号2.2)。「ISSCC 2005」にて提案された,書き込みマージン拡大の
http://techon.nikkeibp.co.jp/article/NEWS/20060617/118275/ (3/7)2006/10/07 13:19:29
【VLSI速報】バラつきの克服に向けたSRAM回路技術が続々登場 - LSI情報局 - Tech-On!
ために列単位でセル電位を下げる制御は,同じ列で書き込みと読み出しが同時に起こる2ポ
ートSRAMには適用できない。このため,7トランジスタ構成および8トランジスタ構成のコ
ンパクトなセルを提案し,これを用いることでセルの接地電位と電源電位を制御できるよう
にした。65nm技術,電源電圧0.9Vにおいて,読み出しマージン,書き込みマージンがそれ
ぞれ45%,70%増加することを示し,65nm技術に基づく試作チップで効果を確認した。
適応型電圧制御を適用
セルへの印加電圧として,外部電源電圧と,適応的(アダプティブ)に制御する内部電源
電圧を組み合わせることで,SRAMの動作マージンを拡大しつつ低電力を達成する方法を金
沢大学と神戸大学が共同開発した(講演番号2.3)。東京大学大規模集積システム設計教育
研究センター(VDEC)のシャトル・サービスを利用して試作した90nm世代の64kビット・
チップで効果を詳細に調べている。30%の低電力化が可能という。VDECでの試作を用いる
ことで,微細なMOSトランジスタの特性バラつきの解決方法を大学でも実測ベースで検討
できるようになってきた。なお,この発表ではYamaokaプロットであると口頭で断りつ
つ,これにMilky-Wayプロットと詩的な名前を付けていた。確かに,プロセス・コーナーの
星座がマージンの線でできた天の川に浮かぶように見えると思う。
書き込み時のセル電圧降下とともに隣接の半選択セルへの再書き込みにより読み出しディ
スターブを受けたセルを安定化させる方法を示したのが米IBM Corp.である(講演番号
2.4)。書き込み自体のマージン拡大は,ISSCC 2005で提案したセルの電源電圧を下げる方
法を採用した。65nm技術を用いて試作した32Mビット・チップで効果を確認した。セル面
積は0.54μm2である。
アクセス・トランジスタの複製(レプリカ)をワード線に接続し読み出し時のワード電圧
を抑えることで広い電源電圧範囲で大きな読み出しマージンを得る方式をルネサス テクノ
ロジが発表した(図1)(講演番号2.5)。さらに,ISSCC 2005で日立製作所とルネサス テ
クノロジが共同で提案した方式を推し進め,書き込みマージン拡大のために書き込み時にセ
ル電源を主電源から切り離すとともに,上層配線で構成した容量とのチャージ・シェアに
よってこの電位を積極的に下げる方式を示した。完成度の高い内容であり,この技術によっ
て65nm技術に基づく4MビットのSRAMモジュールの良好な歩留まりを得たという。メモ
リ・セル面積は0.494μm2である。
回路技術とデバイス技術の努力が続く
なお,半導体製造技術関連の国際会議「2006 Symposium on VLSI Technology」では,
東芝とソニーの共同グループがFUSIを用いることでしきい値電圧のバラつきを10mV以下に
できることを示している(講演番号12.3)。このようにデバイス側からバラつき問題を解決
する取り組みも進んでいる。バラつきの解決に特化した本セッションでの回路技術とデバイ
ス技術によって,微細化や低電圧化が進む中,SRAMは今後もSoC(system on a chip)の主
要メモリとして君臨し続けるであろうことが感じられた。
●
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日立製作所 河原尊之=ホノルル発
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