‫حلّ امتحان میانترم ‪VLSI‬‬
‫نیمسال اوّل ‪29 -29‬‬
‫باسمه تعالی‬
‫‪ 30‬نمره‬
‫زمان‪ 9 :‬ساعت‬
‫دانشگاه صنعتی شریف‬
‫دانشکدهی مهندسی کامپیوتر‬
‫‪ .1‬شبكهي مقابل‪ ،‬بخش ‪ pull-down‬يك گيت ‪ CMOS‬استاتيك مكمل را نشان ميدهد‪.‬‬
‫الف (‪ 2‬نمره) تابع منطقي اين گيت را بنويسيد‪.‬‬
‫حل‪:‬‬
‫̅̅̅̅̅‬
‫𝐹𝐵 ‪𝒐𝒖𝒕 = 𝐵𝐸 + 𝐵𝐷𝐹 + 𝐴𝐶𝐸 + 𝐴𝐶𝐷𝐹 + 𝐵𝐷𝐸 +‬‬
‫)𝐹𝐷 ‪= 𝐵(𝐸 + 𝐹) + 𝐵𝐷(𝐸 + 𝐹) + 𝐴𝐶(𝐸 +‬‬
‫)𝐹𝐷 ‪= (𝐵 + 𝐵𝐷)(𝐸 + 𝐹) + 𝐴𝐶(𝐸 + 𝐷𝐹) = 𝐵(𝐸 + 𝐹) + 𝐴𝐶(𝐸 +‬‬
‫ب (‪ 2‬نمره) شبكهي ‪ pull-up‬را با حداقل تعداد ترانزيستور رسم كنيد‪.‬‬
‫حل‪ :‬روش اول‪:‬‬
‫استفاده از مفهوم گراف دوگان‪:‬‬
‫روش دوم‪ :‬استفاده از رابطهي خروجي قسمت الف‪ ،‬ساده سازي و در نهايت پيادهسازي‪̅ + 𝐸̅ 𝐹̅ :‬‬
‫𝐷 ̅𝐸 ̅𝐵 ‪𝑜𝑢𝑡 = 𝐵̅ . (𝐴̅ + 𝐶̅ ) +‬‬
‫ج (‪ 1‬نمره) عرض ترانزيستتورهاي متدار حا تل را بتر روي شتكل مشتخ‬
‫نماييد به طوري كه مقاومت عود و نتزول برابتر بتا مقاومتت يتك معكتو‬
‫كننده حدّاقل )‪ (wp = 2, wn = 1‬باشد‪.‬‬
‫د (‪ 3‬نمره) چه الگويي از وروديها منجر به بدترين ‪ tPHL‬و ‪ tPLH‬ميشود؟ براي اين بخش‪ ،‬بايد با در نظر گرفتن خازن گرههاي داخلتي بيتان‬
‫كنيد در ابتدا وروديها بايد چه مقداري داشته باشند و سپس به چه مقداري تغيير وضعيت دهند تا هر يك از مقادير مذكور بيشينه شود‪.‬‬
‫‪F‬‬
‫‪0‬‬
‫‪tPHL:‬‬
‫‪Longest charged stack to be discharged by pull down:‬‬
‫‪A‬‬
‫‪B‬‬
‫‪C‬‬
‫‪D‬‬
‫‪E‬‬
‫‪Before:‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪-> only ACDF‬‬
‫‪1‬‬
‫‪-> only BDE‬‬
‫‪F‬‬
‫‪0‬‬
‫‪1‬‬
‫‪After:‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪tPLH:‬‬
‫‪Longest discharged stack to be charged by pull up:‬‬
‫‪A‬‬
‫‪B‬‬
‫‪C‬‬
‫‪D‬‬
‫‪E‬‬
‫‪Before:‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪After:‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫ه (‪ 3‬نمره) خروجي گيت فوق به يك سيم فلزي به پهناي ‪ 3‬و طول ‪ 9000‬متصل است‪ .‬با استفاده از مدل ‪ L‬براي سيم (مدار ‪ RC‬سري‬
‫يك طبقه) مقادير تأخير ‪ RC‬را براي هر دو مقدار ‪ tPHL‬و ‪ tPLH‬بيابيد‪ .‬تكنولوژي مورد نظر‪ 180 nm،‬ميباشد‪ .‬فترض كنيتد ختازن گيتت (يتا‬
‫ديفيوژن) ترانزيستور با ابعاد حداقل برابر است با ‪ 0.3fF‬و مقاومت آن نيز ‪( 10K‬بتراي ‪ )NMOS‬و ‪( 20k‬بتراي ‪ )PMOS‬متيباشتد‪ .‬بتراي‬
‫خازن پارازيت در هر گره (مياني يا خروجي) فرض كنيد كه هر ترانزيستور در اتصال ‪ drain‬و ‪ source‬خود داراي اتصال بته فلتز )‪(contact‬‬
‫است و خازني مساوي با خازن گيت خود را دارا ميباشد‪ .‬براي سيم فلزي از پارامترهاي زير استفاده كنيد‪:‬‬
‫‪Cfringe,metal = 6 fF/  Rsheet, metal = 0.1 Ω/ square‬‬
‫‪Carea,metal = 4 fF/ 2‬‬
‫حل‪:‬‬
‫𝐹𝑓‬
‫𝐹𝑓‬
‫]𝑃 ∗ )𝑚𝜇( 𝑒𝑔𝑛𝑖𝑟𝑓𝐶[ ‪𝐶(𝑚𝑒𝑡𝑎𝑙) = [ 𝐶𝑝𝑙𝑎𝑡𝑒(𝜇𝑚2 ) ∗ 𝐴] +‬‬
‫‪CL=Cmetal= 27000𝜆2 Cplate + (2 ∗ 9003)𝜆Cfringe = 216 Pf‬‬
‫‪RL=Rs*(L/W) =0.1*(9000/3) =300 Ω‬‬
‫‪For tPHL:‬‬
‫𝑛𝑅‬
‫𝑛𝑅‬
‫𝑛𝑅‬
‫‪𝜏 ≅ ∗ 12 𝐶𝑚𝑖𝑛 + 2 ∗ ( ) ∗ 12 𝐶𝑚𝑖𝑛 + 3 ∗ ( ) ∗ 8𝐶𝑚𝑖𝑛 +‬‬
‫‪4‬‬
‫‪4‬‬
‫‪4‬‬
‫𝑠𝜇 ‪𝑅𝑛 ∗ (22 + 24)𝐶𝑚𝑖𝑛 + (𝑅𝑛 + 𝑅𝐿) ∗ 𝐶𝐿 = 2.22‬‬
‫𝒏𝑹‬
‫𝒏𝑹‬
‫𝒏𝑹‬
‫𝐬𝐩 𝟑𝟖𝟏 = 𝒏𝒊𝒎𝑪)𝟒𝟐 ‪∗ 𝟏𝟐 𝑪𝒎𝒊𝒏 + 𝟐 ∗ ( ) ∗ 𝟏𝟐 𝑪𝒎𝒊𝒏 + 𝟑 ∗ ( ) ∗ 𝟖𝑪𝒎𝒊𝒏 + 𝑹𝒏 ∗ (𝟐𝟐 +‬‬
‫𝟒‬
‫𝟒‬
‫𝟒‬
‫≅ )𝐭𝐜𝐞𝐧𝐧𝐨𝐜𝐫𝐞𝐭𝐧𝐢 𝐭𝐮𝐨𝐡𝐭𝐢𝐖(𝛕‬
‫‪For tPLH:‬‬
‫𝑝𝑅‬
‫𝑝𝑅‬
‫‪6‬‬
‫‪6‬‬
‫‪∗ 18 𝐶𝑚𝑖𝑛 + 2 ∗ ( ) ∗ 24 𝐶𝑚𝑖𝑛 + 3 ∗ ( ) ∗ (22𝐶𝑚𝑖𝑛 + 8𝐶𝑚𝑖𝑛 +‬‬
‫𝑠𝜇 ‪+ 𝑅𝐿) ∗ 𝐶𝐿 = 2.22‬‬
‫𝒑𝑹‬
‫∗ 𝟑 ‪∗ 𝟏𝟖 𝑪𝒎𝒊𝒏 + 𝟐 ∗ ( ) ∗ 𝟐𝟒 𝑪𝒎𝒊𝒏 +‬‬
‫𝟔‬
‫𝒑𝑹‬
‫𝟔‬
‫𝑝𝑅‬
‫‪2‬‬
‫𝑝𝑅‬
‫‪6‬‬
‫≅𝜏‬
‫( ‪12𝐶𝑚𝑖𝑛) +‬‬
‫≅ )𝐭𝐜𝐞𝐧𝐧𝐨𝐜𝐫𝐞𝐭𝐧𝐢 𝐭𝐮𝐨𝐡𝐭𝐢𝐖(𝛕‬
‫𝒑𝑹‬
‫𝐬𝐩 𝟐𝟗𝟏 = )𝒏𝒊𝒎𝑪𝟐𝟏 ‪( ) ∗ (𝟐𝟐𝑪𝒎𝒊𝒏 + 𝟖𝑪𝒎𝒊𝒏 +‬‬
‫𝟔‬
‫‪Because of a high load interconnect, the effects of internal capacitances were‬‬
‫‪not observed, but in no load mode it is clear.‬‬
‫‪ 3( .2‬نمره) بيشترين تأخير پارازيت ‪ Elmore‬را براي يك گيت ‪ NOR‬متقارن سه ورودي به دست آوريد و آن را با تتأخير گيتت معكتو‬
‫كننده معادل مقايسه كنيد‪ .‬مقاومت و خازن ترانزيستور با ابعاد حداقل را ‪ R‬و ‪ C‬بگيريد‪.‬‬
‫حل‪ :‬تأخير عود بيش از تأخير نزول است‪ .‬خازن خروجي ‪ 9C‬است و هر گره مياني در مسير ‪ pull-up‬داراي خازن ‪( 12C‬در واقع‪ ،‬خازن‬
‫‪ merged‬است و بايد آن را ‪ 6C‬بگيريم ولي خازن را ‪ derahs‬مي گيريم)‪ .‬مقاومت هر ترانزيستور ‪ PMOS‬نيز ‪ R/3‬است‪ .‬لذا تأخير انتشار‬
‫عبارت است از‪:‬‬
‫‪tpd = R(9C) + 2R/3 (12C) + R/3 (12C) = 9RC + 8RC + 4RC = 21RC‬‬
‫‪ 2( .3‬نمره) در شكل مقابل‪ Z, Y, X, A ،‬ميتوانند فر يا پنج ولت باشند‪.‬‬
‫بيشترين ولتاژي كه ممكن است در هر يك از نقاط ‪ G, E, F, D, C, B‬مشاهده كرد چقدر است؟‬
‫در مورد نقطهي ‪ ،G‬چگونه ميتوان به اين ولتاژ بيشينه رسيد؟‬
‫‪B=5-Vt C =D= 5- Vt E=G=5 F=5-2 Vt‬‬
‫براي اين كه اين نقطه به ولتاژ ‪ high‬برود الزم است ‪ F‬را فر كنيم‪ .‬لذا بايد ‪ C‬يك باشد و ‪ A‬فر‪ .‬ولي فر بودن ‪ A‬سبب ميشود ‪C‬‬
‫هم فر شود‪ .‬لذا بايد به شرح زير عمل كنيم‪:‬‬
‫‪1. A = X = Y = 1  C = 1‬‬
‫‪2. X (or Y) = 0, A = 0  F = 0‬‬
‫‪ .4‬الف (‪ 1‬نمره) افزايش مجتمعسازي )‪ (integration‬چه اثري بر تأخير و توان مصرفي دارد؟ چرا؟‬
‫ب (‪ 1‬نمره) براي تشكيل ترانزيستور‪ poly ،‬كه از روي ديفيوژن رد ميشود‪ ،‬بايد به اندازهي ‪ 2‬امتداد پيدا كند‪ .‬چرا؟‬
‫حل‪ :‬به دليل كم شدن اندازه خازنهاي پارازيت‪ ،‬هر دو كاهش مييابند‪ .‬دليل ديگر كاهش تأخير‪ ،‬كم شدن فا له است‪.‬‬
‫براي اطمينان از اين كه ‪ poly‬به طور كامل نواحي سور و درين را از هم جدا ميكند‪ .‬در غير اين ورت‪ ،‬ترانزيستور توسط يتك ناحيتهي‬
‫ديفيوژن‪ ،‬اتصال كوتاه ميشود‪.‬‬
‫‪ 2( .5‬نمره) طراحان در ورت نياز به بافر غير معكو كننده‪ ،‬از دو گيت ‪ NOT‬متوالي استفاده متيكننتد‪ .‬دو دليتل‬
‫مستقل ذكر كنيد كه چرا مدار مقابل به عنوان يك بافر مناسب نيست‪.‬‬
‫محدودهي خروجي آن بته انتدازهي |‪ |Vt‬بتا ولتتاژ ‪ 0‬يتا ‪ 5‬فا تله دارد‪ ،‬تتاخير تعود و نتزول آن زيتاد استت (زيترا بتراي انتقتال ‪ H‬و ‪ L‬از‬
‫ترانزيستورهاي مناسب استفاده نشده)‪.‬‬
‫‪ 6( .6‬نمره) مدار معادل نمودار ميلهاي )‪ (stick diagram‬زير را رسم كنيد‪ .‬وروديهاي ‪ X‬و ‪ Y‬چه باشند تا مدار بيانگر يك ‪ XNOR‬سته‬
‫ورودي باشد؟ (كمترين تعداد ترانزيستور استفاده شود)‪.‬‬
‫‪Vdd‬‬
‫‪N-Diff‬‬
‫‪Contact‬‬
‫‪Poly‬‬
‫‪P-Diff‬‬
‫‪Metal‬‬
‫‪Out‬‬
‫‪Gnd‬‬
‫‪Y‬‬
‫‪X‬‬
‫’‪C‬‬
‫شماتيك مدار معادل اين ‪ Stick Diagram‬به ورت زير است‪.‬‬
‫‪B‬‬
‫’‪B‬‬
‫‪C‬‬
‫’‪A‬‬
‫‪A‬‬
‫با در نظر گرفتن جدول زير به منظور بررسي جدول حت اين مدار‪ ،‬و در نظر گرفتن دو حالت كلي ‪ C=0, C=1‬و مدارهاي معادل ناشي‬
‫از اين دو فرض مي توان به دو ورت ‪ X, Y‬را مقداردهي كرد‪ ،‬كه تابه منطقي معادل آنها مي توان به فرضيات زير رسيد‪.‬‬
‫‪Y‬‬
‫‪X‬‬
‫‪Y‬‬
‫‪X‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫= ‪Out‬‬
‫‪XNOR‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪C‬‬
‫‪B‬‬
‫‪A‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪0‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫‪1‬‬
‫به حداقل ‪ 6‬ترانزيستور نياز است ‪X = A+C, Y=B‬‬
‫با ‪ 2‬ترانزيستور قابل پياده سازي است ‪X = A’, Y=A‬‬
‫بنابراين با توجه به اينكه در ورت سوال ذكر شده است كه با حداقل ترانزيستور توابع را پيدا كنيد‪ ،‬جواب ‪ 2‬مد نظر است‪.‬‬
‫راه حل ديگر براي اين سوال‪:‬‬
‫’‪Out = A’BC + AB’C + XB’C’ + YBC‬‬
‫’‪XNOR (A, B, C) = A’BC + AB’C + A’B’C’ + ABC‬‬
‫تابعي را كه در خروجي ‪ Out‬داريم‪ ،‬بر حسب پارامترهاي ‪ X, Y‬مي نويسيم و با بسط تابع ‪ 3‬ورودي ‪ XNOR‬مقايسه مي كنيم‪ ،‬و سعي مي‬
‫كنيم كه با حداقل تعداد ‪ Litreral‬اين كار انجام شود‪.‬‬
‫‪ 4( .7‬نمره) مدار مقابل چه تابعي را پيادهسازي متيكنتد؟ چته مقتادير‬
‫ورودي منجر به بدترين ميتزان افتت ولتتاژ در نقطته ‪ y‬متيگتردد و‬
‫ميزان افت ولتاژ چقدر است؟ فرض كنيد كه در فاز ‪ precharge‬تمام‬
‫متغيرهتتاي ورودي تتفر هستتتند و هتتمچنتتين تمتتام نقتتاط ميتتاني‬
‫)‪ (a,b,c,d‬ولتاژ فر دارند‪.‬‬
‫حل‪ :‬تابع ‪ABC‬‬
‫بدترين تسهيم بار وقتي پيش ميآيد كه خازنهاي مياني به ولتاژ فر دشارژ شده باشند و در فاز ارزيابي قرار باشد نقطه ‪ y‬ولتاژ خود را يك نگهدارد‪ .‬ايتن‬
‫حالت به ازاي ‪ A’BC‬يا ‪ AB’C‬در فاز ارزيابي رخ ميدهد‪ .‬در اين ورت‪:‬‬
‫‪Vy = 2.5 * 50 / (50 + 15 + 15) = 1.56 V‬‬
‫يعني افت ولتاژ عبارت است از ‪0.94 V‬‬