به نام خدا دانشکده مهندسی کامپیوتر تمرین سوم الکترونیک دیجیتال -بهار 19 توجه :مسائلی را که با عالمت (*) مشخص شدهاند ،روز سهشنبه 2خرداد 19به استاد تحویل دهید. مسئله :)*(9 یک مالتیپلکسر دو ورودی با گیتهای دو طرفهی CMOSطراحی کنید. مسئله :)*(2 یک گیت سه حالته CMOSبرای پیادهسازی تابع منطقی ’)) FEnabled = (A(B+Cطراحی کنید. مسئله :3 مقادیر VID ،VOL ،VOHو VIUرا در معکوسکننده اشمیت CMOSشکل زیر برای VDD = 5Vبیابید. M2 M3 M6 M1 M4 M5 از مقادیر VTN = 1V ،K’N = 40 µA/V2برای همه ترانزیستورهای K’P = 16 µA/V2 ،NMOSو VTP = -1Vبرای همه ترانزیستورهای CMOSاستفاده کنید .همچنین: (W/L)M3 = 60µm/2 µm (W/L)M1 = (W/L)M2 = 20µm/2 µm (W/L)M6 = 24µm/2 µm (W/L)M4 = (W/L)M5 = 8µm/2 µm 1 به نام خدا دانشکده مهندسی کامپیوتر تمرین سوم الکترونیک دیجیتال -بهار 19 مسئله :4 یک حافظهی ROMاز نوع CMOSبا پنج خط بیت برای ذخیره کردن شش مقدار دهدهی 8 ،91 ،22 ،39 ،29و 22 طراحی کنید و مدار آن را رسم کنید. مسئله :)*( 5 تراشه 44مگابیتی DRAMبا تکنولوژی 0.4 µmسی ماسی ساخته شده است و به ازای هر سلول به 2 µm2سطح نیاز دارد اگر آرایهی ذخیره مربع باشد ،ابعاد آن را برآورد کنید .به عالوه اگر مدارهای جانبی حدود %32به سطح تراشه بیافزایند، ابعاد تراشهی حاصل را به دست آورید. مسئله :)*(4 فرص کنید که اگر وارونگر یک خانوادهی خاص با مدار مشابه بار شود ،دارای تاخیر انتشار 1.2نانوثانیه میشود. الف) اگر جریان موجود برای پر شدن خازن نصف جریان تخلیه باشد tplh ،و tphlچه قدر است؟ ب) اگر به علت اضافه شدن یک بار خازنی خارجی با اندازهی 9پیکوفاراد به خروجی وارونگر ،تاخیر انتشار آن %12افزایش یابد ،مقادیر ظرفیت خازنی ترکیبی در ورودی و خروجی را به دست آورید. ج) اگر بدون اضافه کردن بار خازنی وارونگر بار حذف شود و تاخیرهای انتشار %42کم شود ،دو مولفهی خازنی بخش قبل را به دست آورید. مسئله :1 در یک مدار NANDکه با تکنولوژی CMOSساخته شده است میخواهیم در بدترین شرایط داشته باشیم: tplh = 0.75tphl نسبت (W/L)pبه (W/L)nرا تعیین کنید)µn = µp( . 2 به نام خدا دانشکده مهندسی کامپیوتر تمرین سوم الکترونیک دیجیتال -بهار 19 مسئله :)*(8 خروجی Yدر مدار زیر را بر حسب Aو Bتعیین کنید. 3
© Copyright 2025 Paperzz