‫ﺑﻪ ﻧﺎﻡ ﺧﺪﺍ‬
‫ﺗﻤﺮﻳﻦ ﺩﻭﻡ ﺩﺭﺱ ﻃﺮﺍﺣﯽ ‪VLSI‬‬
‫ﺍﻧﻮﺍﻉ ﻣﺪﺍﺭﻫﺎﯼ ﺗﺮﮐﻴﺒﯽ ﻭ ﻣﺤﺎﺳﺒﻪﯼ ﺗﺄﺧﻴﺮ ﺁﻧﻬﺎ ‪ -‬ﺑﻬﺎﺭ ‪۸۷‬‬
‫ﻣﻬﻠﺖ ﺗﺤﻮﻳﻞ ‪ ۴ :‬ﺧﺮﺩﺍﺩ‬
‫‪ (۱‬ﻧﻤﻮﺩﺍﺭ ﺗﺮﺍﻧﺰﻳﺴﺘﻮﺭﻱ ﻳﻚ ﮔﻴﺖ ‪ NOR‬ﺳﻪ ﻭﺭﻭﺩﻱ ﺭﺍ ﺩﺭ ﻣﻨﻄﻖ ‪ CMOS‬ﺑﻜﺸﻴﺪ‪ .‬ﻓﺮﺽ ﻛﻨﻴﺪ ﻛﻪ ﻫﻢ ﺧﻮﺩ ﺳﻴﮕﻨﺎﻝ‬
‫ﻭ ﻫﻢ ‪ NOT‬ﺁﻥ ﺭﺍ ﺩﺭ ﺍﺧﺘﻴﺎﺭ ﺩﺍﺭﻳﺪ‪.‬‬
‫‪ (۲‬ﺧﺮﻭﺟﻲ ﻳﻚ ﮔﻴﺖ ﺍﻧﺘﺨﺎﺏ ﺣﺪﺍﻛﺜﺮ )‪ (Majority Gate‬ﻳﻚ ﺍﺳﺖ‪ ،‬ﺍﮔﺮ ﺣﺪﺍﻗﻞ ﺩﻭ ﺗﺎ ﺍﺯ ﻭﺭﻭﺩﻱﻫﺎﻱ ﺁﻥ ﻳﻚ ﺑﺎﺷﺪ‪.‬‬
‫ﮔﻴﺖ ﺍﻧﺘﺨﺎﺏ ﺣﺪﺍﻗﻞ )‪ (Minority Gate‬ﻣﻜﻤﻞ ﺍﻳﻦ ﮔﻴﺖ ﺍﺳﺖ‪ .‬ﻳﻚ ﮔﻴﺖ ﺍﻧﺘﺨﺎﺏ ﺣﺪﺍﻗﻞ ﺳﻪ ﻭﺭﻭﺩﻱ ﺩﺭ ﻣﻨﻄﻖ‬
‫‪ CMOS‬ﻃﺮﺍﺣﻲ ﻛﻨﻴﺪ‪.‬‬
‫‪ (۳‬ﺗﺄﺧﻴﺮ ‪ rising‬ﻭ ‪ falling‬ﺭﺍ ﺑﺮﺍﻱ ﻳﻚ ﮔﻴﺖ ‪ AOI‬ﺑﺎ ﺍﺳﺘﻔﺎﺩﻩ ﺍﺯ ﻣﺪﻝ ‪ Elmore‬ﺑﺪﺳﺖ ﺁﻭﺭﻳﺪ‪ .‬ﺍﺑﻌﺎﺩ ‪ nmos‬ﻭ ‪pmos‬‬
‫ﺭﺍ ﺑﻪ ﺗﺮﺗﻴﺐ ‪۱‬ﻭ ‪ ۲‬ﺩﺭ ﻧﻈﺮ ﺑﮕﻴﺮﻳﺪ‪.‬‬
‫‪ ۴ (۴‬ﻃﺮﺍﺣﻲ ﻣﺨﺘﻠﻒ ﺍﺯ ﻳﻚ ﮔﻴﺖ ‪ ۶ AND‬ﻭﺭﻭﺩﻱ ﺑﻪ ﺻﻮﺭﺕ ﺯﻳﺮ ﺍﺳﺖ‪:‬‬
‫‪ (a‬ﻳﻚ ‪ ۶ NAND‬ﻭﺭﻭﺩﻱ ﻭ ﻳﻚ ﮔﻴﺖ ‪NOT‬‬
‫‪ (b‬ﺩﻭ ﮔﻴﺖ ‪ ۳ NAND‬ﻭﺭﻭﺩﻱ ﻭ ﻳﻚ ﮔﻴﺖ ‪ ۲ NOR‬ﻭﺭﻭﺩﻱ‬
‫‪ (c‬ﺳﻪ ﮔﻴﺖ ‪ ۲ NAND‬ﻭﺭﻭﺩﻱ ﻭ ﻳﻚ ﮔﻴﺖ ‪ ۳ NOR‬ﻭﺭﻭﺩﻱ‬
‫‪ (d‬ﺩﻭ ﮔﻴﺖ ‪ ۳ NAND‬ﻭﺭﻭﺩﻱ ‪ ،‬ﺳﻪ ﮔﻴﺖ ‪ NOT‬ﻭ ﻳﻚ ﮔﻴﺖ ‪ ۲ NAND‬ﻭﺭﻭﺩﻱ‬
‫ﺑﺎ ﻓﺮﺽ ﺁﻧﻜﻪ ‪ Electrical Effort‬ﺑﺮﺍﺑﺮ ﺑﺎ ‪ H‬ﺍﺳﺖ‪ ،‬ﺗﺄﺧﻴﺮ ﻫﺮ ﻛﺪﺍﻡ ﺍﺯ ﻣﺪﺍﺭﻫﺎﻱ ﻓﻮﻕ ﺭﺍ ﺑﺪﺳﺖ ﺁﻭﺭﻳﺪ‪ .‬ﺑﻪ ﺍﺯﺍﻱ ﻫﺮ‬
‫ﻛﺪﺍﻡ ﺍﺯ ﻣﻘﺎﺩﻳﺮ ‪ H=5 ، H=1‬ﻭ ‪ ، H=20‬ﻛﺪﺍﻡﻳﻚ ﺍﺯ ﻣﺪﺍﺭﻫﺎﻱ ﻓﻮﻕ ﺳﺮﻳﻊﺗﺮ ﻫﺴﺘﻨﺪ؟‬
‫‪ (۵‬ﺑﺎ ﻓﺮﻕ ﺁﻧﻜﻪ‬
‫‪ ،‬ﻣﻘﺎﺩﻳﺮ ‪ logical effort‬ﺭﺍ ﺑﺮﺍﻱ ﮔﻴﺖﻫﺎﻱ ‪ NAND‬ﻭ ‪ k NOR‬ﻭﺭﻭﺩﻱ ﺑﺪﺳﺖ ﺁﻭﺭﻳﺪ‪.‬‬
‫‪ (۶‬ﻳﻚ ‪ pad‬ﺧﺮﻭﺟﻲ ﺷﺎﻣﻞ ﺯﻧﺠﻴﺮﻩﺍﻱ ﺍﺯ ﮔﻴﺖﻫﺎﻱ ‪ NOT‬ﺍﺳﺖ ﻛﻪ ﺍﻧﺪﺍﺯﻩﻱ ﺁﻧﻬﺎ ﺑﻪ ﺻﻮﺭﺕ ﺗﺪﺭﻳﺠﻲ ﺍﻓﺰﺍﻳﺶ‬
‫ﻣﻲﻳﺎﺑﻨﺪ‪ .‬ﺍﻳﻦ ﺯﻧﺠﻴﺮﻩ ﺍﺯ ﮔﻴﺖﻫﺎ ﻣﻲﺧﻮﺍﻫﻨﺪ ﻳﻚ ﺑﺎﺭ ﺧﺎﺯﻧﻲ ﺑﺰﺭﮒ ﺭﺍ ﺩﺭ ﺧﺮﻭﺟﻲ ﺗﻐﺬﻳﻪ ﻛﻨﻨﺪ‪ .‬ﺍﮔﺮ ﺍﻭﻟﻴﻦ ﮔﻴﺖ‬
‫‪ NOT‬ﺩﺭ ﺍﻳﻦ ﺯﻧﺠﻴﺮﻩ ﺩﺍﺭﺍﻱ ﺧﺎﺯﻥ ‪ 20fF‬ﻭ ﺧﺎﺯﻥ ﺧﺮﻭﺟﻲ ‪ 10pF‬ﺑﺎﺷﺪ‪ ،‬ﺑﺮﺍﻱ ﺣﺪﺍﻗﻞ ﺷﺪﻥ ﺗﺄﺧﻴﺮ ﺯﻧﺠﻴﺮﻩ ﺗﻌﺪﺍﺩ‬
‫ﮔﻴﺖﻫﺎﻱ ‪ NOT‬ﭼﻨﺪ ﺍﺳﺖ؟ ﻣﻘﺪﺍﺭ ﺍﻳﻦ ﺗﺄﺧﻴﺮ ﺣﺪﺍﻗﻞ ﭼﻘﺪﺭ ﺍﺳﺖ؟‬
‫‪ (۷‬ﻳﻚ ﮔﻴﺖ ‪ OR/NOR‬ﺳﻪ ﻭﺭﻭﺩﻱ ﺩﺭ ﻣﻨﻄﻖ ‪ CVSL‬ﻃﺮﺍﺣﻲ ﻛﻨﻴﺪ‪.‬‬
‫‪ (۸‬ﻳﻚ ﮔﻴﺖ ‪ Domino‬ﻃﺮﺍﺣﻲ ﻛﻨﻴﺪ ﻛﻪ ﺗﺎﺑﻊ )‪ F = (A+B) (C+D‬ﺭﺍ ﻣﺤﺎﺳﺒﻪ ﻛﻨﺪ‪ .‬ﺧﺎﺯﻥ ﻫﺮ ﻛﺪﺍﻡ ﺍﺯ ﻭﺭﻭﺩﻱﻫﺎ‬
‫ﺍﺳﺖ )ﺧﺎﺯﻥ ﻭﺭﻭﺩﻱ ‪ NMOS‬ﺑﺎ ﺍﺑﻌﺎﺩ ﺣﺪﺍﻗﻞ‬
‫ﺣﺪﺍﻛﺜﺮ‬
‫ﺍﺳﺖ(‪ .‬ﺍﮔﺮ ﺑﺎﺭ ﺧﺮﻭﺟﻲ‬
‫ﺑﺎﺷﺪ‪ ،‬ﺍﻧﺪﺍﺯﻩﻱ ﻫﺮ‬
‫ﻛﺪﺍﻡ ﺍﺯ ﺗﺮﺍﻧﺰﻳﺴﺘﻮﺭﻫﺎ ﺭﺍ ﺑﻪ ﮔﻮﻧﻪﺍﻱ ﺗﻌﻴﻴﻦ ﻛﻨﻴﺪ ﻛﻪ ﺗﺄﺧﻴﺮ ﺣﺪﺍﻗﻞ ﺷﻮﺩ‪ .‬ﺍﻳﻦ ﺗﺄﺧﻴﺮ ﺣﺪﺍﻗﻞ ﺭﺍ ﺑﺪﺳﺖ ﺁﻭﺭﻳﺪ‪.‬‬
‫‪ (۹‬ﮔﻴﺖ ‪ ۴ XOR‬ﻭﺭﻭﺩﻱ ﺭﺍ ﺩﺭ ﻣﻨﻄﻖﻫﺎﻱ ‪ Static CMOS‬ﻭ ﺷﺒﻪ ‪ NMOS‬ﻃﺮﺍﺣﻲ ﻛﻨﻴﺪ‪.‬‬
‫‪ (۱۰‬ﻳﻚ ﮔﻴﺖ ‪ ۶ OR‬ﻭﺭﻭﺩﻱ ﺭﺍ ﺗﻮﺳﻂ ﻫﺮ ﻛﺪﺍﻡ ﺍﺯ ﻣﻨﻄﻖﻫﺎﻱ ﺯﻳﺮ ﻃﺮﺍﺣﻲ ﻛﻨﻴﺪ‪ .‬ﻃﺮﺍﺣﻲ ﺍﻧﺠﺎﻡ ﺷﺪﻩ ﺑﺎﻳﺪ ﺑﻪ ﮔﻮﻧﻪﺍﻱ‬
‫ﺑﺎﺷﺪ ﻛﻪ ﺧﺎﺯﻥ ﻫﺮ ﻛﺪﺍﻡ ﺍﺯ ﻭﺭﻭﺩﻱﻫﺎ ﺑﻴﺸﺘﺮ ﺍﺯ‬
‫ﺑﺎﺭ ﺧﺮﻭﺟﻲ‬
‫ﻧﺒﺎﺷﺪ )ﺧﺎﺯﻥ ﻭﺭﻭﺩﻱ ‪ NMOS‬ﺑﺎ ﺍﺑﻌﺎﺩ ﺣﺪﺍﻗﻞ‬
‫ﺍﺳﺖ(‪ .‬ﺍﮔﺮ‬
‫ﺑﺎﺷﺪ‪ ،‬ﺍﻧﺪﺍﺯﻩﻱ ﻫﺮ ﻛﺪﺍﻡ ﺍﺯ ﺗﺮﺍﻧﺰﻳﺴﺘﻮﺭﻫﺎ ﺭﺍ ﺑﻪ ﮔﻮﻧﻪﺍﻱ ﺗﻌﻴﻴﻦ ﻛﻨﻴﺪ ﻛﻪ ﺗﺄﺧﻴﺮ ﺣﺪﺍﻗﻞ ﺷﻮﺩ‪ .‬ﺑﺮﺍﻱ‬
‫ﺍﻳﻦ ﻣﻨﻈﻮﺭ ﺍﺯ ﺭﻭﺵ ‪ logical effort‬ﺍﺳﺘﻔﺎﺩﻩ ﻛﻨﻴﺪ‪ .‬ﺍﻳﻦ ﺗﺄﺧﻴﺮ ﺣﺪﺍﻗﻞ ﺭﺍ ﺑﺪﺳﺖ ﺁﻭﺭﻳﺪ‪.‬‬
‫‪Static CMOS (a‬‬
‫‪ (b‬ﺷﺒﻪ ‪ ، NMOS‬ﺩﺭ ﺍﻳﻦ ﺣﺎﻟﺖ ﻗﺪﺭﺕ ﺷﺒﻜﻪﻱ ‪ Pull up‬ﺭﺍ ‪ 1/4‬ﺑﺮﺍﺑﺮ ﻗﺪﺭﺕ ﺷﺒﻜﻪﻱ ‪ Pull Down‬ﺩﺭ ﻧﻈﺮ‬
‫ﺑﮕﻴﺮﻳﺪ‬
‫‪Domino (c‬‬