8 Prozessorarchitekturen
Mikrocomputertechnik
1
Stand Oktober 2007
Herzlich Willkommen
Jürgen Walter
Prof. J. Walter
Mikrocomputertechnik
Jahr
Prozessor
Bemerkungen
2
8008
Siemens Second Source
1973
8080
1978
8086
1981
8088
1982
80186
1982
80286
1985
80386
1988
80386SX
= 80386 mit 16-Bit externem Datenbus
1989
80486
1,2 Millionen Transistoren !
1990
80386 SL
Stromsparende Version 80386
1991
80486SX
= 80486 mit 16-Bit externem Datenbus
1991
80486 50MHz
1993
Pentium
1994
Pentium Pro
Auf 32-Bit getrimmt
1997
Pentium MMX
Grafik-, Video-, Audio-Verarbeitung
1998
Celeron
Privat-Anwender
1998
Pentium II Xeon
Server, Workstations
1999
Pentium III / Xeon
Desktop / Server
2000
Pentium 4
Neue Architektur, Front Side Bus, Befehlssatz
2001
Xeon
Dualprozessor
= 8086 mit 8-Bit externem Datenbus IBM-PC
Stand Oktober 2007
Tabelle 8.1
Entwicklung
einer
Prozessorfamilie
1971
Prof. J. Walter
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1969/70 8008
2002 Pentium 4 –M
Notebookprozessor
2002 Itanium 2
Server 64-Bit
2004 Celeron M
Mobile Plattform für
Privatanwender
2005 Pentium Extreme Erste Dualcore Prozessor
2005 Celeron D
64-Bit für günstige PCs
2006 Core 2 Duo
PC und Notebook Prozessor
Stand Oktober 2007
Server 64-Bit
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3
Tabelle 8.1
Entwicklung
einer
Prozessorfamilie
2001 Itanium
8080, 8085
Z-80
68000
68020
80x86
Pentium
i960
i860
MPC604
Arithmetik- 8087
prozessor 80287
80387
SignalADSP 2100
prozessor TMS 320
DSP 56001
ADSP 21020
DSP 96000
TMS 32040
GrafikET4000
prozessor P9100
Vision864
Controller 8051
8096
80166
8-Bit
8-Bit
16-Bit
32-Bit
16-Bit
32-Bit
32-Bit
64-Bit
64-Bit
8-Bit
16-Bit
32-Bit
16-Bit
16-Bit
24-Bit
32-Bit
32-Bit
32-Bit
24-Bit
64-Bit
8-Bit
16-Bit
16-Bit
Einsatzgebiet
allgemein , Home-Computer,
PC
CISC
allgemein , PC, Industrie
CISC
allgemein, PC, Industrie
CISC
allgemein , Macintosh,
CISC
allgemein, Macintosh
CISC
allgemein, PC
RISC
allgemein, PC
C/RISC allgemein, Hybrid
RISC
allgemein / Workstation
RISC
allgemein, Server, Workstation
arithmetische Operationen
arithmetische Operationen
arithmetische Operationen
RISC
Digitale Signalverarbeitung
RISC
Digitale Signalverarbeitung
Digitale Signalverarbeitung
RISC
Digitale Signalverarbeitung
RISC
Digitale Signalverarbeitung
RISC
Digitale Signalverarbeitung
Grafik
Grafik
Grafik
CISC
Für spezielle Aufgaben
CISC
Für spezielle Aufgaben
CISC
Stand Oktober 2007
Bitbreite Art
8-Bit
CISC
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4
Tabelle 8.2
Prozessoren:
Namen und
Aufgabengebiet
Prozessor Beispiel
µ-Prozessor 6502, 6809
5
Bemerkungen / typische Werte
4,8
8
4,8
4,8
4,8,16,24,32,64 Bit
4,8,16,24,32,64 Bit
4,8,16,24,32,64 Bit
4,8,16,24,32,64 Bit
5,8,10,16,20,25,33,50,66,100,150 MHz
2,5,16,50,80,132,160 MByte/s
64, 512 KByte; 1,16,32 MByte; 4 GByte
64 KByte
8,1,24
1st Level, 2nd Level
40, 68, 100, 132, 228
3,3V, 5V
Stand Oktober 2007
Kriterium
Allgemeine Register
Arithmetische Register
Index-Register
Segment-Register
Busbreite Adressbus nach außen
Busbreite Adressbus intern
Busbreite Datenbus nach außen
Busbreite Datenbus intern
Taktfrequenz
Datenfluss
Adressierbarer Speicherbereich
Memory Management auf dem Chip
I/O Adressierbarkeit
Adressierarten
Interface für Arithmetikprozessor
Cache
Pin-Anzahl
Stromversorgung
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Tabelle 8.3 Unterscheidungskriterien für Prozessoren
6
00
1E
16
42
B1
95
3B
8B
50
18
C2
33
03
B9
06
DA
52
59
4C
D2
B1
10
02
83
80
B8
A3
8B
04
00
00
E2
3E
02
C6
CA
D3
F7
77
0F
CA-4C
42-33
4C-89
CD-21
E8-03
F1-0B
80-89
B1-04
40
D2
16
58
D8
D2
3E
D3
74
8B
C4
5B
8B
74
A7
EB
CX=0000 DX=0000 SP=FFEE
SS=24EE CS=24EE IP=0100
???
[SI]
E5
CA
4C
53
D6
01
4C
03
E8
CD
8B
50
8B
40
89
C3
B9
21
F2
05
C7
03
36
50
FD
A3
8B
0F
83
C3
A5
52
72
C0
F8
00
FA
72
4C
89
...PR.>[email protected]
....Y..B3....!..
L...L..L...L....
..B3....!X[SP...
................
[email protected]
..;...w..>.L.6.L
ZX...........PR.
BP=0000 SI=0000 DI=0000
NV UP EI PL NZ NA PO NC
DS:0000=CD
Stand Oktober 2007
C:\>debug
-d2000:0020
2000:0020 E9 DF
2000:0030 E3 8B
2000:0040 4C 89
2000:0050 B8 00
2000:0060 D1 D8
2000:0070 10 73
2000:0080 87 2E
2000:0090 5A 58
-r
AX=0000 BX=0000
DS=24EE ES=24EE
24EE:0100 FE3C
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Abb. 8.1 Anzeige des Hauptspeichers im Programm
DEBUG.EXE
Abb. 8.2 Blockbild des Signalprozessors 218x Analog
Devices
DATA ADDRESS
GENERATORS
DAG1 DAG2
PROGRAM
PROGRAM
SEQUENZER
SEQUENZER
PROGRAM
MEMORY
UP TO
48K x 24-BIT
DATA
MEMORY
UP TO
56 x 16-BIT
PROGRAMMABLE
I/O
AND
FLAGS
EXTERNAL
ADDRESS
BUS
EXTERNAL
DATA
BUS
PROGRAM MEMORY ADDRESS
BYTE DMA
CONTROLLER
DATA MEMORY DATA
PROGRAM MEMORY DATA
OR
DATA MEMORY ADDRESS
EXTERNAL
DATA
BUS
ARITHMETIC UNITS
ALU
7
MAC
SHIFTER
ADSP-2100 BASE
ARCHITECTURE
SERIAL PORTS
SPORT0
SPORT1
TIMER
INTERNAL
DMA
PORT
HOST MODE
Stand Oktober 2007
FULL MEMORY MODE
MEMORY
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POWER-DOWN
CONTROL
4 MBIT SRAM
Core Processor
Cache
32x48
Timer
JTAG
2 unabhängige 2MBIT Bänke
Test &
7
Zweiseitiger Zugriff
Program
Processor Port
8x4x32
8x4x24
Sequenzer
I/O Port
DATA
DATA
ADDR
ADDR
ADDR
DATA
DATA
ADDR
PM Address Bus 24
IOD
IOA
48
17
EXTERNAL
PORT
32
Address
Bus
Mux
DM Address Bus 32
Abb. 8.3 ADSP2106x Blockbild
Host Port &
Multiprocessor
Interface
PM Data Bus 48
48
Data
Bus
Mux
Bus
DM Data Bus 40
Control
4
Register
IOP
Registers
File
DMA
Controller
16x40
Multiplier
6
Barrel
Shifter
Serial Ports
0,1
ALU
Memory
Mapped
36
Link Ports
0,1,2,3,4,5
I/O PROCESSOR
8
6
Stand Oktober 2007
DAG 2
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Emulation
DAG 1
9
Prof. J. Walter
Stand Oktober 2007
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Abb. 8.4 Einheiten des C515C-Controllers
TXDC
RXDC
Timing
Generator
TX/RX Shift
Register
Messages
Handlers
Intelligent
Memory
Clocks
(to all)
Control
Interrupt
Register
Status +
Control
Bit
Stream
Processor
Status
Register
10
Bit
Stand Oktober 2007
Abb. 8.5
Blockschaltbild
FullCAN Controller
(Users Manual
Infineon)
Bit
Timing
Logic
Error
Management
Logic
Prof. J. Walter
CRC
Gen/Check
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BTL-Configuration
Abb. 8.5 Blockschaltbild C8051F340
•
ISP FLASH
FLEXIBLE
48 MIPS
DEBUG
INTERRUPTS
CIRCIUTRY
POR
Peripherie
UART0
UART1
A
M
U
X
10-bit
+
200ksps
-
ADC
TEMP
WDT
DIGITAL I/O
Analoge
SENSOR
11
4 kB RAM
+
-
SPI
SMBus
PCA
4 Timers
VREF
VREG
Port 0
Port 1
Port 2
Port 3
Port 4
PRECISION INTERNAL
USB Controller /
OSCILLATORS
Transceiver
Stand Oktober 2007
•
8051 CPU
Prof. J. Walter
•
64/32 kB
Ext. Memory I/F
•
8051 Kern
Digitale Ein- Ausgänge
Analoge Einheit
Oszillator
USB Controller
CROSSBAR
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•
HIGH-SPEED CONTROLLER CORE
Auf dem Chip: 8051 Kern High Speed
•
•
•
12
HIGH-SPEED CONTROLLER CORE
64/32 kB
8051 CPU
ISP FLASH
FLEXIBLE
48 MIPS
DEBUG
INTERRUPTS
CIRCIUTRY
•
4 kB RAM
POR
Speicher
• 4352 Bytes RAM
• 64kB Flash
WDT
Stand Oktober 2007
•
Pipelined Instructions
architecture
70% der Befehle mit
1 oder 2
Systemtakten
48 MIPS
Erweiterter Interrupt
Verwaltung
Watchdog Timer
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•
Auf dem Chip: Analogteil
•
•
•
•
13
Analoge
Stand Oktober 2007
•
Multiplexer
Differentieller oder auf
Masse bezogener Eingang
10-Bit A/D-Wandler
Abtastfrequenz 200kHz
Temperatursensor
Vergleichspannung extern
oder intern
Option externer
Wandlungsstart
Peripherie
A
M
U
X
TEMP
SENSOR
10-bit
+
200ksps
-
ADC
VREF
+
-
VREG
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•
Auf dem Chip: Digitale Ein- Ausgänge
•
•
•
•
14
UART1
SPI
SMBus
PCA
4 Timers
Port 0
Port 1
Port 2
Port 3
Port 4
Stand Oktober 2007
UART0
Prof. J. Walter
•
DIGITAL I/O
Ext. Memory I/F
•
40 Ports
 5 V tolerant
 Hoher Strom
SMBus – I2C
SPI-BUS
2 UARTS
4 16-Bit Zähler /
Zeitgeber
16-Bit Zähler-Array
Ext. Speicherschnittstelle
CROSSBAR
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•
15
•
•
•
•
•
0,25% Genauigkeit
Taktrückgewinnung
Unterstützung USB und
UART
Externer Oszillator
80 kHz Interner Oszillator
Kann zwischen
Taktquellen im Betrieb
umschalten
PRECISION INTERNAL
OSCILLATORS
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•
Stand Oktober 2007
Auf dem Chip: Takterzeugung
•
•
•
•
•
•
•
16
USB Spezifikation 2.0
Full speed 12 Mbps
Low speed 1,5 Mbps
Integrierter Takt
Unterstützt 8 Endpunkte
1 kB USB Buffer Speicher
Integrierter Sender
Keine externen Bauteile
USB Controller /
Transceiver
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•
Stand Oktober 2007
Auf dem Chip: USB Controller / Transceiver
17
Prof. J. Walter
Stand Oktober 2007
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Abb. 8.6 Prototyp mit C8051F340 auf der EURO_535