Mühendislik Fakültesi Elektronik ve Haberleşme Mühendisliği

Mühendislik Fakültesi Elektronik ve Haberleşme Mühendisliği Bölümü
Bölüm/Program Dersi
Ders Tanım Bilgileri
Dersin Adı
Fonksiyonel Doğrulamaya Giriş
Dersin İngilizce Adı
Introduction to Functional Verification
Dersin Kodu
Teori/Saat
Uygulama/Saat
Laboratuar/Saat
AKTS
MEH
3
0
0
5
Bu_dersi_alan_bir_öğrencinin_tümleşik_sayısal_devrelerin_fonksiyonel_doğruluğunun_geçerlenmesinde_kullanılan_doğrulama_süreçlerini_anlayıp_sahada_uygulayabilmesi_beklenmektedir.
Dersin Amacı
Dersin Amacı İngilizce Bu_ders_kapsamında_benzetim_tabanlı_fonksiyonel_doğrulamanın_temelleri,_uyartım_üretimi,_sonuçların_incelenmesi,_kapsam,_hata_ayıklama_konuları_incelenecektir.
The_student_who_have_attended_this_class_should_understand_theverification_process_used_in_validating_the_functional_correctness_in_today's_complex_ASICs_and_apply_them_on_the_field.
Dersin İçeriği
Dersin İçeriği İngilizce Topics_include_the_fundamentals_of_simulation_based_functional_verification,_stimulus_generation,_results_checking,_coverage_and_debug.
Mühendislik Fakültesi - Elektronik ve Haberleşme Mühendisliği Bölümü Program Yeterlilikleri ile İlişkisi
No
Program Yeterlilikleri
B
BİLGİSAYAR BİLGİSİ
F
GÖMÜLÜ SİSTEMLER BİLGİSİ
Mühendislik Fakültesi - Elektronik ve Haberleşme Mühendisliği Bölümü
Bilgi ve Beceri Gerçekleştirme Düzeyi
No
Katkı Düzeyi
Bilgi ve Beceriler
Düşük
Orta
Yüksek
B1
Bilgisayarın çalışma mantığını bilme
X
B3
Bilgisayarı etkin şekilde kullanabilme
X
B5
Temel programlama tekniklerini kullanabilme
X
B7
Programlama tekniklerini elektronik cihaz tasarımında kullanabilme
F1
Gömülü sistemlerin kullanım alanlarını bilme
X
F2
Gömülü sistemlerin çalışma mantığını anlama
X
F3
Gömülü sistemlerde kullanılan temel bileşenleri işlevlerini bilme
X
F4
Gömülü sistemlerin yazılım/donanım tasarımını gerçekleştirebilme
X
F5
Gömülü sistemler için donanım ve yazılım tümleştirme aşamalarını anlama
F6
Farklı gömülü sistem gerçeklemelerinin avantaj ve dezavantajlarını bilme
F7
Gömülü sistemlerin test yöntemlerini bilme ve uygulayabilme
X
X
X
X
DERSİN ÖĞRENME ÇIKTILARI
Sıra No
1
Karmaşık birleşimsel ve sıralı mantık devrelerinin doğrulamasını yapar.
Functionally verify complex combinational and sequential digital circuits.
2
SystemVerilog ile birleşimsel ve sıralı mantık devrelerini doğrular.
Verify combinational and sequential digital circuits by using SystemVerilog.
3
Birleşimsel ve sıralı mantık devrelerinin testi için gerekli test planını hazırlar.
Develop the testplan to verify combinational and sequential circuits.
AKTS/ÇALIŞMA YÜKÜ TABLOSU
Etkinlikler
Sayısı
Çalışma Süresi
(Saat)
Çalışma Süresi
(Dakika)
Toplam
(Çalışma Yükü)
Ders Hafta Sayısı ve Saati
14
2
0
28.00
Sınıf Dışı Ders Çalışma Süresi (Ön çalışma, Kütüphane, Pekiştirme)
14
2
0
28.00
Ara Sınav
1
10
0
10.00
Laboratuvar
1
20
0
20.00
Proje
1
20
0
20.00
Yarıyıl Sonu Sınavı
1
20
0
20.00
Total Load
126
Toplam Yük / 25
5.04
Dersin AKTS Değeri
5
DERS İZLENCESİ
Hafta
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Konular
Doğrulamaya Giriş
SystemVerilog Dili Yapı Taşları
SystemVerilog Dili Yapı Taşları
Yordamlar, Görevler ve Fonksiyonlar. Test Düzeneği ile Tasarımın Birleştirilmesi
Yordamlar, Görevler ve Fonksiyonlar. Test Düzeneği ile Tasarımın Birleştirilmesi.
Nesneye Yönelik Programlama
Rastgeleleştirme.
Ara sınav/Değerlendirme
Rastgeleleştirme. İş Parçacıkları ve Haberleşme.
İş Parçacıkları ve Haberleşme
Fonksiyonel Kapsama.
SystemVerilog Savları
SistemVerilog Savları
Gelişmiş Arayüzler
Gelişmiş Nesneye Yönelik Programlama ve Test Prosedürü Yönergeleri
Yarıyıl sonu sınavı
Konular İngilizce
Introduction to Verification
System Verilog Language Constructs
System Verilog Language Constructs
Procedures, Tasks and Functions. Connecting the Testbench and Design
Procedures, Tasks and Functions. Connecting the Testbench and Design.
Object Oriented Programing
Randomization
Midterm examination/Assessment
Randomization. Threads and Inter-process Communication.
Threads and Inter-process Communication.
Functional Coverage
SystemVerilog Assertions
SystemVerilog Assertions
Advanced Interfaces
Advanced OOP and Testbench Guidelines
Final examination
DERSİN KAYNAKLARI
Ders Kaynağı
Spear,_C._and_Tumbush,_G.SystemVerilog_for_Verification:_A_Guide_to_Learning_the_Testbench_Language_Features,_3rd_Edition
IEEE,_IEEE_Standard_for_SystemVerilog—_Unified_Hardware_Design,_Specification,_and_Verification_Language._New_York:_IEEE,_2009_(a.k.aSystemVerilog_Language_Reference_Manual,_or_LRM)
Ders Kaynağı İngilizce
Diğer Kaynaklar
Diğer Kaynaklar İngilizce
DEĞERLENDİRME ÖLÇÜTLERİ
Yarıyıl İçi Çalışmaları
Sayısı
Katkı Payı
Ara Sınav
1
20
Laboratuvar
1
40
Proje
1
40
Toplam
100
Yıl İçinin Başarıya Oranı
70
Dönem Sonu Sınavının Başarıya Oranı
30
Toplam
100

Download Report