信号処理の高機能化を目指して ～デジタイザーの現状とトレンド～ 東京工業大学大学院理工学研究科 松澤・岡田研究室 宮原 正也 Matsuzawa Matsuzawa Lab. & of Okada Lab. Tokyo Institute Technology 発表内容 1. 2. 3. 4. 5. 2014/11/21 1 ADCの基本構成 ADCの技術・性能トレンド ADC開発事例とその応用 TDC開発事例とその応用 まとめ Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology ADCとは？ 2 ある時刻のアナログ信号を、決められたビット数のデジタル値に変換する。 電圧, 電流 遅延時間, 容量, 光,,, アナログ入力 Vin デジタル出力 Dout ADC サンプリングCLK N bit ADC→2Nの量子化値 下図は4bit 1LSB Analog signal Digital output サンプリングレート Fs = 1 / Ts (S/s) Analog signalは一般的には電圧 Ts 2014/11/21 Time Masaya MIYAHARA , Tokyo Tech Time Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 分解能とSNRの関係 3 量子化は必ず量子化ノイズを伴い、ADCの分解能に応じて 得られるSNRの上限値が決まる。 SNR 6.02 N 1.76 (dB) １区間の平均雑音電力 を求める Output code 量子化雑音電力 1 Pqn Vq +0.5Vq 0.5Vq 0.5Vq 1 Vq 3 2 0 -0.5Vq ve2 dV 2 1 V FS 3 2 2N 2 信号電力 -0.5Vq 0 +0.5Vq 理想的なADCの量子化雑音 2014/11/21 1 VFS PS 2 2 Vin P SNR 10 log S PN Masaya MIYAHARA , Tokyo Tech 2 3 20 log 2 N 10 log 2 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 性能指標 Figure of Merit (FoM) 異なる分解能、変換速度を持つADCに対して電力効率を比較するための 性能指標。１変換・ステップ当たりに要するエネルギー。 FoMが低いものほど電力効率が優れている。 FoM Power 2 ENOB Min(FS ,2 ERBW ) (J / conv. step) SNDR (dB) ERBW(Effective Resolution Bandwidth)は有効な信号帯域を表す。 ERBW -3dB Input Frequency (Hz) 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 4 ADC 主要な変換アーキテクチャ Comparators +VFS +VFS Comparators threshold 2 Vin S/H N bit N bit Residue SubADC SubDAC 1.5b Vin Successive Approximation Register Vin Dout MDAC 0 1.5b Stage8 1.5b Stage4 Stage3 Stage2 Stage1 S/H 1.5b 1.5b 1.5b 2b Flash 2b Digital Correction Logic Digtal Out Pipeline型 中～高精度, 高速, 消費電力中 2014/11/21 0 0 1 Q Code=1001 逐次比較型(SAR) 中精度, 中速, 最小電力 DAC Analog Input 1 N cycle/conv. 並列型(Flash) 低精度, 最高速, 消費電力大 ×2 VDAC VDAC -VFS Input VREF DAC 1001 Binary Thermometer -VFS ENCODER N Vin Comparator Q Power Spectrum Density [dB] Vin 5 SNDR = 89.60 [dB] -50 -100 -150 10 3 4 10 10 Frequency [Hz] 5 ΔΣ型 Over sampling & Noise Shaping 最高精度, 最低速, 消費電力大 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 10 6 ADCの性能と用途 6 Conversion Frequency (MHz) 100000 Optical fiber 10000 mmW Wireless 1000 DVD HDD Digital TV LTE-A Digital I/F Digital VDSL WLAN Camera ADSL 100 10 1 Motor servo GSM handset 0.1 Cellular phone DVD Player Conventional CD/MD 0.01 0 2014/11/21 DVD Audio 2 4 6 8 Audio 10 12 14 16 18 20 22 24 Resolution（bit) Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology ADCの性能と用途 Conversion Frequency (MHz) 100000 7 Interleaved Optical fiber 10000 mmW Wireless Pipeline DVD Flash HDD Digital TV LTE-A Digital 100 I/F Digital VDSL 10 WLAN Camera ADSL 1000 SAR 1 Motor GSM Sigma handset servo DVD Audio 0.1 Cellular phone DVD Player Conventional CD/MD 0.01 0 2014/11/21 Delta 2 4 6 8 Audio 10 12 14 16 18 20 22 24 Resolution（bit) Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology ADCの性能動向 Fs vs. SNDR 8 SAR ADCは一般的に低速動作であるが、 100MS/sを程度まで性能向上している。 90.0 インターリーブ構成は除外 Pipeline SAR 80.0 DS SNDR (dB) 70.0 Flash 60.0 50.0 40.0 30.0 20.0 0.1 1 10 100 Sampling rate (MS/s) 1000 10000 2009-2014 ISSCC, VLSI symp. で発表のあったADCの性能 B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html. 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology ADCの性能動向 Fs vs. Power SAR ADCの消費電力はSampling rateにほぼ比例する。 低速サンプリング用途では圧倒的な低消費電力動作が望める。 高SNRが必要な場合はΔΣ型も有意であるが、消費電力は大きい。 1.E+01 Power consumption (W) 1.E+00 1.E-01 1.E-02 1.E-03 1.E-04 Pipeline 1.E-05 SAR 1.E-06 DS 1.E-07 Flash 1.E-08 0.1 1 100 10 Sampling rate (MS/s) 1000 10000 2009-2014 ISSCC, VLSI symp. で発表のあったADCの性能 B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html. 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 9 ADCの性能動向 Fs vs. FoMw 10 オペアンプを必要とするパイプライン型、ΔΣ型は電力効率が悪くなりがち。 Flash型は比較器ベースであるが構造上電力効率は悪い。 FoMw (fJ/conv. -step) 10000 1000 100 10 Pipeline SAR 1 FoMは理論限界から10～100倍程度 今後劇的には改善しないと予測される DS Flash 0.1 0.1 1 10 100 1000 10000 rate (MS/s) 2009-2014 ISSCC, Sampling VLSI symp. で発表のあったADCの性能 B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html. 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology インターリーブ動作含めた性能領域 11 報告されているSampling rateのWorld recordは90GS/s（SAR ADC x 64）。 SNDRのWorld recordは120dB。ただし低速。 Fs最高値 1.E+11 ISSCC 2014 1.E+10 VLSI 2014 1.E+09 ISSCC 1997-2013 VLSI 1997-2013 Fsample [Hz] 1.E+08 1.E+07 1.E+06 1.E+05 1.E+04 1.E+03 SNDR最高値 1.E+02 1.E+01 1.E+00 10 20 30 40 50 60 70 80 90 100 110 120 SNDR @ fin,hf [dB] B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html. 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology TDC 主要な変換アーキテクチャ Vernier chain: tres = td1 – td2 Delay chain: tres = td td CK1 td ... td td ... CK2 D[n-1] D[1] CK1 td1 ... td1 td1 CK2 td2 ... D[1] td2 td2 D[n] Delay chain 低精度, 消費電力大 CK2 Delay chain Time ... Delay amplifier chain D[n-1] D[n] Vernier Chain 中精度, 消費電力大 Vout Gain calibration CK1 12 Time amplifier CK Digital correction ADC C Dout CML or charge pump - Charge sharing - Charge injection - Unbalanced switching timing DOUT Pipeline型 中～高精度, 高速, 消費電力中 2014/11/21 Masaya MIYAHARA , Tokyo Tech CP+ADC型 高精度, 高速, 消費電力中 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology TDCの性能トレンド 分解能vs.変換速度 10.00 8.00 6.00 4.00 10.00 8.00 6.00 4.00 2.00 2.00 0.00 0.00 0.00 50.00 分解能vs.面積 12.00 Resolution (ps) Resolution (ps) 12.00 100.00 150.00 200.00 250.00 Sampling rate (MS/s) 0.001 0.01 0.1 Area (mm2) 分解能vs.消費電力 12.00 Resolution (ps) 13 10.00 8.00 6.00 4.00 2.00 サブps分解能（0.63ps） 数百MS/s 消費電力 数mWオーダー 微細化により性能向上 0.00 0.00 2014/11/21 1.00 2.00 3.00 Power (mW) 4.00 5.00 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 1 当研究室で開発済みのADC 14 主要なものについて技術を紹介 1.E+11 Flash型 1.E+10 ISSCC 2014 VLSI 2014 Pipeline型 1.E+09 ISSCC 1997-2013 VLSI 1997-2013 Fsample [Hz] 1.E+08 1.E+07 SAR型 1.E+06 ΔΣ型 1.E+05 1.E+04 1.E+03 1.E+02 Our work 1.E+01 1.E+00 10 20 30 40 50 60 70 80 90 100 110 120 SNDR @ fin,hf [dB] B. Murmann, "ADC Performance Survey 1997-2014," [Online]. Available: http://web.stanford.edu/~murmann/adcsurvey.html. 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Time-Based Folding ADCの開発 15 ・ダイナミックアンプを用いて電圧を時間差信号に変換 ・時間差信号をロジックセルを用いて折り返し信号を実現 ・ミスマッチは抵抗アベレージング技術により緩和 Dynamic Voltage-to-Time Amps. M. Miyahara, et al., ISSCC 2014 0.25mm 0.25mm D25 CLK 2014/11/21 fL CLK Gen. fD DF3 DF4 15 Masaya MIYAHARA , Tokyo Tech Encoder Coarse Latch V-T Amps. S/H REF Ladder Boot strap Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Power Lines 7 bit Time-based Folder CLK Gen. Time-based Folder x 4 fs DF2 Fine Interpolated SR Latch 4bit (1bit for redundancy) DF1 -VFS Vin Interpolator D-FF x 7 D0 15 Encoder S/H Fine Latch Power Lines S/H D1 Coarse SR Latch Ref ladder Resistive Averaging S/H 0.21mm 0.21mm +VFS Folding Flash ADC性能比較 16 2GS/s以上のFlash型ADCとして最も高いSNDR =37.4dBを達成 キャリブレーション回路なし動作可能。 ISSCC 2008 [3] Technology 90nm Resolution [bit] 5 Power Supply [V] 1 Sampling Frequency [GS/s] 1.75 Power Consumption [mW] 2.2 SNDR @Nyquist [dB] 27.6 FoMw [fJ/conv.-step] 64.5 FoMs [dB] 143.5 0.0165 Core area [mm2] Calibration Off chip 2014/11/21 VLSI 2012 [8] VLSI 2013 [9] This work 40nm 32nm SOI 40nm LP 6 6 7 1.1 0.85 1.1 3 5 2.2 11 8.5 27.4 33.1 30.9 37.4 99.3 59.4 210 144.4 145.6 143.3 0.021 0.02 0.052 Foreground Off chip No need Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Flash ADC 計測器応用 17 7bit ADCだけではDynamic Rangeが足りない場合は VGAを設けてDRを向上させる 0-50dB Fc=1GHz VGA(9bit) Analog Input 7bit 2GS/s 以上 DR > 35dB ADC VGA合わせて80dB程度のDR (適応的に利得を変更した場合) 光検出器 ワイヤー読み出しガス検出器 シリコンストリップ検出器 2014/11/21 Masaya MIYAHARA , Tokyo Tech 等 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 逐次比較型(SAR) ADCの開発 スプリットキャパシタを用いて容量を削減 線形性補償機構を搭載 低ノイズダイナミック型コンパレータを採用 セルフクロッキング技術により高速CLKを排除 S. Lee, et al., SSDM 2013 Vin Floating Cap. Sprit Cap. Ca Cu 8Cu Cs Bootstrap SW Cu Dynamic Comp. 128Cu CH Self-clock Logic w/ Calibration VRN VRP Logic Comp 2014/11/21 18 Out Sample CDAC Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology SAR ADCの性能 19 80 SNR SFDR SNDR SNR, SFDR, SNDR [dB] 60 • • • • 40 20 0 -20 12bit, 70MS/s 2.2mW @ 50MS/s SNDR ＝64dB, Input DR > 80dB Power Scalable -40 -100 -80 -60 -40 -20 Input Power [dBFS] 0 20 5.0 Power dissipation [mW] 4.5 3.5 3.0 2.5 2.0 1.5 1.0 0 10 2014/11/21 20 30 40 50 60 Sampling frequency [MHz] Pd (mW) 30 0.8 50 2.2 70 4.6 45 3 50 4.2 SNDR (dB) 62 64 65 67 71 81/28 62/33 65 0.03 100/45 36/31 130 0.06 36/29 90 0.1 Technology (nm) 0.8V Occupied area(mm 2 ) 80 12 1.2 fsample (MHz) 1.0V 70 1.2 12 1.2 0.8 FoM (fJ) Nyq/DC 0.0 [4] V DD (V) 1.2V 0.5 [3] 12 1 Resolution (bit) 4.0 This work [3] W. Liu, P. Huang, Y. Chiu, ISSCC, pp. 380-381, Feb. 2010. [4] T. Morie, et al., ISSCC, pp.272-273, Feb. 2013. Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology SAR ADC技術 QPIXへの応用 Floor-plan 20 Pixel schematic Pre_Pixel BUF 5-bit Offset Cal. e e ee Vcm Q13 Integrator EOC MUX TOT_CK Q0 D Cs R Q CLK Iin TOF_CK D Pixel Control Logic Vth Pixel Pad Q12 R Q CLK Amp D MUX 4-bit Offset Cal. Pixel Matrix (20x20) Q0 R Q CLK f1 Q7 f2 R Q CLK C0 D Reg. ADC4 MUX Test_Bit Test_in Test_CK Chip Control Logic ADC0 Q_AD 10 ADC9 CLK Vcm Vrl Vrh R Q CLK Bias Next_Chip 20-bit Shift Register 10b SAR ADC D Pre_Chip EOC Buffers for clock and control signals Selgate Tofgate CK_Read W_XR 14b TOF Counter 8b TOT Counter 10b ADC egister DIGITAL R Q CLK RV D ANALOG Next_Pixel (FSR in bottom pixel) Data Tofgate EN_IN S_P CK (20b Parallel) Chip micrograph Pixel layout 0.18 mm CMOS 400 pixel cells 各ピクセルにSAR ADCを配置 低消費電力 高精度 小面積 多チャンネル測定に最適 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology TDCの開発 21 • Time-to-charge conversion high resolution – Example: tres = CVlsb/I = 1pF∙1mV/1mA = 1ps • SAR-ADC low power, compact, sufficient range, and moderate speed Z.Xu, et al., SSDM 2014 10-bit SAR-ADC D Fref Q UP Vp R UP CLR Fgv D Srst DN R DN CDAC DN UP Logic S1 Dout CDAC Vn Q UP Sampling timing logic 2014/11/21 Masaya MIYAHARA , Tokyo Tech DN Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Measured TDC Core Performance 22 50MS/s, Sub-pico secondの時間計測が可能 0.8 ps 1 0 Area: 0.018mm2 (CMOS 65nm) -0.56 ps -1 0 256 512 768 1024 2.48 ps 2 82 μm 0 -2 0 256 512 Code 768 1024 Counts 15 x 10 4 10 218 μm -2.56 ps Single-shot precision: 0.64 ps(RMS) 400 300 Noise shaping 1ps [JSSC`09] 200 4.7ps Two-step 3.75ps [VLSI`12] 5.5ps 100 0 0 522 524 526 528 Code Masaya MIYAHARA , Tokyo Tech Charge 0.84ps [CICC`13] Cyclic 1.25ps [JSSC`12] Charge 0.80ps [This work] 5 0 2014/11/21 Power consumption: 2.9 mW@50MHz FoM [fJ/bit] INL (LSB) DNL (LSB) Resolution: 0.8 ps/LSB 0.02 0.04 0.06 0.08 0.1 Area [mm2] Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology まとめ 23 • ADC, TDCの性能トレンド – SAR ADCが広い性能範囲をカバー • その他の変換方式(Flash, Pipeline, ΔΣ)はSAR ADCがカバーできない隙間を埋める – インターリーブ動作により90GS/sを実現 – TDCはサブpico秒の計測が容易に • ADCの開発事例とその応用 – 7bit 2.2GS/s Time-based Folding ADC – 12bit 70MS/s SAR ADC – 0.8ps 50MS/s TDC 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Back Up Slides 2014/11/21 Masaya MIYAHARA , Tokyo Tech 24 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology Folding Flash Architecture 25 Folding Fine Folding Folding times 2M-1 Coarse N o fo ld in g Input signal of COMPs Flash 入力信号を折り返すことで信号範囲を狭め、 比較器の数を削減する技術 N : Resolution [bit] ADC input signal 2014/11/21 Threshold Masaya MIYAHARA , Tokyo Tech Number of Comps 2M + 2N-M+1 Coarse Fine N=7bit, M=4 128⇒32 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 従来の折り返し回路構成 26 ・定常電流が流れるアンプで折り返し特性を実現 － 消費電力の増加 － 微細化に伴う電圧利得の低下 VFold VDD RL Vth1 Vth2 RL Vin Vth1 Ib1 2014/11/21 Vth3 Vin Vth2 Ib2 Masaya MIYAHARA , Tokyo Tech Vth4 Vin Vin VFold VthM IbM Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 電圧ー時間差変換器 27 ・入力信号に応じた時間差を持つパルス信号を生成 ・ポジティブフィードバックにより変換利得を4倍程度向上 Positive feedback fL DDNN M7 M3 VINP M5 M8 M6 M1 M2 DD PP M4 VINN VT Amp outputs [V] VDD 1.2 1 0.8 0.6 0.4 0.2 fL 2014/11/21 M9 W5=4W3 W6=4W4 PFB 1.1ps/mV 0 4.0E-10 Masaya MIYAHARA , Tokyo Tech w/o PFB 0.24ps/mV 5.0E-10 Time [s] DN DP 6.0E-10 Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 遅延時間折り返し波形の作り方 28 時間領域ではORやANDのロジックで折り返し波形が生成可能 遅い td tdp0 tdp1 tdp2 tdp3 tdp4 tdp5 tdp6 tdp7 tdp8 tdp9 tdp10 Vin 速い tdn0 td tdn1 tdn2 tdn3 tdn0∩tdp2 tdn4 tdn5 tdn6 tdn7 tdn8 tdn9 tdn4∩tdp6 立ち上がりの 遅延情報に関して OR 速い者勝ち AND 遅い者勝ち tdn10 tdn6∩tdp10 ①ANDをとる Vin td (tdn0∩tdp2)∪(tdn4∩tdp6)∪(tdn6∩tdp10) Vin ②ORをとる （ANDとORは順不同） 2014/11/21 Masaya MIYAHARA , Tokyo Tech Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology 折り返し波形と遅延時間比較 29 遅延時間の組み合わせを変えて４つの折り返し信号を生成する。 Fine Latchはこれらの信号を位相補間しながら比較する。 tdp0 td 0 1 tdp1 2 tdp2 3 tdp3 4 tdp4 5 tdp5 6 tdp6 7 tdp7 8 tdp8 tdp9 tdp10 9 Vin S tdn2 tdn3 tdn4 tdn5 tdn6 S tdn7 QB R どちらか速く入って きた方で論理が固定 2014/11/21 tdn1 tdn8 tdn9 tdn10 Q S,R tdn0 Q R Fine Latch回路 (SRラッチ回路） Masaya MIYAHARA , Tokyo Tech t Matsuzawa Matsuzawa Lab. & Okada Lab. Tokyo Institute of Technology
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