新探究素子

INTERNATIONAL
TECHNOLOGY ROADMAP
FOR
SEMICONDUCTORS
2013 EDITION
EMERGING RESEARCH DEVICES
THE ITRS IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY
COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL PRODUCTS OR EQUIPMENT.
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
ITRS の共同スポンサーは ESIA, JEITA, KSIA, TSIA, SIA です。
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
訳者まえがき
この文書は International Technology Roadmap for Semiconductors 2013 Edition(国際半導体技術ロー
ドマップ 2013 年版)本文の日本語訳である。
国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors, 以下 ITRS と表
記）は、米国、日本、欧州、韓国、台湾の世界５極の専門家によって編集・作成されている。日本では、半
導体技術ロードマップ専門委員会（STRJ）が電子情報技術産業協会（JEITA）内に組織され、日本国内で
半導体技術ロードマップについての調査活動を行うとともに、ITRS の編集・作成に貢献している。STRJ 内
には 15 のワーキンググループ（WG: Working Group）が組織され、半導体集積回路メーカ、半導体製造装
置メーカ、材料メーカ、大学、独立行政法人、コンソーシアムなどから専門家が集まり、それぞれの専門分
野の調査活動を行っている。
ITRS は改版を重ねるごとにページ数が増え、2013 年版は英文で 1000 ページを越える文書となった。
このような大部の文書を原文で読み通すことは専門家でも多大な労力を要するし、専門家であっても技術
分野が少し異なると ITRS を理解することは必ずしも容易でない。STRJ の専門委員がその専門分野に応
じて ITRS を訳出することで、ITRS をより親しみやすいものにすることができるのではないかと考えている。
なお、ITRS 2005 年版（英語の原書）までは、ウェブ公開とともに、印刷された本としても出版していたが、
ITRS 2007 年版以降、は印刷コストが大きくなってきたこと、ウェブ上で無料公開されている文書の出版版
を本の形で有償頒布しても需要が限られることなどのため、印刷物の形での出版を断念し、ウェブ公開の
みとなった。ITRS の読者の皆様にはご不便をおかけするが、ご理解願いたい。ITRS 2009 年版以降、電
子媒体で ITRS を公開することを前提に編集を進め、ITRS の表は原則として、Microsoft Excel のファイル
として作成し、そのまま公開することにした。
ITRS は英語で書かれている。日本語訳の作成は、STRJ 委員が分担してこれにあたり、JEITA の STRJ
担当事務局が全体の取りまとめを行った。訳語については、できる限り統一するように努めたが、なお、統
一が取れていないところもある。また、訳者によって、文体が異なるところもある。ITRS の原文自体も多くの
専門家による分担執筆であり、そもそも原文の文体も一定していないことも、ご理解いただきたい。誤訳、
誤字、脱字などが無いよう、細心の注意をしているが、短期間のうちに訳文を作成しているため、なお間違
いが含まれていると思う。また、翻訳の過程で原文のニュアンスが変化してしまうこともある。訳文について
お気づきの点や、ITRS についてのご批判、ご意見などを事務局まで連絡いただけますよう、お願い申し上
げます。
今回の訳出にあたっては、ITRS の本文の部分のみとし、ITRS 内の図や表の内部は英文のまま掲載す
ることとした。Overview の冒頭の謝辞（Acknowledgments）に、ITRS の編集にかかわった方々の氏名が書
かれているが、ここも訳出していない。また、ITRS 2013 年版では、各章の要約（Summary）を別のファイル
として作成し公開しているが、今回はこれを訳出していない。要約（Summary）は原則として、本文の抜粋と
なっていて、本文の日本語訳があれば、日本の読者にとっては十分と考えたためである。
原文中の略語については、できるかぎり、初出の際に、「ITRS(International Technology Roadmap for
Semiconductors)」のように（）内に原義を示すようにした。英文の略号をそのまま使わないで技術用語を訳
出する際、原語を引用したほうが適切と考えられる場合には、「国際半導体技術ロードマップ（ITRS:
International Technology Roadmap for Semiconductors、以下 ITRS と表記）」「国際半導体技術ロードマッ
プ（International Technology Roadmap for Semiconductors）」のように和訳の後に（）内に原語やそれに対
応する略語を表示した。Executive Summary の用語集（Glossary）も参照されたい。原文の括弧（）があって
それを訳するために括弧を使った場合もあるが、前後の文脈の関係で判別できると思う。また訳注は「【訳
者注：この部分は訳者の注釈であることを示す】」のように【】内に表記した。また［］内の部分は、訳者が原
文にない言葉をおぎなった部分であることを示している。訳文は厳密な逐語訳ではなく、日本語として読ん
で意味が通りやすいように意訳している。ITRS のウェブ版ではハイパーリンクが埋め込まれているが、今回
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
の日本語版ではハイパーリンクは原則として削除した。読者の皆様には不便をおかけするが、ご理解いた
だけば幸いである。
今回の日本語訳作成にあたり、編集作業を担当いただいた、JEITA 内 SRTJ 事務局の幾見宣之さん、
関口美奈さんには大変お世話になりました。厚くお礼申し上げます。
より多くの方に ITRS をご活用いただきたいとの思いから、今回の翻訳作業を進めました。今後とも ITRS
と STRJ へのご理解とご支援をよろしくお願い申し上げます。
2014 年 7 月
訳者一同を代表して
電子情報技術産業協会（JEITA）半導体部会半導体技術ロードマップ専門委員会（STRJ）委員長
石内秀美（株式会社東芝）
版権について
ORIGINAL (ENGLISH VERSION) COPYRIGHT ©
2014 SEMICONDUCTOR INDUSTRY
ASSOCIATION
All rights reserved
ITRS •SEMATECH, Inc. , 257 Fuller Road, Albany, NY 12203 • http://www.itrs.net
Japanese translation by the JEITA, Japan Electronics and Information Technology Industries
Association under the license of the Semiconductor Industry Association
－引用する場合の注意－
原文(英語版)から引用する場合： ITRS 2013 Edition, Chaper XX, page YY, Figure(Table) ZZ
この日本語訳から引用する場合： ITRS 2013 Edition （JEITA 訳）XX 章、YY 頁, 図(表) ZZ
のように明記してください。
----------------------------------------------問合せ先：
一般社団法人電子情報技術産業協会
半導体技術ロードマップ専門委員会事務局
電話: 03-5218-1061 電子メール: [email protected]
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TABLE OF CONTENTS
Emerging Research Devices ............................................................................................................ 1
1.
Scope ................................................................................................................................. 1
2.
Difficult Challenges ............................................................................................................. 2
2.1.
Introduction ................................................................................................................... 2
2.2.
Device Technologies ..................................................................................................... 3
2.3.
Materials Technologies ................................................................................................. 4
3.
Nano-information Processing Taxonomy............................................................................. 5
4.
Emerging Research Devices ............................................................................................... 6
4.1.
Memory Taxonomy and Devices ................................................................................... 6
4.2.
Logic and Alternative Information Processing Devices ................................................ 22
4.3
More-than-Moore ........................................................................................................ 36
5.
Emerging Research Architectures ..................................................................................... 41
5.1.
Memory Architectures for program centric architectures .............................................. 42
5.2
Storage Class Memories ............................................................................................. 43
5.3.
Evolved Architectures Exploiting Emerging Research Memory Devices ...................... 45
5.4.
Architectures That Can Learn ...................................................................................... 46
5.5.
Morphic Architectures.................................................................................................. 46
6.
Emerging Memory and Logic Devices—A Critical Assessment ......................................... 51
6.1.
Introduction ................................................................................................................. 51
6.2.
Quantitative Logic Benchmarking for Beyond CMOS Technologies ............................ 51
6.3.
Survey-Based Benchmarking of beyond CMOS Memory & Logic Technologies.......... 56
6.4.
Memory and Logic Technologies Highlighted for Accelerated Development ................ 66
7.
Processing ........................................................................................................................ 68
7.1.
Introduction ................................................................................................................. 68
7.2.
Grand Challenges ....................................................................................................... 68
8.
Endnotes/References........................................................................................................ 69
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LIST OF FIGURES
Figure ERD1
Figure ERD2
Figure ERD3
Figure ERD4
Figure ERD5
Figure ERD6
Figure ERD7
Figure ERD8
Figure ERD9
Figure ERD10
Figure ERD11
Figure ERD12
Figure ERD13
Figure ERD14
Figure ERD15
Figure ERD16
Figure ERD17
Relationship among More Moore, More-than-Moore, and
Beyond CMOS (Courtesy of Japan ERD) ......................................................... 1
A Taxonomy for emerging research information processing devices
(The technology entries are representative but not comprehensive.) ................ 5
Taxonomy of emerging memory devices .......................................................... 7
Taxonomy of memory select devices ..............................................................16
Taxonomy of options for emerging logic devices. The devices examined in
this chapter are differentiated according to (1) whether the structure
and/or materials are conventional or novel, and (2) whether the information
carrier is electron charge or some non-charge entity. Since a conventional
FET structure and material imply a charge-based device, this classification
results in a three-part taxonomy. .....................................................................22
Two variants of learning devices for configuration ...........................................37
High-level RF functions partitioned into generic lower-level functions
implemented in emerging devices ...................................................................38
Taxonomy for traditional and emerging models of computation .......................41
Median delay, energy, and area of proposed devices in NRI benchmark
(normalized to ITRS 15-nm CMOS), based on principal investigators’ data.
(a) 2011 benchmark results; (b) 2010 benchmark results. ...............................52
Area, energy, and delay of NAND2 gate of various post-CMOS
technologies from 2011 NRI benchmark, based on principal investigators’
data. ................................................................................................................53
Transport impact on switch delay, size, and area of control. Circle size is
logarithmically proportional to physically accessible area in one delay.
Projections for 15nm CMOS included as reference. (Based on principal
investigators’ data.) .........................................................................................53
(a) Nomenclature and signals in devices benchmarked;
(b) summary of 32bit adder circuit parameters. ...............................................54
(a) Energy vs. delay plot of 32bit adder built from benchmarked devices;
(b) power vs. throughput of 32bit adders built from these devices, reflecting
power-constrained (< 10 W/cm2) throughput...................................................54
Technology performance evaluation for (a) FeFET memory,
(b) ferroelectric tunnel junction (FTJ), (c) RRAM, (d) Mott memory,
(e) macromolecular memory,
(f) molecular memory, and (g) carbon-based memory. ....................................62
Technology performance evaluation for (a) carbon nanotube FET,
(b) graphene nanoribbon FET, (c) nanowire FET, (d) tunnel FET,
(e) n-type Ge FET, and (f) p-type III-V FET. ...................................................63
Technology performance evaluation for (a) spinFET, (b) NEMS,
(c) atomic switch, (d) Mott FET, and (e) neg-Cg FET. .....................................64
Technology performance evaluation for (a) spin wave logic,
(b) nanomagnet logic (NML), (c) exciton FET, (d) BiSFET, (e) STT logic,
and (f) all spin logic. ........................................................................................65
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LIST OF TABLES
Table ERD1
Table ERD2
Table ERD3
Table ERD4a
Emerging Research Devices Difficult Challenges ................................................... 3
Current Baseline and Prototypical Memory Technologies ...................................... 6
Transition Table for Emerging Research Devices .................................................. 6
Emerging Research Memory Devices—Demonstrated and
Projected Parameters ............................................................................................ 6
Table ERD4b Emerging Research Memory Devices—Redox RAM Demonstrated and
Projected Parameters ............................................................................................ 6
Table ERD5
Experimental demonstrations of vertical transistors in memory arrays. .................. 7
Table ERD6
Benchmark Select Device Parameters. .................................................................. 7
Table ERD7a Experimentally demonstrated two-terminal memory select devices. ....................... 7
Table ERD7b Experimentally demonstrated self-selecting memory devices. ................................ 7
Table ERD8
Target device and system specifications for SCM .................................................. 7
Table ERD9
Potential of the current prototypical and emerging research memory
candidates for SCM applications ............................................................................ 7
Table ERD 10a MOSFETS: Extending MOSFETs to the End of the Roadmap. ............................ 22
Table ERD 10b Charge-Based Beyond CMOS: Non-Conventional FETs and Other
Charge-Based Information Carrier Devices. ......................................................... 22
Table ERD 10c Alternative Information Processing Devices. ........................................................ 22
Table ERD 11 Figure-of-merit of three reconfigurable architectures ............................................ 37
Table ERD12 Anticipated Important Properties of Emerging Memories as driven by
application need. .................................................................................................. 42
Table ERD 13 Likely desirable properties of M (memory) type and S (Storage) type
Storage Class Memories ...................................................................................... 45
Table ERD14 Current Research Directions for Employing emerging research memory
devices to enhance logic. ..................................................................................... 46
Table ERD15 Applications and Development of Neuromorphic Systems ................................... 47
Table ERD16 Noise-Driven Neural Processing and its Possible Applications ............................. 48
Table ERD17 Potential Evaluation for Emerging Reseach Memory Devices .............................. 58
Table ERD18 Potential Evaluation - Extending MOSFETS to the end of the Roadmap .............. 58
Table ERD19 Potential Evaluation - Non-conventional FETs and other
Charge-based Devices ......................................................................................... 58
Table ERD20 Potential Evaluation: Non-FET, Non-Charge-Based "Beyond CMOS" Devices ... 58
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Emerging Research Devices
1
EMERGING RESEARCH DEVICES
1. SCOPE スコープ
CMOS の持続的な寸法と機能のスケーリングにより、情報処理技術は幅広いスペクトルを有する新しいアプ
リケーションの領域に入った。これらのアプリケーションの多くは、CMOS のスケーリングによって達成さ
れた性能の向上、および増大した複雑性によって可能となっている。CMOS の寸法スケーリングは根本的限
界に近づいているため、次の 10 年に向けて歴史的な集積回路スケーリングによる性能向上とコスト低減を維
持するために、新しい代替情報処理デバイスや既存のあるいは新しい機能のためのマイクロアーキテクチャ
が探求されている。このことが、情報処理やメモリのための新しいデバイス、（"More than Moore”として知ら
れている）様々な機能を集積（heterogeneous integration）するためのヘテロジーニアスインテグレーション技
術、そしてシステムアーキテクチャのための新しいパラダイムに関する興味を喚起している。従って、ERD
章は、新探求デバイス（emerging research device）技術に関する ITRS の全体像を提供し、CMOS と CMOS ス
ケーリングと等価的機能スケーリングの終焉を凌駕するナノエレクトロニクス領域をつなぐ橋の役割を果た
すものである。（新探求デバイスに関わる材料の課題は、ERD 章と相補的な章である新探求材料の章に記載
されている。）
ERD 章の包括的な目標は、潜在能力を秘めた新しい情報処理デバイスやシステムアーキテクチャについて、
その長期的な潜在能力、技術的な成熟度を調査・評価し、カタログを作ることであり、半導体産業界によっ
て将来開発する上で、受容できるリスクとして許容可能な科学的／技術的な課題を明確にすることである。
もう一つの目標は、ITRS の More-than-Moore (MtM)の項目で言及されている技術、について長期的に選択可能
な解を訴求することである。
このことは、2 つ技術を定義づける領域を明示することで実現される。すなわち、 1) 新技術のヘテロジーニ
アスインテグレーションを通じて CMOS プラットフォームの機能性を拡張すること、 2) 新しい情報処理のパ
ラダイムの考案を刺激することである。これらの領域の関係は、Figure ERD1 に図示されている。従来型の寸
法と機能のスケーリングによる CMOS プラットフォームの拡張は、しばしば”More Moore”とよばれている。
CMOS プラットフォームは、2011 年に ERD 章に新たに加わった”More-than-Moore”のアプローチによってさら
に拡張される。一方、新しい情報処理デバイスやアーキテクチャは、しばしば”Beyond CMOS”技術とよばれ、
従来から ERD 章の主要な項目であった。、”More-than-Moore”だけでなく”Beyond CMOS”の”More Moore”への
ヘテロジーニアスインテグレーションが究極的な”Extended CMOS”を形成するために CMOS プラットフォー
ムの機能を拡張させるであろう。
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2
Emerging Research Devices
Figure ERD1 Relationship among More Moore, More-than-Moore, and Beyond CMOS (Courtesy of Japan ERD).
ERD 章は、ナノエレクトロニクスのコミュニティが 1) 研究、2) ツール開発、3) ファンディング支援、4) 投資、
推進するために意義、有益な情報を提供することを意図している。コミュニティには、大学、研究期間、企
業研究所の他、ツールサプライヤー、研究ファンディングエージェンシー、そして半導体産業が含まれる。
候補となるデバイス、もしくはアーキテクチャが実現可能となるべく克服すべき最も重要な科学的、技術的
挑戦を特定するために、新探求デバイスやアーキテクチャ技術のポテンシャルと成熟度がここでレビューさ
れ、評価される。
ERD 章は 4 つに分けられている。1) メモリデバイス、2) 情報処理またはロジックデバイス、3) More-thanMoore デバイス技術、4) 新探求情報処理ナノアーキテクチャ、5) それぞれの技術候補の評価、である。それ
ぞれの候補に対して、動作原理、長所、技術的課題、成熟度、現在、そして予定性能が詳細に述べられてい
る。また、ヘテロジーニアスコアプロセッサを CMOS プラットフォーム技術に集積して得られる特殊で独特
な機能をもたらすデバイスやアーキテクチャについても述べている。これらがこの章の短期的な焦点であり、
一方、ディジタル CMOS を置き換える代替情報処理技術の発見を長期的な焦点としている。
メモリデバイスセクションは、カーボンベースメモリを新たな技術に加えるために拡張している。ReRAM に
関する研究活動が拡大していることを受け、異なるタイプ／メカニズムを調査するために分類表が作成され
ている。ロジックデバイスセクションは、状態変数と材料／構造の新しさに基づいて整理されている。Morethan-Moore セクションには、RF 応用のための新デバイスが引き続き取り上げられている他、学習能力を有す
るデバイスに関する新たな議論が紹介されている。最後に、これらの新探求デバイスの公正な評価を提供す
るために、調査に基づくベンチマークと論文で報告されいてる定量的なベンチマークをクリティカルアセス
メントセクションでカバーしている。CMOS を究極的にスケールするだけで得ることができるよりも圧倒的
に情報処理技術を拡張しそうな基本原理を提案する要約セクションも含まれている。
この章では、 (1) 急速に成長する情報処理技術としてカーボンベースナノエレクトロニクス；(2) 急速に成長
するメモリ技術としてスピン転送トルク磁性 RAM（Spin Transfer Torque Magnetostatic RAM、 STT-RAM）と
酸化還元抵抗 RAM（Redox Resistive RAM）を引き続きハイライトしている。これらの 3 つの技術は、5-10 年
のうちに製造される準備が整いつつあるような高い潜在能力を持つものである。これらの技術をハイライト
することは、開発を加速すべき魅力的な技術であることも示唆している。
以前の版と同様に、この章でも「変遷表」を準備した。この変遷表の目的は 2 つある。1 つは、2013 年版の表
に対して新たに加わったり削除されたりした技術を追跡し、その変化の理由を手短に説明することである。2
つ目は、重要ではあるものの技術候補の表に載せる基準には達しない候補を明らかにすることである。これ
らは、将来のロードマップの版では多かれ少なかれ見えやすくする予定である。
2. DIFFICULT CHALLENGES 困難な課題
2.1
INTRODUCTION はじめに
半導体産業は、集積回路技術を新しい技術に発展させ、CMOS 微細化の終焉を超えて発展する際に、3 種の困
難な技術課題に直面している。1 つは、CMOS プラットフォームに新しい高速、高集積で、低消費電力メモリ
技術を集積することにより、その究極の集積度と機能を超えて CMOS 技術を推進させることである。2 つ目
は、CMOS を拡張する新デバイス、インターコネクト技術やアーキテクチャのアプローチ、および新しく発
明される情報処理プラットフォーム技術を革新的に組み合わせることにより、CMOS で達成可能な情報処理
を本質的に超えて情報処理技術を発展させることである。3 つ目は、現在ワイヤレス、パワーデバイスやイメ
ージセンサに限られている More-than-Moore ITRS 技術候補に代わる長期的な解決策を発明し実用化すること
である。、、これらの困難な技術課題は、いずれも 2018 年から 2026 年の長期的課題であり、Table ERD1 に
まとめられている。
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Emerging Research Devices
Table ERD1
3
Emerging Research Devices Difficult Challenges
Difficult Challenges − 2018− 2026
Scale high-speed, dense, embeddable, volatile/nonvolatile
memory technologies to replace SRAM and possibly
FLASH for manufacture by 2018.
Summary of Issues and opportunities
SRAM and FLASH scaling in 2D will reach definite limits within the next several
years (see PIDS Difficult Challenges). These limits are driving the need for
new memory technologies to replace SRAM and possibly FLASH memories
by 2018.
Identify the most promising technical approach(es) to obtain electrically
accessible, high-speed, high-density, low-power, (preferably) embeddable
volatile and nonvolatile memories.
The desired material/device properties must be maintained through and after high
temperature and corrosive chemical processing. Reliability issues should be
identified & addressed early in the technology development.
Develop 2nd generation new materials to replace silicon (or InGaAs, Ge) as an
alternate channel and source/drain to increase the saturation velocity and to
further reduce Vdd and power dissipation in MOSFETs while minimizing
leakage currents for technology scaled to 2018 and beyond.
Scale CMOS to and beyond 2018 - 2026
Develop means to control the variability of critical dimensions and statistical
distributions (e.g., gate length, channel thickness, S/D doping concentrations,
etc.)
Accommodate the heterogeneous integration of dissimilar materials.
The desired material/device properties must be maintained through and after high
temperature and corrosive chemical processing Reliability issues should be
identified & addressed early in this development.
Extend ultimately scaled CMOS as a platform technology
into new domains of application.
Discover and reduce to practice new device technologies and primitive-level
architecture to provide special purpose optimized functional cores (e.g.,
accelerator functions) heterogeneously integrable with CMOS.
Invent and reduce to practice a new information processing technology eventually
to replace CMOS.
Ensure that a new information processing technology has compatible memory
technologies and interconnect solutions.
Continue functional scaling of information processing
technology substantially beyond that attainable by
ultimately scaled CMOS.
A new information processing technology must be compatible with a system
architecture that can fully utilize the new device. Non-binary data
representations or non-Boolean logic may be required to employ a new device
for information processing, which will drive the need for new system
architectures.
Bridge the gap that exists between materials behaviors and device functions.
Accommodate the heterogeneous integration of dissimilar materials.
Invent and reduce to practice long term alternative
solutions to technologies that address existing MtM ITRS
topical entries currently in wireless/analog and eventually
in power devices, MEMS, image sensors, etc.
Reliability issues should be identified & addressed early in the technology
development.
The industry is now faced with the increasing importance of a new trend, “More
than Moore” (MtM), where added value to devices is provided by
incorporating functionalities that do not necessarily scale according to
"Moore's Law“.
Heterogeneous integration of digital and non-digital functionalities into compact
systems that will be the key driver for a wide variety of application fields,
such as communication, automotive, environmental control, healthcare,
security and entertainment.
2.2 DEVICE TECHNOLOGIES デバイス技術
新探究デバイスの開発に関する困難な技術課題は、メモリ技術に関する課題、情報処理デバイス、すなわち
ロジックデバイスに関する課題、およびマルチ機能を有するコンポーネントのヘテロジーニアスインテグレ
ーションに関する課題（すなわち More-than-Moore (MtM)あるいは機能多様化）に分けられる（Table ERD1 を
参照のこと）。
課題の一つは、現在のメモリの最良の特徴を併せ持ち、CMOS プロセスと互換性のある作製技術で作られ、
SRAM や FLASH の現在の限界を超えて微細化されるような新メモリ技術が必要である。このような技術は、
スタンドアローンと混載メモリの双方に必要なメモリデバイス作製プロセスを提供することになるであろう。
マイクロプロセッサユニット(MPU)がプログラムを実行する性能は、プロセッサとメモリの相互作用によって
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4
Emerging Research Devices
制限されており、微細化ではこの問題は解決できない。現在の解決策は、MPU のキャッシュメモリの容量を
増やすことであり、その結果、MPU チップ上の SRAM の占有面積が増えている。このトレンドにより、正味
の情報処理スループットが実際には減少をもたらしている。半導体メモリは不揮発性でないので、データを
記憶する補助回路に加えて（磁気ハードディスクや光 CD などの）アクセスの遅い外部記憶メディアが必要と
なっている。したがって、電気的にアクセス可能で不揮発性のメモリ、しかも高速で高集積のメモリの開発
が、コンピュータアーキテクチャに革命をもたらすことになるかも知れない（これらは Storage Class Memory
または SCM と呼ばれる）。このようなメモリの開発は、ナノスケール CMOS で完全に実現されれば、従来の
微細化の恩恵を超えてさらなる情報処理スループットの著しい増大をもたらすことになるであろう。
これに関連する課題は、CMOS ロジック技術を 2018 年の性能を超えて性能向上させることである。CMOS の
微細化が次の 10 年で緩やかになった場合に性能向上を続ける方法の一つは、ひずみ Si による MOSFET のチ
ャネル（およびソース・ドレイン領域）を、より高い準バリスティックキャリア速度と高い移動度を有する
別の材料に置き換えることである。候補となる材料としては、ひずみ Ge、SiGe、多様な III-V 族化合物半導体、
そしてグラフィンなどが挙げられる。シリコン以外の材料をシリコン基板上の MOSFET のチャネルおよびソ
ース・ドレイン領域に導入することは、非常に困難な課題を伴う。これらの課題として挙げられるのは、格
子定数が異なるシリコン上に高品質の（すなわち無欠陥の）チャネルおよびソース・ドレイン領域材料を異
種形成すること、バンドギャップが狭い材料の場合はバンド間トンネル電流を最小に抑えること、チャネル
／ゲート絶縁膜界面におけるフェルミレベルピニングをなくすこと、チャネル材料上に high-k 絶縁膜材料を
形成することなどである。これらの微細 CMOS ゲートにおけるリーク電流や消費電力を抑制し続けることも
課題であり、これらの新材料を導入しつつ、同時にデバイス寸法のばらつきやチャネル（ソース・ドレイン）
の不純物による統計的なばらつきを抑制することも大きな課題である。
産業界は、いま新しいトレンドである”More-than-Moore (MtM)”の重要性に対処し始めている。MtM では、い
わゆるムーアの法則にしたがってスケールしない新機能を取り込むことにより、デバイスに付加価値を与え
る。、。MtM セクションは、2011 年にワイヤレス技術を最初に取り上げて ERD 章で初めて導入された。、。
ITRS では伝統的に、ムーアの法則の妥当性を仮定し、 ”More Moore” をロードマッピングする際
に、”Technology Push”のアプローチをとってきた。MtM 領域では、このような法則が存在しないため、ロー
ドマップを作成するに際して今までと異なる方法。が求められる。
長期的な課題は、”beyond CMOS”応用に向けて製造可能な情報処理技術を発明し、それらの応用技術を特定す
ることである。例えば、新探究デバイスは、性能の優位性を得るために、CMOS のマルチ CPU と集積して特
別な用途をもつプロセッサコアを実現するために用いられるかも知れない。これらの特別用途のコアはディ
ジタル CMOS ブロックよりはるかに効率的な特別のシステム機能を有するかも知れず、またそれらは CMOS
ベースのアプローチでは達成できない独特の新機能をもたらすかも知れない。このような CMOS 微細化の終
焉を超えるための挑戦は、新情報処理の基本的要素として CMOS を置き換える新探究デバイス技術を生み出
す可能性がある。新情報処理技術はまた、新デバイスを用いるシステムアーキテクチュアと互換性をもたな
ければならない。新しい情報処理デバイスを用いるためには、2 進法ではないデータ表現やブール関数以外の
ロジック方式が必要になるかも知れない。これらの要求が新しいシステムアーキテクチャの必要性を牽引す
るであろう。
2.3 MATERIALS TECHNOLOGIES 材料技術
新探究材料の最も困難課題は、ナノメートルスケールで高密度の新探究デバイスが正常に動作するよう制御
された材料を提供することである。高密度デバイスの材料特性の制御を向上させるため、材料形成の研究は
新しい計測とモデルを用いて行われなければならない。これらの重要な目的は、姉妹章である新探究材料の
章で扱う。
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Emerging Research Devices
5
3. NANO-INFORMATION PROCESSING TAXONOMY ナノ情報処理の分類
一般に、ある機能を達成する情報処理システムは、いくつかの異なる相互に関連する技術レイヤーを必要と
する。この節の目的は、この章のスコープを新探究材料の章および設計の章のスコープと区別するために、
技術レイヤーについて慎重に分類を行うことである。
これらのレイヤーをトップダウンで表示すると、まず最初にくるのは必要なアプリケーションまたはシステ
ム機能であり、続いてシステムアーキテクチャ、マイクロまたはナノアーキテクチャ、回路、デバイス、材
料の順となる。図 ERD2 に示すとおり、この階層構造を逆にボトムアップ的に異なる表し方をすると、最初に
くるのは計算を行うための状態変数によって表される最下層の物理レイヤーであり、最後はアーキテクチャ
で表される最上層となる。この模式図では、汎用的なデバイス・回路レベルの情報処理に焦点を当てており、
情報の最も基本的な単位（例えばビットなど）は計算の状態変数によって表される。例えば、古代のアバカ
ス（そろばんに似た計算器）では、玉の位置がこれに相当し、CMOS ロジックではノード容量における電荷
（電圧）がこれに相当する。デバイスは、この状態変数を表現するとともに、状態変数が 2 つあるいはそれ以
上の離散的な状態の間を行き来するのを操作する物理的な手段を提供する。最終的には、デバイスの概念は、
単純な 2 値のスイッチから、複数のファンインとファンアウトを有するような複雑な情報処理機能を持つもの
に変わっていくのかもしれない。デバイスは、ある所望の特性を有する数多くの材料が集まって構成される
物理的な構造であり、それは一連の作製プロセスを行うことによって作製される。したがって、必要とされ
るデバイス構造を作製するために必要なさまざまな材料やプロセスは重要なレイヤーであり、それは ERM 章
の領域である。データ表現とは、その状態変数をデバイスの集合体によっていかに表現し、ビットまたはデ
ータの処理を行うかの方法である。データ表現の最も良い例は、2 値のディジタル信号とと連続的なアナログ
信号であり、このレイヤーは ERD 章のスコープ内である。アーキテクチャのレイヤーはこの分類法では 3 つ
のサブ領域に分けられる：1) 計算の実行を可能とする高次レベルの根本機能を構成するナノアーキテクチャ
あるいは物理的配列あるいはデバイスの集合体、2) 情報が根本機能を用いて処理されるアルゴリズムを記述
する計算モデル（例えばロジック、計算、メモリ、セルラ非線形ネットワーク(CNN)など）、および 3) 計算
モデルを実行するシステムの構造や機能を記述するシステムレベルのアーキテクチャ。サブ領域 1)は ERD の
スコープ内であり、上記サブ領域 2)と 3)は設計章のスコープである。
赤枠で囲まれた黄色の部分に書かれている要素は現在の CMOS プラットフォーム技術を表している。2 値計
算の状態変数は電荷である。この状態変数はフォンノイマン計算システムアーキテクチャの基礎をなしてい
る。5 つのレイヤーに書かれている他の候補は、互いに組み合わされたり革新的に使われたりすることにより、
新しく非常にスケーラブルな情報処理のパラダイムを提供する可能性がある。
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6
Emerging Research Devices
Figure ERD2 A Taxonomy for emerging research information processing devices (The
technology entries are representative but not comprehensive.)
4. EMERGING RESEARCH DEVICES 新規探索系デバイス
4.1 MEMORY TAXONOMY AND DEVICES メモリの分類とデバイス
この節に掲載されている新規探索系メモリ技術は、既成のメモリ技術に対する魅力的な代替技術として、お
およそ 2011-2013 年の間に刊行された研究論文の中から選ばれた代表例であるⅲ。この節の対象範囲には、ク
ロスバー型メモリ用途で必要な選択デバイス及びストレージクラスメモリ（SSD:solid state drive を含む）の更
新情報もサブセクションとして含まれる。
図ERD3は、表ERD2と表ERD4に掲載された試作段階及び研究段階のメモリ技術を分類したものである。最も
強調したいのは、ここに挙げた各メモリがCMOS技術のプラットフォーム上に無理なく一体化して形成できる
ことが必要ということである。そのための製造技術が、既成のCMOSプラットフォーム技術の改良や追加によ
り検討されている。目指す目標の一つは、使い慣れたシリコンメモリチップと同じように扱えるデバイスを
末端ユーザーに届けることである。
2013年版ロードマップで取り上げられた新規探索系メモリ技術は、いくつかの点で2011年版と異なる。これ
らの変化点は、その根拠と共にTransition Table for emerging research devices（表ERD2）にまとめられている。
Table ERD2 Transition Table for Emerging Research Devices
これらの新たな取り組みは、どれも今日のメモリ技術の性能をまねたり改良したりすることに依っているこ
とから、表ERD3には現在、一般的に使われているメモリ技術及び試作段階にあるメモリ技術の主要特性値を
載せてある。これらの特性値は、研究段階にある各新規メモリ技術の現在及び将来の性能を評価する際の相
対的なベンチマークとなろう。
Table ERD3 Current Baseline and Prototypical Memory Technologies
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Emerging Research Devices
7
新規メモリにおける主要な変化点は以下の通りである。まず、酸化還元メモリ（Redox memory: ReRAM）分
野における活発な研究活動を受け、同メモリの記述内容を拡充し、4種の異なるデバイスとしてサブカテゴリ
ーに分類し、独立した表にまとめた。次に、ナノ電気機械式メモリ（Nanoelectricalmechanical memory）が表
ERD4aから除外され、新たにカーボンメモリが追加された。
この節におけるメモリの記述は、表 ERD4a と表 ERD4b の先頭行にそれぞれ示されている 5 つ及び 4 つの技術
項目からなる 2 群にて構成されている。これらの項目は、世界的に見て研究活動が最も盛んな分野を把握する
ために、文献の体系的な調査により選定された。採択された各技術項目は、議論を簡単化するためにグルー
プ分けしたデバイスからなるサブカテゴリーをいくつか持っている。これらのメモリ技術を表すための重要
特性が前出の表に載っている。各特性に対し、性能を示す 2 つの値が記載されている：1) 計算及び初期の実
証実験に基づいて理論的に予想された特性値、2) 引用した技術文献に載っているこれらの特性の最近の実験
値。
表 ERD4a の最後の行には、最近 2 年間に出版された対象デバイス技術に関する論文数が載せてある。これは、
研究の現場で最近行われている研究活動の活発さを示す尺度であり、この表にどの技術候補を載せるかを決
める際の最も重要な指標でもある。表には十分な注釈が付けられており、詳細は記載された文献を参照され
たい。また、表中には、各デバイスの動作原理の簡単な説明文の他、特性値としては取り込みきれない、し
かし可能性実証のためには解決不可避の重要な科学的・技術的事項を記載してある。
Table ERD4a Emerging Research Memory Devices—Demonstrated and Projected Parameters
Table ERD4b Emerging Research Memory Devices—Redox RAM Demonstrated and Projected Parameters
多くのメモリシステムの目的は、巨大な量のデータを蓄えることにある。それ故、メモリ容量（あるいはメ
モリの集積度）は、最も重要なシステム要素の一つである。アレイ（メモリ配列）において機能するメモリ
．．
セルは通常、蓄積ノードと選択デバイスの 2 つの部分からなる。後者は、アレイ内であるメモリセルを読み出
し・書き込みする際にセルを選択する働きをする。両部分ともメモリのスケーリング限界に影響を与える 1。
面内型選択トランジスタを使った 2 次元配置では、セル配置面積は Acell = (6-8)F2 となる。垂直型選択トランジ
スタを使えば、4F2 という成し得る最高の 2 次元メモリ密度を実現できる。表 ERD5 には、選択デバイスに垂
直型トランジスタを用いるべく現在検討が進められているいくつかの方法例が示されている。配置面積が小
さい選択デバイスを得るもう一つの方法は、2 端子の非線形デバイス（ダイオードなど）を用いることである。
これは、分離デバイスとして働き、その強い非線形性は抵抗変化メモリ素子のそれと本質的に同じである。
表 ERD6 には、ベンチマークに必要な 2 端子選択デバイスの特性因子が示されている。また、表 ERD7 には、
いくつかの 2 端子選択デバイス候補に対する動作条件がまとめられている。
Table ERD5. Experimental demonstrations of vertical transistors in memory arrays.
Table ERD6. Benchmark Select Device Parameters
Table ERD7a. Experimentally demonstrated two-terminal memory select devices
Table ERD7b. Experimentally demonstrated self-selecting memory devices (self-rectifying)
ストレージクラスメモリ（stroage-class memory: SCM）は一つのデバイス区分であり、固体メモリの利点（高
性能、耐久性など）と従来 HDD の利点（大量保存、低ビットコスト）を併せ持つ。このようなデバイスは、
ビットあたりコストを非常に安く製造できる不揮発性メモリ技術を必要とする。表 ERD8 には、SCM 用のデ
バイスとシステムに対する代表的な目標仕様の一覧が、現存技術（HDD, NAND Flash, DRAM）の特性値と比
較して載せてある。SCM として 2 列設けてあり、一つは低速度の S-class SCM、もう一つは高速の M-class
SCM に対するものである（4.1.4 節で述べる）。これらの数値は、SCM という新たな用途を成り立たせるため
に新規メモリデバイスに要求されるであろう動作特性を表している。表 ERD9 では、多くの試作段階メモリ技
術（表 ERD2）と新規探索系メモリ候補（表 ERD4）に対し、SCM としての応用可能性を説明している。表
ERD8 に載せたシステムの目標パラメータに基づき、多様なデバイス特性に渡って定性的な評価を行っている。
これらの表については、4.1.4 節でさらに詳述する。
Table ERD8. Target device and system specifications for SCM
Table ERD9. Potential of the current prototypical and emerging research memory candidates for SCM applications
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Emerging Research Devices
4.1.1 MEMORY TAXONOMY メモリの分類
Memory
Volatile
Nonvolatile
SRAM
Baseline
DRAM
Flash
Prototypical
Emerging
Ferroelectric Memory
FeRAM
Stand-alone
NOR
PCM
Embedded
NAND
MRAM
STT-RAM
FeFET
FTJ
ReRAM
Electrochemical Metallization Bridge
Table ERD3
Metal Oxide - Bipolar Filamentary
Metal Oxide - Unipolar Filamentary
Metal Oxide - Bipolar Nonfilamentary
Mott Memory
Carbon Memory
Macromolecular Memory
Molecular Memory
Table ERD4
Figure ERD3 Taxonomy of emerging memory devices
図 ERD3 は、メモリ技術の分類を簡潔に見易く表したものである。メモリ技術はまず、電力なしでデータを保
持し得るかどうかで大別される。不揮発性メモリは、使用上の本質的な優位性を持っている。不揮発性の度
合いは、データ保持を期待できる時間の長さとして測られる。揮発性メモリも特徴的な保持時間を持ってお
り、ms から（特別な目的のためには）電源が ON 状態にある時間まで変化しうる。不揮発性メモリ技術は、
その成熟度によってさらに分類される。フラッシュメモリは不揮発性メモリの基準と見なされる。成熟度が
高く、よく最適化されており、商業的に重要な存在となっている。フラッシュメモリは、試作段階及び研究
段階にある不揮発性メモリ技術を評価するための基準（ベンチマーク）となる。試作段階のメモリ技術は、
技術成熟度が商業化可能レベルにあり（一般に、ある限られた用途にて）、豊富な科学的・技術的・体系的
な知識ベースを文献中に求めることができる。これらの試作段階の技術は、表 ERD2 及び PIDS の章に載せら
れている。本節では、これから出現が期待される研究段階のメモリ技術に焦点をあてる。表 ERD4 にあるのは
技術的成熟度が最も低いメモリ技術であるが、もし種々の科学的・技術的障害を克服することができれば、
非常に優れた特性を提供する可能性を秘めている。本節では、これら新規メモリ技術とそこに期待される利
点、そして主要研究課題について概要を述べる。同メモリ技術が商業的技術として成り立つために何が必要
かを概観できよう。
4.1.2 MEMORY DEVICES
4.1.2.1 Redox Memory
メモリデバイス
酸化還元メモリ
酸化還元型のナノイオニックメモリの動作は、MIM構造の“抵抗変化”に基づいている。この抵抗変化は、
電極材料や絶縁材料、あるいは両方が関係する酸化還元過程と結びついたイオン（陽イオンあるいは陰イオ
ン）移動によって引き起こされる2, 3, 4。酸化還元メモリに使われる材料の種類には、酸化物、カルコゲナイド
（ガラスを含む）、半導体、そして重合体（ポリマー）を含む有機化合物などがある。多くの場合、伝導は、
形成されたフィラメントの性質による。それ故、2値状態のスイッチングを可能にするためには、その前に最
初だけ初期化のプロセスが必要となる。もし初期化の結果を制御し得るならば、この2値状態スイッチング過
程に基づくメモリは、非常に小さな特徴サイズにまで縮小することができる。スイッチング速度は、イオン
輸送によって制限される。もし、陰イオンあるいは陽イオンが動く活性長が小さければ（10 nm以下の領域）、
スイッチング時間は数ns程度まで小さくできる。ReRAMのスイッチング機構についての細部にわたっての詳
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Emerging Research Devices
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細は、その多くが未だ不明である。酸化還元メモリのスイッチングを支配している物理的機構の理解を深め
ることは、この技術にとっての中心課題である。とは言うものの、最近の実験で実証されているスケーラビ
リティ5、データ保持特性6、そして書換え耐性7の値には、大いに勇気付けられるものがある。
ERD章のこの版では、ReRAMを物理的なメカニズム及び電気的特性に基づいて4つの区分に分けた。これらは、
電気化学的金属化架橋（Electrochemical Metallization Bridge: EMB）と金属酸化物ReRAMに大別される。前者
は通常、陽イオンの移動によってスイッチするのに対し、後者のスイッチングは、陰イオンの再配置によっ
て生じる。金属酸化物ReRAMには3つの種類がある：両極性フィラメント型、単極性フィラメント型、そして
両極性非フィラメント型である。両極性型と単極性型の振舞いは、SETとRESETの操作に対し逆極性が要求さ
れるかどうかで区別される（両極性型は、両方の極性を必要とする）。フィラメント型と非フィラメント型
は、電気伝導と抵抗のスイッチングが生じる領域の違いによって特徴付けられる。フィラメント型ReRAMに
おいては一般に、伝導はフィラメントを通じて生じる。フィラメントは通常、使用する材料系と初期化条件
によって決まる、ある小さな決まったサイズを取る。故に、デバイスを通って流れる電流の値は、デバイス
の大きさにはあまり依存しない。逆に、非フィラメント型ReRAMでは、伝導はデバイスの面積のかなりの部
分を占有して行われる。この場合、デバイスの電流は、デバイスの大きさに直接に比例する。続く4つの節で、
各ReRAM区分に対し、動作原理、現在の状況、そして課題について述べる。
4.1.2.1.1
Electrochemical Metallization Bridge ReRAM
電気化学的金属化架橋ReRAM
電気化学的金属化架橋（Electrochemical metallization bridge: EMB）ReRAM は、導電性架橋 RAM（Conductive
Bridge RAM: CBRAM）あるいはプログラム可能金属化セル（Programmable Metallization Cell: PMC）とも記述
されるが、薄い誘電体膜あるいは固体電解質におけるナノスケール量の金属の電気化学的な制御を利用し、
抵抗をスイッチングする操作を行う 8 。基本的な EMB セルは金属 - イオン導電体 - 金属（ metal/ion
conductor/metal: MIM）構造であり、電気化学的に活性な材料（たとえば Ag, Cu, Ni など）で作られた電極と
電気化学的に不活性な電極（たとえば W, Ta, Pt など）、そして両電極間に挟まれた固体電解質の薄膜からな
る 9。大きな不揮発性の抵抗変化が、低いバイアス電圧の印加によって生じる金属イオンの酸化と還元によっ
て引き起こされる。主要な特徴は、低電圧、低電流、高速の書込みと消去、優れたデータ保持と書き換え耐
性、そして記憶セルの大きさを 20~30 nm 程度まで物理的にスケーリングできる可能性である。誘電体膜ある
いは固体電解質の材料の種類としては、酸化物、カルコゲナイド（ガラスを含む）、半導体の他、重合体
（ポリマー）を含む有機化合物がある。
EMB ReRAM は強力な新規メモリ候補であり、それは主に、~10 nm までのスケーリング可能性、高速の読み
出し・書込み・消去による超低エネルギー動作、そして低電圧駆動による 11。EMB 技術開発の成熟度は、多
くの企業が EMB に基づいた製品の出荷をしている、もしくは、商業化のためのかなり進んだ段階にあるとい
う事実によって評価できる。2011 年から 2013 年にかけての出版物を概観すると、SSD12、混載 NVM13、シリ
アルインターフェースの不揮発性メモリの置き換え 14 を含む、様々な市場での CBRAM 技術応用が見て取れ
る。2012 年には、EMB に基づいたシリアル NVM 置き換えの製品が商業化された 15。300 mm ウエハー環境及
び先端 CMOS 技術（65 nm）を用いて、1 Mb 超の高集積アレイの研究も進められている。このような活動は、
中心となる技術の課題を同定するために重要であり 16、また、基本的な材料やメカニズムにとっても重要であ
る 17。再構成可能スイッチ 18 や神経回路類似システムにおけるシナプス類似素子 19 のような、EMB ReRAM
に基づいた新たな応用についても関心が高まっており、この技術の応用範囲の広がりが期待される。
他のフィラメント型 ReRAM 技術と同様に、EMB ReRAM には、ビット毎のばらつき 16 や信頼性不良の掴み処
のなさといった課題がある。後者は、データ保持あるいは書込み耐性、無秩序な電信雑音（random telegraph
noise: RTN）に関するものであり、読み出しにおける誤書込みの原因となり得る 30。このような現象を解析す
るには多数のビットを調べることが必要になり、それには大学と企業の協業が有効であろう。基礎的な理解
は、同時に誤り訂正技術、冗長、そしてアルゴリズム開発のような緩和手段を提供するが、ここに集中する
ことによって技術を前進させることができよう。
EMB ReRAM を作製する上での工学的な難しさの中に、使われる新材料の先端プロセスノードにおける可用
性と集積化がある。特に、プロセスにおける熱的な余裕度と使用設備の両立が問題になるときが厄介である。
しかし、集積アレイを作ることによって得られる知見の有用性が知られてくれば、製造上の課題のいくつか
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10
Emerging Research Devices
は数年のうちに解決されるであろう 17, 18。半導体装置販売者と材料供給者の積極的な参加が、製造上の障壁を
短時間で解決する助けになるであろう。
4.1.2.1.2
Metal Oxide-Bipolar Filamentary ReRAM
ReRAM
金属酸化物-両極性フィラメント型
金属酸化物-両極性フィラメント型（Metal oxide-bipolar filamentary: MO-BF）ReRAM は、新規の両極性抵抗ス
イッチングメモリであり、文献中ではしばしば、価数変化メモリ（Valence Change Memory: VCM）と記述さ
れる 2。MO-BF ReRAM セルの構造は、非対称的な電極／絶縁体／電極の積層からなる。一つの電極はスイッ
チングが起きる界面を形成するために働き、活性電極と言われることもある。もう一方の電極は、オーム性
接触及びスイッチング過程における酸素陰イオンの蓄積器として働く 4。スイッチングが生じる最も一般的な
金属酸化物は、TaOx6 と HfOx21 であり、優れた性能と CMOS との高い適合性を有する。しかしながら、両極
性フィラメント型スイッチングは、TiOx22, AlOx23, WOx24, SrTiOx25 などを含む多くの遷移金属酸化物において
も報告されており、さらに、金属の窒化酸化物（たとえば AlOxNy26）や窒化物（たとえば AlN27）においてす
ら報告がある。これらの酸化物は、通常は酸素欠損状態（準化学量論的）であり、材料の化学表式において
添字 x が使われる理由である。単一材料の他、複数の準化学量論的酸化物層も使われる。これは、酸化物 2 層
の組み合わせから MO-BF ReRAM セルを構成する際には一般的であり、一つの層はもう一方の層に比べ、極
めて高い酸素量論比を有する（たとえば Ta2O5-x/TaO2-x28）。
スイッチングに先立ち、MO-BF は通常、電気的な初期化パルスを 1 回かけることが必要である。これにより、
高い酸素欠損（VO••）濃度を持つスイッチングフィラメントが形成される。MO-BF におけるスイッチングは、
帯電した VO••をこのスイッチング経路にて、熱効果と組み合わさった電界により調節することによって生じ
ると考えられている 2, 4, 16。両極性スイッチング機構の具体的詳細は材料や構造によって変化し、現在、科学
的研究が熱心に進められている。
過去数年間の間に、MO-BF ReRAM に対するデバイスレベルでの改善は著しく進んだ。個々のセルの書き換
え耐性は、Ta2O5-x/TaO2-x 構造にて 1012 サイクルが実証されている 7, 29。TaOx に対して 85℃で 10 年間のデータ
保持が、150℃で 3,000 時間までの測定から外挿により得られている 6。HfOx のセルでは、105℃で 10 年間のデ
ータ保持が、150℃から 300℃までの加熱を含む保持特性評価にて外挿により求められている（各温度で約 30
時間加熱）30。この研究では、SET 動作における電流上限値を 100μA から 10μA に下げると、10 年間保持可
能な温度が 92℃まで低下してしまうことが報告されている。この結果は、SET 電流とデータ保持時間との間
の重要なトレードオフの関係を示している。
MO-BF ReRAM のスケーリングについては著しい進展がある：10 nm サイズの HfOx のみを使ったデバイスが
2011 年に 31、8 nm サイズのデバイスが 2013 年に 32、ともに優れた書換え耐性とデータ保持時間を有しつつ実
証されている。1 ns 以下のスイッチング時間が、TaOx セルにて実現されている 33。さらに、SET 動作のスイッ
チングエネルギー115 fJ、及び、RESET 動作のスイッチングエネルギー13 pJ が、Ta/TaOx ReRAM（ROFF/RON
=2）にて実証されている 34。より最近では、直径~5 nm の CNT の電極を有する AlOx を使ったデバイスが実証
され、10 fJ 以下でスイッチすると見積もられている 35。
MO-BF ReRAM は、商業化に向けて急速に進歩している。2012 年にパナソニックは、書込みパルス速度 8.2 ns、
処理速度 443 MB/s の 8 Mb TaOx ReRAM のマクロを実証した 36。2013 年初めには東芝が、24 nm ノードの
CMOS プロセスで作製したプロトタイプの 2 層構造 32 Gb ReRAM にて、スイッチング材料の詳細は示さなか
ったものの、読出し／書き込み回路の詳細を論文発表した 37。2013 年 7 月にはパナソニックが、0.18μm
CMOS プロセスで作製した TaOx ReRAM セルで EEPROM を置き換えた世界初の商業ベース 8 ビットマイコン
を発表した 38。
MO-BF ReARAM 進歩の急激な進展にも拘わらず、高密度 NAND フラッシュの現実的な代替品あるいはスト
レージククラスメモリ技術として使われるためには、まだ克服しなければならない重要な科学的・技術的障
壁がある。障壁の一つは、これらのデバイスのスイッチング機構の詳細が、最近数年間における基礎科学及
び技術面の精力的な研究による進展はあるものの、いまだ完全に理解できていないことである。両極性フィ
ラメント型スイッチング機構の考え方を拡張することで、MO-BF ReRAM における最も重要な技術課題の一
つであるばらつきの問題が解決されるかもしれない。たとえば、Ti/HfOx ReRAM の 1 MB テストチップにおい
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Emerging Research Devices
11
て、高抵抗状態における抵抗値が数桁のオーダーに渡って分布し、低抵抗状態の抵抗値分布と重なってしま
うことが指摘されている 16。誤り訂正回路で多少の改善はできるものの、回路面積が増加しメモリシステムの
速度を下げてしまう。誤り訂正率が 0.1 %以上になると、影響が顕著である。また、単一セルで実証されたパ
ラメータの多くは、設計のトレードオフのため、同じデバイスあるいは大きなアレイにて実証されていない
という指摘も重要である。たとえば、サブ ns のプログラミング速度を実現することは可能ではあるが 33、大
きなアレイにて高抵抗と低抵抗状態を分離するにはプログラミング時間の大幅な増加が必要となる。書込み
電流とデータ保持時間との間にもトレードオフの関係がある 30。それ故、圧倒的な速度、高速読み出し、高い
書換え耐性、スケーラビリティ、低スイッチングエネルギー、高信頼性、そして低い特性ばらつきを同時に
満たす機能的な ReRAM アレイを、向こう数年間のうちに実証することが重要となろう。
4.1.2.1.3
Metal Oxide-Unipolar Filamentary ReRAM 金属酸化物-単極性フィラメント型
ReRAM
金属酸化物-単極性フィラメント型（Metal Oxide - Unipolar Filamentary: MO-UF）ReRAM は、もう一つの抵抗
スイッチングデバイスであり、その主要な物理的スイッチング機構から文献中では熱化学的メモリ
（ thermochemical memory: TCM ） 2 とも記載される。デバイス構造は、金属／絶縁体／金属
（metal/insulator/metal: MIM）構造からなる。絶縁体材料として一般的なのは NiOx、HfOx などのような金属酸
化物であり、金属電極としてよく使われるのは TiN、Pt、Ni、W などである。一般的には、デバイスは非対称
構造を取り得る（すなわち、上側と下側の電極材料が異なる）。しかし、他のタイプの ReRAM と異なり、非
対称性は必須ではない。
この MIM 構造において最初に報告された抵抗スイッチングは、完全なる単極性であった（金属酸化物
ReRAM が脚光を浴びることとなった最初に作られたデバイスの仕事については文献 39 を参照せよ）。単極
性スイッチングでは、抵抗を高から低へ（SET）、あるいは、低から高へ（RESET）と切り替えるのに同じ電
圧極性を使うことができる。ただし、通常の場合、極性は依然、重要である（SET/RESET の繰り返しスイッ
チングは、一つの電極に関し一つの電圧極性においてのみ生じる 40）。対称構造（たとえば Pt/HfO2/Pt）にお
いてのみ、極性的な振る舞いが得られる。すなわち、SET と RESET は電圧極性に無関係に生じる 41。
スイッチング過程は、一般にフィラメント型として理解されている。導電は、欠陥が絶縁体膜の厚みを通し
てフィラメント状に配列することによって生じる。他のフィラメント型 ReRAM と同様に、この導電性フィラ
メントを形成するためには、最初に高電圧による“初期化”過程が必要である。以後の RESET/SET スイッチ
ングは、この導電性経路の局所的な破断と復元によって生じると考えられている。
スイッチングの単極性の性質は、電界における（帯電した欠陥の）ドリフトが（両極性スイッチングの抵抗
メモリにおけるような）役を果たしておらず、熱的効果が恐らく支配的であることを示している 42, 43。一方、
極性効果は、陽極酸化が RESET の原因であることを示している 40。これらの知見は、単極性スイッチングの
説明として熱化学的な“ヒューズ”モデルを示唆している。単極性と両極性のスイッチング機構が動作条件
によってともに誘起され得ることが、異なる MIM 構造において見つかっている 44, 45, 46, 47。金属酸化物の単極
性及び両極性の抵抗スイッチングに対するスケーリング効果については、最近、興味深い仕事が報告されて
いる 48。
単極性スイッチングは、メモリアレイのスケーリングには有利である。選択デバイスとしてダイオードのよ
うな簡単なものを使うことができ、メモリデバイスの上に垂直に積層できるので高集積のクロスバーアレイ
にすることができる。また、プログラム電圧の極性が 1 種類であることは、回路を大幅に簡素化する。
一方、メモリセルの（単極性／両極性）混合モード動作にて例証されているように、単極性と両極性のスイ
ッチングモードの間には重大なトレードオフがある。良い面としては、単極性スイッチングモードは、一般
により高いオン／オフ抵抗比を示す。主な短所は、両極性モードと比べ一般により大きいスイッチング電力
（電流）を必要とし、また、書き換え耐性が低いことである。その結果、抵抗変化メモリに対する主な研究
開発の仕事は、両極性スイッチング機構の方へシフトしている。にも拘らず、最近、いくつかの興味深い開
発が報告されている 49, 50, 51, 52, 53, 54。文献 49 では、書き換え耐性 106 サイクル以上で抵抗変化 5 桁以上（RESET
電流は~1 mA）の報告がある。文献 50, 51, 52 では、単極性 ReRAM 素子を CMOS プロセスにて非常に簡単な
方法で作製／集積する方法が実証されている（Contact ReRAM 技術として知られている）。これにより、安価
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12
Emerging Research Devices
な混載 ReRAM 技術が提供されるかもしれない。最近、29 nm CMOS プロセスによる単極性 ReRAM の作製が
報告された 52。主な特性は、小さなセルサイズ（0.03μm2）、3 V 以下のスイッチング電圧、60μA 以下の
RESET 電流、106 サイクル以上の書き換え耐性、そして短い SET/RESET 時間（それぞれ 500 ns, 100μs）であ
る。文献 53 では、この同じ Contact ReRAM 技術を使って 65 nm CMOS プロセスで作製された 4 Mb アレイの
データが報告されている。ロジックの低 VDD プロセスに適合させるために、オンチップのチャージポンプが
適用された。SET と RESET の電圧は、2 V 以下である。文献 54 では、スイッチング電流を低減するため、熱
アシストを用いた新たなスイッチング手法が紹介されている。
上述のように、大きなオン／オフ比は単極性スイッチングの特徴である。抵抗のウィンドウ（低抵抗と高抵
抗の差）が小さく、大きな固有ばらつきを持つ両極性スイッチング ReRAM は、複雑で時間を要するベリファ
イ（書込み状態の確認）の操作が必要かもしれない。単極性 ReRAM のばらつきが改善され得るのかを見極め
るためには、低電流動作における安定性や大きな抵抗ウィンドウの制御についてのさらなる研究が必要であ
る。これができれば、多値記録の可能性も見えてくる。
解決すべき主な課題は、単極性動作モード固有の大きなスイッチング電流である。文献 50, 51, 52 で示されて
いるように、100μA 以下の RESET 電流も実現されているが、さらに 10μA 以下まで下げることが必要であ
る。可能性のある解決策として、最近、熱アシストを組み合わせたスイッチングが提案されている 54。
4.1.2.1.4
Metal Oxide-Bipolar Non-Filamentary ReRAM 金属酸化物-両極性非フィラメ
ント型ReRAM
金属酸化物両極性非フィラメント型（Metal Oxide Bipolar Non-Filamentary: MO-BN）ReRAM は、複数の酸化物
層からなる不揮発性の両極性抵抗スイッチングデバイスである。業界では、界面スイッチング、CMOx、MVO、
あるいは非フィラメント型とも言われる。複数のグループが多彩な材料積層構成を提案しており、得られた
結果やモデルも多岐に渡る。メモリ効果は、少なくとも 2 層の界面あるいはその近傍（通常、2~3 nm 以内の
範囲）にて一様に生じることがわかっている。層のうちの一つは導電性の金属酸化物（conductive metal oxide:
CMO）であり、通常、PrCaMnO3 や Nb:SrTiO3 55 のようなペロブスカイトである。フィラメント型 ReRAM デ
バイス（通常、TiOx、NiOx、HfOx、TaOx、あるいはそれらの組み合わせといった 2 元系の酸化物に基づく）
とは対照的に、MO-BN ReRAM の抵抗変化効果は均一に起きる。材料の選択や構造に依存するが、電流は電
極の全面積、あるいは大部分の面積を通じて流れる。導電性フィラメント形成のための初期化工程は、不要
である。接触面近傍における酸素空孔の電界駆動による再拡散は、界面における電子輸送特性を変化させ
（たとえばショットキー障壁高さの変調により）、不揮発性メモリ機能を発現する。電界によるイオン移動
度の指数関数的増加により、層間で酸素の交換が生じ得る。低電流密度、均一な伝導、そして両極性スイッ
チングは、実質的に自己発熱が含まれないことを意味する。典型的な抵抗のオン／オフ比は、10 程度である。
両極性非フィラメント型 ReRAM の一種としてトンネル ReRAM があり、これは成膜されたイオン導電性トン
ネル層（たとえば ZrO2）を含む。ここでは、酸素空孔の再拡散は、トンネル障壁の電子輸送特性の変化を引
き起こす。低電流密度及び面積縮小に伴うデバイス電流の低減は、超高密度メモリへの応用を可能にする。
SET、RESET、そして読出し電流は、デバイス面積縮小とともに減少する。さらに、書き込み電流はトンネル
酸化膜によって制御され、トンネル障壁幅を変えることによって調整できる。SET、RESET の両 I-V 特性はと
もに非線形性が強く、512×4,096 ビットまでの非対称メモリアレイに対し、選択デバイスの付加が必要ない本
物の 1R（1 抵抗素子）のクロスポイント型構造が可能になる。SET 動作中の電流制御のための外部回路は、
不要である。オンとオフ状態間の連続的な遷移は、精密な電流制御を必要とせずに、容易に多値プログラミ
ングを可能にする。
一般的な CMO の厚みは 5 nm より大きく、トンネル障壁幅は 2~3 nm 程度である。トンネル障壁がある場合、
隣接する電極は、動作中の酸化を防止するため、Pt のような不活性金属でなければならない。PCMO
（PrCaMnO3）セルの場合、全層における 425℃以下の低い成膜温度のおかげで、BEOL でのメモリ形成が可
能である。
両極性非フィラメント型 ReRAM の技術は、他の種類の ReRAM と比べると成熟度が低い。材料系や構造によ
るが、10,000 サイクル以上 10 億サイクルまでの繰り返し耐性が、70℃での数日から数か月間のデータ保持時
間とともに、単体デバイスで実現されている 56, 57, 58。MO-BN ReRAM デバイスの系では、トンネル ReRAM が
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恐らく最も技術的に成熟している。30 nm まで小さくした単体デバイスにて、動作が実証されている。SET、
RESET、読出しの電流は、デバイス面積及びトンネル酸化膜厚とともに減少し、サブμA のスイッチング電
流と数 nA から数百 nA の読出し電流が可能である。BEOL での作製と CMOS/ReRAM としての機能が、200
mm CMOS ウエハー上にて、200 nm サイズのデバイスで確認されている。選択トランジスタの代わりに非線
形 I-V 特性を持つ自己選択性デバイスを用いて、本当のクロスポイント型メモリアレイ（1R）の機能が動作
確認されている。これは、完全復号の 4 kb クロスポイント型アレイであり、CMOS ベースのウエハー上に形
成されている。単値及び多値の記憶動作も 4kb アレイにて動作確認されている。
商業化に向けて解決されるべき MO-BN ReRAM の主要課題は、優先順位の高い順に並べると、a) データ保持
特性の改善、b) 導電性金属酸化物層（ペロブスカイト）の ALD（atomic layer deposition）による形成、あるい
は、よりプロセス親和性のある材料による金属酸化物の置き換え、c) 反応性がなく、CMOS との適合性があ
る電極材料による Pt 電極の置き換え、となる。
最も重要な項目は、データ保持特性と“電圧-時間ジレンマ”の改善である。このジレンマに対し、短く低い
読出し電圧での長いデータ保持時間と程々の書き込み電圧での速いスイッチングを同時に得ることがなぜ難
しいのか、ある特定のデバイス及び材料系においては物理的理由を仮定することができる 59。正確なスイッチ
ング機構はまだ検討中であるが、酸素空孔が外部電界によって動かされ、その結果、メモリセルの異なる抵
抗状態が作られるという共通の理解はある。空孔のドリフトは室温で可能であり、その移動度は電界に依存
し、電界が 1 MV/cm 以上になると指数関数的に増加する。しかしながら、電界依存移動度に基づく現在のモ
デルでは、SET/RESET 時間とデータ保持時間の比が、実験で観測される値より低く見積もられてしまい、ス
イッチング機構が部分的にしか理解されていないことを示している。プログラミングの動力学及びデータ保
持機構を理解するためには、より理論的な検討が必要である。理解された後は、SET/RESET とデータ保持の
時間の比が最大になるよう、使用する材料が選ばれなければならない。目指すゴールは、デバイスを低い温
度で書込み、データ保持時間に対する要求（70℃，85℃，125℃にて 10 年間．アプリケーションによる．）に
応えることである。
電極として導電性のペロブスカイトを用いたメモリセルは、デバイス間、及び、ウエハー間における優れた
再現性が実証されており、歩留は 100%近い。その理由の一つは、ペロブスカイトが高い酸素空孔移動度を有
し、酸素量の大きな変動があっても、その結晶構造を維持し得ることであろう。集積化の視点から見ると、
ALD が、先端技術ノード及び将来の 3D 化に向けて選択すべき手法となる。重要な問題として、結晶化に必要
な高い温度の他、金属の組成比の制御（ペロブスカイトは 3 元系あるいは 4 元系の酸化物である）、セルにお
ける酸素の化学量論比の制御、H2 のような還元雰囲気がある場合の酸素の低下がある。製造上の課題を解決
するためには、徐々に、同等の性能を持つ 2 元系酸化物へ乗り換えていくことが必要になるかもしれない。
白金あるいは他の貴金属の電極は、CMOS プロセスでよく使われる TiN のような電極よりも優れたデバイス
特性を発現する。TiN の耐酸化性は動作中における酸化及び TiO2 形成を防止するには不十分であることが、
観察されている。一方、Pt あるいは Pt 類似の金属のような不活性電極は、作製上の扱いが難しい。作製上の
困難さを軽減し、3D 化を可能にするためには、新たな耐酸化性の電極及び Pt 代替が求められる。
4.1.2.2 Ferroelectric Memory 強誘電体メモリ
新原理の強誘電体メモリは探索的な 2 種類のメモリからなる： 1) 強誘電体 FET 型と 2) 強誘電体分極
ReRAM (resistance RAM) である。このメモリを、従来の強誘電体容量ベースのメモリ（FeRAM あるいは
FRAM）と混同してはならない。従来型は、PIDS の章の表や表 ERD2 に掲載されている。
4.1.2.2.1
Ferroelectric FET
強誘電体FET (FeFET)
強誘電体 FET (FeFET) メモリは 1T メモリデバイスであり、強誘電体容量が FET のゲート積層構造の中に組み
込まれている。強誘電体分極はチャネル中の電荷に直接、影響を与え、FET の出力特性に明確なシフトを引
き起こす。
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FeFET における重要な課題は、リテンション時間が短いことに対する対策である。リテンション時間が短い
のは、分極を消す電場の存在、および、リーク電流に起因する電荷のとラッピングが原因である。これらの
課題に対するソリューションには、互いに相反する可能性のある要求の実現が必要である 60。最も強力なアプ
ローチとして、キャパシタレス DRAM を提案した 61。
2011 年までは、FeFET のゲートスタックに使われた最もポピュラーな材料は、実用化された強誘電体メモリ
のストレージキャパシタ（1T-1C あるいは 1T-2C 構造）に使われた、PbZrxTi1-xO3(PZT)および SrBa2Ta2O9(SBT)
といったペロブスカイトであった。これらの材料を使う場合、Si 基板上の FeFET の界面における化学反応を
抑制するためのバッファ層が必要であった。しかしながら、バッファ層から生じる反分極場の効果 60 にも関
わらず、１０年のメモリウインドウという良好なリテンション、1012 回までのエンデュランスが示された
62,63,64
。こうした事柄から、FeFET は、ハイエンドのメモリ・ストレージ技術（エンタープライズ・ストレー
ジおよびキャパシタレス DRAM）に対するポテンシャルを持つことが提案された 61。ところが、ペロブスカ
イト構造をベースとする強誘電体材料は、強誘電体そのもの、および、バッファ層が、比較的大きな物理的
膜厚を必要とするため、スケーラビリティに乏しく、標準 CMOS プロセス技術との互換性がないために、製
造面での困難があった。
2011 年以降は、ドープされ多結晶 HfO2 における強誘電性が多数報告されている 65,66,67,68,69。HfO2 ベースの
FeFET が標準的な high-k メタルゲート(HKMG)プロセスにより製造されてきた。これにより、ゲートスタック
の物理的膜厚を薄くすることができ、その結果、現在のテクノロジノード 70 に対応したチャネル長にスケー
ルダウンできる。典型的な HKMG プロセスに従うと、SiO2 は、HfO2 と Si との間のサブ nm のバッファー層と
なり、反分極場を低減する 60。HfO2 ベースの FeFET は数 ns 以下の書き込みスピードを約束し、10 年と予想さ
れるリテンション、1012 回までの書き換え耐数を示している。それらは、すべて、ペロブスカイトの最高性能
にマッチする（ERD4a 参照)。
一方で、ポリフッ化ビニリデンといったオーガニック強誘電体 71 は、単純さ、大面積製造、非毒性、および、
フレキシビリティという利点を持つ。フレキシビリティは、ポリマー72,73、IGZO74、グラフェン 75、CNT76 と
いったフレキシブルな基板上の作成に適している。欠点は、自発分極 Ps が小さいこと、無機材料に比べてゲ
ートリークが大きいことがある。近年では、分子ベースの強誘電体 77,78,79 で、ペロブスカイト強誘電体 77,80 と
比較できる Ps を持つものがある。
FeFET メモリデバイスは、部分的な飽和分極を示す中間状態 81,82,83 が、105 秒の保持時間を持つ、多値メモリ
セルとしての能力を有する。部分的な飽和分極は、通常は、飽和状態より劣る 84,85。そこには、書込み時間、
電圧、保持時間の間にトレードオフが存在する。その理由は、短時間で低電圧の書き込みパルスでは、分極
を飽和させることができず、保持時間は短くなることによる。これらのトレードオフは、M-SCM あるいは SSCM のどちらかで FeFET を使う場合には、最適化される（4.1.4 参照）。
メモリ FeFET アレイの開発は、初期段階にある。64kB SBT ベースの FeFET アレイは、長い保持時間、低いプ
ログラム電圧、高いエンデュランスを示している 63。アレイ内の Vth の変動は主にセル間の P/E 応答の差に起
因する。PVDF によるフレキシブルなオーガニック FeFET の 16 x 16 アレイでは、ゲートリーク 86 による
on/off 比の大きな変動の影響を受けている。
ドープされた多結晶 HfO2 の強誘電性は、FeFET 技術の最も大きな障害を解決する。HfO2 ベースの FeFET は
HKMG プロセスと互換性があるが、実用化の前には、メモリセルおよびメモリアレイの動作が必要となる。
また、リサーチワークでは、ドープされた多結晶 HfO2 の強誘電性の物理的起源を見出すこと、および、材料
の最適化を継続する必要がある 69,87。
4.1.2.2.2
Ferroelectric Tunnel Junction強誘電体トンネル接合
強誘電体トンネル接合(FTJ)は、三層構造で、２つの導電性電極で非常に薄い強誘電層をサンドイッチしてい
る。電子は、強誘電層を量子力学的にトンネルする。２つの金属/強誘電体界面の非対称性（異なる電極材料、
異なる界面処理等）により、強誘電体バリア内の強誘電分極によって生じる静電ポテンシャルの非対称な分
布が生じる 88,89。外部電圧によって分極配位を反転させるときには、トンネルバリアの平均高さが変化し、そ
の結果、トンネル電流に大きな変動が生じる。トンネル電流はバリア高さの平方根に指数関数的に依存する
ためである。これがトンネル電気抵抗効果である、強誘電体は、残留自発分極を持つので、トンネル抵抗の
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変化は、分極の反転が不揮発であることに関係する。数ボルトの書き込み電圧が分極の反転に必要であるが、
抵抗状態は、それよりもはるかに低い電圧（100mV)で読む。このとき、分極状態には影響がない。読み出し
プロセスは、通常の強誘電体 RAM の状況と比較すると非破壊である。
1970 年台の初頭に遡る初期の試み 90 にも関わらず、TER の最初のデモンストレーションは、2009 年であった
91,92,93
。それは、トップ電極として、原子間力顕微鏡の導電性チップを用いて、750 という on/off 比を室温で得
91
た。2012 年には、トップ電極をリソグラフィーでパターニングした個体接合が形成された 94。現在までに、
FTJ は、バリア材料として、エピタキシャル成長によるペロブスカイト（BaTiO3 91,92,94,95,96,97 BiFeO3 98,99 Pb(Zr,
Ti)O3 93,100,101)を使用している。ほとんどの場合、ボトム電極は、導電性のあるエピタキシャル成長させたペロ
ブスカイト（マンガナイト、SrRuO3）を用いる。トップ電極は、Co あるいは Pt といった金属か、合金である。
最も大きな on/off 比は 104（Ron = 103-104 ohm, Roff = 107-108 ohm)を越える 94, 1。スケーラビリティは、通常
の電子線リソグラフィー94 で、接合の直径が 180nm まで示されている。また、ナノ印刷技術 94 によって、約
50nm も得られている。スケーリング限界は、強誘電体のドメインの大きさによって決まる。それは、超薄膜
の強誘電体膜で、数 nm103。エンデュランスは、数千回まで確認されている 94,98,102。未発表な値では、4 x 106
を越えている 104。リテンションは、数日を越える 94,98,102。強誘電体 RAM の性能からの外挿では、それぞれ、
1014 回、10 年が期待できる 102,104。書込み時の最小エネルギーは、10fJ/bit 94。TER の熱安定性は、まだ調べら
れていない。しかし、通常の無機強誘電体は、少なくとも 200℃までは、特性を保持する 105,106。
FTJ の分野は、不揮発メモリとしてのポテンシャルをベンチマークするために要求される最近の様々な標準テ
ストが必要である。最も重要な、長いエンデュランスとリテンションが、先端 CMOS ノードに組み込まれる
デバイスで示されなければならない。第二には、CMOS 技術との統合化であり、ボトム電極として、従来の
金属によってエピタキシャル成長の酸化物を置き換えることが必要である 95。このことは、また、高品質、超
薄膜強誘電体膜を、成長技術と成長温度によって、CMOS と互換性のあるプロセスで製造することを含んで
いる。それが完成すれば、(Zr, Hf)O2 膜が原子層デポジションによって形成されるという最近の報告が、比較
的シンプルなインテグレーションプロセスを提供することになる 107。オーガニック強誘電体は、もう一つの
興味深いルートによって使用される可能性がある 108。アーキテクチャによって、単一デバイスからクロスバ
ーアーキテクチャに移行することが必要になる。電極/バリア界面の原子的 109 および電子構造 110、および強誘
電性ドメイン 98,111 のダイナミクスの TER における正確な役割の調査も、ns およびそれ以下の時間スケールで
は必要となる。
4.1.2.3 Carbon Based Memory カーボン材料メモリ
最近、アモルファスカーボン(α-C)やダイヤモンドライクカーボン(DLC)、カーボンナノチューブ、グラフェン
のように、様々な形の炭素材料がメモリ応用のために探索されている 112。炭素材料メモリデバイスに対して、
いくつかの異なる機構が報告された。α-C や DLC のデバイスにおいては、抵抗スイッチング（バイポーラ 113
とユニポーラ 114 の両方）は sp3（ダイヤモンド状の高抵抗状態）と sp2（グラファイト状の低抵抗状態）の電
子軌道状態の遷移によるものと思われる。しかしながら、sp2/sp3 変換型カーボン材料メモリの詳細なプロセス
はよく理解されていない。いくつかの研究は sp2/sp3 転移は熱的効果によるとしているが 115、他の研究は高電
界中においては低温で sp2 相と sp3 層の間の転移が可能であることを示唆している。
また、２端子のグラファイトやグラフェンの構造に対して、ナノギャップの開閉を伴うナノ電気機械（NEMS）
的な機構が提案されている 116。この機構もさらに調査が必要である。例えば、最近の研究によると、スイッ
チング速度は強く温度に依存し、これは純粋な電気機械的スイッチング機構を排除する。この宙に浮いたグ
ラフェンのデバイスにおいて観測されたスイッチングは原子の移動または化学的な再構成（あるいはその両
方）を強く示唆している 117。したがって、その機構は熱化学的な酸化還元プロセスに関連づけることができ
る。後者の機構は参加グラフェン構造において支配的であると思われる 118。
また、電子トラップの充放電効果によるカーボン構造における抵抗スイッチングの多くの報告がある 119。こ
れは以前 RRAM において認識された複数の電子的効果の機構と同様の機構をもっている。この機構は科学的
には面白いが、十分に高い読み出し電流と同時に実用的な保持時間を得ることはありそうになく、ERD にお
いて考慮しない。
２端子のカーボン材料デバイスに加えて、３端子の FET に似たメモリ構造の多くの報告がある。それらの多
くはフローティングゲートや電荷トラップフラッシュメモリの非従来的なもの（つまりグラフェン FET チャ
ネル）である 120。また、金属／グラフェン接合において、ゲート電圧を印可してオーミック的状態と空間電
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荷制限状態との間をスイッチングさせる新しい３端子メモリ構造が提案されている。提案されている機構は
状態密度により制限される接合モデルに基づいている 121。
4.1.2.4 Mott Memory モット・メモリ
モット・メモリは、相関電子材料における金属状態と絶縁状態間の電子的相変化に基づいている。デバイス
は、金属／絶縁体／金属（MIM）のキャパシタ構造を持ち、相関電子絶縁体（あるいはモット絶縁体）を有
する。モット転移は 1 次の相転移であるため、モット転移にて材料の抵抗に双安定状態が現れる 122。モッ
ト・メモリのメカニズムは、金属電極と相関電子絶縁体とのショットキー類似の界面にてキャリヤ蓄積によ
って誘起される界面モット転移の見地から、理論的に提案されている 123。この理論によれば、界面モット転
移による抵抗スイッチングが不揮発性のメモリ機能を有することも予測される。電界あるいはキャリヤ注入
によって誘起されるモット転移は、相関電子材料である Pr1-xCaxMnO3 にて実験的に検証されている 124。この
実証の後、スイッチやメモりのような 2 端子のデバイスが、Pr1-xCaxMnO3,125, 126 VO2,127, 128, 129 SmNiO3,130 NiO,131,
132
Ca2RuO4,133 NbO2134, 135 のような相関電子材料を用いて精力的に研究されている。最近、不揮発性抵抗スイ
ッチングも、モット絶縁体のカルコゲナイド AM4X8 (A=Ga, Ge; M=V, Nb, Ta; X=S, Se)にて実験的に確認され
た 136, 137。2 端子デバイスの他に、最近、3 端子デバイスの報告もある。たとえば、VO2 からなる電界効果トラ
ンジスタ（FET）は、その転送特性にて不揮発的な振舞いを示し、不揮発性メモリとしての応用が有望視され
ている 138。観察された不揮発性スイッチングが VO2 の構造変化に伴う 1 次の相転移によるという点について
は、議論の余地がある。
低温での絶縁体相から高温での金属相へ温度変化によりモット転移を示す NbO2 を用いて、110 × 110 nm2 サイ
ズのモット・メムリスタが動作確認されている。NbO2 モット・メムリスタのスイッチングの速度とエネルギ
ーは、それぞれ 2.3 ns 以下及び 100 fJ のオーダーである 134, 135。しかしながら、NbO2 モット・メムリスタにお
ける抵抗スイッチングは、デバイスにおけるモット転移がジュール熱によって誘起されるため、揮発性であ
る。AM4X8 単結晶の不揮発性抵抗スイッチングは、10 kV/cm 以下の電界によって誘起される 136, 137。このこと
は、もし 10 nm 厚以下の AM4X8 膜からなるデバイスを作れれば、スイッチング電圧を 0.01 V 以下にできるこ
とを示唆している。
モット・メモリのデータ保持時間は、未解決の問題である。というのは、データ保持特性については、ほと
んど報告がないからである。相関電子材料の薄膜における結晶性と化学組成の制御は、極めて重要である。
結晶の乱れ、欠陥、そして化学組成の空間的な変動が、モット転移に対して重大な影響を与えるからである。
たとえば、モット転移は、遷移元素における完全充填あるいは半充填の価電子状態への少量のキャリヤドー
ピングによってさえ、駆動され得る 122。しかしながら、結晶の乱れ、欠陥、そして化学組成の空間的な変動
のために、現実の相関電子材料にてモット転移を駆動するためには、1022 /cm3 以上のむしろ多量のキャリヤが
必要となる。この結果、モット・メモリにおいては相対的に大きなスイッチング電圧が必要となる。理論的
な検討にて指摘されているように 123、金属電極と相関電子材料の界面の精密な制御は、モット・メモリにと
っての中心課題である。
4.1.2.5 Macromolecular Memory 高分子メモリ
高分子メモリは、2 つの金属電極の間にポリマー絶縁材料膜を挟んだ構造のメモリ素子である。ポリマー膜
は主に炭素原子から構成され、大抵の場合、アモルファス構造をとる。2 つの電極間にパルス電圧を印加する
ことで、メモリの抵抗値を変化させ、情報を読み出す。非破壊読み出しによる不揮発性メモリ効果が、広範
に渡る高分子材料膜や高分子／ナノ粒子複合膜において報告されている他、両極性と単極性スイッチングの
両方の動作も実証されている。
用いるポリマー材料にも依るが、この高分子メモリには様々な動作機構が存在する。無機のイオン伝導を
可能とするポリマーでは、金属フィラメントの形成が報告されている。イオン伝導が生じる半導体ポリマー
の場合には、無機イオンの拡散による動的なドーピングが生じている可能性がある。半導体材料と混合され
た強誘電ポリマーでは、強誘電分極による電荷注入障壁の変化に起因したメモリ効果が生じる。しかしなが
ら、多くのポリマー材料において、抵抗変化メモリの動作の起源については、あまりよく分かっていない。
また、ポリマー膜におけるメモリ効果と電子物性との相関については明らかに示されているが、今日におい
て、ポリマー膜に対する明確な設計指針は確立されていない。更に、他の導電体／半導体材料とポリマーと
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の界面や中間層の重要性も示されている。高分子メモリでは、メモリ動作機構とポリマー膜構造との関連が
明らかな場合もあるが、動作機構が解明されていないケースが大半を占める。
動作状態については、85℃という高温において 2 万秒（約 5 時間半）に渡る記憶保持が実証された 139, 140。
また、70 nW という低消費電力下でのプログラミング実施例も報告されている 140。ここで、15ns というスイ
ッチング時間を仮定すると、１ビットあたりの書き込みエネルギーは、6×10-15 J になる。更に、プログラミン
グに要する電圧の低電圧下も進み、二値の状態をそれぞれ+1.4V、－1.3V とした場合に 1 万秒を超える記憶保
持が達成されている 141。高分子メモリセルの 100nm サイズへの微細化 142 や 8×8 アレイへの集積化、フレキシ
ブル基板上でのメモリセルの作製も行われている 143 。アモルファスカーボンを用いた高分子メモリでは、
1×103 nm2 サイズのメモリセルが報告され 144、また、電極としてカーボンナノチューブ、中間層として酸化ア
ルミニウム膜を用いることにより、アクティブ領域の面積が 36 nm2 で、かつ孤立し、不揮発性の再書き込み
可能なメモリセルが実現された。このメモリスイッチングに要する消費電力は 100 nW 以下であり、1 ビット
あたりのスイッチングエネルギーに換算すると、10 fJ となる 35。メモリ動作機構については、正確なところ
は良く分かっていないが、ポリイミド系材料で多くの研究が行われ、ポリマーの電子構造とメモリ効果との
相関性が明らかになってきている。また、電荷トラップが介在するメモリ動作において、高分子材料と（自
然）酸化膜との界面が重要な役割を果たしている例も幾つか報告されている 145, 146。
高分子メモリには様々な動作機構が存在する。この分野の重要な研究課題は、まず、複数の動作機構を区
別し、個々の動作機構の潜在能力と可能性を評価することである。次に、個々の動作機構に適したモデル系
を確立することである。それにより、高分子メモリの動作水準を定めることが可能になる。これらの研究項
目は、化学産業との連携を確立し、確実なものとする上で大変重要である。メモリ応用向けの次世代高分子
材料の設計、合成、改良を進める上で、高分子材料に必要とされる構造や電子物性に関する明確な指針が必
要となる。例えば、金属フィラメントの生成・消滅に起因するメモリには、イオン伝導を阻害せず、イオン
伝導のための適切な自由体積を有する高分子材料が必要となる。この分野では、高分子バッテリーの研究開
発分野との交流によって、恩恵を得られる可能性がある。強誘電ポリマーは抵抗変化メモリ効果を示すこと
が明らかとなり 147、強誘電性スイッチング現象と半導体性の構造ユニットとを組み合わせた新しいポリマー
材料が開発されることで、更に研究開発が進展するであろう。最後に、酸化膜を含む高分子メモリでは、ポ
リマー／酸化物界面において、ポリマー材料内の電子伝導に寄与するエネルギーレベルを制御することによ
り、電荷トラップ準位の設計が可能となる。
4.1.2.6 Molecular Memory 分子メモリ
分子メモリは幅広い意味合いの用語であり、メモリセルの基本構成要素に単分子を使う提案や分子の小さな
集合体を使う提案も含まれている。分子メモリでは、外部電圧の印加により分子を 2 つの可能な伝導状態のう
ちの一つに遷移させることによって、データを書き込む。データの読み出しは、分子セルの抵抗変化を測定
することで行う。スケーリングに極めて適したコンセプトであり、原理的には、1 ビットの情報を分子 1 個の
領域に格納できる 148。計算回路の基本構成要素に分子を用いるコンセプトは魅惑的であり、従来回路要素に
対して様々な望ましい利点を持つ。その小さなサイズ故に、非常に高密度な回路を作ることができる。また、
分子は自己集積化によりボトムアップ的に複雑な構造を作ることができ、トップダウン的なリソグラフィー
による製造技術を拡張するのに役立つ。一つのタイプの分子はすべて同一であるから、分子スイッチはどれ
も同じ特性を持つはずであり、従って部品のばらつきに起因する問題が低減する。しかしながら、分子スイ
ッチングを伴う現象にはいまだ多くの疑問が残っており、分子エレクトロニクスの成功はそれらに対する
我々の理解如何による。電気伝導性の可逆変化に関する初期の実験は、多くの耳目をひいた 149, 150。
しかし、その後の研究によって、1 個あるいは 2~3 個の分子からなるデバイスの抱える深刻な課題が明らかに
なった。接触、ナノスケールの間隙の再現性、環境といった外部因子に対し、デバイス特性が敏感すぎるの
である。さらに、分子デバイスの電気特性は複数のメカニズムの影響を受けている。たとえば、伝導性のス
イッチングという分子スイッチの本質的な振る舞いは、しばしば他の効果（2 つの電極間に渡された分子に沿
った金属フィラメントの成長 151 など）によって見えなくなってしまう。本質的な分子スイッチングの報告も
あり、160 k ビットの分子メモリが試作されている 152。分子メモリの開発には、かなり長い時間を要すると思
われる。分子エレクトロニクスの基盤となる知識を得るためには、現在進行中の研究 153,154 も含め、さらなる
基礎的な研究が必要である。
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Emerging Research Devices
4.1.3 MEMORY SELECT DEVICE メモリ選択デバイス
メモリ容量（あるいはメモリ密度）は、通常のメモリシステムにおける最重要な性能指標の一つである。メ
モリデバイス（セル）はアレイ（碁盤目状の配列）を形成するよう接続されており、メモリ容量はこのアレ
イの仕様を前提に考えねばならない。アレイの中のメモリセルは、2 つの基本要素で構成される。第１の要素
は“記憶ノード（storage node）”である。状態が変化して情報を記憶することを可能にする要素である。第 2 の
要素は“選択デバイス（select device）”である。読み出し／書き込み操作のために、アレイの中の特定のメモ
リセルを指定するための要素である。どちらの要素であれ、その微細化の可否が、メモリ大容量化に大きく
影響するが、近年提案されている新規抵抗変化型メモリの多くでは、記憶ノードは原理的に 10 nm 以下まで
スケールダウン可能である 155。それ故、メモリ密度は、多くの場合、選択デバイスによって制限される。
代表的なメモリ選択デバイスは、トランジスタ（たとえば FET あるいは BJT）である。トランジスタ選択デ
バイスの一例は、フラッシュメモリであり、記憶ノード（フローティングゲート）と選択デバイス（トラン
ジスタ）が 1 つのデバイスとして構成されている。通常、平面型のトランジスタを用いる場合、一つのセルの
占める面積は Acell = (6-8)F 2 となる。2 次元レイアウトにおいて、原理的に可能な最大 2 次元メモリ密度 4F 2 を
得るためには、縦型の選択トランジスタが必要となる。ただし、トランジスタは 3 次元メモリの選択スイッチ
としては不向きであろう。2 端子のメモリ選択デバイスとクロスバーメモリアレイは、スケーリング特性に優
れる点で、トランジスタより有望と考えられている 156,157。選択デバイスには、非選択パス（スニークパス）
を流れるリーク電流を最小限に抑える機能の実現が求められる。2 端子選択デバイスの中には、非対称性（ダ
イオード等）や非線形性（非線形デバイス等）を用いて、この機能を実現しようとする試みもある。揮発性
スイッチも選択スイッチとして用いることができよう。図 ERD4 にメモリ選択スイッチの分類を示す。ちな
みに、非線形性や自己整流性といった、自己選択性も選択スイッチの特性として注目されている。記憶ノー
ドにもともと固有の自己選択性が備わっていれば、記憶ノードの外部に選択スイッチを追加することなく、
クロスバーアレイが実現できる。
Memory Select Devices
Transistor
Diodes
Volatile switch
Nonlinear devices
Planar
Si diodes
Threshold
switch
External nonlinear
select devices
Vertical
Oxide/oxide
heterojunctions
Mott switch
MIEC
Metal/oxide Schottky
junctions
Complementary
structures
Reverse-conduction
diodes
Intrinsic
nonlinearity
Self-rectification
Figure ERD4: Taxonomy of memory select devices
4.1.3.1 Vertical transistors 縦型トランジスタ
メモリアレイを試作実証して得られた、縦型選択トランジスタが、表 ERD5 に掲載されている。縦型選択トラ
ンジスタは、原理的に最も高い実効面内アレイ密度（4F 2）を実現できる。しかしながら、この技術を積層型
の 3D メモリに取り入れることは、従来の面内型 FET を使った 8F 2 技術を使う以上に難しい。たとえば、3D
積層プロセスにおいて、上層のメモリ素子を作製する時には、その下に作ったメモリ素子が被る熱負荷を抑
制せねばならない。すなわち、選択デバイスとして使われる縦型トランジスタのプロセスの低温化が求めら
れる。また、縦型 FET の 3 端子目（ゲート）にコンタクトを形成すると、セルサイズはたいてい 4F 2 より大
きくなってしまう 158。ただし、原理的には、3 端子の選択デバイスを使っても 4F 2 のアレイは実現可能であり
159
、これらのデバイス作製上の課題に対し、今後いくつかの解決策が模索されることにあるであろう。
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19
4.1.3.2 Two-terminal select devices 2端子選択デバイス
2 端子選択デバイスには、適切な電圧で読み出し／書き込み動作を可能とする十分な ON 電流と、セル選択を
可能にする十分な ON/OFF 比の確保が求められる。これらが 2 端子選択デバイス実用化のための最低条件であ
る。高速読み出しのために要求される最小 ON 電流は、約 1μA である（表 ERD6）。ON/OFF 比の要求値は、
メモリブロックのサイズ（m×m）に依存する。たとえば、標準的なアレイ・バイアスの手法を使う場合、m =
103-104 に対して必要な ON/OFF 比は、107-108 の範囲となる。このような高い ON/OFF 比によって、スニーク
電流が最小化される 160。しかしながら、上記の要求値は相当にチャレンジングな仕様であり、実験段階のデ
バイスでは、未だに達成できていない。そのため、選択デバイスは新原理メモリの実用化にとっての隘路と
なりつつあり、要求特性に対しても詳しい検証が求められている。抵抗変化型メモリには、各メモリに固有
の様々な適用対象が想定されていることもあり、選択デバイスに対する要求特性や仕様をまとめることが複
雑化している点にも注意が必要である。
原理的にも構造的にも、最も単純な 2 端子のメモリ選択デバイスは、半導体ダイオード構造（pn 接合ダイオ
ード，ショットキー・ダイオード，ヘテロ接合ダイオードなど）である。半導体ダイオードは、単極性（ユ
ニポーラ）動作をするメモリセル向けの選択スイッチである。双極性（バイポーラ）動作するメモリセル向
きなのが、2 方向のスイッチングができる選択デバイスである。例えば、ツェナー・ダイオード 161、BARITT
ダイオード 162、逆方向絶縁破壊ショットキー・ダイオード 163 がこれに相当する。
4.1.3.2.1
Si diode select devices シリコンダイオード選択デバイス
単結晶シリコンダイオード 164 と多結晶シリコンダイオード 165,166,167 が、相変化メモリアレイ向けの選択デバ
イスとして開発されている。メモリ動作を可能とするダイオードの ON 電流を確保するためには、金属電極と
シリコンの界面を制御して、接触抵抗を 10-7 Ω⋅cm2 以下にする必要がある 165。OFF 電流を低減し、ON/OFF 比
を増大するためには、極短時間アニール技術が有効である。ポリシリコンダイオードの場合、107 A/cm2 (at ~
1.8V) の ON 電流、108 の ON/OFF 比が得られることが実証されている。シリコンダイオードは 20nm 以下まで
微細化可能であると考えられている。ポリシリコンダイオードの選択スイッチは、相変化メモリのクロスバ
ーアレイ 165、3 次元縦型チェーンセル型相変化メモリ 166、及び 1Gbit 相変化メモリテストチップ 167 の開発に
おいて集積化実証されている。シリコンダイオード開発において解決すべき代表的な課題は、接触抵抗と
OFF 電流を低減するために、シリコンを結晶化するのに要するプロセス温度が約 1000℃と高温となることで
ある。
4.1.3.2.2
Oxide diode select devices 酸化物ダイオード選択デバイス
酸化物ベースのヘテロ接合ダイオード 168,169,170,171、及びショトッキー接合ダイオード 174,175,176,177 は低温プロセ
スで製造可能である。これらの選択スイッチは、特に、酸化物ベースの RRAM デバイスとの適合性が高い。
p-NiOx/n-TiOx ダイオードは整流比 105 （±3V）で ON 電流密度 5×103 A/cm2 (at ~ 2.5V)を示すことが実証されて
いる 168。p-CuOx/n-InZnOx ダイオードは前者よりも高い ON 電流密度 104 A/cm2 (at ~ 1.3V)で、NiOx RRAM の
選択スイッチとして用いられ、2 積層 8x8 クロスバーアレイの集積度で試作実証されている 169,170。この pCuOx/n-InZnOx ダイオードは、ワンタイムプログラマブル（One-time-Programmable: OPT）メモリの Al2O3 アン
チフューズの選択スイッチとしても試作実証されている 171。シリコン基板がヘテロ接合ダイオードの一部と
して用いられる選択スイッチも提案されている。n-ZnO/p-Si ダイオード 172 と n-Ge-nanowire/p-Si173 ダイオード
がその例である。Pt 電極付きの TiOx を用いたのダイオードにおいては、電流-電圧特性の温度依存性評価実験
により、TiOx/Pt 界面におけるショットキーバリヤー高さが~0.55eV となることが確認されている 174。整流比
は~ 1.6×104 (±1V)で、On 電流密度は試作された素子サイズが大きいこともあり~13A/cm2 と低い。Pt/TiO2/Ti ダ
イオードでは、Pt 側の界面がショットキーコンタクトになり、Ti 側の界面がオーミックコンタクトとなるが、
整流比 107 – 109 (±1V)が得られることがわかっている 175。さらに、面積 4µm2 の Pt/TiO2/Ti ショットキーダイ
オードの試作では、ON 電流密度が~ 3×105 A/cm2 (2V)まで増大した 176。ただし、詳細な解析の結果、電流は
ダイオードの断面に対して均一に流れている訳ではなく、エッジを流れるリーク電流の寄与があると考えら
れている。エッジリークの多いデバイスでは、セルサイズが小さくなるにつれて電流密度は大きくなる。
Ag/n-ZnO ショットキーダイオードは非合金の T/Au 電極とオーミックコンタクトを形成する選択スイッチであ
る。Ag/n-ZnO ショットキーダイオードでは、整流比 105 と正電流密度 104 A/cm2(2V)以上が確認されている 177。
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酸化物ショットキーダイオードに加えて、シリコンショットキーダイオードも選択スイッチとして利用され
ているが、その一例が Al/p-Si である 178。
4.1.3.3 Volatile switch as select devices 選択デバイス用揮発性スイッチ
揮発性の抵抗スイッチングデバイスも選択デバイスとして用いることができる。揮発性スイッチは、ON 状態
でメモリ素子にアクセス可能とし、オフ状態でスニーク経路を遮る。揮発性スイッチは、記憶ノードと類似
している。主な違いは、記憶ノードには不揮発性が必要だが、選択スイッチには、高速 ON/OFF 特性が求め
られることである。
4.1.3.3.1
Mott switch Mott スイッチ
このデバイスは、金属‐絶縁体転移（Metal-Insulator Transition）であるモット転移に基づくもので、臨界電界
（しきい値電圧）を超えると低抵抗になる。また、ある保持電圧以下になると、高抵抗に戻る。モット転移
デバイスは、モット転移を引き起こす電子的条件がメモリデバイスの動作時間のスケール内で緩和してはじ
めて、揮発性の抵抗スイッチとなり、選択デバイスとして利用できるようになる。モット転移デバイスとし
ては、VO2 を用いたデバイスが、NiOx RRAM の選択デバイスとして動作実証されている 179。しかしながら、
VO2 は約 68℃で金属状態へ相転移するため、スイッチとして使う場合は 68℃以下で使わなければならない。
現状のメモリデバイス仕様では 85℃以上での動作が求められることから、この温度特性のままでは、VO2 の
実用的な応用は制限される。より高い転移温度のモット材料が開発されねばならないが、最近、約 130℃での
金属‐絶縁体転移と電気的駆動によるスイッチングが SmNiO3 の薄膜で観測された 180。
4.1.3.3.2
Threshold switch しきい値スイッチ
このタイプの選択デバイスは、薄膜を用いて作製された MIM 構造で観測されるしきい値スイッチング効果に
基づいたものである。しきい値スイッチングは、電子電荷の注入によって引き起こされる。印加電圧がしき
い値電圧に到達すると抵抗値は急激に減少する。一方、印加電圧を下げて保持電圧以下にすれば、抵抗は元
の高抵抗状態に速やかに戻る。本現象の一例としては、相変化材料における構造変化の前に起きるしきい値
スイッチングがある 181。ニオブ酸化物にもメモリスイッチングとしきい値スイッチングの両方の機能がある
ことが確認されている。これら二つのスイチング機構は、ニオブ酸化物の組成を制御することで切り替えら
れる。本技術は、W/2 層 NbOx/Pt 構造のハイブリッドメモリとして、 1Kb 規模のアレイを用いて実証された
182
。Si-As-Te 3 元合金系では、成膜時のスパッタリングパワーを変えて組成制御することで、しきい値スイチ
ングが発現する 183。しきい値電圧と保持電圧の両方が材料の組成とともに変化するので、成膜条件を適切に
制御することで、選択デバイスの動作ウィンドウを最適化できる。さらに、AsTeGeSiN デバイスのような、
30nm まで微細化でき、10MA/cm2 を超える電流密度と 108 回を超えるエンデュランス（繰り返し動作）を両立
可能なしきい値デバイスも存在する 184。このデバイスは、TaOx ベースの RRAM デバイスと集積化することで
試作実証されている。
4.1.3.4 Nonlinear select devices 非線形選択デバイス
非線形性を有するデバイスは、単極性と双極性のメモリの両方に、選択デバイスとして用いることができる。
4.1.3.4.1
Nonlinear select devices 非線形選択デバイス
デバイスの非線形性は、非オーミックな電荷輸送機構であるトンネリング等の現象に起因したものである。
Ni/TiO2/Ni は非線形選択スイッチの一例で、1S1R メモリ構造の HfO2-RRAM の選択スイッチとして、集積化
実証されている 185。Pt/TiO2/TiN 構造の選択スイッチも、2 層 Pt/TiO2-x/TiO2/W RRAM と接続された、機能性メ
モリデバイス（functional memory device）としての実証例がある 186。“バリスタ”と呼ばれる選択スイッチは
TaOx/TiO2/TaOx 構造を用いている 187。この構造では、TiO2 中の Ti4+イオンを Ta5+イオンで置き換えることで、
置き換え前に絶縁体であった TiO2 層の電気伝導率を大きく変動させることができる。非線形選択デバイスの
ON 電流は、酸化膜の厚さと酸化条件に依存して変化する。ダイオードの連続接続構造である n+/p/n+ poly-Si
も選択デバイスとしての可能性が有ると考えられている。ただし、中間層である p 層が完全空乏化してしまう
ため、ドレインの影響が増加することによる障壁低下効果（Drain Induced Barrier Lowering: DIBL）によって、
引加電圧に対する指数関数的な電流増加が引き起こされることが懸念されている 188。
4.1.3.4.2
MIEC switch MIEC スイッチ
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21
このタイプの選択デバイスは、イオンと電子電荷がともに伝導に寄与している材料、いわゆるイオン・電子
混合導電体（mixed ionic and electronic conduction material: MIEC）と、それを挟む電極から構成されている。上
部電極には、MIEC と不活性な金属（例えば TiN や W）が用いられる。上部電極に負電圧を加えると、MIEC
中の正の銅イオン Cu+が上部電極に引き寄せられる。下部電極近傍では、Cu+が欠乏するため、原子空孔が形
成される。原子空孔濃度は、引加電圧に指数関数的に依存する。上部・下部電極ともに MIEC に不活性な金属
を用いた場合、正負の電圧に対して対称な、ダイオードの正極性的な I-V 特性が得られる。MIEC 中に稼働可
能な銅イオンが多数存在するため、高電流密度化（数十 MA/cm2 以上）が可能である 189。小規模アレイで試
作実証により、MIEC デバイスのエンデュランス（繰り返し動作回数）は 108 回以上可能であることが示され
ている 190。MIEC スイッチには、180 nm CMOS プロセスで試作した、512 kbit 相変化メモリの選択スイッチと
しての集積化実証例が有る 191。寸法 30 nm 以下、膜厚 12nm 以下までの微細化が可能であることも検証され
ている 192。
4.1.3.4.3
Complementary resistive switches 相補型抵抗スイッチ
相補型抵抗スイッチ(Complementary Resistive Switch, CRS)は、二つのバイポーラ RRAM デバイスを逆直列に接
続して、自己選択的なメモリ機能を発現させる素子である 193 。CRS には、“人工的な非線形性(constructed
nonlinearity)”とでも呼ぶべき機能が有る。 CRS では、“0”と“1”のどちらの状態も高抵抗に設定される。そのた
め、スニークパスから漏れ出すリーク電流は最小限に抑えられる。また、“0”と“1”のどちらの状態でも、逆直
列に接続されたデバイス対の一方の RRAM が低抵抗状態で、他方が高抵抗状態である。“1”状態の読み出し時
には、高抵抗状態のデバイスを低抵抗状態に変化させ、二つの ReRAM からなるデバイス対の全体を抵抗状態
とする。“0”状態を読み出す時には、抵抗変化させずに CRS を高抵抗状態に保持する。CRS の読み出しは基本
的には破壊動作であるが、非破壊読み出し動作も提案されている 194。CRS には、種々の抵抗変化素子が用い
られている。Cu/SiO2/Pt バイポーラ抵抗スイッチ 195, アモルファスカーボンを用いた RRAM196, TaOx を用いた
ReRAM197, 多層 TiOx デバイス 198, HfOx ReRAM199, ZrOx/HfOx 2 層 ReRAM200, Cu/TaO2 原子移動スイッチ 201, 及
び Nb2O5−x/NbOy RRAM202,などがその例である。現時点で、これらのデバイスを用いた CRS 動作には、非常に
高いスイッチング電流が必要である。目標値 30-100µA まで、スイッチング電流を低減することが求められて
いる。
表 ERD7a に、ダイオード、揮発スイッチ、及び非線形デバイスを対象として 2 端子選択スイッチのデバイス
特性の試作実証データをまとめた。自己選択特性（例えば、自己整流特性）を有するメモリデバイスは表
ERD7b にまとめた。表 ERD6 に記載されている要求値を見ればわかるように、求められるデバイス特性は
いまだ実現されていない。2 端子選択デバイスのスケーリングについては、接触抵抗 167 と側面（表面）空乏
化効果 203, 204 という 2 つの基本的な課題がある。これら 2 つの効果を抑制するためには、非常に高い不純物濃
度が必要になるが、これは古典的なダイオード構造において逆バイアス電流を増加させることとなり、結果
として ION/IOFF 比を低下させてしまう。スイッチ型の選択デバイスにおいては、適切な材料を見出し、スイッ
チング機構を明らかにすることで、必要な駆動電流密度、ION/IOFF 比、そして信頼性を確保することが主要課
題となる。エンデュランス（繰り返し書き換え回数）も重要なデバイス特性であるが、論文等での報告が少
ないのが現状である。ERD では、選択スイッチの調査研究を継続し、選択スイッチのデバイス性能への理解
を深めていく。
4.1.4 STORAGE CLASS MEMORY ストレージクラスメモリ
4.1.4.1 Traditional storage: HDD and Flash solid-state drives
HDD とフラッシュ SSD（ソリッドステートドライブ）
従来のストレージ：
従来、磁気ハードディスクドライブ（HDD）が不揮発のデータストレージとして使われてきた。HDD ストレ
ージのコストは$/GB と極めて安く、さらに下がり続けている。連続したデータを取り出すための帯域幅は大
きいものの、HDD はランダムアクセスタイムが長いため、1 秒あたりの最大 I/O 数（IOPs: I/O requests per
second）は制限されてしまう。また、HDD は、エネルギー消費量が相対的に大きく、形態的要素（形と寸法）
も大きく、さらに、ソリッドステートの技術では生じ得ない機械的な信頼性不良を被り易い。しかしながら、
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22
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市場占有率や HDD の年間出荷数の伸び（2012 年で 380,000 ペタ・バイト、成長率 32%／年）を鑑みるに、磁
気ディスクストレージのソリッドステートドライブによる置き換えは当分の間、起こり得ないと思われる 205。
NAND フラッシュの形の不揮発性半導体メモリは、新たなストレージ技術として幅広く使われるようになっ
た。HDD と比べると、アクセス時間が速く、サイズが小さく、エネルギー消費も少ない。しかしながら、
NAND フラッシュはストレージ用途として使うにはいくつか重大な制約がある：たとえば、書き換え耐性に
乏しい（消去可能回数 104-105 回）、データの保持期間の問題（新品は約 10 年持つが、使用可能回数の終わり
頃になると 1 年しか持たない）、消去時間が長い（~ms）、そして動作電圧が高い（~15V）など。NAND フ
ラッシュ SSD のもう一つの難しい課題は、そのページ／ブロック単位のデータ処理アーキテクチャである。
データの直接上書きができないので、手の込んだゴミ集め（不要データの整理）、チップ内でのメモリセル
使用頻度の均一化、そしてバルク消去の手続きが必要となる。このため追加の計算が必要となり（その結果、
性能が制約され、周辺のプロセッサや RAM、ロジックに関わるコストと電力が増加する）、過剰な設計仕様
が要求されることから、ユーザーが使える実効ビットの単価がさらに上がることとなる 206。
フラッシュメモリ技術はさらなる高密度化の努力が続けられているが、固有の動作特性（たとえば、読み出
し、書込み、消去の待ち時間など）はここ 10 年以上、ほとんど変化が見られない 207。セルの多値化（multilevel cell: MLC）によりフラッシュメモリの容量は 2~4 倍に増加したものの、スケーリングと MLC の組み合わ
せは、データ保持時間と書き換え耐性というストレージにとって最も重要な 2 つの特性値を劣化させることと
なった。垂直型構造に移行することで、待ち時間、保持時間、書き換え耐性といった特性を維持しつつ、あ
るいは僅かな劣化に抑えつつ、NAND フラッシュにおけるビット密度の向上（ビットあたり単価の低減）を
継続できることが期待されている。
現行技術に対する上記の様相は、試作段階及び研究開発段階にあるメモリ技術にとって不揮発性固体メモリ
領域に参画するための格好の機会を提供することとなる。
4.1.4.2 What is Storage Class Memory?
ストレージクラスメモリとは何か
ストレージクラスメモリ（Storage-class memory: SCM）は、従来 HDD が持つ大量保存能力と低コストに固体
メモリの利点、たとえば高い動作性能と耐久性を組み合わせたデバイスカテゴリを表している 208, 209。このよ
うなデバイスは、非常に安いビット単価で製造できる不揮発性メモリ（nonvolatile memory: NVM）技術を必要
とする。
当初は、NAND フラッシュの“置き換え”が必要になるときが必ず来るはずだという見通しの下に、代替に
向いた NVM 技術候補の研究が長いこと関心の対象となってきた。しかしながら NAND フラッシュは、これ
までのところ、ロードマップにしっかりと追従してスケーリングを続けており、他の技術で置き換える必要
性はない。既に広く普及している技術が順調にスケーリングを続けている限り、それを不完全な代替技術で
無理に置き換える危険を冒す必要性は見当たらない。
しかしながら、これら NVM 技術候補はフラッシュに比べるとまだ相対的に見劣りするとは言え、単なる
NAND フラッシュ“置き換え”以外の用途に対しては、活躍が大いに期待される技術候補が一つならず存在
する。ストレージクラスメモリは、これら多くの新規代替不揮発性メモリ技術が、もしかするとはるかにフ
ラッシュ以上のもの（高い書換え耐性、著しく高速の動作、バイト毎に直接アクセスできる能力の観点から）
を提供できるかもしれないという認識の表れと考えることができよう。ストレージクラスメモリは、原則と
して、メモリとストレージの階層の中に 2 つのまったく新しい別個のレベルを生むことができる。これらのレ
ベルはアクセスタイムによって互いに区別され、両レベルは、遅延時間に 2 桁以上の違いがあるオフチップ
DRAM（~80ns）と NAND フラッシュ（20µs）の間に位置している。
4.1.4.3 Storage-type SCM ストレージタイプ SCM
一つ目の新レベルは S タイプのストレージクラスメモリ（Storage-type storage-class memory: S-SCM）として識
別されるが、高性能の SSD として働き、HDD のようにシステム I/O 制御器によってアクセスされる。S-SCM
は、少なくともフラッシュと同等のデータ保持時間を呈することが必要で、これにより S-SCM モジュールへ
のオフラインでのデータ保存が可能となる。また、新たに、NAND フラッシュデバイスでは不可能だった直
接上書きとランダムアクセスもできるようになる（性能向上及びより簡潔なシステムにつながる）。しかし
ながら、絶対に必要なのは、S-SCM の最終的なデバイスコストを NAND フラッシュの 1.5~2 倍以内に抑える
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Emerging Research Devices
23
ことである。最初の段階でそのようなコストを直ちに実現する必要はないが、実績のない新しい技術に対し
て大量受注を保証し、かなりの額の先行投資を正当化するためには、コストがフラッシュに対してそのよう
なレベルに着実に向かっているということを早い段階ではっきりさせる必要がある。ただし、そのようなシ
ステムコストの低減は、デバイス技術そのもののコストよりも別のところから来る場合があることに注意さ
れたい。すなわち、多少、コスト高の NVM 技術であっても、使用部品を省いたりコスト的に簡素化したり性
能を下げることによって簡素で低コストの SSD が可能になるならば、結果として同じ目的が達せられるので
ある。もし、超高メモリ密度の実現を通じてビットあたりのコストを十分低い値にすることができるならば、
このような S-SCM デバイスは恐らく、モバイル用コンピューターはもちろんのこと、事業向けのストレージ
サーバーシステムにおいても、最後には HDD を置き換えることになるであろう。
4.1.4.4 Memory-type SCM メモリタイプ SCM
メモリとストレージの階層における 2 つ目の新レベルは、M タイプのストレージクラスメモリ（Memory-type
storage-class memory: M-SCM）と呼ばれ、~200 ns 以下の読出し／書込み遅延時間を呈するものである。この
仕様は M-SCM がメモリシステムと同期を取ることを可能にし、メモリ制御器からの直接接続ができるように
なり、I/O 制御器を通じたアクセスの非効率さを避けることができる。M-SCM の役割は、少量の DRAM の能
力を拡張し、そこそこのデータ保持時間と DRAM よりも低いギガ・バイトあたりの電力とコストを提供しつ
つ、通常の DRAM システムとすべての性能で同じレベルを実現することにある。ここでも、S-SCM の場合と
同様、目標コストが重要となる。M-SCM 技術の開発リスクを分散するために、混載用途か単体使用 S-SCM
のどちらかで、同じ技術が相互に利用されることが望ましい。M-SCM に対するデータ保持時間の要求は、そ
れほど厳しいものではない。不揮発性の役割は、主としてクラッシュや短時間の停電からの完全復旧の提供
にあるからである。
M-SCM にとって特に重要なのは、デバイスの書き換え耐性であろう。書き換え頻度の平滑化、誤り訂正、そ
して他の同様の操作のための時間は限られているからである。メモリ階層において揮発性のメモリは、MSCM となり得るどんな不揮発性メモリ候補と比べても、事実上、無限回の書き換え耐性を持つはずである。
たとえデバイスの書き換え耐性を 109 サイクルをはるかに超える値にできたとしても、M-SCM の役割は、縦
続キャッシュあるいは他の複合メモリを扱う中で注意深く検討される必要があると思われる 210。とは言うも
のの、M-SCM は、システム設計者に多くの新たな機会を提供してくれる。すなわち、真の永続データを使っ
たプログラミングの可能性を開き、重要なデータ処理を HDD よりもむしろ M-SCM に任せ、そして要求に的
確に応えるデータベース操作を行えるのである。
4.1.4.5 Target Specifications for SCM SCM の目標スペック
SCM への密度とコストの要求は、従来のムーアの法則のスケーリングの延長線上のものを超えるから、新し
い技術が、SCM に要求される極めて高いメモリ密度と極めて低いコストを達成するために必要となるだろう。
その新しい技術とは、(1)1 回書き込み固体メモリ 211 で現在商用的に導入された多層メモリの 3 次元集積、も
しくは、(2)多値レベル(MLC)技術、またはその両者組み合わせのようなものである。
Table ERD8 は、既存技術(HDD と NAND フラッシュ)のベンチマークパラメータと比較した、SCM デバイスの
代表的な一連の目標スペックを示す。上記のように、SCM は、レイテンシに基づいて差別化されると期待さ
れる。S-SCM は、S-SCM と M-SCM の 2 つの目標スペックの内より低速なものであるが、読み出し/書き込み
レイテンシは、NAND フラッシュを上回る十分な性能アドバンテージを示すために、1-5µsec の領域であるべ
きである。同様に、S-SCM のエンデュランスは、NAND フラッシュを超える明確な利点を提供するために、
少なくとも 106 の書き込み/消去サイクル耐性となるべきである。
SCM のシステム全体の電力消費を NAND フラッシュや HDD と競争力あるものにするために、また、高速な
I/O は考慮すべき程度の電力を消費すると予測されるために、デバイスレベルの電力スペックは極めて小さい
ものでなければならない。このことは、特に重要である。それは、低レイテンシが必須としても高バンド幅
を実現するのには依然十分でなく、高い並列度も要求されるからである。このことは、周辺回路とデバイス
の書き込み/消去電力要求において、ビットアクセス当りの電力が十分に低いことを要求することになる。最
後に、待機時電力は極めて低くあるべきである。そして、動作状態と待機状態を高速に切り替える際に性能
が劣化することなく、顕著にシステムの電力を削減する機会を提供するべきである。
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24
Emerging Research Devices
NAND フラッシュのコストの 1.5 倍から 2 倍以内という望ましいコスト目標を達成するために、実効的な面積
密度は NAND フラッシュに近いものになる必要がある。この低いコスト構造は、平面方向の更なる微細化、
積層の層数の増大、セル当りのビット数の増大、およびそれらの組み合わせによって、幾世代かに渡って維
持される必要がある。
M-SCM の目標スペックもまた Table ERD8 に示される。より高速なレイテンシ目標（メモリコントローラを
通じた同期アクセスを可能とする）を考えると、書き込み-消去サイクル耐性はより高く、不揮発メモリシス
テム全体で代替やアップグレードが必要となる前に十分に長い寿命を提供できるほどでなければならない。
幾つかの研究 212 は、3 から 10 年のオーダーのデバイス寿命を可能とするためには 107 サイクルのエンデュラ
ンスで十分であると示しているが、十分な工学的応用マージンを確保するには、109 サイクルの最低エンデュ
ランスが必要と我々は予想している。そのようなレベルのエンデュランスは、主メモリを補佐する役割にお
いての M-SCM の使用を可能とするが、著しくさらに高いエンデュランスは、M-SCM がより多様なメモリ用
途（メモリアクセスの総回数が非常に大きくなるような）で使用されることを可能とする。
上記で議論したように、オンラインシステム(電力供給が受けられるシステム)内で使用される M-SCM は、不
揮発性スペックが大幅に緩和される。求められる最小リテンションは、1 週間程度以内のシステムへの電力供
給の局所的もしくは広域的な電力喪失があっても、トランザクション(不可分な一連の処理)やシステムからの
他の重要データの復帰が可能であれば十分である。明らかに、より長いリテンションは、長期間のオフライ
ンストレージをも含む、様々な用途をサポートするであろう。動的電力は、待機時電力を著しく低く維持し
た上で、DRAM と競争力あるもしくは上回る程度であるべきである。M-SCM はリフレッシュする必要はない
が、このことが必ずしも電力と効率の大きな改善に結びつかない点は指摘されるべきである。これは、既存
の DRAM システムでは、リフレッシュの電力と関連オーバーヘッドは典型的にはそれほど大きくないからで
ある。しかし、このような傾向は、DRAM がより先進的な技術ノードへスケーリングするにつれて、変化す
るかもしれない。S-SCM と同様に、M-SCM の面積密度は DRAM と同レベルの低コストを実現するために、
高くなければならないであろう。
S-SCM はコストにおいて NAND フラッシュに匹敵することは潜在的に出来ないかもしれないが、それでもな
お市場では成功できるかもしれないことを指摘したい。それは、S-SCM が潜在的により高い性能、より高い
エンデュランス、直接バイトアクセス可能である付加的な利点を提供できるからである。一方、M-SCM は、
ほぼ確実に DRAM よりもより低い性能、より低いエンデュランスしか提供できないであろう。不揮発性は
DRAM が提供できない魅力的な特徴ではあるが、M-SCM は、DRAM を基準としてより低いコスト、より高い
ビット密度、もしくは、より低い電力、もしくはその組み合わせ、においてもその魅力を証明しない限り広
い成功を収めることはないであろう。
4.1.4.6 Device Candidates for SCM SCM のデバイス候補
既に議論したように、非常に多くの不揮発メモリの候補が、NAND フラッシュの潜在的な置き換え、もしく
は SCM を実現する潜在的なデバイスとして研究されている。それらのメモリ候補の幾つかは、既に商用化に
成功しているものの、SCM を実現するには依然として不適合である。このことは、高い不揮発性(1 週間から
10 年)、非常に低いレイテンシ(100 ナノ秒から最大 10 ミリ秒)、実用上の物理的耐久性、最も重要なことに、
極めて低いビット当たりコストなど、要求される特質の組み合わせは実現するのが簡単でないことをことを
考えれば、驚くことではなない。
ビット当たりコストの最小化するための要求によって主に派生する、SCM 用途に対するメモリデバイスの必
須の特質はスケーラビリティである。スケーラビリティとは、即ち、MLC(多値レベルセル)か 3 次元集積もし
くはその両者、低製造コスト、長期リテンション、低レイテンシ、低電力、高サイクル耐性、低バラツキを
通して高い面積密度を実現する高い潜在能力のことである。
Table ERD9 は、プロトタイプメモリエントリ(Table ERD2)と現在の新探究メモリエントリ(Table ERD4)の、上
記のパラメータに基づいた SCM 用途に対するポテンシャルを示している。上述のパラメータの各々は、SCM
用途への適合性の観点において、その技術の強みである(緑色顔マーク)、特に強みでない(黄色顔マーク)、弱
みである(赤色顔マーク)、の何れかで定性的に記載されている。
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25
Table ERD2 の 3 つのプロトタイプメモリ候補は、FeRAM、STT-MRAM、PCRAM である。FeRAM は初めに商
用化されたが、スケーラビリティ、MLC(多値レベルセル)、3 次元集積、において困難性を有している。その
困難性は、その卓越したレイテンシ、電力、耐久性に関わらず、FeRAM を SCM 候補とすることを難しくし
ている。STT-MRAM は、レイテンシとエンデュランスにおいて特に優れていると考えられているが、熱安定
性、低い書き込み電力、明確に分離された抵抗分布(つまり、低いバラツキ)を維持したまま微細化することは
現状難しい課題である。特に、互いに異なりまた注意深く調整された特性を持つ複数の STT-MRAM を積層す
ることよって MLC を実装することは極めて難しいと考えられる。PCRAM は縮小可能、MLC 可能、3D 集積
のためにユニポーラ選択デバイスしか必要としない、ということが示されているが、省電力化と高耐久性の
両立、リテンション、レイテンシ、低製造コストは依然として進行中の課題である。しかし、NOR フラッシ
ュ代替としての PCRAM の最近の出荷は SCM 用途向けにそれらの項目を改善できる可能性を潜在的に示して
いる。
7 つの新探究メモリエントリの中で、FeFET のような新探究強誘電体メモリは FeRAM と類似しているが、よ
り縮小可能だと期待できる。但し、電荷蓄積効果によりエンデュランスが低くなるかもしれない懸念がある。
新しい分類のカーボンベースメモリ、以前からある分類の巨大分子メモリや分子メモリについては、集積化
したデバイスアレイの実装のデータが不足もしくは利用不可能であり、これらの新探究技術の SCM 用途とし
ての適合性を評価することを難しくしている。
ReRAM の過去 3 ～ 5 年に渡る大量の研究は、これらのメモリは、電気化学的金属化架橋型 (EMB:
electrochemical metallization bridge)、金属酸化物-両極性フィラメント型(MO-BF: metal oxide-bipolar filamentary)、
金属酸化物-単極性フィラメント型(MO-UF: metal oxide-unipolar filamentary)、金属酸化物-両極性非フィラメン
ト型(MO-BN: metal oxide-bipolar non-filamentary) のサブカテゴリにさらに分類されるべきであることを明確に
した。NiO のような MO-UF メモリの単極性の性質はそれを 3 次元集積により適合するものにするが、MO-UF
メモリは高い書き換え電力と低い耐久性を示す傾向にもある。EBM デバイスの銅もしくは銀の金属フィラメ
ントは MLC に適合する大きな抵抗変化をもたらすが、短いリテンション特性を示す傾向にもある。4 つのサ
ブ分類の内３つはフィラメント動作であり、潜在的なスケーラビリティは高いとみるべきである。HfOx や
TaOx のような MO-BF メモリは顕著な弱みを見せない。しかしながら、広範囲のサイクル動作における抵抗
およびスイッチ電圧の両方のバラツキが、将来の技術ノードへ向けた一層の微細化の障壁となるか否かは依
然として不明確である。最後に、MO-FN メモリは低いバラツキを示すが、リテンションを改善する必要があ
る。
Section5.2 は、新探究アーキテクチャの文脈において SCM をさらに議論し、SCM のシステム設計や潜在的な
応用分野について言及する。
4.2 LOGIC AND ALTERNATIVE INFORMATION PROCESSING DEVICES ロジックと代
替情報処理のためのデバイス
ERD チャプタの中心的な目的の一つは、シリコントランジスタを超えるデバイスについての最新の研究を俯
瞰すること、ならびに半導体産業の技術開発を先導するデバイスとしてシリコントランジスタを置き換える
可能性がある新奇論理スイッチを予見することである。そのような置き換えは、もし次に述べる特長の一つ
以上が新奇デバイスによって可能となるならば、潜在的に可能であると考えられる。(1)究極的に微細化され
た CMOS によって到達可能な範囲を超えてデバイス密度を増大させること(同時に相応にコストを低減させる
こと)。(2)駆動電流改善と負荷容量低減などを通じて、CMOS を超えてスイッチングスピードを高速化するこ
と。(3)CMOS を超えてスイッチングエネルギーを低減し、回路全体のエネルギー消費を低減すること。(4)従
来の CMOS を使っては効率的に実行できない新奇の情報処理機能を可能ととすること。
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Figure ERD5 Taxonomy of options for emerging logic devices. The devices examined in this chapter are
differentiated according to (1) whether the structure and/or materials are conventional or novel, and (2) whether
the information carrier is electron charge or some non-charge entity. Since a conventional FET structure and
material imply a charge-based device, this classification results in a three-part taxonomy.
4.2 節の構成は、CMOS から、構造、材料、もしくは動作原理の点で CMOS からより遠いデバイスへの秩序あ
る遷移を可能とするかもしれない技術オプションの発展を反映するように意図されている。その構成は、
Figure ERD5 に図示されている。
新探究ロジックデイバスの分類は本節の 3 つの表でカバーされる。Table ERD10a は、“Extending MOSFETs to
the End of the Roadmap”と題され Figure ERD5 の４領域の内左下の領域にあるデバイスの特性を表にしている。
これらのデバイスは、4.2.1 節で俯瞰される。Table ERD10b は、“Charge-Based Beyond CMOS: Non-Conventional
FETs and Other Charge-Based Information Carrier Devices,”と題され、４領域の内右下の領域のデバイスに対応し、
4.2.2 節で俯瞰される。Table ERD10c は、４領域の内右上の領域に位置づけられる“Alternative Information
Processing Devices”について詳しく扱い、4.2.3 節で俯瞰される。
Table ERD 10a MOSFETS: Extending MOSFETs to the End of the Roadmap.
Table ERD 10b Charge-Based Beyond CMOS: Non-Conventional FETs and Other Charge-Based Information Carrier
Devices
Table ERD 10c: Alternative Information Processing Devices
4.2.1. Extending MOSFETs to the End of the Roadmap
4.2.1.1 Carbon Nanotube FETs カーボンナノチューブ FET
カーボンナノチューブ FET の最もよく述べられる利点は電荷キャリアの高移動度とサラウンドゲート構造に
よるサブスレッショルドスロープ低減（つまり短チャネル効果の抑制）の可能性である。しかしながら、こ
れらの利点を実現するためには、（１）バンドギャップエネルギー制御の可能性、（２）必要な場所と方向
にナノチューブを配置すること、（３）電荷キャリア型と濃度の制御、（４）ゲート絶縁膜の堆積、（５）
低抵抗コンタクトの形成を含む複数の挑戦的課題がある。
過去２年において、CNT FET の作製において大きな進展があった。これには、（１）短チャネル効果を観測
することなく、チャネルを 9 nm まで縮小しながら性能を維持したこと 213、（２）相補型ゲート・オール・ア
ラウンド FET を作製したこと 214、（３）153 GHz の真性 fT をもつ FET を作製したこと 215、（４）ドーピング
されていない CNT を用いて 0.4 V で動作する CMOS インバータやパストランジスタロジックを作製したこと
216
、（５）178 個の FET で構成されるカーボンナノチューブコンピュータを作製したこと 217、（６）ラング
ミュア・シェファー法により 500 µm-1 の密度で完全に基板表面を覆う配向した高純度化半導体 CNT の配列を
堆積したこと 218、（７）125 mA/mm のオン電流をもつ CNT FET を作製したこと 218 が含まれる。
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加えて、継続的な進展が残された挑戦的課題に対して達成されている。これは、バンドギャップエネルギー
の制御されたカーボンナノチューブの分布を達成するための化学的手法を用いたカーボンナノチューブの分
級、半導体ナノチューブの純度の~99.9%までの改善 219、大規模な単一カイラリティ分離 220 が含まれる。しか
し、この純度は VLSI の作製に要求されるものより何桁も低い。よいコンタクトを形成するため、また意図し
ないドーピングを低減するため、分散剤を取り除く技術も必要である。High-k ゲート絶縁膜に含まれる界面
電荷を用いたキャリア型制御の手法 221 が改良された 214。その信頼性、制御性、キャリアトラップ効果はさら
に理解される必要がある。ゲート絶縁膜に LaOx を用いて、63 mV/dec のサブスレッショルドスイングが実現
された 222。p 型と n 型 FET の両方に対してよいコンタクトが形成されたが 223、n 型 FET に対しては CMOS に
適合した材料が必要である。大きな進展はあったものの、他の部分は従来の CMOS プロセスフローにおいて
ナノチューブ回路を作るように、シリコンウェハ上にチャネル代替材料として、半導体ナノチューブだけで
高密度に配向した配列を堆積するという究極的な目標はまだ達成されていない。
4.2.1.2 Graphene FETs グラフェン FETs
グラフェン材料はカーボンナノチューブを超える非常に高い移動度を提供できる可能性があり、また通常の
トップダウンプロセスでグラフェンナノリボンをパターニングできるという期待がある。グラフェン電界効
果トランジスタ(FET)の研究は早いペースで進んでいるが、まだ多くの課題がある。2004 年のグラフェンの電
界効果に関する初めての報告以来 224、ボトム（バック）ゲート 224、トップゲート 225,226,227、デュアルゲート
228,229
、サイドゲート 230 を使った FET が剥離グラフェン 231,232、エピタキシャルグラフェン 225,226,233、CVD グラ
フェン 234,235 を用いて実現されている。
グラフェン FET の研究は、トランジスタチャネルのために剥離グラフェンを使用することから開始された。
最近は、SiC 上のエピタキシャルグラフェン、CVD 成長によるグラフェンを用いた研究が行われている。結
晶から剥離されたグラフェンはまだ最も高い移動度を示すが 236,237,238、大量生産には向かない。SiO2 を絶縁膜
としたバックゲート FET は典型的に 10,000 cm2/Vs の移動度を示す 224（注：バックゲートは FET による回路
には向かないが、移動度の値自体は、トップゲートでの移動度との有用な比較を与える）。SiO2 上のグラフ
ェンの室温における移動度は、SiO2 基板の表面フォノンによる散乱により、40,000cm2/Vs 程度に制限されるこ
とが予想されている 239 。実際、最高の移動度はサスペンデッドグラフェンで得られおり、 240K で
120,000cm2/Vs、液体ヘリウム温度で 1,000,000cm2/Vs 程度の値が得られている 236,237,238。最近、不活性で平坦
な窒化ボロンがグラフェンチャネルの基板として使われ 240,241、室温において 100,000cm2/Vs を越える移動度
が得られた。SiC 上のエピタキシャルグラフェンにおいては、室温で 15,000cm2/Vs、液体ヘリウム温度で
250,000cm2/Vs の移動度がそれぞれ得られた 242,243。一方、CVD グラフェンは室温において最高 25,000cm2/Vs
程度が得られている 244。
トップゲートグラフェンチャネルトランジスタに関して言うと、一般的に得られる電界効果移動度は上述の
値よりも小さくなる。これは、ゲート絶縁膜の堆積によりグラフェンの電気特性が劣化するためである 245。
そのような劣化を防ぐために、グラフェンと高誘電率材料の間にしばしばバッファ層が使用される 246,247。真
空蒸着によって堆積された SiO2 がグラフェンチャネルをあまり劣化させないことが示され、トップゲートト
ランジスタとして最高 5,400cm2/Vs の電界効果移動度が得られた 248。また別の例では、自然酸化された薄いア
ルミ層を原子層堆積によるアルミナのシード層として用いられ、8,600cm2/Vs 程度の電界効果移動度が得られ
た 249。トップゲートグラフェントランジスタで最高の移動度は、Al2O3 ナノワイヤをゲート絶縁膜として用い
て得られ、その値は 23,600cm2/Vs である 250。ここでは、エピタキシャルグラフェンがチャネルとして用いら
れた。
デジタルアプリケーションにおける深刻なグラフェンの限界は、バンドギャップが無いため Ion/Ioff が非常に小
さくなることである。しかしながら、上で言及したように、バンドギャップを開くいくつかの方法が提案さ
れている。そのうちの１つは、グラフェンナノリボンを使ってデバイスを作製することである 251,252,253,254,255。
ナノリボンにおけるキャリアの輸送は、最初はトップダウン法による作製されたナノリボンを用いて示され
た 251。15 nm 幅のナノリボンにおいて、約 200 meV のエネルギーギャップが得られた。最近、10 nm 以下のハ
ーフピッチの複数のナノリボンからなるデバイスが、ブロック・コーポリマーの自己組織化を用いたパター
ニングにより作製された 256。しかしながら、これらデバイスのオンオフ比は室温で 10 程度と低いものであっ
た。ナノリボンはまた、いくつかの他の方法によっても作製された 252,253,254,255 。特に最近、10,10’-dibromo-
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9,9’-bianthryl モノマー前駆体を用いたボトムアップ手法により、幅が厳密に制御されたナノリボンが形成可能
なことが示された 257。このナノリボンのバンドギャップは、約 3.7 eV と見積もられた 258,259。類似の手法を使
って、最近より幅が広く、バンドギャップが小さいナノリボンの形成も報告された 260。これらボトムアップ
ナノリボンは、通常超高真空化において清浄 Au(111)基板上に形成される。ナノリボンの位置や方向を制御す
ることは依然として難しく、それがデバイス応用を目指す上で障害になっている。薬液中でグラファイトに
超音波をかけることにより作った幅 2nm のナノリボンを使ったデバイスは、オンオフ比 107、電界効果移動度
200cm2/Vs を示した 252。比較的低い移動度は、ナノリボンのエッジにおけるキャリアの散乱が原因と考えられ
ている。実際、最近の理論的研究は、スムースなエッジが、良い電気特性を得るために必須であることを示
した 261。それに加え最近の実験的研究では、グラフェンナノリボンにおける電気伝導が、エッジにおける欠
陥や荷電不純物により大きく影響を受けることを示唆する結果が得られた 262,262,264。CMOS 用のグラフェンナ
ノリボントランジスタを実現するためには、より多くの労力が必要である。
グラフェンにバンドギャップを形成するもうひとつの手法は、２層グラフェンに垂直に電界を印加すること
である 265,266,267,268,269。実際、2.2 Vnm-1 の変位場において、130 meV のトランスポートギャップが形成され、
オンオフ比としては室温で約 100 が得られた 269。この手法では、大きな電界が必要となる。それと等価な手
法として、２層グラフェンの片側、あるいは両側に分子ドーピングを行うことにより、バンドギャップを形
成することも可能である 270,271,272,273,274。n 型のドーパント分子と、p 型のドーパント分子で２層グラフェンを
挟む事により、300 meV を超えるバンドギャップが形成されることが予想されている 273。トランスポートギ
ャップは、グラフェンに孔をあけることにより、すなわちグラフェンナノメッシュを形成することによって
も得られる 275,276,277。トランスポートギャップはネック幅（孔の間の距離）によって制御可能である。この手
法により、室温で約 100 のオンオフ比が得られた。最近、ヘリウムイオン照射を利用してグラフェンに低密度
の欠陥を入れることにより、トランスポートギャップが形成されることが報告された 278,279。室温において約
100 のオンオフ比が得られた。ここで紹介した手法では、ロジック応用に利用できるような十分大きいオンオ
フ比がまだ得られていない。したがって、CMOS 応用にこれらの手法を利用するためにはさらなる努力が必
要である。
グラフェンの重要な応用の一つとして、高い線形性が要求される個別 RF 素子が挙げられるだろう。既にその
ような高周波応用を目指した多くの研究がなされている 232,235,280。電流利得が１になる遮断周波数として、セ
ルフアラインプロセスにより得られた剥離グラフェンチャネル(チャネル長：67 nm)を用いたデバイスにおい
て 427GHz が得られた 281。エピタキシャルグラフェンを用いたデバイスでは 350GHz、CVD グラフェンでは
300GHz の遮断周波数が得られている(チャネル長： 40 nm)282。高い最大発振周波数を達成することが、RF 応
用を実現するための次の重要なステップである。
4.2.1.3 Nanowire Field-Effect Transistors (NWFETs)
タ (NWFETs)
ナノワイヤ電界効果トランジス
ナノワイヤ電界効果トランジスタは，通常の平面型 MOSFET のチャネルが半導体ナノワイヤで置き換えられ
た構造のものである．このようなナノワイヤは直径が 0.5nm 程度のものまで動作が示されている 283 . ナノワ
イヤトランジスタは様々な材料から構成されており，シリコン，ゲルマニウム，III-V 族化合物半導体(GaN,
AlN, InN, GaP, InP, GaAs, InAs), II-VI 族材料 (CdSe, ZnSe, CdS, ZnS)や半導体酸化物(In2O3, ZnO, TiO2)などであ
る 284. 重要なことは，直径が小さくなると，これらのナノワイヤで量子閉じ込め効果が顕著になり，1 次元の
バリスティック輸送が顕在化することである 285 ,．ゲートオールアラウンド構造では，短チャネル効果や他の
平面型 MOSFET を縮小する際に生じる制約が緩和される．
FET チャネルとするために半導体ナノワイヤを作製する方法では，重要な進歩が報告された．これらには 2 つ
の主要な方法がある．最初の方法はリソグラフィーとエッチングの併用である．半導体チャネルはリソグラ
フィーとエッチングで形成される 286 ．2 番目の方法は，触媒を利用した化学気相堆積法である 287,288 ．特に
VLS 成長機構は，様々な種類のナノワイヤで実証されており，コア￢シェルやコア－多層シェルヘテロ構造
なども作られている 289,290 ．異種材料の混合ナノワイヤは，コア－シェル構造や軸方向のセグメント構造で
も，IV 族や化合物材料を利用して実証されている．軸方向のセグメント構造はエピタキシャルに成長されて
いるため，材料界面は軸に直交することになる．このことは極めて大きな格子不整合を，欠陥フリーで実現
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Emerging Research Devices
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することを可能とする．垂直方向のトランジスタは Si291 , InAs292,293 や ZnO294 で作製されており，良い特性を
示している．コア－シェルのゲートオールアラウンド構造 295 では優れたゲート制御性と短チャネル効果の抑
制が示されている．
ナノワイヤ素子を用いた回路とシステムの機能性は，250GHz スイッチング速度の個別 CMOS 論理ゲート 296 ，
垂直配向の集積された 3 ステージリング発振器の 108MHz 動作 297，不揮発性ナノワイヤの拡張プログラマブ
ル配列による全加算機，全減算器，マルチプレクサ，デマルチプレクサ，クロックド D ラッチ動作などで示
されている 298．様々なナノワイヤのテストサーキットで測定された動作速度は，チップ外配線の容量で制限
され，ナノワイヤ素子の本質的な能力として予測されている THz 動作を達成することはできていない 299．ゲ
ートオールアラウンドのナノワイヤトランジスタでは，ほぼ理想的なサブスレッショルド・スウィングであ
る 60 mV/dec が n 型でも p 型でも得られている 300,301 ．本質的なスイッチングエネルギーは 2×10-17 J と低い
ことが示されている 302 ，ただし，この値は理論的な予測よりもまだ 3 桁ほど大きいものである．
大学の実験室で多くの魅力的な結果が得られているものの，ナノワイヤトランジスタが商用化される上では，
未だ重大な課題が残されている．ナノインプリントで作製されたにしろ，成長法で作製されたにしろ，ナノ
ワイヤを基板に転写するのであれば，デバイスの歩留まりと均一性そして位置制御を達成する必要がある．
高い表面－体積比のおかげで，ナノワイヤトランジスタの性能は表面ラフネスや表面欠陥の影響を強く受け
る．そのため，最適な表面処理やパッシベーション技術を開発する必要がある．加えて，ゲート長が 40nm 以
下の個別デバイス動作は実証されているものの 302，ピッチやサイズが最先端 CMOS と競合しうる高い密度で
作製できるかは明らかでは無い．チャネル置き換えではなく，ナノワイヤはクロスバーメモリ・ロジックな
どの 1D 構造の優位性を最大限に利用できる代替アーキテクチャにより適しているかもしれない．しかし，周
辺回路との実効的なインターフェイスはまだ開発の必要があり，寄生抵抗は配列のサイズを著しく制限する．
他の意見としては，CMOS 回路の上に垂直ナノワイヤ素子を直接集積するというものがあるが，この方法は
依然大規模での実証を行う必要がある．
4.2.1.4 P-type III-V Channel Replacement Devices p 型 III-V 化合物半導体チャネルデ
バイス
n 型チャネル代替材料として III-V 化合物半導体はその素晴らしいバルクでの電子移動度により、大きな注目
を集めている[303]。CMOS 回路で高い性能を実現するには、高移動度の p 型チャネルもまた必要である。IIIV 族化合物半導体では、Sb 系-半導体がバルク材料として高い正孔移動度を示している。たとえば、InSb と
GaSb が 850 cm2V-1s-1 および 800 cm2V-1s-1 をそれぞれ示しており [304], シリコンのバルク正孔移動度である 500
cm2V-1s-1 よりも明らかに高い。その上、正孔移動度は、2 軸圧縮歪みの導入で増大できる。これは、小さな格
子定数を持った材料の上にシュードモルフィックな成長を行うことで実現できる[304,305,306,307]。正孔移動
度を改善するその他の方法としては、Si-MOSFET で使われているのと同様の一方向性の歪みも使える
[306,308]。p-InGaSb の圧電係数は一方向性の歪みが掛かった時には、Si の 1.5 倍も大きい[309]。InGaSb のも
う一つの優れた点は、n チャネル材料としても優れていることである。電子移動度は 4,000 cm2V-1s-1 を超える。
従って、単一のチャネル材料で CMOS 回路を形成することが出来る[310]。
圧縮歪みを使うことによる最も高い正孔移動度は、 GaSb/AlAsSb ヘテロ構造では 1,500 cm2V-1s-1 [307]であり、
InGaSb/AlGaSb 系の場合も 1,500 cm2V-1s-1 が観測されている [305]。 InSb では最も高い移動度は 1,230 cm2V-1s-1
[6]であるが、量子井戸幅が 5 nm であり、井戸を幅広くすれば高い移動度が得られるであろう[307]。デバイス
特性としては、ゲート長 40 nm の圧縮歪み InSb 量子井戸 pFET が遮断周波数 140GHz、伝達コンダクタンス
510 µS/µm、オン電流 150 µA/µm を電源電圧 0.5V で示し、ゲート長 125nm の素子ではサブスレッショルドス
ロープが 90mV/dec である[309]。Si 基板上に形成することは MOSFET 代替材料としては必須と考えられるが、
Si 基板上の III-V p-MOSFET も InGaSb のナノリボンを転写することで報告されている[310]。このナノリボン
では表面保護と InGaSb 中への正孔閉じ込めの為に InAs クラッド層をつけており、最大実効移動度で 820
cm2V-1s-1 が得られている。10nm 厚の ZrO2 を絶縁膜に使うことで，界面準位密度が 1.4x1013 cm-2eV-1 にもかか
わらず、130 mV/dec のサブスレッショルドスロープを得ている。同じ手法による InAs チャネルと併用するこ
とで、CMOS 回路が形成され、NOT と NAND の論理動作が示されている[312]。このときは、薄い井戸(5 nm)
を使ったことで、移動度は 370 cm2V-1s-1 と劣化している。得られたサブスレッショルドスロープは 156
mV/dec.である。
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30
Emerging Research Devices
現時点で、まず解決すべき問題は、絶縁物/半導体の界面準位である。現時点で最も良い特性が得られている
ゲート長 40 nm の圧縮歪み InSb 量子井戸 pFETs はショットキーゲートを持つ HEMT 構造[309]であり、ゲート
リーク電流低減の為に MOSFET 構造を持つ必要がある。サブスレッショルド特性で評価すると、MOSFET に
おいて最も低い値は 5 µ m ゲート長での 120 mV/dec である[313]。価電子帯付近では界面準位密度が 3x1011 cm2
eV-1 であるものの、伝導帯近傍では 1x1013 cm-2eV-1 程度の高い界面準位が見られる。さらに絶縁膜は 10 nm 厚
の Al2O3 でありまだ EOT が大きい。界面準位密度は作製プロセスに大きく依存していることから、より薄い
絶縁膜において低い界面準位密度を得るための方法の、さらなる改善が必要である[314]。高いオン電流をも
つという要求も問題である。MOSFET においては 5 µm のゲート長で 70 µA/µm [313]が得られているが、この
素子ではこれより短いゲート長は同時には作られていない。現時点で MOSFET において最も短いゲート長が
750 nm[314]であり、このチャネル長までチャネル長とオン電流が反比例した特性が得られている。ただし、
ゲート長 750 nm の素子での最大電流も 70 µA/µm に留まっている。さらに理論的に見積もられた HEMT 型
InGaSb FET のオン電流がゲート長 20 nm でも 200 µA/µm 程度に留まっている[315]。シートキャリヤ濃度が増
えると顕著な移動度の劣化があること、III-V 族半導体ではイオン注入による高濃度ソース/ドレインが作りづ
らく、キャリヤ枯渇を起こしやすいことも合わせ考えると、充分なオン電流が得られるかの検証が必要であ
る。
4.2.1.5 N-type Ge Channel Replacement Devices n 型 Ge 新規チャネルデバイス
Ge-nMOSFET は、通常のバルク平面型や、FinFET およびトライゲート FET など、非平面型の MOSFET と
してこれまで実証されている 316,317。Ge-nMOSFET は、バルク中および(111)反転層の電子移動度が Si に比べそ
れぞれ 2.4 倍、3.1 倍 318 と、非常に高いことが Si デバイスに対する本質的な利点である。一方、III-V 族化合
物半導体に比べれば移動度の優位性はないものの、状態密度が III-V 族より高いために、バリスティック電流
は III-V 族を上回るという計算結果もある 319。電子移動度を向上させるため、ソース・ドレインストレッサー
によるひずみ技術が実証されている 320。また、ストレスライナーのひずみ技術についても、シミュレーショ
ン結果が示されている 321。一方で、CMOS とシリコンフォトニクスの融合を意図し、GeSn 混晶半導体が検討
されている。錫(Sn)組成が 10%以上で、直接遷移となると予想されているためである 322,323。GeSn-pMOSFET
は、Ge-pMOSFET よりも高移動度が期待されているが、これを CMOS として用いるための対として GeSnnMOSFET が検討されている。格子緩和した GeSn-nMOSFET（Sn 組成 10%程度）は、Ge-nMOSFET に比べ若
干電子注入速度が高いというシミュレーション結果が得られている。これは、有効質量が軽いΓ点近傍の電
子の存在確率が高くなるためである。ただし、Ge 基板上に格子整合して形成された圧縮ひずみ GeSn におい
てはこの利点は失われることに注意が必要である。Ge(Sn)-nMOSFET を CMOS に持ち込む利点は、III-V
nFET/Ge-pFET の CMOS 構成に比べて、p、n 両チャネルとも Ge(Sn)チャネルの CMOS の方がより低コストに
できるという点にあると認められる。
高い反転層電子密度における電子移動度の最高値として、429 cm2/Vs (Ns=1×1013 cm-2)あるいは 488 cm2/Vs
(Ns =8×1012 cm-2)等の値が報告されている 324,325。近年の主要な技術的進捗は、この様なゲートスタックにおけ
る高移動度と、低 EOT の両立である。1 nm 程度の EOT においてこれらの高移動度が得られたという結果は、
微細 CMOS として Ge-nMOSFET を実用化するうえで非常に重要なものである 324。微細化に関し、ゲート長は
最短で 50 nm320、EOT は最小で 0.39 nm326 の値が報告されている。しかし、電流値としては 80 µA/µm (VGVT=0.9V, VD=1V)に留まっている 317。p 型と n 型の Ge-MOSFET のペアの作製は実証されているが 317, 327、回路
動作はまだ示されていない。ただし、TCAD の結果を用いた回路シミュレーションでは、GOI-CMOS 回路の
性能は、殆どの要素回路および条件下で SOI-CMOS のそれを凌ぐことが予測されている 328。最も重要で困難
な課題は、Ge-nMOSFET の寄生抵抗を低減することである。この点で、ITRS ロードマップの前版発表以降、
顕著な進展が得られている。低温での n 型不純物の活性化技術がそれであり、たとえばマイクロ波アニールや
327
、カルコゲンの同時イオン注入 329 が報告されている。これらの結果は、順次積層タイプの 3D-CMOS-LSI330
への適用といった他の低温プロセス化が要求される用途にとっても意味のある結果である。また、NiGe と n+Ge との接触抵抗率を 1.7×10-7 ohm.cm2 にまで低減させた結果 331 や、Sb イオン注入あるいはレーザーアニール
により電子密度を 1×1020 cm-3 まで高めた結果 332 が報告されている。理論計算によれば、Ge 中の電子濃度
1×1020 cm-3 が達成されれば、金属と n+-Ge との間に 0.7 nm 厚さの ZnO を挿入することで ITRS の要求値(<
1x10-8 ohm.cm2)が満たせることが示された 333。
Ge-nMOSFET 実用化の上で最も重要な問題点は、短チャネルデバイスの電流駆動力が通常の Si-nMOSFET
に比べて低いことである。高性能の Ge-pMOSFET と対にして用いるのに十分な電流駆動力を得るためには、
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31
Ge-nMOSFET の高い寄生抵抗値を下げることが鍵となる。最も重要な問題点は、n 型不純物の活性化率が低く、
通常のイオン注入と RTA を用いると電子濃度が 1x1019 cm-3 程度で飽和してしまうことである。さらに、n 型
不純物の大きな拡散係数に対して、如何に不純物の拡散を抑えるかということも問題点である。レーザーア
ニールによる活性化、あるいは、エピタキシャル成長中のドーピング技術が解決策となりうる 332, 334。これら
の技術で、1020 cm-3 を超える電子濃度は得られているが、10 nm 未満の浅接合はまだ得られていない。一方で、
これらの電子濃度が得られたことで、接触抵抗率を 1×10-8 ohm.cm2 より低減することは可能であると考えられ
る。ただし、これらの技術は 14 nm 以降の技術世代のプロセスと整合するものでなければならない。また、
III-V/Ge 両方を用いるデュアルチャネル CMOS に対し、全 Ge-CMOS のコストメリットを訴求するには、p、n
両チャネルのゲートスタックを共通化することも求められる。今後 Ge-nMSOFET の研究開発を強力に動機づ
けして行くためには、Si-nMOSFET を凌駕する性能を短チャネルの Ge-nMOSFET で実証することが必要であ
る。ここで述べた寄生抵抗低減技術と、1 nm 未満の EOT でかつ界面準位密度を実現するゲートスタック技術
の組み合わせで可能になると考えられる。
4.2.1.6 Tunnel FETs トンネル FET
トンネル FET は、ゲート付きの逆バイアス p-i-n 接合デバイスであり、通常の MOSFET よりも急峻な ON-OFF
特性を示すことが期待されている。通常の MOSFET では、サブスレッショルド・スロープ(S 値)の室温での限
界：60mV/dec はソースからチャネルへの熱的なキャリアの注入で決まっている 335, 336, 337。トンネル FET では
S 値を 60mV/dec より小さくすることができるので、より低い VDD での動作が可能となり、実質的な低消費電
力化につながる。ゲート電圧が低い時は、真性領域と p+領域との間のエネルギー・バリアの幅が十分広いの
で、バンド間トンネル確率は無視できるほど小さい。このときデバイスは OFF 状態にある。正のゲート電圧
を加えると、真性領域のバンドはエネルギー的に押し下げられ、トンネルバリアが狭くなり、トンネル電流
が流れるようになる。バンド間トンネルは量子力学的現象であり、MOSFET の限界（S=60mV/dec）に比べて
より急峻な ON-OFF 特性を示す。S 値はゲート電圧に対して一定ではなく、低電流領域で最も小さい値を示す。
トンネル FET は、スタンバイ時のリーク電流を抑制できる可能性があるため、0.5V 以下の電源電圧で動作す
る将来の論理回路を実現するものとして、活発に研究されている。最近の報告においては、高性能(high
performance)スイッチの候補としての可能性も指摘されている。その場合には、適切なヘテロ構造アーキテク
チャ 338 と III-V 族化合物半導体、Ge, SiGe,グラフェンのような低バンドギャップ材料を用いる必要がある。ト
ンネル FET は、同じ電源電圧下で比較すると Ion は小さいが、CMOS と同等のスピード性能（CV/I の指標にお
いて）を示す可能性が報告されている 339。
多くの詳細なデバイスシミュレーションによると、バンド間トンネル FET は、Si340 、SiGe341 のような従来の
半導体材料、あるいはカーボン・ナノチューブ (CNT) 339 、グラフェン 342 などの材料においても、熱的限界を
下回るＳ値を実現できるとの予測が示されている。トンネル電流は材料のバンドギャップおよび有効質量で
決まるので、Si トンネル FET では ON 状態の電流密度が小さい値で制限されてしまう。この制限を改善する
方法は、トンネル接合に大きな応力(>3GPa)を与えるなどの手法に限られてしまうだろう 343。
これまでに複数の異なるトンネル FET で、60mV/dec 以下の S 値を示す特性が測定されている。最初の報告は、
CNT トンネル FET344 であり、低電流の限られた範囲において S=40mV/dec であった。2008 年には Si/Ge 系を
用いたトンネル FET で別々の２つの報告があり、”point swing (slope)”（狭いゲート電圧範囲での傾きとしての
S 値）として 50mV/dec345, 42mV/dec346 が報告されている。また、シリサイドソースの Si トンネル FET で、
42mV/dec347, 348、高 ION/IOFF 比（0.5V 動作で 107 以上）、Ion~100μA/μm（VDS=1V）が報告されている。2009 年
には、VLS 法で成長された長チャネルの Si ナノワイヤと high-k 絶縁膜を用いたトンネル FET348 で ION/IOFF 比
が 107 のオーダー、電流が 2 桁変化する範囲での平均の S 値として 120mV/dec（VDS=0.5V）が報告されている。
25nm 幅の Si フィン様構造を用いた high-k 絶縁膜/メタルゲートスタック MuGFET（マルチゲート FET）349
で、”point swing”の S 値で 46mV/dec（低ゲートバイアス）、ION/IOFF 比 106（1.2V 動作、Ion=46μA/μm、
Ion=5pA/μm）が示されている。先端研究で得られた以上のような結果は、トンネル FET の高性能化を Si のみ
で達成するのは容易ではなく、Si プラットフォーム上で Ge や III-V 半導体を用いていくことが必要となるこ
とを示唆している。
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32
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トンネル FET における主要な開発項目は、少なくとも 4 桁の電流範囲において平均値として 60mV/decade 以
下のサブスレッショルド・スロープを持ち、かつ、高い Ion を実現できるデバイスアーキテクチャの最適化で
ある。トンネル FET の実現のためには、ソース-トンネル領域のエンジニアリング（接合の急峻性、バンドギ
ャップエネルギー、キャリアの有効質量）および内部電界によるゲート制御性の向上が特に重要であり、こ
れらの課題は数値シミュレーションでも予測されている。この点においては、トンネル FET は最先端 Si プラ
ットフォーム上での低バンドギャップ材料ヘテロ構造を有効に用いることができるが、その形成技術確立は
いまだに技術的課題である。シリコン基板上狭バンドギャップ材料を用いたねじれ型バンドギャップヘテロ
構造トンネル FET350 などにより、供給電圧 0.5V 以下、GHz オーダーのスイッチング速度を可能とする Ion を
実証していくことが肝要である。トンネル FET をベースとした集積回路設計あるいは CMOS 併用の回路設計
のためには、デバイスのコンパクトモデルも不可欠である。
4.2.2 Charge-Based Beyond CMOS: Non-Conventional FETs and Other
Charge-Based Information Carrier Devices
4.2.2.1 Spin FET and Spin MOSFET Transistors
スピントランジスタは、「従来型ではない電荷ベースの拡張 CMOS デバイス」351 に分類され、主に Datta と
Das が提案したスピン FET352 と、菅原と田中が提案したスピン MOSFET353 に分類される。双方のスピントラ
ンジスタともに、トランジスタのソースからスピンを半導体へ注入し、ドレインでスピン検出を行う。その
ため、強磁性体をソースドレイン部に有する構造となっている。このように双方のデバイス構造は類似して
いるが、動作原理は全く異なっている。351,354 スピン MOSFET では、ゲートの機能は通常の CMOS トランジス
タと同様（主に電流の On/Off）であるが、スピン FET のゲートの機能は、Rashba のスピン軌道相互作用をゲ
ート電圧で制御しスピン操作を行うことにある。双方のデバイスともに磁気抵抗効果デバイスの機能を併せ
持ったトランジスタ特性を示す。中でも最も重要な特徴は、磁化配置を用いた不揮発情報の記録（不揮発メ
モリ）機能と、スピン MOSFET はソースドレインの強磁性体の磁化配置（スピンの方向）により電流駆動力
を制御できること、スピン FET はゲート電圧制御によるキャリアスピンの方向制御により電流駆動力を制御
できることにある。これらの機能は、通常の CMOS 回路では実現できず、高エネルギー効率で低消費電力な
回路アーキテクチャに大変有用となる。スピン MOSFET および後ほど紹介する疑似スピン MOSFET を用いた
低消費電力なパワーゲーティングシステムを用いた不揮発ロジック回路、不揮発再構成可能回路が多数提案
されている。354, 355, 356, 357, 358, 359, 360
スピン FET 354,361 およびスピン MOSFET 354,362,363,364 の実験動作検証は、全ての機能は未だ実証されていないが、
要素技術に関して以下の重要な進展があった。スピントランジスタの全ての機能の実証を行うためには、半
導体へのスピン注入、スピン検出、スピン制御の３つが重要な基本要素の証明が必要となる。365 また、高効
率なスピン注入とスピン検出の実現のためにはハーフメタル強磁性体が重要技術となる。理論 366,367,368,369 では、
強磁性体/半導体界面の界面抵抗のミスマッチをなくすことも、スピン注入検出効率に大きく影響することが
予測されている。
半導体に Si を用いたスピン注入検出の実験は、ホットエレクトロン伝導 370 またはトンネル伝導
371,372,373,374,375,376
を用いて進められている。特に、強磁性/トンネル障壁電極 371,372,374,376,377,378、強磁性/ショット
キートンネル障壁電極 379 の双方において、n 型 Si および P 型 Si 基板中でのスピン畜積信号が室温にて観測さ
れた。同様のスピン緩和測定法（Hanle 測定法）を用い、５００K までスピン畜積信号が観測 373 されたという
報告もある。高濃度 n 型 Si においても、室温において、比較的長いスピン寿命が観測されるようになった。
372,375,376,380
同様のスピン緩和測定法を用い、最近では、様々なチャネル材料、トンネル障壁材料を用いた実験
も行われている。高濃度ドープした Ge 381,382 と GaAs383,384 において、室温でスピン畜積信号の観測が報告され
ている。また、その他の実験結果 385 としては、グラフェン材料をトンネル障壁として用いると、低抵抗界面
が実現できるとともに、室温でスピン畜積信号が観測されることが報告されている。界面のスピン注入検出
効率の増大およびスピンの長寿命化により、μｍサイズのチャネル長においても強磁性／MgO トンネル障壁電
極を用いた Si チャネルデバイスで、スピン MOSFET と同じ電流パスにおいて、室温で Si 伝導バンドを介し
たスピン信号を観測できるようになったことも最近報告された。386,387
ハーフメタル強磁性に関しては、ITRS ２０１１版とその参考文献 351 に記載されているように多くのブレーク
スルーが報告されている。ハーフメタルフルホイスラー合金 388,389,390,391,392 は、ハーフメタル材料の中では形成
が容易なため、もっとも期待できる材料の１つと言える。半導体上への良質なフルホイスラー合金電極の形
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33
成が報告されている。393,394,395 本紙を執筆した時点ではまだ、フルホイスラー合金電極から半導体への高効率
なスピン注入効率の報告はなかったが、フルホイスラー合金電極から非磁性金属への高効率なスピン注入結
果は報告されていた。393 強磁性/半導体界面の質の改善が、半導体への高効率なスピン注入実現に必要となる。
スピン FET は、電流の On/Off をスピンの方向制御で実現する原理のため、その実現には、ハーフメタル材料
による完全スピン偏極の実現が必須となる。一方、スピン MOSFET では、ソースドレインの磁化配置の違い
により電流駆動力を変調させる原理のため、ハーフメタル材料が実現されればより好ましいが、必須条件で
はないこともここに記載しておく。
スピン MOSFET に近い動作を別の形で実現するアプローチも提案されている。 354,359,362,396 疑似スピン
MOSFET と呼ばれており、通常の MOSFET とそれに負帰還接続（ソース側に接続）された強磁性トンネル接
合（MTJ）を用いたものである。この構成においても、MTJ の磁化配置の違いにより電流駆動力を変調する
ことができるが、MTJ という抵抗体が付与されるため、電流 ON 状態の全体の素子抵抗はスピン FET,スピン
MOSFET よりも大きくなる。
スピン操作に関しては、低温動作ではあるがゲート電圧によるスピンの方向制御が原理的に可能であること
が実験的に示されている。397 この結果は、スピン軌道相互作用がゲート電圧で制御可能なことを示している。
Rashba のスピン軌道相互作用による電圧制御をより大きくするためには、InGaAs、InAs、InSb のようなスピ
ン軌道相互作用が大きなチャネル材料を用いることが必要となる 354。しかし、スピン軌道相互作用の大きな
材料は、スピンの寿命を短くする。スピン寿命を長く維持するため、FIN 構造やナノワイヤ構造のようにワイ
ヤー形状のチャネル構造を用いる提案 398,399,400 や、永久スピンへリックス状態と呼ばれる Rashba 相互作用と
Dresselhaus 相互作用の強さを調整する方法 401,402,403,404 が提案されている。今後、スピン FET においては室温
でのスピン注入検出、スピン操作の実現がまたれる。一方、スピン MOSFET364,365 および疑似スピン
MOSFET354,396 は、最近実用化が開始されたスピン注入磁化反転を用いた MRAM405 と同じスピン操作の方法を
用いることが提案されている。
現在まで、スピントランジスタの研究では、強磁性電極の中心間の距離（lFM-FM）が 1000 nm より長い素子の
みが作製され研究開発されてきた。スピン MOSFET およびスピン FET ともに、室温での全ての機能の実証す
るためには、lFM-FM < 100 nm の素子作製および研究開発が必要であろう。
4.2.2.2 Negative Gate Capacitance FET 負性ゲート容量 FET
強誘電体容量のエネルギー地形に基づいて、MOSFET のゲートスタック絶縁層として適切な厚さをもつ強誘
電体を用いれば、昇圧トランスを組み込んだのと同等の効果が得られ、ゲート電圧の増幅が可能になること
が提案されている 406。このようなデバイスは、負性ゲート容量 FET と呼ばれ、ゲート動作におけるサブスレ
ッショールド・スウィング(STS)を 60mV/decade より小さくし、低電圧/低消費電力動作につながる可能性があ
る。このタイプのデバイスの主要な利点 407 は、既存の FET の比較的単純な置き換えとして使用できる点であ
る。よって、先端的な CMOS と同様に、高いオン電流レベルを低電圧で実現することが期待できる。実験的
試みとしては、P(VDF-TrFE)/SiO2 有機強誘電体ゲートスタックを用いてのスイングの小さい Fe-FET の動作実
証が、2008 年に報告された 408。しかしながら、この実験では、極めて低い電流(~1nA)でのみ<60mV/decade が
示されており、ノイズの影響を受けやすい状況であった。2010 の報告 409 では、より高い電流レベル(~50nA)
の、数桁にわたる電流範囲で、<60 mV/decade のサブスレッショールド・スウィングが示された。
加えて、ノイズレベル（10pAのレンジ）を適切に評価するために注意深い測定が行われた。このようにして、
負性容量の原理を用いた<60mV/decade動作の概念の実証がなされている。。上記のような有機ポリマー強誘
電体の実験に加えて、結晶性の容量スタックにおいても負性微分容量が実証されている 410。特に、常誘電体
チタン酸ストロンチウム(SrTiO3:STO)とチタン酸ジルコン酸鉛(PbxZr1-xTiO3:PZT)の2層構造では、STOのみの場
合に比べて総容量が大きくなることが示されている。通常、直列接続容量は、もとの構成容量より小さくな
るべきであることに注意されたい。総容量が大きくなるのは、構成容量の１つが負性微分容量である場合の
みである。よって、容量の増大は、PZTが負性微分容量として安定化していることを示している。
現在、主な研究課題は、ヒステリシスが小さく、スウィングが良好な材料（強誘電体や酸化物）の特定であ
る。上記の結晶を用いた実証 410 は、200℃以上の高温でのみ可能である。室温まで動作温度を下げるためには、
材料の最適化が必要である。また、MOSFET 構造においては、負性容量がデバイス容量に適切に整合すれば、
深刻なヒステリシスなしで極めて急峻なスウィングが可能となることが理論的に示されている 406,407。しかし
ながら、容量が MOSFET の電圧変化と共に変動するため、広い電圧範囲に渡って容量マッチングをとること
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34
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は困難であることがわかっている。最近、理論的な解析により、レトログレードドーピングを利用してマッ
チングを改善する方法が示されている 411,412。2 つ目の重要な課題は、Si 上への高品質単結晶の強誘電酸化膜
のインテグレーションである。1 つの可能性は、PZT の様な単結晶強誘電体材料を成長させるために、Si 上に
テンプレートとしてストロンチウムチタン酸塩(STO)を利用することである。原理的に、当該デバイスのスケ
ーラビリティは MOSFET と同様でなければならない。しかしながら、スケーラビリティに関する研究はまだ
実施されていないのが現状である。
4.2.2.3 NEMS Switch NEMS スイッチ
マイクロ/ナノ-エレクトロ-メカニカル(M/NEM)スイッチは、静電力を利用して２つの電極間において物体を
移動させることで伝導経路を形成する素子である。
この機械素子には MOSFET では実現不可能な２つの特長がある。ひとつは待機時におけるゼロリーク電流で
あり、もうひとつはゼロサブスレッショールド･スウィングである 413。第一の特長はスタンバイ時のエネルギ
ー消費をゼロにでき、第二の特長は低消費電力での動作を低電圧で実現できることを示唆している。その他
の特長として、この機械スイッチは、静電力が両極性で働くお陰で正負いずれの極性の電圧でも動作させる
ことができる。つまりは、プルダウン、プルアップのいずれの様式でも静電リレースイッチを構成すること
ができる 414。さらには、高温に対する耐性に優れること 415、電離放射線による影響を受けないこと、ガラス
やプラスチックなどの安価な基板上に形成できることもメリットとして上げられる。マイクロ/ナノ-エレクト
ロ-メカニカル(M/NEM)スイッチは比較的低いプロセス温度で作製可能なことから、CMOS 回路の部品として
も集積可能である。NEMS-CMOS 技術の潜在的な応用として、NEMS リレーによる CMOS パワーゲーティン
グ 416 や CMOS FPGAs417 が挙げられる。
M/NEM スイッチは、薄膜形成、リソグラフィー、エッチングからなる通常の平面型プロセス技術で作製する
ことができる。ただし、最終工程において、酸化物やフォトレジスト、ポリミドやシリコンといった犠牲層
を選択的に取り除いて接触用の空間（ギャップ）と梁構造を形成する必要がある。（接触用の空間（ギャッ
プ）を梁の駆動が可能なギャップ（駆動ギャップ）よりも小さくすることで、スイッチングの遅延やエネル
ギーの低減、さらには、すり減りや反跳を低減するための接触速度の低速化をはかることができる。）これ
までに作製された最小のギャップは、トップダウン動作型の４nm である 418。そのデバイスは、厚さ 30nm、
幅 300 nm、長さ 1.4µm の両端が固定された TiW 製の梁が約 0.4Ｖの pull-in 電圧で垂直方向に動作する２端子
構造をしている。期待通り、オフ状態における電流は測定限界以下であり、サブスレーショルド･スウィング
も事実上ゼロである。
デジタル回路においては、多様な論理機能を実現する上で複数のスイッチを直列に繋ぐ必要がある。スイッ
チの状態が積層した他の素子の状態に不必要に影響することが無いよう、４端子型論理リレー方式 419 を用い
る必要がある。そうすれば、２つの出力電極（ソースとドレイン）間に電流が流れようとも、可動電極（ゲ
ート）と固定電極（基板）間に印加する電圧でリレースイッチの状態が決まる。MOSFET 同様、電界を一定
にしたスケーリング則は論理リレースイッチにも適用でき、集積度やスイッチング遅延、消費電力を改善す
ることができる 413。リレースイッチの究極的な集積度は、原理的には、MOSFET のそれと同等である。しか
しながら、NEM スイッチのスイッチング遅延は、MOSFET の遅延時間よりもはるかに長く、~1 ns413 の程度で
ある。これは、電気的な（充放電）による遅延というよりも、機械的な遅延に起因している。リレースイッ
チの機械的遅延と電気的遅延の差が大きいことを考慮すれば、リレーを基盤とする最適な IC デザインは、す
べての機械的動作が同時に起こるような設計である。すなわち、リレーを基盤として用いる IC ロジック回路
は、素子動作毎の遅延がひとつの機械的遅延となるように単一ステージの複合ゲートで構成されるべきであ
る 414。その結果、最適化された CMOS 回路よりも、一般的には必要な素子数が少なくなる。これは特に、リ
レースイッチが、高低双方のロジックレベルを伝達できることと電極そのものをロジック信号と結合可能な
ことに依っている。個々のゲート構造に複数のソース・ドレイン電極のペア構造を導入することで、素子数、
すなわち、必要面積をさらに縮小することができる。これまでに、リレースイッチを用いた様々な演算ブロ
ックやメモリブロックの動作が実験的に示されている 420,421。
リレースイッチを用いたロジックは一般の回路と異なる構造を有するため、NEM スイッチの将来的な利便性
（効能）の評価は、回路レベルで為されるべきである。全加算器や乗算器などの回路レベルでの評価では、
リレースイッチは MOSFET を用いた回路よりも単一演算に必要なエネルギーを１０倍以上低減できる可能性
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35
があり、かつ、GHz オーダーのクロックスピードを実現できることが示されている 421,422。NEM スイッチのお
もな利点は、エネルギー効率の改善に加えて、単位チップ面積あたりの機能密度向上に必要な３次元集積化
に適した構造とその機能性にある。さらには、内部電場や表面粘着力によっても増強される電気機械的なヒ
ステリシスなどの特徴は、不揮発性メモリ機能が埋め込まれた応用などに使える可能性がある 423。
電気回路においてM/NEMが実際に用いられるためには、信頼性高い動作が欠かせない。その極めて小さい質
量（1 ng以下）から、機械的な振動や衝撃は問題にならない。構造的な疲労破壊は、実際に誘起される応力が
破壊応力よりも十分小さくなるように可動電極を設計することで容易に避けることができる。接触ポイント
における機械的な摩耗やジュール熱は実際の接触面積の増大を引き起こし、ひいては、吸着現象による素子
動作の不良に繋がってしまう。この問題は、堅い材料を用いて摩耗や材料の移動を最小限にすること、デバ
イス動作電圧を低減することによって軽減することができる。（最適化されたリレースイッチを基盤とする
ロジック回路では電気的な遅延ではなく機械的な遅延によって速度が決まるので、接触抵抗が高くなること
414
は動作特性にはさほど影響を与えない。ロジックリレーのオン抵抗(RON)は、~10 k 
と高くても良い。）タ
ングステンを接触部の材料に用いたMEMスイッチでは、かなり大きな負荷容量（300 pF、かなり大きな電気
的遅延を伴う）を必要とはしたが、2.5Ｖの電圧で１0億回のオン/オフ動作が確認されている424。1016回を超え
るオン/オフ動作が１Ｖ以下の電圧と1 pF以下の負荷容量で実現される予定である。素子動作の過程で起こる
表面酸化や摩耗した部材によって接触抵抗が徐々に大きくなることで回路動作不良が起こる。これが、
M/NEMロジックスイッチにおける今日の最も重要な信頼性に関する課題である424。安定な導電性酸化物材料、
ないし、密閉したパッケージングがこの問題への解決策となろう。
M/NEMスイッチの次元スケーリングに影響を及ぼす要因はいくつかある。第一に、量子力学的なトンネル電
流のために、接触ギャップは~2 nm程度までしか小さくできない。第二に、接触粘着力によって（スイッチを
オフする為に）最低限必要な可動電極の復元力が決まる。これによって、（スイッチオンする為に）最低限
必要な静電駆動力、つまりは、スイッチングエネルギーが決まる。究極的にスケール化された接触では、表
面粘着エネルギーは、金属結合ないしファンデルワールス力（酸化された接触表面）で決まることになる。
ナノスケール･リレーの最小スイッチングエネルギーは、1 aJのオーダーと期待される。これは、究極的にス
ケール化された場合のMOSFETのそれよりも１０倍小さい425。
結論として、M/NEM スイッチはスタンバイ電力がゼロであるため、LSTP 応用の有力な候補である。スケー
リングによって粘着力が低減されれば、動作時の電力消費を MOSFET よりもかなり小さくできる。接触抵抗
の安定性確保が、基礎研究に要請される重要な要件である。エネルギーと遅延に関する回路レベルでの評価
によれば、ナノスケール･リレーは、100 MHz 領域のクロックスピードが要求されるアプリケーションでは、
CMOS トランジスターを用いた場合に比べてエネルギー効率を１０倍以上改善できる。以上、M/NEM スイッ
チは、機械コンピューティングによる高エネルギー効率エレクトロニクスの再起を実現すると期待される。
4.2.2.4 Atomic Switch 原子スイッチ
原子スイッチは、金属的伝導パスを形成／熔解するために金属陽イオンの拡散と酸化・還元プロセスを利用
した電気化学スイッチの 1 つとして分類され 426、酸素空孔が伝導パスを制御する抵抗ランダムアクセスメモ
リ（Resistance Random Access Memories; ReRAM）427 に類似している。原子スイッチと ReRAM の違いは、そ
れぞれの電極材料に現れる。原子スイッチは金属原子（陽イオン）をイオン性導電体に導入する 427 ための可
逆電極を持つ。このメカニズムは実験的にも 428 理論的にも 429 確かめられている。その一方、ReRAM では両
電極とも不活性であり、導電パスの形成は酸素空孔の拡散の制御により行われる。原子スイッチは当初、硫
化物を使った 2 端子デバイスとして開発された 428,429,430,431。20nm までの微細化の可能性 433,434 が示されており、
クロスバーアーキテクチャ 432 への埋め込みも行われている。その後、CMOS デバイスの金属配線層への原子
スイッチ形成を可能にするために、完全に CMOS に適合する材料を使用した原子スイッチが開発されてきた
435,436,437,438,439,440,441
。これにより、新しいタイプのプログラマブルロジックデバイスの開発が可能になった
442,443
。この分野での 1 つの進展は、高い Ion/Ioff 比、低い ON 抵抗、不揮発性、及び低い消費電力を有する 3 端
子原子スイッチが開発されたことである 444,445。ゲート制御による金属フィラメントの形成／消滅 444、あるい
は金属クラスターの核形成 445 をはじめとする幾つかの動作原理が報告されている。後者のメカニズムは、安
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定なクラスターの核形成に必要な密度よりも低い金属陽イオン密度を制御することによって揮発動作の実現
に利用できる。
金属フィラメントの長い保持時間が確認されている 436。2 端子原子スイッチでは、スイッチング時間はナノ秒
のオーダーであり 446,447、1011 のスイッチング回数が確認されている 438。これら２端子型原子スイッチの最も
有力な応用のひとつは、低オン抵抗と高いオン/オフ比を活かした FPGA におけるプログラム切り替えスイッ
チとしての利用である。２端子型素子では、1.8Ｖ動作の素子が 300-mm ウエハーに集積化されている 448。こ
の２端子型素子では、最近、脳型回路への応用に関して著しい進展があった。２端子型素子の抵抗メモリ効
果（メムリスター効果）を利用したシナプス動作が実証されており 449、その動作は STDP を基盤とする脳型
回路に応用できる。
正のゲート電圧印加によって金属核を形成するタイプの 3 端子型原子スイッチでは、高い Ion/Ioff 比(108)、低消
費電力(pW)が実証されている 445。CMOS 代替を目的として、ゲート電極材料 Pt を、イオン拡散材料として
Ta2O5 を用いることで負のゲート電圧で動作する３端子型原子スイッチも開発されている 450。動作メカニズム
は未だ明らかではないが、オン状態における線形な電流/電圧特性は、金属的な伝導経路が形成されているこ
とを示唆している。ただし、動作実証に用いられたゲート電圧は、-10 V とかなり大きい。
ロジックデバイスとして一般的に使用するためには、スイッチング速度や繰り返し耐久性、スイッチングバ
イアス電圧の均一性やオン・オフ状態の抵抗など、特に３端子型原子スイッチの開発では、いずれにおいて
も改善の必要がある。２端子型原子スイッチでは、この数年の間にデバイスは理論的にも実験的にもほぼ確
立されてきたが 451,452、３端子型については未解明の点が多く、スイッチング現象の基本的な解明が望まれる。
それに加えて、不揮発性デバイスのアーキテクチャの開発が必要である。
脳型回路への応用は、原子スイッチの応用先としての可能性が高まっている。これは、従来多数の CMOS と
アナログ素子を用いた回路で実現していた複雑な脳型機能を単体の原子スイッチで動作できたことに依る。
単体の原子スイッチの動作特性は、他の脳型素子同様 454,455、精力的に研究が為されてきたが 453、機能集積化
やアーキテクチャに関する研究が未だ未だ必要である。
4.2.2.5 Mott FET
モット FET
モット電界効果トランジスタ（モットFET）は、基本的なスイッチング原理として、ゲートによって誘起され
る相関電子系における相変化を利用する456, 457。モットFETは、従来半導体FETに類似した構造を持つ。半導体
のチャネル材料は、相関電子材料によって置き換えられている。相関電子材料は、静電的にドープされたキ
ャリヤにより、電界印加の下でモット絶縁体から金属への相転移を起こし得る458, 459。モット転移は、電界励
起の他に光や熱励起によっても引き起こすことができ、光学的及び熱的なスイッチとなり得る。
様々な酸化物チャネル材料を用いて、モットFETの構造が探索されている457。モットFETのチャネル材料とし
て検討され得るいくつかの相関電子材料の中で、二酸化バナジウム（VO2）が、その鋭い金属-絶縁体転移温
度の故に（単結晶にてほぼ5桁）多くの関心を集めている460。VO2材料における相転移の時定数はサブps台で
あり、光学的なポンプ-プローブ法で検出される461。デバイスのモデル化によれば、VO2チャネルを用いたモ
ットFETのスイッチング時間の下限は、電力消費0.1μWのときで0.5 psのオーダーである462。VO2のモットチ
ャネルは薄膜デバイスを用いて実験的に研究されており、基本的なデバイス構造にて電界効果が実証されて
いる463, 464, 465。最近、イオン液体をゲートに用いたVO2トランジスタの試作品にて、HfO2のような固体のゲー
ト誘電体を用いた場合より大きなオン／オフ比が室温にて観測されている466, 467。しかしながら、低速動作に
おいては、大きな充電時定数のために、電気伝導度の変調が起きてしまう 468。上記のような原理検証デバイ
スにおいては、液体-酸化物界面の不安定さ及びそのような複合酸化物における陽イオンの緩和（価電子状態
を変えてしまう）の故に、電気化学的反応の可能性もまた注意深く調べられなければならない468, 469, 470。
相関電子酸化物を用いたモットFETにおける実験上の課題として、ゲート酸化物と機能的酸化物の界面の基本
的な理解、及び、電界存在下における局所的なバンド構造変化がある。界面の性質（欠陥密度など）を定量
的に抽出する方法は、重要な論題である。モット絶縁体の多くは相対的に大きな固有のキャリヤ密度を持ち、
最適化なデバイス性能を発現するためには、極薄のチャネル材料の成長と滑らかなゲート酸化物／機能性酸
化物の界面が必要となる。これらの材料の室温における低いキャリヤ移動度の原因の理解もまた、重要であ
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る458。モットFETの閾値前領域における振舞いをモデル化するためには、チャネル／誘電体の界面の電子バン
ド構造に関する理論的研究が必要である。電子的な転移機構を構造的なパイエルス（格子）歪みから分離し
て理解することもまた、スイッチングのエネルギー消費の観点から、興味深く重要である。
モットFETにおける電界誘起転移が一般に検討されているが、モット材料を用いたナノスケールの熱的スイッ
チもまた、大きな興味の対象となり得る。ナノスケールの2端子VO2スイッチに対するオン及びオフ回数につ
いての最近のシミュレーション研究によれば、極薄のデバイス素子にて室温付近におけるサブnsのスイッチン
グ速度の可能性が指摘されている。nsオーダーの立ち上がり時間（ジュール熱で期待される値より速い）は超
高速スイッチとして非常に有望であり、電子的相関効果が示唆される 471。このようなデバイスは、モット・
メモリとしても期待される472。このような相関電子系は広い意味で“閾値材料”と見做すことができ、外部
からの僅かな刺激で伝導状態をスイッチできるので、電子デバイスとしての応用可能性が期待される。格子
歪みが極めて小さい希土類ニッケル酸塩473, 474やコバルト酸塩475といったペロブスカイト構造の酸化物におけ
る電子駆動転移もまた、この点について関係がある。これらの材料を使った3端子デバイスが研究されており、
今後の成長領域となることが期待される476, 477, 478, 479。130℃付近に金属-絶縁体転移温度を持ち、ほぼヒステリ
シスのない転移をするSmNiO3は、CMOSプラットフォーム上に直接、作製できるため、特に興味深い。浮遊
ゲートトランジスタが最近、Si上で動作確認されている480。
4.2.3 ALTERNATIVE INFORMATION PROCESSING DEVICES 新たな情報処理デバイス
4.2.3.1 Spin Wave Device スピン波デバイス
スピン波デバイス（Spin Wave Device : SWD）は、情報の伝達と処理のために集団的スピン振動（スピン波）
を利用する磁気的論理デバイスの一つである 481, 482。SWD の基本構成要素には、次のものが含まれる：(i) 電
圧パルスをスピン波に変換あるいはその逆の操作を行うために使われる電磁セル（たとえば複数の強的秩序
を併せ持つ(muliferroic)素子）、(ii) 磁気的な導波路‐電磁セル間におけるスピン波信号伝播のためのスピン波
伝送路、(iii) 2 つあるいはそれ以上の導波路を接続するための磁気的接合、 (iv) スピン波伝播の位相を制御す
るための位相器。SWD は、入力電圧信号をスピン波に変換し、スピン波を用いて計算し、そして出力スピン
波を電圧信号に変換する。スピン波を用いた計算にはスピン波の干渉が利用され、機能的な nm スケールの論
理演算デバイスが可能になる。スピン波ロジックの最初の提案 481 以来、SWD のコンセプトは以下に示すよう
な様々な形で発展してきた：揮発性 481, 482, 483 と不揮発性 484、ブール代数 484 と非ブール代数 485、単一周波数
回路 481 と多周波数回路 486。Si CMOS に対する SWD の最も期待される優位性は次のようなものである：(i) ト
ランジスタを用いた構成よりも少ない数の素子で論理デバイスを構成するために、信号振幅の大きさに加え
て位相を利用できる可能性、(ii) 組み込まれている不揮発性磁気メモリの利用による電力消費の最小化、そし
て、(iii) 独立した情報伝達周波数を複数用いた周波数多重化による単一コア構造でのデータの並行処理。
過去 5 年間の間に、3 端子及び 4 端子の SWD の動作が実験的に確認されている 487, 488。導波路を Ni81Fe19 で形
成した 1-3 Ghz の周波数帯で動作するμm スケールの試作品にて、S/N 比~10 が室温で得られている。SWD の
内部遅延は、スピン波の群速度（Ni81Fe19 の導波路にてたとえば 3.1×106 cm/s）によって定義される。SWD に
おける電力消費は、入力電圧をスピン波に変換する電磁セルの効率によって主に決まる。圧電材料（PbMnNiPbTi）と磁歪材料（Ni）を組み合わせたマルチフェロイック（複数の強的秩序を同時に併せ持つ材料）を用い
た最近の実験 489 では、相対的に低い電場（PbMnNi-PbTi にてたとえば 0.6 MV/m）でスピン波が生成すること
が実証されている。CoTaZr の磁気クロス接合を用いた実験から、接合を通るスピン波の伝播が接合の磁化に
強く依存するという重要な実験結果が得られている 490。これは、論理回路を構成するための新たな自由度を
提供することとなる。ナノ磁石をスピン波経路に結合した磁気位相器の理論的研究が行われており、不揮発
性素子の可能性がマイクロマグネティックシミュレーションにより示されている 491。SWD の進展に関する詳
細な報告は、参考文献 492 を参照されたい。
SWD の開発をさらに進めるために達成されるべき重要なマイルストーンがいくつかある：(i) スピン波による
ナノ磁石のスイッチング（たとえば、電圧アシストによる磁気異方性変化と入力スピン波によって生成され
る磁界の複合効果によって）、(ii) 1 本のスピン波伝送路にある複数の電磁セルの統合、そして(iii) 複数の周波
数における SWD 動作の実証。Si CMOS に対し動作効率上の優位性を持つためには、SWD の動作波長を 100
nm 以下にまで縮める必要がある 484。これまで実証された SWD の試作品はすべてμm スケールの波長を用い
ており、これが導波路構造の不完全さに対する耐性を持たせていた。サブμm 前半台までスケーリングした
ときに S/N 比及びスピン波伝播速度に大きな影響がでるかどうかは、まだ明らかでない。欠陥に対する許容
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度とノイズ耐性は、最も重要な課題である。また、スピン波を復元・増幅できるかが、SWD の成功を左右す
ることになるであろう（たとえばマルチフェロイック素子あるいはスピントルク発振子によって）。
4.2.3.2 Nanomagnetic Logic ナノ磁石を用いたロジック
ナノ磁石を用いたロジック（Nanomagnetic Logic: NML）は、ナノ磁石間における漏洩磁界の相互作用を使っ
てブール論理演算 493 及び非ブール論理演算 494, 495, 496 を行う。“0”, “1”の 2 値情報は、磁化状態によって表され
る。NML に関するほとんどの仕事は、面内で結合するデバイス（in-plane NML: iNML）に集中している。最
近の仕事では、面直に結合する垂直磁気異方性（perpendicular magnetic anisotropy: PMA）のデバイスも扱うよ
うになった。垂直磁化ロジック（perpendicular magnetic logic: PML）のデバイスは、核化と磁壁伝播を通じて
スイッチする 497, 498。この反転の振舞いは、面内磁化のパーマロイのナノ磁石のそれとは著しく異なる。後者
では、磁化反転の間、ほぼ単磁区状態が保たれ、すべてのスピンが一斉に同じように回転する。
NML のすべての動作実行において、新たな入力に対し一組の磁石を再評価するが（すなわち“clock”クロッ
ク：新しい状況にスイッチするために装置にデジタル信号を送り込む）、その際、一般に外部からスイッチ
ングエネルギーの供給が必要となる 499。クロックの操作は、NML 回路を構成するデバイスの磁化状態間のエ
ネルギー障壁を変調する。面内結合型 NML（iNML）では、クロック操作の際、通常、準安定状態にあるデ
バイスのサブグループが形成される。そして、一端に与えられた入力信号は上述のサブグループの一部を通
って伝播することとなる 500。サブグループの他端は、データの逆伝播を防止するため準安定状態に保持され
る。垂直磁化ロジック（PML）デバイスも同様のクロック操作が可能であり、PML デバイスの大規模な構成
に対しても全体をクロック操作することが可能である（たとえば、振動する面直の磁界を用いて 496）。
特筆すべきは、どちらの NML の動作においても電力供給なしで状態を保持することができ、また、放射線に
対し強い耐性があることである。さらに、NML デバイスでは、ゲート操作における 1 回あたりのスイッチン
グの消費エネルギーを 40 kT 以下にできる 493。クロック操作における過負荷を考慮してもなお、エネルギ
ー・遅延積などの指標でみた場合、NML の集合デバイスは、最も低電力な CMOS 等価デバイスと見做すこと
ができよう。そして、NML は、個々の原子のスピンを使うことで極限のスケーリングにも対応できそうであ
る 501。
面内結合型 NML（iNML）に対しては、論理出力構造 502 や 1 ビットの全加算器 503 などが実験的に実証されて
おり、新たな入力に対する再評価にも成功している。電気的な入力には、磁界結合型 504, 505 もスピン角運動量
転移トルク型（spin transfer torque: STT）506, 507, 508 もともに実現されている。電気的な出力には、iNML と磁気
トンネル接合のハイブリッドを多数並べたもの 509 が提案され、シミュレーションも行われている。
多数の磁石の島の状態を同時にスイッチし 510、新たな入力に対する iNML のラインとゲートを再評価する 511
ために、CMOS に適合した磁界ベースのラインクロック（line clock）構造が使われている。さらに、最近の実
験では、ラインクロック構造に要求される磁界/エネルギーをさらに低減するために、材料ベースの解が探索
されている。最近のいくつかの結果 512, 513 によれば、現在の最先端の構成要素におけるエネルギー計量値は、
さらにその 1/16 にまで減らすことができるという。
電圧制御クロッキング‐たとえば複合強的秩序 514 や磁歪 515‐もまた、iNML に対して可能なクロッキング機
構として提案されてきた。磁歪に関する最近の仕事 515 では、歪みベースのクロッキングにより、クロックの
エネルギー消費がデバイスあたりわずか 200 kT 程度になるであろうことが示唆されている。スピンホール効
果も、低エネルギー消費のクロッキング（たとえば×1/10-1/100）の手段として使うことができる 516。
垂直磁化ロジック（PML）に対する実験結果は、（データの流れの方向性を決めるために）適切にイオンビ
ーム照射された PML 構造 517 は均一・均質に振動する大域的なクロック場で制御し得る 518 ことを、示唆して
いる。多数決ゲート 519、AF ライン 518、多面信号交差 520、そして全加算器 496 が、すべてこの方法で実験的に
実証されている。磁界結合した電気的入力もまた、実証されている 522。PML デバイスの大規模アレイは、LC
発振器内の容量と結合できるオンチップのインダクター構造 523 で制御でき、断熱的なエネルギー再利用への
扉を開けることとなる。垂直磁気異方性（perpendicular magnetic anisotropy: PMA）を持つデバイスはまた、電
圧制御クロッキングも容易である 524。
個々の PML デバイスは、オンチップのインダクター構造にて 10 MHz でクロックすることができる 525。シミ
ュレーションに基づいた研究 525 によれば、NAND/NOR 操作に必要なのは僅か 2.8 aJ という（200 nm×200 nm
のデバイス、周波数 50 MHz、10 層構造を仮定して）。
研究課題解決のために引き続き努力が必要な 3 つの主要領域がある：信頼性の高いスイッチング、誤動作に強
いアーキテクチャ、そして、エネルギー効率の高いクロッキング。
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信頼性の高いスイッチング： 2008 年から続く仕事によれば、ソリトンの操作モードにおいて熱ノイズが尚
早な／ランダムなスイッチングを引き起こすのを防ぐためには、双極子と双極子の結合が不十分であること
があり得る 526。デバイスレベルでは、2 軸結晶磁気異方性が iNML（面内結合型 NML）集合体の磁化困難軸
の安定性をより高めることができる 526。あるいはまた、断熱スイッチング 527 や傾斜磁界が、スイッチングを
尚早化する効果を軽減できる可能性がある。シミュレーションによれば、NML の回路は、磁界の軸合わせの
多少のずれは許容できる 528。信頼性のある予測可能なスイッチングを回路が最終的に示すかどうかは、それ
がどのようにクロックされるかで大きく変わり、さらなる研究が必要である。
誤動作に強いアーキテクチャが開発されねばならない。効果的なアーキテクチャ戦略の一例として、確率論
的コンピューティング（stochastic computing: SC）があり得る。ここでは、連続したビットの流れ、あるいは
並列に束ねられたワイヤーが、情報を表現し加工するための確率値を符号化するために用いられる 529。ビッ
トの流れ／ワイヤーの束はデジタルであるが、情報は論理値の統計的分布を通じて伝達される。論理値 0 に対
する論理値 1 の発生確率は、物理的な不確定性さを伴った分数となる。決定論的なブール代数領域における計
算は、実数領域における確率の計算に変換される。簡単な論理の複素関数を扱うことができる。
ビットのフリップ（予期せぬ論理値/磁化の反転）は、伝達流路の中のすべてのビットに同じ確率で悪影響を
及ぼす。ビットフリップの結果は伝達流路の単なる統計的な揺らぎであり、破滅的なエラーではない。そう
いう訳で、SC は、デバイスの誤り率が高くても意味のある計算を行うことができる 529。さらに、SC のアー
キテクチャは、本質的にパイプライン処理に向いている。確率論的なビット連鎖が長くなるほど、それによ
って表される値の正確さも増す。これによりシステムは、正確さと計算時間のバランスを適宜、調整するこ
とができる。NML（Nanomagnetic Logic）が被るかも知れない高い誤り率は、SC アーキテクチャによってそ
の影響を緩和することができる。パイプライン方式の SC アーキテクチャは、本来パイプライン構造である
NML に自然に適合するのである。
エネルギー効率の高いクロッキング：電圧制御クロッキングの検討が引き続き行われなければならない。
これは、エネルギー的恩恵 530 のためのみならず、NML 集合体への適用を見据えた細粒度制御の観点からも必
要である（アーキテクチャ的にも 523 誤り率低減 531 のためにも役立つ）。磁壁を使うスイッチングもクロッキ
ングのための有力な選択肢と成り得る 532。
4.2.3.3 Excitonic Field Effect Transistor エキシトン（励起子）利用の FET
エキシトン利用の FET（ExFET）は、現時点の目論見では、超急峻な逆向きのサブシュレシュホールド勾配
（subthreshold slope: SS）を目指したものである。ゲートで制御されたエキシトニック絶縁状態の形成を通じ
てエネルギーギャップが生成され、その結果、上記のような SS が生じる。ON 状態においては、従来 FET と
同様に、電荷が妥当な状態変数である。一方、デバイスの OFF 状態を特徴づける状態変数はエキシトニック
絶縁体であり、これは反対（p 型と n 型）にドープされた２本の平行なデバイスチャネル細線間での相互作用
を通じて形成される。n 型細線にある電子と p 型細線にある正孔との間のクーロン相互作用が、あるゲート電
圧条件下でシステムの励起子相への凝縮を可能にする。その結果、単一粒子励起スペクトラムの中にエネル
ギーギャップが開く。反対極性の電荷は空間的に分離されているので、電子と正孔の再結合は抑制される。
ゲート電界を用いてそれまで存在しなかったエネルギーギャップを生成することでソースからドレインへの
電流の流れを止めるので、上記の SS の制約はもはや適用されず、低電力のデバイス動作が可能となる。デバ
イスは Vgs の関数として、絶縁性の励起子相が形成される条件が満足されると、高伝導状態から OFF 状態へ
スイッチする。
1970 年代に、いわゆる直接エキシトンが、絶縁状態を形成するバルク（3D）材料を対象にして理論的に議論
された 533, 534, 535, 536, 537, 538。1988 年になって、ようやくエキシトニック絶縁体が実験的に証明された 539, 540, 541,
542, 543
。これらのシステムにおける典型的なエキシトンの結合エネルギーは、数 meV のオーダーである 544。空
間的に分離された電子と正孔との間のエキシトン形成は、1985 年に予測された 545。これら 2 次元（2D）シス
テムにおけるエキシトン状態の存在を証明するために、光学的手法が用いられた 546, 547, 548。そして、理論的研
究により、エキシトン絶縁体 549、あるいは結晶状態 550 への相転移が予測されている。間接エキシトンの形成
もまた、1 次元（1D）ナノワイヤーに対して予測されている 551。カーボンナノチューブのような 1D システム
においては数 100 meV オーダーのエキシトン結合エネルギーが実際に実験的に確認されており、提案された
ExFET の室温動作を現実味のあるものとしている 552, 553。
4.2.3.4 BiSFET
ビスフェット（BiSFET）
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2 層疑似スピン FET（bilayer pseudo-Spin FET: BiSFET）は、超低消費電力かつ高速のデバイスのコンセプトと
して提案されている 554。原理的には CMOS のロードマップの終点におけるより数桁も低いスイッチングエネ
ルギーが可能であり、しかも、クロック周波数は CMOS のロードマップの終点におけるのと同等あるいはそ
れ以上である。BiSFET のコンセプトは、室温でのエキシトン（電子と正孔の対）の超流動凝縮の可能性に基
づいており、これは薄い絶縁体で分離された 2 つの反対（p 型と n 型）に帯電されたグラフェン層で生じ得る
555
（ここで“疑似スピン”とは、2 層のうちのどちらかという層の自由度を指している）。そのような集団的
な多体効果は、Ⅲ-Ⅴ半導体の二重量子井戸にて長いこと観察されていたが、極低温かつ強磁場下に限られて
いた 556, 557, 558, 559。グラフェン系システムがⅢ-Ⅴ系システムと異なるのは、グラフェンが持つ好ましい特性の
相乗作用による。すなわち、本来からして薄膜、電子と正孔のバンド構造の対称性、低い状態密度、そして
バンドギャップがゼロであることである。BiSFET は、ゲート操作可能なジョセフソン接合に振る舞いが極め
てよく似ている。物理が類似しており、ある臨界電圧を超えると DC 電流が急減する。これは理論的に予測さ
れており 560、実験的にもⅢ-Ⅴ系システムで観測されている 561。それ故、BiSFET を用いた論理回路の動作要
領は、4 相クロックの電源を用いることを含め、CMOS ロジックよりもゲート制御の共鳴トンネルダイオード
のロジック 562 に対して提案されたものに類似している。しかしながら、集団的多体効果を使うので、原理的
には臨界電圧を熱エネルギーに相当する電圧 kBT/q と同等あるいはそれ以下にすることができ、低電力スイッ
チングの根拠となっている。さらに、BiSFET の入出力は電荷ベースであり、現行の電子ベースの配線や増幅
デバイスとの互換性がある。
2 つの BiSFET に基づくインバータ（25 meV のクロック電源と 4 つの論理出力数を持つ）に対する回路シミュ
レーションによれば、デバイスあたりのスイッチングエネルギーは、金属とグラフェンの接触抵抗を加味し
ても 10 zJ（10×10-21 J）程度である。この値はロードマップの終点に位置する CMOS のそれより 2~3 桁低く、
一方、クロック周波数は 10 GHz を維持している（接触抵抗が下がればさらに大きくできる）563, 564。低電圧ク
ロック回路のシミュレーション結果は、クロック電源の生成がさらに 50%のオーバーヘッドを付加できるこ
とを示唆している 565。フルレンジのブール論理ゲート 566 が、桁上げ伝播加算器（ripple-carry adder）567 ととも
にシミュレーションされている。このシミュレーションで用いられた 25 mV の電源は一つの例であり、理論
的な下限を示すものではないことに注意されたい。実際のクロック電圧は、使われる材料や製造工程を考慮
して決められることになろう。
最近、上記のようなグラフェンのシステムにて、室温での凝縮形成の可能性が再検討された。その際、現在
考え得る最良の理論モデルを用いて、動力学的自己無撞着スクリーニングを考慮に入れた 568。結果は、凝縮
形成の可能性を引き続き示唆するものの、これまでの予想よりさらに低い誘電率の環境が必要であることも
示しており、実験指針の変更を余儀なくされた。他の試みとして、原子論的強結合フルバンド量子輸送シミ
ュレーションが行われており、これには凝縮を起こす 2 層の間に働く非局所 Fock 交換相互作用が含まれてい
る 569。これらのシミュレーションは、凝縮が起きるナノスケールの領域（シミュレーションによれば~15 nm）
を通して電流を流すために必要な臨界電圧を kBT/q 以下にできる可能性を支持している。
BiSFET を実現するためには、グラフェンに加え、新たな誘電体が必要となる。たとえば、2 層グラフェンの
層間に挿入する立方晶系の窒化ボロン（BN）あるいは遷移金属のジカルコゲナイド、グラフェン層の外側に
ある空気ギャップなどの low-k 誘電体が挙げられる。必要な制御性を有するグラフェンの製法、誘電体、表面
の品質、仕事関数、リソグラフィー技術等々、多くの課題がある。しかしながら、本稿を執筆している時点
における最優先課題は、絶縁分離された 2 層グラフェンのシステムあるいは BiSFET として使える他の 2D 材
料の 2 層構造のシステムにて、凝縮を実験的に確かめ、理論が正しいのか誤っているのかを証明することであ
る。
4.2.3.5 Spin Torque Majority Logic Gate スピントルク多数決論理ゲート
スピントルクを使ったナノ発振器（Spin torque nano-oscillators: STNO）は、ナノスケールのスピンバルブ及び
磁気トンネル接合におけるスピントランスファートルク（電子間のスピン角運動量の移送によって生じるト
ルク）効果に基づいた電流制御のナノ磁気マイクロ波発振器である 570。STNO に直接与えられる電流は、強
磁性磁化自由層（フリー層）の磁化歳差運動の自動発振を誘起し、その結果、マイクロ波電圧を生成する 571。
歳差運動の周波数は、STNO の強い非線形性のため、印加電流により調整できる。複数の STNO が一つの共通
のフリー層を共有するとき、フリー層を伝播するスピン波により STNO 間の結合が生じ、位相同期が起き得
る 572, 573, 574。入力マイクロ波信号の注入同期、及び、共通フリー層におけるスピン波干渉のために、デバイス
のフリー層全体が、入力の多数派の周波数で歳差運動する（状態変数として信号周波数を用いる多数決論理
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41
動作）。スピントルク多数決ゲートデバイスは、放射線に対して強く、低電力で動作し（1 動作あたり~500
aJ）、不揮発性であることから、Si CMOS に対し動作性能上の優位性がある。
現時点では、2 つの点接触の STNO 間の位相同期が実験的に確認されている 572, 573。また、4 つの磁気渦ベー
スの発振器間の位相同期も実験的に示されている 575。スピントルク発振器を一列に並べたアレイにおける位
相同期は、マイクロ磁気シミュレーションにより理論的に予測されている 576。別のタイプのスピントルク多
数決論理ゲートとして、複数の端子を持つ磁気トンネル接合におけるスピントルクスイッチングに基づくも
の 577 が提案されており、理論的な研究が行われている 578。現時点で最も小さい STNO は、長さ 40 nm 程度で
ある 572。実験的に確認された最大動作周波数は、65 GHz である 579。動作電流はまだ相対的に高く、実用化の
ためには低減が必要である。報告された STNO の最も小さい動作電流は、~0.1 mA である 580。最近、強磁性
／非磁性の金属 2 層構造におけるスピンホール効果に基づいた STNO の動作が、実証されている 581, 582。スピ
ンホール効果に基づく STNO は、電流密度及びエネルギー消費を低減できる可能性を持っている。
主要な研究課題の一つは、STNO 多数決論理ゲートにて、外部からのマイクロ波信号に対する強力な位相同期
及び注入同期を起こせるパラメータを把握することである。他の重要課題として、デバイスの消費電力をで
きるだけ少なくするために、STNO の動作電流を 10μA 以下に下げる必要性がある。動作電流低減に向けた
施策として、たとえば次ようなものがある：(i) フリー層の磁気ダンピング定数の低減、(ii) フリー層の垂直磁
気異方性、(iii) スピン分極電流の代わりに純粋なスピン流を使用すること、そして、(iv) 強磁性金属の代わり
に強磁性絶縁体を用いること。
4.2.3.6 All Spin Logic 全スピン論理
最近、提案された全スピン論理（ASL）583 の概念は、不揮発の 2 値データを表す磁石を用いる。ただし、磁
石間の通信は、電源から供給されるエネルギーをもつスピンコヒーレントチャネル内のスピン電流を用いる
ことにより達成される。ASL の概念は最近 10 年のカギとなる科学的進展 584, 585, 586, 587, 588, 589, 590, 591 に基づいて
いる。これらの進展は、スピントロニクスとマグネティクスの区別を不明確にし、電荷ベースの情報処理の
代わりとなる低電力な方法を提供することができるデバイスの可能性を生み出している。特に、2 つの鍵とな
る最近の進展は、(1) 磁性コンタクトから金属 584, 591, 592 や半導体 370, 588, 589, 593 へのスピン注入の実証と(2) 注入
されたスピンによる 2 次磁石の反転 590, 591 である。これらの実証は情報処理への全スピンの取り組みを提案す
る。磁石はスピンを注入し、スピンは磁石（デジタルなビット）を反転し、電荷に変換する必要のない、ア
ナログ的特性（スピン電流）とデジタル的（双安定磁石）特性の両方において利点をもつ閉じられた“エコシ
ステム”を形成する。ASL はスイッチングエネルギー・遅延積 594 を大幅に低減できる可能性が示されているが、
克服すべき多数の挑戦がある。ひとつはスピン電流を介して相互作用している複数の磁石においてスイッチ
ングの室温における実証である。その他、エネルギー・遅延積を改善できる高い異方性をもつ磁性材料 595 の
実際の実験への導入がある。電流密度やチャネル材料の適切な選択のような課題も注意深く考慮されなけれ
ばならない。ASL における通信のアナログ的性質は、低電力でより小さい遅延とより小さい回路面積を実現
する Functionality Enhanced ASL (FEASL)と呼ばれるアーキテクチャを構築するために効率的に中央値関数 596
と結合させることができる。FEASL は特に演算論理装置（ALU）に必須である加算器回路や乗算器回路に適
している。更に、ASL は、通常のフォン・ノイマン型アーキテクチャとは根本的に異なるアーキテクチャを
持つバイオミメティックシステムに対して自然な実装を提供する。
4.3 MORE-THAN-MOORE DEVICES
4.3.1. INTRODUCTION はじめに
本節では、ブール論理とメモリのどちらもターゲットとしない新探求素子について述べる。ターゲットとするアプリケーショ
ンとして、改良された情報処理である新探究アーキテクチャ（Emerging Research Architectures: ERA）や、周辺的もしく
は非主要な機能を含む情報処理への拡張（More-than-Moore）が考えられる。 ITRS において取り上げる素子の大半
は、マイクロプロセッサシステムから構成されるターゲットアプリケーションにおいて、ブール論理として利用されることが
想定されている。新探求素子（ERD）の章においては、新探求アーキテクチャや More-than-Moore も取りあげる。後者
は、本質的には入出力のためのアナログ素子に囲まれたマイクロプロセッサコアから構成されるアーキテクチャである。
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42
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しかしながら、マイクロプロセッサは他の非主要な機能、例えばパワーハーベスティング（電力回収）によっても拡張され
るかもしれない。本節では、新素子が機能の多様化もしくはコアの特性向上を通じて、マイクロエレクトロニクスシステム
の性能をどのように向上させることが出来るかについて述べる。
酸化還元 RAM（ReRAM）の非メモリ利用あるいはメモリスタが、2013 年版における主要な新素子分類である。ITRS で
は、製造工場がこの素子の生産能力を加えるかどうかを見ていく。最初は、この素子はメモリースティックや固体素子デ
ィスクドライブに用いられるフラッシュの代替品となるであろう。ITRS は、PIDS と新探求メモリの節において ReRAM の
対象範囲を広げることで、これに対応している。しかし、この素子の機能がメモリに限定される理由はない。事実、再構
成可能なロジックと神経形態学的アーキテクチャ構造の基礎になることができ、それ故に情報処理性能を大幅に向上さ
せる可能性がある。この用途では ReRAM はメモリとして使われていないため、ReRAM という略語は適切ではない。従
って、メモリスタ（memristor）という表現を用いる。上記アプリケーションでのメモリスタへの要求性能は、後ほど詳しく述
べる。
本節におけるアプローチは、ITRS の”More-than-Moore”白書 iに概説された方法に従っている。1 cm 立方の携帯電話
という概念が More-than-Moore の代表的あるいは “emulator” アプリケーションとして使われる。もし、受信した変調波を
デジタル信号に変換する機能を持つ RF フロントエンドブロックが、新しい RF 素子の集積により別のチップに改良され
たとすれば、1 cm 立方の携帯電話の実現可能性が増すであろう。この集積は新しいスイッチ、フィルター、局所発振器、
ミキサなどの素子により支えられる。
4.3.2. DEVICES WITH LEARNING CAPABILITIES 学習能力を持つデバイス
4.3.2.1.
Devices That Learn Logic Configurations 論理構成を学習するデバイ
ス
ITRS は、伝統的に計算機アーキテクチャに関する係数をデバイス性能に乗じた値を「計算機のパフォーマン
ス」として見てきた。しかし、計算機の性能を違った方式で提起することも可能である。カスタム ASIC 上の
ゲートと配線の配置、またはプロセッサ上で実行されるソフトウェアを記述することにより、情報処理機能
は実現できる。ASIC 実装の演算速度と電力効率は、はソフトウェア実装のそれと比べて数桁のオーダで高い。
なぜなら、マイクロプロセッサがソフトウェア上でビット値を移動させるよりも、配線を通じてゲートや機
能ブロックのビット値を移動するほうがより効率的であるからだ（マイクロプロセッサがソフトウェアの命
令を解釈するためには、命令、オペコードやキャッシュへのアクセスなど、膨大な量のビット移動のオーバ
ーヘッドを伴うため）。しかし、顧客は瞬時にシステムの機能を切り替えるような機能を要求している。プ
ロセッサの機能は別プログラムを読み込むことで変更可能であるが、ASIC の機能を変更するためには、チッ
プの再設計・製造が必要であり、そのためには年規模の時間と百万ドル規模のコストが必要である。現在の
議論の方向性は、プログラム可能な配線を実装することである。その目標は、再配線が可能なチップ、すな
わち、マイクロプロセッサの柔軟性と ASIC の効率性を同時に実現することである。
FPGA では上述の最後のパラグラフにある「柔軟性」が既に達成されているが 597、上記の「効率性」の目的
にはメモリスタ型のデバイスが適合する可能性がある 599。図 ERD6 に示すような、メモリスタを単極単投ス
イッチ（SPST）として使い、それらが一般的な配線アレイのある形を特定の配線インターコネクトへ接続す
るような幾つかのアプローチが文献に示されている 599,600。スイッチのパターンを変更することで、基盤とな
る CMOS 層の一連のゲートが任意の構成に再接続される。これは基本的には FPGA を同じコンセプトである
が、古典的な FPGA では、かなり大きな CMOS 回路により不揮発スイッチが実装されている。
それらの再構成可能アーキテクチャにおけるメモリスタの効率は、表 ERD11 に示す性能指数に依存する。
ERD11 は、ITRS において ReRAM またはメモリスタと呼ばれるもの両方の素子をカバーすることに注意され
たし。もしデバイスがメモリとして使われる場合、それは ReRAM と呼ばれ、それ自体は ITRS の別の章でカ
バーされているものである。もし同じデバイスが再構成可能ロジック（あるいは生体様アプリケーション）
で用いられる場合は、それはメモリスタと呼ばれ、そこでは表 ERD11 に示すようなより切迫した要求の対象
となる。ITRS はメモリスタをこの応用に対する新探求デバイスであると考える。なぜなら、表 ERD11 に示さ
れるより切迫した要求に対して比較した場合、そのデバイス技術はまだ未成熟であるからだ。
i
http://www.itrs.net/Links/2010ITRS/IRC-ITRS-MtM-v2%203.pdf
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43
Table ERD 11: Figure-of-merit of three reconfigurable architectures
Reconfigurable (CMOL/FPNI-like):
Artificial neural network:
Memristor
Memristor
Array
interconnect
Crossbar
Natural neural network
deformed to show equivalence:
Synapse
Equivalent logic diagram:
Dendrite
SPST
switch
Reconfigurable-memristor functional mapping.
Memristors fill the role of a SPST switch in a
crossbar wiring network. The logic circuit can be
“rewired” by appropriate switch/memristor settings
Axo
n
Artificial-natural neural network mapping.
Memristors fill the role of synapses with
row/column wires filling the role of dendrites
and axons.
Figure ERD6: Two variants of learning devices for configuration
再構成可能ロジックに関する重要な問題は下記のとおりである：

信号線に連結して繋がるため、メモリスタのオン抵抗は低くなければならない。メモリスタのオン抵抗
（Ron）は、ドライブ用トランジスタのオン抵抗（RTon）の桁でなければならず、そうでなければ、スイ
ッチが状態遷移時間を延ばしてしまう（結果として、システム全体のスループットを下げる）。

メモリスタのオフ抵抗（Roff）は、リーク電流の発生（スタティック電力の増加）を避けるために十分に
高くなければならない。CMOS の場合、ダイナミックとスタティック消費電力の比は、おおよそ
RToff/RTon（10,000）で表される（RT はトランジスタの抵抗を表す）。表 ERD11 中の図の回路が、ファン
アウト（f）20 程度のメモリスタをそれぞれの配線アレイ上に持つとしよう。この場合、f-1 個のオフ状
態のメモリスタ（Roff）が並列にシステム電源に接続される。よって、f × Roff は RToff のオーダでなければ
ならず、さもなくば、メモリスタはリーク電流と消費電力を悪化させてしまう。
4.3.2.2.
Devices That Learn by Examples 例題を学ぶデバイス
脳型システムは人間の認知に近いレベルのタスクを処理できる可能性を持ち、それらのシステムは「学習可
能な物理デバイス」を用いることでより効率的になるとの強い示唆がある。例題を「学習する」計算機は、
ジョパディと呼ばれるビデオゲームに特化した Watson 計算機 601 のように、通常の計算機では到達できない領
域への応用展開に成功している。人間にしかできなかった領域の演算ができる新しい計算機の世界では、適
切なコスト比較は、計算機コスト対オフィスで働く人間に支払われる給与などになるだろう。ジョパディ計
算機のデモによって、これまでは少なくとも人間にしかできなかった幾つかのタスクが、計算機でできるよ
うになったと知られるようになった。しかし、Watson 計算機の正体は 2,500 コアのマイクロプロセッサのクラ
スタである。もし人工知能研究者のコミュニティが、この手の（これまでは少なくとも人間にしかできなか
った）計算に対する演算要素として「人工ニューラルネットワーク」を選択するようなると、マイクロプロ
セッサよりもより効率的にニューラルネットワークを構築するための方法を探すことが重要となるだろう。
人工ニューラルネットワークの興味深い例が図 ERD6 に示されており、そこではナノデバイスがシナプスの役
割を果たす。シナプスを実装するための多くのメカニズム、デバイス（ソフトウェア模擬、メモリスタ、そ
の他のデバイスを含む）が提案されている。この章の冒頭で述べたように、メモリスタは（メモリのための
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44
Emerging Research Devices
ReRAM のかたちで）ITRS でカバーされており、ソフトウェア模擬よりも効率的なものとして目標づけられて
いるようである。
例題を学習することの基礎概念が図 EDR6 に例として描かれている。これは、神経シナプスのアーキテクチャ
構成におけるデバイスの例である。デバイスが機能している時にそのデバイスを流れる情報が、そのデバイ
スの状態（その状態は不揮発に記憶される）を変化させる。
表 ERD11 はニューラルネットワークの三つの形の行を含む：
•
シナプスの振る舞いを模するソフトウェアモデルを用いた人工ニューラルネットワークに関する幾つ
かのプロジェクトが（文献上に）存在する。幾つかのモデルは生体様であり 602、その他はデバイス機
能由来のものである 603。この論文の著者らは、デバイス機能由来のモデルに共通の振るまい属性を捉
えようとしている。メモリスタのモデルは、本物のメモリスタから得られたものではないが、デバイ
ス設計者のための目標を作るかもしれない。
•
この論文の著者らは、人工シナプスのための合理的な目標が何であるかを捉えようとしている。
•
最後の行は、ハイブリッド生体様システムに関するものである。文献中の多くのプロジェクトは、シ
ナプスあたり複数のメモリスタを使う、またはオフライン学習やその他の方法を使って動作するシス
テムを生み出す（ただし効率を犠牲にする）ことで、受入れ可能なデバイスが（まだ）利用できない
ことを許容しなければならない。その例については、文献 604 を参照されたし。
4.3.3. MORE THAN MOORE FOR RF RF にむけた MORE THAN MOORE
“More than Moore”という考え方は、厳密なブール論理にアナログ RF デバイス群を付加することにより、
CMOS ロジック群の能力を高める。ここでの事例において、群（”family”）とは製造と製造されたデバイスの
利用の両方を意味する。製造に関する目的は製造ラインの価値を高めることであり、新しい RF デバイスは従
来の CMOS に必要最小限の材料またはプロセス過程を追加することで製造されるであろう。あるいは、RF コ
ンポーネントを別に製造し、後段で同じパッケージ上に実装する方法もある。使用上、RF コンポーネントは
CMOS とコンパチブルな電圧、信号により動作する。代表的な適用例は、1 cm 立方携帯電話向け RF フロント
エンドであろう。図 ERD7 は、機能拡張の様子を示している。本節での試みでは、“More-than-Moore” 新探求
RF デバイスを幅広い分野にわたり取り扱うが、本文ではいくつかのデバイスと機能ブロックに的を絞って述
べる。
rf wave
Higher level function
011001010…
control
LNA
ADC
Intermediate level
function
RF front-end
LO
PA
antenna
switch
DAC
filter
oscillator
Lower level functions
mixer
etc.
LO
spin-torque oscillator
NEMS nanoresonator
etc.
C-based electronics
Figure ERD7 High-level RF functions partitioned into generic lower-level functions implemented in emerging devices
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4.3.3.1.
45
Graphene RF Transistors グラフェン RF トランジスタ
グラフェンが持つ超高速キャリア速度の潜在能力によって、この材料を用いた RF トランジスタは非常に高い
ユニティ電流利得遮断周波数 fT を実現できる可能性がある。つまり、グラフェン RF トランジスタは、同じゲ
ート長を持つ Si トランジスタより高い fT、低い fMax が報告されてきた。グラフェンに関して報告された最高
遮断周波数は、CoSi ナノワイヤゲートと剥離グラフェンを用いた場合の 300 GHz である 605。240 GHz の fT が
ウエハスケールエピ成長グラフェンを用いた場合に報告されており 606、200 GHz の fT が CVD 成長グラフェン
層を用いた場合に報告されている 607。
より高い fT を実現するためには、デバイス構造を最適化する必要がある。グラフェントランジスタのソース
およびドレイン領域は成膜されたメタル膜によって一般に定義されるが、それは寄生キャパシタンスの要因
ともなる。つまり、ソース、ドレインとゲートがグラフェンの同じ面にあるトップゲート構造では、ゲートソース間、ゲート-ドレイン間のキャパシタンスが大きくなり、fT が減少する結果となる。ゲートがソース、
ドレインとグラフェンの反対面にあるバックゲート構造では、Lgs<0 のオーバーラップの場合であってもゲー
ト-ソース間およびゲート-ドレイン間のキャパシタンスはより小さくなる。CVD グラフェンはバックゲート
構造が作りやすいが、エピ成長グラフェンでは困難である。しかし、高い成長温度のために困難な方法であ
るが、SiC ウエハ上に部分的にバックゲートを組み込んだ製造方法が示唆されている 608．
カットオフ周波数はチャネル長に反比例するために、グラフェントランジスタの fT のリミットは報告された
ウエハスケールデバイスにおいては十分に調べられていない。パターニングされたメタルの代わりにナノワ
イヤゲートを用いることによって、遷移時間を基にｆT が 45 nm のチャネル長まで評価された。グラフェンの
高いフェルミ速度はチャネル中の高いドリフト速度（~4x107 cm/s）をもたらし、70 nm 以下のチャネル長のデ
バイスにおいて 1 THz の fT を可能とする 609。この値は，サブ 30nm チャネル長の HEMT やシリコン RF トラ
ンジスタよりも大きい 610。
ユニティパワーゲイン周波数または振動の最高周波数である fMax は、fT が 200 GHz のデバイスでさえ 10-50
GHz であるが、デバイス構造の改善と寄生成分の減少により増加可能である。この分野はグラフェン固有の
特性の探求よりも現在のところ研究が遅れている領域である。
4.3.3.2.
Spin Torque Oscillators スピントルク発振器
スピントランスファートルク（スピン角運動量の転移によって生じるトルク）は、金属スピンバルブや磁気
トンネル接合といったナノサイズの磁気多層膜構造において、外部磁界印加の条件下で、自由層磁化の均一
な歳差運動を起こすことができる 611, 612。巨大磁気抵抗（GMR）あるいはトンネル磁気抵抗（TMR）の効果
と組み合わせることで、この歳差運動は電圧応答を生じ、これらの磁気多層膜は高周波のスピントルク発振
器となる。スピントルク発振器の発振周波数は、電流あるいは外部磁界を調整することで同調を取ることが
できる。スピントルク発振器は、その高いコンパクト性と幅広い調律性能、そして標準 CMOS との適合性に
より、高性能な RF 発振器となることが期待される 613, 614。
発振周波数は、磁気的構造や磁界、入力電流レベルによるが、今のところ、数百 MHz から数十 GHz の値が実
証されている 615。金属スピンバルブ構造に基づくスピントルク発振器の出力は数百 pW 程度であるが、MTJ
ベースのものにすることで数十 nW まで改善できる 616, 617。優れた特性値が実験的に得られているものの、実
用化のためには課題が多い。たとえば、1) 自動発振機構、2) 出力の増大、3) 高いスペクトル純度（低い位相
ノイズ）。
自動発振機構があれば、最近のほとんどの実験で動作実証のために使われている外部磁界をなくすことがで
きる。垂直磁化偏波器と面内磁化型磁化自由層 618、磁化自由層における渦状磁化状態 619、そして波状のスピ
ントルク角度依存性を持ったスピントルク発振器構造が提案されている。
スピントルク発振器を使い勝手の良いものにするためには、RF 発振出力を数μW 以上に高める必要がある。
磁性層のスピン分極率を上げるか、自由層におけるスピン歳差運動の角度を大きくするかして高い磁気抵抗
比を実現することは、出力を高めるための最初のアプローチである。しかし、出力を十分に高めるためには、
弱く結合した多くの発振器の位相を同調させることが何より必要である。電気的に結合されたスピントルク
発振器の同期に関し、多くの理論予測や実験での実証結果がこれまでに報告されている 621, 622, 623。
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46
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残っている課題の中で、現行の発振デバイスと同等レベルのスペクトル純度を得ることは、スピントルク発
振器を電気通信の分野で使う上で乗り越えなければならない最も大きな壁であろう。スピントルク発振のラ
イン幅に関する問題は、コヒーレンス（スピン歳差運動の調和）の一時的な欠如 624 及び発振周波数の非線形
性 625, 626 からきていると言われている。PLL 回路の採用と複数のスピントルク発振器の同期化は、より高いス
ペクトル純度を得るための一つの解となるかもしれない。
4.3.3.3.
NEMS Resonators
NEMS 共振器
RF コンポーネントのサイズを縮小し集積化することに強い関心が持たれている．特に，参照発振器として使
われている水晶の Q 値(>104-105)や温度安定性 (1 ppm/°C 以上)を集積デバイスで実現することは難しい．集
積 LC 回路の Q 値は集積されたインダクタやキャパシタの低い Q 値 (10 のオーダーから 100 のオーダー)によ
って制限されている．そのため，参照発振器の Q 値を犠牲にせず，にサイズを小さくする最も有望な手段は
627
，振動素子を使ったものであると考えられている．
このような振動構造の中でも最も有望なのは，容量変換型のマイクロ－ナノメカニカル共振器 capacitively
transduced micro- and nano-electro-mechanical (M/NEM) resonators である．近年，MEM/NEM 共振器の主要な評
価指標である周波数と Q 値の積について，大きな進展があった．共振周波数が GHz 領域を超えようという一
般的なトレンドは，このような共振器が，小さく，固く，低質量の NEM システムへと進展していくことを意
味する．しかし，高い Q 値を小寸法で維持できるという能力が，主たるエネルギー散逸機構がガスによる摩
擦，クランプや表面における損失などになったときに，維持できるかは疑わしい 628．他の重要な問題は，フ
ォトン，フォノン，電子，吸着分子の数が揺らぎやノイズ特性に影響を与える時，このような共振器の（不）
安定性がサイズとともにどのようにスケールするかである 629．
4.3.3.3.1.
NEM resonators based on silicon nanowires, carbon
nanotubes and graphene シリコンナノワイヤ，カーボンナノ
チューブ，グラフェンを用いた NEM 共振器
マイクロメータサイズでの，近年の大変高い周波数の共振器の実証は，共振周波数が 400 MHz から 1.5 GHz
( Q > 3700)のワイングラス型の共振器 630 ，誘電的に動作しピエゾ抵抗で検知された 4.41GHz のシリコンバー
共振器，4GHz（Q>8000）を超える容量的に動作する共振器 631．ピエゾ抵抗 632 で検知し容量的に動作する
4GHz Q>8000 の共振器で第 9 次高調波縦モードを利用したものも実現されている．
VHF NEM 共振器でプラチナナノワイヤを利用し，100MHz 以上の周波数で Q 値が 4K で 8500 を示すものが報
告されている 633 ．同じグループは後に 634,635 VHF NEM 共振器で単結晶 Si ナノワイヤを用いたものも報告し
ている．カーボンナノチューブは NEMS 共振器の材料として大変注目されている．その理由は，カーボンナ
ノチューブの高い剛性（ヤング率１TPa），低密度，欠陥フリーの構造と細い断面積による．共振は 3 から
200MHz の範囲で電圧可変なものがトレンチ上に架橋した 1-4nm の CNT で報告されている 636．4GHz にいた
る共振周波数で動作する NEMS 共振器が，類似の CNT 素子で慣性用のメタルクランプを有する，極めて短い
実効的な梁長を実現した構造で報告されている 637,638．このような小さな振動型の SiNW や CNT の問題点は，
振幅が大きいときのテンションによって生じる周波数の相安定性にによって特徴付けられる非線形性である．
最近，グラフェン材料が，その高い強靱性，剛性，熱伝導性から注目されている．文献 639 では，架橋された
剥離グラフェンシートで 2 次元 NEM 共振器を形成し，周波数 1MHz から 170MHz まで共振特性が得られてい
る．
4.3.3.3.2.
NEM resonators based on resonant gate or vibrating body
transistors 共振ゲートもしくは振動ボディトランジスタによ
る NEM 共振器
容量的に変換された MEM 共振器の信号は極めて小さく，インピーダンス整合も限定的である．可動ゲートと
可動ボディトランジスタ構造は M/NEM 共振器として動作することができる．主たる差異は，出力がドレイン
電流であり，能動共振器を構築する可能性があることである．
共振ゲートトランジスタは AlSi 共振ゲートが面直方向にある MOSFET640,641 と面内共振シリコンゲートトラン
ジスタが報告されている 642．極度にスケールした面内共振ゲートトランジスタが報告されており 643，シリコ
ン・オン・ナッシング技術を利用して 100nm を切るギャップとフロントエンドプロセスを用いた 400nm 厚の
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47
単結晶共振器が実現されている．横方向 MOS トランジスタは垂直にエッチングされた側面のラフネスにより
キャリア移動度が低いという問題があり，極限られたゲインを示すに過ぎない．しかし，先端 CMOS644 と集
積化することで寄生容量の影響を極小化できるかもしれない．
振動ボディ FET とよばれる代替の共振トランジスタが提案されている 645,646 ．可動ボディが反転あるいは蓄積
電荷を変調し，構造（キャリア移動度や質量）のピエゾ抵抗を変調する．シリコンナノワイヤはバルクシリ
コンと比べて非常に大きなピエゾ抵抗係数を示す．出力信号では極めて大きな+30dB 以上というゲインが，マ
イクロメートル寸法のダブルゲート VB-FET で得られている．ここで，出力はトランジスタのドレインから取
られている．さらに，デバイスの抵抗は 16k?から 100?以下に抑えられており，RF 応用での 50?マッチングに
は良い条件となっている．
他にも，シリコンの伝導度を変調するために電界よりも機械歪みを利用した能動共振器が提案されている
この共振器は VB-FET と同様に 15MHz で 1 以上のゲインが得られている．
4.3.3.4.
647
RF MIXERS RF ミキサ
RF ミキサは RF フロントエンドの重要な構成ブロックであり、多くの探索的な解が注目を浴びている 648。
共鳴トンネルダイオードは何十年にもわたって探索されてきた。その負性微分抵抗と高速な応答により、RF
領域において潜在能力を持っており、分数調波ミキサが実現された 649,650。そのようなアプローチの潜在的な
利点は、広範囲にわたる動作温度、10THz までの周波数レンジ、RTD ショットノイズ抑制による雑音指数の
低減である。この分野は近年それほど盛んではないが、THz 応用への期待増加と来たるべき Si 上への III-V 材
料の集積への期待から、再び興味を持たれるであろう。
同じ理由により、単一電子トランジスタ（SET）は 1–10 GHz の共鳴周波数をもつデバイスと考えられてい
た。0～300 MHz における完全に同調可能なバンド選択を持つ SET ベースのミキサは、極低温ではあるがその動作が
示された 651,652。
最近、全波整流器の応答を模倣したグラフェントランジスタの両極性の I-V 特性が、周波数 2 倍回路として
実証された 653,654。
最後に、カーボンナノチューブの非線形な I-V 特性は、AM 信号の復調に用いることができる。しかし、動
作実証は外部バイアス回路によって 100 kHz 以下に、内在する寄生成分（ボンディングパッドなど）によって
2 GHz 以下に制限されている 655,656。
5. EMERGING RESEARCH ARCHITECTURES 新探求アーキテクチャ
新探求アーキテクチャ（ERA）セクションの目的は、新探求メモリおよびロジックデバイスのための新しい
アプリケーションを特定することである。これは難しい挑戦である。なぜなら多くの場合、それら新デバイ
スのための回路またはアーキテクチャレベルのモデルやその融合システムは存在せず、また存在したとして
もそれらはまだ原始的なものだからだ。さらに、それら新デバイスのアプリケーションの展望は多岐にわた
る。例えば、1) 既存回路を単純置換するような利用法, 2) CMOS デバイスを補完し、CMOS と共に用いる補助
的デバイスとしての利用法, 3) 特定のアプリケーションに対して唯一の機能を提供できる特殊な性質を持つデ
バイスとしての利用法, などが挙げられる。このセクションは、アーキテクチャの眺望から「新探求デバイス
のための見込みのあるアプリケーションの世界」を展望できるように構成されている。5.1 章は、従来の演算
処理における新探求デバイスのアプリケーションに焦点をあてる。5.2 章から 5.4 章は、従来の演算処理パラ
ダイムを利用するアーキテクチャの進化について扱う。5.5 章では、新探求デバイスを「モーフィック」と呼
ばれる計算パラダイム（既存の演算アプローチではなく、自然界や生物などの演算パラダイムから発想を得
るアプローチ）の中で活用することに焦点をあてる。
この章の概要を図 ERD8 に示す。この図は、古典的アーキテクチャと新概念アーキテクチャの分類を表したも
のである。高レベルの計算機アーキテクチャは、プログラム中心（program-centric）、またはデータ中心
（data-centric）の両方の演算指向を持つと考えられる。プログラム中心の計算機では、人間（プログラマ）は
命令の組、または特定の実行タスクの組の組み合わせを扱う。最も身近な例は、プログラム格納型のデジタ
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．
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ル計算機である。また、アナログ計算機（演算を実行するアナログ回路が事前に配線により組まれている＝
プログラムされている）も注目されてきている。これは CMOS デバイスを使った新しい方法（アナログ・デ
ジタル混載計算機）として、近年また注目を集めている。5.1 節では、プログラム格納型計算機のメモリアー
キテクチャについて述べ、5.2 節ではストレージクラスメモリ（SCM）の新しいコンセプトとその新しいアー
キテクチャに関する挑戦について述べる。5.3 節では、新概念デバイスがどのようにしてプログラム格納型計
算機のロジック部に関連づけられるかについて論ずる。
生体様計算のコンセプトが紹介されて以来、データ中心の計算機（データはプログラムと等価な演算を決定
するために使われる）が注目を集めている。最も古典的な例はニューラルネットであり、そこでは、学習フ
ェーズにおいて、機能を生み出す結合重みが、入力とその出力（および教師信号）により決定される。様々
なデバイス、構成、アルゴリズムがこれまで学習型アーキテクチャの観点から提案されており、それらを 5.4
節において紹介する。
Models of
Computing
Program Centric –
Designed
computation
Digital
Analog
Data CentricLearned
computation
Hybrid
Analog/Digital
Supervised
Learning
Unsupervised
Learning
Figure ERD8. Taxonomy for traditional and emerging models of computation
特に興味深いコンセプトは教師なし学習であり、そこではデータが処理されながら（教師信号なしで）学習
が行われる。教師あり学習に加えて、HTM（後述）のような教師なし学習を可能にするようなアルゴリズム
が存在し、そのような新しい教師なしアルゴリズムに関する研究はまだ探求が始まったばかりである。
5.1
MEMORY ARCHITECTURES FOR PROGRAM CENTRIC ARCHITECTURES プログ
ラム中心アーキテクチャのためのメモリアーキテクチャ
5.1.1. INTRODUCTION はじめに
容量と速度要求を同時に満たすメモリ技術が存在しないため、従来の演算アーキテクチャでは SRAM はキャ
ッシュとして用いられ、DRAM はそのキャッシュラインを可能な限り高速に再充填するように設計される。
さらに、ソフトウェア（全体のシステムイメージ）は不揮発記憶媒体（古典的にはこれは HDD）に保存され、
必要に応じてメモリとの間でスワップが行われる。ソリッドステードドライブ（SSD）の登場により、特にポ
ータブルアプリケーション領域において、費用効果のある小さなディスクドライブが SSD で置換されるよう
になり、より大容量の HDD のためのキャッシュとして用いられるようになった。幾つかの ASIC においては、
SRAM は、局所的かつ高速に管理される記憶媒体, またはしばしば連想参照のための連想メモリ（CAM）とし
て利用される。FPGA においては、SRAM は小規模ロジックのための参照テーブルそのもの、および参照テー
ブルを構成するために用いられる。
しかし近年、この状況は急激に変化しつつある。デバイスのスケーリングの進行に伴い、アプリケーション
ニーズもともにスケール（拡大）しており、それらのアプリケーションニーズは、古典的なメモリ階層がも
つ能力・性能を急激に消費しはじめている。同時に、新しいメモリ技術はそれらの問題を解決し、新しいメ
モリ階層を構築する機会を生み出している。
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49
5.1.2 CHALLENGES IN MEMORY SYSTEMS メモリシステムにおけるチャレンジ
現在のメモリシステムの容量は、ギガバイト（低密度ASICシステム、FPGA、モバイル機器）からテラバイト
（個人・組織向け演算のための多スレッドの実行を管理するマルチコアシステム）を経てペタバイト（デー
タベース、ビッグデータ、クラウドコンピューティング、その他のデータ解析アプリケーション）、そして
エクサバイト以上（次世代のエクサ規模の科学技術計算）の広範囲にわたる。全てのケースで、速度（バン
ド幅およびデータ読み書きのレイテンシ）、消費電力およびコストが絶対的に重要である。しかし、その他
のシステム様相の重要性は、異なるアプリケーション空間をわたり変化する。
表 ERD12 に、アプリケーション用途別のメモリニーズの概要を示す。この表は、メモリ特性に対して順番づ
けされたアプリケーションのポジションマップ（cross matrix）を表す。これは年毎に順番づけされたものでは
なく、2012 年から 2020 年の時間幅で「演算量」の観点から内容を読みとってもらえるように構成されている。
Table ERD12. Anticipated Important Properties of Emerging Memories as driven by application need.
おおまかには、大規模計算機システムの電力の1/3はメモリサブシステムにおいて消費される657。その一部は、
揮発性DRAMにより要求されるリフレッシュのための電力である。その結果、現在のデータサーバは、利用
率が低い場合でも膨大な電力を消費する。例えば、Googleの報告658によると、利用率が低いサーバでも典型的
にはピーク電力の50%以上の電力を消費している。急激な利用率の増加に対処するためには、サーバをスリー
プモードにするという選択肢は除外される。よって、定期的なリフレッシュを必要としない持続性を持つメ
モリの価値は高いだろう。
多くの計算機システムは常にピーク負荷で動いているわけではない。そのようなシステム（モバイル機器や
データ解析器を含む）では、もし記憶データを維持しながら電源を高速に落とすことができれば、より効率
的になる。なぜなら、そうすれば消費電力が演算負荷に比例するようになるからだ。このことは、不揮発
SCMを開発する上での付加的な刺激材料になる。
データ解析やASICシステムなどの幾つかのアプリケーションは、連想メモリ（または内容をアドレスに指定
できるメモリ）の恩恵を受けるが、その他のアプリケーションではその恩恵は僅かだろう。もし多数の異な
るメモリ層（不揮発のMクラスまたはSクラスのSCM）を同じチップまたはパッケージ内に集約することがで
きれば、モバイル機器はよりコンパクトになる。
トータルの管理費は、購入コスト、維持コスト、およびシステム寿命の影響を受ける。現在の購入コストの
トレンドにおいては、HDDのビット単価はフラッシュメモリよりも安く、フラッシュメモリのビット単価は
DRAMよりも安い。しかし、購入コストが全てというわけではない。SクラスのSCMはHDDよりも大幅に消費
電力が低い（ともにそれらの冷却システムの電力を含む）と予測され、占有するフロアスペースも大幅に小
さいと思われる。2020年までに、もしデータセンターの主記憶システムがまだHDDのみで構成されるとすれ
ば、2020年の目標パフォーマンス（8.4 G-SIO/s）を達成するためには、96 MWの電力と98,568平方フィートの
フロアスペースが必要となる 659。これに対し、新概念メモリを用いた場合では、同じ目標パフォーマンスを
達成するための電力とフロアスペースは、それぞれ4 kWと12平方フィートである。エネルギーコストは限ら
れているため、この差は（たとえビット単価の差があったとしても）HDDから新概念メモリへのシフトを容
易に促すだろう。
これらの要求が、重要な初期の研究調査を、新探求メモリデバイスを活用した新しいメモリアーキテクチャ
に導いている（それらはしばしばDRAMやHDDと協調する新アーキテクチャである）。それらのメモリシス
テムは、しばしばストレージクラスメモリ（SCM）と呼ばれる。それらは、CPUに近い位置（Mクラス）で使
われるか、あるいはHDDやSSDを補完するために使われるか（Sクラス）に応じて、さらに差別化されるだろ
う。
SCMの存在は、デバイスレベルを超える問題（ソフトウェア構成、ウェアレベリング管理や、エラー管理な
ど）を解決するような研究の需要を増やすと考えられる。
SCM固有の速度により、システムパフォーマンスはソフトウェアが容易に制限してしまう。よって、SCMの
性能を最大限に引き出すためには、ファイルシステムのIOソフトウェア（OSからアプリケーションまで）を
再設計しなければならないだろう。ソフトウェア間の相互作用数を減らし、ディスク中心の機能を削除しな
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ければならない。通常のソフトウェアは、全IOレイテンシの70%から94%を計算に入れる660。SCMインターフ
ェースへの直接アクセスをアプリケーションソフトウェアに与えることは価値があるかもしれない（悪意の
あるソフトウェア等からSCMを守るための追加考察が必要ではあるが）。しかし、このアプローチは現在の
OSではさほど用いられておらず、通常は介在インデックスの仕組みに基づくファイルアドレス表の形式が用
いられている。
データ中心の演算における記憶媒体へのアクセスパターンは大きく変動する。幾つかの企業はリレーショナ
ルデータベースを使い続けており、他はフラット階層のデータベース（エントリー間の関連づけを行うため
に別々にインデックスが作られるデータベース）へ移行している。一般的には、データベースアクセスはか
なり原子サイズ的なもの（数バイト程度の小ささ）であり、それらは全データベースにわたりばらまかれて
いる。これは読み出しと書き込みにおいて真であり、アプリケーションに応じて読み出し・書き込みの比率
は大きく変わるため、どの設計も特定のワークロードに強く依存する。
SCMが引き起こす固有の問題は、ウェアレベリングである。DRAMやHDDは同一箇所への膨大な回数の書き
込みをエラーなく行うことができるが、新概念不揮発メモリはそうではない。よって、少ないオーバーヘッ
ドで書き込みを均一に分散させるメカニズムが必要である（これがウェアレベリングと呼ばれるものであ
る）。どのようなファイルシステムでも重要となる問題は、ある特定のデータ（主にメタデータ）が極めて
頻繁に書き込まれる、というものである。その保存位置はウェアアウトの対象ではないことを（例えばファ
イルシステムにおけるそのような位置のためのロバストな技術を使って）高速に確認することは重要である。
エラー管理はウェアレベリングとの境界の問題である。DRAMはECCやEDCなどの単純な方法の恩恵をこれま
で受けてきたが、ページサイズが大きくアクセスの遅いフラッシュでは、LDPCなどのより洗練されたアルゴ
リズムを使う時間的余裕がある。残念ながら、SCMはDRAMよりも丁寧なエラー訂正が必要であり、また、
フラッシュよりは高速なエラー訂正が必要である（特にMクラスSCMの場合）。これは、研究の空白領域と
なっている。幾つかの可能性のある選択肢は、エラーパターンの特徴を利用する符号（テンソル符号や、insitu scrub661（１ビットまたは２ビットのエラー訂正が有効となるように蓄積されたエラーを取り除いてゆく方
法）など）を探求することである。
5.2 STORAGE CLASS MEMORIES ストレージクラスメモリ
5.2.1. INTRODUCTION はじめに
古典的計算方式では、SRAMはキャッシュ階層に用いられ、そこでは可能な限り早くDRAMにデータと書き戻
す。全体のシステムイメージは不揮発メディア（古典的にはHDD）に保持され、必要に応じてメモリ間とス
ワップ動作を行う。しかし、近年この状況が敏速に変化している。アプリケーションのニーズは、容量のス
ケーリングとスコープ発展の両方であり、したがって、アプリケーションは敏速に古典的なメモリ階層の能
力を消費している。
固体メモリの信頼性と高速アクセス、および耐久性を、磁気HDD（低コストな保存力と膨大な容量を持つ）
と組み合わせることで、SCMは幾つかの新しいメモリ階層（上記問題を解決できる可能性のある層）を作り
だせる機会がある。SCMはコンパクトでロバストかつ他技術と比較して大幅に改善されたコストパフォーマ
ンス比を提供する。SクラスのSCMは、SSD同様、高速かつ長期保存が可能なメモリである（ただし、SSDよ
りも耐久性が高く、レイテンシは短いが、バイト単位でアクセス可能）。MクラスのSCMは、高密度で低電
力な不揮発メモリであり、アクセス速度はDRAMに近いものである。
SCMを実装してその性能を引き出し、さらに様々な新メモリ技術の弱点を補償するためには、新概念メモリ
技術と新しいインターフェースおよびアーキテクチャが必要となる。この章では、その新概念アーキテクチ
ャとSCMに関連する挑戦について探求する。
5.2.2. EMERGING MEMORY ARCHITECTURES FOR M-CLASS SCM MクラスSCMのため
の新概念メモリアーキテクチャ
DRAM置き換えまたは補完となりえるSCMアーキテクチャはMタイプ（またはメモリタイプ）SCMと呼ばれ、
CPUに近い位置に置かれる。必要とされる特性はDRAMと多くの類似点を持つ（インターフェース, アーキテ
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51
クチャ, 耐性（特に書き込み回数）および読み書き速度を含む）。新探求メモリの書き込み耐性はDRAMより
劣る傾向があるため、アーキテクチャ上の革新が必要である。そのためには、寿命を延ばしつつ電力性能を
最適化するための複数のメモリ技術をどのように融合・選択するかを決める必要がある。さらに、ワード単
位でアドレッシングが可能なインターフェースを持つ新しい負荷平準化技術（一部のメモリに書き込みを集
中させずに分散して書き込みを行う技術も必要になるだろう。
そのインターフェースは、全メモリシステムを「一つのフラットなアドレス空間として」扱うワード単位で
アドレス可能なものとなるだろう。新しいメモリインターフェースに適合させるためのコストは可変である
ため、MクラスSCMデバイスの複数の世代をサポートできる標準インターフェースが強く好まれるだろう。
多くのシステム（自動車など）は長期にわたり運用されていることから、新しい標準は上位互換となるべき
である。そのような標準は、簡単な制御コマンドを介してDRAMインターフェースと互換であるべきで、既
存のコントローラと物理層（および電源など、可能な限り）を再利用すべきである。またここでは、高い電
力効率が望まれる（例えば、小さなページサイズをサポート、または三次元のマスター／スレーブ構成など
の未来の方向性をサポートすべき）。MクラスのSCMデバイスは、書き込みが成功・完了したことを表わす
仕組みを持つべきである。最後に、MクラスSCMの標準インターフェースは、DRAMのDDRの速度や、それ
より遅い不揮発メモリなどの速度などのように、複数のデータ転送レートをサポートすべきである662。
ブロック単位のアーキテクチャにおけるウェアレベリングは、各ブロックへの膨大な回数の書き込みを管理
するためのオーバーヘッドが大きいが、バイト単位で直接アクセスできるメモリ（PCMのようなメモリ）の
ためのStart-Gapウェアレベリングのような簡単な技術も存在する663。この技術では、メモリのある領域内の開
始点と空領域のギャップ位置を認識するために、レジスタのペアが用いられる。書き込み回数があるしきい
値を超えると、ギャップ用のレジスタ値がその領域外に移動し、その度に開始点のレジスタ値が増加する。
意図的にメモリを摩耗させるような攻撃に対して、それを保護するような仕組みを考えることもできる。
そのような技術を用いて、DRAMよりも大幅に遅いMクラスSCMは可能な容量を増やし、かつキャッシュミ
スを低減することにより、改善されたパフォーマンスを示すことができる 664。多くの共通のワークロードに
おいて、小容量のDRAMキャッシュの存在が、全体のシステムパフォーマンスに影響を与えるMクラスの
SCMが低速で動作することを補助する。デバイスの寿命は、107の耐久性の場合でさえ、３年のオーダである
ことが示されている。SCMへデータを書き戻すトラフィックを減らす技術は、現実的なワークロードにおい
てこれ（寿命）を3倍改善するだろう。
DRAM をそれよりも少し遅い M クラス SCM で直接置き換えることも考えられている（典型的な例は、STTRAM を用いたもの 665）。バイト単位での STT-RAM への書き込みは DRAM と比べて電力を多く消費するた
め、この直接置換のアプローチは、電力やパフォーマンスの観点では競争的にはなってない。しかし、出力
バッファと STT-RAM 間の相互作用を再設計することにより、不揮発素子への不要な下記戻しを除去でき、こ
のことがパフォーマンスのロスがほぼないまま可変な電力改善を生み出す。しかし、書き込みバッファを使
うということは、パワーロスが起きたときにそのデバイスは不揮発メモリへ全てのデータを書き出せなけれ
ばならないことを意味する。PCM と再設計されたメモリコントローラをモバイル環境に統合すると速度が 6
倍改善され、メモリの寿命を 6 倍延ばすことができると予測されている 666。
キャッシュは、頻繁に必要とされるデータがプロセッサまたは低レイテンシのメモリ周辺に置かれることが
保証されるよう意図されている。ストレージアーキテクチャにおいて、ホットまたは頻繁にアクセスされる
データは（アーキテクチャにより）認識され、その後それらのデータはストレージの高速物理層へ移動され
る。しかし、物理層やキャッシュが増えると、データを移動するために膨大な時間と電力が必要になる。別
のアプローチは、ハードウェアとソフトウェアのインターフェースを根本的に見直す、というものである。
データ周辺にある演算システムを組織化することで、データはプロセッサには運ばれず、かわりに情報処理
は保存されたデータの近傍内部でのみ行われる。一つのそのような新しいデータ中心アーキテクチャは「ナ
ノストア」と呼ばれ 667、それは 10-60 倍程度の電力効率を持つと予測されている 668。
5.2.3. EMERGING MEMORY ARCHITECTURES FOR S-CLASS SCM SクラスSCMのための
新概念メモリアーキテクチャ
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52
Emerging Research Devices
S（ストレージ）タイプのSCMは、メインストレージとしてのHDDの置き換えまたは補完を意図したものであ
る。主な優位点は速度である（HDDのペナルティであるドライブのシークタイムを短くできる）。研究上の
問題は、SCMをディスクのキャッシュとして動作させるか、あるいは直接管理されるべきか, 十分に高速で柔
軟性あるインターフェースを維持しながらどのように負荷平準化を行うか, どのようにエラー訂正を実装する
か, 最適な技術融合の仕方の決定などを含む。
フラッシュSSDの実効パフォーマンス（それ自体はSクラスSCMよりも低い）は、インターフェースのパフォ
ーマンスに強く影響を受けてきた。SSDで広く使われている標準のSATA（シリアルATA）インターフェース
は、もともとHDDのために設計されたもので、フラッシュSSDには最適化されていない669。フラッシュSSDの
パフォーマンスの恩恵を受けるための新しいインターフェースやアーキテクチャを採用した幾つかのアプロ
ーチがある670,671（PCIe, ThunderboltやInfinibandなど）。
マーケットに対するそれら新しいメモリデバイスのよくある導入説明は、「固体ディスク混載」だろう。そ
こでは、SSDのパフォーマンスを増幅するために、新しいメモリ技術がフラッシュメモリを補完する。
FeRAM/フラッシュ混載672や、PCRAM/フラッシュ混載673などの実験的な実装が試みられている。FeRAM/フラ
ッシュ混載技術は、消費電力を下げながらフラッシュメモリの寿命を延ばすことで、SSDの性能を改善してい
る。
SクラスのSCMの別の未解決問題は、ストレージ管理、およびインターフェースとアーキテクチャの融合（そ
のようなシステムは高速ディスクドライブ、またはメインメモリの管理された拡張として扱われるべき）で
ある。現在まで、不揮発メモリにより構築されたディスク型システムは、固定サイズのブロックとブロック
アドレスを取得するための変換層からなる「ディクス型インターフェース」を持っていた。しかし、ファイ
ルシステム自体もテーブル参照を行うため、一部のSCMパフォーマンスが犠牲となる。加えて、非NANDフ
ラッシュ型のSCMは各ビットにランダムアクセスできるため、固定サイズブロックとして構成する必要はな
い674。
この二つのテーブル構造（OSを変更しないことが使用上要求されること、および新しいSクラスSCM技術間の
切り替えを変更しないこと）を維持しなければ、これら高速ストレージデバイスの能力を引き出すことはで
きない。それらの参照テーブルの一つを取り除く二つの代替アプローチがある。ダイレクトアクセスモード
では、変換テーブルが削除されており、OSはSCMデバイスをどのようにしてアドレッシングするかを理解し
ていなければならない。しかし、がベージコレクションまたはウェアレベリングの改善など、どのようにテ
ーブル項目が計算されるか、ということ自体の変更に関しては、OS自体の変更を必要とするだろう。
一方、オブジェクトベースのアクセスモデルでは、ファイルシステムはキーとバリューのペアの連結により
構成される。これはOSを一度だけ変更しなければならないが、SCMの全ての固有詳細が低レベルで実装でき
るだろう。このモデルは、速度と実効的な”ファイル”の密度の観点、および拡張された信頼性の提供可能
性の面から、効率を大きく上げるだろう。
DRAMキャッシュなしで実装された第一世代のPCMチップは、NANDフラッシュで実装された最先端のSSDの
良い比較対象となった（書き込みは2 KB以下、読み出しは全サイズ）675。１入出力命令あたりのCPUのオー
バーヘッドは大幅に低減された。第一世代のPCMチップに対する別の観測は、平均の読み出しレイテンシは
NANDフラッシュと同程度ではあるが、NANDフラッシュのレイテンシの最悪値は、PCMのそれと比較して何
桁も大きい（遅い）、ということである。このことは、そのようなSクラスSCMシステムは、典型的には、急
に必要となるホットデータの転送方式を改善することでシステムのパフォーマンスを増加させるために使わ
れる、という観点で特に重要であろう。
SとMの両クラスのSCMのための別のソフトウェア的考察は、メモリ衝突（メモリリークとポインタエラー、
もしくはメモリ確保・解放に関するその他の問題）を避けることの重要性が増加していることである 676。現
在は一部のメモリシステムが不揮発化されているため、そのような問題はさらに広がっている。すでに保存
されているユーザデータに影響を与えないままこの問題を検知して取り除くことは難しいだろう。
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Emerging Research Devices
53
Table ERD13. Likely desirable properties of M (Memory) type and S (Storage) type Storage Class Memories
5.3 EVOLVED ARCHITECTURES EXPLOITING EMERGING RESEARCH MEMORY
DEVICES 新概念メモリデバイスを利用した進化アーキテクチャ
新探求不揮発メモリを用いて論理関数を実装する考えが広まってきている。ナノメモリ素子の（高い）集積
密度がこの選択を特に魅力的なものにしている。これらの試みの共通のアプローチは、FPGA 内部の機能を新
探求メモリで置き換える（可能性を調べる）、というものである。FPGA は、組み合わせ論理関数（典型的に
は、数入力-2 出力）を構成するための参照テーブル（LUT）として, またはインターコネクト用のプログラム
可能なスイッチマトリクス（PSM）内のパスゲートの状態メモリとして、膨大な数の SRAM を利用する。そ
れらの SRAM を不揮発メモリで置き換えることはこれまでに何度も提案されており、フローティングゲート
FET を用いて製品化された例もあった。近年、STT-RAM, ReRAM, またはナノ結晶フローティングゲートをそ
の代替として用いることが提唱されている 677。典型的には、それらの置き換えは、6 トランジスタ SRAM セ
ルを、LUT 用途では一つまたは二つのデバイスにまで縮小し、また同様に、PSM のパスゲート+SRAM を置き
換える。それによってサイズが縮小され、典型的には専用 CMOS と比較して、電力性能比が 2～3 倍向上する
だろう。また、再構成可能なダイナミック論理回路 678 を実装するために、STT-RAM のような高い書き込み耐
性を持つ不揮発メモリを使うことは、更なる利点をもたらすだろう。別の興味深い方向は、高密度の連想メ
モリを構成するために新探求メモリを用いることである 679。SRAM ベースの連想メモリは、消費電力が高く
集積密度も低いため、それらの採用は今のところ限定的である。
ここでの一つの共通の問題は、2～3 倍以上のパフォーマンス向上を得るためには、どのように新探求デバイ
スに投機すればよいか、というものである。現在の方向性は、ナノクロスバーを再構成可能ロジックアレイ
として用い、それらのアレイを CMOS と併用して使うもの（CMOL?生体様アーキテクチャ?については以下
の 5.5 節を参照）, ナノメモリを用いた再構成可能コンピューティング, および上記で述べた連想メモリである。
本質的な改善のための一つの可能性のあるアプローチは、スピントロニクスの採用である。近年注目を集め
ている大きな領域は、STT-RAM の論理回路応用であり、それらのデバイスを新概念の論理回路・構造の中に
広める可能性を持っている。最も直接的な実装は、文献 680 の例に示すように、STT-RAM を参照テーブルや
PLA に使うことである。より積極的な採用のしかたは、状態論理を作るために STT-RAM と CMOS を混載す
ることである（状態を保持するために STT-RAM デバイスの不揮発性を積極的に利用する）。一つの例 681 は、
状態変数を持つ加算器である。さらに積極的な活用は、MTJ 素子のみを使って構成されたもので、スピン状
態がデバイス間で直接やりとりされる、というものである。これは、消費電力を劇的に下げる可能性を秘め
ている。ナノ磁性チャネル 682 は、スピン的に論理情報を転送する層として機能し、これはたった 20 個の MTJ
セルのみからなる完全な ALU となりえる。
Table ERD14. Current Research Directions for Employing emerging research memory devices to enhance logic.
5.4
ARCHITECTURES THAT CAN LEARN 学習可能アーキテクチャ
一つの刺激的な展望は、データに学ぶ、またはデータを学ぶことができるアーキテクチャを創ることである。
その最も成功したデモは、IBM Watson である 683。これは「ジェパディ」と呼ばれるテレビゲームにおいて、
人間のチャンピオンを打つ負かすことができたものの例で、これは現在、医療応用にむけてさらなる開発が
進められている。Watson は、広範囲かつ難しい問題の集合に回答できるように、知識の膨大な衝突を解析、
つまり意図的な「学習」のプロセスを行う。Watson は特定のモーフィック機能なしに実装されたものであり、
人間の脳が学習する仕組みを真似て創られたものではない。モーフィックアーキテクチャは ITRS 2007 の
ERA セクションで紹介され、これは生物に学んだ「適応」が重要な役割を果たす新しい種類の演算概念を持
つアーキテクチャである。同様に、現代の音声認識プロセスにおいても、人間がどのようにして音声を認識
するか、という考えかたは重要視されていない。幾つかのモーフィックシステム（どのように人間の脳が働
くかを性格に模擬したもの）が利用可能な状態にあるが、それらは一般的には人工蝸牛などの聴覚機能に限
定されている。
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
54
Emerging Research Devices
よって、未チャレンジの課題は残っている。どのように人間の脳が物事を学ぶのか、ということを理解する
ための計算機を構築する「モーフィックアプローチ」があり、それは複雑な問題を解くために知識を利用す
る。次節において、この領域の最先端を見渡す。
5.5 MORPHIC ARCHITECTURES モーフィックアーキテクチャ
生体システムは、雑音・障害耐性を持つ情報処理デバイスの良い例である。それらは、現代のデジタルシス
テムとは異なり、超並列演算を必要とする問題に適している。そのため、ITRS 2007 の ERA セクションに
「モーフィックアーキテクチャ」が含まれた。モーフィックアーキテクチャとは、ある特定の問題を効率よ
く解くための「適応」が可能な新しい演算パラダイムを具体化したアーキテクチャ（生物アーキテクチャを
規範としたアーキテクチャ）のことをいう 684。この節は、新探求デバイスに新しい機会を与える多くのモー
フィックアーキテクチャの最近の動向に焦点をあてる。これは、回路レベルのアーキテクチャ（脳がどのよ
うに回路もしくは皮質内のレベルでどのように振る舞うかを真似ることを意図したもの）から始まる（特に、
生体様アーキテクチャとセルオートマトンアーキテクチャ）。その後、高位または皮質レベルで脳を模擬す
る試みについて述べる。
5.5.1 NEUROMORPHIC ARCHITECTURES 生体様アーキテクチャ
生体様（neuromorphic）という言葉は、神経システムのアーキテクチャを模するアナログ VLSI システムを記
述するために、1980 年代後半に Carver Mead により提唱された 685。生物学的にはあまりありそうにない（静
的なしきい素子を神経細胞として見なす, など）構造を持つ古典的なニューロ計算機とは異なり、生体様アー
キテクチャの構造はより生物の構造に近い。その一つの例は、脊椎動物の網膜構造（アーキテクチャ）を
VLSI 上に（可能な限り忠実に）再現した「シリコン網膜 686」である。
生体様アーキテクチャの特徴は、1) 人間のような知的情報処理が行える可能性がある（たとえ神経素子のよ
うな低信頼性素子を用いたとしてもその可能性は維持される）, 2) 熱雑音や素子特性ばらつきを抑制するだけ
でなく、時にゆらぎを積極的に利用して情報処理を行う, 3) 脳と同程度の低電力動作の可能性, の三つである。
ノイマン型演算機は 1)のような知的情報処理には向かない。なぜなら、このタイプの演算は、解くべき問題
の難しさに対して演算器の複雑度（ゲート数, パワーなど）が指数関数的に増加するからである 687。よって、
人間が行うような複雑・知的な情報処理に対しては、生体様計算機のほうがノイマン型よりも優れるだろう。
上述の特徴 2)と 3)は、ノイマン型においては互いに密接なトレードオフ関係にある。なぜなら、雑音・ばら
つき耐性を持つためには電源電圧を下げすぎてはならないが、電源電圧が下げられなければ、消費電力も下
がらないからである。一方、生体様アーキテクチャはこのようなトレードオフの影響を強く受けないと思わ
れる。エラーが許されない（エラー訂正が必須の）ノイマン型とは異なり、生体様アーキテクチャはエラー
が発生しても「それなりに」動き続け、システム全体が停止状態に陥ることはない（我々の脳がその良い例
である）。しかし逆に、全てのデバイスが正しく動いていて、かつノイズが低いときでさえ、生体様システ
ムが十分なパフォーマンスレベルに到達することは稀である（100%近い精度と 10-9 以下のエラー率：これは
現在の典型的なフォンノイマン機器に要求されるものである）。
脳の各部位と同様、生体様マシン（VLSI）の機能はアプリケーションに特化したものである。それらを
CMOS 補完として用いる（ノイマン型と併用する）ことで、汎用計算機が構成され、パフォーマンス上の大
きな恩恵が得られるだろう。よって、生体様システムは、ロードマップ上では情報処理の機能を発散させる
軸上に置かれるべきものであり、More-than-Moore の候補として分類できる。表 ERD15 に、生体様システムの
開発トレンドとそれらの応用を示す。「情報処理」というアプリケーションはこの表中に示される簡単なも
のに限定されるが、人間が行うような予測や柔軟な連想記憶といった知的機能を比較的小規模なハードウェ
ア構成・低電力で実現できるという意味で、我々は恩恵を受けるだろう。例えば、ITRS 2009 の ERA セクシ
ョンにてベイジアンニューラルネットを用いた推論エンジン 688 が紹介されたが、2010 年に Lyric セミコンダ
クタ社がそれに基づく確率的 NAND ロジック・アーキテクチャを用いて、既存回路の 3%ほどの回路面積と
8%ほどの消費電力で、エラー検出と訂正を行う「Lyric エラー訂正回路（LEC）」を製品化している 689。
Table ERD15. Applications and Development of Neuromorphic System
ITRS 2007 の ERA セクションでは、当時は古典的と考えられていた「生体様センサ（CMOS）」は扱わなかっ
た。しかし、新探求デバイスと組み合わせることで CMOS よりも高いパフォーマンスを示す可能性が出てき
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55
たため、表 ERD15 に生体様センサを含めることとした。現在、CMOS ベースの生体様センサ（視覚およびそ
の他のセンサ）の発展型（これは新探求デバイスへの応用を見越したものである）、および単電子デバイス
向けの視覚センサが提案されている。
生体様システムを構築する別のアプローチは、生体などの生化学反応に動機付けられたアプローチである。
例えば、反応拡散計算機 690 は生化学反応に基づいて設計されたものであり、自然な並列演算性により、幾つ
かの組み合わせ最適化問題を効率よく解く。このような生化学計算機をハードウェアとして実装するために
は、生命化学反応に含まれる強い非線形性を模擬するような非線形 IV 特性を持つデバイスが必要であり、こ
こに、新探求デバイスを活用できる可能性がある。
生体様システムの実装の鍵となる問題の一つは、どのようにして神経素子を実装するか、ということである。
まず重要なことは、神経素子（細胞）のダイナミクスの抽象化の度合いである。神経細胞のダイナミクスを
忠実に再現するモデルから、積分発火型ニューロンとよばれる最も簡単なモデルまで、さまざまな抽象化レ
ベルのモデルがある。その実装に新探求デバイスを用いる機会がある（単電子素子, RTD 素子, メモリスタな
どにその可能性がある）。次に重要なことは、どのようにして不揮発性アナログシナプス素子を実装するか、
という問題である。フラッシュ技術を用いた多くの試みがあるものの、シナプス毎に必要になる書き込み制
御回路の複雑さと書き込み耐性が問題となっている。現在はメモリスタなどの不揮発デバイス（例えば
ReRAM）を用いた研究が主流になっている。CMOL は、メモリスタのナノ接合と CMOS ニューロンおよびそ
れらの制御回路を組み合わせたアーキテクチャのコンセプトである。ITRS 2007 では、CMOL は「CMOS 層上
の単分子素子のナノグリッド」として紹介されたが、現在ではそのコンセプトは、ナノワイヤのクロスバー
構造（交差点に ReRAM のような二端子素子ができる）に拡張されている 691。CMOL アーキテクチャは、
CMOS 層とクロスバー層の多重構造に拡張できると思われ。これは CMOS のみでは実現できない多層ニュー
ラルネットワークを実装する上で重要な技術となるだろう。CMOL は興味深いコンセプトではあるが、いま
だに実現性は見えておらず、有効なデモンストレーションも行われていない。一方、他のプロジェクトは既
存デバイスやアーキテクチャ等に依存している。一つのアプローチは、ソフトウェアで神経回路をモデル化
するためのマルチプロセッサを創るというものである。その一つの例が、Spinnaker692 である。これらの多く
の技術は自然界の模倣／アナログであるが、IBM では、純粋なデジタル技術を用いてスパイクニューロン・
ネットワークを構成するための技法とその応用を調査するための重要なプロジェクトが走っている 693。これ
に対し、ジョージア工科大の研究者らは、アナログスパイクニューロン・ネットワークを構築するために、
容量結合した通常の CMOS ゲートを用いている 694。
最後に、ニューラルネットの雑音耐性と雑音の利用について議論する。雑音やゆらぎは、本来、アナログ・
デジタル回路システムにとって「障害」であり、それらに対するほとんどの戦略は、その抑制に焦点をあて
ている。一方、多くの神経システムはそれとは異なる戦略をとる。それはすなわち、動作効率を改善するた
めに雑音を「利用する」という神経系の（エレクトロニクスの手法とは正反対の）戦略である。この概念は、
雑音に鋭敏な素子を用いた演算システムを設計する上で特に役に立つだろう（例えば、単電子素子やサブス
レッショルド CMOS などの極低電力デバイスなどを用いたシステム）。
Table ERD16. Noise-Driven Neural Processing and its Possible Applications
表 ERD16 は、雑音を利用する神経情報処理とエレクトロニクスにおける見込みのある応用例を示す。確率共
鳴（SR）とは、静的または動的なしきいシステムに雑音を与えることで、しきい値以下または以上の時変入
力に対して、そのシステムが確率的に応答できるようになる現象のことである。生体システムでは、SR は雑
音環境下で微弱信号を検出するために利用されると考えられている。幾つかの ERD（単電子ネットワークと
GaAs ナノワイヤ FET）上でも SR が起こることが示されている。SR は多くの双安定システム（メモリ）でも
観測されており、その活用によって、新探求メモリにおける状態遷移の制御が楽になるかもしれない。雑音
を利用した高速信号伝送は、反射運動を司る神経ネットワークにおいて観測されており、そこでは、（もし
神経細胞のばらつきと外部雑音があれば）、信号の伝搬経路がもつ伝達レートを超える速度で信号が伝播さ
れる。ばらつきのある幾つかのパルス密度変調器を人工神経細胞として用いると、入出力間の運動追従性が
（ばらつきのない・または単体の神経細胞を用いた場合と比較して）大幅に改善される、ということが、単
電子素子を用いた生体様ネットワークによりデモされている。独立した神経細胞間における「雑音誘起位相
同期」と呼ばれる現象は、（独立した複数の発振器を分散クロック源とし、それらを雑音により同期させる
ことで）スキューの少ないクロック分配に応用できるかもしれない。CMOS デバイスを用いたデモが表中の
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文献に示されている。減衰シナプスに雑音を加えることで、バースト信号を検出する出力ダイナミックレン
ジが大幅に広くなることも明らかになっており、その単電子素子によるデモも表中の文献に示されている。
抑制性ニューラルネットにおけるノイズシェーピングは、サブスレッショルド CMOS 回路によりデモされて
おり、そこでは、もしある程度の静的ノイズ（素子ばらつき）と動的ノイズが避けられない環境であれば、
逆にそれらの雑音を使ったほうが有利である、ということが示唆されている（この回路は、素子バラツキや
外部雑音を有効利用してノイズシェーピング 1 ビット AD 変換を行う）。
5.5.2 CELLULAR-AUTOMATA ARCHITECTURES セルオートマトンアーキテクチャ
「セルオートマトン」は計算の概念の一つであり、そこでは論理回路とメモリが集積され、規則的なグリッ
ド（格子）上に小さく単純なセルが配置されている。有限オートマトンの機能を持つため、各セルはあらか
じめ定義された状態集合から、有限個の状態の一つになりえる。各セルの状態は、次の（時刻の）状態を決
定する遷移規則（現在の状態及び隣接セルの状態を参照する）に従って更新される。あるセルの近傍は、通
常の二次元格子の場合、北隣, 南隣, 東隣, 西隣のような直交方向に直接隣接したセルである（他の近傍のとり
かたも示されている）。各セルの機能は、セルオートマトンの遷移規則によって定義される。通常、すべて
のセルの遷移規則は同じであるが、そうではない異種規則やプログラム可能な遷移規則なども検討されてい
る。
新探求アーキテクチャとしてのセルオートマトンの魅力には、幾つかの要因がある。まず、それらの規則的
な構造は、費用対効果の高い方法で膨大な数のセルを提供できる製造方法を生み出す可能性を秘めている。
この観点での候補は、分子の自己集合に基づくボトムアップの製造方法である。第二に、この規則性は論理
設計の再利用を容易にする。マイクロプロセッサと比較して、セルの設計は比較的簡単であるため、そのた
めの努力（時間）を大幅に削減できる。第三に、すべてのセルを統一ルールの下に従わせることができるた
め、エラーはより簡単な方法で（セルオートマトンの規則的な構造の中で）制御できる。第四に、セル間の
接続線は短い。さらに、セルが静電的または磁気的なメカニズムを介してその隣接セルと相互作用するので
あれば、接続線は完全に不要になる。第五に、セルは論理演算やメモリからデータの転送まで、複数の目的
で使われる。それによって、柔軟な方法でセルオートマトンが構成可能になる。第六に、セルオートマトン
は超並列であり、特に、論理構造がセル格子のトポロジーに合うアプリケーションに対して、膨大な計算能
力を提供する。
セルオートマトンはメモリとして考えることもでき、そこでは個別のメモリ要素がその近傍と直接相互作用
する。これがセルオートマトンに機能を与え、その相互作用はアプリケーションに応じて変わる（例えば、
画像処理の行列演算から、フォンノイマンアーキテクチャの領域である万能計算まで）。セルオートマトン
は、セルの状態を変えることで構成される。セルのメモリへの書き込みアクセスは、既存のメモリアーキテ
クチャと同様の方式でできるだろう。このことは、セルオートマトンはそれ自身を構成する頂上の階層（メ
モリアクセスに特化したプロセッサのような形式のもの）を必要とすることを示唆する。セルオートマトン
の構成能力は、ハードウェアの観点からのオーバーヘッドコストに至る。セルは、演算のために役立つ最低
点の複雑度を持たなければならない 695。単位面積あたりの機能密度はフォンノイマンアーキテクチャのそれ
よりも低いだろうが、これはアプリケーションをどれだけうまくセルオートマトン構造の上にマップできる
かに依存する。もし大量のセルが低価格で実装できるのであれば、この大きなハードウェアのオーバーヘッ
ドは許容されるだろう。
セルオートマトンの設計に応じて、セルの複雑度は微粒子レベル（セルあたり数百ビット）から微細粒子レ
ベル（セルあたり百ビット以下）まで変化する。さらに粗い粒度のシステムは、セルオートマトンとして扱
われず、マルチコアアーキテクチャとして扱われる。微粒子のセルオートマトンは、一つまたは少数の論理
ゲート（またはデータ転送のための単純なハブ）として構成可能なセルを持つ。またこれらは通常、入出力
あるいは機能構成のために個別にアクセスされる。典型的には、セルの機能を支配する遷移規則はプログラ
マブルである。微粒子のアプローチの一つの例は、汎用計算モデルである「セルマトリクス 696」である。微
粒子のセルオートマトンは、構成と演算に対して良い制御性を持つが、比較的複雑なセル構造の代償として、
これらのアーキテクチャの規則性による費用対効果の高い製造方法の利用が制限される。
セルオートマトンのハードウェア実装の反対のアプローチは、微細粒子を用いるアプローチである。このア
プローチのセルは、極めて単純な機能しか持たない（単位セルあたり数状態, および限られた数の（固定の）
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遷移規則）。このことと、遷移規則をプログラムできない性質が、セルの複雑度を大幅に制限する。微細粒
子のアプローチの例は文献 697 に記載されている（汎用計算と誤り訂正演算が可能）。微細粒子のセルオート
マトンでは、ナノスケールでセルを効率的に実現できる見込みがある。ここでの挑戦は、十分な機能を達成
しながら、可能な限り少ない状態数と遷移規則でモデルを設計することである。その理論上の最小量は、セ
ルあたり二つの状態および一つの遷移規則である。同期型のモデルでは、「ライフゲーム」という有名なセ
ルオートマトン（二状態, 二つの遷移規則）が上述の理論下限に近づき、非同期型モデル（クロックなし）で
は、「ブラウニアン・セルオートマトン 698」（三状態, 三つの遷移規則）と呼ばれるものが存在する。両モデ
ルともに計算汎用性がある。最終的に最も重要な指標は、セルの技術的な実現効率であり、状態および規則
の数は大まかな尺度として考慮されるべきである。
セルオートマトン上で命令を効率的に実行する一般的なアプローチは、論理回路をエミュレートするように
セルオートマトンを構成することである。微粒子セルオートマトンでは、セルは一つまたは複数のゲートと
して機能するか、セル間のデータを転送するために用いられる。一方、微細粒子のセルオートマトンでは、
論理ゲートの機能を得るために、協調的に動作するセル集団が必要である。セル集団は通常、最大 10 個のセ
ルから構成され、その大きさはカバーすべき機能に依存する。これは、大きなオーバーヘッドに思えるかも
しれないが、（微細粒子の）セルは微粒子のセルに比べてそれほど複雑ではない傾向があるため、このアプ
ローチは可能である。さらに、微粒子のセルに比べて、データの転送のみに使用されるセル（多くのセルは
これに該当する）の集団では、このような単純なタスクを行う際に、その構成セルの未使用部分ははるかに
少なくなる。
これまでのセルオートマトンのハードウェア実装のほとんどは、特定アプリケーションに向けたものである。
この中で、セルオートマトンは特定の命令セットを高効率で実行する大規模システムの一部として使用され
る。典型的には、アプリケーションはセルオートマトンハードウェア上に効率的に対応づけられる構造を持
ち、セルは一つ（または少数）の単純な操作を行うよう最適化されているので、ここで踏襲されるアプロー
チは一般的には微細粒子である。画像処理アプリケーションは、二次元セルオートマトン上に高効率に対応
づけられるので、ハードウェア実現において最も一般的である 699,700,701。過去の画像処理応用では、特にフィ
ルタリング, 細線化, 骨格抽出およびエッジ検出のような処理に焦点が当てられていたが、近年は、デジタル
画像著作権を持つ画像の電子透かし応用も考えられている 702,703。また、セルオートマトンは、辞書検索プロ
セッサ 704, メモリコントローラ 705、および VLSI チップの内蔵自己診断（BIST）のテストパターンの生成
706,707
などにも利用されている。特定アプリケーション向けのセルオートマトンは、文献 708 にその概要がまと
められている。
セルラーニューラルネットワーク（CNN）709 は、局所結合の観点からセルオートマトンに似ているが、これ
はセルの機能が有限オートマトンではなく非線形関数により定義されており、これらの点で二者は異なる。
その名前から推測できるように、CNN はニューロモーフィックアーキテクチャとして考えられるべきであり、
その領域で主にアプリケーションが探求されている。CNN のアドバンテージとして、低消費電力と高速処理
が上げられるが、それらはアナログ回路であることが原因でノイズや素子バラツキの影響を受ける。これら
はデジタルシステムの中で MOS を使って効率的に実装することができない（しばしば、FPGA で実装、また
は GPU 上でシミュレートされる）。近年、スピントルクナノ発振器を用いて CNN を実装する提案がなされ
710
、アナログ MOS 回路では到達不可能な低消費電力と集積密度の可能性について訴求されている。CNN の主
なアプリケーションは、画像処理とパターン認識、およびその周辺である。
ナノスケールでセルオートマトンを実現する試みは極めて少ない。「分子カスケード 711」と呼ばれるセルオ
ートマトンは、単純な論理演算を行うために Cu(111)格子上の CO 分子を利用する。CO 分子は格子の点から
点に移動し、ドミノ倒しのように、移動先の格子点にある別の分子の連続した移動を誘起する。このプロセ
スは非常に遅くエラーが発生しやすいが、改善の可能性も示唆されている。しかし、演算には機械的な操作
が必要であるため、このセルオートマトンは、他と競争できる速度に到達しないだろう。もう一つの提案と
して、金の格子上の有機分子層を利用するものがある 712。分子間相互作用は、分子間の電子トンネリングを
介して行われる。同定された相互作用を支配する規則は、格子内の過剰電子の局在化に影響されるように見
える。このことがセルオートマトンの動作を制限する場合があるが、これは格子を構成する効率的な方法を
もたらしているとも言える。
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5.5.3 CORTICAL ARCHITECTURES 大脳皮質アーキテクチャ
上記の多くのモーフィックアーキテクチャは、脳を回路やニューロンレベルでモデル化または模擬しようと
するものだが、近年、脳の高次レベルまたは大脳皮質レベルの学習・解析機能をモデル化するような試みが
盛んである。現在、それらは通常の並列演算器上のソフトウェア上で動いているものであるが、それらはこ
れまでの、あるいは未来のエレクトロニクスを加速させる良い投機対象となる可能性がある。それら全ての
共通のテーマは、適応的な多レベル表現と複雑に絡まり合った情報の膨大な情報量である。
Grok Solutions 社 713（その前身は Numenta 社）は、階層的時間メモリ（Hierarchical Temporal Memory: HTM）
と呼ばれるアルゴリズムを開発している。HTM では、情報は空間および時間の両方のパターンとして学習さ
れ、脳の認知により近い。これは、予測や学習された情報に基づく出力を得るために用いられる。彼らのモ
デルは、脳のように近傍と遠方の可塑性を持つ結合のコンセプトを含む。しかし、多くの生体様回路とは異
なり、彼らは神経細胞のスパイク特性をモデル化していない。HTM は、エネルギー管理やサーバ最適化、メ
ンテナンス予測などの問題を解く応用への展開に成功している。
近年注目を集めている別の大脳皮質モデルは、「cogent confabulation」と呼ばれるものである。このモデルは
純粋な空間モデルで、コネクションベースであり、多レベル表現を含む。近年、AFRL（米空軍研究所）は、
並列計算機上でテキスト認識システムを組むためにこのモデルを利用した。HTM の場合と同様、このモデル
はハードウェアによりアクセラレートできる可能性がある 714。コンセプト的には、HTM と同様、高密度結合
構造に依存する。
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6. EMERGING MEMORY AND LOGIC DEVICES—A CRITICAL ASSESSMENT
新探究メモリおよびロジックデバイス—重要性評価
6.1
INTRODUCTION はじめに
この節の目的は、この章で取り上げた新探究技術の各々の潜在的性能を評価することである。ここで、潜在
的性能の評価とは、その技術が完全に成熟した段階における、現行のメモリもしくは CMOS ロジックとの比
較した、メモリもしくは情報処理の性能を言う。目標とされる性能は、1) 高集積性、高性能、低電力性を有
する情報処理デバイス技術として最終的に CMOS の置き換えとなりうる、あるいは、2) 15 nm 世代以降も対
応可能な揮発性ないし不揮発性メモリやストレージ技術となりうる、ことである。
これらの評価を行うにあたり、二通りの方法がとられた。一つ目の方法は、「定量的ロジックベンチマーク」
と呼ばれるもので、各々の新探究ロジックデバイスを、基本的な 3 つのブール演算回路である、インバータ、
2 入力 NAND ゲート、32 ビットシフトレジスタ、の動作について評価したものである．評価項目は、スピー
ド、面積、消費電力であり、それぞれをハイパフォーマンス及び低電力用途の 15nm CMOS の予測値と比較し
た。
第二の方法は、「技術調査に基づくベンチマーク」と呼ばれるもので、各々の新探究技術を完全成熟段階の
ハイパフォーマンス CMOS もしくは代替を狙う従来メモリを基準にして 8 つの評価項目について採点する技
術調査を、ERD ワーキンググループ内で実施するものである。各評価項目の採点結果は、各々の新探究技術
の潜在的性能と成熟度に関する専門家の集約された意見を反映する。
電荷ベースの新探究ナノスケールスイッチ素子において重要な課題は、それら新規素子の本質的な微細化限
界に関するもので、どうやってそれらを、微細化の終焉の段階(完全成熟段階)の CMOS 技術と比較するのか、
ということである。ある研究 715 によれば、電荷ベースのスイッチの微細化限界は、2024 年におけるシリコン
MOSFET の物理ゲート長と比べてせいぜい 1/3 程度であろうと結論付けている。さらには、これらのスイッチ
の密度を決めるものも、そのものの大きさではなく、およそ 100W/cm2 という、許される消費電力の最大値で
あろうとされている。この研究結果の意味することは、サイズや電力密度から考えると、MOSFET の実用上
の微細化限界は、電荷ベースの素子の理論的な微細化限界に漸近するだろう、ということである。
CMOS を代替しようとするほとんどの beyond-CMOS 素子は、CMOS とはかなり異なるものであり、たいてい
は計算状態変数(あるいはトークン)が電荷に基づくものではない。これらのあたらしい状態変数には、集団な
いし単一のスピン、エキシトン、プラズモン、フォトン、磁区、量子ビット、強磁性のような材料のドメイ
ンなどが含まれる。これらの新しい構造の物理を特徴付けようとする様々な手法があるものの、これらの技
術について効果的にベンチマークを行う方法を見つける必要がある。そのためには、CMOS に用いられてき
た既存のベンチマーク手法と、新しい素子の動作の特異性を考慮した新しいベンチマーク手法を組み合わせ
る必要がある。beyond-CMOS 素子がより効果的に情報処理を行うことを可能とする、今日の CMOS で用いら
れているブール演算アーキテクチャを越えるような新しい回路やアーキテクチャをも考慮できるように、そ
のベンチマーク手法を拡張することは、さらに困難な課題である。
6.2
QUANTITATIVE LOGIC BENCHMARKING FOR BEYOND CMOS TECHNOLOGIES
BEYOND CMOS 技術の定量的ロジックベンチマーク
新探究情報処理デバイスをベンチマークする第一の方法は、6.1 節で述べられた従来型の標準回路を用いた定
量的な評価に基づいている。Nanoelectronics Research Initiative (http://nri.src.org)は、この 4 年間で多様な
beyond-CMOS 技術についてベンチマークを行ってきたが、新しいデバイスコンセプトの潜在的性能を定量的
に評価しなければならないという要件と、既存の基準では評価できないであろう新しい方向へと研究が進展
することを妨げてはならないという要件を両立させるために苦心した。NRI が有望だとしたいくつかのデバイ
スについてはロジック及び新探究情報処理デバイスの 4.2 節で詳細に述べられている。ベンチマーク作業の途
中結果については 2010 年の IEEE Proceedings の記事で概説された 716。また、2011 年に、ベンチマーク結果は、
より洗練されたデバイスデータに基づき再度更新された 717。2012 年に報告された別の独立したベンチマーク
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の試みは、NRI と同じデバイスのセットについて、類似のリファレンスの回路とパラメータを用いて、ベンチ
マークのための統一的な方法論を検討している 718。
これらは今まさに作業の途中であり、従って、CMOS の微細化が鈍化する中、ロードマップを大きく拡大あ
るいは増補させる候補として、どのデバイスを取り上げるべきとか削除すべき、というような確固とした結
論はない。本節では、上記の検討から得られたいくつかのデータや洞察についてまとめている。さらなるベ
ンチマークは、ここでの結論のいくつかやこれらのデバイスの概観を変えるかもしれない。しかし、ベンチ
マークのそれぞれの項目を全体的に見て CMOS を超えるデバイスとして他より優れたものを探そうとする試
みに対し、全体的な主張は変わらないはずである。
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Emerging Research Devices
61
6.2.1 ARCHITECTURAL REQUIREMENTS FOR A COMPETITIVE LOGIC DEVICE 有望なロジック
デバイスに対するアーキテクチャからの要件
回路設計者やアーキテクトが、広範なアプリケーションを実装できると保証するためには、所定の望ましい
特性を示すロジックスイッチを使う必要がある。そのような特性 719 とは、文献中で補足されているけれども、
次のようなものである。
•
反転性と柔軟性 (構成できる論理機能の数に限りが無いこと)
•
独立性 (出力が入力に影響しないこと)
•
ロジックゲイン (出力信号が一つ以上の次段のゲートを動かし、高い Ion/Ioff 比を実現できること)
•
論理的完全性 (いかなる任意の論理機能も実現できること)
•
自己回復性あるいは安定性 (信号品質がそれぞれのゲート内で回復すること)
•
低コスト生産性 (充分なプロセス耐性があること)
•
信頼性 (経時変化，摩耗，耐放射性)
•
性能 (情報処理速度が上がること)
•
“スパンオブコントロール”は、時間を面積と関連付けることで、デバイス性能及び面積を通信性能と
結びつける重要な指標である。この指標はスイッチの特徴的な遅延時間の間にどのように他のデバイス
が接続され得るかを測定するもので、スイッチの遅延だけでなく、スイッチの面積や通信速度も影響す
る 720。広く用いられるアーキテクチャとするにはファンアウト効率も必要となる。
本質的に上述の特性を備えたデバイスであれば、半導体産業はすぐさまそれを採用するだろう。さらには、
演算効率、複雑性への対処、自己組織化信頼性、可用性、本質的なサイバーセキュリティ 721 等の今後重要と
なる課題に資するアーキテクチャを実現できるデバイスであれば、特に有用である。
6.2.2 QUANTITATIVE RESULTS 定量評価の結果
SRC/NRI エラー! ブックマークが定義されていません。, エラー! ブックマークが定義されていません。とそれ
と独立な研究エラー! ブックマークが定義されていません。は、様々な情報媒体(状態変数)と通信転送機構を
用いる主要な新探究スイッチによって可能となる潜在的なロジック性能についての広く調査した。特に、
様々なロジックゲートの構成にこれらのデバイスを適用した際の将来的な有用性を評価し、ITRS に掲載され
た 15nm 世代の CMOS を基準として比較した。最初の検討は”標準的な”ブール演算アーキテクチャに着目
して行われた。というのも、CMOS との等価性はすぐにでも比較できる項目だったからである。注意を要す
るのは、これらの多くは試作すらされておらず、データのほとんどがシミュレーションのみに基づいている
ことである。従って、これらは、デバイスの潜在性能の”現時点でのスナップショット”であるし、それら
についての研究も始まったばかりなので、データは常に変わっていると考えるべきである。
(a)
(b)
Figure ERD9 Median delay, energy, and area of proposed devices in NRI benchmark (normalized to ITRS 15-nm CMOS), based on
principal investigators’ data. (a) 2011 benchmark results エラー! ブックマークが定義されていません。; (b) 2010 benchmark
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Emerging Research Devices
results エラー! ブックマークが定義されていません。.
全体的にいって、これらの研究のデータは、初期の研究からの定性的な知見を裏づけていると言える。すな
わち、新探究ロジックスイッチの多くは、Figure ERD9 に示す中央値のプロットからもわかるように、CMOS
よりもエネルギーや面積の点で優れる反面、遅延では劣るという傾向がある。このことは驚くにはあたらな
い。というのは、ナノエレクトロニクスと NRI の最優先目標は、低消費電力デバイス 722 を見出すことにある
からである。将来の CMOS 微細化にとって最も深刻な問題が電力密度であり、CMOS で観察される消費電力
とスピードのトレードオフは新探究デバイスにも当てはまる。Figure ERD9 のパネル(a)と(b)の差異は、ベンチ
マーク結果が、2011 年に NRI の研究者らが導入したより洗練されたデバイスデータに由来して、2010 年版か
ら 2011 年版で変化したことを示している。NAND2 ゲートにおける面積-エネルギー-遅延の特性では(Figure
ERD10)、いくつかのデバイスは、それなりの遅延時間を維持しつつ、極めて低い消費電力を示している（低
電圧動作の CMOS よりも低い）。
Figure ERD10 Area, energy, and delay of NAND2 gate of various post-CMOS technologies from 2011
NRI benchmark, based on principal investigators’ data エラー! ブックマークが定義されていませ
ん。.
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Emerging Research Devices
63
Figure ERD11 Transport impact on switch delay, size, and area of control. Circle size is logarithmically proportional to physically
accessible area in one delay. Projections for 15nm CMOS included as reference エラー! ブックマークが定義されていませ
ん。. (Based on principal investigators’ data.)
ロジックゲートレベルを越えて議論する場合、これらのデバイスが採用している異なる情報媒体が遅延時間
に影響する可能性があることを理解しておく必要がある。Figure ERD11 示されるように、多くの非電荷の情
報媒体の通信は電荷の移動と比べて著しく遅いが、それにもかかわらず、移動にかかる消費電力が著しく低
いことで、いくつかの場合ではバランスが取れている。さらには、スイッチング速度、スイッチの面積、配
線速度の新しいバランスを組み合わせることで、スパンオブコントロールの観点から既存技術に対し優位性
が出せる可能性がある。最後に、ナノ磁性ロジックのようないくつかの技術では、スイッチと配線の間に大
きな差異が無く、デバイスの特性を活かすためには、それに適したアーキテクチャを考える必要があること
を付記しておく。
(a) Nomenclature and signals
(b) 32bit adder parameters
Figure ERD12 (a) Nomenclature and signals in devices benchmarked; (b) summary of 32bit adder circuit parameters エラー! ブック
マークが定義されていません。.
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Emerging Research Devices
(a) 32bit adder energy vs. delay
(b) 32bit adder power vs. throughput
Figure ERD13 (a) Energy vs. delay plot of 32bit adder built from benchmarked devices; (b) power vs. throughput of 32bit adders built
from these devices, reflecting power-constrained (< 10 W/cm2) throughput エラー! ブックマークが定義されていません。.
Figure ERD12 は、NRI とは独立の研究のベンチマーク結果 718 を示し、新探究デバイス(BiSFET を除く)から構
築される 32bit 加算器の重要回路パラメータを纏めている。重要なスイッチングパラメータは、Figure ERD13
にも図示されている。エネルギー-遅延プロットは、スピンに基づくデバイスの欠点を明確に示していて、す
なわちスピードが遅く、一方明確なエネルギーの観点からの利点も見られない。しかしながら、強調されな
ければならないことは、この研究が動的スイッチングエネルギーのみに基づいており、スタンバイ電力を排
除するための不揮発性のような、トータルの電力消費を削減するための設計に対するこれらのデバイスの独
自の利点を考慮していない点である。Figure ERD13 (b)は、低電力設計に対する重要なパラメータである、電
力制限下におけるスループットを示す。NRI と独立研究とでは、デバイスパラメータ、物理機構の解釈、論理
ゲート設計について仮定が異なるために、同じデバイスと同じゲートについての評価が必ずしも一致しない
点は指摘されるべきである。
アーキテクチャレベルで見ると、これらのデバイスがどのような動作をするかを見積もるには、まだ早すぎ
るのも確かである。最終目標が、例えば 1mm2 につき 100mW で何 MIPS 出るのか?というような、高次の見積
もりであるのに、本検討では極めて基礎的なゲート構造の見積もりから外挿しているのである。しかしこれ
は、最初の試みとして、比較的”理論的な見積もり”723 をこれらの技術に対して行い、将来のロジック技術
の遷移を実現すべく、基盤的な技術に対してその評価指標を紐付けするという手法をとることにしたためで
ある。いくつかのデバイスは、デバイス-アーキテクチャの協調設計が喫緊の課題となりつつあるようなより
複雑な機能の実現において、CMOS よりも優れたものものなってくる可能性がある。
6.2.3 OBSERVATIONS
多くの共通の課題が、これらのベンチマーク検討や近年の beyond-CMOS スイッチの研究結果
かになってきた。いくつかの注目すべき課題を挙げる：
724,725
より明ら
1) 低電圧状態での電力遅延トレードオフを改善することはあらゆるデバイスにとって課題であり続ける。
低電圧駆動にすることは低消費電力化の優先事項であり続けるので、遅いデバイスでも必要な処理速
度を実現する方法が必要である。
2) 現在のほとんどのアーキテクチャでは新しいデバイスは 2 値論理として扱われ、フォン・ノイマン型
アーキテクチャの中で使われることを想定している。この場合、CMOS を置き換えることは極めて困
難となる。なぜなら CMOS はあらゆる面で、電力、遅延、面積に優れるからである。これは当然で、
先のアーキテクチャは何十年もの間、CMOS を最も効率的に用い、またその制限を取り払うべく発展
してきたものなのである。従って、新規の電荷を用いるデバイス（集団あるいは非定常現象を用いる
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Emerging Research Devices
3)
4)
5)
6)
65
デバイスがこれにあたる）は 2 値論理のアプリケーションにおいて CMOS を置き換える最有力候補と
なりうる。
新探究デバイスの動作が明らかとなるにつれ、それらの特長を活かすような新規のアーキテクチャに
関する研究が重要性を増してゆくだろう。あるデバイスが、単純な NAND 演算では優位性がなくとも、
複雑な加算や乗算をする場合だと優位性が出てくるというような可能性がある。システム全体のスル
ープットを最大化するためには、それぞれのデバイスが構成する機能ブロックについてきちんと理解
することが極めて重要となるだろう。それには、システムやコアの設計思想や実現したい機能(計算、
パターン認識、FFT など)について考え、それを最大限に引き出すようなデバイスと回路のベストマッ
チを探すことで、最もよく達成できるだろう。
機能の実装やチップあたりのスイッチの数は増え続けるだろう。その結果として、すべての代替ロジ
ックアーキテクチャは、新しいスイッチを使うための、豊富なロジック回路のライブラリや再構成性
が求められるだろう。
これら新しいスイッチを用いたアーキテクチャを実現するには、加工技術、精密な成膜技術、材料の
純度、ドーパントの位置、アライメントの正確性といった、CMOS で重要な技術は重要であり続ける
だろう。
新しいスイッチを用いた新しいアーキテクチャの評価には、情報媒体の転送メカニズムが含まれなけ
ればならない。情報の発生と情報の空間的・時間的な転送をつなぐ基本的な関係こそが、CMOS の後
継足りえるかどうかを決定付ける。
現時点でのデータ及び考察によれば、少なくともここ 10 年の間は CMOS が IC チップの基本構成要素であり
続けることは明らかである。新探究素子のいずれもが CMOS を完全に置き換えられそうに無いが、例えば超
低消費電力や不揮発性などの、いくつかの優位性を提供できそうなものがある。これらは、CMOS を拡張す
るのに、あるいは、特定の応用分野でより優れた性能を実現するために、活用できる可能性がある。潜在的
に可能性のある領域として、汎用目的のプロセッサから特定演算をオフロードし、システム性能を全体とし
て改善することができる特定用途のコアやアクセラレータの分野がある。これらは、マルチコアチップへの
移行が起こった際に特に魅力的である。現在のマルチコアチップは、ほとんどが同種のコアでのみ構成され
ているが、もし、微細化が減速して、トレンドから期待される性能向上を将来の世代において提供できなか
った場合、異種のマルチコアチップがより魅力的な選択肢となりうる。これらは、高付加価値の機能 (例えば、
暗号化・復号化処理、圧縮・解凍処理、浮動小数点演算、デジタル信号処理など) や新規の高次な機能 (音声
認識などのような)をアクセラレートするために特定・個別設計されたコアを含む。異種の技術や材料をイン
テグレーションすることは大きな挑戦であるが、パッケージング技術や 3D インテグレーション技術の進歩に
よって、これらはそのうちにより現実的となるだろう。しかし、性能の向上は、これらのコストに釣り合う
ほど大きい必要がある。
一般的には、アクセラレータは、ソフトウェアによる実装を置き換えた場合に、全体の処理速度を 10%程度
は改善するならば、コアプロセッサの補佐として導入する価値がある。非 CMOS 技術を使うアクセレレータ
は、導入の価値があると判断されるには、CMOS によるアクセレレータよりも 1 桁高い性能改善を提供する
必要があるであろう。これは高い目標ではあるが、新探究素子の新奇な特性が、それを活用するアーキテク
チャと組み合わされて、特定の機能を実装する際に優位性を発揮する場合に、現実のものになるかもしれな
い。同時に、エレクトロニクスの全体的変化(均質で汎用の演算装置から、スマートフォンや組み込みセンサ
ー向けのデータセンターで、様々な目的、電力制限、環境適応性を有する多様な装置への移行)、あるいは、
処理負荷や情報処理への要求の全体的変化(ビックデータ、非構造化データ、リアルタイム処理、高度な 3D
画像)は、新しい情報処理ソリューションへの必要性を増大させている。将来の beyond-CMOS の取り組みの第
一の目標は、特定の新探究素子の機能に着目し、現状の消費電力と速度の制限を打破するような、デバイス
とアーキテクチャの最適化を図ることにある。
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66
Emerging Research Devices
6.3 SURVEY-BASED BENCHMARKING OF BEYOND CMOS MEMORY & LOGIC
TECHNOLOGIES 技術調査に基づく BEYOND CMOS メモリ及びロジック
技術のベンチマーク
6.3.1 OVERALL TECHNOLOGY REQUIREMENTS AND RELEVANCE CRITERIA 全般的な技術
要求と適切な評価項目
新探究メモリデバイス及び情報処理デバイスに対する二つ目のベンチマーク手法は、新探究素子のワーキン
ググループによる調査に基づいている。この章で述べてきたナノスケールの新探究素子の中には、CMOS を
ロードマップの終焉まで延長することを目指す電荷に基づくデバイスも含まれている。それ以外の新探求素
子は、新しい状態変数を持ち、新規の製造方法を必要とするかもしれない。以下で定義される評価項目や評
価基準は、検討されている”CMOS 拡張”あるいは”Beyond CMOS”技術がメモリないし情報処理技術に適
用可能なものであるかどうかをパラメータ化するために用いられている。その評価項目は次のようなもので
ある、1) スケーラビリティ、2) 速度、3) エネルギー効率、4) ゲイン(ロジック)あるいは ON/OFF 比(メモリ)、
5) 動作信頼性、6) 動作温度、7) CMOS 技術との互換性、8) CMOS アーキテクチャとの互換性。
[1] スケーラビリティ(Scalability)—まず始めに、新しい情報処理技術への開発投資を行う主な動機は、究極まで
スケーリングされた CMOS によって達成できるレベルを超えた情報処理機能の高密度化と、単位ジュールあ
たりの処理能力を実現する新しい技術領域を発見・開発することである。シリコンベースの CMOS により、
MOSFET の集積化は数桁のスケーリングを実現した。新しい情報処理技術の目標は、新規技術を用いて、さ
らに数桁のスケーリングを機能と情報処理能力に対して実現し、上記 CMOS の歴史的成功を再現することに
ある。換言すれば、提案された技術によって今後数十年間、さらにムーアの法則を継続させることが可能に
なる。
[2] 速度（speed）—将来の情報処理技術は、究極的にスケールされた CMOS によって達成される速度を超えて、
（少なくとも）さらなる向上を果たすことが期待される。さらに、ロジックとメモリの機能を併せ持つナノ
デバイスは、回路やナノアーキテクチャの分野に革命をもたらすであろう。
[3] エネルギー効率（Energy Efficiency）—状態変数として電荷や電流を用いている限り、いかなる beyond
CMOS デバイスであっても、エネルギー効率はその限界要因となる。その他の状態変数を用いるデバイスに
おいても、エネルギー効率は究極の応用を目指す際に重要な決定要因になるであろう。電子伝導デバイスで
は、クロック速度と集積密度のトレードオフのために、将来的には、更なる高密度化の際にはクロック速度
を落とすか、さらにより高速のクロック速度を用いる場合には集積密度を下げることが求められる。ナノス
ケールの電子伝導デバイスでは、高速スイッチングよりも、効率的な並列処理によって消費エネルギーを最
小にした方がより良い実デバイスになりうるであろう。
[4A] Ion/Ioff 比（メモリデバイス）—メモリデバイスの Ion/Ioff 比とは、オン状態におけるメモリ記憶素子のア
クセス抵抗とオフ状態におけるアクセス抵抗の比を指す。不揮発性メモリにおいては、選択セルの読み出し
電流と非選択メモリセルのリーク電流の比と定義できる。クロスポイント型のメモリでは、消費電力を最小
にし、かつ十分な読み出しマージンを確保するために、かなり大きな ON/OFF 比が必要となる。
[4B] ゲイン(Gain)(ロジックデバイス) — ゲートのファンアウトが大きな駆動電流を必要とし、低電圧動作で
雑音に弱くなる現在の組合せロジック回路においては、ナノデバイスのゲインはその大きな制限要因である。
演算応用としてこれらのナノデバイスを用いるためには、新しいロジックやファンアウトの小さい回路など
の導入が必要である。ナノデバイスを用いた大きな回路では、信号再生のために CMOS との集積化が必要に
なるかもしれない。
[5] 動作信頼性(Operational Reliability)—動作信頼性とは、メモリおよびロジックデバイスが、動作エラー許容
値内で正しく動作する能力のことである。ナノスケールデバイスとその回路では、エラー率が重要な課題と
なっている。これらのエラーは、デバイス作製時に要求される高精度な加工制御が困難であることや、局所
的な周囲環境との干渉効果に起因している。ナノデバイスを用いるアーキテクチャやシステムでは、エラー
検出やエラー訂正のスキームが今後の中心テーマとなる。
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Emerging Research Devices
67
[6] 動作温度(Operational Temperature)—ナノデバイスは、実用上、室温に近い温度環境で動作する必要がある。
また、さらに高い温度（例えば 100℃）における動作を許容できる必要がある。
[7] CMOS 技術との互換性—半導体産業は、過去 40 年にわたって、素子サイズのスケーリング（大規模集積化）
を行うことによって性能向上を達成してきた。この手法による経済的な恩恵の原因は、将来の製品開発に対
して従来の技術をフルに活用できたと言うことにある。どのような代替技術であっても、過去の膨大な技術
基盤を最大限活用することが求められる。さらに、近い将来ナノデバイスとシリコン CMOS の融合は必要と
なるであろう。多くのロジック素子には信号再生が必要であり、また既存技術と既存市場との互換性も重要
となるからである。この融合は、デザインツール、回路からプロセス技術に至るまでの全てのレベルで必要
となる。
[8] CMOS アーキテクチャとの互換性—この評価項目の重要性も CMOS 技術との互換性に対するそれと同じで
ある。すなわち、既存の CMOS の技術基盤を利用できることが重要である。アーキテクチャの互換性とは、
代替技術が用いるロジックシステムとデータ表記法の観点から定義できる。CMOS アーキテクチャでは、ブ
ールロジックとバイナリデータ表記を用いており、理想的には、代替技術もこれらを用いることが期待され
る。
6.3.2 METHODOLOGY 方法論
CMOS 拡張ないし beyond-CMOS を目指した新探究ナノスケールメモリやロジックデバイスは、個々の要素の
評価に基づいて、全体としての適切な評価項目に照らして判断される。ロジックでは、この評価基準はそれ
ぞれのナノスケールデバイス技術が原理的に有する性能を十分に達成したデバイスとなった場合の性能と合
致し、それらは、ロードマップの終焉にあたる究極的にスケーリングされたシリコン CMOS が有するであろ
う性能と比較されることになる。メモリでは、この評価基準は、それぞれのナノスケールメモリデバイス技
術が原理的に有する性能を十分に達成したデバイスとなった場合の性能と合致し、それらは、新規メモリ素
子が代替するであろう究極までスケーリングされた現在のシリコンメモリ技術の性能と比較される。個々の
評価基準に対して、潜在的な性能を 1～3 の値で評価する。ここで、「3」は究極的にスケーリングされた
CMOS よりもかなり優れていることを、「1」は CMOS、あるいは比較すべき既存のメモリ技術よりも性能が
劣ることを表す。より正確な定義は下のチャートに示してある。この評価は、幅広い技術的バックグラウン
ドと専門知識を有するメンバーで構成される ERD ワーキンググループの調査によってなされたものである。
Logic—Individual Potential for Emerging Research Logic Devices Related to each Technology Relevance Criterion
Substantially exceeds ultimately scaled CMOS digital information processing technology
(Relevance Criteria 1 – 5)
3
6) or is compatible with CMOS operating temperature
7) or is monolithically integrable with CMOS wafer technology
8) or is compatible with CMOS wafer technology
(i.e., Substantially Better than Silicon CMOS Digital Information Processing Technology)
Comparable to ultimately scaled CMOS digital information processing technology
(Relevance Criteria 1 – 5)
2
6) or requires a very aggressive forced air cooling technology
7) or is functionally integrable (easily) with CMOS wafer technology
8) or can be integrated with CMOS architecture with some difficulty
(i.e., Comparable to Silicon CMOS Digital Information Processing Technology)
Substantially (2×) inferior to ultimately scaled CMOS digital information processing
technology (Relevance Criteria 1 – 5)
1
6) or requires very aggressive liquid cooling technology
7) or is not integrable with CMOS wafer technology
8) or can not be integrated with CMOS architecture
(i.e., Substantially Worse than Silicon CMOS Digital Information Processing Technology)
Memory—Individual Potential for Emerging Research Memory Devices Related to each Technology Relevance Criterion
Substantially exceeds the appropriate ultimately scaled Baseline Memory Technology
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Emerging Research Devices
3
(Relevance Criteria 1 – 5)
6) or is compatible with CMOS operating temperature
7) or is monolithically integrable with CMOS wafer technology
8) or is compatible with CMOS wafer technology
(i.e., Substantially Better than ultimately scaled Silicon Baseline Memory Technology)
Comparable to the appropriate ultimately scaled Baseline Memory Technology (Relevance
Criteria 1 – 5)
2
6) or requires a very aggressive forced air cooling technology
7) or is functionally integrable (easily) with CMOS wafer technology
8) or can be integrated with CMOS architecture with some difficulty
(i.e., Comparable to Silicon ultimately scaled Baseline Memory Technology)
Substantially (2×) inferior to the appropriate ultimately scaled Baseline Memory
Technology (Relevance Criteria 1 – 5)
1
6) or requires very aggressive liquid cooling technology
7) or is not integrable with CMOS wafer technology
8) or can not be integrated with CMOS architecture
(i.e., Substantially Worse than ultimately scaled Silicon Baseline Memory Technology)
Overall Potential Assessment (OPA) = Potential Summed over the Eight Relevance
Criteria for each Technology Entry
Maximum Overall Potential Assessment (OPA) = 24
Minimum Overall Potential Assessment (OPA) = 8
Overall Potential Assessment for Technology Entries
Potential for the Technology Entry is projected to be significantly better than silicon
CMOS or baseline memory (compared using the Technology Relevance Criteria)
(OPA >20)
Potential
Potential for the Technology Entry is projected to be slightly better than silicon CMOS
or baseline memory (compared using the Technology Relevance Criteria)
(OPA >16–20)
Potential
Potential for the Technology Entry is projected to be significantly (2x) less than silicon
CMOS or baseline memory (compared using the Technology Relevance Criteria)
(OPA < 16)
Potential
6.3.3 RESULTS 結果
表 ERD17-ERD20 は、クリティカルレビューの結果をまとめたものである。表中色の表示は、「技術導入のた
めの全般的な潜在的能力 (Overall Potential Assessment for Technology Entries)」を表している。色はそれぞれの
新探究メモリおよびロジック技術に関する総合的な評価結果を示している。ロジックでは極限まで微細化さ
れた CMOS と比べて優位性がある、メモリでは現在のメモリ技術をリプレイスしうる、程度に十分に成熟さ
れれば比較的高い潜在能力を持つものとして ERD ワーキンググループによって認定された技術が白色で表さ
れている。逆に赤紫色は比較的潜在能力が低いことを表している。緑色はやや高い潜在能力を持つものから
やや低い潜在能力の評価のものまでを含んでいる。それぞれの枠内の 1－3 のスケールは、ERD ワーキンググ
ループメンバーが評価した技術/妥当性評価回答の平均値である。総合的な潜在能力評価（OPA）は、評価さ
れた技術名が書かれた左欄に記入してある。エラーバーは平均の回答±標準偏差を表している。メモリやロ
ジックに対するそれぞれの技術に対する格付けは、ERD ワーキンググループ総体による判断であり、あくま
でもガイドラインであって何ら決定的なものではない。数表や文章とともに示されたこれらの格付けは、そ
れぞれの技術に対して最近 2 年間に行われた数回に及ぶワークショップ、文献のレビュー、ワーキンググルー
プ内での議論を通して得られた ERD ワーキンググループの視点を読者に提供するものである。この評価は、
メモリ技術に対しては図 ERD14a から ERD14f に、ロジック技術に関しては ERD15a から ERD15f、ERD16a か
ら ERD16g、ERD17a から ERD17f に詳述されている。
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Emerging Research Devices
69
Table ERD17
Potential Evaluation for Emerging Reseach Memory Devices
Table ERD18
Potential Evaluation - Extending MOSFETS to the end of the Roadmap
Table ERD19
Potential Evaluation - Non-conventional FETs and other Charge-based Devices
Table ERD20
Potential Evaluation: Non-FET, Non-Charge-Based "Beyond CMOS" Devices
表 ERD17 から ERD20 までのメモリとロジックの重要な評価に表示された結果は、最高の評価を得た技術から
最低の評価の技術への順番で簡単に記述されている。議論は高い潜在能力を持つ技術を中心に行われている。
6.3.3.1 Emerging Research Memory Technologies 新探究メモリ技術
表 ERD17 に記載されているそれぞれの新探究メモリ技術は、今後成長でき、製造ラインで生産できるメモリ
となる可能性を持っている。しかし、それぞれのメモリは、それらの潜在能力を実現するためには克服しな
ければならない一個ないし複数個の課題がある。（これらの課題の詳細は、新探究メモリ技術の章（4.1）に
記述がある）。
RRAM は成熟度の違いに応じて複数のデバイスタイプやメカニズムがある。この調査では個々のタイプより
全般的な技術の格付けを基本としている。RRAM の最近のブレークスルーは、この技術の潜在能力が非常に
大きいことが分かったことである。例えば、32 Gb アレイが実証されている 726。総合的な RRAM 評価は、現
在の CMOS ベースの不揮発メモリ（フラッシュ）と比べて同等もしくはより高い。RRAM の明らかな長所は、
フィラメント状伝導とスイッチ機構に起因する拡張性である。簡単なデバイス構造と半導体製造ラインと相
性の良い材料は、CMOS 互換性の項目の高い格付けに貢献している。RRAM の一つの大きな問題点は、確率
的性質と欠陥に関係した機構に起因する動作の信頼性である。RRAM スイッチングパラメータの大きな変動
が頻繁に観察されており、RRAM 機構の本質的な特徴だと考えられている。
強誘電体 FET メモリは、FET のゲート絶縁膜に強誘電体を用いる。FeFET メモリの主な問題点は、動作の信
頼性である。FeFET RAM の動作信頼性は、保持力の劣化に反映される強誘電体ゲートの時間依存の残留分極
によって制限される。強誘電体と半導体界面の制御が FeFET 特性にとって重要である。FeFET メモリの拡張
性が 22 nm 世代を越えて延びることができるかどうかは不明である。
強誘電体トンネル接合（FTJ）メモリは、トンネルバリアの強誘電体分極によって制御される。単純な二端子
構造を持つため、FTJ は FeFET より優れた拡張性が期待されている。強誘電体薄膜は、2 nm くらいまで強誘
電体特性を維持すると考えられている。結局、FTJ は FeFET と共通の材料特性とデバイス物理に依存してい
るため非常に近い格付けとなる。
炭素系メモリが初めて調べられた。この技術は成熟度の大きく異なる様々なタイプの炭素材料（CNT、グラ
フェン、非結晶炭素等）を含んでいる。炭素系メモリは、フラッシュメモリに対して信頼性を除いて同等も
しくはより優れた性能を有すると一般的に認識されている。これらのデバイスの動作原理が明確に理解され
ていないことが、信頼性に対する予測やその向上に対して言及することを難しくしている。
モットメモリは、電子的効果による抵抗スイッチメモリの一つであり、高速のスイッチ速度を持つと信じら
れている。克服すべき重要な課題は、動作温度と信頼性である。遷移を引き起こすトリガーとなる条件がス
イッチング後に維持されるかどうかによって、その抵抗変化は揮発にも不揮発にもなる。
高分子メモリと分子メモリの評価は、速度、動作信頼性、Ion/Ioff 比に対する低い評価によって高性能コンピュ
ータに対する長期に渡る能力は持ちえないと考えられている。
6.3.3.2
Emerging Research Logic Technologies 新探究ロジック技術
新探究ロジックと代替え情報処理技術は、表 ERD18-20、図 ERD15a-15f、図 16a-16e、図 17a-17f に示されて
いる。色分けのうち 6 個の情報処理技術またはロジック技術が最も有望なものとして強調されている。トップ
5 は、全般的な潜在的能力（OPA）が OPA=17.6 から 18.6 のものである。それら（NW-FET、CNT-FET、TFET、
Ge&III-V (GaPSb と GaInSb) p チャンネル MOSFET、および Ge n チャンネル MOSFET）は、全て CMOS の現
在のロードマップの終わりを拡張することを狙った電荷ベースの FET 構造をしている。この調査では、電荷
ベースまたは非電荷ベースデバイスが、多くの CMOS ロジックゲート構造を用いてベンチマークされた 6.2.2
章で議論された予備的な調査結果と一致している。GNR MOSFET は電荷ベース MOSFET 拡張デバイスの中で
は、16.5 という最も低い評価しか得られなかった。表 ERD19 と表 ERD20 の 11 個の新探究ロジックデバイス
は、全て赤紫に色づけられた。これは極限まで微細化された CMOS を凌駕するような性能を長期的に見ても
持ち得ないことを示している。
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70
Emerging Research Devices
ナノワイヤ FET は、ショートチャネル効果を最小化できる優れたゲート制御を含む CNT FET と同様の属性を
持ち CMOS スケーリングに対する魅力的なアプローチとなる。ナノワイヤ FET は、CNT と同様に寄生抵抗や
寄生容量とともに十分に制御された成長を行うことが課題である。2009 年から 2013 年にかけてのナノワイヤ
FET の評価は図 ERD15c に示された結果と全く同じである。
カーボンナノチューブ FET は、もし gate-all-around プロセスが開発されれば、高いキャリア易動度、準バリス
ティック電荷キャリア速度、ショートチャネル効果（チャネル電流の突発的な切断）を最小化するために適
した理想的なチューブ状の構造を提供することができる。課題として、単層半導体ナノチューブ製造能力、
バンドギャップエネルギーの制御、ナノチューブの向きや場所の制御、キャリアタイプや密度の制御が上げ
られる。図 ERD15a に示されるように、2013 年の CNT 調査結果は、スコアを落とした CMOS アーキテクチャ
との互換性を除けば、2011 年、2009 年と同じである。
シリコン MOSFET 技術以外にシリコンのチャネルやソース/ドレインを置き換えることを提案された半導体材
料は、現在のロードマップ終焉を越えて CMOS スケーリングを伸ばす可能性を秘めたものとして注目されて
いる。これらの材料は、カーボンナノチューブ、ゲルマニウム、III-V 化合物半導体およびグラフェンナノチ
ューブである。カーボンナノチューブは前述されており、グラフェンナノチューブは後述される。ゲルマニ
ウムと III-V 化合物半導体は、同様の利点を有しており、同様の課題に直面している。特に、III-V の n チャン
ネル MOSFET は、n チャンネル III-V と p チャンネルゲルマニウムの高い易動度とキャリア速度を最大化する
ために、ゲルマニウム p チャンネル MOSFET と集積されている。重要な課題は、ERM の章で述べられている
いくつかの材料と製造プロセスの問題を含んでいる。図 ERD15e（Ge と InP n チャンネル MOSFET）および図
ERD15f（GaInSb と GaPSb p チャンネル MOSFET）は、2011 年と 2013 年の調査結果がほとんど同じ（多少ポ
ジティブな面もある）であることを示している。
トンネル MOSFET は、MOSFET のチャネルへのキャリア注入を行う熱電子過程をトンネル過程に替えること
によってスイッチングデバイスのエネルギー消費を本質的に低減できるコンセプトをアピールしている。最
も大きな課題は、高いオン電流 Ion と鋭いしきい値スロープ（60mV/decade よりずっと大きい）を同時に実現
することである。このことはロジックの章（4.2 章）と ERM の章で詳細が議論されている。さらにトンネル
FET は、トンネル構造つまりトンネルバリアの僅かな変動に対するデバイス動作の高い感度に起因する動作
信頼性にも問題がある。この調査結果は図 ERD15d に示されている。
チャネル材料置き換えとして使用されるグラフェンナノリボン（GNR）は、魅力的な代替え材料であるが、
ロジックの章（4.2 章）や ERM の章で議論されたいくつかの重大な課題がある。これらの材料上およびプロ
セス上の課題（実現可能なエピタキシャル成長技術を含む）が解決できると仮定しても、GNR は競争可能な
十分なデバイス上の利点を提供できないかもしれない。この調査結果は、図 ERD15b に示されている。
ネガティブ Cg（負性容量） MOSFET は、MOSFET のスイッチングにおけるエネルギー消費を下げるための一
つの方法を提案し、積層された MOSFET ゲートにおいて負性容量を実証することによってゲート誘電体（強
誘電体および酸化物）を同定したことにより最大の課題を克服した。最近の実験では、負性容量原理 727 を用
いて<60mV/decade 動作のコンセプトを証明した。加えて、エピタキシャル単結晶成長した酸化膜からなる強
誘電体および誘電体を直列接続し、キャパシタンスを拡大した最新の実験 728 では、負性容量理論の多くの予
測が実証された。最も大きな課題は、最小のヒステリシスを持ちかつ最高の電圧振幅を実現できる適当な材
料（強誘電体もしくは酸化物）の同定に関することである。次の課題は、シリコン上に高品質単結晶強誘電
体酸化物を集積することである。フッ化ポリビニリデン（PVDF）のような有機強誘電体を有する負性容量
MOSFET は既に実証されているのだが、結晶性酸化物は筋が良く鋭いヒステリシスとより良い動的反応によ
ってさらに魅力的である。しかしながら、もう一つの重要な点は、ERD16e に示される動作の信頼性である。
スピントランジスターの範疇には、二つの異なるデバイス構造が入る。一つはスピン FET であり、もう一つ
はスピン MOSFET である。どちらのデバイスも MOSFET の通常の電界効果動作を磁気抵抗デバイスの付加的
な機能で補完している。その結果として、スピントランジスターは CMOS より少数のデバイスでもっと複雑
な伝達関数を実現できる見込みがある。これらのデバイスはかなり集中的に開発されているにも関わらず、
これまでに実験的に確認されたものはない。さらに、図 ERD16a に示されたように、これらのデバイスには拡
張性、ゲイン、動作信頼性、CMOS 技術との互換性に対する懸念がある。2013 年のスピントランジスターに
関する調査結果は、2011 年のものと同様である。
原子スイッチは、金属導電性パスを形成/分解するための金属陽イオンの拡散とそれらの還元/酸化過程用いた
電気化学的スイッチに分類される。この領域の利点の一つは、高い Ion/Ioff 比、低い ON 抵抗、不揮発性、低消
費電力で特徴づけられる三端子原子スイッチ 729,730 が開発可能なことである。スイッチ速度、繰り返し耐久性、
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Emerging Research Devices
71
オン状態とオフ状態両方のスイッチバイアス電圧と抵抗の均一性は、ロジックデバイスとして一般に使用で
きるレベルに向上する必要がある。これらのスイッチングの基本的な現象の報告例はあるが、デバイス物理
の確立が最も重要でかつ緊急の課題だと思われている。加えて、他の不揮発ロジックデバイス（図 ERD16C）
と同様に不揮発ロジックのアーキテクチャー開発が望まれている。
二層擬似スピン電界効果トランジスタ（BiSFET）は、薄い誘電体膜によって隔てられたグラフェンの二つの
反対方向にチャージされた（n タイプと p タイプ）層における室温エキシトン（電子対とホール対）超流動凝
縮の可能性を基にした低消費電力かつ高速のトランジスター732 で、最近コンセプトが提案されたものである。
733
詳細な解析において、トップレーヤーまたはボトムレーヤーの電子占有は、スピンアップまたはスピンダ
ウンとして取り扱うことができる。それゆえ擬似スピンである。また、ここで考えられている集合体効果は、
強誘電体におけるスピン集合体効果と類似したものと考えることができる。しかし、BiSFET は、新規材料シ
ステムの中の新規予測物理に基くコンセプトの地位にまだある。そして、必要な精度のグラフェン制御、仕
事関数とリソグラフィーにおける誘電体と表面の品質等、まだ数多くの課題が残されている。理論と同じよ
うに、いくつかはこの系に特有なものであり、他のいくつかはグラフェン技術共通のものである BiSFET 作製
に関する問題が現在取り組まれている。734（図 ERD17d）
全スピンロジック（ASL）は、二値情報を符号化するために磁気を使用し、スピン電流によって動作を行う。
磁気コンタクトによるスピン注入が次段の別の磁気スイッチを引き起こす。図 ERD17f に示されたように、お
そらくスピン材料やデバイスの進歩によって、2011 年と比べて 2013 年の ASL の格付けは向上した。
モット電界効果トランジスタ（Mott FET）は、基礎的なスイッチパラダイム 735,736 としてゲート電圧による強
相関電子系注入における相変化を利用している。Mott FET は通常の半導体 FET と同様の構造をしており、半
導体のチャネル材料が強相関電子材料に置き換えられている。強相関電子材料は、印加された電場の下で
Mott 絶縁体/金属相転移を経ることができる。電場励起の元で、Mott 相転移は適当な光または熱スイッチを用
いた光または熱励起によって引き起こされる。強相関電子酸化物 Mott FET の課題は、ゲート酸化物と機能性
酸化物界面および電場存在化における局所的なバンド構造の変化に対する基本的な理解である（図 ERD16
ｄ）。
マイクロ/ナノ電気機械（M/NEMS）スイッチ（またはリレー）は、二つの電極間に導通パスを創るために静
電力の存在の下で固体の梁を変形させることを基本としたデバイスである。M/NEMS リレーは、MOSFET で
は利用できないロジック計算の鍵となる二つの特性、すなわちリークゼロおよびサブスレシュホルドスイン
グゼロ 737,738、を特徴としている。最初の特性はゼロ待機エネルギー消費を示している。一方、二番目の特性
は Vdd を積極的（オン電流とオフ電流の比を劣化させることなしに）にスケールできる可能性があることを示
唆している。さらに動的な消費電力を十分に減少させることも可能である。M/NEMS リレーをロジック応用
に適用するには、まだ多くの解決すべき課題が残っている。最も重要な課題は、ナノスケールコンタクトの
信頼性である。なぜなら、ロジック回路ではドレイン電圧がゲート電圧と同じくらい高い状態の”hot switching”
を 1016 回以上正確に行えるリレーが求められているからである。動作の終点における高い衝撃速度とその結
果としての”tip bouncing”（これは実効的なスイッチ遅延を増加することになる）は問題をさらに悪化させるこ
とになる 739。NEM リレーのもう一つの重大な問題点は、表面力（van der Waals 力や Casimir 力）の存在であ
り、それらの表面力は復帰するための弾性力が十分に高くない場合は固着を引き起こす可能性がある。固着
は典型的には引き込み電圧を増加するという代償を払い梁を強固にするによって克服される。このため、こ
れらの表面力は M/NEMS リレーをスイッチするために必要な最低エネルギーを決めることになる。数 nm の
ギャップでは、不安定な梁の位置が定常的な隙間の~2/3 に到達する前にトンネル電流が流れ始めサブスレシ
ュホルドスイングが減少すると期待できる。十分小さな寸法と隙間では、梁のブラウン運動の効果が大きな
影響を与えることになるだろう。しかし、強固にした梁（例えば梁の材料を変える）を用いればさらなる微
細化も可能である。トンネル限界（~2nm）に近い隙間を持つ梁では、長いターンオフ設定時間は短絡電流の
危険を引き起こす可能性がある。図 ERD16d に示されるように M/NEMS の格付けは、2009 年から 2013 年に
かけて継続的に下がっている。
その他二つスピントロニクスデバイスである、スピン波デバイスとナノ磁性ロジックは、図 ERD17a と
ERD17b にあるように、開発の非常に初期段階にあるとみられているか、スピード、利得、信頼性、CMOS 技
術親和性の予測値に関連した重要な課題によって限定的なデバイスであるとみられている。
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
72
Emerging Research Devices
Scalability
1
CMOS
Architectural 8
Compatibility
2
Speed
2
1
CMOS
7
Technological
Compatibility
3Energy
0
Scalability
1
2013
2011
2009
2007
2005
3
Efficiency
CMOS
Architectural 8
Compatibility
2013
2011
3
Speed
2
2005
1
Energy
3
Efficiency
0
2013
2011
2009
2007
2005
3
Speed
2
1
2
Energy
Efficiency
3
0
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
Scalability
1
CMOS
Architectural 8
Compatibility
3
2
Speed
2
1
3Energy
Efficiency
0
CMOS
7
Technological
Compatibility
Scalability
1
0
2013
2011
2009
2007
2005
Energy
3
Efficiency
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
(e) Macromolecular memory
(f) Molecular memory
2013
3
2
Speed
1
CMOS
7
Technological
Compatibility
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
2
(d) Mott memory
Scalability
1
CMOS
7
Technological
Compatibility
2013
2011
3
CMOS
Architectural8
Compatibility
(c) RRAM
2
Efficiency
Scalability
1
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
3Energy
0
(b) Ferroelectric tunnel junction (FTJ)
Scalability
1
CMOS
7
Technological
Compatibility
Speed
2
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
(a) FeFET memory
2
2
1
CMOS
7
Technological
Compatibility
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
2013
3
Evaluation – Emerging Memory
Speed
2
1
CMOS
7
Technological
Compatibility
0
Energy
Efficiency
3
Room
6
4 ON/OFF
Temperature
"1"/"0" Ratio
Operation
Operational
5 Reliability
Figure ERD14 Technology performance evaluation for (a)
FeFET memory, (b) ferroelectric tunnel junction (FTJ), (c)
RRAM, (d) Mott memory, (e) macromolecular memory,
(f) molecular memory, and (g) carbon-based memory.
(g) Carbon-based memory
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
Emerging Research Devices
73
Evaluation – Logic MOSFET
Scalability
1
CMOS
Architectural 8
Compatibility
Speed
2
2
Scalability
1
2013
2011
2009
3
2
3Energy
0
Efficiency
(a) Carbon nanotube FET
Scalability
1
3
Speed
2
2
CMOS
7
Technological
Compatibility
2013
2011
2009
Scalability
1
3
CMOS
Architectural 8
Compatibility
2
2013
2011
2009
CMOS
7
Technological
Compatibility
(c) Nanowire FET
Scalability
1
3
Speed
2
2
Energy
3
Efficiency
0
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
(d) Tunnel FET
2013
2011
2009
Scalability
1
CMOS
Architectural 8
Compatibility
1
CMOS
7
Technological
Compatibility
Speed
2
1
Energy
3
Efficiency
0
CMOS
Architectural 8
Compatibility
Efficiency
(b) Graphene nanoribbon FET
1
CMOS
7
Technological
Compatibility
3Energy
0
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
Speed
2
1
1
CMOS
7
Technological
Compatibility
2013
2011
2009
3
CMOS
Architectural 8
Compatibility
3
2
Speed
2
2013
2011
2009
1
3Energy
0
Efficiency
CMOS
7
Technological
Compatibility
0
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
(e) n-type Ge FET
(f) p-type III-V FET
3Energy
Efficiency
Figure ERD15 Technology performance evaluation for (a) carbon nanotube FET, (b) graphene nanoribbon FET, (c)
nanowire FET, (d) tunnel FET, (e) n-type Ge FET, and (f) p-type III-V FET.
Evaluation – Logic non-MOSFET
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
74
Emerging Research Devices
Scalability
1
CMOS
Architectural 8
Compatibility
Speed
2
2
Scalability
1
2013
2011
2009
2007
2005
3
CMOS
Architectural 8
Compatibility
Energy
Efficiency
3
0
CMOS
7
Technological
Compatibility
(a) spinFET
2013
2011
2009
3
Speed
2
2
Scalability
1
CMOS
Architectural8
Compatibility
1
3
2
3Energy
Efficiency
CMOS
7
Technological
Compatibility
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
(d) Mott FET
Scalability
1
2013
2011
2009
3
Speed
2
2
0
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
(c) Atomic switch
1
CMOS
7
Technological
Compatibility
Speed
2
2013
2011
1
0
CMOS
Architectural 8
Compatibility
Energy
Efficiency
3
0
(b) NEMS
Scalability
1
CMOS
7
Technological
Compatibility
2
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
CMOS
Architectural8
Compatibility
2
Speed
1
1
CMOS
7
Technological
Compatibility
2013
2011
2009
3
Energy
Efficiency
3
0
Room
4
6
Temperature
Gain
Operation
Operational
5 Reliability
(e) neg-Cg FET
Figure ERD16 Technology performance evaluation for (a) spinFET, (b) NEMS, (c) atomic
switch, (d) Mott FET, and (e) neg-Cg FET.
Evaluation – Logic non-charge
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
3Energy
Efficiency
Emerging Research Devices
Scalability
1
CMOS
Architectural 8
Compatibility
2
Scalability
1
2013
2011
2009
3
Speed
2
CMOS
Architectural 8
Compatibility
Energy
3
0
Efficiency
(a) Spin wave logic
Scalability
1
2013
2011
3
Speed
2
0
CMOS
7
Technological
Compatibility
Energy
Efficiency
3
0
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
(d) BiSFET
Scalability
Scalability
1
3
2013
2011
Speed
2
CMOS
Architectural 8
Compatibility
1
CMOS
7
Technological
Compatibility
2
2
(c) Exciton FET
2
Speed
1
Energy
3
Efficiency
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
2013
2011
2009
3
CMOS
Architectural 8
Compatibility
1
CMOS
7
Technological
Compatibility
Energy
3
Efficiency
0
(b) Nanomagnet logic (NML)
Scalability
1
2
CMOS
7
Technological
Compatibility
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
CMOS
Architectural 8
Compatibility
Speed
2
1
1
CMOS
7
Technological
Compatibility
2013
2011
2009
3
2
75
0
3Energy
Efficiency
CMOS
Technological7
Compatibility
3
1
2
Speed
2013
2011
2
1
0
Room
6
4
Temperature
Gain
Operation
Operational
5 Reliability
Room
6
4Gain
Temperature
Operation
Operational
5 Reliability
(e) STT logic
(f) All spin logic
Energy
3Efficiency
Figure ERD17 Technology performance evaluation for (a) spin wave logic, (b) nanomagnet logic (NML), (c) exciton
FET, (d) BiSFET, (e) STT logic, and (f) all spin logic.
6.4 MEMORY AND LOGIC TECHNOLOGIES HIGHLIGHTED FOR ACCELERATED
DEVELOPMENT 開発加速に向けて注目されるメモリとロジック技術
6.4.1 INTRODUCTION はじめに
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
76
Emerging Research Devices
ITRS の国際半導体ロードマップ委員会（IRC）は、新規でありながら良く規定された情報処理デバイスとし
て提案された有望な 1 つ、ないし 2 つのデバイスの開発をタイムリーに加速させることが必要であるとの認識
に立ち、ERD および ERM のワーキンググループに対して、開発の加速を正当化するために、高い可能性を秘
め、十分成熟している 1 つ、ないし 2 つのメモリおよび情報処理デバイスを推薦するよう要請している。この
要請に応えて、ERD/ERM ワーキンググループでは、2 つの調査と関連する 2 つのワークショップの開催を行
った。ひとつは「選ばれた新探求メモリ技術の可能性と成熟度」であり、もう 1 つは「選ばれた beyond
CMOS 新探求技術の成熟度評価」である。これら調査の目的は、9 つの新探求メモリと 7 つの beyond CMOS
情報処理技術について評価を行い、情報処理技術におけるパラダイムシフトを可能にする高いポテンシャル
と十分な成熟度度を備えた 1 つ、ないし 2 つの技術をほぼ一致した意見として選ぶことである。推薦された技
術は、5〜10 年の間に製造可能となることが求められる。
2 つのメモリ技術が推薦された。スピントランスファートルク磁気メモリ(STT-MRAM)と酸化還元メモリで
ある。STT-MRAM は PIDS 章に移管された。酸化還元メモリは ERD、ERM の章に残っているが、PIDS はポ
テンシャルテーブルで追跡を開始している。
情報処理技術として唯一選ばれた候補は、「カーボンベースナノエレクトロニクス」であった。MOSFET
に用いるカーボンナノチューブやグラフェンの開発には集中的な研究が必要であるが、それらは CMOS を超
えた新しい情報処理のパラダイムの発見につながる技術プラットフォームや科学的な知見を与えることにな
るだろう。
6.4.2 HIGHLIGHTED EMERGING RESEARCH MEMORY AND LOGIC TECHNOLOGIES
6.4.2.1 STT-MRAM
スピントランスファートルク磁気メモリ(STT-MRAM)技術は、静磁気 RAM ないし MRAM を超えるビット密
度の上昇と消費電力の低減を目的として、不揮発性メモリの有望な候補として出現した。不揮発性メモリ候
補の中で、STT-MRAM が特に魅力的な特徴として、とりわけ埋め込み応用で、1) スピードと書き換え耐性
（書き換え可能回数）の点において、エマージングメモリの中で最も高いパフォーマンスを示すこと、2) 3 な
いし 4 枚のマスクを追加すれば、CMOS デバイスに影響するフロントエンドデバイスにおけるデバイスイン
テグレーション（デバイスの作製）を必要とせず、高い駆動電圧を必要ともしない。3) STT – MRAM は選択
素子として縦型 MOSFET を利用可能であり、その結果、メモリセルサイズを現在の 21F2 から 4F2 に下げるこ
とが可能となることがあげられる。
STT-MRAM はこのような優位点があるが、いくつかの重要な課題にも直面している。まず第一に、適切な
性能を保ちつつ、競争力のあるビットコストを実現しうるスケーリングが可能であるか。STT-MRAM のセル
サイズは選択トランジスタの配置で決定されるが、その選択トランジスタは、プログラム電流を供給するた
めに十分な面積を必要とする。従って、STT-MRAM の消費電力とセルサイズを決定することになるプログラ
ム電流は、競争力のあるビットコストを実現するため、50µA 以下（理想的には 10µA 程度）にまで低減され
る必要がある。更に、小さいオン／オフ比（TMR）は、高速の読み出しに設計上の難しさをもたらすだろう。
10〜12 の異なる層を有する STT-MRAM セルのパターニングには、幅広い研究開発も求められる。
6.4.2.2 REDOX RERAM 酸化還元型抵抗変化メモリ
酸化還元型抵抗変化メモリの MIM（Metal/Insulator/Metal）構造は一見、簡単そうに見え、それ故、その低い
ビットあたりコストとスケーリングの可能性は大いに関心を引いている。しかしながらその商品化は、いく
つかの重大な課題の解決に直面している。何よりもまず、正確で定量的なモデルの開発を通じて、
SET/RESET の物理的なプロセスに対するより良い理解と制御が必要である。現時点でこの技術の多くに必要
とされている初期化プロセスはなくすべきであるが、それにはより優れた書換え耐性とデータ保持時間が必
要となる。
“Redox RAM”の区分は、多くの種類の MIM 構造と材料を包含する。これらは、抵抗状態を高から低へあるい
はその逆へ変化させる物理的メカニズムの重要な要素として酸化還元（reduction/oxidation: redox）の電気化学
を共有しているという事実によって、緩く結ばれている。これらの酸化還元の電気化学的メカニズムはバル
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
Emerging Research Devices
77
クの絶縁層中にて作用し、絶縁層内の導電フィラメントに沿って、及びまたは、MIM 構造の絶縁層／金属の
接触界面にて生じ得る。
6.4.2.3 HIGHLIGHTED EMERGING LOGIC TECHNOLOGY – CARBON-BASED NANOELECTRONICS
注目の新探求ロジック技術―カーボンに基づくナノエレクトロニクス
CNT や GNR の CMOS 応用に向けた研究の加速から得られる科学技術が、これら材料における“Beyond CMOS”
の情報処理パラダイムのための新しい物理現象を探索、開拓する意義深い基礎を提供することができる、と
いう点において、カーボンに基づくナノエレクトロニクスは大きなアドバンテージを持っている。カーボン
に基づくナノエレクトロニクスの分野は、カーボンナノチューブとグラフェン、という２つの関連したトピ
ックに分けられる。sp2 結合したカーボン原子の１、ないしそれ以上の層からなる単層、あるいは複数層のカ
イラリティが異なる円筒を持つカーボンナノチューブは、金属、あるいは半導体的になり得る。CNT の
MOSFET 応用を目指した探求は、CNT の長い距離に渡る弾道伝導を示すなど、CNT の優れた電子伝導特性を
明らかにした。縦型 MOSFET の構造で、円筒形の CNT を使うことは、ゲート・オール・アラウンドトランジ
スタという理想的な MOSFET 構造を可能にし、チャネルの静電ポテンシャルのゲートによる理想的に近い制
御を可能にする。これは短チャネル効果（DIBL など）を最小限にする。CNT によって、バンド間トンネリン
スを利用した MOSFET も作製することができ、これを利用すれば 60 mV/dec をはるかに下回るサブスレッシ
ョルドスロープ S を得ることできるため、より低い消費電力を実現することができる。CNT MOSFET を実現
する上でここしばらくの間の大きな課題は、CNT の場所、向き、カイラリティ、伝導率、直径、層数、バン
ドギャップなどの制御を可能とする成長技術が無いことである。
カーボンに基づくナノエレクトロニクスの第２の分野は、sp2 結合したカーボン原子の単層平面膜であるグラ
フェンに基づくものである。グラフェンナノリボンは、CNT を長手方向に切り開いて、単原子層のリボン、
あるいは sp2 結合したカーボン原子の層を形成したもの、とみなすことができる。CNT MOSFET と同様、グ
ラフェンナノリボン（GNR）MOSFET は、電子の弾道伝導を示し、アナログあるいは RF 応用向けの優れた
MOSFET 特性を示す。しかし、CNT 技術が必要な Ion を得るため複数の CNT MOSFET を並列につなぐ必要が
あるのに対し、GNR MOSFET は必要な Ion を得るためには単にトランジスタの幅を広げればよい。グラフェ
ンはまた、いくつかの新しい物理現象も示しており（例：擬スピン、実効質量ゼロの荷電粒子、など）、情
報処理において、新しい電荷輸送に独立なパラダイムの実現のために利用できるかもしれない。グラフェン
を利用したデバイスを開発する上で大きな課題の１つは、グラフェンを適切な基板上に大面積でエピタキシ
ャル的に成長する適当なプロセスが存在しないことである。また、グラフェンを現状ロジック応用に適用で
きない理由となっている MOSFET のチャネルをオフできないことも、大きな課題である。
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
78
Emerging Research Devices
7. PROCESSING 情報処理
7.1
INTRODUCTION はじめに
極限まで微細化した CMOS で達成可能な性能を遙かに超える情報処理を実現するために提案されている多くの異な
る新しいアプローチを検討するに当たり、エマージング・リサーチ・デバイス・ワーキンググループ（ERD WG）は、以下
に示す包括的な指導原理をまとめて提案する。われわれは、これらの「指導原理」が、機能密度、性能を飛躍的に向上
させ、同時に機能動作当たりの消費エネルギーを減少させるために、「CMOS を超える技術（Beyond CMOS）」を使った
あらゆる情報処理技術に関する研究の方向性を決める際の全体像構築に役立つと考える。さらに言えば、この新しい
技術は、高度な量産製造プロセスを用いることで実現される必要がある。
7.2 GRAND CHALLENGES 大いなる挑戦
7.2.1 COMPUTATIONAL STATE VARIABLE(S) OTHER THAN SOLELY ELECTRON CHARGE 電
荷以外の計算状態変数
状態変数としては、スピン、相状態、多重極配向、メカニカルな位置、分極、軌道対称、磁束量子、分子配置、量子状
態などが考えられる。極限微細 CMOS に対して、これらの状態変数を使ったデバイスがどの程度の性能を有するかの
比較評価は、技術の絞込みを行うため、また主な技術課題のトレードオフを明確にするためにも、出来る限り早めに検
討する必要がある。
7.2.2 NON-THERMAL EQUILIBRIUM SYSTEMS 非熱平衡乗台システム
非熱平衡状態システムとは、ある動作時間内に、周囲の熱的状態と平衡を保っていないシステムのことであり、周囲との
熱的な相互作用によって生じるシステム内に蓄えられた情報エネルギーの擾乱を減少させる。この指導原理の目的は、
情報のインテグリティを保ちながら、計算処理におけるエネルギーを削減することである。
7.2.3 NOVEL ENERGY TRANSFER INTERACTIONS 新しいエネルギー伝達相互作用
エネルギー伝達相互作用は、情報処理伝達を構成する各要素を結びつける役割を果たす。デバイスの配線内で生じ
ているエネルギー伝達のメカニズムは、短距離相互作用を基本にしたものであり、量子交換、二重交換相互作用、電子
ホッピング、Forster カップリング（双極子カップリング）、トンネリング、そしてコヒーレント・フォノンである。
7.2.4 NANOSCALE THERMAL MANAGEMENT ナノスケール熱マネジメント
ナノスケールでの熱伝導制御は、エネルギー輸送と熱の開放を実現するために、格子フォノンを操作することで達成で
きる。
7.2.5 SUB-LITHOGRAPHIC MANUFACTURING PROCESS サブリソグラフィック製造プ
ロセス
この指導原理の一つの例は、ナノスケールのビルディングブロックからなる複雑な構造を自己組織化で作製することで
ある。ここでいう自己組織化によるアプローチでは、具体的なデバイスアイデアと、量産可能な製造プロセスに結びつく
ことを念頭に、従来とは異なった、階層構造の実現に取り組む必要がある。
7.2.6 ALTERNATIVE ARCHITECTURES 代替アーキテクチャ
ここで言うアーキテクチャとは、組み込まれた計算要素を含む、互いに結合されたデバイスを一つのチップ上に機能的
に配置することである。これらのアーキテクチャは、特殊な目的のために、ユニークな機能を実現する CMOS 以外の新
規デバイスを利用する。
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS: 2013
Emerging Research Devices
79
8. ENDNOTES/REFERENCES
1
V. V. Zhirnov, R. K. Cavin, S. Menzel, E. Linn, S. Schmelzer, D. Bräuhaus, C. Schindler and R. Waser, “Memory Devices: Energy-Space-Time
Trade-offs”, Proc. IEEE 98 (2010) 2185-2200
2
R. Waser, R. Dittman, G. Staikov, and K. Szot, “Redox-based resistive switching memories – nanoionic mechanisms, prospects, and challenges”, Adv.
Mat. 21 (2009) 2632-2663
3
H. Akinaga and H. Shima, “Resistive random access memory (ReRAM) based on metal oxides”, Proc. IEEE vol. 98, pp. 2237-2251, 2010.
4
R. Waser, R. Bruchhaus, and S. Menzel, "Redox-based resistive switching memories," in Nanoelectronics and Information Technology, R. Waser, Ed.,
ed Weinheim, Germany: Wiley-VCH, 2013.
5
B. Govoreanu, et al., "10x10nm2 Hf/HfOx crossbar resistive RAM with excellent performance, reliability and low-energy operation," in IEDM Tech.
Dig., 2011, pp. 31.6.1-31.6.4.
6
Z. Wei, et al., "Highly reliable TaOx ReRAM and direct evidence of redox reaction mechanism," in IEDM, 2008, pp. 1-4.
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8
Kozicki, M. N., et al. "Information storage using nanoscale electrodeposition of metal in solid electrolytes." Superlattices and microstructures, vol.
34.3, pp. 459-465 2003.
9
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