ADJ-602-036B
日立 16 ビットマイクロコンピュータ
HD64570 SCA ユーザーズマニュアル
Serial Communications Adaptor
HD64570 SCA
HD64570 SCA ユーザーズマニュアル
発行年月日
発行
編集
株式会社
日立製作所
平成 ２年 7 月 第 1 版
平成 11 年 2 月 第 3 版
株式会社 日立製作所
電子統括営業本部
株式会社 超 L メディア
技術ドキュメントグループ
1990
はじめに
HD64570(SCA：Serial Communications Adaptor)は、シリアル通信を行なうためのマイコン周辺 LSI
です。SCA は、調歩同期、バイト同期およびビット同期通信を行なう全二重マルチプロトコル・シ
TM
リアル・チャネルを 2 チャネル内蔵しており、フレーム・リレー、LAPB、LAPD、BISYNC、 DDCMP
等多くの通信プロトコルに対応できます。また、SCA は 32 段 FIFO、チェイン・ブロック転送機能
付 4 チャネル DMAC などを内蔵しており、16 ビット幅のバス・インタフェースにより、最大 12M
ビット／秒のシリアル転送速度での全二重通信においても、余裕のあるバス占有率を確保すること
ができます。さらに SCA は、4 種類の MPU バス・インタフェース、バス・アービタ、タイマ、割
込みコントローラなどの内蔵機能により、拡張性に富んだ幅広い応用に活用いただけ、とくにフレ
ーム・リレー交換機／MUX、PBX、コンピュータ・ネットワーク、ワークステーション、ISDN 端
末、FAX 分野等への応用に適しています。
【注】 TMDDCMP は DEC 社の商標です。
本書の構成と使い方
(1)
本書の目的と説明の範囲
本書は通信用汎用コントロール LSI HD64570(SCA：Serial Communications Adaptor)の機能、性能お
よび使用法について説明したユーザーズマニュアルです。
(2)
本書の構成および使用法
本書は第 1∼11 章および巻末の付録から構成されています。各章の概略を以下に示します。
• 1 章 概要
SCAの機能、性能および内部構成の概要について説明します。
• 2 章 端子とその機能
ピン配置図および各端子の機能を説明します。
• 3 章 システム制御部
チップの動作モード(RESETモード、通常動作モードおよびSYSTEM STOPモード)と上位
MPUとのインタフェースに必要なバス・アービタ機能、バス・インタフェースについて説
明します。
• 4 章 割込み制御部
SCAの割込み制御方式について、内部割込み要因、ベクタ出力方式(固定ベクタ／モディフ
ァイベクタ方式)、およびアクノリッジサイクル方式を説明します。
• 5 章 MSCI(Multi-Protocol Serial Communication Interface)
SCAの主たる機能を実現するMSCI(チャネル0、1)がサポートする調歩同期、バイト同期お
よびビット同期方式の通信プロトコルの概要を説明します。また各通信機能を実現するた
めに必要なレジスタの設定法について詳細に解説します。
• 6 章 DMAC(DMA コントローラ)
内蔵DMAC(チャネル0∼3)のサポートする単一ブロック転送モード(シングルアドレス方式)
およびチェイン・ブロック転送モードについて動作モード、内部レジスタの機能と設定法
を説明します。
• 7 章 タイマ
内部割込み発生機能を持つ内蔵タイマ(チャネル0∼3)の動作モードとレジスタ設定法につい
て解説します。
• 8 章 ウェイト・コントローラ
3分割された物理アドレス空間の各々に対するメモリ・アクセス時のマシン・サイクル中に
ウェイト・ステートを挿入する内蔵ウェイト・コントローラの機能と内部レジスタの設定
法について解説します。
また、WAIT端子の使用法についても解説します。
• 9 章 使用例
SCAの使用例について、代表的な使い方を、ソフトウェア・ルーチンおよび応用回路例につ
いて記載します。
• 10 章 電気的特性
SCAの電気的特性(絶対最大定格、DC特性、AC特性)についての一覧表と、タイミングチャ
ートを記載します。
• 11 章 外形寸法図
SCAの外形寸法図を記載します。
• 付録 A．ディスクリプタ早見表、付録 B．レジスタ早見表
DMA転送時に使用するディスクリプタの各領域の名称、ビット構成およびSCAの内蔵する
全レジスタの名称、アドレス、ビット構成について記載します。
マニュアルを読まれる前に、知りたい事項を下記フローからピックアップされることをおすすめ
します。
始まり
SCAの概要を知りたい。
Yes
1章
概要
No
レジスタ一覧を見たい。
ビットの内容も知りたい。
Yes
No
No
各機能モジュールのブロック図を
見たい。
1.6
内部レジスタ一覧
Yes
1.4
内部ブロック・ダイアグラム
Yes
2.1
ピン配置図
Yes
2章
端子とその機能
Yes
3.2
チップ動作モード
Yes
3.2.3 RESETモード
Yes
3.2.5 SYSTEM STOPモード
Yes
3.3
バス・アービタ
Yes
3.4
バス・インタフェース
Yes
4章
割込み制御部
Yes
5章
MSCI
Yes
6章
DMAC
Yes
7章
タイマ
Yes
8章
ウェイト・コントローラ
Yes
9.2
応用回路例
No
ピン配置図を見たい。
No
外部端子の機能を知りたい。
No
チップ動作モードについて知りたい。
No
リセット時の端子状態を知りたい。
No
SYSTEM STOPモード時の
端子状態を知りたい。
No
バス・アービトレーションについて
知りたい。
No
バス・インタフェースについて
知りたい。
No
割込みについて知りたい。
No
シリアル部の詳細な機能を知りたい。
No
DMACの詳細な機能を知りたい。
No
タイマの詳細な機能を知りたい。
No
ウェイト・コントローラの
詳細な機能を知りたい。
No
SCAを用いたシステムの
ハードウェア構成例を知りたい。
No
DC、AC特性を知りたい。
終 り
10章 電気的特性
Yes
付録B. レジスタ早見表
目 次
第 1 章 概要
1.1
概要 ....................................................................................................................................................1-1
1.2
特長 ....................................................................................................................................................1-1
1.3
基本機能 ............................................................................................................................................1-2
1.4
内部ブロック・ダイアグラム .........................................................................................................1-4
1.5
サポート・プロトコル概要.............................................................................................................1-8
1.6
1.5.1
調歩同期モード ................................................................................................................1-8
1.5.2
バイト同期モード ............................................................................................................1-9
1.5.3
ビット同期モード ............................................................................................................1-9
内部レジスタ一覧.............................................................................................................................1-9
1.7
低消費電力モード制御レジスタ一覧.............................................................................1-9
割込みコントロール用レジスタ一覧...........................................................................1-10
MSCI レジスタ一覧........................................................................................................1-11
DMAC レジスタ一覧（1） （チャネル 0∼チャネル 3 で共用するレジスタ）....1-12
DMAC レジスタ一覧（2）
（チャネル 0∼チャネル 3 の各チャネルでもっているレジスタ）.........................1-13
1.6.6
タイマレジスタ一覧.......................................................................................................1-15
1.6.7
ウェイト・コントローラ・レジスタ一覧 ...................................................................1-15
機能概要 ..........................................................................................................................................1-16
1.6.1
1.6.2
1.6.3
1.6.4
1.6.5
1.7.1
1.7.2
1.7.3
1.7.4
1.7.5
1.7.6
1.7.7
1.7.8
1.7.9
1.7.10
1.7.11
1.7.12
1.7.13
1.7.14
1.7.15
シリアル部動作モード...................................................................................................1-16
伝送フォーマット ..........................................................................................................1-16
伝送エラー検出 ..............................................................................................................1-18
伝送符号 ..........................................................................................................................1-18
伝送クロック供給系統...................................................................................................1-19
最大ビット・レート.......................................................................................................1-21
送信データ・パス ..........................................................................................................1-21
受信データ・パス ..........................................................................................................1-22
DMAC ..............................................................................................................................1-24
DMA バッファ・チェイン ............................................................................................1-32
ディスクリプタの構成...................................................................................................1-33
バス・アービタ ..............................................................................................................1-33
割込み制御 ......................................................................................................................1-34
タイマ ..............................................................................................................................1-38
ウェイト・コントローラ...............................................................................................1-38
第 2 章 端子とその機能
2.1
ピン配置図 ........................................................................................................................................2-1
2.2
端子機能 ............................................................................................................................................2-3
第 3 章 システム制御部
3.1
概要 ....................................................................................................................................................3-1
3.2
チップ動作モード.............................................................................................................................3-1
3.3
3.2.1
SCA の動作モード............................................................................................................3-1
3.2.2
ロー・パワー・レジスタ(LPR).......................................................................................3-2
3.2.3
RESET モード ...................................................................................................................3-3
3.2.4
通常動作モード ................................................................................................................3-4
3.2.5
SYSTEM STOP モード .....................................................................................................3-5
バス・アービタ.................................................................................................................................3-8
3.4
3.3.1
概要 ....................................................................................................................................3-8
3.3.2
バス権遷移タイミング.....................................................................................................3-9
3.3.3
バス権遷移状態 ................................................................................................................3-9
バス・インタフェース...................................................................................................................3-14
3.4.1
3.4.2
3.4.3
概要 ..................................................................................................................................3-14
スレーブ・モード・バス・サイクル...........................................................................3-15
マスタ・モード・バス・サイクル...............................................................................3-20
第 4 章 割込み制御部
4.1
概要 ....................................................................................................................................................4-1
4.2
レジスタ ............................................................................................................................................4-3
4.3
4.2.1
割込み固定ベクタ・レジスタ(IVR) ...............................................................................4-3
4.2.2
割込みモディファイ・ベクタ・レジスタ(IMVR) ........................................................4-3
4.2.3
割込みコントロール・レジスタ(ITCR) .........................................................................4-4
4.2.4
割込みステータス・レジスタ 0(ISR0) ...........................................................................4-5
4.2.5
割込みステータス・レジスタ 1(ISR1) ...........................................................................4-7
4.2.6
割込みステータス・レジスタ 2(ISR2) ...........................................................................4-9
4.2.7
割込み許可レジスタ 0(IER0).........................................................................................4-10
4.2.8
割込み許可レジスタ 1(IER1).........................................................................................4-12
4.2.9
割込み許可レジスタ 2(IER2).........................................................................................4-14
ベクタ出力方式...............................................................................................................................4-15
4.4
アクノレッジ・サイクル方式 .......................................................................................................4-15
4.5
割込み要因とベクタ・アドレス ...................................................................................................4-17
第 5 章 マルチプロトコル・シリアル・ コミュニケーション・インタフェース（MSCI）
5.1
概要 ....................................................................................................................................................5-1
5.1.1
5.1.2
特長と機能 ........................................................................................................................5-1
構成と動作概要 ................................................................................................................5-2
5.2
レジスタ ............................................................................................................................................5-5
5.3
5.2.1
MSCI モード・レジスタ 0（MD0）...............................................................................5-5
5.2.2
MSCI モード・レジスタ 1（MD1）...............................................................................5-8
5.2.3
MSCI モード・レジスタ 2（MD2）.............................................................................5-11
5.2.4
MSCI コントロール・レジスタ（CTL）.....................................................................5-13
5.2.5
MSCI RX クロック・ソース・レジスタ（RXS） ......................................................5-16
5.2.6
MSCI TX クロック・ソース・レジスタ（TXS） ......................................................5-19
5.2.7
MSCI タイム・コンスタント・レジスタ（TMC）....................................................5-21
5.2.8
MSCI コマンド・レジスタ（CMD） ...........................................................................5-22
5.2.9
MSCI ステータス・レジスタ 0（ST0） ......................................................................5-26
5.2.10
MSCI ステータス・レジスタ 1（ST1） ......................................................................5-30
5.2.11
MSCI ステータス・レジスタ 2（ST2） ......................................................................5-34
5.2.12
MSCI ステータス・レジスタ 3（ST3） ......................................................................5-40
5.2.13
MSCI フレーム・ステータス・レジスタ（FST） .....................................................5-43
5.2.14
MSCI 割込み許可レジスタ 0（IE0） ...........................................................................5-44
5.2.15
MSCI 割込み許可レジスタ 1（IE1） ...........................................................................5-46
5.2.16
MSCI 割込み許可レジスタ 2（IE2） ...........................................................................5-49
5.2.17
MSCI フレーム割込み許可レジスタ（FIE） ..............................................................5-51
5.2.18
MSCI 同期／アドレス・レジスタ 0（SA0） ..............................................................5-52
5.2.19
MSCI 同期／アドレス・レジスタ 1（SA1） ..............................................................5-53
5.2.20
MSCI アイドル・パターン・レジスタ（IDL）..........................................................5-55
5.2.21
MSCI TX／RX バッファ・レジスタ（TRB）（TRBH、L）....................................5-55
5.2.22
MSCI RX レディ・コントロール・レジスタ（RRC） ..............................................5-59
5.2.23
MSCI TX レディ・コントロール・レジスタ 0（TRC0） .........................................5-60
5.2.24
MSCI TX レディ・コントロール・レジスタ 1（TRC1） .........................................5-60
5.2.25
MSCI カレント・ステータス・レジスタ 0（CST0） ................................................5-61
5.2.26
MSCI カレント・ステータス・レジスタ 1（CST1） ................................................5-62
動作 ..................................................................................................................................................5-64
5.4
5.3.1
調歩同期モード ..............................................................................................................5-64
5.3.2
バイト同期モード ..........................................................................................................5-77
5.3.3
ビット同期モード ..........................................................................................................5-83
送受信クロックの供給系統...........................................................................................................5-92
5.5
5.4.1
概要 ..................................................................................................................................5-92
5.4.2
送信クロックの供給系統...............................................................................................5-93
5.4.3
受信クロックの供給系統...............................................................................................5-94
5.4.4
ボーレート・ジェネレータ...........................................................................................5-95
5.4.5
ADPLL .............................................................................................................................5-96
ADPLL..............................................................................................................................................5-96
5.6
5.5.1
概要 ..................................................................................................................................5-96
5.5.2
動作 ..................................................................................................................................5-99
5.5.3
使用上の注意 ................................................................................................................5-104
ボーレート・ジェネレータ.........................................................................................................5-108
5.6.1
5.6.2
5.6.3
概要 ................................................................................................................................5-108
機能 ................................................................................................................................5-109
レジスタ設定値とビットレート.................................................................................5-111
5.7
割込み ............................................................................................................................................5-115
5.8
5.7.1
割込みの種類と要因.....................................................................................................5-115
5.7.2
割込みのクリア ............................................................................................................5-115
5.7.3
割込みの許可方法 ........................................................................................................5-117
リセット時の動作.........................................................................................................................5-118
第 6 章 DMAC
6.1
概要 ....................................................................................................................................................6-1
6.2
6.1.1
特長と機能 ........................................................................................................................6-1
6.1.2
構成と動作概要 ................................................................................................................6-1
レジスタ ............................................................................................................................................6-3
6.3
チャネル 0 および 2 のとき：
ディスティネーション・アドレス・レジスタ（DAR）L、H、B
〔バッファ・アドレス・レジスタ（BAR）L、H、B〕
チャネル 1 および 3 のとき：
バッファ・アドレス・レジスタ（BAR）L、H、B.....................................................6-3
6.2.2
チャネル 0 および 2 のとき：チェイン・ポインタ・ベース（CPB）
チャネル 1 および 3 のとき：ソース・アドレス・レジスタ（SAR）
L、H、B（チェイン・ポインタ・ベース（CPB））..................................................6-4
6.2.3
カレント・ディスクリプタ・アドレス・レジスタ（CDA）L、H............................6-5
6.2.4
エラー・ディスクリプタ・アドレス・レジスタ（EDA）L、H................................6-6
6.2.5
受信バッファ長（BFL）L、H ........................................................................................6-7
6.2.6
バイト・カウント・レジスタ（BCR）L、H................................................................6-8
6.2.7
DMA ステータス・レジスタ（DSR）...........................................................................6-9
6.2.8
DMA モード・レジスタ（DMR） ...............................................................................6-12
6.2.9
フレーム終了割込みカウンタ（FCT）........................................................................6-13
6.2.10
DMA 割込み許可レジスタ（DIR）..............................................................................6-15
6.2.11
DMA コマンド・レジスタ（DCR） ............................................................................6-17
6.2.12
DMA プライオリティ・コントロール・レジスタ（PCR） .....................................6-19
6.2.13
DMA マスタ・イネーブル・レジスタ（DMER） .....................................................6-21
ディスクリプタ...............................................................................................................................6-22
6.4
6.3.1
メモリ→MSCI チェイン・ブロック転送モード（送信時）..................................6-22
6.3.2
MSCI→メモリ チェイン・ブロック転送モード（受信時）..................................6-24
動作モード ......................................................................................................................................6-26
6.5
6.4.1
動作モード一覧 ..............................................................................................................6-26
6.4.2
メモリ←→MSCI 単一ブロック転送モード （シングル・アドレス方式）...........6-28
6.4.3
メモリ→MSCI チェイン・ブロック転送モード .......................................................6-30
6.4.4
MSCI→メモリ チェイン・ブロック転送モード .......................................................6-44
6.4.5
性能一覧 ..........................................................................................................................6-57
割込み ..............................................................................................................................................6-58
6.6
リセット時の動作...........................................................................................................................6-58
6.7
使用上の注意...................................................................................................................................6-59
6.2.1
第 7 章 タイマ
7.1
概要 ....................................................................................................................................................7-1
7.2
7.1.1
特長と機能 ........................................................................................................................7-1
7.1.2
構成と動作概要 ................................................................................................................7-1
レジスタ ............................................................................................................................................7-1
7.3
7.2.1
タイマ・アップ・カウンタ(TCNTH、L）....................................................................7-1
7.2.2
タイマ・コンスタント・レジスタ(TCONRH、L） .....................................................7-2
7.2.3
タイマ・コントロール／ステータス・レジスタ(TCSR） ..........................................7-3
7.2.4
タイマ・エキスパンド・プリスケール・レジスタ(TEPR） ......................................7-4
動作タイミング.................................................................................................................................7-6
7.4
7.3.1
タイマ・カウント・アップ・タイミング .....................................................................7-6
7.3.2
出力タイミング ................................................................................................................7-8
割込み ................................................................................................................................................7-9
7.5
SYSTEM STOP モード時の動作 ...................................................................................................7-10
7.6
リセット時の動作...........................................................................................................................7-10
7.7
使用上の注意...................................................................................................................................7-10
第 8 章 ウェイト・コントローラ
8.1
概要 ....................................................................................................................................................8-1
8.2
8.1.1
特長と機能 ........................................................................................................................8-1
8.1.2
構成と動作概要 ................................................................................................................8-1
レジスタ ............................................................................................................................................8-2
8.3
8.2.1
物理アドレス境界レジスタ 0、1（PABR0、1）..........................................................8-2
8.2.2
ウェイト・コントロール・レジスタ L、M、H（WCRL、M、H）..........................8-5
動作 ....................................................................................................................................................8-8
8.4
8.3.1
端子制御によるウェイト・ステートの挿入 .................................................................8-8
8.3.2
レジスタ制御によるウェイト・ステートの挿入 .........................................................8-9
SYSTEM STOP モード時の動作 ....................................................................................................8-9
8.5
リセット時の動作.............................................................................................................................8-9
8.6
使用上の注意.....................................................................................................................................8-9
第 9 章 使用例
9.1
使用例 ................................................................................................................................................9-1
9.2
9.1.1
MPU、DMAC によるシリアル・データ転送方式 .......................................................9-1
9.1.2
プログラム I／O での送信動作例(バイシンク・モード) ............................................9-2
9.1.3
プログラム I／O での受信動作例(バイシンク・モード) ............................................9-4
9.1.4
DMA チェイン・ブロック転送モードでの送信動作例(ビット同期 HDLC モード) 9-7
9.1.5
DMA チェイン・ブロック転送モードでの受信動作例(ビット同期 HDLC モード) 9-8
応用回路例 ........................................................................................................................................9-9
第 10 章 電気的特性
10.1
HD64570CP，HD64570F 電気的特性 ..........................................................................................10-1
10.2
10.1.1
絶対最大定格 ..................................................................................................................10-1
10.1.2
DC 特性............................................................................................................................10-2
10.1.3
AC 特性............................................................................................................................10-3
HD64570CP16，HD64570F16 電気的特性 ..............................................................................10-13
10.3
10.2.1
絶対最大定格 ................................................................................................................10-13
10.2.2
DC 特性..........................................................................................................................10-14
10.2.3
AC 特性..........................................................................................................................10-15
HD64570CP8I，HD64570F8I 電気的特性..................................................................................10-25
10.4
10.3.1
絶対最大定格 ................................................................................................................10-25
10.3.2
DC 特性..........................................................................................................................10-26
10.3.3
AC 特性..........................................................................................................................10-27
タイミング・チャート.................................................................................................................10-37
第 11 章 外形寸法図
11.1
外形寸法図 ......................................................................................................................................11-1
付録
A.
ディスクリプタ早見表............................................................................................................... 付録-1
B.
レジスタ早見表........................................................................................................................... 付録-3
B.1 レジスタ一覧表 ................................................................................................................... 付録-3
B.2 レジスタ一覧 ..................................................................................................................... 付録-11
1.
概要
1.1
概要
HD64570 SCA（Serial Communications Adaptor）は、パラレル・データをシリアル・データに変換
し、他機とのコミュニケーションを行うための通信用 LSI です。SCA は、2 組の独立した全二重の
送受信器を持ち、同期（ビット同期、バイト同期）方式および非同期（調歩同期）方式通信に対応
できる豊富なプロトコルの機能を持っています。
また、SCA は送受信各 32 段の FIFO、4 チャネルのチェイン・ブロック転送機能付 DMAC（Direct
Memory Access Controller）を内蔵しており、SCA←→メモリ間で高速にデータを転送でき、内蔵バ
ス・アービタ、16 ビット幅バス・インタフェースなどにより、パフォーマンスの高いシステム構築
が可能となります。
1.2
特長
データ転送速度：50ビット／秒∼7.1Mビット／秒（f＝10MHz）
50ビット／秒∼12Mビット／秒（f＝16.7MHz）
50ビット／秒∼5.7Mビット／秒（f＝8MHz）
(2)
プロトコル機能
調歩同期（ASYNC）：5∼8ビット＋パリティ
バイト同期（COP）：BISYNC、X.21、DDCMP etc.
ビット同期（BOP）：フレーム・リレー、HDLC、SDLCTM、X.25リンクレベル（LAPB）、
LAPD etc.
(3)
高効率データ転送：32バイトFIFO×2（送受信）／チャネル
(4)
伝送エラー検出：パリティ（非同期）
CRC−16、CRC−CCITT（バイト同期、ビット同期）
(5)
伝送符号：NRZ、NRZI、FM0、FM1、マンチェスタ
(6)
動作モード：通常動作（全二重）、オート・エコー、ローカル・ループバック
(7)
DMA転送：4チャネル チェイン・ブロック転送機能付DMAC内蔵
(8)
アドレス空間：16Mバイト
(9)
バス・インタフェース：64180系、8086系、68000系および他の16ビットMPUバスと接続可
能
(10) タイマ：タイム・アウト検出etc.
(11) 電源：5V±10％（−20∼＋75℃）（10MHz版）
5V±5％（0∼70℃）（16.7MHz版）
5V±10％（−40∼＋85℃）（8MHz版）
【注】 SDLC は IBM 社の商標です。
(1)
1-1
1. 概要
1.3
基本機能
表 1.1 SCA の仕様概要
項目
仕様
最大データ転送速度 7.1M ビット／秒（f＝10MHz）
MSCI
（マルチプロトコル・
12M ビット／秒（f＝16.7MHz）
シリアル・コミュニケ
チャネル数
2 チャネル
ーション・インタフェ
動作モード
通常動作モード（全二重）
ース）
オート・エコー・モード
ローカル・ループバック・モード
プロトコル機能
調歩同期：5∼8 ビット、パリティ（奇、偶）付／なし
バイト同期：モノシンク、バイシンク、外部同期
ビット同期：HDLC モード
エラー検出
5 種類
パリティ・エラー、フレーミング・エラー、CRC エラー、オーバ
ラン・エラー、アンダラン・エラー
伝送符号
5 種類（NRZ、NRZI、FM0、FM1、マンチェスタ）
FIFO
送信 32 バイト／受信 32 バイト
クロック・ソース
内部クロック
（1）内蔵ボーレートジェネレータにより任意のボーレートを設定
可能（各チャネル、送受信に独立ボーレート・ジェネレータ）
（2）内蔵デジタル PLL（各受信チャネルに独立の ADPLL）外部ク
ロック
モデム制御
CTS、RTS、DCD サポート
ADPLL（Advanced 内蔵
digital PLL）
（1）クロック抽出機能
（2）受信データ、受信クロックのノイズ・サプレス機能
ボーレート・ジェネ 内蔵（各チャネル、送受信独立）
レータ
バス・インタフェース 適合 MPU モード
データ・バス幅
8 ビット／16 ビット
アドレス・バス幅
24 ビット
DMAC
チャネル数
（ダイレクト・メモ 転送モード
リ・アクセス・コント
ローラ）
最小転送サイクル
1-2
4 種類
（1）8086 系
（2）64180 系
（3）68000 系−Ⅰ
（4）68000 系−Ⅱ
外部端子により選択可能
4 チャネル
メモリ−内蔵 MSCI 間の DMA 転送
（1）単一ブロック転送（調歩同期／バイト同期／ビット同期モー
ド）
（2）チェイン・ブロック転送（ビット同期モード）
3 クロック
1. 概要
項目
タイマ
割込みコントローラ
仕様
チャネル数
4 チャネル
カウンタ長
16 ビット
アクノレッジ・サイ 可変
クル
（1）ノー・アクノレッジ・サイクル
（2）シングル・アクノレッジ・サイクル
（3）ダブル・アクノレッジ・サイクル
ベクタ出力モード
可変
（1）固定ベクタ出力モード
（2）モディファイ・ベクタ出力モード
ウェイト・ステート・コントローラ
内蔵（レジスタ・プログラマブル/外部端子コントロール）
バス・アービタ
内蔵（ディジー・チェーン可能）
低消費電力モード
SYSTEM STOP モードサポート
最大動作周波数（システム・クロック）
10MHz、16.7MHz
信号レベル
TTL コンパチブル
電源電圧
＋5V±10％（−20∼＋75℃）＝10M Hz 版
＋5V±5％（0∼＋70℃）＝16.7M Hz 版
プロセス
CMOS
パッケージ
CP-84（84 ピン QFP* （PLCC* ））
3
FP-88（88 ピンプラスチック QFP* ）
1
製品ラインア
ップ
区分
SCA
製品形名
HD64570CP
最大動作周波数
（MHz）
10
電源電圧
＋5V±10％
（-20∼75℃）
HD64570CP16
16.7
＋5V±5％
（0∼70℃）
HD64570CP8I
HD64570F8I
【注】 *1
*2
*3
CP-84
（84 ピン QFJ（PLCC））
CP-84
（84 ピン QFJ（PLCC））
FP-88（88 ピンプラスチック
QFP）
HD64570F16
I 仕様
SCA
パッケージ
FP-88（88 ピンプラスチック
QFP）
HD64570F
高速
SCA
2
8
＋5V±10％
（-40∼85℃）
CP-84
（84 ピン QFJ（PLCC））
FP-88
（88 ピンプラスチック QFP）
Quad Flat j-leaded Package
Plastic Leaded Chip Carrier
Quad Flat Package
1-3
1. 概要
内部ブロック・ダイアグラム
1.4
割り込み
制御部
タイマ
(4 チャネル)
MSCI
（マルチ・プロトコル・
シリアル・
コミュニケーション・
インタフェース）
HOLD/
バス・
アビータ
HOLDA/
WAIT
[チャネル0]
ウェイト
・コント
ローラ
内部バス
/R/
/N.C.
/
A0/
バス・
インタ
フェース
A1~A23
DMAC
（ダイレクト・メモリ・
アクセス・
コントローラ）
［4チャネル］
D0~D15
CPU0
CPU1
MSCI
（マルチ・プロトコル・
シリアル・
コミュニケーション・
インタフェース）
クロック・
ジェネレータ
V CC
V SS
φ : 内部クロック（CPUモード1, 2, 3の場合、CLKと同相、
CPUモード0の場合、CLKの反転出力。）
図 1.1 SCA の内部ブロック図
1-4
TXD1
RXD1
TXC1
RXC1
[チャネル1]
φ
CLK
TXD0
RXD0
TXC0
RXC0
RXD
マルチ
プレクサ
マルチ
プレクサ
受信データ
RXC
マルチ
プレクサ
受信
クロック
デコーダ
割込み要求
RXディレイ・
レジスタ
受信シフト・
レジスタ4
(32バイトFIFO)
RXバッファ
RX CRCシフト
・レジスタ
DMA
要求
RXコントロール
BRG
ADPLL
RX CRC計算器
受信シフト・
レジスタ1–3
パリティ/MP
ストップ
(2)
TRB*
コマンド・レジスタ
ステータス・
レジスタ1
フレーム・ステータス・
レジスタ
割込み許可
レジスタ1
フレーム割込み許可
レジスタ
同期/アドレス
・レジスタ1
アイドル・パターン
・レジスタ
コントロール・
レジスタ
RXレディ・コントロ
ール・レジスタ
TXレディ・コントロ
ール・レジスタ1
ステータス・
レジスタ0
ステータス・
レジスタ3
割込み許可
レジスタ0
割込み許可
レジスタ2
同期/アドレス・
レジスタ0
RX クロック・ソース
・レジスタ
TX クロック・ソース
・レジスタ
タイム・コンスタント
・レジスタ
TXレディ・コント
ロール・レジスタ0
モード・レジスタ 1
ストップ
ビット
1
TRB*
パリ
ティ
【注】 *
TXC
マルチ
プレクサ
TXD
マルチ
プレクサ
送信データ
送信
クロック
エン
コーダ
TX/RXバッファ・レジスタ
制御の動き
データの動き
DMA
要求
TXコントロール
TX CRC計算器
割込み要求
送信シフト
・レジスタ
TXバッファ
(32バイトFIFO)
モード・レジスタ2
モード・レジスタ0
ステータス
FIFO
カレント・ステー カレント・ステー
タス・レジスタ1 タス・レジスタ0
ステータス・
レジスタ2
内部データ･バス
1. 概要
ローカル・ループ・バック
オートエコー
図 1.2 MSCI の内部ブロック図
1-5
1. 概要
アドレス・バス/データ・バス
DAR
FCT
(24)
DSR
BAR
SAR
CPB (8)
DIR
(24)
DMR
未使用
DCR
CDA (16)
DAR:
BAR:
SAR:
CPB:
CDA:
EDA:
BFL:
BCR:
FCT:
DSR:
DIR:
DMR:
DCR:
ディスティネーション・アドレス・レジスタ
バッファ・アドレス・レジスタ
ソース・アドレス・レジスタ
チェイン・ポインタ・ベース
カレント・ディスクリプタ・アドレス・レジスタ
エラー・ディスクリプタ・アドレス・レジスタ
受信バッファ長
バイト・カウント・レジスタ
フレーム終了割込みカウンタ
DMAステータス・レジスタ
DMA割込み許可レジスタ
DMAモード・レジスタ
DMAコマンド・レジスタ
EDA (16)
BFL
(16)*
リクエスト&
プライオリティ
コントロール
BCR (16)
コンパレータ(16)
インクリメンタ
デクリメンタ(24)
DMA要求信号
DMA実行制御
バス制御信号
割込み要求信号
シングル・アドレス転送制御信号（対MSCI）
【注】* チャネル0,2のみ（ ）内の数字はビット数
図 1.3 DMAC ブロック図（1 チャネル分）
1-6
1. 概要
内部データ・バス
タイマ･エキスパンド・プリスケール・レジスタ（TEPR）
—
—
—
—
—
ECKS2 ECKS1ECKS0
3
分周器
セレクタ
クロック
タイマ・
タイマ・アップ・
コンスタント・
カウンタ
レジスタ(TCONR)
(TCNT)
÷N
BC*
÷8
N＝
8
φ
20∼27
カウンタ・
コンパレータ
リセット
CMF ECMI
—
TME
—
—
—
—
タイマ・コントロール/
ステータス・レジスタ（TCSR）
T0IRQ
T1IRQ
T2IRQ
T3IRQ
* ベース・クロック
図 1.4 タイマのブロック図
1-7
1. 概要
内部アドレス/データ・バス
物理アドレス境界レジスタ0
(PABR0)
物理アドレス境界レジスタ1
(PABR1)
ウェイト・
コントロール・
ユニット
ウェイト・コントロール・
レジスタL
(WCRL)
ウェイト・コントロール・
レジスタM
(WCRM)
ウェイト・コントロール・
レジスタH
(WCRH)
WAIT端子
ウェイト・コントロール信号
図 1.5 ウェイト・コントローラのブロック図
1.5
サポート・プロトコル概要
1.5.1
調歩同期モード
項目
キャラクタ長
内容
5∼8 ビット
パリティ
奇数および偶数パリティ、パリティなし
ストップ・ビット
1、1.5、2 ビット
送受信クロック
1×、16×、32×、64×モード
エラー検出
パリティ・エラー、オーバラン・エラー、フレーミング・エラー
ブレーク送信
任意長のブレーク発生
ブレーク検出
ブレークの開始および終了検出
マルチプロセッサ・サポート
MP ビットによるマルチプロセッサ・サポート
1-8
1. 概要
バイト同期モード
1.5.2
項目
内容
キャラクタ長
8 ビット
誤り制御
CRC コードの生成および検出（CRC-16、CRC-CCITT）
同期キャラクタ
1 ないし 2 キャラクタ
外部同期
外部同期可能
同期化
SYN 送出、検出および除去
アンダラン
アンダラン時、アイドルまたは CRC＋アイドル送出
アイドル
マークまたは SYN キャラクタ送出
エラー検出
CRC エラー、オーバラン・エラー、アンダラン・エラー
ビット同期モード
1.5.3
項目
キャラクタ長
内容
8 ビット
誤り制御
CRC コードの生成および検出（CRC-16、CRC-CCITT）
ビット・パターン
フラグ、アボート、アイドルの検出および生成
フレーム分割
フレーム間の分割フラグ（シングル）検出
アドレス部
4 種類のアドレス・フィールド・チェック（グループ・アドレス、グローバ
ル・アドレス認識可能）
フレーム終了
EOM 受信の検出
データ入出力
ゼロ挿入および削除
端数ビット
端数ビット・フレームの検出
ショート・フレーム
ショート・フレーム（無効フレーム）の検出機能
アンダラン
アンダラン時、アボート＋アイドルまたは FCS＋フラグ＋アイドル
アイドル
マークまたはフラグによるアイドル状態
1.6
1.6.1
内部レジスタ一覧
低消費電力モード制御レジスタ一覧
レジスタ名
ロー・パワー・レジスタ
【注】 *
略称
LPR
アドレス
リセット時初期値*
CPU モード CPU モード
0,1
2,3
MSB←→LSB
リード／
ライト
00000000
R／W
00H
01H
リセット時初期値とは、ハードウェア・リセット時の値です。
1-9
1. 概要
1.6.2
割込みコントロール用レジスタ一覧
レジスタ名
割込み固定ベクタ・レジスタ
略称
アドレス
リセット時初期値*
CPU モード CPU モード
0,1
2,3
MSB←→LSB
リード／
ライト
IVR
1AH
1BH
00000000
R／W
割込みモディファイベクタ・レ
ジスタ
IMVR
1CH
1DH
00000000
R／W
割込みコントロール・レジスタ
ITCR
18H
19H
00000000
R／W
割込みステータス・レジスタ 0
ISR0
10H
11H
00000000
R
割込みステータス・レジスタ 1
ISR1
11H
10H
00000000
R
割込みステータス・レジスタ 2
ISR2
12H
13H
00000000
R
割込み許可レジスタ 0
IER0
14H
15H
00000000
R／W
割込み許可レジスタ 1
IER1
15H
14H
00000000
R／W
割込み許可レジスタ 2
IER2
16H
17H
00000000
R／W
【注】 *
1-10
リセット時初期値とは、ハードウェア・リセット時の値です。
1. 概要
MSCI レジスタ一覧
1.6.3
レジスタ名
略称
アドレス
CPU モード 0,1
リセット時
初期値*1
CPU モード 2,3
リード／
ライト*2
MSB←→LSB
チャネル チャネル チャネル チャネル
0
1
0
1
モード・レジスタ 0
MD0
2EH
4EH
2FH
4FH
00000000
モード・レジスタ 1
MD1
2FH
4FH
2EH
4EH
00000000
R／W
モード・レジスタ 2
MD2
30H
50H
31H
51H
00000000
R／W
コントロール・レジスタ
CTL
31H
51H
30H
50H
00000001
R／W
RX クロック・ソース・レジスタ
RXS
36H
56H
37H
57H
00000000
R／W
TX クロック・ソース・レジスタ
TXS
37H
57H
36H
56H
00000000
R／W
タイム・コンスタント・レジスタ
TMC
35H
55H
34H
54H
00000001
R／W
コマンド・レジスタ
CMD
2CH
4CH
2DH
4DH
−
W
ステータス・レジスタ 0
ST0
22H
42H
23H
43H
00000000
R
ステータス・レジスタ 1
ST1
23H
43H
22H
42H
00000000
R／W
ステータス・レジスタ 2
ST2
24H
44H
25H
45H
00000000
R／W
ステータス・レジスタ 3
ST3
25H
45H
24H
44H
0000XX* 00
R
フレーム・ステータス・レジスタ
FST
26H
46H
27H
47H
00000000
R／W
割込み許可レジスタ 0
IE0
28H
48H
29H
49H
00000000
R／W
割込み許可レジスタ 1
IE1
29H
49H
28H
48H
00000000
R／W
割込み許可レジスタ 2
IE2
2AH
4AH
2BH
4BH
00000000
R／W
フレーム割込み許可レジスタ
FIE
2BH
4BH
2AH
4AH
00000000
R／W
同期/アドレス・レジスタ 0
SA0
32H
52H
33H
53H
11111111
R／W
同期/アドレス・レジスタ 1
SA1
33H
53H
32H
52H
11111111
R／W
アイドル・パターン・レジスタ
IDL
34H
54H
35H
55H
11111111
R／W
TRBL
20H
40H
21H
41H
XXXXXXXX
R／W*
3
TRBH
21H
41H
20H
40H
XXXXXXXX
R／W*
3
RRC
3AH
5AH
3BH
5BH
00000000
R／W
TX レディ・コントロール・レジスタ 0 TRC0
38H
58H
39H
59H
00000000
R／W
TX/RX バッファ・レジスタ
RX レディ・コントロール・レジスタ
4
R／W
TX レディ・コントロール・レジスタ 1 TRC1
39H
59H
38H
58H
00011111
R／W
カレント・ステータス・レジスタ 0
CST0
3CH
5CH
3DH
5DH
00000000
R／W
カレント・ステータス・レジスタ 1
CST1
3DH
5DH
3CH
5CH
00000000
R／W
（X：不定）
【注】 *1
*2
*3
*4
リセット時初期値とは、ハードウェア・リセット時、およびチャネル・リセット・コマンド発行時
の値です。なお、レジスタによっては、RX リセット・コマンド、TX リセット・コマンドによって
も、この値に初期化されます。詳しくは、5.2「レジスタ」を参照してください。
同じレジスタの同一のビットでも、動作モード（調歩同期モード、バイト同期モード、ビット同期
モード）によって設定される機能が異なる場合があります。詳細は、5.2.1 以降の各レジスタの説
明を参照してください。
TX/RX バッファ・レジスタ（TRBL,H）は、リード時は受信するキャラクタの受信バッファ・レジ
スタに、ライト時には送信するキャラクタの送信バッファ・レジスタになります。
ステータス・レジスタ 3（ST3）のビット 3、2 は、リードすると CTS、DCD の端子レベルが読め
ます。
1-11
1. 概要
1.6.4
DMAC レジスタ一覧（1）
（チャネル 0∼チャネル 3 で共用するレジスタ）
レジスタ名
略称
アドレス
リセット時
初期値*
CPU モード
0,1
CPU モード
2,3
MSB←→LSB
リード／
ライト
DMA プライオリティ・コント
ロール・レジスタ
PCR
08H
09H
00000000
R／W
DMA マスタ・イネーブル・レ
ジスタ
DMER
09H
08H
10000000
R／W
【注】 *
1-12
リセット時初期値とは、ハードウェア・リセット時の値です。PCR と DMER はワード・アクセス
できません。PCR と DMER をリードまたはライトするときには、バイト・アクセスしてください。
1. 概要
1.6.5
DMAC レジスタ一覧（2）
（チャネル 0∼チャネル 3 の各チャネルでもっているレジスタ）
レジスタ名
略称
アドレス
CPU モード 0,1
チャ
ネル
チャ
ネル
チャ
ネル
リセット時
初期値*5
CPU モード 2,3
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
MSB←→
チャ
ネル
リード
／
ライト
LSB
0
1
2
3
0
1
2
3
80H
A0H
C0H
E0H
81H
A1H
C1H
E1H
XXXXXXXX
R/W
81H
A1H
C1H
E1H
80H
A0H
C0H
E0H
XXXXXXXX
R/W
82H
A2H
C2H
E2H
83H
A3H
C3H
E3H
XXXXXXXX
R/W
ソース・アドレス・ SARL
レジスタ L*2
―
A4H
―
E4H
―
A5H
―
E5H
XXXXXXXX
R/W
ソース・アドレ
ス・レジスタ H*2
SARH
―
A5H
―
E5H
―
A4H
―
E4H
XXXXXXXX
R/W
ソース・アドレ
ス・レジスタ B
（チェイン・ポイ
ンタ・ベース）*1
SARB
(CPB)
86H
A6H
C6H
E6H
87H
A7H
C7H
E7H
XXXXXXXX
R/W
カレント・ディスク CDAL
リプタ・アドレス・
レジスタ L
88H
A8H
C8H
E8H
89H
A9H
C9H
E9H
XXXXXXXX
R/W
カレント・ディスク CDAH
リプタ・アドレス・
レジスタ H
89H
A9H
C9H
E9H
88H
A8H
C8H
E8H
XXXXXXXX
R/W
エラー・ディスクリ EDAL
プタ・アドレス・レ
ジスタ L
8AH
AAH
CAH
EAH
8BH
ABH
CBH
EBH
XXXXXXXX
R/W
エラー・ディスクリ EDAH
プタ・アドレス・レ
ジスタ H
8BH
ABH
CBH
EBH
8AH
AAH
CAH
EAH
XXXXXXXX
R/W
受信バッファ長
BFLL
8CH
―
CCH
―
8DH
―
CDH
―
XXXXXXXX
R/W
BFLH
4
H*
バイト・カウント・ BCRL
レジスタ L
8DH
―
CDH
―
8CH
―
CCH
―
XXXXXXXX
R/W
8EH
AEH
CEH
EEH
8FH
AFH
CFH
EFH
XXXXXXXX
R/W
バイト・カウント・ BCRH
8FH
AFH
CFH
EFH
8EH
AEH
CEH
EEH
XXXXXXXX
R/W
ディスティネーショ DARL
ン・アドレス・レジ (BARL)
スタ L
（バッファ・アドレ
ス・レジスタ L）*1
ディスティネーショ DARH
ン・アドレス・レジ (BARH)
スタ H
（バッファ・アドレ
ス・レジスタ H）*1
ディスティネーショ DARB
ン・アドレス・レジ (BARB)
スタ B
（バッファ・アドレ
ス・レジスタ B）*1
4
L*
受信バッファ長
1-13
1. 概要
レジスタ名
略称
アドレス
CPU モード 0,1
リセット時
初期値*5
CPU モード 2,3
MSB←→
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
チャ
ネル
0
1
2
3
0
1
2
3
リード
／
ライト
LSB
レジスタ H
DMA ステータス・
３
レジスタ*
DSR
90H
B0H
D0H
F0H
91H
B1H
D1H
F1H
00000001
R/W
DMA モード・レ
ジスタ
DMR
91H
B1H
D1H
F1H
90H
B0H
D0H
F0H
00000000
R/W
フレーム終了割込
みカウンタ
FCT
93H
B3H
D3H
F3H
92H
B2H
D2H
F2H
00000000
R
DMA 割込み許可
レジスタ
DIR
94H
B4H
D4H
F4H
95H
B5H
D5H
F5H
00000000
R/W
DMA コマンド・
レジスタ
DCR
95H
B5H
D5H
F5H
94H
B4H
D4H
F4H
―
W
【注】 *1
*2
*3
*4
*5
1-14
（X：不定）
（ ）内は、単一ブロック転送モード時とチェイン・ブロック転送モード時で機能が切り換わる
レジスタのチェイン・ブロック転送モード時の名称です。詳細は、各レジスタの項を参照してくだ
さい。
このレジスタは、チェイン・ブロック転送モード時には使用しません。チェイン・ブロック転送モ
ード時は、このレジスタにライトしないでください。
DMA ステータス・レジスタは、ビットにより“1"ライトで“0"クリアのものと、ライト専用のものが
あります。詳細は 6.2.7「DMA ステータス・レジスタ」を参照してください。
受信時に使用しますのでチャネル 1,3 にはありません。
リセット時初期値とは、ハードウェア・リセット時の値です。
1. 概要
タイマレジスタ一覧
1.6.6
レジスタ名
略称
アドレス
CPU モード 0,1
チャ
ネル
0
チャ
ネル
1
チャ
ネル
2
リセット時
初期値*1
CPU モード 2,3
チャ
ネル
3
チャ
ネル
0
チャ
ネル
1
チャ
ネル
2
チャ
ネル
3
MSB←→
LSB
リー
ド／
ライ
ト
タイマ・アップ・
TCNTL
60H
68H
70H
78H
61H
69H
71H
79H
00000000
R/W
カウンタ
TCNTH
61H
69H
71H
79H
60H
68H
70H
78H
00000000
R/W
タイマ・コンスタ
TCONRL
62H
6AH
72H
7AH
63H
6BH
73H
7BH
11111111*
2
W
2
ント・レジスタ
TCONRH
63H
6BH
73H
7BH
62H
6AH
72H
7AH
11111111*
W
タイマ・コントロ
TCSR
64H
6CH
74H
7CH
65H
6DH
75H
7DH
00000000
R/W
TEPR
65H
6DH
75H
7DH
64H
6CH
74H
7CH
00000000
R/W
ール／ステータ
ス・レジスタ
タイマ・エキスパ
ンド・プリスケー
ル・レジスタ
【注】 *1
*2
1.6.7
リセット時初期値とは、ハードウェア・リセット時の値です。
タイム・コンスタント・レジスタ（TCONR）はライト専用レジスタです。リードすると常に 0000H
が読めます。
ウェイト・コントローラ・レジスタ一覧
レジスタ名
略称
アドレス
CPU モード
CPU モード
リセット時初期値* リード
／ライ
MSB←→LSB
ト
0,1
2,3
物理アドレス境界レジスタ 0
PABR0
02H
03H
00000000
物理アドレス境界レジスタ 1
PABR1
03H
02H
00000000
R/W
ウェイト・コントロール・レジスタ L
WCRL
04H
05H
00000111
R/W
ウェイト・コントロール・レジスタ M
WCRM
05H
04H
00000111
R/W
ウェイト・コントロール・レジスタ H
WCRH
06H
07H
00000111
R/W
【注】 *
R/W
リセット時初期値とは、ハードウェア・リセット時の値です。
1-15
1. 概要
1.7
1.7.1
機能概要
シリアル部動作モード
SCA は通常動作モードとして、全二重動作を行ないます。全二重動作では送信用と受信用の 2 つ
の回線を用い、送信と受信を同時に行うことができます。
オート・エコー・モードとは、受信データ（RXD）をそのまま自動的に再送信する動作のことを
さします。オート・エコー・モード時、受信データは TXD から再送信されると同時に、受信器にも
入力されます。
ローカル・ループバック・モードとは、送信データを SCA 内部で直接受信データに入れられる動
作をさします。ローカル・ループバック・モード時、TXD は受信データ（RXD）をそのまま再送信
します。
A
B
全二重
（同時送受信）
TXD
RXD
SCA
オート・エコー・モード
TXD
RXD
SCA
ローカル・ループバック・モード
図 1.6 動作モード
1.7.2
伝送フォーマット
SCA がサポートするプロトコルは、調歩同期、バイト同期（BISYNC、X.21、DDCMP、etc.）ビ
ット同期（フレーム・リレー、HDLC、SDLC、X.25 リンクレベル／LAPB、LAPD、etc.）があり、
データは各通信モードにしたがい伝送フォーマットが定められています。
1-16
1. 概要
マーク
調歩同期
5∼8ビット・データ
スタート・ビット
パリティ
ストップ・ビット
（偶数、奇数） (1, 1.5, 2ビット)
バイト同期
ETX/ETB
カウンタ
フラグ
応答
シーケンス
アドレス
(14ビット)
(2ビット)
(8ビット)
(8ビット)
(16ビット)
STX
SYN
SOH
情報
ヘッダ
SOH
SYN
BISYNC
（任意数の8ビット・キャラクタ）
ブロックチェック
1
(CRC-16) *
DDCMP
SYN
SYN
ヘッダ
情報
1
CRC-16*
*1
CRC-16
（任意数の8ビット・キャラクタ）
(16ビット)
SOH：ヘッディング開始
ETB：ブロック終了
STX：テキスト開始
ETX：テキスト終了
(16ビット)
SYN：同期保持
ビット同期
LAPB
フラグ
(8ビット)
制御部
アドレス
（8ビット）
情報
（8ビット）
（8ビットの整数倍）
フレーム・チェック
(16ビット)
(CRC-CCITT *2
(8ビット)
プリセット1)
01111110
フレーム・チェック
(16ビット)
(CRC-CCITT *2
プリセット1)
(8ビット)
01111110
フレーム・チェック
(16ビット)
(CRC-CCITT *2
(8ビット)
プリセット1)
01111110
01111110
フラグ
LAPD
フラグ
(8ビット)
EA
SAPI
TEI
CR (6ビット)
(7ビット)
0
1
制御部
(8ないし16ビット)
情報
（8ビットの整数倍）
フラグ






01111110
EA
8ビット
8ビット
フレーム・リレー
フラグ
EA
(8ビット)
CR
EA
DE BECN FECN
（上位部）
0
DLCI
（下位部）
情報
（8ビットの整数倍）
1
フラグ










01111110
DLCI
8ビット
8ビット
SAPI ：サービスアクセスポイント識別子
TEI
：端末終端点識別子
EA
：拡張表示
CR
：コマンド/レスポンス表示
DLCI ：データリンク識別子
DE
【注】 *1
*2
：廃棄可能フレーム表示
CRC-16 生成多項式：X16＋X15＋X2＋1
BECN：後方向（網から発信元）への輻輳通知
CRC-CCITT 生成多項式：X16＋X12＋X5＋1
FECN：前方向（網から相手先）への輻輳通知
図 1.7 伝送フォーマット例
1-17
1. 概要
伝送エラー検出
1.7.3
SCA は以下の伝送エラーが発生したとき、ステータス・レジスタ（ST1,2）に表示を行ない、上位
MPU に知らせます。
パリティ・エラー（調歩同期）
(1)
指定したパリティに対し、誤りが生じた場合に発生し、パリティを含むデータのうちどれかが誤
って受信されたことを示します。
フレーミング・エラー（調歩同期）
(2)
第 1 ストップ・ビットの時点で RXD 入力が Low レベル（スペース）であったことを示します。
CRC エラー（バイト同期／ビット同期）
(3)
指定した CRC に対し、期待値通りでなかった場合に発生し、伝送線路上でビット誤りが発生した
ことを示します。
オーバラン・エラー（調歩同期／バイト同期／ビット同期）
(4)
受信したデータを受信 FIFO に送る際、受信 FIFO が充満状態であるとこのエラーが発生します。
オーバラン検出時には、新しい受信データを受信 FIFO の最後段に重ね書きします。これにより直前
に受信 FIFO に入ったデータは失なわれますが、他のデータは保護されます。
アンダラン・エラー（バイト同期／ビット同期）
(5)
送信シフト・レジスタのデータを送出後、送信 FIFO が空のときには、アンダラン・エラーとな
ります。
伝送符号
1.7.4
SCA がサポートする符号には、NRZ、NRZI、FM0、FM1、マンチェスタの 5 種類があります。
各符号と送受信クロックとの関係は、図 5.38、図 5.39、図 5.40 を参照してください。
分類
No.
データと波形
符号
0
N
R
Z
系
F
M
系
1
0
0
"1"と"0"の区別
1
1
NRZ
(Non Return to
Zero)
1：Highレベル
0：Lowレベル
2
NRZI
(Non Return to
Zero Inversion)
1：レベルの変化なし
0：レベルの変化あり
1
FM0
(Frequency
Modulation
Space)
1：ビット・セルの始めでレベル
変化あり
0：ビット・セルの始めと中央
でレベル変化あり
2
FM1
(Frequency
Modulation
Mark)
1：ビット・セルの始めと中央で
レベル変化あり
0：ビット・セルの始めでレベル
変化あり
3
マンチェスタ
(Manchester)
1：ビット・セルの中央でレベルが
HighからLowに変化
0：ビット・セルの中央でレベルが
LowからHighに変化
図 1.8 伝送符号
1-18
1
1. 概要
1.7.5
伝送クロック供給系統
SCA の MSCI チャネル 0，1 は、調歩同期、バイト同期、ビット同期伝送フォーマットをサポー
トする全二重送受信器となります。各送信器のクロックはボーレート・ジェネレータ、外部端子入
力、受信クロックから独立に選択することができます。
fφ
÷2TXBR
TMC
ボーレート・ (TMC：1 ∼256, TXBR：0 ∼ 9)
ジェネレータ
(送信用）
f BRG ＝
φ
送信
クロック・
セレクタ
100
TXC
端子入力
000
受信クロック
110
送信クロック
(1/1, 1/16*, 1/32*,
1/64*クロックモード)
【注】* 調歩同期モード
TXCS 2∼0
(TXSビット6∼4)
TXS：MSCI TXクロック・ソース・レジスタ
図 1.9 送信クロックの供給系統
1-19
1. 概要
受信クロック
・セレクタ
RXC
端子入力
RXCS2∼0
（RXSビット6∼4）
111
ADPLL
ADPLL
動作クロック
動作クロック
・セレクタ
010
110
ノイズ除去
された受信
RXCS2∼0 ＝010 クロック
受信データより
ADPLL
抽出された
（サンプリング
クロック
倍率：
×8、×16、×32）
fφ
÷ 2RXBR
TMC
(TMC：1∼256、RXBR：0∼9)
000
（1/1、1/16*、
1/32*、1/64*
クロック
モード）
010
（1/1クロック
・モード）
受信クロック
110
111
（1/1クロック
・モード）
f BRG ＝
ボートレート・
φ
ジェネレータ
（受信用）
100
（1/1、1/16*、
1/32*、1/64*
クロック
・モード）
RXCS2∼0
（RXSビット6∼4）
【注】 *
調歩同期モード
RXS：MSCI RXクロック・ソース・レジスタ
図 1.10 受信クロック供給系統
1-20
1. 概要
最大ビット・レート
1.7.6
SCA の MSCI の最大ビット・レートは、表 1.2 に示すとおりです。
表 1.2 最大ビット・レート
fφ
プロトコル・ クロック・
モード
モード*7
クロック抽出
BRG
サンプリング・クロック サンプリング・クロック
＝外部*4
＝BRG*5, *6
×8
×16
×32
×8
×16
×32
―
―
―
―
―
―
3
―
―
―
―
―
―
3
―
―
―
―
―
―
―
―
―
―
―
―
3
2.2M
1.1M
0.55M
1.25M
0.62M
0.31M
3
2.2M
1.1M
0.55M
1.25M
0.62M
0.31M
3
―
―
―
―
―
―
3
―
―
―
―
―
―
3
―
―
―
―
―
―
―
―
―
―
―
―
3
2.2M
1.1M
0.55M
2.08M
1.04M
0.52M
3
2.2M
1.1M
0.55M
2.08M
1.04M
0.52M
1
78.1k*
125k*
1
156.3k*
1／16
250k*
1
312.5k*
1／1
4.0M*
1
3.3M*
バイト同期
1／1
7.1M*
2
5M*
ビット同期
HDLC モード
1／1
7.1M*
2
5M*
1／64
104k*
1
130k*
1／32
208k*
1
260k *
1／16
416k*
1
521k*
1／1
6.67M*
バイト同期
1／1
12M*
2
8.3M*
ビット同期
HDLC モード
1／1
12M*
2
8.3M*
10 調歩同期
9
MHz*
16.7 調歩同期
10
MHz*
【注】 *1
*2
*3
*4
*5
*6
*7
*8
*9
*10
1.7.7
最大ビット・レート（bps）
外部
クロック
1／64
62.5k*
1／32
1
3
8
5.56M *
8
fφ÷2.5×（クロック・モード）
fφ÷1.4×（クロック・モード）
fφ÷2×（クロック・モード）
17.6Mbps÷（サンプリング・クロック倍率）
fφ÷（サンプリング・クロック倍率）
受信クロックのノイズ除去を行う場合の最大ビット・レートも同じ。
MSCI モード・レジスタ 1（MD1）により設定されます。
fφ÷3
SCA（HD64570CP、HD64570F）
高速 SCA（HD64570CP16、HD64570F16）
送信データ・パス
送信部は、データ・バスからの並列データを受け入れ、32 個の 8 ビット・レジスタから構成され
る送信 FIFO へロードします。このデータはプログラムされた伝送フォーマットにしたがいデータを
直列化する送信シフト・レジスタに移されます。データは LSB が最初に転送されます。
1-21
1. 概要
内部データ・バス
TRB
送信バッファ
(FIFO)
32バイト(8) (1)
“1”
32段
EOM/MPビット
コマンドFIFO
受信部へ
（ローカル・ループ・バック）
“0” 挿入
送信コントローラ
ストップ・
ビット(1)
BOP、COP
送信シフト・
レジスタ(8)
Async
パリティ
(1)
エンコーダ
(1)
ブレーク送出
Async
TXパターン・
レジスタ
TXD
受信部より
（ローカル・ループ・
バックオート・エコー）
TX CRC計算器
(16)
COP、BOP
ボーレート・
ジェネレータ
フラグ、アボート、アイドル、
SYNキャラクタ送出
TXC
COP、BOP
（ ）内の数字はビット数
TRB
：MSCI TX/RXバッファ・レジスタ
Async ：調歩同期モード
COP ：バイト同期モード
BOP ：ビット同期モード
：送信データの主要な流れ
図 1.11 送信データ・パス
1.7.8
受信データ・パス
受信部は、受信直列データをプログラムされた伝送フォーマットにしたがい並列データに変換し
ます。データは LSB が最初となります。データは受信シフト・レジスタを通してシフトされます。
最後のシフト・レジスタは、8 ビットの受信シフト・レジスタ 4 になります。
1-22
1. 概要
受信FIFOへ
"0"削除,フラグ,アボート,
2次局アドレス検出
アイドル検出
BOP
受信シフト・レジスタ1
受信シフト・レジスタ2
受信シフト・レジスタ3
受信シフト・レジスタ4
CRC付
CRC計算器
内部受信データ(NRZ)
受信データ
デコーダ
受信FIFOへ
"0"削除,フラグ,アボート,
2次局アドレス検出
アイドル検出
受信クロック
BOP
CRCなし
受信シフト・レジスタ1
受信シフト・レジスタ2
受信シフト・レジスタ4
受信FIFOへ
SYNキャラクタ検出
受信シフト・レジスタ1
受信シフト・レジスタ2
受信シフト・レジスタ4
8
RXディレイ・レジスタ
COP
8
RX CRCシフト・レジスタ
CRC計算器
受信FIFOへ
パリティ/MPビット,
フレーミング・エラー検出
Async
受信シフト・レジスタ4
ストップ・ビット
パリティ/MPビット
図 1.12 受信データ・パス（プロトコル・モード別）
1-23
1. 概要
内部データ・バス
6
ST2
CST1
Async
送信部より
（ローカル・ループ・バック）
RXD
受信データ
デコーダ
(1)
RXC
ADPLL
RXC
"0"削除
フラグ,アボート、
アイドル検出
BOP
受信シフト・
レジスタ1 (8)
BOP、
COP
ストップ
・ビット(1)
SYNキャラクタ、
2次局
アドレス検出
パリティ
/MP(1)
ステータス
受信バッファ
FIFO
（32バイトFIFO） （32段）
パリティ、MPビット
フレーミング・エラー
検出
BOP、COP
Async
BOP(CRCCC
＝"1")
受信シフト・
受信シフト・
レジスタ3 (8)
レジスタ2 (8)
BOP
COP
BOP
：バイト同期モード
：ビット同期モード
：受信データの主要な流れ
(6)
受信シフト・
レジスタ4 (8)
8
RX CRCシフト・
レジスタ(8)
COP
：TX/RXバッファ・レジスタ
：ステータス・レジスタ2
：フレーム・ステータス・レジスタ
：カレント・ステータス・レジスタ1、0
：調歩同期モード
(8)
RXディレイ・
レジスタ(8)
8
COP、BOP(CRCCC＝"0")
ボーレート・
ジェネレータ
TRB
ST2
FST
CST1、0
Async
CST0
TRB
受信クロック
送信部へ
（ローカル・ループ・バック
オート・エコー）
FST
RX CRC計算器
(16)
（ ）内の数字はビット数
図 1.13 受信データ・パス（全体図）
1.7.9
DMAC
SCA の DMAC は、互いに独立に動作する 4 本の DMA チャネルをもっています。この DMAC は、
メモリ−MSCI 間のシングル・アドレス転送を専用に行い、転送単位はワードまたはバイトを扱うこ
とができます。また、連続した転送データをブロックと呼び、単一のブロックを転送するほかに、
複数のブロックを連続して転送（チェイン・ブロック転送）することができます。
・特長
(1)
(2)
(3)
(4)
(5)
(6)
(7)
1-24
4本の独立DMAチャネル
プログラマブル・チャネル・プライオリティ
メモリ−MSCI間転送専用
単一ブロック転送、チェイン・ブロック転送可能（バッファ・マネージメント機能）
2種類の割込み要因
最大11.1Mバイト／秒の転送速度（16.7MHz動作時）
アドレス空間16Mバイト
1. 概要
DMAC
MSCI
チャネル0
チャネル0
受信器
受信データ
チャネル1
チャネル0
送信器
送信データ
チャネル2
チャネル1
受信器
受信データ
チャネル3
チャネル1
送信器
送信データ
データ・バス
図 1.14 各 DMA チャネルと MSCI チャネルの接続（概念図）
1-25
1. 概要
SCA
MEMORY
MSCI
DMAC
DMA要求
TXRDYアクティブ
TXFIFO内のデータ・バイト数がMSCI TX
レディ・コントロール・レジスタ0 (TRC0)
の設定値以下になったか、この状態に1度
なってからMSCI TX レディ・コントロール・
レジスタ1 (TRC1)の設定値＋1以上になって
いないとき
バス権獲得
メモリ・アクセス
1. バス上にアドレス(A0∼A23,
アクティブ
2.
3.
アクティブ
)出力
データ送出
1. アドレス・デコード
2. データ・バス上にデータ出力
3. WAITインアクティブ
MSCI応答
1. データの読込み
2. この転送後、TXFIFO内のデータ・バイト数が
（MSCI TX レディ・コントロール・レジスタ1
(TRC1) の設定値＋1）以上になるとTXRDY
インアクティブ（DMA 要求インアクティブ ）
転送終了
, インアクティブ
サイクル終了
WAITアクティブ
バス権放棄
または次のサイクル開始
図 1.15 送信ＤＭＡ動作（CPU モード 0）
1-26
1. 概要
SCA
MEMORY
MSCI
DMAC
DMA要求
RXRDYアクティブ
RXFIFO内のデータ・バイト数が（MSCI RX
レディ・コントロール・レジスタ (RRC)
の設定値＋1）以上になったか、この状態に
一度なってから空になっていないとき
バス権獲得
メモリ・アクセス
1. バス上にアドレス(A0∼A23,
2.
アクティブ
)出力
データ送出
データ・バス上にデータ出力
データ有効
アクティブ
データ格納
1. アドレス・デコード
2. データの書込み
3. WAITインアクティブ
転送終了
,
インアクティブ
サイクル終了
WAITアクティブ
サイクル終了
この転送後、RXFIFOが空ならば
DMA要求
インアクティブ
バス権放棄
または次のサイクル開始
図 1.16 受信ＤＭＡ動作（CPU モード 0）
1-27
1. 概要
SCA
MEMORY
MSCI
DMAC
DMA要求
TXRDYアクティブ
TXFIFO内のデータ・バイト数がMSCI TX
レディ・コントロール・レジスタ0 (TRC0)
の設定値以下になったか、この状態に1度
なってからMSCI TX レディ・コントロール・
レジスタ1 (TRC1)の設定値＋1以上になって
いないとき
バス権獲得
メモリ・アクセス
1. バス上にアドレス(A0∼A23)出力
アクティブ
2.
アクティブ
3.
データ送出
1. アドレス・デコード
2. データ・バス上にデータ出力
3. WAITインアクティブ
MSCI応答
1. データの読込み
2. この転送後、TXFIFO内のデータ・バイト数が
（MSCI TX レディ・コントロール・レジスタ1
(TRC1) の設定値＋1）以上になると
TXRDYインアクティブ （DMA 要求インアクティブ ）
転送終了
, インアクティブ
サイクル終了
WAITアクティブ
バス権放棄
または次のサイクル開始
図 1.17 送信ＤＭＡ動作（CPU モード 1）
1-28
1. 概要
SCA
MEMORY
DMAC
MSCI
DMA要求
RXRDYアクティブ
RXFIFO内のデータ・バイト数が（MSCI RX
レディ・コントロール・レジスタ(RRC)
の設定値＋1）以上になったか、この状態に
一度なってから空になっていないとき
バス権獲得
メモリ・アクセス
1. バス上にアドレス(A0∼A23)出力
アクティブ
2.
データ送出
データ・バス上にデータ出力
データ有効
アクティブ
データ格納
1. アドレス・デコード
2. データの書込み
3. WAITインアクティブ
転送終了
,
インアクティブ
サイクル終了
WAITアクティブ
サイクル終了
この転送後、RXFIFOが
空ならばDMA要求
インアクティブ
バス権放棄
または次のサイクル開始
図 1.18 受信ＤＭＡ動作（CPU モード 1）
1-29
1. 概要
SCA
MEMORY
MSCI
DMAC
DMA要求
TXRDYアクティブ
TXFIFO内のデータ・バイト数がMSCI TX
レディ・コントロール・レジスタ0 (TRC0)
の設定値以下になったか、この状態に一度
なってからMSCI TX レディ・コントロール・
レジスタ1 (TRC1)の設定値＋1以上になって
いないとき
バス権獲得
メモリ・アクセス
1. R/ を読取りにセット
2.バス上にアドレス(A1∼A23)出力
3.
アクティブ
4.
,
アクティブ
データ送出
1. アドレス・デコード
2. データ・バス上にデータ出力
3. WAITインアクティブ
MSCI応答
1. データの読込み
2. この転送後、TXFIFO内のデータ・バイト数が
（MSCI TXレディ・コントロール・レジスタ1
(TRC1) の設定値＋1）以上になると
TXRDYインアクティブ （DMA 要求インアクティブ ）
転送終了
と
,
インアクティブ
サイクル終了
WAITアクティブ
バス権放棄
または次のサイクル開始
図 1.19 送信ＤＭＡ動作（CPU モード 2,3）
1-30
1. 概要
SCA
MEMORY
MSCI
DMAC
DMA要求
RXRDYアクティブ
RXFIFO内のデータ・バイト数が（MSCI RX
レディ・コントロール・レジスタ (RRC)
の設定値＋1）以上になったか、この状態に
一度なってから空になっていないとき
バス権獲得
メモリ・アクセス
1. R/ を書込みにセット
2. バス上にアドレス(A1∼A23)出力
3.
アクティブ
データ送出
データ・バス上にデータ出力
データ有効
,
アクティブ
データ格納
1. アドレス・デコード
2. データの書込み
3. WAITインアクティブ
転送終了
と
,
インアクティブ
サイクル終了
この転送後、RXFIFOが空ならば
DMA要求
インアクティブ
サイクル終了
WAITアクティブ
バス権放棄
または次のサイクル開始
図 1.20 受信ＤＭＡ動作（CPU モード 2,3）
1-31
1. 概要
1.7.10
DMA バッファ・チェイン
SCA の DMAC の各チャネルは、ビット同期モードのとき、チェイン・ブロック転送を行うこと
ができます。チェイン・ブロック転送では、複数の転送データ・ブロックを連続して DMA 転送で
きます。
チェイン・ブロック転送を行うには、
（1） ディスクリプタと呼ばれる、データ・バッファ（ブロック）の先頭アドレスとデータ長、
および次のディスクリプタの先頭アドレス等を記述したデータ列を、メモリ空間上に複数
個作っておき、
（2） DMACのレジスタに最初のディスクリプタの先頭アドレスを書込み、
（3） DMACの他のレジスタを必要な値に設定し、
（4） 当該DMAチャネルをイネーブルにすると、
MSCIから転送要求があったとき、DMACは自動的にディスクリプタを取り込んで、チェイ
ン・ブロック転送を開始します。
SCA
DMACレジスタ
*
最初の
ディスクリプタ
の先頭アドレス
メモリ空間
次の
ディスクリプタ
の先頭アドレス
データ・バッファ
の先頭アドレス
データ長 n0
n1
第1ディスクリプタ
データ長n0
n1
n2
第2ディスクリプタ
第3ディスクリプタ
n2
第1データ・バッファ 第2データ・バッファ
【注】 *
第4ディスクリプタ
n3
第3データ・バッファ 第4データ・バッファ
チェイン・ポインタベース(CPB)＋カレント・ディスクリプタ・アドレス・レジスタ(CDA)
図 1.21 DMA バッファ・チェイン
1-32
n3
1. 概要
1.7.11
ディスクリプタの構成
図 1.22 にディスクリプタの構成を示します。ディスクリプタは、メモリ上に割付けられますが、
割付け方は、CPU モードにより異なります。
1. CPUモード1
アドレス
ビット7
2n＋9
ビット0
(予備)
*
2n＋8
ステータス(ST) 8ビット
2n＋7
データ長H (DLH) 8ビット
2n＋6
データ長L (DLL) 8ビット
(予備) *
2n＋5
2n＋4
バッファ・ポインタB (BPB) 8ビット
2n＋3
バッファ・ポインタH (BPH) 8ビット
2n＋2
バッファ・ポインタL (BPL) 8ビット
2n＋1
チェイン・ポインタH (CPH) 8ビット
2n
チェイン・ポインタL (CPL) 8ビット
2. CPUモード0
アドレス
ビット15
ビット8 ビット7
*
2n＋9
(予備)
2n＋7
2n＋5
データ長H (DLH)
(予備) *
2n＋3
2n＋1
ビット0
アドレス
ステータス(ST)
2n＋8
データ長L (DLL)
2n＋6
バッファ・ポインタB (BPB)
2n＋4
バッファ・ポインタH (BPH)
バッファ・ポインタL (BPL)
2n＋2
チェイン・ポインタH (CPH)
チェイン・ポインタL (CPL)
2n
3. CPUモード2, 3
アドレス
ビット15
ビット8 ビット7
2n＋8
(予備)
2n＋6
2n＋4
*
ビット0
アドレス
ステータス(ST)
2n＋9
データ長H (DLH)
データ長L (DLL)
2n＋7
バッファ・ポインタL (BPL)
2n＋5
2n＋2
バッファ・ポインタH (BPH)
*
(予備)
バッファ・ポインタB (BPB)
2n＋3
2n
チェイン・ポインタH (CPH)
チェイン・ポインタL (CPL)
2n＋1
【注】 *
ディスクリプタ中の予備領域については、DMACはライト動作を行わず、
前の値を保存します。MPUが予備領域に書き込んでも、DMACは何もしません。
ディスクリプタの先頭アドレス（図中2nで示してあります）は必ず偶数アドレス
にしてください。奇数アドレスにした場合、動作は保証されません。
図 1.22 ディスクリプタの構成
1.7.12
バス・アービタ
SCA には、内蔵 DMAC と外部バス・マスタ・デバイスとのバス権を調停する機能をもつバス・
アービタがあります。このバス・アービタを利用することにより、SCA を用いたシステムでは、簡
単にマルチチャネル・システムを構成できます。
1-33
1. 概要
MPU
HD64180
etc.
Giue Logic
+5V
SCA
SCA
SCA
SCA
図 1.23 ディジー・チェインによるマルチチャネル・システム例
図 1.23 は、概念図を示したものです。実回路適用に当たっては、バス・アービトレーション・シ
ーケンス（図 3.6（a）∼（c）参照）を参照の上、システムに合わせて使用してください。
1.7.13
割込み制御
SCA の割込みは、3 本のステータス・レジスタ（割込みステータス・レジスタ 0、1、2（ISR0、1、
2））の 20 種類の割込み要因と、割込み要因の全ビットをビット毎にマスク可能な 3 本のイネーブ
ル・レジスタ（割込みイネーブル・レジスタ 0、1、2（IER0、1、2））、および、1 本の割込みコン
トロール・レジスタ（割込みコントロール・レジスタ（ITCR））により制御されます。
割込み要因は、それぞれ対応する機能モジュール（MSCI、DMAC、タイマ）より出力されます。
マスクされていない割込み要因のどれかがアクティブになると、SCA は INT 端子をアクティブにし、
MPU に対し割込みを要求します。MPU から INTA アクティブが返ってくると、レジスタの設定によ
り SCA はアクノレッジ・サイクルに入り、ベクタを出力します。
割込みコントロール・レジスタ（ITCR）により、割込み優先順位、アクノレッジ・サイクル方式、
出力ベクタ種類をそれぞれ選択できます。ITCR の IAK0、1 ビットにより、ノンアクノレッジ方式、
シングルアクノレッジ方式、ダブルアクノレッジ方式を選択できます。ノンアクノレッジ方式では、
INTA がアクティブになっても、SCA はベクタを出力しません。シングルアクノレッジ方式では 1
回目の INTA アクティブのときに、ダブルアクノレッジ方式では 2 回目の INTA アクティブのとき
に、SCA はベクタを出力します。
ITCR の VOS ビットにより、ベクタ出力時に割込みベクタ・レジスタ（IVR）あるいは割込みモ
ディファイ・ベクタ・レジスタ（IMVR）のどちらを出力するか選択できます。IVR は任意に値を設
定でき、そのままアクノレッジ・サイクルでの出力ベクタ値になります。IMVR は上位 2 ビットは
任意の値を設定でき、下位 6 ビットは割込み要因毎に定められた固定コードになります。複数の割
込み要因が同時に発生しているときには、最も優先順位の高い割込み要因の固定コードになります。
ITCR の IPC ビットにより MSCI と DMAC の優先順位を入れ換えることができます。
1-34
1. 概要
割込みステータス・レジスタ(ISR0)
MSCI
(チャネル1)
MSCI
(チャネル0)
DMAC
(チャネル1)
DMAC
(チャネル0)
タイマ
(チャネル3)
タイマ
(チャネル2)
タイマ
(チャネル1)
タイマ
(チャネル0)
(MPUから)
固定
コード
IMVR7
IMVR6
—
—
—
—
—
—
IVR7
IVR6
IVR5
IVR4
IVR3
IVR2
IVR1
IVR0
割込みモディファイ・
ベクタ・レジスタ
セレクタ
DMAC
(チャネル2)
(MPUへ)
割込み制御︵優先順位判定および制御︶
DMAC
(チャネル3)
TXINT1
RXINT1
TXRDY1
RXRDY1
TXINT0
RXINT0
TXRDY0
RXRDY0
割込み許可レジスタ0(IER0)
TXINT1E
RXINT1E
TXRDY1E
RXRDY1E
TXINT0E
RXINT0E
TXRDY0E
RXRDY0E
割込みステータス・レジスタ1(ISR1)
DMIB3
DMIA3
DMIB2
DMIA2
DMIB1
DMIA1
DMIB0
DMIA0
割込み許可レジスタ1(IER1)
DMIB3E
DMIA3E
DMIB2E
DMIA2E
DMIB1E
DMIA1E
DMIB0E
DMIA0E
割込みステータス・レジスタ2(ISR2)
T3IRQ
T2IRQ
T1IRQ
T0IRQ
—
—
—
—
割込み許可レジスタ2 (IER2)
T3IRQE
T2IRQE
T1IRQE
T0IRQE
—
—
—
—
ベクタ
(MPUへ)
割込み
ベクタ・
レジスタ
アクノレッジ
方式選択
優先順位選択
出力ベクタ選択
—
—
—
IPC IAK1 IAK0 VOS —
7
6
5
4
3
2
1
0
割込みコントロール･レジスタ(ITCR)
図 1.24 割込み制御
1-35
1. 概要
MSCIステータス・
レジスタ1 (ST1)
UDRN
IDL
CLMD
SYNCD/FLGD
CCTS
CDCD
BRKD/ABTD
BRKE/IDLD
MSCI割込み許可
レジスタ1 (IE1)
UDRNE
IDLE
CLMDE
SYNCDE/FLGDE
CCTSE
CDCDE
BRKDE/ABTDE
BRKEE/IDLDE
MSCIステータス・
レジスタ2 (ST2)
EOM
PMP/SHRT
PE/ABT
FRME/RBIT
OVRN
CRCE
—
—
MSCI割込み許可
レジスタ2(IE2)
TXINT
TXINT割込み要求
EOME
RXINT
RXINT割込み要求
PMPE/SHRTE
—
PEE/ABTE
—
FRMEE/RBITE
—
OVRNE
—
CRCEE
TXRDY
—
RXRDY
—
MSCIフレーム・
ステータス・
レジスタ(FST)
MSCIステータス・レジスタ0 (ST0)
TXRDY割込み要求
RXRDY割込み要求
TXINTE
RXINTE
EOMF
—
—
—
—
—
—
—
—
—
TXRDYE
RXRDYE
—
—
MSCIフレーム
割込み許可
レジスタ(FIE)
EOMFE
MSCI割込み許可
レジスタ0
(IE0)
—
—
—
—
—
—
—
図 1.25 MSCI モジュール内の割込みステータス・ビットとイネーブル・ビットの関係
1-36
1. 概要
DMAステータス・レジスタ(DSR)
EOT
EOM
BOF
COF
—
—
DE
EOTE
DMIB （正常終了割込み）
EOME
BOFE
DMIA （エラー終了割込み）
COFE
—
—
—
—
DMA割込み許可レジスタ(DIR)
図 1.26 DMAC モジュール内の割込みステータス・ビットとイネーブル・ビットの関係
CMF
TOIRQ, T1IRQ, T2IRQ, T3IRQ
ECMI
図 1.27 タイマ・モジュール内の割込みステータス・ビットとイネーブル・ビットの関係
1-37
1. 概要
1.7.14
タイマ
SCA は、16 ビット長のタイマを 4 チャネル内蔵しています。各チャネルは同一の機能、仕様をも
っており、インターバル・タイマ、タイム・アウト検出、ウォッチ・ドッグ・タイマ等として利用
できます。本タイマの特長を以下に示します。
(1)
16ビットのリロード方式アップ・カウント・タイマです。
0
7
(2)
φクロック（内部クロック）を内部で8分周したBC（Base Clock）を基準として、BC/2 ∼BC/2
のクロックでカウント・アップ動作を行います。
(3)
カウンタが指定値と一致したとき、割込みを発生できます。
1.7.15
ウェイト・コントローラ
SCA は、ウェイト・コントローラを内蔵しています。本ウェイト・コントローラは、DMA バス・
サイクルにウェイト・ステートを挿入して、バス・サイクルを引き延ばす機能をもっています。
本ウェイト・コントローラは、メモリ空間を 3 つの領域に分割し、それぞれのエリアをアクセス
したときに挿入されるウェイト・ステート数を独立に 0∼7 ステートまで設定できます*。この機能
により、アクセス・タイムの異なるメモリを混合して使用しても、外付けのウェイト・コントロー
ル・ロジックを少なくできます。
【注】 *
WAIT 端子によるウェイト・ステートの挿入ステート数には制限がありません。レジス
タの設定値によるウェイト・ステート挿入と WAIT 端子によるウェイト・ステートの挿
入が同時に生じた場合、どちらか多い方のウェイト・ステート数が挿入されます。
FFFFFFH
物理アドレス境界
レジスタ1 (PABR1)
物理アドレス境界
レジスタ0 (PABR0)
PAH*1エリア
ウェイト・
ステート
(0∼7)
PAM*2エリア
ウェイト・
ステート
(0∼7)
アドレス
アドレス
PAL*3エリア
000000H
物理アドレス空間
【注】 *1
*2
*3
ウェイト・
ステート
(0∼7)
ウェイト・コントロール
・レジスタH(WCRH)
ウェイト・コントロール
・レジスタM(WCRM)
ウェイト・コントロール
・レジスタL(WCRL)
PAH (Physical Address High） ：物理アドレス上位
PAM(Physical Address Middle）
：物理アドレス中位
PAL(Physical Address Low） ：物理アドレス下位
図 1.28 ウェイト・コントローラによるメモリ空間の分割とウェイト・ステートの挿入
1-38
2 端子とその機能
ピン配置図
2.1
図 2.1 に QFJ（PLCC）版のピン配置図を、図 2.2 に QFP 版のピン配置図を示します。
バス・
システム インタ
クロック フェース
バス調停
割込み
75
HOLD/
77
76
HOLDA/
78
79
WAIT
80
VCC
81
CLK
83
82
VSS
1
84
/R/
2
VSS
7
3
A0/
8
4
A1
9
5
A2
10
6
A3
11
A4
12
74
CPU0
A5
13
73
CPU1
A6
14
72
TXD0
A7
15
71
TXC0
A8
16
70
RXC0
A9
17
69
RXD0
A10
18
68
VSS
19
67
A11
20
66
I/O
ch.0
VCC
VCC
21
VCC
22
A12
23
63
VSS
A13
24
62
TXD1
A14
25
61
TXC1
A15
26
60
RXC1
A16
27
59
RXD1
A17
28
58
A18
29
57
A19
30
56
A20
31
55
A21
32
54
65
46
47
48
49
50
51
52
53
1
D9 *
1
D10*
1
D11*
1
D12*
1
D13*
1
D14*
1
D15*
45
1
D8 *
VSS
44
43
VCC
D7
42
D6
40
41
D5
D4
39
D3
38
D2
37
D1
36
D0
35
VSS
34
A23
A22
64
シリアル
33
CP-84
（上面図）
MPU
選択
シリアル
アドレス
/
*2
*1
バス・インタフェース
I/O
ch.1
VSS
*1： CPUモード1の場合は使用しません。
オープンにしてください。
*2： CPUモード 2と3の場合は使用しません｡
オープンにしてください。
データ
図 2.1 ピン配置図（CP-84）
2-1
2. 端子とその機能
VSS
1
D8*
VCC
D7
D6
D5
D4
D3
D2
D1
D0
VSS
A23
A22
*3
1
A1
A2
A3
A21
A20
A19
A18
A17
A16
A15
A14
A13
A12
VCC
VCC
A11
VSS
A10
A9
A8
A7
A6
A5
A4
*3
A0/
*1
VSS
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
HOLD/
HOLDA/
/
WAIT
*2
RXD0
RXC0
TXC0
TXD0
CPU1
CPU0
*3
MPU
選択
VCC
FP-88
(上面図)
/R/
シリアル
I/O
ch.0
RXD1
RXC1
TXC1
TXD1
VSS
VCC
CLK
VSS
シリアル
I/O
ch.1
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
N.C
VSS
アドレス
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
D15 *
1
D14 *
1
D13 *
1
*
D12
1
D11 *
1
*
D10
1
D9 *
データ
割込み バス調停
バス・イン システム・ バス・インタフェース
タフェース クロック
*1：CPUモード1の場合は使用しません。
オープンにしてください。
*2：CPUモード2と3の場合は使用しません。
オープンにしてください。
*3：常時使用しません｡
オープンにしてください。
図 2.2 ピン配置図（FP-88）
2-2
2. 端子とその機能
2.2
端子機能
以下に、各端子の機能を示します。
分類
記号
端子番号 端子番号 入出力
(CP-84) (FP-88)
名称および機能
電源端子 VCC
21, 22, 44, 10, 33,
34, 57,
65, 83
79
入力
Power Supply：電源に接続します(＋5V)。VCC 端子は全端子、
システムの電源(＋5V)に接続してください。
【使用上の注意】
ボード実装時、VCC 端子はそれぞれの端子間に電位差が生じな
いよう、できるかぎり LSI の近くで接続してください。
VSS
1, 7, 19, 12, 18,
35, 46, 54, 31, 48,
59, 68,
63
77
入力
Ground：電源に接続します(接地)。VSS 端子は全端子、システ
ムの電源(0V)に接続してください。
【使用上の注意】
ボード実装時、VSS 端子はそれぞれの端子間に電位差が生じな
いよう、できるかぎり LSI の近くで接続してください。
クロック CLK
端子
84
11
入力
System Clock：システムクロック入力です。LSI 内部では波形
整形されφクロックとして使われます。
リセット RESET
端子
2
13
入力
Reset:この端子が 6 クロック(6 ステート)以上 Low レベル(アク
ティブ)になると、SCA の全機能はリセットされ、SCA は
RESET モードに入ります。
アドレス A8∼A23
端子
16∼18,
20,
23∼34
28∼30, 出力
Address Bus:
32,
(スリース マスタ・モード
35∼44, テート)
46, 47
スレーブ・モー
ド
A1∼A7
9∼15
20∼22, 入出力
24∼27
DMAC が 24 ビット(16M バイト)のメモリ
空間をアクセスするためのアドレスの上位
16 ビットを出力する端子となります。
ハイ・インピーダンス状態になります。
RESET モード
ハイ・インピーダンス状態になります。
SYSTEM
STOP モード
ハイ・インピーダンス状態になります。
Address Bus:
マスタ・モード DMAC が 24 ビット(16M バイト)のメモリ
空間をアクセスするためのアドレスの下位
7 ビットを出力する端子となります。
スレーブ・モー 内部レジスタのアドレスを入力する端子と
ド
なります。
データ端 D0∼D7
子
36∼43
RESET モード
入力状態になります。
SYSTEM
STOP モード
入力状態になります。
49∼56 入出力 Data Bus:
(スリース CPU モー 通常動作
テート)
ド 0∼3 モード
16 ビットの双方向データ・バス
の下位 8 ビットです。データの入
出力を行います。
RESET モード
ハイ・インピーダンス状態となり
ます。
SYSTEM
STOP モード
ハイ・インピーダンス状態となり
ます。
2-3
2. 端子とその機能
分類
記号
データ端 D8*1∼
1
子
D15*
端子番号 端子番号
(CP-84) (FP-88)
45,
47∼53
58,
60∼66
入出力
名称および機能
入出力
Data Bus:
(スリース CPU
テート)
モード
通常動作
モード
0、2、3
16 ビットの双方向のデータ・バ
スの上位 8 ビットです。
データの入出力を行います。
RESET モー ハイ・インピーダンス状態とな
ド
ります。
ハイ・インピーダンス状態とな
SYSTEM
STOP モード ります。
全モード
CPU
モード 1
バス・イ RD*2
ンタフェ
ース端子
4
15
*1: N.C.端子となります。High
レベルに固定されますので、
何も接続しないか、VCC にプ
ル・アップしてください。
入出力 CPU モード Read:SCA がリード・サイクルを実行中である
ことを示す端子になります。
0、1
マスタ・ この端子は出力状態となりま
モード
す。この端子が Low レベル(アク
ティブ)のとき、データ・バスが
入力状態であることを示しま
す。
スレー
この端子は入力状態となりま
ブ・モー す。この端子に Low レベル(アク
ド
ティブ)を入力すると、データ・
バスは出力状態となります。
RESET モ 入力状態となります。
ード
SYSTEM 入力状態となります。
STOP モ
ード
CPU モード *2: この端子は N.C.端子となります。High レ
ベルに固定されますので、何も接続しない
2、3
か、VCC にプルアップしてください。
WR/R/W
3
14
入出力 CPU モード Write:SCA がライト・サイクルを実行中である
ことを示す端子です。
0、1
マスタ・ この端子は出力状態となりま
す。この端子が Low レベル(アク
モード
ティブ)のとき、データ・バスが
出力状態であることを示しま
す。
スレー
この端子は入力状態となりま
ブ・モー す。この端子に Low レベル(アク
ティブ)を入力すると、データ・
ド
バスは入力状態となります。
RESET モ 入力状態となります。
ード
SYSTEM 入力状態となります。
STOP モ
ード
2-4
2. 端子とその機能
分類
記号
端子番号 端子番号 入出力
名称および機能
(CP-84) (FP-88)
バス・イ WR/R/W
ンタフェ
ース端子
3
14
入出力 CPU
モード
2、3
Read/Write:SCA がリード/ライトどちらのサイクル
を実行中であるかを示し、データの流れの方向を
コントロールするのに使われます。
マスタ・モ この端子は出力状態となります。
ード
この端子が High レベルのとき、デ
ータの流れは入力方向となりま
す。この端子が Low レベルのとき、
データの流れは出力方向となりま
す。
スレーブ・ この端子は入力状態となります。
モード
この端子に High レベルが入力する
と、データの流れは出力方向とな
ります。この端子が Low レベルの
とき、データの流れは入力方向と
なります。
RESET モ 入力状態となります。
ード
SYSTEM 入力状態となります。
STOP モー
ド
A0/LDS
8
19
入出力 CPU
モード
0、1
Address:アドレス・バスの最下位ビットになりま
す。
マスタ・モード
出力状態となります。
スレーブ・モード 入力状態となります。
CPU
モード
2、3
RESET モード
入力状態となります。
SYSTEM
STOP モード
入力状態となります。
Lower Data Strobe:下位データのストローブ・タイ
ミングになります。
マスタ・モード
出力状態となります。
スレーブ・モード 入力状態となります。
BHE/
HDS*1
6
17
RESET モード
入力状態となります。
SYSTEM
STOP モード
入力状態となります。
入出力 CPU
Bus High Enable:上位バイトのアクセス信号となり
モード 0 ます。
マスタ・モード
出力状態となります。
スレーブ・モード 入力状態となります。
RESET モード
入力状態となります。
SYSTEM
STOP モード
入力状態となります。
*1: N.C.端子となります。High レベルに固定され
CPU
ますので、何も接続しないか、VCC にプルアッ
モード 1
プしてください。
2-5
2. 端子とその機能
分類
記号
バス・イ BHE/
ンタフェ HDS
ース端子
端子番号 端子番号 入出力
(CP-84)
(FP-88)
6
17
名称および機能
入出力 CPU
モード
2、3
Higher Data Strobe:上位データのストローブ・タイ
ミングになります。
マスタ・モード
出力状態となります。
スレーブ・モード 入力状態となります。
CS
82
9
入力
RESET モード
入力状態となります。
SYSTEM
STOP モード
入力状態となります。
Chip Select:SCA を選択する信号です。
CPU マスタ・モー 入力状態ですが、SCA は入力を無視し
ます。
モード ド
スレーブ・モ
上位 MPU によりアクセスされ、Low
0∼3
ード
レベル(アクティブ)になると、内部レ
ジスタのリード/ライト・サイクルを開
始します。
RESET
モード
入力状態ですが、SCA は入力を無視し
ます。
入力状態ですが、SCA は入力を無視し
SYSTEM
STOP モード ます。
WAIT
81
8
入出力 Wait:リード/ライト・サイクルを引き延ばすために用います。
CPU マスタ・モ
モード ード
0
スレーブ・
モード
T2 ステートのクロックの立ち上がり時
に、この端子が High レベルであれば、
T2 ステートの次に Tw ステートを挿入
し、Tw ステートのクロックの立ち上が
り時に、この端子が High レベルであれ
ば、その次にも Tw ステートを挿入しま
す。T2、Tw ステートのクロックの立ち
上がり時に、この端子が Low レベルな
ら、その次は T3 ステートになります。
この端子は出力状態になります。上位
MPU に対して、High レベルを出力する
ことにより、バス・サイクル引き延ば
しを要求します。
RESET モー High レベルを出力します。
ド
SYSTEM
STOP モー
ド
2-6
High レベルを出力します。
2. 端子とその機能
分類
記号
バス・ WAIT
インタ
フェース
端子
端子番号 端子番号 入出力
(CP-84)
(FP-88)
81
8
入出力
名称および機能
CPU マスタ・
モード モード
1、2、
3
T2 ステートのクロックの立ち下がり時
に、この端子が High レベルであれば、T2
ステートの次に Tw ステートを挿入し、Tw
ステートのクロックの立ち下がり時に、
この端子が High レベルであれば、その次
にも Tw ステートを挿入します。T2、Tw
ステートのクロックの立ち下がり時に、
この端子が Low レベルなら、その次は T3
ステートになります。
スレーブ・ この端子は出力状態になります。上位
モード
MPU に対して High レベルを出力するこ
とにより、バス・サイクル引き延ばしを
要求します。
AS
5
16
RESET
モード
High レベルを出力します。
SYSTEM
STOP
モード
High レベルを出力します。
入出力 Address Strobe:アドレス・バスがアクティブになっていること
を示します。
CPU マスタ・
モード モード
0、1
この端子は出力状態になります。この端
子が Low レベル(アクティブ)のとき、ア
ドレス・バス(A0∼A23)は確定し、有効と
なります
スレーブ・ 入力状態になりますが、SCA は入力を無
モード
視します。
RESET
モード
入力状態になります。
SYSTEM
STOP
モード
入力状態になります。
CPU マスタ・
モード モード
2、3
この端子は出力状態になります。この端
子が Low レベル(アクティブ)のとき、ア
ドレス・バス(A1∼A23)は確定し、有効と
なります
スレーブ・ この端子は入力状態になります。この端
子に Low レベル(アクティブ)が入力して
モード
いる間、SCA はアドレス(A1∼A7)を有効
なアドレスとみなします。
RESET
モード
入力状態になります。
SYSTEM
STOP
モード
入力状態になります。
2-7
2. 端子とその機能
分類
記号
システ HOLD/
ム・コン BUSREQ
トロール
端子
端子番号 端子番号 入出力
(CP-84)
(FP-88)
77
4
出力
名称および機能
CPU モード Hold:上位 MPU に対して、バスの解放を要求する
ために使用します。この端子が High レベル(アクテ
0
ィブ)になると、SCA が上位 MPU に対して、バス
権を要求していることを示します。
CPU モード Bus Request:上位 MPU に対して、バスの解放を要
求するために使用します。この端子が Low レベル(ア
1、2、3
クティブ)になると、SCA が上位 MPU に対して、
バス権を要求していることを示します。
HOLDA/
BUSACK
78
5
入力
CPU モード Hold Acknowledge:上位 MPU が HOLD 信号を受
け、バスを解放したことを示す端子です。この端
0
子が High レベル(アクティブ)のとき、上位 MPU が
バスを解放したとみなします。SCA が DMA 転送
中に、この端子が Low レベル(インアクティブ)に
変化すると、SCA は次にバス権放棄可能なバス・
サイクルの境界で、バス権を離します。
CPU モード Bus Acknowledge:上位 MPU が BUSREQ 信号を受
け、バスを解放したことを示す端子です。この端
1、2、3
子が Low レベル(アクティブ)のとき、上位 MPU が
バスを解放したとみなします。SCA が DMA 転送
中に、この端子が High レベル(インアクティブ)に
変化すると、SCA は次にバス権放棄可能なバス・
サイクルの境界で、バス権を離します。
BEO
79
6
BUSY
80
7
出力
Bus Enable Output:バス調停のディジー・チェーンに使用しま
す。HOLD または BUSACK がアクティブになったとき、SCA
内で DMA 転送の要求が発生していなければ、下位デバイスに
アクノレッジを渡すために、この端子を Low レベル(アクティ
ブ)にします。
入出力 Bus Busy:バス権を使用中であることを示す端子です。
(オープン
ドレイン)
スレーブ・ この端子は入力状態となっています。入力が
モード
Low レベル(アクティブ)のとき、他のデバイス
がバスを使用中であるとみなします。SCA が
バス権を要求し、HOLDA 入力または BUSACK
入力がアクティブになった後、この端子が Low
レベル(アクティブ)の間、SCA はバス権獲得
を保留し、この端子が High レベル(インアク
ティブ)になると、SCA はバス権を獲得しま
す。
マスタ・
モード
この端子は Low
SCA がバス権をもっている間、
レベル(アクティブ)を出力します。バスの使用
が終了すると、SCA はこの端子を High レベ
ル(インアクティブ)にし、バス権を離した後、
この端子を入力状態にします。
【使用上の注意】
この端子は、必ず VCC にプルアップして使用してください。
2-8
2. 端子とその機能
分類
記号
システ CPU0
ム・コン CPU1
トロール
端子
端子番号 端子番号 入出力
(CP-84)
(FP-88)
74
73
88
87
入力
名称および機能
MPU Select:バス・インタフェースのモードを選ぶ端子です。
CPU モード
CPU1
CPU0
0
0
モード 0(8086 系)
1
0
モード 1(64180 系)
0
1
モード 2(68000 系Ⅰ)
1
1
モード 3(68000 系Ⅱ)
【使用上の注意】
SCA 通電時に切換えた場合、その後の動作は保証されません。
割込み端 INT
子
INTA
シリアル TXD0,1
I／O
端子
RXD0,1
(MSCI) TXC0,1
出力 Interrupt Request:割込み要求端子です。SCA は割込み要求があ
(オープン るとき、この端子を Low レベル(アクティブ)にします。
ドレイン) 【使用上の注意】
この端子は、必ず VCC にプルアップして使用してください。
75
2
76
3
入力
Interrupt Acknowledge:割込みアクノレッジ端子です。SCA は、
この端子が Low レベル(アクティブ)のとき、割込みアクノレッ
ジ・サイクルであるとみなします。
【使用上の注意】
ノン・アクノレッジ・モードに設定した場合、INTA 端子に信
号を入力しないときには、INTA 端子は Vcc にプルアップして
ください。
72,62
86,76
出力
Transmit Data for MSCI：MSCI からの送信データ出力端子で
す。
入力
Receive Data for MSCI：MSCI への受信データ入力端子です。
69,59
83,73
71,61
85,75
入出力 Transmit Clock for MSCI:MSCI の送信クロックの入出力に用い
られる端子です。次の 3 モードにプログラム可能です。
(入力)
• 外部からの送信クロック
(出力)
• 内蔵ボーレート・ジェネレータから出力される送信クロック
• 受信クロックをそのまま送信クロックとして出力
RXC0,1
70,60
84,74
入出力 Receive Clock for MSCI:MSCI の受信クロックの入出力および
ADPLL 動作クロック入力に用いられる端子です。次の 4 モー
ドにプログラム可能です。
(入力)
• 外部からの受信クロック
• ADPLL 動作クロック
(出力)
• ADPLL にて抽出された受信クロック（ADPLL 動作クロック
として内蔵ボーレート・ジェネレータ使用時）
• 内蔵ボーレート・ジェネレータから出力される受信クロック
2-9
2. 端子とその機能
分類
記号
端子番号 端子番号 入出力
(CP-84)
(FP-88)
名称および機能
シリアル RTS0,1
I／O
端子
(MSCI)
DCD0,1
66,56
80,70
出力
Request To Send for MSCI:モデム等に対して、出力するデータ
があることを示す端子です(送信要求)。MSCI の動作で、自動
的に出力値を制御できます(オート・イネーブル機能)。または
汎用出力ポートとして使用することができます。
67,57
81,71
入力
Data Carrier Detect for MSCI:モデム等が、通信回線から有効な
信号を受信していることを知らせる端子です(受信キャリア検
出)。この入力によって MSCI の受信動作を自動的に制御できま
す(オート・イネーブル機能)。または汎用入力ポートとして使
用することができます。
CTS0,1
68,58
82,72
入力
Clear To Send for MSCI:モデム等が、通信回線へのデータ送信
が可能であることを知らせる端子です(送信許可)。この入力に
よって MSCI の送信動作を自動的に制御できます(オート・イネ
ーブル機能)。または汎用入力ポートとして使用することができ
ます。
SYNC0,1
64,55
78,69
入出力 Synchronization for MSCI:バイト同期外部同期モードのとき、
入力端子となります。この端子の立ち下がりを検出することで
同期を確立します。
バイト同期モノシンク、バイト同期バイシンク、ビット同期
HDLC モードのときには、出力端子となります。MSCI ビット
同期ステータス・レジスタ 1(ST1)の SYNCD/FLGD ビットの内
容を反転して出力します。
バイト同期モノシンク・モード、バイト同期バイシンク・モー
ドのときには、SYN パターンを検出して同期が確立した直後に
Low レベルのパルスを出力します。ビット同期モードのときに
は、フラグ・パターンを検出した直後に Low レベルのパルスを
出力します。
調歩同期モードのときには、入力端子となりますが、入力値は
動作に影響を与えません。
【使用上の注意】
常に入力状態である端子、および状態によって入力状態になる端子はけっして開放にしない
でください。
2-10
3.
3.1
システム制御部
概要
SCA のシステム制御部は、以下の特長をもっています。
• 次の 3 種類のチップ動作モードがあります。
− RESET モード
− 通常動作モード
− SYSTEM STOP モード
• 外部バス・マスタと内蔵 DMAC とのバス権を調停する機能をもつバス・アービタを内蔵
しています。
• 外部端子によって切換え可能な 4 種類の 16／8 ビット MPU バス・インタフェースを備え
ています。
3.2
チップ動作モード
3.2.1 SCA の動作モード
SCA は、下記の 3 種類のチップ動作モードをサポートしています。
• RESET モード
• 通常動作モード
• SYSTEM STOP モード…低消費電力モード
RESET モードは、本 LSI の通常動作を停止し、レジスタ類を初期化します。通常動作モード時、
または SYSTEM STOP モード時に RESET 信号を入力すると、RESET モードに移行します。この後、
RESET 信号を High レベルにして RESET モードを解除すると、通常動作モードとなります。
通常動作モードは、本 LSI のすべての機能を規定の機能性能で活用することができます。通常動
作モードからは、他のすべてのチップ動作モードに移行することができます。
SYSTEM STOP モードは、低消費電力モードであり、クロック・ジェネレータとリセット回路を
除き、すべての内部活動が停止しますので、本 LSI 全体の消費電力を下げることができます。SYSTEM
STOP モードからは、図 3.1 に示すように RESET モードを経て通常動作モードに復帰させます。
3-1
3. システム制御部
通常動作
モード
＝
0
P
ST
IO
＝
1
ト
ッ
ビ
ト
ッ
セ
*を
SYSTEM
STOP
モード
＝0
RESET
モード
【注】* ロー・パワー・レジスタ(LPR)のビット0です。
図 3.1 チップ動作モード状態遷移図
各チップ動作モードにおける本 LSI の内蔵機能の動作状態を表 3.1 に示します。
表 3.1 各チップ動作モード時の内蔵機能動作状態
チップ動作モード
内蔵機能
タイマ
DMAC
MSCI
RESET モード
−
−
−
通常動作モード
○
○
○
SYSTEM STOP モード
−
−
−
(○：動作可、−：動作不可)
3.2.2 ロー・パワー・レジスタ(LPR)
ロー・パワー・レジスタは、低消費電力モードへの移行をコントロールするレジスタです。
ビット：
7
6
5
4
3
2
1
0
−*
−*
−*
−*
−*
−*
−*
IOSTP
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
−
−
R/W
I/O ストップ
0: SYSTEM STOPモードへ移行しない。
1: SYSTEM STOP モードへ移行する。
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼1：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”ライトしてください。
ビット0：IOSTP（I/Oストップ）
低消費電力モード（SYSTEM STOP モード）への移行をコントロールするビットです。
3-2
3. システム制御部
機 能
IOSTP
0
本 LSI は、現在の動作モードを維持し、SYSTEM STOP モードへは入りません。
1
本 LSI は、SYSTEM STOP モードに入ります。
IOSTP ビットに“1”の値を設定すると、ただちに本 LSI は SYSTEM STOP モードに入ります。
SYSTEM STOP モードへの移行タイミングは、図 3.3 を参照してください。
このビットは、リセット時には“0”にクリアされます*。
【注】 *
SYSTEM STOP モード時には、レジスタのリード／ライトはできませんので、いったん IOSTP ビ
ットが“1”に設定され SYSTEM STOP モードに入ると、RESET モードに入れる以外には、この
ビットを“0”にする方法はありません。
3.2.3 RESET モード
RESET 端子が 6 クロック（6 ステート） 以上 Low レベルになると、本 LSI の全機能はリセット
され、本 LSI は RESET モードに入ります。RESET モードでの本 LSI の動作を以下に示します。
• MSCI、DMAC、タイマは動作を停止し、内部状態がリセットされレジスタ類は初期化され
ます。
• A8∼A23、D0∼D15 端子はハイ・インピーダンス状態になります。また、すべての出力端子は
規定された出力レベルに初期化されます。
• WAIT 端子は出力状態になり、High レベルを出力します。他の入出力端子は入力またはハ
イ・インピーダンス状態になります。
RESET 端子入力は、CLK クロックの立ち下がり（CPU モード 0 では立ち上がり）で常にサンプ
リングされています。CLK クロックの立ち下がり（CPU モード 0 では立ち上がり）で RESET 端子
の Low レベルを連続して 6 回検出すると、その半クロック後に本 LSI は RESET モードに入ります。
ただし、RESET 端子は必ず CLK クロックの立ち下がり（CPU モード 0 では立ち上がり）で連続
して 6 回以上 Low レベルがサンプリングされるように入力してください。Low レベルが連続して 6
回未満しかサンプリングされない場合には、本 LSI の動作は保証されません。
RESET モードの解除は、RESET 端子を High レベルにすることにより行います。
RESET モード中、CLK クロックの立ち下がり（CPU モード 0 では立ち上がり）で RESET 端子の
High レベルを連続して 5 回検出すると、その半クロック後に RESET モードは解除されて本 LSI は
通常動作モードに入ります。
図 3.2 に、RESET モードへの移行タイミングと RESET モードの解除タイミングを示します。
3-3
3. システム制御部
RESETモード
CLK
(CPUモード1, 2, 3)
CLK
(CPUモード0)
通常動作モード
6クロック以上
入力状態
/R/
入力状態
入力状態
A0 /
/
入力状態
WAIT
0
出力状態
入力状態
入力状態（オープン・ドレイン)
ハイ・インピーダンス状態
D0∼D15
ハイ・インピーダンス状態
A8∼A23
A1∼A7
入力状態
HOLD/
図 3.2 RESET モード・タイミング
3.2.4 通常動作モード
通常動作モードは、本 LSI の全機能が動作し、通信を行うことのできる動作モードです。通常動
作モードでの本 LSI の動作を以下に示します。
• MSCI、DMAC、タイマは規定の機能、性能で動作します。
• 割込み要求(INT)信号を発生できます。
• 内蔵バス・アービタの動作により、バス・マスタになることができます。
通常動作モードからは、他のすべてのチップ動作モードに移行することができます。
すなわち、以下のようになります。
• 6 クロック・サイクル以上 RESET 信号をアクティブにすると、本 LSI は RESET モードに入
ります。
• IOSTP ビット*に“1”をライトすると、本 LSI は SYSTEM STOP モードに入ります。
【注】 *
ロー・パワー・レジスタ(LPR)のビット 0 です。詳細は、「3.2.5 SYSTEM STOP モー
ド」を参照してください。
3.2.5 SYSTEM STOP モード
ロー・パワー・レジスタ(LPR)の IOSTP ビットを“1”にセットすると、本 LSI は SYSTEM STOP
3-4
3. システム制御部
モードに入ります。SYSTEM STOP モードでは、内蔵機能に供給されるクロックが停止するため低
消費電力となります。
(1)
SYSTEM STOP モードでの動作
SYSTEM STOP モードでの本 LSI の動作を以下に示します。
• MSCI、DMAC、タイマは動作を停止します。
• バス・インタフェースは動作を停止します。したがって、レジスタのリード／ライトはで
きなくなります。
• 内部クロック発生回路は動作しますが、各内蔵機能に供給されるクロックは停止します。
• 端子状態は表 3.2 のようになります。
SYSTEM STOP モード時には、外部クロック入力を停止することにより、さらに消費電流を下げ
ることができます。このとき外部クロック入力(CLK 端子入力)は High レベル(CPU モード 0 では Low
レベル)となるように、固定してください*。
【注】 *
Low レベル(CPU モード 0 では High レベル) で停止した場合には、上記の動作は保証さ
れませんので注意してください。
(2)
SYSTEM STOP モードへの移行と解除
SYSTEM STOP モードへの移行は、通常動作モードでロー・パワー・レジスタ(LPR)の IOSTP ビ
ットに“1”をライトすることにより生じます。移行するタイミングは、IOSTP ビットに“1”をラ
イトするサイクルにおいて図 3.3(a)∼(d)に示すタイミングになります。
SYSTEM STOP モードの解除は、本 LSI を RESET モードに入れることにより行います。
6 クロック・サイクル以上 RESET 信号をアクティブにすると、本 LSI は RESET モードに入り、
SYSTEM STOP モードは解除されます。
T1
T2
T3
T4
CLK
A0∼A7
D0∼D7
通常動作モード
SYSTEM STOPモード
図 3.3(a) CPU モード 0 における SYSTEM STOP モードへの移行タイミング
3-5
3. システム制御部
T1
T2
T3
T4
T5
CLK
A0∼A7
D0∼D7
通常動作モード
SYSTEM STOPモード
図 3.3(b) CPU モード 1 における SYSTEM STOP モードへの移行タイミング
T1
T2
T3
T4
T5
T6
CLK
A1∼A7
,
R/
D0∼D15
通常動作モード
SYSTEM STOPモード
図 3.3(c) CPU モード 2 における SYSTEM STOP モードへの移行タイミング
3-6
3. システム制御部
T1
T2
T3
T4
T5
CLK
A1∼A7
,
R/
D0∼D15
通常動作モード
SYSTEM STOPモード
図 3.3(d) CPU モード 3 における SYSTEM STOP モードへの移行タイミング
表 3.2 SYSTEM STOP モード時の端子状態
端子名
A1∼A7
A8∼A23
端子状態
CPU モード 0
CPU モード 1
CPU モード 2，3
入力状態
入力状態
入力状態
ハイ・インピーダンス状態 ハイ・インピーダンス状態
ハイ・インピーダンス状態
BUSY
入力状態
入力状態
入力状態
BEO
High レベル出力
High レベル出力
High レベル出力
RD／N.C.*
入力状態
入力状態
N.C.*
WR／R／W
入力状態
入力状態
入力状態
A0／LDS
入力状態
入力状態
入力状態
BHE／HDS
入力状態
N.C.*
入力状態
WAIT
High レベル出力
High レベル出力
High レベル出力
AS
入力状態
入力状態
入力状態
HOLD／BUSREQ
Low レベル出力
High レベル出力
High レベル出力
INT
High レベル
(オープン・ドレイン)
High レベル
(オープン・ドレイン)
High レベル
(オープン・ドレイン)
D0∼D7
ハイ・インピーダンス状態 ハイ・インピーダンス状態
D8∼D15
ハイ・インピーダンス状態
【注】 *
N.C.*
ハイ・インピーダンス状態
ハイ・インピーダンス状態
N.C.:Non Connection
3-7
3. システム制御部
3.3
バス・アービタ
3.3.1 概要
SCA には、内蔵 DMAC と外部バス・マスタ・デバイスとのバス権を調停する機能をもつバス・
アービタがあります。内蔵 DMAC は、SCA 内部でバス・アービタに接続されており、内蔵 DMAC
がバス権を要求すると、バス・アービタは上位 MPU に対して BUSREQ (CPU モード 0 では HOLD)
をアクティブ(Low レベル、CPU モード 0 では High レベル)にし、バス権を要求します。
上位 MPU からの BUSACK (CPU モード 0 では HOLDA)がアクティブ(Low レベル、CPU モード 0
では High レベル)になると、バス・アービタは BUSY をモニタし、BUSY が High レベルであれば、
バス・アービタはバス権を獲得し、BUSY を Low レベルにして外部バス・マスタに対して、現在 SCA
がバス権を使用中であることを示し、内蔵 DMAC は DMA 転送を開始します。
内蔵 DMAC にバス権要求がない場合に、BUSACK (CPU モード 0 では HOLDA)アクティブ(Low
レベル、CPU モード 0 では High レベル)を入力すると、バス・アービタは、BEO をアクティブ(Low
レベル)にして、他のバス・マスタ・デバイスに BUSACK (CPU モード 0 では HOLDA)を伝達します。
BEO を利用することにより、ディジー・チェインを構成できます。
図 3.4 にバス・マスタとバス・アービタの関係を示します。
バス制御信号
データ・バスおよびアドレス・バス
DMAC
他のバス・マスタ
MPU
HOLD/
バス・
アビータ
SCA
バス要求
HOLDA/
(DMAC：DMAコントローラ)
図 3.4 バス・マスタとバス・アービタ
3.3.2 バス権遷移タイミング
バス・アービタは、DMA 転送中に、BUSACK (CPU モード 0 では HOLDA)がインアクティブ(High
レベル(CPU モード 0 では Low レベル))になると、規定のタイミングにしたがい、バス権を譲り渡し
ます。内蔵 DMAC にはバス権を譲り渡すことが許されるタイミングがあります。
内蔵 DMAC は、各マシン・サイクルの切れ目*(T3 ステートおよび Ti ステートの直後) でバス権を
他のバス・マスタに譲ることができます。BUSACK (CPU モード 0 では HOLDA)がインアクティブ
3-8
3. システム制御部
になると内蔵 DMAC はマシン・サイクルの切れ目で転送を一時停止し、
BUSY をインアクティブ(High
レベル)にして、他のバス・マスタへバス権を譲ります。その後、BUSACK (CPU モード 0 では HOLDA)
がアクティブ(Low レベル(CPU モード 0 では High レベル))になると再び BUSY がインアクティブに
なるのを待って、バス権を獲得し、転送を再開します。
【注】 *
詳細は第 6 章「DMAC」を参照してください。
3.3.3 バス権遷移状態
図 3.5 にバス権遷移図を示します。
*4
マスタ・モード
*1 か
有
求 ＝0
A要
M
D
つ
*1 ま
無
求 ＝1
A要
＝
0
DM
は
た
*2
RESETモード
＝1
*3
スレーブ・
モード
＝0
【注】 *1
*2
*3
*4
DMA要求については、第6章「DMAC」を参照してください。
信号を6サイクル以上アクティブ（Lowレベル）とすることで、他のすべての状態から
信号をHighレベルにし通常動作モードに移行したときには、
RESETモードに入ります。この後
バス権はMPU（または、外部バス･マスタ）に移り、スレーブ･モードになります。
スレーブ･モードは、MPUまたは、外部バス･マスタにバス権が与えられた状態です。
本LSIはMPUリード/ライト･サイクル、割込みアクノレッジ・サイクルを実行します。
マスタ･モードは、本LSIがバス権を獲得した状態でDMA転送が可能になります。
図 3.5 バス権遷移図
バス・アービトレーション・シーケンス例を図 3.6(a)∼(c)に示します。これらの図について、図
3.6(d)のブロック図に示すシステムを例として、以下 CPU モード 1∼3 の場合について説明します
（CPU モード 0 では、CPU モード 1∼3 に対して、CLK が反転、および BUSREQ、BUSACK がそれ
ぞれ、HOLD、HOLDA へ反転します）。また、DMA サイクルの詳細については、6.4「動作モード」
を参照してください。
図 3.6(a)は、他のバス・マスタが、バス権を持っていない場合（BUSY 入力が”High”の場合）の
次のシーケンスを示します。
(i)
SCAから上位MPUに、バス権解放要求(BUSREQ信号)を行い、それに対して上位MPUから、
バスの解放(BUSACK信号)を得るシーケンス例
(ii)
SCAがバスを解放するときに、他のバス・マスタからのバス権解放要求などにより、上位MPU
からのバス権解放信号(BUSACK)が“Low”のままの場合のバス解放シーケンス例
3-9
3. システム制御部
SCA の内蔵 DMA に、転送要求が発生した場合、SCA は、クロック(CLK)の立ち下がりで BUSREQ
信号を“Low”に下げ、バス権要求を上位 MPU に知らせます。次に SCA は、CLK の立ち上がりで上
位 MPU から BUSACK 信号をモニタし、それが“Low”となると、バス権を獲得します（ただし、こ
のときに他の周辺デバイスがバスを使用していないことを、クロックの立ち上がりで BUSY 信号（入
1
力* ）が“High”となっていることにより確認しています）。SCA が、バス権を獲得すると、クロッ
1
クの立ち上がりで、BUSY 信号（出力* ）を“Low”にして、他のバス・マスタに SCA がバスを使用
していることを知らせます。DMA サイクルは、次のクロック立ち上がりより開始します。
次に、SCA の内蔵 DMA の転送要求がなくなった場合、SCA はバスを解放します。SCA は、クロ
ックの立ち下がりで BUSREQ 信号を“High”にし、次のクロックの立ち上がりで DMA サイクルが終
2
了し、BUSY 信号を“High”* にして、上位 MPU および他のバス・マスタに、バスを解放したことを
知らせます。ここで、他の周辺デバイスからのバス権解放要求などにより、上位 MPU からのバス権
解放信号（BUSACK）が”Low”のままのときは BUSREQ を“High”にしたクロックから 2 サイクル後
のクロックの立ち上がりで、BEO 信号を“Low”にして BUSACK を下位のバス・マスタに伝達します。
【注】 *1 BUSY 端子は、SCA がスレーブ・モードのときは入力、マスタ・モードのときは出力
となります。
*2 BUSY 端子は、オープン・ドレイン出力なので、Vcc にプルアップしてください。
図 3.6(d)は、既に上位 MPU からバスが解放されている状態で、SCA にバス権要求が生じたシー
ケンス例を示します。
この場合には、上位 MPU から BUSACK 信号が“Low”であることから、SCA は、BUSY 信号をク
ロックの立ち上がりでモニタし、このとき、これが“High”であれば、他のバス・マスタはバスを使
用していないので BUSY (出力)を“Low”とし、SCA がバス権を獲得したことを、他のバス・マスタ
へ伝えます。次に BUSREQ 信号を、そのクロックの立ち下がりで“Low”とした後、次のクロックの
立ち上がりで BEO を“High”にして、下位のバス・マスタへの BUSACK の伝達を停止し、そのクロ
ックの立ち上がりから SCA は、DMA サイクルを開始します。
バスの開放については、前述の図 3.6(a)と同様になります。
その後、BUSACK 信号が“High”となった場合、出力 BEO は、BUSACK が“High”となった次のク
ロックの立ち上がりで、“High”になります。
図 3.6(c)は、SCA のバス権解放要求が既に生じているが、他のバス・マスタに、バス権を獲得さ
れている状態で、その後、上位 MPU から BUSACK 信号が“Low”のまま、その他のバス・マスタが
バスを解放した場合に、SCA がバスを獲得するシーケンス例を示します。
SCA は BUSREQ 信号を“Low”にした後、上位 MPU からの BUSACK 信号および他のバス・マスタ
からの BUSY 信号をモニタします。クロックの立ち上がりで、BUSACK が“Low”、BUSY が“High”
ならば、バス権を獲得し、クロックの立ち上がりから BUSY を“Low”として、次のクロックの立ち
上がりより、DMA サイクルを開始します。
次に、SCA のバス権解放要求が続いているが、上位 MPU から BUSACK を“High”とされた場合、
SCA はクロックの立ち上がりで BUSACK が“High”を認識したときに既に開始されている DMA サイ
クルまで実行し、終了後、クロックの立ち上がりで BUSY を入力(プルアップされているため“High”)
とし、いったんバスを解放します。なお、DMA サイクルは BUSACK の入力タイミング、挿入ウェ
イト数により、終了するタイミングは変化します。DMA サイクルの終了は、BUSY で確認してくだ
さい。
3-10
3. システム制御部
DMAサイクル
T1
Ti
T3
CLK (CPUモード1, 2, 3)
CLK (CPUモード0)
(CPUモード1, 2, 3)
HOLD (CPUモード0)
(CPUモード1, 2, 3)
HOLDA (CPUモード0)
入力
出力
スレーブ・モード
マスタ・モード
入力
スレーブ・モード
図 3.6(a) バス・アービトレーション・シーケンス例(a)
DMAサイクル
Ti
T1
T3
CLK (CPUモード1, 2, 3)
CLK (CPUモード0)
(CPUモード1, 2, 3)
HOLD (CPUモード0)
(CPUモード1, 2, 3)
HOLDA (CPUモード0)
入力
スレーブ・モード
出力
マスタ・モード
入力
スレーブ・モード
図 3.6 (b) バス・アービトレーション・シーケンス例(b)
3-11
3. システム制御部
DMAサイクル
Ti
T1
T2
T3
CLK (CPUモード1, 2, 3)
CLK (CPUモード0)
(CPUモード1, 2, 3)
HOLD (CPUモード0)
(CPUモード1, 2, 3)
HOLDA (CPUモード0)
入力
出力
スレーブ・モード
マスタ・モード
入力
図 3.6(c) バス・アービトレーション・シーケンス例(c)
VCC
SCA
他のバス･マスタ
バス･アービタ
上位MPU
図 3.6(d) システムブロック図
3-12
スレーブ・モード
3. システム制御部
バス・インタフェース
3.4
3.4.1 概要
本 LSI は、外部端子によって切換え可能な 4 種類の 8／16 ビット・インタフェースを備えていま
す。4 種類の CPU モードとバス・インタフェースとの関係を表 3.3 に示します。
表 3.3 CPU モードとバス・インタフェースとの関係一覧
バス幅
CPU
モード
データ・バスとアドレス・バスとの関係
バス・サイクル・ステート数
上位バイト
(D15∼D8)
下位バイト
(D7∼D0)
スレーブ・
モード*2*5
3
モード 0
16 ビット
奇数アドレス
偶数アドレス
4(5)* /4(5)*
モード 1
8 ビット
−
全アドレス
4/5
1
モード 2* 16 ビット
1
モード 3* 16 ビット
【注】 *1
*2
*3
*4
*5
偶数アドレス
偶数アドレス
適合MPU
DMA モード
3
3*
4
8086 系
3*
4
64180 系
68000 系Ⅰ
68000 系Ⅱ
奇数アドレス
5/6
3*
4
奇数アドレス
5/5
3*
4
CPU モード 2 と CPU モード 3 の相違点は、バス・インタフェース・タイミングのみです。詳し
くは第 10 章「電気的特性」を参照してください。
リード・サイクル・ステート数／ライト・サイクル・ステート数
スレーブ・モード・バス・サイクルが連続する場合のステート数です。
ノー・ウェイト時のステート数です。
最短ステート数です。MPU からのストローブ・ディセーブル・タイミングを遅らせることにより、
ステート数が増加します。
SCA は、3 種の 16 ビット・バス・インタフェース(CPU モード 0、2、3)をもっていますが、CPU
モード 0 と CPU モード 2、3 では、データ・バスの上位バイト、下位バイトのアドレスの割付けが
奇偶反対になっており、これによりバイト・スワップ機能をもたせてあります。各 CPU モードでの
データ・バスとメモリ・バンクとの関係は図 3.7 のようになります。
MPU
D15∼D8
D15∼D8
奇数アドレス
メモリ･バンク
MPU
D7∼D0
A0
D7∼D0
偶数アドレス
メモリ･バンク
(a) CPUモード0
D15∼D8
D15∼D8
偶数アドレス
メモリ･バンク
D7∼D0
D7∼D0
奇数アドレス
メモリ･バンク
(b) CPUモード2、3
図 3.7 各 CPU モードにおけるデータ・バスとメモリ・バンクの関係
3.4.2 スレーブ・モード・バス・サイクル
スレーブ・モードでのデータの流れは、リード・サイクル時、SCA→メモリの方向に、ライト・
サイクル時、メモリ→SCA の方向になります。アドレスおよびバス・インタフェース信号は、WAIT
3-13
3. システム制御部
を除いて入力信号となり、WAIT は出力信号となります。
CPU モード 0
(1)
CS が Low レベル(アクティブ)になると、SCA は BHE およびアドレス(A0∼A7) を取り込みます。
CS は、当該バス・サイクル期間中 Low レベルを保つ必要があります。サイクル終了後は、High レ
ベルでも Low レベルでもかまいません。また、サイクルの開始以前から Low レベルであってもかま
いせん。図 3.8 に CPU モード 0 におけるスレーブ・モード・バス・タイミング・シーケンスを示し
ます。
［リード・サイクル］
SCA は、T1 ステートと T2 ステートの間のクロックの立ち下がりで、RD が Low レベル(アクティ
ブ)であると、アドレスで指定されたレジスタの内容を T3 ステートのクロックの立ち上がりで、デー
タ・バスに出力します。RD は、T4 ステートの開始まで Low レベルを保つ必要があります。RD が、
High レベル(インアクティブ)になるとサイクルは終了し、SCA は WAIT 出力を High レベル (アクテ
ィブ) にし、データ・バスをフローティングにします。RD が High レベルになるのを遅らせること
により、リード・サイクルを引き延ばすことができます。
［ライト・サイクル］
SCA は、T1 ステートと T2 ステートの間のクロックの立ち下がりで WR が Low レベル(アクティブ)
であると、T2 ステートのクロックの立ち上がりでデータ・バス上のデータを内部に取り込み、アド
レスで指定されたレジスタに格納します。WR は、T4 ステートのクロックの立ち上がりまで Low レ
ベルを保つ必要があります。WR が、High レベル (インアクティブ) になるとサイクルは終了し、SCA
は WAIT 出力を High レベル (アクティブ) にします。
CPU モード 0 の場合、スレーブ・モード・バス・サイクルが連続するときには、サイクルの間に
Ti ステート(アイドル・ステート)を 1 サイクル以上挿入する必要があります。割込みアクノレッジ・
サイクルが続く場合にも Ti は必要です。スレーブ・モード・バス・サイクル割込みアクノレッジ・
サイクル以外のサイクルが続く場合には、Ti ステートは必要ありません。
3-14
3. システム制御部
T1
T2
T3
T4
T i*
T1
T2
T3
T4
T i*
CLK
レジスタ･アドレス
レジスタ･アドレス
A0∼A7
WAIT
D0∼D15
(OUT)
出力データ
D0∼D15
(IN)
入力データ
リード･サイクル SCA MPU
【注】
*
データのラッチ･ポイント
ライト･サイクル MPU SCA
スレーブ･モード･バス･サイクルが連続した場合、必要になるステートです。
ステートNo.はMPU側と一致していません。
図 3.8 CPU モード 0 スレーブ・モード・バス・タイミング・シーケンス
(2)
CPU モード 1
CS が Low レベル(アクティブ)になると、SCA はアドレス(A0∼A7)を取り込みます。CS は、当該
バス・サイクル期間中 Low レベルを保つ必要があります。サイクル終了後は、High レベル(インア
クティブ)にする必要があります。図 3.9 に CPU モード 1 におけるスレーブ・モード・バス・タイミ
ング・シーケンスを示します。
［リード・サイクル］
SCA は T2 ステートのクロックの立ち下がりで RD が Low レベル(アクティブ)であると、アドレス
で指定されたレジスタの内容を T3 ステートと T4 ステートの間のクロックの立ち上がりでデータ・バ
スに出力します。RD は T4 ステートのクロックの立ち下がりまで Low レベルを保つ必要があります。
RD が High レベル(インアクティブ)になるとサイクルは終了し、SCA は WAIT 出力を High レベル(ア
クティブ)にし、データ・バスをフローティングにします。RD が High レベルになるのを遅らせるこ
とにより、リード・サイクルを引き延ばすことができます。
［ライト・サイクル］
SCA は T2 ステートと T3 ステートの間のクロックの立ち上がりで WR が Low レベル(アクティブ)
であると、T3 ステートのクロックの立ち下がりでデータ・バス上のデータを内部に取り込み、アド
レスで指定されたレジスタに格納します。WR は、T5 ステートのクロックの立ち下がりまで Low レ
ベルを保つ必要があります。WR が High レベル(インアクティブ)になるとサイクルは終了し、SCA
3-15
3. システム制御部
は WAIT 出力を High レベル(アクティブ)にします。
T1
T2
T3
T4
T1
T2
T3
T4
T5
CLK
レジスタ･アドレス
A0∼A7
レジスタ･アドレス
WAIT
D0∼D7
出力データ
(OUT)
D0∼D7
(IN)
入力データ
データのラッチ･ポイント
リード･サイクル SCA MPU
ライト･サイクル MPU SCA
【注】
ステートNo.はMPU側と一致していません。
図 3.9 CPU モード 1 スレーブ・モード・バス・タイミング・シーケンス
CPU モード 2
(3)
CS および AS が共に Low レベル(アクティブ)になると、SCA はアドレス(A1∼A7)を取り込みます。
CS および AS は、当該バス・サイクル期間中 Low レベルを保つ必要があります。サイクル終了後は、
High レベル(インアクティブ)にする必要があります。図 3.10 に CPU モード 2 におけるスレーブ・
モード・バス・タイミング・シーケンスを示します。
［リード・サイクル］
SCA は R/W が High レベルのとき、T2 ステートと T3 ステートの間のクロックの立ち上がりで HDS
あるいは LDS が Low レベル(アクティブ)であると、アドレスで指定されたレジスタの内容を T4 ステ
ートの立ち下がりでデータ・バスに出力します。HDS あるいは LDS は、T5 ステートの開始まで Low
レベルを保つ必要があります。HDS および LDS が High レベル(インアクティブ)になるとサイクル
は終了し、SCA は WAIT 出力を High レベル(アクティブ)にし、データ・バスをフローティングにし
ます。HDS、LDS が High レベルになるのを遅らせることにより、リード・サイクルを引き延ばすこ
とができます。
［ライト・サイクル］
SCA は R/W が Low レベルのとき、T3 ステートのクロックの立ち下がりで HDS あるいは LDS が
Low レベル(アクティブ)であると、T4 ステートのクロックの立ち下がりでデータ・バス上のデータ
を内部に取り込み、アドレスで指定されたレジスタに格納します。HDS あるいは LDS は、T6 ステー
3-16
3. システム制御部
トのクロックの立ち下がりまで Low レベルを保つ必要があります。HDS および LDS が High レベル
(インアクティブ)になるとサイクルは終了し、SCA は WAIT 出力を High レベル( アクティブ) にし
ます。
T1
T2
T3
T4
T5
T1
T2
T3
T4
T5
T6
CLK
A1∼A7
レジスタ･アドレス
レジスタ･アドレス
,
R/
WAIT
D0∼D15
(OUT)
出力データ
D0∼D15
(IN)
入力データ
データのラッチ・ポイント
リード･サイクル SCA MPU
ライト･サイクル MPU SCA
【注】
ステートNo.はMPU側と一致していません。
図 3.10 CPU モード 2 スレーブ・モード・バス・タイミング・シーケンス
(4)
CPU モード 3
CS および AS が共に Low レベル(アクティブ)になると、SCA はアドレス(A1∼A7) を取り込みます。
CS および AS は、当該バス・サイクル期間中 Low レベルを保つ必要があります。サイクル終了後は、
High レベルにする必要があります。図 3.11 に CPU モード 3 におけるスレーブ・モード・バス・タ
イミング・シーケンスを示します。
［リード・サイクル］
SCA は R／W が High レベルのとき、
T1 ステートと T2 ステートの間のクロックの立ち上がりで HDS
あるいは LDS が Low レベル(アクティブ)であると、アドレスで指定されたレジスタの内容を T3 ステ
ートのクロックの立ち下がりでデータ・バスに出力します。HDS あるいは LDS は、T5 ステートの開
始まで Low レベルを保つ必要があります。HDS および LDS が High レベル(インアクティブ)になる
3-17
3. システム制御部
とサイクルは終了し、SCA は WAIT 出力を High レベル(アクティブ)にし、データ・バスをフローテ
ィングにします。HDS、LDS が High レベルになるのを遅らせることにより、リード・サイクルを引
き延ばすことができます。
［ライト・サイクル］
SCA は R／W が Low レベルのとき、T2 ステートと T3 ステートの間のクロックの立ち上がりで HDS
あるいは LDS が Low レベル(アクティブ)であると、T3 ステートのクロックの立ち下がりでデータ・
バス上のデータを内部に取り込み、アドレスで指定されたレジスタに格納します。HDS あるいは LDS
は、T5 ステートのクロックの立ち下がりまで Low レベルを保つ必要があります。HDS および LDS
が High レベル(インアクティブ)になるとサイクルは終了し、SCA は WAIT 出力を High レベル(アク
ティブ)にします。
T1
T2
T3
T4
T5
T1
T2
T3
T4
T5
CLK
A1∼A7
レジスタ･アドレス
レジスタ･アドレス
,
R/
WAIT
D0∼D15
(OUT)
出力データ
D0∼D15
(IN)
入力データ
データのラッチ･ポイント
リード･サイクル SCA MPU
ライト･サイクル MPU SCA
【注】
ステートNo.はMPU側と一致していません。
図 3.11 CPU モード 3 スレーブ・モード・バス・タイミング・シーケンス
3.4.3 マスタ・モード・バス・サイクル
マスタ(DMA)モードでのデータの流れは、リード・サイクル時、メモリ→SCA の方向に、ライト・
サイクル時、SCA→メモリの方向になります。アドレスおよびバス・インタフェース信号は、WAIT
を除いて出力信号となり、WAIT は入力信号となります。
［奇数アドレスからのワード転送］
CPU モード 0、2、3 のとき、DMA 転送の際に奇数アドレスからのワード転送の必要が発生する
3-18
3. システム制御部
と、DMAC は、まず奇数アドレスに 1 バイト転送し、次に偶数アドレスに残りの 1 バイトを転送し
ます。つまり奇数アドレスからのワード転送は、バイト転送 2 回に分けて実行されます。図 3.12 に
奇数アドレスからのワード転送を示します。
D15
D8 D7
D0
2n＋3
—
次に転送
2n＋1
最初に転送
—
2n＋2
2n
D15
2n＋2
2n
D8 D7
D0
次に転送
—
2n＋3
—
最初に転送
2n＋1
(a) CPUモード0
(b) CPUモード2, 3
2n, 2n＋1, ･･･はアドレス
図 3.12 奇数アドレスからのワード転送
［偶数アドレスからのワード転送］
CPU モード 0、2、3 のとき、DMA 転送の際に偶数アドレスからのワード転送は、1 ワードを 1 回
で転送して終了します。
［奇数アドレスからの 3 バイト以上の転送］
CPU モード 0、2、3 のとき、DMA 転送の際に奇数アドレスからの 3 バイト以上の転送の必要が
発生すると、DMAC は、まず奇数アドレスに 1 バイト転送し、次から偶数アドレスからのワード転
送を続けます。最後の転送が 1 バイトになった場合は偶数アドレスに転送します。図 3.13 に奇数ア
ドレスからのデータ転送例を示します。
D15
2n＋7
D8 D7
D0
(4) バイト転送
—
D15
D8 D7
2n＋6
2n＋6 (4) バイト転送
D0
—
2n＋7
2n＋5 (3)
ワード転送
2n＋4
2n＋4 (3)
ワード転送
2n＋5
2n＋3 (2)
ワード転送
2n＋2
2n＋2 (2)
ワード転送
2n＋3
2n＋1 (1) バイト転送
—
(a) CPUモード0
2n
2n
(1) バイト転送
—
2n＋1
(b) CPUモード2, 3
2n, 2n＋1, ･･･はアドレス
図 3.13 奇数アドレスからのデータ転送例
図 3.14(a)∼(f)に各 CPU モードにおける DMA モード・バス・タイミング・シーケンスを示しま
す。
3-19
3. システム制御部
DMAリード･サイクル
T1
T2
T3
DMAライト･サイクル
T1
T2
T3
CLK
メモリ･アドレス
メモリ･アドレス
A0∼A23
(
)
WAIT
D0∼D15
受信データ
(OUT)
D0∼D15
(IN)
送信
データ
データのラッチ･ポイント
図 3.14(a) CPU モード 0 マスタ・モード・バス・タイミング・シーケンス(TW ステートなし)
3-20
3. システム制御部
DMAリード･サイクル
T1
T2
TW
DMAライト･サイクル
T3
T1
T2
TW
T3
CLK
メモリ･アドレス
メモリ･アドレス
A0∼A23
(
)
WAIT
D0∼D15
受信データ
(OUT)
D0∼D15
送信
データ
(IN)
データのラッチ･ポイント
図 3.14(b) CPU モード 0 マスタ・モード・バス・タイミング・シーケンス(TW ステートあり)
3-21
3. システム制御部
DMAリード･サイクル
T1
T2
T3
DMAライト･サイクル
T1
T2
T3
CLK
A0∼A23
(
メモリ･アドレス
メモリ･アドレス
)
WAIT
D0∼D7
受信データ
(OUT)
D0∼D7
(IN)
送信
データ
データのラッチ･ポイント
図 3.14(c) CPU モード 1 マスタ・モード・バス・タイミング・シーケンス(TW ステートなし)
3-22
3. システム制御部
DMAリード･サイクル
T1
T2
TW
DMAライト･サイクル
T3
T1
T2
TW
T3
CLK
A0∼A23
(
メモリ･アドレス
メモリ･アドレス
)
WAIT
D0∼D7
受信データ
(OUT)
D0∼D7
送信
データ
(IN)
データのラッチ･ポイント
図 3.14(d) CPU モード 1 マスタ・モード・バス・タイミング・シーケンス(TW ステートあり)
3-23
3. システム制御部
DMAリード･サイクル
T1
T2
T3
DMAライト･サイクル
T1
T2
T3
CLK
A1∼A23
メモリ･アドレス
メモリ･アドレス
,
WAIT
R/
D0∼D15
(OUT)
D0∼D15
(IN)
受信データ
送信
データ
データのラッチ･ポイント
図 3.14(e) CPU モード 2，3 マスタ・モード・バス・タイミング・シーケンス(TW ステートなし)
3-24
3. システム制御部
DMAリード･サイクル
T1
T2
TW
DMAライト･サイクル
T3
T1
T2
TW
T3
CLK
A1 ∼A23
メモリ･アドレス
メモリ･アドレス
,
WAIT
R/
D0∼D15
(OUT)
D0∼D15
(IN)
受信データ
送信
データ
データのラッチ･ポイント
図 3.14(f) CPU モード 2、3 マスタ・モード・バス・タイミング・シーケンス(TW ステートあり)
3-25
4.
4.1
割込み制御部
概要
本 LSI は、上位 MPU に対して、1 本の割込み要求信号 INT を持っています。INT 信号は 20 種類
の割込み要求により発生します。本 LSI の割込み要求と各機能ブロックとの関係を図 4.1 に示しま
す。
MSCI
（チャネル0）
TXRDY0
RXINT0
TXINT0
RXRDY1
MSCI
（チャネル1）
TXRDY1
RXINT1
TXINT1
DMAC
（チャネル0）
DMAC
（チャネル1）
DMIA0
DMIB0
DMIA1
DMIB1
DMAC
（チャネル2）
DMIA2
DMAC
（チャネル3）
DMIA3
DMIB2
DMIB3
タイマ
（チャネル0）
T0IRQ
タイマ
（チャネル1）
T1IRQ
タイマ
（チャネル2）
T2IRQ
タイマ
（チャネル3）
T3IRQ
割込み制御︵優先順位判定および当該割込みのイネーブル／ディスエーブル制御︶
RXRDY0
図 4.1 割込みブロック図
4-1
4. 割込み制御部
各割込み優先順位と割込み要因の概略を表 4.1 に示します。
表 4.1 割込みの種類・優先順位・割込み要因
No.
割込み名称
1 MSCI0 RXRDY0
優先度*
高
割込み要因
受信バッファレディ(チャネル 0)
2 MSCI0 TXRDY0
送信バッファレディ(チャネル 0)
3 MSCI0 RXINT0
各種受信ステータス(チャネル 0)
4 MSCI0 TXINT0
各種送信ステータス(チャネル 0)
5 MSCI1 RXRDY1
受信バッファレディ(チャネル 1)
6 MSCI1 TXRDY1
送信バッファレディ(チャネル 1)
7 MSCI1 RXINT1
各種受信ステータス(チャネル 1)
8 MSCI1 TXINT1
各種送信ステータス(チャネル 1)
9 DMAC0 DMIA0
エラー割込み(チャネル 0)
10 DMAC0 DMIB0
正常終了割込み(チャネル 0)
11 DMAC1 DMIA1
エラー割込み(チャネル 1)
12 DMAC1 DMIB1
正常終了割込み(チャネル 1)
13 DMAC2 DMIA2
エラー割込み(チャネル 2)
14 DMAC2 DMIB2
正常終了割込み(チャネル 2)
15 DMAC3 DMIA3
エラー割込み(チャネル 3)
16 DMAC3 DMIB3
正常終了割込み(チャネル 3)
17 タイマ 0 T0IRQ
カウント値一致(チャネル 0)
18 タイマ 1 T1IRQ
カウント値一致(チャネル 1)
19 タイマ 2 T2IRQ
20 タイマ 3 T3IRQ
【注】 *
低
カウント値一致(チャネル 2)
カウント値一致(チャネル 3)
割込みコントロール・レジスタ(ITCR)の設定により MSCI と DMAC の優先順位を変更することが
できます。詳細は「4.2.2 割込みモディファイ・ベクタ・レジスタ」、「4.2.3 割込みコントロ
ール・レジスタ」を参照してください。
要求された割込みは、割込みステータス・レジスタ 0、1、2*（ISR0、1、2）に要求発生のステー
タスがセットされます。もし、要求された当該の割込みが、割込み許可レジスタ 0、1、2*（IER0、
1、2）により許可されていれば、MPU に対して割込みを要求します。
【注】 *
4-2
詳細は 4.2.4∼6「割込みステータス・レジスタ 0∼2」、4.2.7∼9「割込み許可レジスタ
0∼2」を参照してください。
4. 割込み制御部
4.2
レジスタ
本 LSI には、9 つの割込みコントロール用レジスタがあります。これらのレジスタは、MPU から
のリード／ライト命令により、アクセスされます。
4.2.1 割込み固定ベクタ・レジスタ(IVR)
割込みアクノレッジ・サイクルで MPU に出力するベクタ・アドレスを格納するレジスタです。
ビット：
7
6
5
4
3
2
1
0
IVR7
IVR6
IVR5
IVR4
IVR3
IVR2
IVR1
IVR0
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
固定ベクタ・アドレス
任意の固定ベクタ・アドレスを設定することができます。
ベクタ出力方式は 4.3 に詳述します。
4.2.2 割込みモディファイ・ベクタ・レジスタ(IMVR)
割込みアクノレッジ・サイクルで MPU に出力するモディファイ・ベクタ・アドレスを格納する
レジスタです。
このレジスタは、8 ビットで構成されており、下位 6 ビットは、割込み要因に応じて、固定コー
ドが割り当てられています。複数の割込み要因がある場合には、最も優先順位の高い割込み要因の
固定コードが割り当てられます。ビット 7、6(IMVR7、6)は、任意の値を設定できます。
ビット：
初期値：
R/W：
7
6
5
4
3
2
1
0
IMVR7
IMVR6
−
−
−
−
−
−
0
0
0
0
0
0
0
0
R/W
R/W
−
−
−
−
−
−
固定コード*
モディファイ・ベクタ・アドレス
【注】* 固定コードについては、表4.2「割込み要因とベクタ・アドレス」を参照してください。
リセット時には、ビット 7、6 は“0”にクリアされます。また、ビット 5∼0 は、リード時には、
常に“0”が読み出されます。ライト時には、ビット 5∼0 には“0”をライトしてください。
4-3
4. 割込み制御部
4.2.3 割込みコントロール・レジスタ(ITCR)
割込み要因の優先順位、アクノレッジ・サイクル方式、ベクタ出力方式を制御するレジスタです。
ビット：
初期値：
R/W：
7
6
5
4
3
2
1
0
IPC
IAK1
IAK0
VOS
−*
−*
−*
−*
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
割込み優先順位
0: MSCI > DMAC
1: DMAC > MSCI
アクノレッジ・サイクル方式
00: ノン・アクノレッジ・サイクル
01: シングル・アクノレッジ・サイクル
10: ダブル・アクノレッジ・サイクル
11: 予備
ベクタ出力方式
0: 固定ベクタ・レジスタ
1: モディファイ・ベクタ
・レジスタ
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：IPC（割込み優先順位）
割込み要因の優先順位をコントロールするビットです。このビットは、リセット時には“0”にク
リアされます。
機 能
IPC
0
MSCI の割込み要因の方が DMAC の割込み要因より優先順位が高くなります。
1
DMAC の割込み要因の方が MSCI の割込み要因より優先順位が高くなります。
ビット6、5：IAK1、0（アクノレッジ・サイクル方式）
割込みアクノレッジ・サイクルの方式を選択するビットです。これらのビットは、リセット時に
は“0”にクリアされます。
IAK1
IAK0
機 能
0
0
ノン・アクノレッジ・サイクル：INTA 端子がアクティブ(Low レベル)になって
もデータ・バスはハイ・インピーダンスのままになります。SCA は INTA 入力を
無視しますが、INTA 端子に信号を入力しない場合には、INTA 端子を Vcc にプル
アップしてください。
1
シングル・アクノレッジ・サイクル：1 回目の INTA 端子アクティブ(Low レベル)
入力時に、IVR または IMVR*1 の値をデータ・バス(D7∼D0)に出力します*2。
0
ダブル・アクノレッジ・サイクル：1 回目の INTA 端子アクティブ(Low レベル)
入力は無視(データ・バスはハイ・インピーダンス)し、2 回目の INTA 端子アクテ
ィブ(Low レベル)入力時に、IVR または IMVR*1 の値をデータ・バス(D7∼D0)に出
力します*2。
1
予備
1
【注】 *1
*2
4-4
IVR か IMVR かの選択は、本レジスタの VOS ビットにより行います。
このとき D15∼D8 は不定出力になります。
4. 割込み制御部
ビット4：VOS(ベクタ出力方式)
シングルまたはダブル・アクノレッジ・サイクル中に出力するベクタを選択するビットです。こ
のビットはリセット時には“0”にクリアされます。
機 能
VOS
0
固定ベクタ・レジスタ選択：シングルまたはダブル・アクノレッジ・サイクル中に
固定ベクタ・レジスタ(IVR)の内容を出力します。
1
モディファイ・ベクタ・レジスタ選択：シングルまたはダブル・アクノレッジ・サ
イクル中にモディファイ・ベクタ・レジスタ(IMVR)の内容を出力します。
ビット3∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
4.2.4 割込みステータス・レジスタ 0(ISR0)
割込み要求発生のステータスがセットされるリード専用のレジスタです。リセット時には、すべ
てのビットが“0”にクリアされます。
ビット：
7
6
TXINT1
RXINT1
5
4
TXRDY1 RXRDY1
3
2
TXINT0
RXINT0
1
0
TXRDY0 RXRDY0
初期値：*
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
R
R
MSCI チャネル0 RXRDY
0: 要求なし
1: 要求あり
MSCIチャネル1 TXINT
0: 要求なし
1: 要求あり
MSCIチャネル1 RXINT
0: 要求なし
1: 要求あり
MSCIチャネル1 TXRDY
0: 要求なし
1: 要求あり
MSCIチャネル1 RXRDY
0: 要求なし
1: 要求あり
MSCIチャネル0 TXRDY
0: 要求なし
1: 要求あり
MSCIチャネル0 RXINT
0: 要求なし
1: 要求あり
MSCIチャネル0 TXINT
0: 要求なし
1: 要求あり
【注】* ハードウェア・リセット時の値です。
4-5
4. 割込み制御部
ビット7：TXINT1(MSCIチャネル1 TXINT)
機 能
TXINT1
0
MSCI チャネル 1 の割込み TXINT が要求されていないことを示します。
1
MSCI チャネル 1 の割込み TXINT が要求されていることを示します。
ビット6：RXINT1(MSCIチャネル1 RXINT)
機 能
RXINT1
0
MSCI チャネル 1 の割込み RXINT が要求されていないことを示します。
1
MSCI チャネル 1 の割込み RXINT が要求されていることを示します。
ビット5：TXRDY1(MSCIチャネル1 TXRDY)
機 能
TXRDY1
0
MSCI チャネル 1 の割込み TXRDY が要求されていないことを示します。
1
MSCI チャネル 1 の割込み TXRDY が要求されていることを示します。
ビット4：RXRDY1(MSCIチャネル1 RXRDY)
機 能
RXRDY1
0
MSCI チャネル 1 の割込み RXRDY が要求されていないことを示します。
1
MSCI チャネル 1 の割込み RXRDY が要求されていることを示します。
ビット3：TXINT0(MSCIチャネル0 TXINT)
機 能
TXINT0
0
MSCI チャネル 0 の割込み TXINT が要求されていないことを示します。
1
MSCI チャネル 0 の割込み TXINT が要求されていることを示します。
ビット2：RXINT0(MSCIチャネル0 RXINT)
機 能
RXINT0
0
MSCI チャネル 0 の割込み RXINT が要求されていないことを示します。
1
MSCI チャネル 0 の割込み RXINT が要求されていることを示します。
ビット1：TXRDY0(MSCIチャネル0 TXRDY)
機 能
TXRDY0
0
MSCI チャネル 0 の割込み TXRDY が要求されていないことを示します。
1
MSCI チャネル 0 の割込み TXRDY が要求されていることを示します。
ビット0：RXRDY0(MSCIチャネル0 RXRDY)
RXRDY0
4-6
機 能
0
MSCI チャネル 0 の割込み RXRDY が要求されていないことを示します。
1
MSCI チャネル 0 の割込み RXRDY が要求されていることを示します。
4. 割込み制御部
4.2.5 割込みステータス・レジスタ 1(ISR1)
割込み要求発生のステータスがセットされるリード専用のレジスタです。リセット時には、すべ
てのビットが“0”にクリアされます。
ビット：
7
6
5
4
3
2
1
0
DMIB3
DMIA3
DMIB2
DMIA2
DMIB1
DMIA1
DMIB0
DMIA0
初期値：*
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
R
R
DMA割込みB チャネル3
0: 要求なし
1: 要求あり
DMA割込みA チャネル0
0: 要求なし
1: 要求あり
DMA割込みB チャネル0
0: 要求なし
1: 要求あり
DMA割込みA チャネル3
0: 要求なし
1: 要求あり
DMA割込みB チャネル2
0: 要求なし
1: 要求あり
DMA割込みA チャネル2
0: 要求なし
1: 要求あり
DMA割込みA チャネル1
0: 要求なし
1: 要求あり
DMA割込みB チャネル1
0: 要求なし
1: 要求あり
【注】* ハードウェア・リセット時の値です。
ビット7：DMIB3(DMA割込みB チャネル3)
機 能
DMIB3
0
DMAC チャネル 3 の割込み DMIB が要求されていないことを示します。
1
DMAC チャネル 3 の割込み DMIB が要求されていることを示します。
ビット6：DMIA3(DMA割込みA チャネル3)
機 能
DMIA3
0
DMAC チャネル 3 の割込み DMIA が要求されていないことを示します。
1
DMAC チャネル 3 の割込み DMIA が要求されていることを示します。
ビット5：DMIB2(DMA割込みB チャネル2)
DMIB2
機 能
0
DMAC チャネル 2 の割込み DMIB が要求されていないことを示します。
1
DMAC チャネル 2 の割込み DMIB が要求されていることを示します。
4-7
4. 割込み制御部
ビット4：DMIA2(DMA割込みA チャネル2)
機 能
DMIA2
0
DMAC チャネル 2 の割込み DMIA が要求されていないことを示します。
1
DMAC チャネル 2 の割込み DMIA が要求されていることを示します。
ビット3：DMIB1(DMA割込みB チャネル1)
機 能
DMIB1
0
DMAC チャネル 1 の割込み DMIB が要求されていないことを示します。
1
DMAC チャネル 1 の割込み DMIB が要求されていることを示します。
ビット2：DMIA1(DMA割込みA チャネル1)
機 能
DMIA1
0
DMAC チャネル 1 の割込み DMIA が要求されていないことを示します。
1
DMAC チャネル 1 の割込み DMIA が要求されていることを示します。
ビット1：DMIB0(DMA割込みB チャネル0)
機 能
DMIB0
0
DMAC チャネル 0 の割込み DMIB が要求されていないことを示します。
1
DMAC チャネル 0 の割込み DMIB が要求されていることを示します。
ビット0：DMIA0(DMA割込みA チャネル0)
DMIA0
4-8
機 能
0
DMAC チャネル 0 の割込み DMIA が要求されていないことを示します。
1
DMAC チャネル 0 の割込み DMIA が要求されていることを示します。
4. 割込み制御部
4.2.6 割込みステータス・レジスタ 2(ISR2)
割込み要求発生のステータスがセットされるリード専用のレジスタです。ビット 7∼4 は、リセッ
ト時には“0”にクリアされます。ビット 3∼0 は、リザーブ・ビットです。ビット 3∼0 は、リード
すると常に“0”が読めます。
ビット：
7
6
5
4
3
2
1
0
T3IRQ
T2IRQ
T1IRQ
T0IRQ
−
−
−
−
初期値：*
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
−
−
−
−
タイマ・チャネル3
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル2
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル0
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル1
割込み要求
0: 要求なし
1: 要求あり
【注】* ハードウェア・リセット時の値です。
ビット7：T3IRQ(タイマ・チャネル3 割込み要求)
T3IRQ
機 能
0
タイマ・チャネル 3 の割込み T3IRQ が要求されていないことを示します。
1
タイマ・チャネル 3 の割込み T3IRQ が要求されていることを示します。
ビット6：T2IRQ(タイマ・チャネル2 割込み要求)
T2IRQ
機 能
0
タイマ・チャネル 2 の割込み T2IRQ が要求されていないことを示します。
1
タイマ・チャネル 2 の割込み T2IRQ が要求されていることを示します。
ビット5：T1IRQ(タイマ・チャネル1 割込み要求)
T1IRQ
機 能
0
タイマ・チャネル 1 の割込み T1IRQ が要求されていないことを示します。
1
タイマ・チャネル 1 の割込み T1IRQ が要求されていることを示します。
4-9
4. 割込み制御部
ビット4：T0IRQ(タイマ・チャネル0 割込み要求)
機 能
T0IRQ
0
タイマ・チャネル 0 の割込み T0IRQ が要求されていないことを示します。
1
タイマ・チャネル 0 の割込み T0IRQ が要求されていることを示します。
ビット3∼0：リザーブ・ビット
リードすると常に“0”が読めます。
4.2.7 割込み許可レジスタ 0(IER0)
割込みステータス・レジスタ 0(ISR0)にセットされた割込み要求のイネーブル／ディスエーブルを
指定するレジスタです。リセット時には、このレジスタのすべてのビットが“0”にクリアされます。
ビット：
7
6
5
4
3
2
1
0
TXINT1E RXINT1E TXRDY1E RXRDY1E TXINT0E RXINT0E TXRDY0ERXRDY0E
初期値：*
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
MSCI チャネル 1
TXINTイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
RXRDY イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
RXINT イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
TXRDY イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
TXRDYイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
RXRDY イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
RXINTイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
TXINT イネーブル
0: ディスエーブル
1: イネーブル
【注】* ハードウェア・リセット時の値です。
ビット7：TXINT1E(MSCIチャネル1 TXINTイネーブル)
TXINT1E
機 能
0
MSCI チャネル 1 の割込み TXINT をディスエーブルにします。
1
MSCI チャネル 1 の割込み TXINT をイネーブルにします。
ビット6：RXINT1E(MSCIチャネル1 RXINTイネーブル)
RXINT1E
4-10
機 能
0
MSCI チャネル 1 の割込み RXINT をディスエーブルにします。
1
MSCI チャネル 1 の割込み RXINT をイネーブルにします。
4. 割込み制御部
ビット5：TXRDY1E(MSCIチャネル1 TXRDYイネーブル)
TXRDY1E
機 能
0
MSCI チャネル 1 の割込み TXRDY をディスエーブルにします。
1
MSCI チャネル 1 の割込み TXRDY をイネーブルにします。
ビット4：RXRDY1E(MSCIチャネル1 RXRDYイネーブル)
RXRDY1E
機 能
0
MSCI チャネル 1 の割込み RXRDY をディスエーブルにします。
1
MSCI チャネル 1 の割込み RXRDY をイネーブルにします。
ビット3：TXINT0E(MSCIチャネル0 TXINTイネーブル)
TXINT0E
機 能
0
MSCI チャネル 0 の割込み TXINT をディスエーブルにします。
1
MSCI チャネル 0 の割込み TXINT をイネーブルにします。
ビット2：RXINT0E(MSCIチャネル0 RXINTイネーブル)
RXINT0E
機 能
0
MSCI チャネル 0 の割込み RXINT をディスエーブルにします。
1
MSCI チャネル 0 の割込み RXINT をイネーブルにします。
ビット1：TXRDY0E(MSCIチャネル0 TXRDYイネーブル)
TXRDY0E
機 能
0
MSCI チャネル 0 の割込み TXRDY をディスエーブルにします。
1
MSCI チャネル 0 の割込み TXRDY をイネーブルにします。
ビット0：RXRDY0E(MSCIチャネル0 RXRDYイネーブル)
RXRDY0E
機 能
0
MSCI チャネル 0 の割込み RXRDY をディスエーブルにします。
1
MSCI チャネル 0 の割込み RXRDY をイネーブルにします。
4-11
4. 割込み制御部
4.2.8 割込み許可レジスタ 1(IER1)
割込みステータス・レジスタ 1(ISR1)にセットされた割込み要求のイネーブル／ディスエーブルを
指定するレジスタです。リセット時には、このレジスタのすべてのビットが“0”にクリアされます。
ビット：
7
6
5
DMIB3E DMIA3E
初期値：*
R/W：
4
DMIB2E DMIA2E
3
2
DMIB1E DMIA1E
1
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DMA 割込みB
チャネル3 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル0 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル3 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル0 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル2 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル2 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル1 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル1 イネーブル
0: ディスエーブル
1: イネーブル
【注】* ハードウェア・リセット時の値です。
ビット7：DMIB3E(DMA割込みBチャネル3 イネーブル)
DMIB3E
機 能
0
DMAC チャネル 3 の割込み DMIB をディスエーブルにします。
1
DMAC チャネル 3 の割込み DMIB をイネーブルにします。
ビット6：DMIA3E(DMA割込みAチャネル3 イネーブル)
DMIA3E
機 能
0
DMAC チャネル 3 の割込み DMIA をディスエーブルにします。
1
DMAC チャネル 3 の割込み DMIA をイネーブルにします。
ビット5：DMIB2E(DMA割込みBチャネル2 イネーブル)
DMIB2E
4-12
0
DMIB0E DMIA0E
機 能
0
DMAC チャネル 2 の割込み DMIB をディスエーブルにします。
1
DMAC チャネル 2 の割込み DMIB をイネーブルにします。
4. 割込み制御部
ビット4：DMIA2E(DMA割込みAチャネル2 イネーブル)
DMIA2E
機 能
0
DMAC チャネル 2 の割込み DMIA をディスエーブルにします。
1
DMAC チャネル 2 の割込み DMIA をイネーブルにします。
ビット3：DMIB1E(DMA割込みBチャネル1 イネーブル)
DMIB1E
機 能
0
DMAC チャネル 1 の割込み DMIB をディスエーブルにします。
1
DMAC チャネル 1 の割込み DMIB をイネーブルにします。
ビット2：DMIA1E(DMA割込みAチャネル1 イネーブル)
DMIA1E
機 能
0
DMAC チャネル 1 の割込み DMIA をディスエーブルにします。
1
DMAC チャネル 1 の割込み DMIA をイネーブルにします。
ビット1：DMIB0E(DMA割込みBチャネル0 イネーブル)
DMIB0E
機 能
0
DMAC チャネル 0 の割込み DMIB をディスエーブルにします。
1
DMAC チャネル 0 の割込み DMIB をイネーブルにします。
ビット0：DMIA0E(DMA割込みAチャネル0 イネーブル)
DMIA0E
機 能
0
DMAC チャネル 0 の割込み DMIA をディスエーブルにします。
1
DMAC チャネル 0 の割込み DMIA をイネーブルにします。
4-13
4. 割込み制御部
4.2.9 割込み許可レジスタ 2(IER2)
割込みステータス・レジスタ 2(ISR2)にセットされた割込み要求のイネーブル／ディスエーブルを
指定するレジスタです。ビット 7∼4 は、リセット時には“0”にクリアされます。ビット 3∼0 は、
リザーブ・ビットです。ビット 3∼0 は、リードすると常に“0”が読めます。ビット 3∼0 にライト
するときには“0”をライトしてください。
ビット：
初期値：*
R/W：
7
6
5
4
3
2
1
0
T3IRQE
T2IRQE
T1IRQE
T0IRQE
−
−
−
−
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
タイマ・チャネル3
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル2
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル0
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル1
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
【注】* ハードウェア・リセット時の値です。
ビット7：T3IRQE(タイマ・チャネル3 割込み要求イネーブル)
機 能
T3IRQE
0
タイマ・チャネル 3 の割込み要求 T3IRQ をディスエーブルにします。
1
タイマ・チャネル 3 の割込み要求 T3IRQ をイネーブルにします。
ビット6：T2IRQE(タイマ・チャネル2 割込み要求イネーブル)
機 能
T2IRQE
0
タイマ・チャネル 2 の割込み要求 T2IRQ をディスエーブルにします。
1
タイマ・チャネル 2 の割込み要求 T2IRQ をイネーブルにします。
ビット5：T1IRQE(タイマ・チャネル1 割込み要求イネーブル)
機 能
T1IRQE
0
タイマ・チャネル 1 の割込み要求 T1IRQ をディスエーブルにします。
1
タイマ・チャネル 1 の割込み要求 T1IRQ をイネーブルにします。
ビット4：T0IRQE(タイマ・チャネル0 割込み要求イネーブル)
機 能
T0IRQE
0
タイマ・チャネル 0 の割込み要求 T0IRQ をディスエーブルにします。
1
タイマ・チャネル 0 の割込み要求 T0IRQ をイネーブルにします。
ビット3∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライトするときには“0”をライトしてください。
4-14
4. 割込み制御部
4.3
ベクタ出力方式
本 LSI は、2 種類のベクタ出力を設定することができます。ベクタはデータ・バスの D7∼D0 に出
1
力されます* 。
（1） 固定ベクタ
8ビット任意に設定できる割込みベクタレジスタ(IVR)の値を出力します。
（2） モディファイ・ベクタ
2ビット任意に設定でき、他の6ビットは割込みの要因に応じてモディファイされる割込み
モディファイ・ベクタ・レジスタ(IMVR)の値を出力します。
2
いずれの出力方式を選ぶかは、割込みコントロール・レジスタ(ITCR)* に設定します。
【注】 *1 D15∼D8 は不定を出力します。
*2 「4.2.3 割込みコントロール・レジスタ」を参照してください。
4.4
アクノレッジ・サイクル方式
本 LSI は、3 種類のアクノレッジ・サイクルを設定することができます。
（1） ノン・アクノレッジ・サイクル
INTAがアクティブ(Lowレベル)になっても、データ・バスはハイ・インピーダンスになりま
す。
（2） シングル・アクノレッジ・サイクル
1回目のINTAアクティブ入力時に、IVRまたはIMVRの値をデータ・バスに出力します。
（3） ダブル・アクノレッジ・サイクル
1回目のINTAアクティブ入力は無視(ハイ・インピーダンス)します。
2回目のINTAアクティブ入力時に、IVRまたはIMVRの値をデータ・バスに出力します。
ただし、割込み要因がない場合(INT インアクティブ時)に INTA を Low レベルにしてもベクタは
出力されません。
図 4.2、図 4.3 にそれぞれシングル・アクノレッジ・サイクルおよびダブル・アクノレッジ・サイ
クルのタイミング・シーケンスを示します。
割込みアクノレッジ･サイクル
CLK (CPUモード0)
CLK (CPUモード1, 2, 3)
WAIT
D0∼D7
(OUT)
ベクタ･
アドレス
図 4.2 シングル・アクノレッジ・サイクル・タイミング・シーケンス
4-15
4. 割込み制御部
割込みアクノレッジ･サイクル
（1回目）
割込みアクノレッジ･サイクル
（2回目）
CLK (CPUモード0)
CLK (CPUモード1, 2, 3)
WAIT
ベクタ･
アドレス
D0∼D7
(OUT)
図 4.3 ダブル・アクノレッジ・サイクル・タイミング・シーケンス
4-16
4. 割込み制御部
4.5
割込み要因とベクタ・アドレス
割込みモディファイ・ベクタ・レジスタ(IMVR)は、8 ビットで構成されており、下位 6 ビット
（ビット 5∼0）は表 4.2 のように各割込みに応じて固定のコードが割り当てられています。上位 2
ビット(ビット 7、6)は、MPU から任意の値を設定することができます。
表 4.2 割込み要因とベクタ・アドレス
No.
優先度*1
割込み名称
IPC*
ベクタ・アドレス
2
プログラマ
ブル
固定コード
0
1
b7
b6
b5
b4
b3
b2
b1
b0
1 MSCI チャネル 0 RXRDY
1
9
×
×
0
0
0
1
0
0
2 MSCI チャネル 0 TXRDY
2
10
×
×
0
0
0
1
1
0
3 MSCI チャネル 0 RXINT
3
11
×
×
0
0
1
0
0
0
4 MSCI チャネル 0 TXINT
4
12
×
×
0
0
1
0
1
0
5 MSCI チャネル 1 RXRDY
5
13
×
×
1
0
0
1
0
0
6 MSCI チャネル 1 TXRDY
6
14
×
×
1
0
0
1
1
0
7 MSCI チャネル 1 RXINT
7
15
×
×
1
0
1
0
0
0
8 MSCI チャネル 1 TXINT
8
16
×
×
1
0
1
0
1
0
9 DMAC チャネル 0 DMIA0
9
1
×
×
0
1
0
1
0
0
10 DMAC チャネル 0 DMIB0
10
2
×
×
0
1
0
1
1
0
11 DMAC チャネル 1 DMIA1
11
3
×
×
0
1
1
0
0
0
12 DMAC チャネル 1 DMIB1
12
4
×
×
0
1
1
0
1
0
13 DMAC チャネル 2 DMIA2
13
5
×
×
1
1
0
1
0
0
14 DMAC チャネル 2 DMIB2
14
6
×
×
1
1
0
1
1
0
15 DMAC チャネル 3 DMIA3
15
7
×
×
1
1
1
0
0
0
16 DMAC チャネル 3 DMIB3
16
8
×
×
1
1
1
0
1
0
17 タイマ チャネル 0 T0IRQ
17
17
×
×
0
1
1
1
0
0
18 タイマ チャネル 1 T1IRQ
18
18
×
×
0
1
1
1
1
0
19 タイマ チャネル 2 T2IRQ
19
19
×
×
1
1
1
1
0
0
20 タイマ チャネル 3 T3IRQ
20
20
×
×
1
1
1
1
1
0
(×：任意の値)
【注】 *1
*2
優先度は値が小さい方が優先度が高く、値が大きい方が優先度は低くなります。
割込みコントロール・レジスタ(ITCR)の IPC ビットです。
4-17
5.
マルチプロトコル・シリアル・
コミュニケーション・インタフェース（MSCI）
5.1
概要
マルチプロトコル・シリアル・コミュニケーション・インタフェース（MSCI:Multiprotocol Serial
Communication Interface）は、調歩同期モード、バイト同期モード、およびビット同期モードの 3 種
類の通信モードをサポートしています。
SCA は、全二重 2 チャネルの MSCI を内蔵しています。各々の MSCI チャネルは，独立に動作し、
同一の機能をもっています。
5.1.1
特長と機能
MSCI の主な特長を以下に示します。
• 調歩同期モード、バイト同期モードおよびビット同期モードをプログラマブルに選択でき
ます。
• NRZ、NRZI、マンチェスタ、FM0、および FM1 の伝送符号をサポートします（調歩同期モ
ードの場合は NRZ のみです）。
• 全二重通信、オート・エコー、ローカル・ループ・バック機能が選択できます。
• 送信バッファ／受信バッファをそれぞれ 32 段ずつ備えています。
• モデム制御信号用として、RTS、CTS、DCD 端子を備え、オート・イネーブル機能によっ
て、自動制御できます。
− RTS （Request To Send）
：汎用出力／送信要求
− CTS （Clear To Send）
：汎用入力／送信可／変化による割込み
− DCD （Data Carrier Detect） ：汎用入力／受信キャリア検出／変化による割込み
• 送受信独立のプログラマブルなボーレート・ジェネレータを内蔵しています。
• クロック・ソースは、外部クロック、内蔵ボーレート・ジェネレータ出力、内蔵 ADPLL
（Advanced Digital PLL）出力から選択できます。
• 受信データ、受信クロックのノイズ除去機能があります。
• 50bps∼7.1Mbps
（システム・クロック 10MHz 時）、50bps∼12Mbps
（システム・クロック 16.7MHz
時）のデータ伝送ができます。
• 4 種類の割込み（RXRDY、TXRDY、RXINT、TXINT）を発生できます。
MSCI の主な機能を、調歩同期モード、バイト同期モード、およびビット同期モードについて以
下に示します。
(1)
調歩同期モード
• データは、5∼8 ビット／キャラクタを送受信独立に指定できます。
• ストップ・ビット長は、1 ビット、1.5 ビット、または 2 ビットから選択できます。
• パリティ・ビットの付加（偶数／奇数）と検出、ならびにパリティ・ビット無の指定が可
能です。
• パリティ・エラー、オーバラン・エラー、フレーミング・エラーの検出が可能です。
5-1
5. MSCI
• ブレークの送出と検出が可能です。
• マルチプロセッサ間の通信が可能です。
• ビットレートは、クロック周波数の 1／1、1／16、1／32、1／64 から選択できます。
バイト同期モード
(2)
• 1 キャラクタは、8 ビットで構成されます。
• モノシンク・モード、バイシンク・モード、および外部同期モードをサポートしています。
• CRC コードの生成／検出機能があります。生成多項式は CRC−16、CRC−CCITT の 2 種類
について初期値オール“0”、オール“1”の選択ができます。
• SYN キャラクタの送出／検出／削除を自動的に行います。
• アンダラン時に、CRC コード送出／不送出を選択できます。
• アイドル時に、SYN キャラクタ送出／マーク送出を選択できます。
• CRC エラー、オーバラン・エラー、およびアンダラン・エラーの検出機能があります。
ビット同期モード
(3)
•
•
•
•
•
•
1 キャラクタは、8 ビットで構成されます。
HDLC モードをサポートしています。
I フィールド（情報フィールド）は、バイトを単位として構成されます。
送信データへの“0”挿入、受信データからの“0”削除を自動的に行います。
アイドル時に、フラグ送出／マーク送出をプログラマブルに選択できます。
A フィールド（アドレス・フィールド）は、8 ビット幅、16 ビット幅の 2 種類の選択がで
き、4 種類のアドレス・フィールド・チェックを選択できます。
• フレーム終了検出機能があります。
• CRC コードの生成／検出機能があります。
5.1.2
構成と動作概要
MSCI の内部構成を図 1.2 に示します。
MSCI はユーザ・アクセスが可能な 27 の内部レジスタをもち、これらのレジスタ設定により動作
モードの指定および送受信動作の制御などを行います。
(1)
受信部
MSCI 受信部の動作説明を図 1.13 に示します。
MSCI 受信部は、FIFO 形式の 32 段の受信バッファと 5 つの 8 ビット・シフト・レジスタ、および
1 つのディレイ・レジスタをもっています。
また、MSCI 受信部は、パリティ・エラーやフレーミング・エラーなどのデータに付随したステ
1
ータスを保持するために、6 ビット幅のステータス FIFO* を別にもっています。
入力データは、RXD 端子より取り込まれ、デコーダを介して MSCI 内部に入りますが、内部での
データの経路は、動作モード（調歩同期モード、バイト同期モード、ビット同期モード）によって
異なります。
調歩同期モードでは、入力データは、パリティ／MP ビットのチェックおよびフレーミング・エ
ラーのチェックを受けた後、直接受信シフト・レジスタ 4 に入ります。1 キャラクタ受信終了後、
2
そこからデータは受信バッファ* に送られます。MPU または DMAC は、内部データ・バスを介し
受信バッファ（TX／RX バッファ・レジスタ（TRB））よりデータをリードできます。
バイト同期モードでは、入力データは受信シフト・レジスタ 1 に入り、そこから受信シフト・レ
ジスタ 2 への経路と直接受信シフト・レジスタ 4 に入る経路に分岐します。
5-2
5. MSCI
受信シフト・レジスタ 2 に入ったデータは SYN キャラクタの検出に用いられます。また、受信シ
フト・レジスタ 4 に入ったデータは、受信バッファに送られます。また、CRC 計算のために受信デ
ータは、RX ディレイ・レジスタ、RX CRC シフト・レジスタを介し、RX CRC 計算器にも送られま
す。
CRC 計算の結果のステータスは、ステータス・レジスタ 2（ST2）にセットされます。MPU また
は DMAC は、受信データおよび受信ステータスをリードできます。
ビット同期モードでは、入力データは受信シフト・レジスタ 1 に入り、ここで“0”削除、および
フラグ、アボート、アイドルの検出を行います。データは、ここから受信シフト・レジスタ 2 と RX CRC
計算器に向かう経路に分岐します。CRC 計算の結果は、バイト同期モード時と同様に ST2 にセット
されますが、このステータスはフレーム受信終了時にフレーム・ステータス・レジスタ（FST）にも
送られます。すなわち、FST には、もっとも最近に受信を完了したフレームのステータスがセット
されています。
一方、受信シフト・レジスタ 2 に入ったデータは、2 次局アドレスを検出し自局アドレスと一致
した場合、受信シフト・レジスタ 3 を介して受信シフト・レジスタ 4 に入り、受信バッファに送ら
れます。MPU または DMAC は内部データ・バスを介し、受信データおよび受信ステータスをリー
ドできます。ただし、CRC 計算を指定しない場合（モード・レジスタ 0（MD0）の CRCCC ビット
＝“0”）には、受信データは、受信シフト・レジスタ 1 から直接受信シフト・レジスタ 4 に送られ
ます。この場合も 2 次局アドレスの検出は同様に行われます。
【注】 *1 ステータス FIFO の最後段と内部データ・バスとのインタフェースには、ステータス・
レジスタ 2（ST2）とカレント・ステータス・レジスタ 0、1（CST0、1）が置かれてい
ます。詳細は、「5.2.11 MSCI ステータス・レジスタ 2」および「5.2.25、26 MSCI
カレント・ステータス・レジスタ 0、1」を参照してください。
*2 受信バッファの最後段、すなわち内部データ・バスとのインタフェースには TX／RX バ
ッファ・レジスタ（TRB）が置かれています。詳細は、「5.2.21 MSCI TX／RX バッ
ファ・レジスタ」を参照してください。
(2)
送信部
MSCI 送信部の動作説明図を図 1.11 に示します。
MSCI 送信部は、FIFO 形式の 32 段の送信バッファと 1 つの送信シフト・レジスタおよび TX パタ
ーン・レジスタをもっています。また、受信部と同様に CRC 計算器を内蔵しています。
出力データは、MPU または DMAC により、内部データ・バスを介し、送信バッファ（TX／RX
バッファ・レジスタ（TRB））にライトされます。送信データは、TX シフト・レジスタに入り、各
動作モードでフレームを構成するために必要な情報を付加した後、エンコーダを介して TXD 端子よ
り出力されます。
調歩同期モードにおけるパリティ、ストップ・ビット長、ブレーク送出、バイト／ビット同期モ
ードにおける SYN キャラクタ、アボート、フラグ、CRC 計算等の指定については、「5.2.1 MSCI
モード・レジスタ 0」、「5.2.2 MSCI モード・レジスタ 1」、「5.2.4 MSCI コントロール・レジ
スタ」、「5.2.18 MSCI 同期／アドレス・レジスタ 0」、および「5.2.19 MSCI 同期／アドレス・
レジスタ 1」を参照してください。
送信バッファの各段には、1 ビットの EOM／MP ビット*コマンド FIFO が付いています。調歩同
期モードにおける MP ビットの送出、ビット同期モードにおける EOM 送出については「5.2.8 MSCI
コマンド・レジスタ」を参照してください。
【注】 *
EOM／MP ビットについては、「5.3 動作」を参照してください。
5-3
5. MSCI
レジスタ
5.2
MSCI には、動作モード（調歩同期、バイト同期、ビット同期）の選択、送受信部の制御、ADPLL、
ボーレート・ジェネレータの制御などに使用される 27 のレジスタがあります。これらのレジスタへ
のアクセスは、MPU の命令により行います。
なお、動作モード切換え時には、前もってコマンド・レジスタ（CMD）のチャネル・リセット・
コマンドを発行してレジスタを初期化してください。
5.2.1
MSCI モード・レジスタ 0（MD0）
動作モード（調歩同期、バイト同期、ビット同期）の指定、オート・イネーブル機能の設定、CRC
計算式の指定、および調歩同期モードでのストップ・ビット長の指定を行うレジスタです。
モード・レジスタ 0（MD0）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
【使用上の注意】
MDO を書き換えた場合は、その直後に、受信リセット・コマンドを発行してください。
MDO を書き換えた場合、直後のステータス・レジスタの内容は変化する場合があり保証さ
れません。特に、パワーオン、初期設定後、再度途中で上記レジスタを書き換える場合はご
注意ください。
ビット：
7
6
5
調歩同期： PRTCL2 PRTCL1 PRTCL0
4
3
2
1
0
AUTO
−*1
−*1
STOP1
STOP0
CRCCC
CRC1
CRC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
R/W
R/W
R/W
プロトコル・モード
オート・イネーブル
000: 調歩同期モード
0: 不可
001: バイト同期
1: オート・イネーブル
モノシンク・モード
010: バイト同期
バイシンク・モード
011: バイト同期
外部同期モード
CRC 計算
100: ビット同期HDLC モード
[ バイト同期／
2
101: 予約済*
ビット同期モード]
110: 予約済*2
0: ディスエーブル
111: 予約済*2
1: イネーブル
ストップ・ビット長
[ 調歩同期モード]
00: 1ビット
01: 1.5ビット
10: 2ビット
11: 予約済 *2
CRC 計算式および
初期値*3
[ バイト同期／ビット同期モード]
0X: CRC-16
1X: CRC-CCITT
X0: 初期値オール“0”
X1: 初期値オール“1”
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*2 これらの設定は、予約済です。これを選択した場合、動作は保証されません。
*3 Xは、"0"でも"1"でも影響ありません。
5-4
5. MSCI
ビット7∼5：PRTCL2∼0（プロトコル・モード）
プロトコル（伝送手順）を指定するビットです。本ビットの書換えは、チャネル・リセット・コ
マンドを発行後、行ってください。動作中に書き換えた場合、誤動作する場合があります。
機 能
PRTCL2
PRTCL1
PRTCL0
0
0
0
1
バイト同期モノシンク・モードになります。
1
0
バイト同期バイシンク・モードになります。
1
バイト同期外部同期モードになります。
0
0
ビット同期 HDLC モードになります。
1
予約済。
1
0
1
調歩同期モードになります。
1
ビット4：AUTO（オート・イネーブル）
モデム制御信号（CTS、DCD、RTS）の働きを指定するビットです。
〔調歩同期／バイト同期／ビット同期モード〕
AUTO
機 能
0
CTS、DCD は汎用入力に、RTS は汎用出力になります。MSCI の送受信動作とは無関係になりま
す。
1
オート・イネーブル機能が設定されます。CTS、DCD、RTS 端子*3 を、RS-232C インタフェース
等で使用されるモデム制御信号として用いることができます。
CTS 入力は送信動作を制御します。CTS 入力が High レベルになると、調歩同期モードでは送信部
は送信シフト・レジスタ内のデータを送出した後*1、アイドル状態（TXD 端子を High レベルに保
つ）となり、送信バッファから送信シフト・レジスタへのデータ転送を行いません。
DCD 入力は、受信動作を制御します。 DCD 入力が High レベルのとき、受信は行われません。キ
ャラクタ・アセンブリ*2 中に DCD 入力が High レベルになったとき、アセンブリ中のデータは失わ
れます。ただし、受信バッファ内のデータは、保持されます。
RTS 出力は調歩同期モードでは、送信中 Low レベルとなります。送信中でないとき（TX ディス
エーブル、またはアイドル時）には、コントロール・レジスタ（CTL）の RTS ビットの値を RTS
端子から出力します。バイト同期モード、ビット同期モードのときには、RTS 出力は送信動作と無
関係になり、コントロール・レジスタ（CTL）の RTS ビットの値を RTS 端子から出力します。
【注】 *1
*2
*3
バイト同期モード、ビット同期モードでは、CTS 入力が High レベルになると、送信部は送信シフ
ト・レジスタ内のデータを送出した後、送信バッファから送信シフト・レジスタへのデータ転送を
停止します。これによりアンダーランが発生し、送信部は MSCI コントロール・レジスタ（CTL）
の UDRNC ビットの指定に従って状態遷移します。その後、アイドル状態を経由して TX ディスエ
ーブル状態に遷移します（このとき、MSCI ステータス・レジスタ 3 の TXENBL ビットは“1”に
セットされたままです）。以上の状態遷移により、データ送出中に CTS 入力が High レベルになっ
たときの送信シフト・レジスタ内のデータが、フレームの最終キャラクタとなります。このとき、
アンダーラン・エラー（STIC レジスタ：UDRN ビット）がアクティブになるため、送信バッファ
に残っていた送信データはクリアされます。再び送信するには、UDRN ビットをクリアした後、送
信バッファに送信データを書き込んでください。
キャラクタ・アセンブリとは、受信データをサンプルして、受信シフト・レジスタによりキャラク
タを構成している状態を指します。
CTS、DCD 端子のオート・イネーブル機能は、調歩同期、バイト同期、ビット同期のいずれのモ
ードでも動作します。RTS 端子のオート・イネーブル機能は、調歩同期モードのみで動作し、バイ
ト同期モード、ビット同期モードでは動作しません。
5-5
5. MSCI
図 5.1 に調歩同期モード時のモデム制御信号（RTS）のタイミングを示します。データ送信後 TXD
端子がマークとなってから 1 クロック時間後に RTS 出力は High レベルとなります。
TXC
TXD
ビット"1"ライト
図 5.1 モデム制御信号のタイミング（オート・イネーブル時）
（5 ビット／キャラクタ、パリティなし、1／1 クロック・モードの例）
ビット3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット2：CRCCC（CRC計算）
バイト同期モード、ビット同期モードで、CRC コードの生成／検出を指定するビットです。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
機 能
CRCCC
0
CRC コードの生成／検出を行いません。
1
バイト同期モード、ビット同期モードにおいて、送受信の CRC 計算を行います。送信 CRC 計算の
結果は CRC コードとして送出されます。また、受信 CRC 計算の結果は、ステータス・レジスタ 2
（ST2）の CRCE ビットに反映されます。
また、ビット同期モードにおいて、FCS（CRC）を受信バッファへ転送せずに削除します。
端子上の CRC コードの極性は、下表のようになります。
プロトコル・モード
CRC コードの極性
バイト同期モード
CRC1、0 ビットの設定にかかわらず、送信時、計算された CRC の値（非反転値）
を TXD 端子に出力します。受信時、RXC 端子上の CRC の値は非反転値であると
みなして CRC 計算を行います。
ビット同期モード
CRC1、0 ビットの設定にかかわらず、送信時、計算された CRC の値の 1 の補数（反
転値）を TXD 端子に出力します。受信時、RXC 端子の CRC の値は 1 の補数（反
転値）であるとみなして CRC 計算を行います。
ビット1,0：STOP1,0／CRC1，0（ストップ・ビット長／CRC計算式および初期値）
調歩同期モードではストップ・ビット長を、またバイト同期モード、ビット同期モードでは、CRC
計算式の指定を行うビットです。
5-6
5. MSCI
〔調歩同期モード〕
機 能
STOP1
STOP0
0
0
ストップ・ビット長は 1 ビットとなります。
1
ストップ・ビット長は 1.5 ビットとなります。
1
0
ストップ・ビット長は 2 ビットとなります。
1
予約済。
〔バイト同期／ビット同期モード〕
機 能
CRC1
0
送受信部内にある CRC 計算器の CRC 計算式を CRC−16（X16＋X15+X2＋1）に設定します。
1
送受信部内にある CRC 計算器の CRC 計算式を CRC−CCITT（X16＋X12＋X5＋1）に設定します。
機 能
CRC0
0
CRC 計算器の初期値をオール“0”に設定します。
1
CRC 計算器の初期値をオール“1”に設定します。
【使用上の注意】
CRC 送信時のビット・パターンは以下となります（CRC は他のデータと異なり、MSB か
ら送信されます）。
プロトコル
CRC-16
プリセット 0
CRC-CCITT
プリセット 0
CRC-16
プリセット 1
CRC-CCITT
プリセット 1*1
ビット同期モード
反転 *2
反転 *2
反転 *2
反転 *2
バイト同期モード
非反転
非反転
非反転
非反転
【注】 *1
*2
5.2.2
HDLC モード（LAPB、X、25etc）では CRC−CCITT プリセット 1 の使用が勧告されています。
反転とは 1 の補数をいいます。
MSCI モード・レジスタ 1（MD1）
調歩同期モードでは送受信データと送受信クロックとの関係、送受信時のキャラクタ長、および
パリティ／MP ビット*の設定を行い、またビット同期モードではアドレス・フィールドのチェック
方法を指定するレジスタです。ただし、バイト同期モードでは無関係となります。
モード・レジスタ 1（MD1）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
【注】 *
「5.3 動作」を参照してください。
5-7
5. MSCI
ビット：
7
6
5
4
3
2
1
調歩同期： BRATE1 BRATE0 TXCHR1 TXCHR0 RXCHR1 RXCHR0 PMPM1
バイト同期：
−*
−*
−*
−*
−*
−*
−*
0
PMPM0
−*
ビット同期HDLC： ADDRS1 ADDRS0
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビットレート
［調歩同期モード］
00: 1/1 クロックレート
01: 1/16 クロックレート
10: 1/32 クロックレート
11: 1/64 クロックレート
送信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
アドレス・フィールド・チェック
［ビット同期モード］
00: アドレス・フィールド・
チェックなし
01: シングル・アドレス1
10: シングル・アドレス2
11: デュアル・アドレス
パリティ／マルチプロセッサ・モード
［調歩同期モード］
00: パリティ／MPビットなし
01: MPビットの付加 (コマンドで指定)
10: 偶数パリティの付加とチェック
11: 奇数パリティの付加とチェック
受信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7，6：BRATE1，0／ADDRS1，0（ビットレート／アドレス・フィールド・チェック）
調歩同期モードでは、ビットレートと送受信クロックの関係を指定し、ビット同期モードでは、
アドレス・フィールドのチェック方法を指定するビットです。このビットは送受信兼用です。
〔調歩同期モード〕*
BRATE1
0
1
【注】 *
機 能
BRATE0
0
ビットレートは、1／1 クロックレートになります。
1
ビットレートは、1／16 クロックレートになります。
0
ビットレートは、1／32 クロックレートになります。
1
ビットレートは、1／64 クロックレートになります。
「5.3.1 調歩同期モード」を参照してください。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5-8
5. MSCI
〔ビット同期モード〕*
機 能
ADDRS1 ADDRS0
0
1
【注】 *
0
アドレス・フィールド・チェックを行いません。
1
シングル・アドレス 1 を設定します。
0
シングル・アドレス 2 を設定します。
1
デュアル・アドレスを設定します。
「5.3.3 ビット同期モード （5）アドレス・フィールド・チェック」を参照してください。
ビット5，4：TXCHR1，0（送信キャラクタ長）
調歩同期モードにおける送信データのキャラクタ長を指定するビットです。動作中にこのビット
を書き換えると、次の送信キャラクタより新しいキャラクタ長になります。
〔調歩同期モード〕
機 能
TXCHR1 TXCHR0
0
1
0
送信データは、8 ビット／キャラクタになります。
1
送信データは、7 ビット／キャラクタになります。
0
送信データは、6 ビット／キャラクタになります。
1
送信データは、5 ビット／キャラクタになります。
〔バイト同期／ビット同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット3，2：RXCHR1，0（受信キャラクタ長）
調歩同期モードにおける受信データのキャラクタ長を指定するビットです。動作中にこのビット
を書き換えると、次の受信キャラクタより新しいキャラクタ長になります。
〔調歩同期モード〕
機 能
RXCHR1 RXCHR0
0
1
0
受信データは、8 ビット／キャラクタになります。
1
受信データは、7 ビット／キャラクタになります。
0
受信データは、6 ビット／キャラクタになります。
1
受信データは、5 ビット／キャラクタになります。
〔バイト同期／ビット同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット1，0：PMPM1，0（パリティ／マルチプロセッサ・モード）
1
調歩同期モードにおいて、パリティ・チェックの有無とマルチプロセッサ（MP）* モードを指定
するビットです。動作中にこのビットを書き換えると、次の送受信キャラクタから設定が有効にな
ります。
5-9
5. MSCI
1
〔調歩同期モード〕*
PMPM1
0
1
【注】 *1
*2
機 能
PMPM0
0
パリティ／MP ビットを付加せず、パリティ・チェックも行いません。
1
2
MP ビットを付加します（MP ビットの内容はコマンド* で機能します）。
0
偶数パリティ
1
奇数パリティ
パリティ・ビットを付加し、パリティ・チェックを行います。
「5.3.1 調歩同期モード （3）パリティ／MP ビット」の項を参照してください。
「5.2.8 MSCI コマンド・レジスタ」を参照してください。
〔バイト同期／ビット同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5.2.3
MSCI モード・レジスタ 2（MD2）
送受信データの伝送符号形式、ADPLL 動作クロックのビットレートに対する周波数倍率、および
送受信データと TXD 端子、RXD 端子との接続の指定を行うレジスタです。 ADPLL については「5.5
ADPLL」を参照してください。
モード・レジスタ 2（MD2 ）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*1
−*1
−*1
−*1
−*1
−*1
CNCT1
CNCT0
CODE1
CODE0
バイト同期： NRZFM
DRATE1 DRATE0
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
−
R/W
R/W
NRZ 系／FM系選択
［バイト同期／
チャネル接続
ビット同期モード］
00: 全二重通信
0: NRZ 系
01: オート・エコー
伝送符号形式
1: FM系
10: 予約済*2
［バイト同期／
11: ローカル・ループ・バック
ビット同期モード］
［NRZ 系］
00: NRZ
01: NRZI
ビットレートに対するADPLL動作
10: 予約済*2
クロックの周波数倍率
11: 予約済*2
［バイト同期／ビット同期モード］
［FM 系］
00: × 8
00: マンチェスタ
01: ×16
01: FM1
10: ×32
10: FM0
11: 予約済*2
2
11: 予約済*
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*2 これらの設定は、予約済です。これを選択した場合、動作は保証されません。
ビット7：NRZFM（NRZ系／FM系選択）
伝送符号形式 NRZ 系／FM 系の選択を行うビットです。CODE ビットとともに用いられ、MSCI
5-10
5. MSCI
のデコード、エンコードの符号形式を指定します。調歩同期モードの場合は NRZ のみとなります。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
機 能
NRZFM
0
伝送符号形式 NRZ 系を選択します。
1
伝送符号形式 FM 系を選択します。
ビット6，5：CODE1，0（伝送符号形式）
NRZFM ビットとともに用いられ、送受信信号のデコード、エンコードの方法を指定するビット
です。調歩同期モードの場合は NRZ のみとなります。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
NRZFM
0
1
機 能
CODE1
CODE0
N
R
Z
系
0
0
1
NRZI 伝送符号形式となります。
1
0
予約済
F
M
系
0
0
マンチェスタ伝送符号形式となります。
1
FM1 伝送符号形式となります。
NRZ 伝送符号形式となります。
1
1
0
FM0 伝送符号形式となります。
1
予約済
ビット4，3：DRATE1，0（ビットレートに対するADPLL動作クロックの周波数倍率）
バイト同期モードおよびビット同期モードで、ビットレートに対する ADPLL 動作クロックの周
波数倍率を指定するビットです。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5-11
5. MSCI
〔バイト同期／ビット同期モード〕
機 能
DRATE1 DRATE0
0
1
0
ADPLL 動作クロックの周波数を、ビットレートの 8 倍の設定にします。
1
ADPLL 動作クロックの周波数を、ビットレートの 16 倍の設定にします。
0
ADPLL 動作クロックの周波数を、ビットレートの 32 倍の設定にします。
1
予約済。
ビット1，0：CNCT1，0（チャネル接続）
CNCT1
0
1
【注】 *
5.2.4
機 能
CNCT0
0
全二重通信になります。通常の動作を行います。
1
オート・エコーになります。
オート・エコーでは、RXD 端子の入力データが、そのまま TXD 端子より出力されます。
（ただし、ADPLL によるノイズ・サプレス、またはクロック抽出が指定されている場合
には、RXD 入力を ADPLL で処理した結果が TXD 端子より出力されます。このモード
では受信動作は可能ですが、送信部より送信データを出力することはできません。
また、MSCI TX クロック・ソース・レジスタ（TXS）により TXC 端子が出力に設定さ
れている場合には、TXC 端子は MSCI RX クロック・ソ−ス・レジスタ（RXS）で指定
された受信側クロックを出力します。TXC 端子が入力に設定されている場合には、 TXC
端子入力は動作に影響を与えません。
0
予約済。
1
ローカル・ループ・バックになります。
ローカル・ループ・バックでは、送信シフト・レジスタの出力が受信シフト・レジスタ
の入力に内部で直結され、送信データがそのまま受信されます（このとき、受信データ
は ADPLL を経由しません）。送信側クロック、受信側クロックはともに、MSCI RX ク
ロック・ソース・レジスタ（RXS）で指定された受信側クロックになります。
また、上記の動作とは無関係に、TXD 端子からは RXD 端子の入力データがそのまま出
力されます（ただし、ADPLL によるノイズ・サプレス、またはクロック抽出が指定され
ている場合には、RXD 入力を ADPLL で処理した結果が TXD 端子より出力されます*）。
さらに、MSCI TX クロック・ソース・レジスタ（TXS）により TXC 端子が出力に設定
されている場合には、TXC 端子は MSCI RX クロック・ソース・レジスタ（RXS）で指
定された受信側クロックを出力します。TXC 端子が入力に設定されている場合には、TXC
端子入力は動作に影響を与えません。
受信側クロックに ADPLL 出力を指定した場合には、RXD 入力から抽出したクロックが送信部と受
信部に供給されます。
MSCI コントロール・レジスタ（CTL）
バイト同期／ビット同期モードにおけるアンダラン時の送信動作、アイドル状態での出力パター
ン、調歩同期モードにおけるブレーク送出、データ・フィールド内 SYN キャラクタの受信バッファ
への転送、および RTS 端子の出力レベルの指定などを行うレジスタです。
コントロール・レジスタ（CTL）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
また、BRK ビット（ビット 3）は TX リセット・コマンドによっても、“0”にクリアされます。
5-12
5. MSCI
ビット：
調歩同期：
7
6
5
4
3
2
1
−*
−*
−*
−*
BRK
−*
−*
UDRNC
IDLC
−*
SYNCLD
バイト同期：
ビット同期HDLC：
0
−*
初期値：
0
0
0
0
0
0
0
1
R/W：
−
−
R/W
R/W
R/W
R/W
R/W
R/W
センド・ブレーク
［調歩同期モード］
0: オフ
1: オン
（ブレーク送出）
アイドル状態制御
［バイト同期／
ビット同期モード］
0: マーク送出
1: アイドル・パターン送出
アンダラン時状態制御
［バイト同期モード］
0: アイドル状態に遷移
1: CRC 送出後アイドル状態に遷移
［ビット同期モード］
0: アボート送出後アイドル状態に遷移
1: FCS、フラグ送出後アイドル状態に遷移
リクエスト・ツー・センド
0:
端子Lowレベル出力
1:
端子High レベル出力
SYN キャラクタ・
ロード・イネーブル
［バイト同期モード］
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7、6：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット5：UDRNC（アンダラン時状態制御）
バイト同期モードおよびビット同期モードで、アンダラン時の送信動作を指定するビットです。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期モード〕
機 能
UDRNC
0
アンダラン時、アイドル状態に遷移します。
1
アンダラン時、CRC コードを送出後、アイドル状態に遷移します。
〔ビット同期モード〕
UDRNC
機 能
0
アンダラン時、アボートを送出後、アイドル状態に遷移します。
1
アンダラン時、FCS（CRC コード）とフラグを送出後、アイドル状態に遷移します。
5-13
5. MSCI
【使用上の注意】
ビット同期モードでアンダラン時、アボート・フレーム送信後アイドル状態に遷移するモー
ドにおいて、アボート直前のゼロ挿入が行われない場合があります。
受信側では、アボート直前のデータは廃棄するようにしてください。
ビット4：IDLC（アイドル状態制御）
バイト同期モードおよびビット同期モードで、アイドル状態での TXD 端子出力を指定するビッ
トです。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
機 能
IDLC
0
アイドル時、TXD 端子を High レベル（マーク）にします。
1
アイドル時、アイドル・パターン・レジスタ（IDL）中の 8 ビットのアイドル・パターンを送出し
続けます。
ビット3：BRK（センド・ブレーク）
調歩同期モードにおいて、ブレーク送出を指定するビットです。
〔調歩同期モード〕
機 能
BRK
0
ブレーク送出を行いません（通常の動作を行います）。
1
ブレーク送出を行います。
このビットを“1”にセットすると、次の送信クロックの立ち下がりから TXD 端子出力が Low レベ
ル（スペース）となります。ブレーク送出のためには、この状態を 2 キャラクタ時間以上保持する
必要があります。
BRK ビットは TX リセット・コマンドにより、“0”にクリアされます。
ブレークについての詳細は「5.3.1 調歩同期モード （5）ブレーク送出／検出」の項を参照し
てください。
〔バイト／ビット同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット2：SYNCLD（SYNキャラクタ・ロード・イネーブル）
バイト同期モードで、データ・フィールド中に現われた SYN キャラクタ*を受信バッファへ転送
するか否かを指定するビットです。「5.3.2 バイト同期モード」を参照してください。
【注】 *
同期／アドレス・レジスタ 0（SA0）で指定された SYN キャラクタに対して有効です。
5-14
5. MSCI
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期モード〕
機 能
SYNCLD
0
データ・フィールド中に現われた SYN キャラクタを、受信バッファへ転送せず削除します。
1
データ・フィールド中に現われた SYN キャラクタを、受信バッファへ転送します。
〔ビット同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット1：リザーブ・ビット
ライト時には“0”をライトしてください。
“1”をライトした場合の動作は保証されません。
ビット0：RTS（リクエスト・ツー・センド）
RTS 端子の出力レベルを指定するビットです。
〔調歩同期／バイト同期／ビット同期モード〕
RTS
0
1
【注】 *
5.2.5
機 能
RTS 端子は、Low レベル出力になります。
RTS 端子は、High レベル出力になります*。
調歩同期モードにおいて、オート・イネーブル時〔モード・レジスタ 0（MD0）の AUTO ビットが
“1”のとき〕には、RTS 端子は RTS ビットの設定値にかかわらず、送信動作により Low レベル
となります。
MSCI RX クロック・ソース・レジスタ（RXS）
受信クロック・ソースの選択、および受信部で使用するボーレート・ジェネレータ（BRG）のボ
ーレートを指定するレジスタです。ボーレート・ジェネレータについては、「5.6 ボーレートジェ
ネレータ」を参照してください。
RX クロック・ソース・レジスタ（RXS）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
5-15
5. MSCI
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*1
RXCS2
RXCS1
RXCS0
RXBR3
RXBR2
RXBR1
RXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信クロック・ソース
000: RXC 端子入力
010: RXC 端子入力 ( ノイズ除去あり)
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: ADPLL 出力
(ADPLL 動作クロックはBRG 出力 )
111: ADPLL 出力
(ADPLL 動作クロックはRXC 端子入力 )
その他: 予約済*2
受信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済*2
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*2 これらの設定は、予約済となっています。これを選択した場合、動作は保証されません。
ビット7：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット6∼4：RXCS2∼0（受信クロック・ソース）
受信クロック・ソースを指定するビットです。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
RXCS2
RXCS1
RXCS0
0
0
0
RXC 端子入力が、受信クロックとなります。受信クロック、受信データのノ
イズ除去は行いません。
1
0
RXC 端子入力が、受信クロックとなります。ADPLL で受信クロック、受信デ
ータのノイズ除去を行います。
0
0
内蔵ボーレート・ジェネレータ（BRG）出力が、受信クロックとなります。RXC
端子は、BRG の生成する受信クロックを出力します。
1
0
ADPLL で抽出されたクロックが、受信クロックとなります。
ADPLL 動作クロックは、BRG 出力を用います。このとき、受信データのノイ
ズ除去が行われます。 RXC 端子は、ADPLL で抽出された受信クロックを出
力します。
1
ADPLL で抽出されたクロックが、受信クロックとなります。
ADPLL 動作クロックは、RXC 端子入力を用います。このとき、受信データの
ノイズ除去が行われます。
1
上記以外の設定
5-16
予約済。
5. MSCI
ビット3∼0：RXBR3∼0（受信部ボーレート）
受信部でボーレート・ジェネレータを用いる場合、ボーレートを指定するビットです。
タイム・コンスタント・レジスタ（TMC）の設定と組み合わせて使用します。詳細は、「5.6 ボ
ーレート・ジェネレータ」を参照してください。
〔調歩同期／バイト同期／ビット同期モード〕
RXBR3
RXBR2
RXBR1
RXBR0
分周比
0
0
0
0
1／1
0
0
0
1
1／2
0
0
1
0
1／4
0
0
1
1
1／8
0
1
0
0
1／16
0
1
0
1
1／32
0
1
1
0
1／64
0
1
1
1
1／128
1
0
0
0
1／256
1
0
0
1
1／512
1
0
1
0
1
1
予約済
：
：
：
1
1
5-17
5. MSCI
MSCI TX クロック・ソース・レジスタ（TXS）
5.2.6
送信クロック・ソースの選択、および送信部で使用するボーレート・ジェネレータ（BRG）のボ
ーレートを指定するレジスタです。ボーレート・ジェネレータについては、「5.6 ボーレート・ジ
ェネレータ」を参照してください。
TX クロック・ソース・レジスタ（TXS）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*1
TXCS2
TXCS1
TXCS0
TXBR3
TXBR2
TXBR1
TXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信クロック・ソース
000: TXC 端子入力
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: 受信側クロック
その他: 予約済*2
【注】 *1
*2
送信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済*2
リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトして
ください。
これらの設定は、予約済となっています。これを選択した場合、動作は保証されません。
ビット7：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット6∼4：TXCS2∼0（送信クロック・ソース）
送信クロック・ソースを指定するビットです。
〔調歩同期／バイト同期／ビット同期モード〕
TXCS2
TXCS1
0
0
0
TXC 端子入力が、送信クロックとなります。
1
0
0
内蔵 BRG 出力が、送信クロックとなります。TXC 端子は、BRG の生成する
送信クロックを出力します。
1
0
受信クロックと同じクロックが、送信クロックとなります。下記の場合に使用
します。
• ADPLL で抽出されたクロックを、送信クロックとして用いるとき。
上記以外の設定
5-18
機 能
TXCS0
予約済。
5. MSCI
ビット3∼0：TXBR3∼0（送信部ボーレート）
送信部でボーレート・ジェネレータを用いる場合、ボーレートを指定するビットです。タイム・
コンスタント・レジスタ（TMC）の設定と組み合わせて使用します。詳細は、「5.6 ボーレート・
ジェネレータ」を参照してください。
〔調歩同期／バイト同期／ビット同期モード〕
TXBR3
TXBR2
TXBR1
TXBR0
分周比
0
0
0
0
1／1
0
0
0
1
1／2
0
0
1
0
1／4
0
0
1
1
1／8
0
1
0
0
1／16
0
1
0
1
1／32
0
1
1
0
1／64
0
1
1
1
1／128
1
0
0
0
1／256
1
0
0
1
1／512
1
0
1
0
1
1
予約済
：
：
：
1
1
5-19
5. MSCI
5.2.7
MSCI タイム・コンスタント・レジスタ（TMC）
内蔵ボーレート・ジェネレータ（BRG）内部のリロード・タイマにロードされる値（1∼256）を
指定するレジスタです。詳細は、「5.6 ボーレート・ジェネレータ」を参照してください。
タイム・コンスタント・レジスタ（TMC）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
TMC7
TMC6
TMC5
TMC4
TMC3
TMC2
TMC1
TMC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
リロード・タイマのロード値(1 ∼256)
ビット7∼0：TMC7∼0（タイム・コンスタント）
〔調歩同期／バイト同期／ビット同期モード〕
MSCI に内蔵されているボーレート・ジェネレータのリロード・タイマにロードされる値（1∼256）
を指定するビットです（0 を設定した場合、256 とみなされます）。TX クロック・ソース・レジス
タ（TXS）の TXBR3∼0 ビット、および RX クロック・ソース・レジスタ（RXS）の RXBR3∼0 ビ
ットの指定と組み合わせて、送受信用の BRG 出力周波数を決定します。
上記のレジスタの設定値と、生成されるクロックの周波数との関係は次のようになります。
f
fBRG = CLK ÷2BR
TMC
fBRG： 送信用（受信用）BRG 出力周波数
fCLK： システム・クロック周波数
TMC：タイム・コンスタント・レジスタの設定値（＝1∼256）
BR： TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビット、または RX クロック・ソース・レジス
タ（RXS）の RXBR3∼0 ビットの設定値（＝0∼9）
計算例は「表 5.15 レジスタ設定値とビットレート（調歩同期モード）」、「表 5.16 レジスタ
設定値とビットレート（バイト同期／ビット同期モード）」を参照してください。
5-20
5. MSCI
5.2.8
MSCI コマンド・レジスタ（CMD）
MSCI の送受信動作を制御するコマンドを設定するレジスタです。ライト専用であり、リードす
ると常に FFH が読み出されます。
ビット：
7
6
5
4
3
2
1
0
−*1
−*1
CMD5
CMD4
CMD3
CMD2
CMD1
CMD0
初期値：
−
−
−
−
−
−
−
−
R/W：
−
−
W
W
W
W
W
W
調歩同期：
バイト同期：
ビット同期HDLC：
コマンド
［送信コマンド］
000001: TX リセット
000010: TX イネーブル
000011: TX ディスエーブル
000100: TX CRC 初期化
000101: TX CRC 計算からの
除外
000110: End of Message
000111: アボート送出
001000: MPビット・オン
001001: TX バッファ・クリア
その他: 予約済*2
［その他のコマンド］
［受信コマンド］
100001: チャネル・リセット
010001: RX リセット
110001: エンター・サーチ・モード
010010: RX イネーブル
010011: RX ディスエーブル 000000: ノー・オペレーション
010100: RX CRC 初期化
010101: メッセージ・リジェクト
010110: サーチMPビット
010111: RX CRC 計算からの除外
011000: RX CRC 計算強制実行
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*2 これらの設定は、予約済となっています。これを選択した場合、動作は保証されません。
ビット7，6：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット5∼0：CMD5∼0（コマンド）
〔調歩同期／バイト同期／ビット同期モード〕
コマンドには、（1）送信コマンド、（2）受信コマンド、および（3）その他のコマンドがありま
す。表 5.1∼表 5.3 に設定値と動作についての詳細を示します。
5-21
5. MSCI
(1)
送信コマンド
表 5.1 送信コマンド
コマンド名〔設定値〕
TX リセット
動 作
送信中であっても、ただちに送信部を TX ディスエーブル状態（送信端子がマーク）にし
〔01H〕 ます。
送信バッファをクリアし、ステータス・レジスタ 0∼3（ST0∼3）の送信ステータスおよ
びコントロール・レジスタ（CTL）の BRK ビットを“0”にクリアします。
その他のレジスタは、影響を受けません。
送信部が TX ディスエーブル状態のとき、アイドル状態に遷移させます。
TX イネーブル
〔02H〕 オート・イネーブル時の動作については、「5.2.1 MSCI モード・レジスタ 0（MD0）」
の AUTO ビットの項を参照してください。
TX ディスエーブル 送信部は、MSCI ステータス・レジスタ 0 の TXRDY ビットをただちに“0”にし、CPU
〔03H〕 または DMAC による送信バッファへのデータの書込みを停止させます。送信部はすでに書
込まれている送信バッファのデータを送出後、TX ディスエーブル状態に遷移します。
特に、バイト同期モードおよびビット同期モードでは、送信バッファのデータを送出後に
アンダーラン状態となり、MSCI コントロール・レジスタの UDRNC ビット、および MSCI
モード・レジスタ 0 の CRCCC ビットの設定にしたがってアイドル状態に遷移をした後、
1 ビット時間のアイドル状態を経て TX ディスエーブル状態へ遷移します。
送信部の CRC 計算器を、モード・レジスタ 0（MD0）の CRC0 ビットで指定した初期値
TX CRC 初期化
〔04H〕 にセットします。計算器の初期化は、コマンド発行後はじめて送信シフト・レジスタに送
信キャラクタが転送されたときに行われます。バイト同期モードおよびビット同期モード
で用います。
TX CRC 計算から 特定の 1 キャラクタを、送信 CRC 計算から除外します。
の除外
このコマンドは、コマンド発行後はじめて送信シフト・レジスタに転送された 1 キャラク
〔05H〕 タのみに有効となります。第 1 番目のキャラクタを除外したい場合は、直前の SYN キャ
ラクタ送出中にコマンド発行を行ってください*。
このコマンドは、バイト同期モード以外では動作は保証されません。
このコマンド発行後、はじめて送信バッファに送られた送信キャラクタを、フレーム最終
End of Message
〔06H〕 キャラクタに指定します。送信バッファに送られた送信キャラクタがワードであった場合、
CPU モード 0 のとき、D15∼D8 にライトされた送信キャラクタが、CPU モード 2、3 のと
き D7∼D0 にライトされた送信キャラクタが、フレーム最終キャラクタに指定されます。
End of Message 指示がされたキャラクタを送出した後、バイト同期モードでは CRC コー
ドを、またビット同期モードでは FCS（CRC コード）およびフラグを順次送出します。
アボート送出
このコマンド発行後、ただちにアボート・パターン“11111111”（8 個の“1”）が送出
〔07H〕 され、送信バッファがクリアされます。
ビット同期モードで用います。
送信データの MP ビットを“1”としてキャラクタ送信を行います。
MP ビット・オン
〔08H〕 このコマンド発行後、はじめて送信バッファに転送された 1 キャラクタのみに有効となり
ます。詳しくは「5.3.1 調歩同期モード」（6）マルチプロセッサ・サポートを参照して
ください。
このコマンドは、調歩同期モード以外では動作は保証されません。
TX バッファ・クリア 送信バッファをクリアします。このときバッファ内の内容は失われます。
〔09H〕 その他のレジスタは影響を受けません。
【注】 *
5-22
SYN キャラクタ送出タイミングがわかりにくい場合は、第 1 番目のキャラクタの前に TX／RX バ
ッファ・レジスタ（TRB）に SYN キャラクタを書き込み、その SYN キャラクタ送出時にコマンド
発行を行ってください。
5. MSCI
(2)
受信コマンド
表 5.2 受信コマンド
コマンド名〔設定値〕
動 作
RX リセット
受信シフト・レジスタを停止させ、受信部を RX ディスエーブル状態にします。
〔11H〕 受信バッファをクリアし、ステータス・レジスタ 0∼3（ST0∼3）およびカレント・ス
テータス・レジスタ 0、1（CST0、1）の受信ステータスを“0”にクリアします。
その他のレジスタは影響を受けません。
RX イネーブル
受信部を、調歩同期モードではスタート・ビット探索状態に、バイト同期モードでは SYN1
〔12H〕 待ち状態に、またビット同期モードではフラグ待ち状態に遷移させます。
ただし、受信部がイネーブル状態時には、このコマンドは無効となります。
オート・イネーブル時の動作については、「5.2.1 MSCI モード・レジスタ 0（MD0）」
の AUTO ビットの項を参照してください。
受信シフト・レジスタを停止させ、受信部を RX ディスエーブル状態にします。このと
RX ディスエーブル
〔13H〕 き受信シフト・レジスタの内容は失われますが、受信バッファは影響を受けません。
受信部の CRC 計算器をモード・レジスタ 0（MD0）の CRC0 ビットで指定した初期値
RX CRC 初期化
〔14H〕 にセットします。計算器の初期化は、コマンド発行後はじめて受信シフト・レジスタに
受信キャラクタが転送されたときに行われます。バイト同期モードおよびビット同期モ
ードで用います。
メッセージ・リジェク バイト同期モードでは、このコマンド発行時点で、受信部がキャラクタ同期のとりなお
しを行います。
ト
〔15H〕 ビット同期モードでは、現在受信バッファに転送しているフレームは、このコマンド発
行以後、バッファにデータを転送しません。次のフレームから、再びバッファにデータ
転送をはじめます。
【使用上の注意】
ビット同期モード時、オープニング・フラグ受信中にメッセージ・リジェクト・コマン
ドを発行しないでください。
オープニング・フラグ受信中にメッセージ・リジェクト・コマンドを発行すると、その
後に受信されるデータが不定となります。
メッセージ・リジェクト・コマンドを発行する場合には、オープニング・フラグ受信中
でないことを確認してから発行するか、メッセージ・リジェクト・コマンドを発行した
後、受信バッファ・クリア・コマンドを発行してから次の受信を開始してください。
このコマンドが発行されると、受信時、MP ビット＝“0”のキャラクタを受信バッファ
サーチ MP ビット
〔16H〕 にロードしません。このコマンドは、MP ビット＝“1”のキャラクタを受信するまで有
効となります。
MP ビット＝“1”のキャラクタ受信後は、必要ならばこのコマンドを再発行してくださ
い。詳しくは、「5.3.1 調歩同期モード （6）マルチプロセッサ・サポート」を参照し
てください。
このコマンドは、調歩同期モードでのみ有効となります。
RX CRC 計算からの 特定の 1 キャラクタを、受信 CRC 計算から除外します。
除外
CRC 計算から除外したいキャラクタが、受信バッファに入ってから 8 ビット時間以内に
〔17H〕 このコマンドを発行してください。
このコマンドは、バイト同期モード以外では動作は保証されません。
RX CRC 計算強制実 このコマンドが発行されると、RX ディレイ・レジスタに入った 8 ビット・データの CRC
計算を行います。
行
〔18H〕 バイト同期モードでは、このコマンドを CRC コードの 2 バイト目が受信バッファに入
った後に発行することで、CRC コード受信後に受信クロックが停止した場合にも受信
CRC 計算を完了できます。
CRC エラー・ステータスは、このコマンド発行の 15 システム・クロック時間後から、
次のデータが受信バッファに入るまで有効となります。
5-23
5. MSCI
その他のコマンド
(3)
表 5.3 その他のコマンド
コマンド名〔設定値〕
動 作
チャネル・リセット
MSCI 内の全レジスタを初期値にリセットします。
〔21H〕 また、このコマンドが発行されると、送受信部はディスエーブル状態になり、送受
信バッファはクリアされます。
エンター・サーチ・モード ADPLL をサーチ・モードにします。FM 系の伝送符号の場合、抽出された受信クロ
〔31H〕 ックと受信データの同期を 1 変化点でとることができます。このコマンド発行によ
り、ステータス・レジスタ 3（ST3）の SRCH ビットが“1”にセットされます。
詳細は、「5.5 ADPLL」を参照してください。
ノー・オペレーション
何も起こりません。
〔00H〕 送受信部は、以前の動作を続行します。
5-24
5. MSCI
5.2.9
MSCI ステータス・レジスタ 0（ST0）
TXINT 割込み、RXINT 割込みの有無、および送受信バッファの状態を示すレジスタです。
このレジスタの各ビットが“1”のとき、もし許可されていれば MPU に対して割込みを要求しま
す。
ステータス・レジスタ 0（ST0）は下記の条件でリセットされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時。
• SYSTEM STOP モード時。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
TXINT
RXINT
−*1
−*1
−*1
−*1
TXRDY
RXRDY
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
−
−
−
−
R
R
TXINT 割込み
0: 割込みなし
1: 割込みあり
RXINT割込み
0: 割込みなし
1: 割込みあり
TX レディ
0: 送信バッファはTRC1*2で設定
された条件を満たしている。
1: 送信バッファはTRC0*3で設定
された条件を満たしている。
RXレディ
0: 受信バッファは空
1: 受信バッファはRRC *4で設定
された条件を満たしている。*5
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。
*2 TXレディ・コントロール・レジスタ1（TRC1）のTRC14∼0ビット。
*3 TXレディ・コントロール・レジスタ0（TRC0）のTRC04∼0ビット。
*4 RXレディ・コントロール・レジスタ（RRC）のRRC4∼0ビット。
*5 ビット同期モードの場合、EOMを伴ったデータが受信バッファに入ったときにも
RXRDY="1"となります。
ビット7：TXINT（TXINT割込み）
TXINT 割込みがあることを示すビットです。本ビットが“1”にセットされたとき、割込み許可
レジスタ 0 の TXINTE ビットが“1”ならば、MPU に対して TXINT 割込みを要求します。
5-25
5. MSCI
〔調歩同期／バイト同期／ビット同期モード〕
機 能
TXINT
0
TXINT 割込みがないことを示します。
1
TXINT 割込みがあることを示します。以下の条件で“1”にセットされます。
TXINT＝UDRN ・ UDRNE＋IDL ・ IDLE＋CCTS ・ CCTSE
• UDRN、IDL、CCTS：ステータス・レジスタ 1（ST1）のビット 7、6、3
• UDRNE、IDLE、CCTSE：割込み許可レジスタ 1（IE1）のビット 7、6、3
すなわち、以下の場合に TXINT ビットは“1”にセットされます。
（1）UDRNE ビットが“1”にセットされていて、アンダラン・エラーがあった場合。
（2）IDLE ビットが“1”にセットされていて、アイドル状態になった場合。
（3）CCTSE ビットが“1”にセットされていて、CTS 端子が変化した場合。
ビット6：RXINT（RXINT割込み）
RXINT 割込みがあることを示すビットです。本ビットが“1”にセットされたとき、割込み許可
レジスタ 0（IE0）の RXINTE ビットが“1”ならば、MPU に対して RXINT 割込みを要求します。
5-26
5. MSCI
〔調歩同期／バイト同期／ビット同期モード〕
機 能
RXINT
0
RXINT 割込みがないことを示します。
1
RXINT 割込みがあることを示します。以下の条件で“1”にセットされます。
RXINT＝CLMD ・ CLMDE＋（SYNCD/FLGD）・（SYNCDE/FLGDE）＋CDCD ・ CDCDE＋
（BRKD/ABTDE /GAPD）・（BRKDE/ABTDE/GAPDE）＋（BRKE/IDLD）＋（BRKEE/IDLDE）
＋EOM ・ EOME＋（PMP/SHRT）
・
（PMPE/SHRTE）＋（PE/ABT）
・
（PEE/ABTE）＋（FRME/RBIT）・
（FRMEE/RBITE）＋OVRN ・ OVRNE＋CRCE ・ CRCEE＋EOMF ・ EOMFE
• SYNCD/FLGD、CDCD、BRKD/ABTD/GAPD、BRKE/IDLD:
ステータス・レジスタ 1（ST1）のビット 5、4、2、1、0
• EOM、PMP/SHRT、PE/ABT、FRME/RBIT、OVRN、CRCE:
ステータス・レジスタ 2（ST2）のビット 7、6、5、4、3、2
• EOMF：フレーム・ステータス・レジスタ（FST）のビット 7
• CLMDE、SYNCDE/FLGDE、CDCDE、BRKDE/ABTDE/GAPDE、BRKEE/IDLDE:
割込み許可レジスタ 1（IE1）のビット 5、4、2、1、0
• CLMDE、SYNCDE/FLGDE、CDCDE、BRKDE/ABTDE/GAPDE、BRKEE/IDLDE:
割込み許可レジスタ 1（IE1）のビット 5、4、2、1、0
• EOME、PMPE/SHRTE、PEE/ABTE、FRMEE/RBITE、OVRNE、CRCEE:
割込み許可レジスタ 2（IE2）のビット 7、6、5、4、3、2
• EOMFE:フレーム割込み許可レジスタ（FIE）のビット 7
すなわち、以下の場合に RXINT ビットは“1”にセットされます。
（1）CLMDE ビットが“1”にセットされ、FM 系符号の場合に ADPLL がウィンドウ内に 2 ビッ
ト続けて受信データの変化点を検出できなかった場合。
（2）SYNCDE/FLGDE ビットが“1”にセットされていて、SYN キャラクタ、またはフラグを検
出した場合。
（3）CDCDE ビットが“1”にセットされていて、DCD 端子が変化した場合。
（4）BRKDE/ABTDE/GAPDE ビットが“1”にセットされていて、ブレーク開始、アボート、ま
たは GA パターンを検出した場合。
（5）BRKEE/IDLDE ビットが“1”にセットされていて、ブレーク終了、またはアイドル開始を検
出した場合。
（6）EOME ビットが“1”にセットされていて、受信フレームが終了した場合。
（7）PMPE/SHRTE ビットが“1”にセットされていて、パリティ／MP ビットが“1”になったか、
またはショート・フレームを検出した場合。
（8）PEE/ABTE ビットが“1”にセットされていて、パリティ・エラー、またはアボート・フレー
ムを検出した場合。
（9）FRMEE/RBITE ビットが“1”にセットされていて、フレーミング・エラー、または端数ビッ
ト・フレームを検出した場合。
（10）OVRNE ビットが“1”にセットされていて、オーバラン・エラーがあった場合。
（11）CRCEE ビットが“1”にセットされていて、CRC エラーがあった場合。
（12）EOMFE ビットが“1”にセットされていて、受信フレームが終了し、最終キャラクタを受
信バッファ（TRB）から読み出した場合。
ビット5∼2：リザーブ・ビット
リードすると常に“0”が読めます。
5-27
5. MSCI
ビット1：TXRDY（TXレディ）
送信バッファの状態を示すビットです。送信部がイネーブル状態でかつ送信バッファ中のデータ・
バイト数が（TX レディ制御レジスタ 0（TRC0）で設定された値）以下になると、TXRDY ビットは
“1”にセットされ、送信バッファ中のデータ・バイト数が（TX レディ制御レジスタ 1（TRC1）で
設定された値＋1）以上になると、TXRDY ビットは“0”にクリアされます。
また、送信部がディスエーブル状態の場合、送信バッファ中のデータ・バイト数に関係なく TXRDY
ビットは“0”にクリアされます。すなわち、TXRDY ビットが“1”にセットされているとき、送信
バッファへデータをライトしてよいことを示しています。
TXRDY ビットが“1”にセットされ、割込み許可レジスタ 0 の TXRDYE ビットが“1”のとき MPU
に対して TXRDY 割込みを要求します。
また、TXRDY ビットが“1”にセットされると内蔵 DMAC に対する DMA 要求が発生します。
詳細は、「9.1.1 MPU、DMAC によるシリアル・データ転送方式」を参照してください。
〔調歩同期／バイト同期／ビット同期モード〕
TXRDY
機 能
0
TX イネーブル状態で、送信バッファ中のデータ・バイト数が（TX レディ制御レジスタ 1（TRC1）
の TRC14∼0 ビットにより設定された値）＋1 以上になったか、いったんこの状態になったのち、
送信バッファ中のデータ・バイト数が（TX レディ制御レジスタ 0（TRC0）の TRC04∼0 ビットに
より設定された値）以下になっていないことを示します。また、TX ディスエーブル状態、アンダ
ラン・エラー発生時にも、TXRDY ビットは“0”にクリアされます。
1
TX イネーブル状態で、送信バッファ中のデータ・バイト数が（TX レディ制御レジスタ 0（TRC0）
の TRC04∼0 ビットにより設定された値）以下になったか、いったんこの状態になったのち、送信
バッファ中のデータ・バイト数が（TX レディ制御レジスタ 1（TRC1）の TRC14∼0 ビットにより
設定された値）＋1 以上になっていないことを示します。
【注】 TXRDY ビットは、次のようなヒステリシスをもっています。
TXFIFO
32バイト
TXF1＋1
TXRDY＝1
TXRDY＝0
TXF0
0バイト
TXF1：TRC14∼0ビットで設定される値
TXF0：TRC04∼0ビットで設定される値
図 5.2 TXRDY のヒステリシス
【使用上の注意】
MPU からリード／ライトする場合、TXF1＝31（1FH）に設定したときには、TX／RX バッ
ファレジスタ（TRB）へのワード・ライトに注意してください。この場合、TXFIFO 中に 31
バイトのデータが入っていても TXRDY はアサートしますが、MPU から TX／RX バッファ・
レジスタ（TRB）へワード・ライトすると 2 バイト目のデータは失われます。
なお、DMA 転送の場合には、このようなことは生じません。
5-28
5. MSCI
ビット0：RXRDY（RXレディ）
受信バッファの状態を示すビットです。RX イネーブル、RX ディスエーブルにかかわらず、受信
バッファ中のデータ・バイト数が（RX レディ・コントロール・レジスタ（RRC）の RRC4∼0 ビッ
トで設定された値）＋1 以上であれば“1”にセットされます。また、ビット同期モードの場合には
EOM を伴ったデータが受信バッファ中に入力されたときにも、“1”にセットされます。
いったん RXRDY ビットが“1”にセットされると、受信バッファにリードされていないデータが
なくなるまで“0”にクリアされません。
RXRDY ビットが“1”にセットされ、割込み許可レジスタ 0 の RXRDYE ビットが“1”ならば、
MPU に対して RXRDY 割込みを要求します。
また、RXRDY ビットが“1”にセットされると内蔵 DMAC に対する DMA 要求が発生します。詳
細は、「9.1.1 MPU、DMAC によるシリアル・データ転送方式」を参照してください。
〔調歩同期／バイト同期／ビット同期モード〕
RXRDY
機 能
0
受信バッファにデータがないか、いったん受信バッファにデータがなくなったのち、受信バッファ
中のデータ・バイト数が（RX レディ・コントロール・レジスタ（RRC）の RRC4∼0 ビットで設
定された値）＋1 以上になっていないことを示します。ビット同期モードでは、上記の他に EOM
を伴ったデータが受信バッファに入っていないことも示します。
1
受信バッファ中のデータ・バイト数が（RX レディ・コントロール・レジスタ（RRC）の RRC4∼0
ビットで設定された値）＋1 以上になったか、いったんこの状態になったのち、受信バッファにデ
ータがない状態にはなっていないことを示します。ビット同期モードの場合には、上記以外に、EOM
を伴ったデータが受信バッファに入ったことも示します。
5.2.10
MSCI ステータス・レジスタ 1（ST1）
送信部アイドル状態、CTS、DCD 端子入力の信号変化、調歩同期モードでのブレーク開始／終了
の検出、バイト同期モードでのアンダラン・エラー検出、SYN パターン検出、またビット同期モー
ドでのアンダラン・エラー検出、フラグ検出、アボート検出、アイドル開始検出、DPLL エラー検
出を示すレジスタです。
ステータス・レジスタ 1（ST1）は、下記の条件でリセットされます。
• このレジスタのビット 7、5、4、3、2、1、0 に“1”をライトしたとき、そのビットは“0”
にクリアされます。
• TX リセット・コマンド発行時には、このレジスタのビット 7、6、3 は“0”にクリアされ
ます。
• RX リセット・コマンド発行時には、このレジスタのビット 4、2、1、0 は“0”にクリアさ
れます。
• チャネル・リセット・コマンド発行時、および SYSTEM STOP モード時には、レジスタ全
体がリセットされます。
また、IDL ビットは送信バッファにデータを書き込むことで“0”にクリアされます。
このレジスタのビットが“1”のとき、もし許可されていれば MPU に対して割込みを要求します。
5-29
5. MSCI
ビット：
調歩同期：
バイト同期：
7
6
5
4
3
2
1
0
−*1
IDL
−*2
−*1
CCTS
CDCD
BRKD
BRKE
CLMD
SYNCD
−*1
−*1
ABTD
IDLD
UDRN
ビット同期HDLC：
初期値：
R/W：
FLGD
0
0
0
0
0
0
0
0
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
アンダラン・エラー
［バイト同期／
ビット同期モード］
0: アンダラン・エラーなし
1: アンダラン・エラー検出
送信部アイドル状態
0: 非アイドル状態
1: アイドル状態
SYN パターン検出
［バイト同期モード］
0: SYN パターンなし
1: SYN パターン検出
端子状態変化
0: 変化なし
1: 変化あり
フラグ検出
［ビット同期モード］
0: フラグなし
1: フラグ検出
端子状態変化
0: 変化なし
1: 変化あり
2クロック・ミッシング検出
［バイト同期／ビット同期モード］
0: 2 クロック・ミッシングなし
1: 2 クロック・ミッシング検出
ブレーク終了検出
［調歩同期モード］
0: ブレーク終了なし
1: ブレーク終了検出
アイドル開始検出
［ビット同期モード］
0: アイドル開始なし
1: アイドル開始検出
ブレーク開始検出
［調歩同期モード］
0: ブレーク開始なし
1: ブレーク開始検出
アボート検出
［ビット同期モード］
0: アボートなし
1: アボート検出
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"、"1"どちらもライト可です。
*2 リザーブ・ビットです。リード時は不定になりますので、Don't careとしてください。
ライト時には"0"をライトしてください。
ビット7：UDRN（アンダラン・エラー）
バイト同期モード、ビット同期モードにおいて、アンダラン・エラーを示すビットです。本ビッ
トは“1”をライトすることにより、“0”にクリアされます。なお、調歩同期モードでは、アンダ
ラン・エラーは発生しません。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔バイト同期／ビット同期モード〕
機 能
UDRN
5-30
0
アンダラン・エラーがないことを示します。
1
アンダラン・エラー発生を示します。
5. MSCI
ビット6：IDL（送信部アイドル状態）
送信部がアイドル状態かどうかを示すビットです。本ビットは、送信データを送信バッファへ書
き込むことで、“0”にクリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
IDL
0
送信部がアイドル状態ではないことを示します。
1
送信部がアイドル状態であることを示します。
ビット5：CLMD（2クロック・ミッシング検出）
バイト同期モード、ビット同期モードにおいて、FM 系符号に設定（かつ ADPLL を使用している）
時に、RXD の変化点を探すウィンドウに 2 回続けて変化点が見つからなかったことを示します。こ
のビットに“1”がセットされると自動的に ADPLL はサーチ・モードに入ります。
〔調歩同期モード〕
リザーブ・ビットです。リード時は不定になりますので、Don't Care としてください。ライト時に
は“0”をライトしてください。
〔バイト同期モード／ビット同期モード〕
機 能
CLMD
0
2 クロック・ミッシングがないことを示します。
1
2 クロック・ミッシングを検出したことを示します。
ビット4：SYNCD／FLGD（SYNパターン検出／フラグ検出）
バイト同期モード、ビット同期モードにおいて、同期確立を示すビットです。本ビットは“1”を
ライトすることにより“0”にクリアされます。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔バイト同期モード〕
機 能
SYNCD
0
同期が確立されていない状態であることを示します。
1
モノシンク／バイシンク・モードでは、SYN パターンを検出して同期が確立したことを示します。
外部同期モードでは、SYNC 端子により同期が確立したことを示します。
〔ビット同期モード〕
機 能
FLGD
0
同期が確立されていない状態であることを示します。
1
フラグ・パターンを検出して、同期が確立したことを示します。
ビット3：CCTS（CTS端子状態変化）
CTS 端子の信号変化（High レベル→ Low レベル、 Low レベル→High レベル）を示すビットで
す。
5-31
5. MSCI
本ビットは“1”をライトすることにより“0”にクリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
CCTS
0
CTS 端子入力に変化がないことを示します。
1
CTS 端子入力が High レベル→ Low レベル、または Low レベル→High レベルに変化したことを示
します。
ビット2：CDCD（DCD端子状態変化）
DCD 端子の信号変化（High レベル→ Low レベル、 Low レベル→High レベル）を示すビットで
す。
本ビットは“1”をライトすることにより“0”にクリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
CDCD
0
DCD 端子入力に変化がないことを示します。
1
DCD 端子入力が High レベル→ Low レベル、または Low レベル→High レベルに変化したことを
示します。
ビット1：BRKD／ABTD（ブレーク開始検出／アボート検出）
調歩同期モードでは、ブレーク開始（スペース状態）検出、ビット同期 HDLC モードでは、アボ
ート検出を示すビットです。本ビットは“1”をライトすることにより“0”にクリアされます。
〔調歩同期モード〕
機 能
BRKD
0
ブレーク開始を検出していないことを示します。
1
ブレーク開始を検出したことを示します。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔ビット同期モード〕
機 能
ABTD
0
アボートを検出していないことを示します。
1
ビット同期 HDLC モードでは、アボートを検出したことを示します。
ビット0：BRKE／IDLD（ブレーク終了検出／アイドル開始検出）
調歩同期モードでは、ブレーク終了検出、またビット同期モードではアイドル開始検出を示すビ
ットです。本ビットは“1”をライトすることにより“0”にクリアされます。
〔調歩同期モード〕
機 能
BRKE
5-32
0
ブレーク終了を検出していないことを示します。
1
ブレーク終了を検出したことを示します。
5. MSCI
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”“1”どちらもラ
イト可です。
〔ビット同期モード〕
機 能
IDLD
0
アイドル開始を検出していないことを示します。
1
アイドル開始を検出したことを示します。
5.2.11
MSCI ステータス・レジスタ 2（ST2）
オーバラン・エラー検出、調歩同期モードでのパリティ／MP ビットの内容、パリティ・エラー
検出、フレーミング・エラー検出、バイト同期モードでの CRC エラー検出、ビット同期モードでの
受信フレーム終了検出、ショート・フレーム検出、アボート終了フレーム検出、端数ビット・フレ
ーム検出、CRC エラー検出などを示すレジスタです。
このレジスタは、受信バッファに対応した 32 段のステータス FIFO の最後段と内部データ・バス
1
との間にあります* 。CPU モード 1 のとき、このレジスタは、ステータス FIFO の最後段によりセッ
トされます。CPU モード 0、2、3 のとき、このレジスタは、ステータス FIFO の最後段と最後段の
ひとつ前のステータスの論理和によりセットされますが、最後段の EOM ビットが“1”であるとき
は、最後段のみによりセットされます。一度セットされた各ビットは、FIFO の変化によりクリアさ
2
れることはありません* 。
ステータス・レジスタ 2 は、下記の条件でリセットされます。
• このレジスタのビットに“1”をライトしたとき、そのビットは“0”にクリアされます。
• RX リセット・コマンド、またはチャネル・リセット・コマンド発行時には、レジスタ全体
がリセットされます。
• SYSTEM STOP モード時には、レジスタ全体がリセットされます。
• フレーム・ステータス・レジスタ（FST）へのデータ転送時には、このレジスタ全体がリセ
3
ットされます* 。
また、このレジスタのビットが“1”のとき、もし許可されていれば MPU に対して割込みを要求
します。
【注】 *1 図 1.13 「受信データ・バス（全体図）」を参照してください。
*2 CRCE ビットのクリア条件についてはビット 2：CRCE の項を参照してください。また、
PMP ビットは、次の受信キャラクタが読み出せるようになると更新されます。
*3 「5.2.13 MSCI フレーム・ステータス・レジスタ」を参照してください。
5-33
5. MSCI
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*
PMP
PE
FRME
OVRN
−*
−*
−*
−*
−*
−*
EOM
SHRT
ABT
RBIT
バイト同期：
ビット同期HDLC：
初期値：
R/W：
CRCE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
受信フレーム終了
［ビット同期モード］
0: 受信フレーム
終了せず
1: 受信フレーム
終了検出
フレーミング・エラー
［調歩同期モード］
0: フレーミング・
エラーなし
1: フレーミング・
エラー検出
オーバラン・エラー
0: オーバラン・エラーなし
1: オーバラン・エラー検出
端数ビット・フレーム
［ビット同期モード］
0: フレーム正常終了
1: 端数ビット・フレーム検出
パリティ／MPビット
［調歩同期モード］
0: パリティ／MPビット“0”
1: パリティ／MPビット“1”
ショート・フレーム
［ビット同期モード］
0: フレーム正常終了
1: ショート・フレーム検出
CRC エラー
［バイト同期／ビット同期モード］
0: CRC エラーなし
1: CRC エラー検出
パリティ・エラー
［調歩同期モード］
0: パリティ・エラーなし
1: パリティ・エラー検出
アボート終了フレーム
［ビット同期モード］
0: フレーム正常終了
1: アボート終了フレーム検出
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。
ライト時には"0"、"1"どちらもライト可です。
ビット7：EOM（受信フレーム終了）
ビット同期モードにおいて、受信フレームの終了を示すビットです。本ビットは“1”をライトす
ると“0”にクリアされます。
〔調歩同期／バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔ビット同期モード〕
受信フレーム終了を示すビットです。モード・レジスタ 0（MD0）の CRCCC ビットが“1”のと
きには、受信フレーム中の I フィールド*の最終キャラクタに対応して“1”にセットされます。ま
た、受信フレームがショート・フレーム、端数ビット・フレーム、アボートで終了した場合にも“1”
にセットされます。
【注】 *
モード・レジスタ 0（MD0）の CRCCC ビットが“0”のときには、FCS の最終キャラ
クタに対応して“1”にセットされます。
5-34
5. MSCI
機 能
EOM
0
受信フレームが終了していないことを示します。
1
受信フレームが終了したことを示します。
ビット6：PMP／SHRT（パリティ、MPビット／ショート・フレーム）
調歩同期モードでは、パリティ／MP ビットの内容、ビット同期モードではショート・フレーム
の検出を示すビットです。本ビットは“1”をライトすると“0”にクリアされます。
〔調歩同期モード〕
パリティ・ビット、MP ビット、または受信キャラクタの MSB の内容を示すビットです。
モード・レジスタ 1（MD1）の PMPM1、0 ビット＝“10”、“11”のときにはパリティ・ビット
の内容を、PMPM1、0 ビット＝“01”のときには MP ビットの内容を、また PMPM1、0 ビット＝“00”
のときには受信キャラクタの MSB の値を示します。PMP ビットは、次の受信キャラクタがリード
できるようになった時点で更新されます。
機 能
PMP
0
パリティ・ビット／MP ビット／受信キャラクタの MSB が、“0”であることを示します。
1
パリティ・ビット／MP ビット／受信キャラクタの MSB が、“1”であることを示します。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔ビット同期モード〕
ショート・フレーム検出を示すビットです。モード・レジスタ 0（MD0）の CRCCC ビット“1”
のときには、受信フレームがショート・フレームであり、かつ受信バッファにデータの一部が送ら
れる場合に I フィールドの最終キャラクタ*に対応して“1”にセットされます。ただし、ショート・
フレームであっても受信バッファにデータが送られない場合には“1”にセットされません。
また、SHRT ビットが“1”にセットされると EOM ビットも“1”となります。
詳細は、「5.3.3 ビット同期モード （6）ショート・フレーム検出」の項を参照してください。
【注】 *
モード・レジスタ 0（MD0）の CRCCC ビットが“0”のときには、FCS の最終キャラ
クタに対応して“1”にセットされます。
SHRT
機 能
0
ショート・フレームを検出していないことを示します。
1
ショート・フレームを検出し、かつ受信バッファにデータの一部が送られたことを示します。
ビット5：PE／ABT（パリティ・エラー／アボート終了フレーム）
調歩同期モードではパリティ・エラー検出、ビット同期モードではアボート終了フレーム検出を
示すビットです。本ビットは“1”をライトすると“0”にクリアされます。
5-35
5. MSCI
〔調歩同期モード〕
機 能
PE
0
パリティ・エラーがないことを示します。
1
パリティ・エラーがあることを示します。
本ビットは、一度“1”にセットされると“1”をライトするか、受信部がリセットされるまでク
リアされません。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔ビット同期モード〕
アボート終了フレーム検出を示すビットです。受信フレームがアボートで終了した場合、アボー
ト直前のキャラクタに対応して“1”にセットされます。
また、ABT ビットが“1”にセットされると EOM ビットも“1”となります。
補足の項も参照してください。
機 能
ABT
0
アボート終了フレームを検出していないことを示します。
1
アボート終了フレームを検出したことを示します。
ビット4：FRME／RBIT（フレーミング・エラー／端数ビット・フレーム）
調歩同期モードではフレーミング・エラー検出、ビット同期モードでは端数ビット・フレーム検
出を示すビットです。本ビットは“1”をライトすると“0”にクリアされます。
〔調歩同期モード〕
機 能
FRME
0
フレーミング・エラーがないことを示します。
1
フレーミング・エラーがあることを示します。
本ビットは、一度“1”にセットされると“1”をライトするか、受信部がリセットされるまでク
リアされません。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔ビット同期モード〕
端数ビット・フレーム検出を示すビットです。モード・レジスタ 0（MD0）の CRCCC ビットが
“1”のときには、受信フレームの I フィールド*の最終キャラクタの端数ビットに対応して“1”に
セットされます。
また、RBIT ビットが“1”にセットされると EOM ビットも“1”となります。
補足の項も参照してください。
【注】 *
モード・レジスタ 0（MD0）の CRCCC ビットが“0”のときには、FCS の最終キャラ
クタの端数ビットに対応して“1”にセットされます。
5-36
5. MSCI
機 能
RBIT
0
端数ビット・フレームを検出していないことを示します。
1
端数ビット・フレームを検出したことを示します。
ビット3：OVRN（オーバラン・エラー）
オーバラン・エラーが発生したことを示すビットです。本ビットは“1”をライトすると“0”に
クリアされます。調歩同期モード、バイト同期モードでは、“1”をライトするか、受信部がリセッ
トされるまでクリアされません。ビット同期モードでは、フレーム・ステータス・レジスタ（FST）
への転送時にも、本レジスタのすべてのビットが“0”にクリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
OVRN
0
オーバラン・エラーが発生していないことを示します。
1
オーバラン・エラーが発生したことを示します。
ビット2：CRCE（CRCエラー）
バイト同期モード、ビット同期モードにおいて CRC エラーが発生したことを示すビットです。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”、“1”どちらも
ライト可です。
〔バイト同期／ビット同期モード〕
CRC エラーが発生したことを示すビットです。モード・レジスタ 0（MD0）の CRCCC ビットが
“1”のとき、CRC エラーが発生すると“1”にセットされます。 CRCCC ビットが“0”のときに
は、CRCE ビットは“1”になりません。
本ビットに“1”をライトすると“0”にクリアされます。また、受信 CRC 計算の結果、エラーが
ない場合にも“0”にクリアされます。すなわち、ステータス・レジスタ 2（ST2）の CRCE ビット
のみは、ステータス FIFO の変化にともない“0”→“1”→“0”と変化します。CRCE ビットが有
効になるタイミングについては、「5.3.2 バイト同期モード」、「5.3.3 ビット同期モード （3）
エラー・チェック」の（1）CRC エラーを参照してください。
機 能
CRCE
0
CRC エラーが発生していないことを示します。
1
CRC エラーが発生したことを示します。
ビット1，0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”、“1”どちらもライト可です。
■ 補足
〔端数ビット・フレーム受信時の動作例〕
端数ビット・フレーム受信時の動作を図 5.3 に示します。端数ビット・フレームのデータは受信
シフト・レジスタから受信バッファへ送られ、端数ビット・フレームのステータスはステータス FIFO
5-37
5. MSCI
にセットされます。
受信バッファ
受信バッファ
MSB
LSB
ステータス
FIFO
ステータス
FIFO
データ1 (8)
空
データ2 (8)
データ1 (8)
端数ビット 不定
・データ(6) (2)
データ2 (8)
EOM＝"1"
RBIT＝"1"
受信シフト・レジスタ
フラグ(8)
FCS2 (8)
FCS1 (8)
端数ビット
・データ(6)
FCS：フレーム・チェック・シーケンス
( )：ビット数
図 5.3 端数ビット・フレーム受信時の動作（CRCCC＝1 の場合）
（1） 端数ビット・データは、受信シフト・レジスタから受信バッファに転送されます。このと
き、端数データ以外の部分は不定となっています。
（2） ステータスFIFOのEOMビットとRBITビットが“1”にセットされます。
（3） 端数ビット・データがリードできるようになったとき、もし許可されていれば割込みを要
求することができます。ただし、通常、ビット同期モードでは、受信ステータスはフレー
ム・ステータス・レジスタ（FST）からリードするので、上記端数ビット割込みは、ディス
エーブルにしておきます。
〔アボート終了フレーム受信時の動作例〕
アボート終了フレーム受信時の動作を図 5.4 に示します。アボート終了フレームのデータは受信
シフト・レジスタから受信バッファへ送られ、アボート終了フレームのステータスはステータス FIFO
にセットされます。
5-38
5. MSCI
受信バッファ
受信バッファ
MSB
LSB
ステータス
FIFO
ステータス
FIFO
データ1 (8)
空
データ2 (8)
データ1 (8)
データ2 (8)
データ3 (6)
不定
(2)
EOM＝"1"
ABT＝"1"
受信シフト・レジスタ
アボート(8)
データ5(8)
データ4 (8)
(
データ3 (6)
)：ビット数
図 5.4 アボート終了フレーム受信時の動作（CRCCC＝1 の場合）
（1） アボートされたデータの一部（図5.4中のデータ3）は、受信シフト・レジスタから受信バッ
ファに転送されます*。このとき、データ以外の部分は不定となっています。
（2） ステータスFIFOのEOMビットとABTビットに“1”がセットされます。
（3） フレーム最終データがリードできるようになったとき、もし許可されていれば割込みを要
求することができます。ただし、通常、ビット同期モードでは、受信ステータスはフレー
ム・ステータス・レジスタ（FST）からリードするので、上記アボート終了フレーム割込み
は、ディスエーブルにしておきます。
【注】 *
図 5.4 中のデータ 4 とデータ 5 は、受信バッファに転送されません。
【使用上の注意】
ビット同期モードでアボート・フレーム受信時に、アボート直前のキャラクタがゼロ挿入が
あるとアボート直前の 17 ビットを廃棄します。
アボート・フレーム受信時はその前のデータ 3 バイトは保証されません。
5.2.12
MSCI ステータス・レジスタ 3（ST3）
CTS 端子、DCD 端子の状態、送受信部のイネーブル／ディスエーブル、バイト同期モード、ビッ
ト同期モードで ADPLL がサーチ・モードであるか否か、ビット同期モードでのデータ送出を示すレ
ジスタです。本レジスタは読出し専用です。
ステータス・レジスタ 3 は下記の条件でリセットされます。
• TX リセット・コマンド発行時には、このレジスタのビット 5、3、1 は“0”にクリアされ
ます。
• RX リセット・コマンド発行時には、このレジスタのビット 2、0 は“0”にクリアされます。
• ハードウェア・リセット、またはチャネル・リセット・コマンド発行時には、レジスタ全
体がリセットされます。
• SYSTEM STOP モード時には、レジスタ全体がリセットされます。
このレジスタの各ビットは、割込み要因となりません。
5-39
5. MSCI
ビット：
調歩同期：
7
6
5
4
−*1
−*1
−*1
−*1
バイト同期：
3
2
1
0
TXENBL RXENBL
SRCH
ビット同期HDLC：
SLOOP
初期値：
0
0
0
0
X*2
X*2
0
0
R/W：
−
−
R
R
R
R
R
R
センディング・オン・ループ
［ビット同期モード］
0: 下記以外
1: MSCIデータ送出中
0:
1:
RX イネーブル
0: ディスエーブル
1: イネーブル
入力端子状態
端子 Lowレベル
端子 High レベル
TX イネーブル
0: ディスエーブル
1: イネーブル
サーチ・モード
［バイト同期／ビット同期モード］
0: ADPLL 通常動作
1: ADPLL サーチ・モード
0:
1:
入力端子状態
端子Lowレベル
端子High レベル
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。
*2 Xは不定値です。
ビット7，6：リザーブ・ビット
リードすると常に“0”が読めます。
ビット5：SLOOP（センディング・オン・ループ）
ビット同期モードで MSCI がデータ送出中であることを示すビットです。データ送出時に“1”に
セットされ、それ以外は“0”にクリアされます。本ビットは読出し専用で、ライトしても何も影響
されません。
〔調歩同期／バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。
〔ビット同期モード〕
機 能
SLOOP
0
MSCI がデータ送出中でないことを示します。
1
MSCI がデータ送出中であることを示します。
ビット4：SRCH（サーチ・モード）
ADPLL がサーチ・モードであるか否かを示すビットです。バイト同期モード、ビット同期モード
において、受信データが FM 系符号の場合に使用できます。本ビットは読出し専用で、ライトして
も何も影響されません。
本ビットは、エンター・サーチ・モード・コマンド発行時、および 2 クロック・ミッシングが検
出されて自動的にサーチ・モードに入ったときにセットされ、ADPLL が受信データの変化点を検出
したとき、“0”にクリアされます。
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。
5-40
5. MSCI
〔バイト同期／ビット同期モード〕
機 能
SRCH
0
ADPLL がサーチ・モードでないことを示します。
1
ADPLL がサーチ・モードであることを示します。
ビット3：CTS（CTS入力端子状態）
CTS 端子の状態を示すビットです。本ビットは読出し専用で、ライトしても何も影響されません。
〔調歩同期／バイト同期／ビット同期モード〕
CTS
機 能
0
CTS 端子より、Low レベル信号が入力されていることを示します。
1
CTS 端子より、High レベル信号が入力されていることを示します。
ビット2：DCD（DCD入力端子状態）
DCD 端子の状態を示すビットです。本ビットは読出し専用で、ライトしても何も影響されません。
〔調歩同期／バイト同期／ビット同期モード〕
DCD
機 能
0
DCD 端子より、Low レベル信号が入力されていることを示します。
1
DCD 端子より、High レベル信号が入力されていることを示します。
ビット1：TXENBL（TXイネーブル）
送信部が、イネーブル状態か、ディスエーブル状態かを示すビットです。本ビットは読出し専用
で、ライトしても何も影響されません。また、イネーブル／ディスエーブルの切換えは、コマンド
によって行います。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
TXENBL
0
送信部が、ディスエーブル状態であることを示します。
1
送信部が、イネーブル状態であることを示します。
ビット0：RXENBL（RXイネーブル）
受信部が、イネーブル状態か、ディスエーブル状態かを示すビットです。本ビットは読出し専用
で、ライトしても何も影響されません。また、イネーブル／ディスエーブルの切換えは、コマンド
によって行います。
5-41
5. MSCI
〔調歩同期／バイト同期／ビット同期モード〕
機 能
RXENBL
0
受信部が、ディスエーブル状態であることを示します。
1
受信部が、イネーブル状態であることを示します。
5.2.13
MSCI フレーム・ステータス・レジスタ（FST）
ビット同期モードにおいて、もっとも最近に受信を完了したフレームに関するステータスを保持
するレジスタです。
フレーム・ステータス・レジスタ（FST）は、下記の条件でリセットされます。
• このレジスタのビットに“1”をライトしたとき、そのビットは“0”にクリアされます。
• RX リセット・コマンド、またはチャネル・リセット・コマンド発行時には、レジスタ全体
がリセットされます。
• SYSTEM STOP モード時には、レジスタ全体がリセットされます。
EOMF ビットが“1”にセットされたとき、もし許可されていれば MPU に対して割込みを要求し
ます。その他のビットは割込み要因となりません。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*
−*
−*
−*
−*
−*
−*
−*
EOMF
SHRTF
ABTF
RBITF
OVRNF
CRCEF
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
バイト同期：
ビット同期HDLC：
初期値：
R/W：
受信完了時のフレーム・ステータス
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"、"1"どちらもライト可です。
このレジスタには、受信バッファから EOM ビット＝“1”のデータ（フレームの最終キャラクタ）
を読み出した時点で、そのキャラクタに対応するステータス・レジスタ 2（ST2）のビット 7∼2 が
セットされます。このとき ST2 はリセットされ、すべてのビットが“0”にクリアされます。
このレジスタのビットの意味は、対応する ST2 のビットの意味と同じです。「5.2.11 MSCI ステ
ータス・レジスタ 2（ST2）」を参照してください。
この動作を図 5.5 に示します。
5-42
5. MSCI
データ読出し
ステータス・セット
EOM
1
1
TRB
受信
バッファ
1
ST2
ステータス
FIFO
FST
TRB：TX/RXバッファ・レジスタ
ST2 ：ステータス・レジスタ2
FST ：フレーム・ステータス・レジスタ
図 5.5 フレーム・ステータス・レジスタ（FST）
フレーム・ステータス・レジスタ（FST）にステータスがセットされた時点で、フレーム終了割
込みを発生することができます。この割込み発生後、FST の内容をリードすることにより、受信が
終了したフレームについてのステータスを得ることができます。
上記の方法は、MPU による転送を行う場合に用います。また、このとき端数ビット・フレーム割
込み、アボート終了フレーム割込み、CRC エラー割込みなどはディスエーブルにしておく必要があ
ります。
5.2.14
MSCI 割込み許可レジスタ 0（IE0）
TXINT 割込み、RXINT 割込み、TXRDY 割込み、および RXRDY 割込みの許可を指定するレジス
タです。ステータス・レジスタ 0（ST0）の各ビットが“1”にセットされ、対応する本レジスタの
割込み許可ビットが“1”になると MPU に対して割込みを要求します。
割込みについての詳細は、「5.7 割込み」を参照してください。
ビット：
7
調歩同期： TXINTE
6
5
4
3
2
RXINTE
−*
−*
−*
−*
1
0
TXRDYE RXRDYE
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
−
−
−
−
R/W
R/W
TXINT 割込み
イネーブル
0: ディスエーブル
1: イネーブル
TXRDY 割込み
イネーブル
0: ディスエーブル
1: イネーブル
RXRDY割込み
RXINT割込み
イネーブル
イネーブル
0: ディスエーブル
0: ディスエーブル
1: イネーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
5-43
5. MSCI
ビット7：TXINTE（TXINT割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
TXINTE
0
TXINT 割込み要求をディスエーブルにします。
1
TXINT 割込み要求をイネーブルにし、ステータス・レジスタ 0（ST0）の TXINT ビットが“1”に
セットされているとき、MPU に対して TXINT 割込みを要求します。
ビット6：RXINTE（RXINT割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
RXINTE
0
RXINT 割込み要求をディスエーブルにします。
1
RXINT 割込み要求をイネーブルにし、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”に
セットされているとき、MPU に対して RXINT 割込みを要求します。
ビット5∼2：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット1：TXRDYE（TXRDY割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
TXRDYE
0
TXRDY 割込み要求をディスエーブルにします。
1
TXRDY 割込み要求をイネーブルにし、ステータス・レジスタ 0（ST0）の TXRDY ビットが“1”
にセットされているとき、MPU に対して TXRDY 割込みを要求します。
ビット0：RXRDYE（RXRDY割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
RXRDYE
0
RXRDY 割込み要求をディスエーブルにします。
1
RXRDY 割込み要求をイネーブルにし、ステータス・レジスタ 0（ST0）の RXRDY ビットが“1”
にセットされているとき、MPU に対して RXRDY 割込みを要求します。
図 5.6 に割込み許可ビットとステータス・ビットの関係を示します。
ステータス・ビット
割込み許可ビット
割込み要求
図 5.6 割込み発生の条件
すなわち、ステータス・ビットと割込み許可ビットの双方が“1”の期間のみ、割込み要求がイネ
ーブルとなります。この関係は、割込み許可レジスタ 0∼2（IE0∼2）、フレーム割込み許可レジス
タ（FIE）とステータス・レジスタ 0∼2（ST0∼2）、フレーム・ステータス・レジスタ（FST）の間
5-44
5. MSCI
で共通です。
5.2.15
MSCI 割込み許可レジスタ 1（IE1）
ステータス・レジスタ 1（ST1）の各ステータス・ビットがセットされたときに、割込み要求のイ
ネーブル／ディスエーブルを指定するレジスタです。割込みについての詳細は「5.7 割込み」を参
照してください。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*
IDLE
−*
−*
CCTSE
CDCDE
BRKDE
BRKEE
バイト同期： UDRNE
CLMDE SYNCDE
ビット同期HDLC：
初期値：
R/W：
FLGDE
−*
−*
ABTDE
IDLDE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CCTS 割込み
イネーブル
0: ディスエーブル
1: イネーブル
IDL割込みイネーブル
0: ディスエーブル
1: イネーブル
CLMD割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
UDRN 割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
BRKD 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABTD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CDCD 割込みイネーブル
0: ディスエーブル
1: イネーブル
SYNCD 割込みイネーブル
[ バイト同期モード]
0: ディスエーブル
1: イネーブル
FLGD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
BRKE 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
IDLD 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：UDRNE（UDRN割込みイネーブル）
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5-45
5. MSCI
〔バイト同期／ビット同期モード〕
機 能
UDRNE
0
ステータス・レジスタ 1（ST1）の UDRN ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の UDRN ビットによる割込みをイネーブルにします。UDRN ビッ
トと UDRNE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の TXINT ビットが“1”
にセットされます。
ビット6：IDLE（IDL割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
IDLE
0
ステータス・レジスタ 1（ST1）の IDL ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の IDL ビットによる割込みをイネーブルにします。 IDL ビットと
IDLE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の TXINT ビットが“1”にセ
ットされます。
ビット5：CLMDE（CLMD割込みイネーブル）
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
機 能
CLMDE
0
ステータス・レジスタ 1（ST1）の CLMD ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の CLMD ビットによる割込みをイネーブルにします。CLMD ビッ
トと CLMDE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”
にセットされます。
ビット4：SYNCDE／FLGDE（SYNCD／FLGD割込みイネーブル）
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
SYNCDE
/FLGDE
機 能
0
ステータス・レジスタ 1（ST1）の SYNCD/FLGD ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1 の SYNCD/FLGD ビットによる割込みをイネーブルにします。SYNCD/FLGD
ビットと SYNCDE/FLGDE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT
ビットが“1”にセットされます。
5-46
5. MSCI
ビット3：CCTSE（CCTS割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
CCTSE
0
ステータス・レジスタ 1（ST1）の CCTS ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の CCTS ビットによる割込みをイネーブルにします。CCTS ビッ
トと CCTSE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の TXINT ビットが“1”
にセットされます。
ビット2：CDCDE（CDCD割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
CDCDE
0
ステータス・レジスタ 1（ST1）の CDCD ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の CDCD ビットによる割込みをイネーブルにします。CDCD ビッ
トと CDCDE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”
にセットされます。
ビット1：BRKDE／ABTDE（BRKD／ABTD割込みイネーブル）
〔調歩同期／ビット同期モード〕
BRKDE/
ABTDE
機 能
0
ステータス・レジスタ 1（ST1）の BRKD/ABTD ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の BRKD/ABTD ビットによる割込みをイネーブルにします。
BRKD/ABTD ビットと BRKDE/ABTDE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）
の RXINT ビットが“1”にセットされます。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット0：BRKEE／IDLDE（BRKE／IDLD割込みイネーブル）
〔調歩同期／ビット同期モード〕
BRKEE/
IDLDE
機 能
0
ステータス・レジスタ 1（ST1）の BRKE/IDLD ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 1（ST1）の BRKE/IDLD ビットによる割込みをイネーブルにします。
BRKE/IDLD ビットと BRKEE/IDLDE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）
の RXINT ビットが“1”にセットされます。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5-47
5. MSCI
MSCI 割込み許可レジスタ 2（IE2）
5.2.16
ステータス・レジスタ 2（ST2）の各ステータス・ビットがセットされたときに、割込み要求のイ
ネーブル／ディスエーブルを指定するレジスタです。割込みについての詳細は、「5.7 割込み」を
参照してください。
ビット：
調歩同期：
7
6
5
4
3
−*
PMPE
PEE
FRMEE
OVRNE
−*
−*
−*
RBITE
バイト同期：
ビット同期HDLC： EOME
初期値：
R/W：
2
1
0
−*
−*
−*
CRCEE
SHRTE
ABTE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
EOM 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
PMP割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
SHRT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
FRME割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
CRCE割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
RBIT 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
OVRN割込みイネーブル
0: ディスエーブル
1: イネーブル
PE割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：EOME（EOM割込みイネーブル）
〔調歩同期／バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔ビット同期モード〕
EOME
5-48
機 能
0
ステータス・レジスタ 2（ST2）の EOM ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2（ST2）の EOM ビットによる割込みをイネーブルにします。 EOM ビッ
トと EOME ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”
にセットされます。
5. MSCI
ビット6：PMPE／SHRTE（PMP／SHRT割込みイネーブル）
〔調歩同期／ビット同期モード〕
PMPE/
SHRTE
機 能
0
ステータス・レジスタ 2（ST2）の PMP/SHRT ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2
（ST2）の PMP/SHRT ビットによる割込みをイネーブルにします。PMP/SHRT
ビットと PMPE/SHRTE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT
ビットが“1”にセットされます。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット5：PEE／ABTE（PE／ABT割込みイネーブル）
〔調歩同期／ビット同期モード〕
PEE/
ABTE
機 能
0
ステータス・レジスタ 2（ST2）の PE/ABT ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2（ST2）の PE/ABT ビットによる割込みをイネーブルにします。PE/ABT
ビットと PEE/ABTE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビッ
トが“1”にセットされます。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
ビット4：FRMEE／RBITE（FRME／RBIT割込みイネーブル）
〔調歩同期／ビット同期モード〕
FRMEE/
RBITE
機 能
0
ステータス・レジスタ 2（ST2）の FRME/RBIT ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2（ST2）の FRME/RBIT ビットによる割込みをイネーブルにします。
FRME/RBIT ビットと FRMEE/RBITE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）
の RXINT ビットが“1”にセットされます。
〔バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
5-49
5. MSCI
ビット3：OVRNE（OVRN割込みイネーブル）
〔調歩同期／バイト同期／ビット同期モード〕
機 能
OVRNE
0
ステータス・レジスタ 2（ST2）の OVRN ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2（ST2）の OVRN ビットによる割込みをイネーブルにします。OVRN ビッ
トと OVRNE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”
にセットされます。
ビット2：CRCEE（CRCE割込みイネーブル）
〔調歩同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔バイト同期／ビット同期モード〕
機 能
CRCEE
0
ステータス・レジスタ 2（ST2）の CRCE ビットによる割込みをディスエーブルにします。
1
ステータス・レジスタ 2（ST2）の CRCE ビットによる割込みをイネーブルにします。CRCE ビッ
トと CRCEE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビットが“1”
にセットされます。
ビット1，0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
5.2.17
MSCI フレーム割込み許可レジスタ（FIE）
フレーム・ステータス・レジスタ（FST）の EOMF ビットがセットされたときに、割込み要求の
イネーブル／ディスエーブルを指定するレジスタです。
ビット：
調歩同期：
7
6
5
4
3
2
1
0
−*
−*
−*
−*
−*
−*
−*
−*
バイト同期：
ビット同期HDLC： EOMFE
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
−
−
−
−
−
−
−
EOMF割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると、常に"0"が読めます。ライト時には"0"をライトしてください。
5-50
5. MSCI
ビット7：EOMFE（EOMF割込みイネーブル）
〔調歩同期／バイト同期モード〕
リザーブ・ビットです。リードすると常に“0”が読めます。ライト時には“0”をライトしてく
ださい。
〔ビット同期モード〕
EOMFE
機 能
0
フレーム・ステータス・レジスタ（FST）の EOMF ビットによる割込みをディスエーブルにします。
1
フレーム・ステータス・レジスタ（FST）の EOMF ビットによる割込みをイネーブルにします。EOMF
ビットと EOMFE ビットがともに“1”のとき、ステータス・レジスタ 0（ST0）の RXINT ビット
が“1”にセットされます。
ビット6∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
5.2.18
MSCI 同期／アドレス・レジスタ 0（SA0）
バイト同期モノシンク・モードでは受信用 SYN キャラクタのパターンを、バイト同期バイシンク・
モードでは送受信用 SYN キャラクタのパターン下位 8 ビットを、またビット同期モードでは 2 次局
アドレスを指定するレジスタです。このレジスタは、調歩同期モード、バイト同期外部同期モード
では使用しません。アドレス・チェックについては「5.3.3 ビット同期モード （5）アドレス・
フィールド・チェック」を参照してください。
ビット：
7
6
5
4
3
2
1
0
調歩同期*：
−
−
−
−
−
−
−
−
バイト同期：
SA07
SA06
SA05
SA04
SA03
SA02
SA01
SA00
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
受信用SYNパターン
バイシンク
送受信用SYN パターン（ビット7∼0）
外部同期
未使用
[ ビット同期モード]
アドレス・フィールド・チェックなし 未使用
HDLC
シングル・アドレス1
2次局アドレス（ビット7∼0）
シングル・アドレス2
未使用
デュアル・アドレス
2次局アドレス（ビット7∼0）
【注】* 本レジスタは、調歩同期モードでは使用しません。
ビット7∼0：SA07∼0（同期／アドレス）
〔調歩同期モード〕
5-51
5. MSCI
本レジスタは、調歩同期モードでは使用しません。
〔バイト同期（モノシンク／バイシンク）モード〕
バイト同期モノシンク・モードでは、受信用 SYN キャラクタのパターンをビット 7∼0 に設定し
ます。また、バイト同期バイシンク・モードでは、送受信用 SYN キャラクタのパターンの下位 7∼
0 ビットを設定します。
〔ビット同期モード〕
ビット同期 HDLC モードでは、アドレス・フィールド・チェックの選択により、以下の設定を行
います。なお、送信時には、本レジスタの内容は送信されません。送信時にはアドレスを FIFO に書
込んでください。
モード
HDLC
モード
アドレス・フィールド・
チェック
SA0 のビット 7∼0 への設定法
アドレス・フィールド・
チェックなし
使用しません。
シングル・アドレス 1
2 次局アドレスのビット 7∼0 を設定します。
シングル・アドレス 2
使用しません。
デュアル・アドレス
2 次局アドレスのビット 7∼0 を設定します。
【使用上の注意】同期／アドレス・レジスタの設定
2 オクテットの同期パターン／アドレスを用いる場合は、同期／アドレス・レジスタ SAO に
第 1 オクテットのデータ、SA1 に第 2 オクテットのデータを設定してください。
（1）BOP（デュアル・アドレス）
（先頭） フラグ A1 A2 C
I
FCS フラグ
↑ ↑
SCAレジスタ…SA0 SA1
（2）COP（バイシンク・モード）
（先頭） SYN1 SYN2
データ
CRC
↑ ↑
SCAレジスタ…SA0 SA1
5.2.19
MSCI 同期／アドレス・レジスタ 1（SA1）
バイト同期モノシンク・モードとバイト同期外部同期モードでは送信用 SYN キャラクタのパター
ンを、バイト同期バイシンク・モードでは送受信用 SYN キャラクタのパターンを、またビット同期
モードでは 2 次局アドレスを指定するレジスタです。このレジスタは、調歩同期モードでは使用し
ません。アドレス・フィールド・チェックについては「5.3.3 ビット同期モード （5）アドレス・
フィールド・チェック」を参照してください。
5-52
5. MSCI
ビット：
7
6
5
4
3
2
1
0
調歩同期*：
−
−
−
−
−
−
−
−
バイト同期：
SA17
SA16
SA15
SA14
SA13
SA12
SA11
SA10
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
送信用SYN パターン
バイシンク
送受信用SYN パターン（ビット15∼8）
外部同期
送信用SYN パターン
[ ビット同期モード]
HDLC
アドレス・フィールド・チェックなし
未使用
シングル・アドレス1
未使用
シングル・アドレス2
2次局アドレス（ビット15∼8）
デュアル・アドレス
2次局アドレス（ビット15∼8）
【注】* 本レジスタは、調歩同期モードでは、使用しません。
ビット7∼0：SA17∼0（同期／アドレス）
〔調歩同期モード〕
本レジスタは、調歩同期モードでは使用しません。
〔バイト同期モード〕
バイト同期モノシンク・モードとバイト同期外部同期モードでは、送信用 SYN キャラクタのパタ
ーンをビット 7∼0 に設定します。また、バイト同期バイシンク・モードでは、SYN キャラクタの
パターンの上位 15∼8 ビットを設定します。
〔ビット同期モード〕
ビット同期 HDLC モードでは、アドレス・フィールド・チェックの選択により、以下の設定を行
います。なお、送信時には、本レジスタの内容は送信されません。送信時にはアドレスを FIFO に書
込んでください。
モード
HDLC
モード
5.2.20
アドレス・フィールド・
チェック
アドレス・フィールド・
チェックなし
SA1 のビット 7∼0 への設定法
使用しません。
シングル・アドレス 1
使用しません。
シングル・アドレス 2
2 次局アドレスのビット 15∼8 を設定します。
デュアル・アドレス
2 次局アドレスのビット 15∼8 を設定します。
MSCI アイドル・パターン・レジスタ（IDL）
送信部がアイドル状態のときに送信部が送出するアイドル・パターンを指定するレジスタです。
5-53
5. MSCI
ビット：
7
6
5
4
3
2
1
0
調歩同期*：
−
−
−
−
−
−
−
−
バイト同期：
IDL7
IDL6
IDL5
IDL4
IDL3
IDL2
IDL1
IDL0
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アイドル・パターン
【注】* 本レジスタは、調歩同期モードでは使用しません。
ビット7∼0：IDL7∼0（アイドル・パターン）
〔調歩同期モード〕
本レジスタは、調歩同期モードでは使用しません。
〔バイト同期／ビット同期モード〕
コントロール・レジスタ（CTL）の IDLC ビットが“1”の場合にのみ、アイドル状態時に TXD
端子よりこのレジスタに設定されたアイドル・パターンを送出します。IDLC ビットが“0”のとき
には、TXD 端子は High レベル固定となります。
MSCI TX／RX バッファ・レジスタ（TRB）（TRBH、L）
5.2.21
32 段の送受信バッファの最上段（内部データ・バスとのインタフェース）に置かれたレジスタで
す。物理的には、送信部 TRB と受信部 TRB は別のものですが、受信データのリードと送信データ
のライトは、どちらもこのレジスタへのアクセスにより行います。
TRBH
ビット：
7
6
5
4
3
2
1
0
調歩同期： TRB15
TRB14
TRB13
TRB12
TRB11
TRB10
TRB9
TRB8
（TRBH6）
（TRBH5）
（TRBH4）（TRBH3）
（TRBH2）
（TRBH1）
（TRBH0）
バイト同期：（TRBH7）
ビット同期HDLC：
初期値：
R/W：
X*
X*
X*
X*
X*
X*
X*
X*
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
0
送受信バッファのリード／ライト値
TRBL
ビット：
7
6
5
4
3
2
調歩同期： TRB7
TRB6
TRB5
TRB4
TRB3
TRB2
TRB1
TRB0
バイト同期：（TRBL7）（TRBL6）（TRBL5）（TRBL4）（TRBL3）（TRBL2）（TRBL1）（TRBL0）
ビット同期HDLC：
初期値：
R/W：
X*
X*
X*
X*
X*
X*
X*
X*
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送受信バッファのリード／ライト値
【注】* Xは、不定値です。
5-54
5. MSCI
TRBHビット7∼0：TRB15∼8（TRBH7∼0）（TX／RXバッファ・ハイ・バイト：TRBH）
〔調歩同期／バイト同期／ビット同期モード〕
TRBH7∼0 ビットをリードすると、受信バッファから受信キャラクタを読み出します。ただし、
ステータス・レジスタ 0（ST0）の RXRDY ビットが“0”にクリアされている場合には、TRBH7∼
0 ビットのリード時の値は不定となり、またその後の動作も保証されません。
TRBH7∼0 ビットにライトすると、送信バッファに送信キャラクタを書き込みます。ただし、ST0
の TXRDY ビットが“0”にクリアされている場合に TRBH7∼0 ビットにライトすると、ライト・デ
ータおよび送信バッファ内のデータが失われる場合があります。
TRBLビット7∼0：TRB7∼0（TRBL7∼0）（TX／RXバッファ・ロー・バイト：TRBL）
〔調歩同期／バイト同期／ビット同期モード〕
TRBL7∼0 ビットをリードすると、受信バッファから受信キャラクタを読み出します。ただし、
ステータス・レジスタ 0（ST0）の RXRDY ビットが“0”にクリアされている場合には、TRBL7∼0
ビットのリード時の値は不定となり、またその後の動作も保証されません。
TRBL7∼0 ビットにライトすると、送信バッファに送信キャラクタを書き込みます。ただし、ST0
の TXRDY ビットが“0”にクリアされている場合に TRBL7∼0 ビットにライトすると、ライト・デ
ータおよび送信バッファ内のデータが失われる場合があります。
5-55
5. MSCI
■補足
〔TRB リード時動作〕
TRB リード時に、読み出されるデータは、CPU モードによって、表 5.4（a）∼（c）に示すよう
になります。
表 5.4（a） CPU モード 0 TRB リード・データ
アクセス・レジスタ*2
ワード・リード
バイト・リード
受信バッファ中のデータ数 *1
2 バイト以上
1 バイト
TRBH
データ 1*3
不定*4
TRBL
データ 0*
3
データ 0*
3
データ 0*
3
TRBH
TRBL
0 バイト
不定*4
データ 0*
3
不定*4
データ 0*
3
不定*4
データ 0*
3
不定*4
表 5.4（b） CPU モード 1 TRB リード・データ
アクセス・レジスタ*2
バイト・リード
受信バッファ中のデータ数 *1
2 バイト以上
1 バイト
0 バイト
TRBH
データ 0*3
データ 0*3
不定*4
TRBL
データ 0*3
データ 0*3
不定*4
表 5.4（c） CPU モード 2、3 TRB リード・データ
アクセス・レジスタ*2
受信バッファ中のデータ数*1
2 バイト以上
ワード・リード
TRBH
TRBL
バイト・リード
TRBH
TRBL
【注】 *1
*2
*3
*4
5-56
データ 0*
3
データ 1*
3
データ 0*
3
データ 0*
3
1 バイト
データ 0*
不定*
0 バイト
3
4
不定*4
不定*4
データ 0*
3
不定*4
データ 0*
3
不定*4
受信バッファ中のデータ数は、カレント・ステータス・レジスタ 1、0（CST1、0）の CDE1、0 ビ
ットにより知ることができます。
ワード・リード時には TRBH、TRBL を同時にアクセスし、バイト・リード時には、TRBH、TRBL
のいずれかをアクセスします。
データ 0、データ 1 は、図 5.7 のような順序で受信バッファ中に並んでいるものとします。受信バ
ッファには、データ 0、データ 1 の順序で入力したものです。
その後の動作は、保証されません。なお、内蔵 DMAC による転送では、不定が転送される状態に
なることはありません。
5. MSCI
データ0
データ0
データ1
⋮⋮⋮
⋮⋮⋮
(a) 2バイト存在するとき
(b) 1バイト存在するとき
図 5.7 受信バッファ中のデータ順序
〔TRB ライト時動作〕
TRB ライト時に、書き込まれるデータは、CPU モードによって、表 5.5.（a）∼（c）に示すよう
に書き込まれます。
表 5.5（a） CPU モード 0 TRB ライト・データ
アクセス・レジスタ*2
送信バッファ中の空バイト数 *1
2 バイト以上
ワード・ライト
TRBH
TRBL
バイト・ライト
TRBH
TRBL
1 バイト
0 バイト
B*
3
−*4
−*4
A*
3
−*
4
−*4
A*
3
A*
3
−*4
A*
3
A*
3
−*4
表 5.5（b） CPU モード 1 TRB ライト・データ
アクセス・レジスタ*2
送信バッファ中の空バイト数 *1
2 バイト以上
バイト・ライト
TRBH
TRBL
A*
3
A*
3
1 バイト
0 バイト
A*
3
−*4
A*
3
−*4
表 5.5（c） CPU モード 2、3 TRB ライト・データ
アクセス・レジスタ*2
送信バッファ中の空バイト数 *1
2 バイト以上
ワード・ライト
バイト・ライト
0 バイト
A*
3
−*4
−*4
TRBL
B*
3
−*4
−*4
TRBH
A*
3
A*
3
−*4
A*
3
A*
3
−*4
TRBL
【注】 *1
1 バイト
TRBH
送信バッファ中の空バイト数は、直接知ることができません。したがって、MPU が送信バッファ
にデータをライトする場合には、CPU モード 0、2、3 では TX レディ制御レジスタ 1（TRC1）の
TRC14∼0 ビットを 1EH 以下に設定し（CPU モード 1 では 1FH まで設定できます）、TXRDY が
5-57
5. MSCI
“1”になっていることを確認してライトしてください。TXRDY が“0”にクリアされている間は、
*2
*3
*4
TX バッファにデータをライトしないでください。なお、内蔵 DMAC による転送では、このような
制限はありません。
ワード・ライト時には、TRBH、TRBL を同時にアクセスし、バイト・リード時には、TRBH、TRBL
のいずれかをアクセスします。
A、B は、図 5.8 のように並んでいる送信バッファ中の空バイトの位置を示します。送信バッファ
からは、A、B の順にシリアル部に出力されます。
データは消失します。送信バッファ中のデータは消失しませんが、その後の動作は保証されません。
なお、内蔵 DMAC による転送ではデータが消失するような状態になることはありません。
B
A
A
データ
データ
データ
⋮⋮⋮
⋮⋮⋮
(a) 空バイトが2バイトあるとき
(b) 空バイトが1バイトあるとき
図 5.8 送信バッファの空バイト順序
5.2.22
MSCI RX レディ・コントロール・レジスタ（RRC）
MSCI の RX レディ（RXRDY）*アクティブ条件をコントロールするレジスタです。
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
RRC4
RRC3
RRC2
RRC1
RRC0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
RXレディ・コントロール
【注】 *
RXRDY は、RX バッファ中にデータがなくなると“0”になります。
〔調歩同期／バイト同期／ビット同期モード〕
ビット7∼5：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
5-58
5. MSCI
ビット4∼0：RRC4∼0（RXレディ・コントロール）
MSCI の RX レディ（RXRDY）アクティブ条件をコントロールするビットです。
（RRC4∼0 の設定値）＋1 以上のデータ・バイトが受信バッファ中にあるとき、RX レディがア
クティブ（RXRDY＝“1”）になります。00H∼1FH までのどの値でも設定できます。
5.2.23
MSCI TX レディ・コントロール・レジスタ 0（TRC0）
MSCI の TX レディ（TXRDY）アクティブ条件をコントロールするレジスタです。
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC04
TRC03
TRC02
TRC01
TRC00
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール0
〔調歩同期／バイト同期／ビット同期モード〕
ビット7∼5：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット4∼0：TRC04∼0（TXレディ・コントロール0）
MSCI の TX レディ（TXRDY）アクティブ条件をコントロールするビットです。
（TRC04∼0 の設定値）以下のデータ・バイトが送信バッファ中にあるとき、TX レディがアクテ
ィブ（TXRDY＝“1”）になります。00H∼1FH までのどの値でも設定できます。
5.2.24
MSCI TX レディ・コントロール・レジスタ 1（TRC1）
MSCI の TX レディ（TXRDY）インアクティブ条件をコントロールするレジスタです。
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC14
TRC13
TRC12
TRC11
TRC10
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
1
1
1
1
1
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール1
5-59
5. MSCI
〔調歩同期／バイト同期／ビット同期〕
ビット7∼5：リザーブ・ビット
リードすると常に0が読めます。ライト時には“0”をライトしてください。
ビット4∼0：TRC14∼0（TXレディ・コントロール1）
MSCI の TX レディ（TXRDY）インアクティブ条件をコントロールするビットです。
（TRC14∼0 の設定値）＋1 以上のデータ・バイトが送信バッファ中にあるとき、TX レディがイ
ンアクティブ（TXRDY＝“0”）になります*。00 H から 1FH までのどの値でも設定できます。
【注】 *
（TRC14∼0 の設定値）＜（TRC04∼0 の設定値）のときは、（TRC04∼0 の設定値）
＋1 以上のデータ・バイトが送信バッファ中にあるとき、TX レディがインアクティブ
（TXRDY＝“0”）になります。
5.2.25
MSCI カレント・ステータス・レジスタ 0（CST0）
MSCI32 段受信ステータス FIFO の最上段をモニタするレジスタです。受信バッファの最上段には
いっているデータのステータスを知ることができます。また、受信バッファの最上段のデータの有
無を知ることができます。
カレント・ステータス・レジスタ 0（CST0）は、下記の条件でリセットされます。
• RX リセット・コマンド、またはチャネル・リセット・コマンド発行時には、レジスタ全体
がリセットされます。
• SYSTEM STOP モード時には、レジスタ全体がリセットされます。
このレジスタの各ビットは、割込み要因となりません。
ビット：
調歩同期：
7
6
5
−*
PMPC0
PEC0
バイト同期：
−*
ビット同期HDLC： EOMC0 SHRTC0
4
3
FRMEC0 OVRNC0
−*
−*
ABTC0
RBITC0
2
1
0
−*
−*
CDE0
CRCEC0
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段データのステータス
カレント・データ0
0: データなし
1: データあり
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。
ビット7∼2：
受信バッファ最上段にあるデータのステータスです。ステータス・レジスタ（ST2）のビット 7∼
2 と同じ配列です。受信バッファの最上段にデータがあるとき、ステータス FIFO の最上段の内容が
セットされます。データが TX／RX バッファ・レジスタ（TRB）からリード可能になったときから
ステータスは有効になります。そのデータをリードすると、そのデータに付随したステータスはク
リアされ、次のデータのステータスに置き換わります。次のデータがなければ、ステータスはクリ
アされたままになります。
5-60
5. MSCI
ビット1：リザーブ・ビット
リードすると常に“0”が読めます。
ビット0：CDE0（カレント・データ0）
受信バッファの最上段にデータがあることを示すビットです。データが TX／RX バッファ・レジ
スタ（TRB）からリード可能になったときセットされ、データがリードされ、次のデータがないと
き、クリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
機 能
CDE0
0
受信バッファの最上段にデータがないことを示します。
1
受信バッファの最上段にデータがあることを示します。
このレジスタの特長は CPU モード 0、2、3（16 ビット CPU モード）のとき、ステータス・レジ
スタ 2（ST2）が、受信ステータス FIFO の最上段と、そのひとつ前のステータスの論理和であるの
に対して、最上段のみのステータスをモニタできる点にあります。また、受信バッファの最上段の
データの有無もモニタできますので、MPU が TX／RX バッファ（TRB）をアクセスするような使わ
れ方の場合、このレジスタとカレント・ステータス・レジスタ 1*（CST1）をモニタすることにより、
割込みの要因となったステータスが、どのデータのものか、また次にリードするデータは、ワード・
リード可能かどうかを判定するのに役立ちます。
【注】 *
「5.2.26 MSCI カレント・ステータス・レジスタ 1」を参照してください。
5.2.26
MSCI カレント・ステータス・レジスタ 1（CST1）
MSCI32 段受信ステータス FIFO の最上段のひとつ前の段をモニタするレジスタです。受信バッフ
ァの最上段のひとつ前の段にはいっているデータのステータスを知ることができます。また、受信
バッファの最上段のひとつ前の段のデータの有無を知ることができます。
カレント・ステータス・レジスタ 1（CST1）は、下記の条件でリセットされます。
• RX リセット・コマンド、またはチャネル・リセット・コマンド発行時には、レジスタ全体
がリセットされます。
• SYSTEM STOP モード時には、レジスタ全体がリセットされます。
このレジスタの各ビットは、割込み要因となりません。
ビット：
調歩同期：
7
6
5
−*
PMPC1
PEC1
バイト同期：
−*
ビット同期HDLC： EOMC1 SHRTC1
4
3
FRMEC1 OVRNC1
−*
−*
ABTC1
RBITC1
2
1
0
−*
−*
CDE1
CRCEC1
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段の前段のデータのステータス
カレント・データ1
0: データなし
1: データあり
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。
5-61
5. MSCI
ビット7∼2：
受信バッファ最上段のひとつ前の段にあるデータのステータスです。ステータス・レジスタ 2
（ST2）のビット 7∼2 と同じ配列です。受信バッファの最上段のひとつ前の段にデータがあるとき、
ステータス FIFO の最上段のひとつ前の段の内容がセットされます。データが TX／RX バッファ・
レジスタ（TRB）からリード可能になったときからステータスは有効になります。そのデータをリ
ードすると、そのデータに付随したステータスはクリアされ、次のデータのステータスに置き換わ
ります。次のデータがなければ、ステータスはクリアされたままになります。
ビット1：リザーブ・ビット
リードすると常に“0”が読めます。
ビット0：CDE1（カレント・データ1）
受信バッファの最上段のひとつ前の段にデータがあることを示すビットです。データが TX／RX
バッファ・レジスタ（TRB）からリード可能になったときセットされ、データがリードされ、次の
データがないとき、クリアされます。
〔調歩同期／バイト同期／ビット同期モード〕
CDE1
機 能
0
受信バッファの最上段のひとつ前の段にデータがないことを示します。
1
受信バッファの最上段のひとつ前の段にデータがあることを示します。
このレジスタは、カレント・ステータス・レジスタ 0（CST0）と共に、CPU モード 0、2、3（16
ビット CPU モード）のとき、MPU による割込み処理や受信バッファへのアクセス時に使用されま
す。
詳しくは、「5.2.25 MSCI カレント・ステータス・レジスタ 0」を参照してください。
5-62
5. MSCI
5.3
5.3.1
動作
調歩同期モード
調歩同期は、送信するキャラクタにスタート・ビットとストップ・ビットを付加し、キャラクタ
単位で同期をとりながら通信する方式です。調歩同期では、回線は通常マーク（High レベル）に保
たれており、スペース（Low レベル）になったことでスタート・ビットとみなし、送信が開始され
ることを検出します。
調歩同期モードでのキャラクタ・フォーマットを図 5.9 に示します。調歩同期モードでは、キャ
ラクタ単位にデータの送受信を行いますが、1 キャラクタは 5∼8 ビット幅の選択ができます。5∼7
ビット幅を選択したときには、キャラクタ受信時、受信キャラクタの上位ビットには“0”が置かれ、
8 ビットのデータとなります。
通信はスタート・ビットにより開始されます。続いてデータが LSB（最下位ビット）から送受信
されます。次にパリティ／MP ビットが続きます。ただし、パリティ／MP ビットは付加しないこと
も可能です。最後にストップ・ビットが 1 ビット、1.5 ビットないし 2 ビット付加されます。
調歩同期モード設定の指定は、モード・レジスタ 0（MD0）の PRTCL2∼0 ビットで、またビッ
ト幅およびストップ・ビット長の指定は各々モード・レジスタ 1（MD1）の TXCHR1、0 ビットと
RXCHR1、0 ビット、MD0 の STOP1、0 ビットで行います*。また、パリティ／MP ビットの設定は
MD1 の PMPM1、0 ビットで行います*。調歩同期モードでは符号形式は NRZ のみです。
【注】 *
これらの指定の詳細については、「5.2.1 MSCI モード・レジスタ 0」、「5.2.2 MSCI
モード・レジスタ 1」を参照してください。
スタート
・ビット
1ビット
D0
D1
Dn
パリティ/ ストップ
MPビット ・ビット
5、 6、 7、8ビット
0、1ビット
データの1単位
アイドル状態
（マーク）
1、1.5、2ビット
図 5.9 調歩同期モードでのキャラクタ・フォーマット
ビットレートは、入力クロックの 1／1、1／16、1／32、1／64 の 4 通りから選択できます（図 5.10
参照）。（ビットレートの選択は、送信／受信で共通に行います。）ただし、データ・サンプリン
グがクロック立ち上がり時に行われるため、1／1 を選択するときにはビット毎に同期をとる必要が
あります（図 5.11 参照）。
5-63
5. MSCI
MDレジスタ1 (BRATE1, 0)
(1/1、1/16、1/32、1/64)
外部端子
（TXC端子）
分 周 器
送信部
分 周 器
受信部
ボーレート・
ジェネレータ
外部端子
（RXC端子）
図 5.10 ビットレート選択
受信データ
受信クロック
受信クロックの立ち上がりでサンプリング
図 5.11 データ・サンプリングのタイミング（1／1 クロック・モード）
ビットレートの指定は、モード・レジスタ 1（MD1）の BRATE1、0 ビットで行います。
また、入出力クロックは、外部クロック、内蔵ボーレート・ジェネレータ出力をプログラマブル
に選択できます。調歩同期モードでは、ADPLL のクロック抽出機能は利用できません。これらの指
定は RX クロック・ソース・レジスタ（RXS）および TX クロック・ソース・レジスタ（TXS）で行
います。詳細は、「5.2.5 MSCI RX クロック・ソース・レジスタ」、「5.2.6 MSCI TX クロッ
ク・ソース・レジスタ」を参照してください。
ボーレート・ジェネレータについての詳細は、「5.6 ボーレート・ジェネレータ」を参照してく
ださい。
(1)
送信動作
調歩同期モードにおける送信状態遷移図を図 5.12 に示します。
（1） TXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、TXリセット・コマンドまたはTX
ディスエーブル・コマンドにより、送信部はTXディスエーブル状態になります。
このとき、TXD端子はマーク状態であり、ステータス・レジスタ0（ST0）のTXRDYビット
は“0”にクリアされます。
【使用上の注意】
TX ディスエーブル状態では、送信バッファへのデータのライトは、行わないでください。
送信バッファへのデータのライトは、必ず TXRDY ビットの CPU によるポーリング、割込
み、DMA 転送のいずれかで行ってください。
（2） アイドル状態
TXイネーブル・コマンドにより、TXディスエーブル状態からアイドル状態に遷移します。
5-64
5. MSCI
（3）
（4）
（5）
（6）
（7）
（8）
アイドル状態は、送信バッファに送信データがライトされるまでの間、TXD 端子をマーク
に保っている状態です。送信データのライトにより、スタート・ビット送出状態に遷移し
ます。
スタート・ビット送出
1ビット時間、TXD端子をスペースとします。その後、キャラクタ送出状態に遷移します。
キャラクタ送出
送信バッファにライトされた1キャラクタを下位ビットから送出します。
パリティ／MPビット送出
モード・レジスタ1（MD1）のPMPM1、0ビットの指定により、パリティ・ビットまたはMP
ビットを送出します。詳細は「5.3.1（3） パリティ／MPビット」を参照してください。
ストップ・ビット送出
モード・レジスタ0（MD0）のSTOP1、0ビットの設定に従ってストップ・ビットを送出し
ます。その後、アイドル状態に遷移します。
ブレーク送出
TXD 端子をスペースにします。ブレーク送出はコントロール・レジスタ（CTL）の BRK
ビットを“1”にセットすることにより行われます。この状態はブレーク解除（BRKビット
が“0”にクリア）まで保たれます。
1ビット時間マーク送出
ブレーク送出状態から解除されると、1ビット時間TXD端子をマーク状態とします。
送出後
“TXディスエーブル”発行済
リセット後初期設定
“TXディスエーブル”未発行、
かつ送信バッファにデータあり
TXディスエーブル
状態
“TXイネーブル”
発行
すべての状態
からブレーク
送出指示
1ビット時間
マーク送出
アイドル状態
ブレーク
解除指示
送出後“TX
ディスエーブル”
未発行、かつ
ブレーク送出
データなし
“TXディスエーブル”
発行済
すべての状態から
“TXリセット”
“チャネル・リセット”
発行
スタート・ビット
送出
送信バッファへのデータ書込み
送出後
送信バッファにデータなし
送出後
パリティ/MPなし
送出後
ストップ・ビット
送出
キャラクタ送出
送出後
パリティ/MP
あり
送出後
送出後
送信バッファにデータあり
パリティ/MP
ビット送出
“ ”内はコマンド名
図 5.12 調歩同期モードにおける送信状態遷移図
5-65
5. MSCI
送信は、アイドル状態において送信バッファに送信キャラクタをライトすることにより開始しま
す。図 5.13 に示すように、送信端子の出力は送信クロックの立ち下がりで変化します。図 5.13 は
（a）、（b）ともキャラクタ長＝8 ビット、パリティあり、ストップ・ビット＝1 ビットに設定した
場合の例です。
1／16、1／32、1／64 のクロック・モードには、ストップ・ビット長は 1、1.5、2 ビットのいずれ
も指定できます。1／1 クロック・モード時には、ストップ・ビット長 1、2 は指定できますが、1.5
ビットを指定したときはストップ・ビット長は 1 ビットまたは 2 ビットになります。
送信キャラクタ書き込み
ストップ・ビット送出
スタート・ビット送出
アイドル状態
アイドル状態
キャラクタ送出
D0
送信データ
パリティ・ビット送出
D1
D6
D7
P
送信
クロック
（P：パリティ・ビット）
図 5.13（a） 送信動作（1／1 クロック・モード）
スタート・ビット
D0
D7
P
ストップ・ビット
16、32または64クロック長
図 5.13（b） 送信動作（1／16、1／32、1／64 クロック・モード）
(2)
受信動作
調歩同期モードにおける受信状態遷移図を図 5.14 に示します。
（1） RXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、RXリセット・コマンドまたは
RXディスエーブル・コマンドにより、受信部はRXディスエーブル状態になります。
このとき、RXD端子からの入力は無視され、受信は行われません。また、受信シフト・レ
ジスタの内容は失われますが、受信バッファの値は影響を受けません。
（2） スタート・ビット探索
RXイネーブル・コマンドにより、RXディスエーブル状態からスタート・ビット探索状態に
遷移します。このとき、受信部は、受信クロックの立ち上がりごとに RXD端子をサンプリ
ングし、スペースの検出を待ちます。
5-66
5. MSCI
（3） スタート・ビット・チェック
スタート・ビット探索状態においてスペースを検出すると、スタート・ビット・チェック
状態に遷移します。この状態は、スペース検出後、半ビット時間待ってから、もう一度RXD
端子がスペースになっているか否かをチェックします。もしRXD端子がスペースでなけれ
ば、スタート・ビット探索状態に戻ります。RXD端子がスペースならば、次に説明するキ
ャラクタ・アセンブリ状態に遷移します。
ただし、1／1クロック・モードでは、このスタート・ビット・チェックは行わず、すぐに
キャラクタ・アセンブリを行います。
（4） キャラクタ・アセンブリ
1ビット時間ごとに受信データをサンプリングして、キャラクタを組み立てる状態です。キ
ャラクタ・アセンブリは、最初のストップ・ビットをサンプリングすると終了します。
（5） 半ビット時間ウェイト
キャラクタ・アセンブリ終了後、フレーミング・エラーが発生すると、そのフレーミング・
エラーのストップ・ビットをスキップするために半ビット時間待ちます。その後、スター
ト・ビット探索状態へ遷移します。
なお、フレーミング・エラーについての詳細は、5.3.1（4）「エラー・チェック」の項を参
照してください。
（6） ブレーク終了待ち
キャラクタ・アセンブリ後、ブレークが検出されるとブレーク終了待ち状態になります。
このとき、1クロックごとにRXD端子を監視して、マークになるまで待ちます。
なお、ブレークについての詳細は、5.3.1（5）「ブレーク送出／検出」の項を参照してくだ
さい。
（7） ブレーク終了チェック
ブレーク終了待ち状態においてマークを検出すると、ブレーク終了チェック状態になりま
す。この状態では、マークを検出後、半ビット時間後にもう一度 RXD端子がマークになっ
ているか否かをチェックします*。もしRXD端子がマークでなければ、ブレーク終了待ち状
態に戻ります。
RXD端子がマークであれば、スタート・ビット探索状態になります。
【注】 *
1／1 クロック・モードでは、ブレーク終了チェック状態をスキップして、そのままスタ
ート・ビット探索状態に遷移します。
5-67
5. MSCI
リセット後初期設定
スペース検出せず
“RXイネーブル”
発行
RXディスエーブル
状態
スタート・ビット
探索
スペース検出
すべての状態から
“RXリセット”
“RXディスエーブル”
“チャネル・リセット”
発行
スタート・ビット
・チェック
NG（マーク）
ウェイト後
アセンブリ後
フレーミング・
エラーなし、
かつブレーク
なし
半ビット時間
ウェイト
アセンブリ後
フレーミング・
エラーあり、
かつブレークなし
キャラクタ・
アセンブリ
OK（スペース）
OK
（マーク）
アセンブリ後
ブレーク検出
マーク検出
（1/1クロック
・モード)
（1/1クロック・モード以外）
マーク検出
マーク検出せず
ブレーク終了
待ち
ブレーク終了
チェック
NG (スペース)
“ ”内はコマンド名
図 5.14 調歩同期モードにおける受信状態遷移図
図 5.15（a）、（b）に受信データのサンプリング・タイミングを示します。
この例では、キャラクタ長＝8 ビット、パリティあり、ストップ・ビット＝1 ビットに設定されて
います。
受信データ
D0
D7
P
サンプリング
スタート・ビット
探索
スタート・ビット検出
キャラクタ・アセンブリ
スタート・ビット探索
ストップ・
ビット・チェック
（P:
パリティ・ビット）
図 5.15（a） 受信データのサンプリング・タイミング（1／1 クロック・モード）
5-68
5. MSCI
D0
受信データ
D1
D7
P
サンプ
リング
スタート・ビット
探索
キャラクタ・アセンブリ
スタート・ビット探索
スタート・ビット・チェック
スペース検出
ストップ・
ビット・チェック
図 5.15（b） 受信データのサンプリング・タイミング（1／16、1／32、1／64 クロック・モード）
受信動作は、RX イネーブル・コマンドを発行することにより開始されます。
まず、1／1 クロック・モードでは、クロックごとの立ち上がりでスタート・ビットを探索します。
この探索においてスペースを検出すると、次のクロックの立ち上がりからキャラクタ・アセンブ
リを開始します。
キャラクタ・アセンブリとは、図 5.16 に示すように、各クロックでサンプリングしたビット・デ
ータを受信シフト・レジスタに送り込むことにより、キャラクタを構成する動作です。
モード・レジスタ 1（MD1）の RXCHR1、0 ビットにより指定された受信キャラクタ長のデータ
を受信シフト・レジスタに送り込んだ後、パリティ／MP ビットがあればサンプリングします。次の
クロックでストップ・ビットをサンプリングし、キャラクタ・アセンブリは終了します。またこの
とき、受信シフト・レジスタの値が受信バッファにロードされます。
キャラクタ・アセンブリの終了後、次のクロックからスタート・ビット探索を始めます。
受信データ
8ビット長
7ビット長
6ビット長
5ビット長
シフト方向
サンプリング・
クロック
受信シフト・レジスタ
7
0
受信バッファ
図 5.16 受信シフト・レジスタによるキャラクタ・アセンブリ
1／16、1／32、1／64 クロック・モードでも、まずクロックごとの立ち上がりでスタート・ビッ
トを探索します。この探索においてスペースを検出すると、半ビット時間後にもう一度確認し、ス
ペースなら 1 ビット時間後からキャラクタ・アセンブリを始めます。もしマークであれば、先に検
出されたスペースはノイズとみなし、再びスタート・ビット探索を行います（図 5.17（a）、（b）
参照）。
5-69
5. MSCI
キャラクタ・
アセンブリ
受信データ
サンプリング・
タイミング
スタート・ビット
探索
スタート・ビット・チェック
（スペース検出）
スペース検出
図 5.17（a） スタート・ビットのサンプリング（正常なスタート・ビットを検出した場合）
受信データ
サンプリング・
タイミング
スタート・ビット
探索
スタート・ビット
探索
スタート・ビット・チェック
（マーク検出）
スペース検出
図 5.17（b） スタート・ビットのサンプリング
（短いスタート・ビット（ノイズ）を検出した場合）
キャラクタ・アセンブリは、1 ビット時間おきにデータのサンプリングを行います。データの最
上位ビット、または指定があるときはパリティ・ビットがサンプリングされた後、1 ビット時間後
にストップ・ビットのチェックを行います。このとき RXD 端子がマーク（正常）なら、ただちに
スタート・ビット探索を開始します。また、スペース（フレーミング・エラー）なら、半ビット時
間後からスタート・ビット探索を開始します。
1／16、1／32、1／64 クロック・モードでは、スタート・ビット、キャラクタ、パリティ・ビッ
ト、ストップ・ビットのサンプリングにノイズ除去機能が働きます。
このノイズ除去機能は、図 5.18 に示すように、サンプリング・タイミングの 2 受信クロック前か
らの 3 回分の受信端子入力の多数決をとるもので、図 5.18 のノイズを除去することができます。
5-70
5. MSCI
スタート・ビット探索
スタート・ビット検出
スタート・ビット・チェック
受信クロック
受信端子
サンプリング
・データ
図 5.18 ノイズ除去機能
調歩同期モードにおいて、受信可能なデータ長は 8∼5 ビット／キャラクタのいずれかです。これ
らの選択は、モード・レジスタ 1（MD1）の RXCHR1、0 ビットにて行います。
図 5.19 に受信データ・フォーマットを示します。図 5.19 のように 7∼5 ビット／キャラクタを選
択した場合には、上位側のビットは“0”になります。
8ビット/キャラクタ
D7
D6
D5
D4
D3
D2
D1
D0
7ビット/キャラクタ
0
D6
D5
D4
D3
D2
D1
D0
6ビット/キャラクタ
0
0
D5
D4
D3
D2
D1
D0
5ビット/キャラクタ
0
0
0
D4
D3
D2
D1
D0
図 5.19 受信キャラクタ
(3)
パリティ／MP ビット
モード・レジスタ 1（MD1）の PMPM1、0 ビットの設定により、偶数パリティ、奇数パリティお
よび MP ビットのいずれかを付加することができます。
偶数パリティを選択すると、送信部は送信キャラクタ中の“1”のビット数を調べ、その数の合計
が偶数であれば“0”を、奇数であれば“1”をキャラクタ送出直後に送出します。つまり、パリテ
ィ・ビットと送信キャラクタをあわせて、その中に“1”の数の合計が偶数個になるようパリティ・
ビットが設定されます。また受信部は、受信されたキャラクタとパリティ・ビットの中に“1" の数
の合計が偶数個あるかどうかチェックを行います。
同様に、奇数パリティはキャラクタとパリティ・ビットをあわせて、その中に“1”の数の合計が
5-71
5. MSCI
奇数個になるようパリティ・ビットを設定します。
MP ビットを選択すると、送受信キャラクタの直後に、マルチプロセッサ間の通信をサポートす
るための MP ビットと呼ばれるビットを付加します。
詳細については、「5.3.1（6） マルチプロセッサ・サポート」を参照してください。
(4)
エラー・チェック
（1） パリティ・チェック
受信データのパリティ・ビットが正しいか否かを調べます。もし、偶数パリティ指定時に、
受信キャラクタとパリティ・ビットの中の“1”の数の合計が奇数となるようなパリティ・
ビットを受信すると、パリティ・エラーのある受信データが読み出せるようになった時点
でステータス・レジスタ2（ST2）のPE（パリティ・エラー）ビット*が“1”にセットされ
ます。また、奇数パリティ指定時に“1”の数の合計が偶数となるようなパリティ・ビット
を受信しても同様の動作を行います。
パリティ・エラーがおこっても、後続のデータは正常通り受信されますが、後続データに
パリティ・エラーがなくても、一度セットされたPEビットはクリアされません。PEビット
は“1”をライトされるか、リセットすることによってのみ“0”にクリアされます。
また、PEビットがセットされたとき、もし許可されていれば割込みを要求します。
【注】 *
PE ビットについては「5.2.11 MSCI ステータス・レジスタ 2」を参照してください。
（2） フレーミング・エラー
ストップ・ビット・チェックの際、スペースを検出するとフレーミング・エラーが発生し
たとみなされます。ストップ・ビット長が1.5、2ビットのときでも、最初の1ビットのみチ
ェックを行います。
フレーミング・エラーのあるデータが読み出されるようになった時点でステータス・レジ
スタ2（ST2）のFRMEビット*が“1”にセットされます。
フレーミング・エラーがおこっても受信動作は続けられます。ただし、1／1クロック・モ
ードでは、フレーミング・エラー検出の次のクロックから、1／16、1／32、1／64クロック・
モードではフレーミング・エラー検出の半ビット時間後からスタート・ビット探索が開始
されます。
これは、誤ったストップ・ビットをスキップするためです。
フレーミング・エラーがおこり、一度FRMEビットがセットされると、後続のデータにフレ
ーミング・エラーがなくても、FRMEビットはクリアされません。FRMEビットは“1”をラ
イトするか、リセットすることによってのみクリアされます。
また、FRMEビットがセットされたとき、もし許可されていれば割込みを要求します。
【注】 *
FRME ビットについては、「5.2.11 MSCI ステータス・レジスタ 2」を参照してくだ
さい。
（3） オーバラン・エラー
受信したデータを受信バッファに送る際、すでにバッファが満ぱいとなっているときには、
オーバランとなります。
オーバラン検出時には、新しい受信データを受信バッファの最後段に重ね書きします。こ
れによって、直前のデータは失われ、同時にステータスFIFOの最後段もオーバラン・ステ
ータスを含む新しいデータのステータスで置き換えられます（重ね書きされたデータが読
み出せるようになった時点でステータス・レジスタ2（ST2）のOVRNビット*が“1”にセ
ットされます）。
オーバランがおこっても、後続のデータは正常通り受信されますが、後続データにオーバ
5-72
5. MSCI
ランがなくても、一度セットされたOVRNビットはクリアされません。
OVRNビットは“1”をライトするか、リセットすることによってのみクリアされます。
また、OVRNビットがセットされたとき、もし許可されていれば割込みを要求します。
【注】 *
OVRN ビットについては、「5.2.11 MSCI ステータス・レジスタ 2」を参照してくだ
さい。
(5)
ブレーク送出／検出
送信側が、何らかの都合によってデータ送信を一時中断する場合、ブレーク送出（スペース）を
行います。
通常は、キャラクタ送出完了後にブレーク送出指示を発行します。このとき、ブレーク送出を解
除するまでに、最低でも 1 キャラクタ時間以上ブレーク送出を保持しなければなりません。
ブレーク送出の指定は、コントロール・レジスタ（CTL）の BRK ビットにより行います。この
ビットがセットされると、次の送信クロックの立ち下がりから TXD 端子はスペース状態となります。
また、ブレーク送出解除の指定は BRK ビットに“0”をライトすることにより行います。BRK ビ
ットがクリアされると次の送信クロックの立ち下がりで TXD 端子はマーク状態となります。このと
き、次のデータのスタート・ビットまで、少なくとも 1 ビット時間のマーク期間を保証します。
ブレーク送出指示を発行すると、送信シフト・レジスタ中の出力データは失われますが、送信バ
ッファは影響を受けません。
MSCI 受信部のブレーク検出は以下のように行われます。
データ・ビットおよびパリティ・ビットがすべて“0”で、かつフレーミング・エラーをともなう
データを受信したときブレーク開始とみなし、ステータス・レジスタ 1（ST1）の BRKD ビットがセ
ットされます。ブレーク開始検出時に受信したフレーミング・エラーをともなうヌル・キャラクタ
は捨てられて、受信バッファには送られません。
また、MSCI 受信部のブレーク検出は図 5.20 に示すように行われるため、キャラクタ送出の途中
でブレーク送出が始まった場合には、ブレーク送出を 2 キャラクタ時間以上、保持する必要があり
ます。
D0
スト
ップ
D1
フレーミング・エラー付き
データ受信
D0
D1
スト
ップ
スタート・ビット検出
ブレーク終了検出
ブレーク開始検出
スタート・ビット探索開始
スペース検出
受信したヌル・キャラクタは
受信バッファに送られない。
図 5.20 受信部のブレーク検出動作
また、ブレーク開始を検出した後、半ビット時間以上のマークを検出したとき*には、ブレーク終
了とみなし、ステータス・レジスタ 1（ST1）の BRKE ビットがセットされます。
BRKD ビットまたは BRKE ビットがセットされたとき、もし許可されていれば割込みを要求しま
す。
【注】 *
ただし、1／1 クロック・モード時には、最初のマークを検出したときにブレーク終了と
5-73
5. MSCI
みなします。
■補足
一般的なブレーク送出法は以下の手順で行います。
（1） 送信終了待ち（アイドル状態待ち）
（2） BRKビットに“1”をライト
（3） 1キャラクタ時間以上待つ
（4） BRKビットに“0”をライト
(6)
マルチプロセッサ・サポート
MSCI は複数の端末に対して送受信を行うときに、特定の端末がデータをキャラクタ単位で受信
するか、無視するかを指定する機能をサポートしています。
マルチプロセッサ・モードでは、パリティ・ビットのかわりに MP ビットを付加したキャラクタ・
フォーマットを用います。この指定はモード・レジスタ 1（MD1）の PMPM1、0 ビットにより行い
ます。
マルチプロセッサ・モードでは、通常は MP ビットを“0”としてデータを送信します。ただし、
送信データを送信バッファにライトする直前に、MP ビット・オン・コマンド*を発行することによ
り、そのデータの MP ビットを“1”とすることができます。MP ビット・オン・コマンドはコマン
ド書込み直後の 1 データのみ、有効となります。
また、受信側では受信データの MP ビットは、その他のステータスとともに受信バッファに送ら
れます。受信データがリード可能になった時点で、MP ビットの内容がステータス・レジスタ 2（ST2）
にセットされます。また、サーチ MP ビット・コマンド*を発行することにより、MP ビットが“0”
のデータを無視する（受信バッファに送らない）ことができます。このコマンドの効果は、MP ビッ
トが“1”のデータを受信したときに終了し、それ以降は通常の受信を行います。
【注】 *
MP ビット・オン・コマンド、サーチ MP ビット・コマンドについては「5.2.8 MSCI
コマンド・レジスタ」を参照してください。
MP ビットを使用したマルチプロセッサ間の通信例を図 5.21 に示します。
A局
(0)
T局
B局
(1)
アドレス
MP＝"1"
C局
(2)
データ
アドレス
MP＝"0"
MP＝"1"
データ
MP＝"0"
D局
(3)
図 5.21 MP ビットの使用例
図 5.21 の T は送信局、A、B、C、D は受信局です。受信局 A、B、C、D にはそれぞれ 0、1、2、
5-74
5. MSCI
3 というアドレスが付けられています。
T 局が B 局にデータを送りたい場合、T 局はまず B 局のアドレス（1）を通信路にのせます。ただ
し、このとき MP ビットを“1”にセットしておきます。
各受信局は通信路を監視し、MP ビットが“1”にセットされているデータを受信すると、そのデ
ータをアドレスとみなし、自局のアドレスと比較します。受信したデータと自局のアドレスが一致
した受信局 B は、以後 MP ビットが“0”にクリアされているデータを自局へのデータとみなし、受
信を継続します。その他の受信局 A、C、D は、サーチ MP ビット・コマンドを発行し、MP ビット
＝“0”のデータを無視します。つまり、送信局は送信先のアドレスを MP ビット＝“1”で送信し
た後、送信データを MP ビット＝“0”で送信することにより、特定の受信局にデータを送信するこ
とができます。
送信局が新しい受信局にデータを送信したければ、MP ビット＝“1”でその受信局のアドレスを
送信すると受信局のサーチ MP ビット・コマンドは解除され、以後同様の手順で通信を行うことが
できます。
バイト同期モード
5.3.2
バイト同期は、一連の送受信データの先頭に SYN キャラクタをおいてキャラクタ同期をとる通信
方式です。
MSCI のバイト同期モードでは、モノシンク・モード、バイシンク・モード、および外部同期モ
ードをサポートしています。モノシンク・モード、およびバイシンク・モードでは、SYN キャラク
タにより同期を確立します。また、外部同期モードでは、SYNC 端子を Low レベルにすることによ
り同期を確立します。バイト同期モード設定の指定は、モード・レジスタ 0（MD0）の PRTCL2∼0
ビットで行います。
バイト同期モードでのキャラクタ・フォーマットを図 5.22 に示します。
同期パターン
SYN
8ビット
SYN
受信バッファへの転送範囲*
データ・フィールド
8ビット
8ビット× N (N≧1)
CRC
CRC
16ビット
＝Lowレベル（受信側）
モノシンク
送信時の
送信範囲
外部同期
バイシンク
【注】* 下位ビットより受信されます。
図 5.22 バイト同期モードにおけるキャラクタ・フォーマット
バイト同期モードの送受信時の SYN キャラクタの長さを表 5.6 に示します。
5-75
5. MSCI
表 5.6 バイト同期モードでの SYN パターン長
同期方式
送信時
受信時
モノシンク
1 バイト
1 バイト
バイシンク
2 バイト
2 バイト
外部同期
1 バイト
SYNC 端子で同期を確立する。
SYN キャラクタのパターンは、同期／アドレス・レジスタ 0、1（SA0、1）により設定します。
送信時、SYN キャラクタの前に先頭パッドを送出したい場合には、アイドル・パターン・レジス
タ（IDL）に先頭パッドのパターンを書き込み、送信バッファへのデータの書込みを遅らせます。送
1
信部は送信バッファへデータが書き込まれるまで、先頭パッドを送出し続けます* 。
受信時、データ・フィールド内の SYN キャラクタを用いての、同期のとりなおしは行いません。
また、データ・フィールド内の SYN キャラクタについては、コントロール・レジスタ（CTL）の
2
SYNCLD ビットにより、自動削除するか、または受信バッファにロードするかを選択できます* 。
【注】 *1 詳細は、「5.2.4 MSCI コントロール・レジスタ」、「5.2.18 MSCI 同期／アドレス・
レジスタ 0」、「5.2.19 MSCI 同期／アドレス・レジスタ 1」、「5.2.20 MSCI アイ
ドル・パターン・レジスタ」を参照してください。
*2 詳細は、「5.2.4 MSCI コントロール・レジスタ」を参照してください。
(1)
送信動作
バイト同期モードにおける送信状態遷移図を図 5.23 に示します。
（1） TXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、またはTXリセット・コマンド
により、送信部はTXディスエーブル状態になります。また、TXディスエーブル・コマンド
発行後、送信バッファにデータがなくなると送信部はTXディスエーブル状態になります。
このとき、TXD端子はHighレベル（マーク）となり、ステータス・レジスタ0（ST0）の TXRDY
ビットは0にクリアされます。
（2） アイドル状態
TXイネーブル・コマンドにより、TXディスエーブル状態からアイドル状態に遷移します。
アイドル状態では、コントロール・レジスタ（CTL）のIDLCビットの指定により、TXD端
子よりHighレベル信号（マーク）を送出（IDLC＝“0”）、またはアイドル・パターン・レ
ジスタ（IDL）の内容（IDLC＝“1”）を送出します。送信データのライトによりSYN1送
出状態に遷移します。
（3） SYN1送出
1
同期／アドレス・レジスタ1（SA1）に設定されたSYNキャラクタを送出します* 。送出後、
モノシンク・モード、外部同期モードではキャラクタ送出状態に、またバイシンク・モー
ドではSYN2送出状態に遷移します。
（4） SYN2送出
バイシンク・モードでは、同期／アドレス・レジスタ0（SA0）に設定されたSYNキャラク
タを送出し、キャラクタ送出状態に遷移します。
モノシンク・モード、外部同期モードでは、この状態へは遷移しません。
（5） キャラクタ送出
送信バッファのデータを入力順にTXD端子より送出します。
（6） CRC送出
2
CRCコード（16ビット）を送出します* 。送出後、送信バッファにデータがあればSYN1待
ち状態に、なければアイドル状態に遷移します。
【注】 *1 詳細は、「5.2.18 MSCI 同期／アドレス・レジスタ 0」、「5.2.19 MSCI 同期／アド
5-76
5. MSCI
*2
レス・レジスタ 1」を参照してください。
CRC コードの設定は、モード・レジスタ 0（MD0）の CRC1、0 ビットにより行います。
また、CRC 計算を行い送出するか否かは、MD0 の CRCCC ビットで指定します。詳細
は、「5.2.1 MSCI モード・レジスタ 0」を参照してください。
リセット後初期設定
すべての状態より
“TXリセット”
“チャネル・リセット”発行
送信バッファにデータなし、かつ
“TXディスエーブル”未発行
“TXイネーブル”発行
TX
ディスエーブル
アイドル状態
状態
“TXディスエーブル”
発行済、かつ送信
バッファにデータなし
アンダラン状態かつ
UDRNC＝"0"
またはアンダラン状態かつ
UDRNC＝"1"かつ
CRCCC＝"0"
または"EOM"発行かつ
CRCCC＝"0"
送信バッファにデータあり
SYN1送出
モノシンク、
外部同期
バイシンク
送信バッファにデータなし
キャラクタ送出
CRC送出
"EOM"発行かつ
CRCCC＝"1"
またはアンダラン状態かつ
UDRNC＝"1"、
CRCCC＝"1"
送信バッファにデータあり、
"EOM"発行なし
SYN2送出後
SYN2送出
送信バッファにデータあり
“ ”内はコマンド名
UDRNC：アンダラン時状態制御ビット
CRCCC：CRC計算ビット
EOM ："End of Message"コマンド
図 5.23 バイト同期モードにおける送信状態遷移図
(2)
受信動作
バイト同期モードにおける受信状態遷移図を図 5.24 に示します。
（1） RXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、RXリセット・コマンドまたは
RXディスエーブル・コマンドにより、受信部はRXディスエーブル状態になります。このと
き、RXD端子からの入力は無視され、受信は行われません。
（2） SYN1待ち
キャラクタ境界を確立するために、1バイト目のSYNキャラクタの受信を待ちます。
同期／アドレス・レジスタ0（SA0）に設定されたSYNパターンと一致すると、モノシンク・
5-77
5. MSCI
モードではキャラクタ受信状態に、バイシンク・モードではSYN2待ち状態に遷移します。
なお、外部同期モードではSYNC端子入力により同期を確立します。
（3） SYN2待ち
バイシンク・モードでは、2バイト目のSYNキャラクタの受信を待ちます。
同期／アドレス・レジスタ1（SA1）に設定されたSYNパターンと一致するとキャラクタ受
信状態に、また一致しなければSYN1待ち状態に遷移します。
モノシンク・モード、外部同期モードでは、この状態へは遷移しません。
（4） キャラクタ受信
受信キャラクタを受信バッファに転送します。データ・フィールド内のSYNキャラクタは、
コントロール・レジスタ（CTL）のSYNCLDビットにより、受信バッファに転送するか否か
を選択できます。
メッセージ・リジェクト・コマンドを発行することにより、SYN1待ち状態に遷移します。
すべての状態から“RXディスエーブル”
“RXリセット”“チャネル・リセット”発行
リセット後初期設定
RXディスエーブル
状態
“RXイネーブル”発行
2
SYNキャラクタ*
不一致
1
SYN1待ち*
“メッセージ・リジェクト”発行
端子入力あり（外部同期）
SYNキャラクタ一致（モノシンク）
SYNキャラクタ
2バイト目不一致
SYNキャラクタ （バイシンク）
1バイト目一致
（バイシンク）
SYN2待ち
キャラクタ受信
SYNキャラクタ
2バイト目一致（バイシンク）
“ ”内はコマンド名
【注】 *1
*2
外部同期の場合には、
外部同期の場合には、
端子入力検出待ち
端子入力未検出
図 5.24 バイト同期モードにおける受信状態遷移図
(3)
エラー・チェック
（1） CRCエラー、CRCコード送出
1
CRCコードとしてCRC−16とCRC−CCITT* をサポートしており、これらの選択と初期値オ
ール“0”、オール“1”をプログラマブルに設定できます。この指定は、モード・レジス
タ0（MD0）のCRC1、0ビットにより行います。
CRC計算は、MSCI送受信部内にあるCRC計算器（送受信部で各々1個内蔵）で行われます。
5-78
5. MSCI
TX CRC計算器は、データ・フィールド送信直前に自動的に初期化されますが、TX CRC初
期化コマンドを発行することによっても、初期化できます。
送信時には、同期パターンはCRC計算の対象外となります。また、TX CRC計算からの除外
のコマンド指定によって、キャラクタ単位にデータをCRC計算から除外することができま
す。CRCコードの送出は、MD0の CRCCCビットとEnd of Messageコマンドで指定します。
ただし、CRCCCビットとコントロール・レジスタ（CTL）の UDRNCビットがともに "1" に
2 3
セットされ、かつアンダラン状態のときには、自動的にCRCコードを送出します* * 。
RX CRC計算器は、データ・フィールド受信の直前に自動的に初期化されますが、RX CRC
初期化コマンドを発行することによっても、初期化できます。
受信時には、SYNキャラクタなどの受信バッファに入らないキャラクタは、CRC計算の対
象外となります。また、RX CRC計算からの除外のコマンド指定によって、キャラクタ単位
にデータをCRC計算から除外することができます。CRCコードのチェックは、チェックし
たい最終キャラクタの次のキャラクタが受信バッファに入った後、15システム・クロック
後に完了します。また、CRC計算強制実行コマンド発行時（最終キャラクタの次のキャラ
クタが受信バッファに入らない場合）には、コマンド発行後15システム・クロック後にチ
ェックが完了します。
どちらの場合も、CRCエラーのステータスは次のキャラクタが受信バッファに入るまで有
効です。
なお、CRCエラー検出時には、ステータス・レジスタ2（ST2）のCRCEビットが“1”にセ
ットされます。「5.2.11 MSCI ステータス・レジスタ2」を参照してください。
また、CRCEビットがセットされたとき、もし許可されていれば割込みを要求します。
【注】 *1 CRC コードの生成多項式は、CRC−16 では X16＋X15＋X2＋1、CRC−CCITT では X16＋
12
5
X ＋X ＋1 となります。
*2 詳細は、「5.2.1 MSCI モード・レジスタ 0」、「5.2.4 MSCI コントロール・レジス
タ」、および「5.2.8 MSCI コマンド・レジスタ」を参照してください。
*3 UDRNC＝“0”または CRCCC＝“0”のときには、アンダラン時に CRC コードを送出
せず、直接アイドル状態に遷移します。
（2） オーバラン・エラー
受信したデータを受信バッファに送る際、すでにバッファが満となっているときには、オ
ーバランとなります。
オーバラン検出時には、新しい受信データを受信バッファの最後段に重ね書きします。こ
れによって直前のデータは失われ、同時にステータスFIFOの最後段もオーバラン・ステー
タスを含む新しいデータのステータスで置き換えられます（重ね書きされたデータが読み
出せるようになった時点で、ステータス・レジスタ2（ST2）のOVRNビットが“1”にセッ
トされます）。
OVRNビットは“1”をライトするかリセットすることによってのみ、“0”にクリアできま
す。
また、OVRNビットがセットされたとき、もし許可されていれば割込みを要求します。
なお、オーバランを検出してもキャラクタ受信はそのまま継続されます。
（3） アンダラン・エラー
送信シフト・レジスタのデータを送出後、送信バッファが空のときには、アンダランとな
ります。
1
アンダラン検出時* には、送信部はアイドル状態に遷移し、コントロール・レジスタ（CTL）
のIDLCビットの指定により送信端子はHighレベルとなるか（IDLC＝“0”）、またはアイ
ドル・パターンを送出（IDLC＝“1”）します。このとき、コントロール・レジスタ（CTL）
の UDRNCビットの指定（UDRNC＝“1”）により、アイドル状態遷移前にCRCコードを
5-79
5. MSCI
2
送出することができます* 。
なお、アンダラン検出時には、ステータス・レジスタ1（ST1）のUDRNビットが“1”にセ
ットされます。またステータス・レジスタ0（ST0）の TXRDYビットが“0”にクリアされ
ます。UDRNビットは“1”をライトするかリセットすることによってのみ“0”にクリアで
きます。
また、UDRNビットがセットされたとき、もし許可されていれば割込みを要求します。
アイドル状態遷移後は、UDRNビットをクリアして、送信バッファにデータをライトするこ
とで、SYN1送出状態に遷移します。
【注】 *1 送信シフト・レジスタ、送信バッファがともに空で、かつ End of Message コマンドが
未発行のときアンダランと判定されます。
*2 UDRNC＝“0”または CRCCC＝“0”のときには、アンダラン時に CRC コードを送出
せず、直接アイドル状態に遷移します。
(4)
メッセージ終了の動作
送信時には、End of Message コマンドによりメッセージの終了を指定します。また、コントロー
ル・レジスタ（CTL）の UDRNC ビットが“1”にセットされているときにアンダラン・エラーをお
こした場合にも、メッセージの終了とみなされます。
メッセージ終了時には、モード・レジスタ 0（MD0）の CRCCC ビットが“1”にセットされてい
れば、送信部は CRC コードを自動送出して、続いてアイドル状態に遷移します（CRCCC ビットが
“0”のときには、直接アイドル状態に遷移します）。また、もし許可されていれば、このとき割込
みを要求します。
受信時には、受信部はメッセージ終了の検出を行いません。
5.3.3
ビット同期モード
ビット同期モードは、フレームの区切りをフラグによって識別する通信方式です。
ビット同期モード設定の指定は、モード・レジスタ 0（MD0）の PRTCL2∼0 ビットで行ないます。
ビット同期モードでのメッセージ・フォーマットを図 5.25 に示します。ビット同期モードの A
フィールド（アドレス・フィールド）、C、I フィールド（制御フィールドと情報フィールド）は、
バイト単位で構成され、これが受信バッファへの転送範囲となっています。データの送受信は FCS
1
（Frame Check Sequence）フィールドを除き、下位ビットから行われます* 。
送信時、端数ビット・フレームの送出はできません。また、受信時には、受信データの最後に端
数ビットがあるならば、最後のキャラクタの有効なビット（端数ビット）は上位につめられ、残り
の下位ビットの値は不定となります。このとき、端数ビットと不定値の部分の境界を検出すること
はできません。端数ビット・フレーム受信の際は、最後のキャラクタに対して受信フレーム終了ス
2
テータスとともに、端数ビット・ステータスが付加されます* 。
【注】 *1 FCS フィールドでは、上位ビットより送受信されます。
*2 これらのステータスは、ステータス・レジスタ 2（ST2）の EOM ビット、RBIT ビット
にセットされます。
5-80
5. MSCI
フラグ
A1
A2
8ビット
8ビット
0ビット
または
8ビット
受信バッファへの転送範囲
C, I
FCS
8ビット × N
(N≧1)
16ビット
フラグ
8ビット
(CRCCC＝"1")
(CRCCC＝"0")
【注】 A1 , A2 , C, I, FCSがゼロ挿入/ゼロ削除の対象となります。
図 5.25 ビット同期モードでのメッセージ・フォーマット
【ゼロ挿入／ゼロ削除】
ビット同期モードでは、フレームの区切りをフラグ“01111110”のみによって識別していますの
で、フレーム内部にフラグと同一のパターンが現れないように工夫しています。これがゼロ挿入／
ゼロ削除機能です。送信時には送信機は常にオープニング・フラグとクロージング・フラグにはさ
まれたデータ列を監視しており、連続した 5 個の“1”が検出されると、その後に強制的に“0”を
挿入して TXD 端子から送信します。例えば、送信バッファにライトされた“11111111”、“11011111”
は、それぞれ“111011111"、“110011111"として TXD 端子から送信されます。
受信時には、受信機は RXD 端子から受信されるデータ列の中に連続した 5 個の“1”に続く“0”
を検出した場合、この“0”を削除して受信バッファに格納します。連続した 6 個以上の“1”が検
出されたときは、フラグまたはアボートが検出されたことになり、受信機はゼロ削除は行わず、規
定のプロトコル処理を行います。
(1)
送信動作
ビット同期 HDLC モードにおける送信状態遷移図を図 5.26 に示します。
（1） TXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、またはTXリセット・コマンド
により送信部はTXディスエーブル状態になります。このとき、TXD 端子はHighレベル（マ
ーク）となり、ステータス・レジスタ0（ST0）の TXRDYビットは“0”にクリアされます。
（2） アイドル状態
TXイネーブル・コマンドにより、TXディスエーブル状態からアイドル状態に遷移します。
アイドル状態では、コントロール・レジスタ（CTL）のIDLCビットの指定により、TXD端
子よりHighレベル信号（マーク）を送出（IDLC＝“0”）、またはアイドル・パターン・レ
ジスタ（IDL）の内容を送出（IDLC＝“1”）し続けます。送信データのライトにより、オ
ープニング・フラグ送出状態に遷移します。
（3） オープニング・フラグ送出
フラグを1個送出し、すぐにキャラクタ送出状態に遷移します。
（4） キャラクタ送出
送信バッファにライトされたデータを順次送出します。
（5） FCS送出
FCS（CRC）を送出し、すぐ次の状態に遷移します。
5-81
5. MSCI
（6） クロージング・フラグ送出
フラグを1個送出し、すぐ次の状態に遷移します*。
（7） アボート送出
アボート・パターン“11111111”を送出し、すぐ次の状態に遷移します。
【注】 *
連続するフレームの間には少なくとも、クロージング・フラグ、オープニング・フラグ
の 2 つのフラグが送出されます。
5-82
5. MSCI
送信バッファにデータなし、かつ
“TXディスエーブル”未発行
リセット後初期設定
“TXイネーブル”
発行
TX
ディスエーブル
状態
アイドル状態
送信バッファに
データなし、かつ “TXディスエーブル” 発行済 すべての状態から
“TXリセット”
アボート送出後
“チャネル・リセット”発行
送信バッファに
データあり
アボート送出後
送信バッファが空
“アボート送出”
複数回発行
アボート送出
送信バッファに
データあり
(1) アンダラン状態
かつUDRNC＝"0"
(2) “アボート送出”
発行
オープニング・
フラグ送出
キャラクタ送出
フラグ送出後
送信バッファが空
“アボート送出”
発行
“アボート送出”
発行
FCS送出
送出後
送出後
クロージング・
フラグ送出
(1) CRCCC＝"1"
かつ"EOM"発行
送信バッファにデータあり (2) アンダラン状態かつ
かつ"EOM"未発行
CRCCC＝"1"かつ
UDRNC＝"1"
(1) CRCCC＝"0"かつ"EOM"発行
(2) アンダラン状態かつ
CRCCC＝"0"かつUDRNC＝"1"
フラグ送出後、送信バッファにデータあり
【注】 送信部がリセットされる場合を除いて、状態の遷移はキャラクタ、またはパターン送出終了
後となります。
“ ”内はコマンド名
UDRNC： アンダラン状態制御ビット（コントロール・レジスタ(CTL)のビット5）
CRCCC： CRC計算ビット（モード・レジスタ0(MD0)のビット2）
EOM ： End of Messageコマンド発行およびDMAチェイン・ブロック転送時の
DMACからMSCIへのデータ送出終了指示
図 5.26 ビット同期 HDLC モードにおける送信状態遷移図
5-83
5. MSCI
(2)
受信動作
ビット同期モードにおける受信状態遷移図を図 5.27 に示します。
（1） RXディスエーブル状態
ハードウェア・リセット、チャネル・リセット・コマンド、またはRXリセット・コマンド、
RXディスエーブル・コマンドにより、受信部はRXディスエーブル状態になります。
このとき、RXD端子からの入力は無視され、受信は行われません。
（2） フラグ待ち
1
受信ビット列とフラグ・パターンの比較を行い、フラグ・パターンの出現を待ちます* 。フ
ラグを検出するとキャラクタ待ち状態に遷移します。
（3） キャラクタ待ち
フレーム境界を検出するために連続するフラグを読み捨て、フラグ以外のパターンを待ち
ます。
フラグ以外のパターンを検出すると、アドレス・フィールド・チェック状態に遷移します。
（4） アドレス・フィールド・チェック
アドレス・フィールド・チェックを行い、このフレームを受信するか否かを決定します。
アドレス・フィールド・チェックの結果、自局アドレスと一致した場合、キャラクタ受信
状態に、また不一致ならばフラグ待ち状態に遷移します。アドレス・フィールド・チェッ
クなしのモードでは、チェックは行われずキャラクタ受信状態に遷移します。なお、アド
レス・フィールド・チェック状態に遷移後、3キャラクタ時間以内にフラグを検出した場合
にはショート・フレームとみなされ、キャラクタ待ち状態に遷移します。
（5） キャラクタ受信
受信キャラクタを受信バッファに送ります。
キャラクタ受信状態においてフラグを検出したとき、Iフィールドの最終キャラクタまで
2
2
（CRCCC* ＝“1”） 、またはFCSまで（CRCCC* ＝“0”） を受信バッファに送り、キャ
ラクタ待ち状態に移遷します。
【注】 *1 クロージング・フラグとオープニング・フラグを共用する連続フレームも正しく受信で
きます。
*2 モード・レジスタ 0（MD0）のビット 2 です。詳しくは「5.2.1 MSCI モード・レジス
タ 0」を参照してください。
5-84
5. MSCI
リセット後初期設定
RXディスエーブル
すべての状態から“RXディスエーブル”
“RXリセット”
“チャネル・リセット”発行
フラグ検出（フレーム検出）
(1) フラグ、アボート未検出
(2) “メッセージ・リジェクト”
未発行
“RXイネーブル”
発行 フラグ検出
データ（フラグ、
アボート以外）
フラグ検出
受信
アドレス
フラグ待ち
キャラクタ待ち
・フィールド
・チェック
アボート検出
3キャラクタ時間以内に
フラグ検出
（ショート・フレーム）
OK
キャラクタ受信
(1) NG
(2) アボート検出
(1) アボート検出
(2) “メッセージ・リジェクト”発行
図 5.27 ビット同期モードにおける受信状態遷移図
(3)
エラー・チェック
（1） CRCエラー
1
ビット同期HDLCモードでは、通常CRCコードとしてCRC−CCITT* を用い、初期値オール
“1”に設定します。この指定は、モード・レジスタ0（MD0）のCRC1、0ビットで行います。
CRC計算は、送受信部内にあるCRC計算器（送受信部で各々1個内蔵）で行われます。
初期化は、送信時にはAフィールド送信の直前に、また受信時にはAフィールド受信の直前
に各々自動的に行われます。
送信時には、Aフィールド、Cフィールド、Iフィールドのゼロ挿入前のデータに対してCRC
計算を行います。
CRCコードの送出は、モード・レジスタ0（MD0）の CRCCCビットとEnd of Messageコマン
ドで指定します。ただし、CRCCCビットとMSCIコントロール・レジスタ（CTL）のUDRNC
ビットがともに“1”にセットされ、かつアンダラン状態のときには、自動的にCRCコード
2
が送出されます* 。
受信時には、Aフィールド、Cフィールド、Iフィールドのゼロ削除後のデータに対してCRC
計算を行います。CRCコードのチェックは、モード・レジスタ0（MD0）の CRCCCビット
が“1”のときIフィールドの最後のキャラクタが受信バッファに入るときに完了します。エ
ラー・ステータスはそのキャラクタに対応するステータスFIFOに送られ、ステータス・レ
ジスタ2（ST2）のCRCEビットが“1”にセットされます。CRCEビットがセットされたとき、
もし許可されていれば割込みを要求します。
なお、 CRCCCビットが“0”のときには、CRCEビットはセットされません。
【注】 *1 CRC コードの生成多項式は、CRC−CCITT では X16＋X12＋X5＋1 となります。
*2 詳細は、「5.2.1 MSCI モード・レジスタ 0」、「5.2.4 MSCI コントロール・レジス
タ」、および「5.2.8 MSCI コマンド・レジスタ」を参照してください。
5-85
5. MSCI
（2） オーバラン・エラー
受信したデータを受信バッファに送る際、すでにバッファが満ぱいとなっているときには、
オーバランとなります。
オーバラン検出時には、新しい受信データを受信バッファの最後段に重ね書きします。こ
れによって、直前のデータは失われ、同時にステータスFIFOの最後段もオーバラン・ステ
ータスを含む新しいデータのステータスで置き換えられます*（重ね書きされたデータが読
み出せるようになった時点で、ステータス・レジスタ2（ST2）のOVRNビットが“1”にセ
ットされます）。OVRNビットは“1”をライトするかリセットすることによってのみ、“0”
にクリアできます。また、OVRNビットがセットされたとき、もし許可されていれば割込み
を要求します。
なお、オーバランを検出してもキャラクタ受信はそのまま継続されます。
【注】 *
EOM ビットも重ね書きによりクリアされます。
（3） アンダラン・エラー
送信シフト・レジスタのデータを送出後、送信バッファが空のときにはアンダランとなり
ます。
1
アンダラン検出時* には、コントロール・レジスタ（CTL）の UDRNCビットでアボート送
出が指定されているときにはアボート送出後、アイドル状態に遷移します。その他の場合
には、メッセージ終了とみなされ正常にフレームが終結します。すなわち、FCSとフラグを
送出後アイドル状態に遷移します。
また、アンダラン検出時には、ステータス・レジスタ1（ST1）のUDRNビットが“1”にセ
ットされます。このとき送信バッファは満ぱいではありませんが、UDRNビットがセットさ
れているかぎり、ステータス・レジスタ0（ST0）の TXRDYビットは“1”となりません。
これは、DMA転送中にアンダランがおこった場合、残りのデータを1つの正常なフレームと
2
して送出してしまうのを防ぐためです* 。
UDRNビットが“1”のとき、もし許可されていれば割込みを要求します。
【注】 *1 送信シフト・レジスタ、送信バッファがともに空で、かつ End of Message コマンドが
未発行のときアンダランと判定されます。
*2 UDRN ビットがセットされている間、TX、FIFO にデータのライトはできません。また、
UDRN ビットが、アクティブになった瞬間に DMA 転送されたデータは、フレームとし
て送出されることなく消滅します。
(4)
メッセージ終了時の動作
送信時には、End of Message コマンドによりメッセージの終了を指定します。また、DMA チェイ
ン・ブロック転送終了時、およびコントロール・レジスタ（CTL）の UDRNC ビットが“1”のとき
アンダランが発生した場合にも、メッセージの終了とみなされます。
送信される最終キャラクタは、End of Message コマンド発行の直後に送信バッファにライトされ
たキャラクタとなります。また、DMA チェイン・ブロック転送時には、転送された最終キャラクタ、
アンダラン時には、アンダラン直前に送出されたキャラクタとなります。
送信メッセージ終了時には、モード・レジスタ 0（MD0）の CRCCC ビットが“0”のときには、
クロージング・フラグ送出状態に遷移し、 CRCCC ビットが“1”のときには、FCS 送出状態に遷移
します。
受信時には、キャラクタ受信状態においてフラグを検出したときにメッセージ終了とみなします。
モード・レジスタ 0（MD0）の CRCCC ビットが“1”にセットされているときには、I フィール
ドの最終キャラクタまでが受信バッファに送られ FCS は削除されます。また、I フィールドの最終
5-86
5. MSCI
キャラクタに対応する受信フレーム終了ステータス、CRC エラー・ステータスがステータス FIFO
に送られ、最終キャラクタの読出しが可能になった時点でステータス・レジスタ 2（ST2）の EOM
ビット、CRCE ビットにセットされます。同時に内蔵 DMAC にフレーム終了を通知し、また許可さ
れているなら割込みを要求します。
CRCCC ビットが“0”のときには、FCS も受信バッファに送られます。この場合には、FCS の最
終キャラクタに対応して受信フレーム終了ステータスがステータス FIFO に送られます。この制御を
可能にするため、各キャラクタは受信後 3 キャラクタ時間遅れて受信バッファに送られます。クロ
ージング・フラグを検出したとき、I フィールド最後のキャラクタと FCS は、まだ受信バッファに
は送られていません。
(5)
アドレス・フィールド・チェック
ビット同期モードでは、データ・フレーム中に A フィールド（アドレス・フィールド）をもち、
これによって特定の 2 次局がそのフレームを受信するか否かを指定できます。MSCI は、アドレス・
フィールド・チェックなし、シングル・アドレス 1、シングル・アドレス 2、およびデュアル・アド
レスの 4 種類のアドレス・フィールド・チェックをサポートしています。これらの機能を表 5.7 に
示します。
表 5.7 アドレス・フィールド・チェック
モード
機 能
アドレス・フィールド
・チェックなし
すべてのフレームを受信します。
シングル・アドレス 1
A1 フィールドが指定された値、またはグローバル・アドレス（FFH）であるような
フレームのみを受信します。
シングル・アドレス 2
A2 フィールドが指定された値、またはグローバル・アドレス（FFH）であるような
フレームのみを受信します。
デュアル・アドレス
A1、A2 フィールドが指定された値、グローバル・アドレス（FFFFH）、またはグル
ープ・アドレス（A2＝指定された値、A1＝FFH）のフレームのみを受信します。
アドレス・フィールド・チェックの選択は、モード・レジスタ 1（MD1）の ADDRS1、0 ビット
で、アドレスの設定は同期／アドレス・レジスタ 0（SA0）、同期／アドレス・レジスタ 1（SA1）
で行います。詳細は、「5.2.2 MSCI モード・レジスタ 1」、「5.2.18 MSCI 同期／アドレス・レ
ジスタ 0」、および「5.2.19 MSCI 同期／アドレス・レジスタ 1」を参照してください。
(6)
ショート・フレーム検出
受信時に、ショート・フレームが検出されると、フレーム長、モード・レジスタ 0（MD0）の CRCCC
ビットの設定値およびアドレス・フィールド・チェックにより、表 5.8 に示すような動作を行いま
す。
5-87
5. MSCI
表 5.8 ショート・フレーム検出時の動作
フレーム長
（フラグを除く）
モード設定
CRCCC ビット＝“0”
CRCCC ビット＝“1”
アドレス・フィールド・ シングル・アドレス 2 アドレス・フィールド・ シングル・アドレス
チェックなし
チェックなし
2
デュアル・アドレス
シングル・アドレス 1 デュアル・アドレス
シングル・アドレス 1
1∼8 ビット
受信バッファにデータ 受信バッファにデータ 受信バッファにデータ 受信バッファにデー
を送りません。
を送りません。
を送りません。
タを送りません。
9∼23 ビット
受信バッファにデータ 受信バッファにデータ 受信バッファにデータ 受信バッファにデー
を送りません。
タを送りません。
の一部を送ります。
の一部を送ります。
最終キャラクタにショ 最終キャラクタにショ
ート・フレーム・ステ ート・フレーム・ステ
ータスが付加され、ス ータスが付加され、ス
テータス・レジスタ 2 テータス・レジスタ 2
（ST2） の SHRT ビッ （ST2） の SHRT ビッ
トがセットされます。 トがセットされます。
24∼31 ビット
受信バッファにデータ
の一部を送ります。
最終キャラクタにショ
ート・フレーム・ステ
ータスが付加され、ス
テータス・レジスタ 2
（ST2）の SHRT ビッ
トがセットされます。
受信バッファにデータ
の一部を送ります。
最終キャラクタにショ
ート・フレーム・ステ
ータスが付加され、ス
テータス・レジスタ 2
（ST2）の SHRT ビッ
トがセットされます。
受信バッファにデー
タの一部を送りま
す。
最終キャラクタにシ
ョート・フレーム・
ステータスが付加さ
れ、ステータス・レ
ジスタ 2（ST2）の
SHRT ビットがセッ
トされます。
32∼39 ビット
正常なデータとして受 受信バッファにデータ 正常なデータとして受
信します。
信します。
の一部を送ります。
最終キャラクタにショ
ート・フレーム・ステ
ータスが付加され、ス
テータス・レジスタ 2
（ST2）の SHRT ビッ
トがセットされます。
受信バッファにデー
タの一部を送りま
す。
最終キャラクタにシ
ョート・フレーム・
ステータスが付加さ
れ、ステータス・レ
ジスタ 2（ST2）の
SHRT ビットがセッ
トされます。
40 ビット以上
正常なデータとして受 正常なデータとして受 正常なデータとして受 正常なデータとして
信します。
信します。
信します。
受信します。
受信バッファにデータ
の一部を送ります。
最終キャラクタにショ
ート・フレーム・ステ
ータスが付加され、ス
テータス・レジスタ 2
（ST2）の SHRT ビッ
トがセットされます。
ショート・フレームを検出し、ステータス・レジスタ 2（ST2）の SHRT ビットが“1”にセット
されると、同時に EOM ビットも“1”となり受信フレーム終了となります。このとき、もし許可さ
れていれば割込みを要求します。
なお、ショート・フレームであっても受信バッファにデータが送られない場合には、SHRT ビッ
トはセットされません。
(7)
アボート送受信
送信時には、アボート送出コマンドによりアボート送出を指定します。また、アンダラン発生時
にコントロール・レジスタ（CTL）の UDRNC ビットにより、アボート送出が指定されている場合
（UDRNC＝0）には、MSCI 送信部は自動的にアボート送出状態になります。
この状態に遷移すると、ただちにアボート・パターン（8 個の“1”）を送出し始め、送信バッフ
5-88
5. MSCI
ァをクリアします。これによって送信シフト・レジスタ、および送信バッファの内容は失われます。
アボート・パターン送出後は、アイドル状態に遷移します。
また、受信時には、“01111111”（“0”に続く 7 個の“1”）を受信したときに MSCI 受信部は
アボートとみなします。
アボートが検出されると、受信部はフラグ待ち状態に遷移し、もし許可されていれば割込みを要
求します。
とくに、アボート検出時に受信部がキャラクタ受信状態にあるときには、上記の動作以外に次の
動作を行います。
モード・レジスタ 0（MD0）の CRCCC ビットが“0”のときには、“01111111”の直前のデータ
まで受信バッファに送ります。 CRCCC ビットが“1”のときには、検出した時点でアセンブリ中の
キャラクタまで受信バッファに送り、“01111111”の直前の 16 ビットのデータは捨てられます。こ
の動作は、ステータス・レジスタ 2（ST2）の ABT ビットが“1”にセットされることを除けば、フ
ラグ検出による受信フレーム終了時の動作と同様です。
5.4
5.4.1
送受信クロックの供給系統
概要
MSCI の送受信クロック・ソースは、次のような選択ができます。
〔送信クロック・ソース〕*
• TXC 端子入力
• 送信用ボーレート・ジェネレータ出力
• 受信クロック
【注】 *
送信クロック・ソースの選択は、TX クロック・ソース・レジスタ（TXS）の TXCS2∼
0 ビットにより指定します。
〔受信クロック・ソース〕*
• RXC 端子より入力されたクロック
• 受信用ボーレート・ジェネレータ出力
• ADPLL により、ノイズ除去された RXC 端子入力（このとき ADPLL 動作クロックは、受信
用ボーレート・ジェネレータ出力）
• ADPLL により、受信データより抽出されたクロック（このとき ADPLL 動作クロックは、RXC
端子入力または受信用ボーレート・ジェネレータ出力）
【注】 *
受信クロック・ソースの選択は、RX クロック・ソース・レジスタ（RXS）の RXCS2∼
0 ビットにより指定します。
内蔵ボーレート・ジェネレータ（BRG）は、システム・クロックを分周することにより、送信用、
受信用出力を独立して生成することができます。
内蔵 ADPLL は、（1）受信データからのクロック抽出、（2）受信データのノイズ除去、および
（3）受信クロックのノイズ除去を行うことができます。ADPLL 動作クロック（クロック抽出部、
ノイズ・サプレス部共通）は、受信用 BRG 出力、または RXC 端子入力を使用します。ただし、（3）
の受信クロックのノイズ除去には、ADPLL 動作クロックとして、受信用ボーレート・ジェネレータ
出力を使用します。
図 5.28 に MSCI のクロック供給系統を示します。
5-89
5. MSCI
TXC端子 RXC端子
入力
入力
受信用BRG出力
ADPLL動作クロック
セレクタ
ボーレート・
ジェネレータ
ADPLL
CLK
セレクタ
受信クロック
セレクタ
ADPLL動作クロック、
受信クロック
送信用BRG出力
抽出されたクロック
ノイズ除去された
クロック
送信クロック
MSCI
図 5.28 クロック供給系統
5.4.2
送信クロックの供給系統
送信クロックの供給系統を、図 5.29 に示します。とくに送信用ボーレート・ジェネレータ出力を
送信クロックとした場合には、TXC 端子は出力となり送信クロックを出力します。
また、受信クロックを送信クロックとするのは、以下の場合です。
• ADPLL で抽出されたクロックを、送信クロックとして用いるとき
• ビット同期ループ・モード時に、受信クロックを送信クロックとしているとき
最終的なビットレートは、調歩同期モードではクロック・モード*（1／1、1／16、1／32、1／64）
により決定されます（バイト同期／ビット同期モードは、1／1 クロック・モード）。
【注】 *
「5.2.2 MSCI モード・レジスタ 1（MD1）」を参照してください。
5-90
5. MSCI
CLK
f BRG
f CLK
TXBR
＝ TMC ÷2
(TMC：1∼256、TXBR：0∼9)
セレクタ
ボーレート・
ジェネレータ
（送信用）
f BRG
TXC端子入力
送信クロック
（1/1、1/16、1/32、1/64
クロック・モード）
受信クロック
f CLK ：システム・クロック(CLK)周波数
図 5.29 送信クロックの供給系統
受信クロックの供給系統
5.4.3
受信クロックの供給系統を、図 5.30（a）、（b）、（c）に示します。RXC 端子をクロック供給
ソースとして使用しない場合には、RXC 端子は出力となり、受信クロックを出力します。
最終的なビットレートは、調歩同期モードではクロック・モード*（1／1、1／16、1／32、1／64）
により決定されます（バイト同期／ビット同期モードは、1／1 クロック・モード）。
【注】 *
「5.2.2 MSCI モード・レジスタ（MD1）」を参照してください。
ボーレート・
ジェネレータ
（受信用）
f BRG
セレクタ
CLK
f BRG＝ f CLK ÷ 2 RXBR
TMC
(TMC：1∼256、RXBR：0∼9)
受信クロック
（1/1、1/16、1/32、1/64
クロック・モード）
RXC端子
（受信用ボーレート・ジェネレータ出力を受信クロックとする場合）
f CLK：システム・クロック(CLK)周波数
図 5.30（a） 受信クロックの供給系統
（受信用ボーレート・ジェネレータ出力、RXC 端子入力を受信クロックとする場合）
5-91
5. MSCI
受信データ
RXD端子
RXBR
f BRG ＝ f CLK
÷2
TMC
(TMC：1∼256、RXBR：0∼9)
受信データより抽出されたクロック
f BRG
セレクタ
ボーレート・
ジェネレータ
（受信用）
CLK
ADPLL
動作クロック
ADPLL
（サンプリング倍率：
×8、×16、×32）
受信クロック
（1/1 クロック・モード）
RXC端子
（ADPLL動作クロックとして受信用ボートレート・ジェネレータ出力を用いた場合）
f CLK ：システム・クロック(CLK)周波数
図 5.30（b） 受信クロックの供給系統
（ADPLL により抽出されたクロックを受信クロックとする場合）
ボーレート・
ジェネレータ
（受信用）
CLK
RXC端子
f BRG = f CLK ÷2RXBR
TMC
(TMC：1∼256,
RXBR：0∼9)
f BRG
受信クロック
ADPLL動作クロック
ADPLL
（サンプリング倍率：
×8、×16、×32）
ノイズ除去された
受信クロック
（1/1クロック・モード）
f CLK ：システム・クロック(CLK)周波数
図 5.30（c） 受信クロックの供給系統（受信クロックのノイズ除去を行う場合）
ボーレート・ジェネレータ
5.4.4
ボーレート・ジェネレータの出力周波数は、送受信用とも次式によります。
fBRG =
fCLK
TMC
fBRG：
fCLK：
TMC：
BR：
÷2BR
BRG 出力周波数
システム・クロック周波数
タイム・コンスタント・レジスタ（TMC）の設定値＝1∼256
TX クロック・ソース・レジスタ（TXS） TXBR3∼0 ビットの設定値＝0∼9
RX クロック・ソース・レジスタ（RXS） RXBR3∼0 ビットの設定値＝0∼9
上記の設定により決定された周波数のクロックが、送受信独立にボーレート・ジェネレータより
出力されます。
5-92
5. MSCI
5.4.5 ADPLL
バイト同期／ビット同期モード時には、MSCI の内蔵する ADPLL により受信データより抽出され
たクロック、または ADPLL によりノイズ除去された RXC 端子入力を MSCI の受信クロックとして
使用することができます。
ADPLL は、×8、×16、×32 の動作モードをもっており、数字は ADPLL 動作クロックのビット
レートに対する倍率を示しています。すなわち、ADPLL のクロック抽出機能を使用する場合には、
ADPLL 動作クロックが RXC 端子入力か、ボーレート・ジェネレータ出力かにかかわらず、ビット
レートの 8 倍、16 倍、または 32 倍の周波数をもつクロックを ADPLL 動作クロックとして入力する
必要があります。また、上記の選択はモード・レジスタ 2（MD2）の DRATE1、0 ビットに設定しま
す。
5.5
ADPLL
5.5.1
概要
ADPLL（Advanced Digital PLL）は、入力した受信データからクロックを抽出し、受信データ複合
用クロックを生成します。
以下に、ADPLL の主な特長を示します。
1
• NRZ、NRZI、マンチェスタ、FM0、FM1 の 5 種類の伝送符号* の受信データから、クロッ
クの抽出を行えます。
• ADPLL 動作クロックのビットレートに対する倍率は、×8、×16、×32 から選択できます。
2
• 受信データのノイズ・サプレス機能* があります。
2
• 受信クロックのノイズ・サプレス機能* があります。
【注】 *1 図 1.8 を参照してください。
*2 「5.5.2 動作」を参照してください。
図 5.31 に、ADPLL のブロック図を示します。
ノイズ除去された
受信データ
受信データ用
ノイズ・サプレス部
受信データ
ADPLL
動作クロック
クロック端子1
受信用ボーレート・
ジェネレータ出力
クロック端子2
外部クロック
（RXC端子入力）
マルチ
プレクサ部
データ
遅延部
クロック抽出部
受信クロック用
ノイズ・サプレス部
抽出されたクロックに
位相の合った受信データ
抽出されたクロック
ノイズ除去された
受信クロック
図 5.31 ADPLL のブロック図
5-93
5. MSCI
ADPLL では、受信データからのクロック抽出機能と RXC 端子から入力される受信クロックのノ
イズ・サプレス機能を選択できます。いずれの機能を用いる場合にも受信データのノイズ除去が行
われます。
動作時、ADPLL には受信データが入力され、また動作クロックが供給されます。クロックの入力
端子は 2 つあり、一方には受信用ボーレート・ジェネレータ出力が、また他方には RXC 端子入力が
入力されます。
受信データのクロック抽出を行う場合には、受信用ボーレート・ジェネレータ出力、または外部
クロック（RXC 端子入力）を ADPLL 動作クロックとして使用します。ADPLL 動作クロックは、受
信データ用ノイズ・サプレス部、クロック抽出部、およびデータ遅延部に供給されて共通の動作ク
ロックとして用いられます。抽出されたクロックとノイズ除去後の受信データは、ADPLL から MSCI
受信部に送られます。抽出されたクロックは受信クロックとなります。とくに ADPLL 動作クロック
として受信用ボーレート・ジェネレータ出力を選択した場合には、RXC 端子はこの受信クロックを
出力します*。
【注】 *
ADPLL の動作指定は、RX クロック・ソース・レジスタ（RXS）の RXCS2∼0 ビットで行ないま
す。
RXC 端子より入力される受信クロックのノイズ除去を行う場合には、受信用ボーレート・ジェネ
レータ出力が ADPLL 動作クロックとなります。ADPLL 動作クロックは受信クロック用ノイズ・サ
プレス部、受信データ用ノイズ・サプレス部に供給されて共通の動作クロックとして用いられます。
このときには、クロック抽出部は動作しません。ノイズ除去後の受信データと受信クロックは、
ADPLL
から MSCI 受信部に送られます。
受信データのクロック抽出とノイズ除去、および受信クロックのノイズ除去は ADPLL 動作クロ
ックに同期して行われます。ADPLL 動作クロックレートは、ビットレートに対して 8、16、32 倍か
ら選択できます*。
【注】 *
ADPLL 動作クロックレートの指定は、モード・レジスタ 2（MD2）の DRATE1、0 ビットで行い
ます。
表 5.9 に、ADPLL 動作クロックとビットレートの関係をまとめておきます。
表 5.9 ADPLL 動作クロックとビットレートとの関係
ADPLL 動作クロック・ソース
受信データのクロック
・ RXC 端子入力
抽出および受信データのノ ・受信用 BRG 出力
イズ除去
受信クロックのノイズ除去 ・受信用 BRG 出力
および受信データのノイズ
除去
動作
モード
ADPLL 動作クロックレート
／ビットレート
×8
8／1
×16
16／1
×32
32／1
×8
8／1
×16
16／1
×32
32／1
ADPLL には、抽出されたクロックの位相を補正する機能があります。抽出されたクロックの位相
とデータ遅延部を介して出力される受信データの位相が、ADPLL 動作クロックの 1 周期分以上ずれ
ている場合には、ADPLL 動作クロック±1 周期の範囲で補正を行い、同期のとれた状態になるまで
これを繰り返します。
表 5.10 に MSCI の ADPLL の性能を示します。また、図 1.8 にサポートする伝送符号を示します。
5-94
5. MSCI
表 5.10 ADPLL の性能
No.
大項目
小項目
性 能
1 動作クロックの最
大周波数
2 最大ビットレート
動 作
モード
動作モード
動作
モード
6 受信クロックのノ
イズ除去を行う場
合の最大ビット
レート
2.2Mbps
1.1Mbps
×32
0.5Mbps
×8
4 変化点
×16
8 変化点
×32
16 変化点
×8
4 変化点
×16
8 変化点
×32
16 変化点
サーチ・モー
ド*の場合
ノイズ・サプレス部の
動作
動作モード
5 受信クロックの
ノイズ除去
×8
×16
通常動作
モード
Ｎ
Ｒ
Ｚ
系
Ｆ Ｍ 系
4 受信データの
ノイズ除去
17.6MHz
符 号 形 式
3 同期がとれるまで
に必要な変化点の
最大数
備考
サンプリン
グ倍率の設
定も行うこ
と
1 変化点
除去する
不 定
除去しない
×8
x＜1／8
1／8≦x
＜2／8
2／8≦x
×16
x＜2／16
2／16≦x
＜3／16
3／16≦x
×32
x＜4／32
4／32≦x
＜5／32
5／32≦x
×8
x＜1／8
1／8≦x
＜2／8
2／8≦x
×16
x＜2／16
2／16≦x
＜3／16
3／16≦x
×32
x＜4／32
4／32≦x
＜5／32
5／32≦x
×8
1.25Mbps
×16
0.62Mbps
×32
0.31Mbps
受信クロッ
クのノイズ
除去を行う
場合、クロ
ック抽出部
は動作しな
い
（x：ノイズ幅／1 ビット・セルの幅）
【注】 *
5.5.2
ADPLL はエンター・サーチ・モード・コマンドを発行することにより、サーチ・モードに入りま
す。詳細は「5.5.3 使用上の注意」を参照してください。
動作
ADPLL は、大きく分けて（1）受信データからのクロック成分の抽出、（2）受信クロックのノイ
ズ除去という 2 つの動作を選択して行うことができます。以下、各々の動作について説明します。
(1)
受信データからクロック成分を抽出する場合の動作
クロックを抽出するときの受信データ、および ADPLL 動作クロックの流れを図 5.32 に示します。
5-95
5. MSCI
クロック端子 1 より入力される受信用ボーレート・ジェネレータ出力、またはクロック端子 2 よ
り入力される外部クロック（RXC 端子入力）の一方を ADPLL 動作クロックとして使用します。ど
ちらの場合でも、ADPLL の動作は次のようになります。
（受信データ用）
,,,,,
,,,,,
,,,,,
,,,,,
クロック端子1
ADPLL
動作クロック
,,,,,,,,
,,,,,,,,
,,,,,,,,
,,,,,,,,,,,,
,,,,,,,,
ノイズ・
サプレス部
受信データ
受信用BRG出力
外部クロック
クロック端子2
（RXC端子入力）
マルチ
プレクサ部
データ
遅延部
ノイズ除去された
受信データ
抽出されたクロック
クロック抽出部
ノイズ・
サプレス部
（受信クロック用）
受信データの流れ
,,,
,,,
,,,
ADPLL動作クロックの流れ
,,,
受信クロックの流れ
図 5.32 受信データからクロック成分を抽出する場合のデータおよびクロックの流れ
（1） 受信データは、まず受信データ用ノイズ・サプレス部を通り、ノイズが除去されます。
（2） ノイズが除去された受信データは、クロック抽出部およびデータ遅延部へ出力されます。
（3） （2）でデータ遅延部に入力されたノイズ除去後の受信データは、抽出されたクロックにタ
イミングをあわせて受信器内に出力されます。
（4） （2）でクロック抽出部へ入力されたノイズ除去後の受信データからクロック成分を抽出し、
抽出されたクロックとして出力します。
（5）ADPLL動作クロック（受信用ボーレート・ジェネレータ出力、外部クロックのどちらでも）
はマルチプレクサ部を通り、クロック抽出部、受信データ用ノイズ・サプレス部およびデ
ータ遅延部へ供給されます。
ノイズ除去された受信データと抽出されたクロックは、位相補正動作により位相を合わせて
ADPLL 出力として出力されます。受信データが、NRZ 符号および FM0 符号の各々の場合について、
ADPLL の位相補正動作を図 5.33、図 5.34 に示します。
受信データ用ノイズ・サプレス部に入った受信データは、ノイズ除去後、データ遅延部とクロッ
ク抽出部に出力されます。クロック抽出部は、ADPLL 動作クロックの立ち上がりに同期してノイズ
除去後の受信データを取り込み、クロックの抽出を行います。
データ遅延部より出力された受信データの変化点（TS 、TS-1、TS-2）で、受信データと抽出された
クロックの位相の比較を行い、同期のとれた状態に対して「進み」または「遅れ」があれば、抽出
されたクロックの周期を ADPLL 動作クロックの 1 周期分だけ伸縮します。図 5.33、図 5.34 の例（動
作モード×8）では、最大 4 変化点の位相補正で同期をとることができます*。受信データが NRZ 符
号と FM0 符号の場合では、抽出されたクロックと受信データのビット・セルとの関係が異なります。
NRZ 符号（NRZI 符号も同様）の場合には、抽出されたクロックは、データ遅延部より出力される
受信データの 1 ビット時間の 1／2 の時点で立ち上がります。
5-96
5. MSCI
FM0 符号（FM1 符号、マンチェスタ符号も同様）の場合には、抽出されたクロックは、データ遅
延部より出力される受信データの 1 ビット時間の 1／4 の時点で立ち上がります。
動作モード×16、×32 の場合にも同様の動作となりますが、各々同期をとるまでに必要な最大変
化点は 8、16 となります。
【注】 *
FM 系符号（FM0、FM1、マンチェスタ）の場合には、エンター・サーチ・モードコマ
ンドを発行することにより、1 変化点で同期をとることができます。
表 5.11 に、NRZ 系符号と FM 系符号での位相補正動作について示します。
表 5.11 NRZ 系符号と FM 系符号での位相補正動作
符号
受信データの変化点
位相補正
NRZ
NRZI
ビット境界から 1/2TB まで
−1/2TB からビット境界まで
＋1 ADPLL 動作クロック
FM0
FM1
ビット境界から 1/4TB まで
−1 ADPLL 動作クロック*
−3/4TB からビット境界まで
＋1 ADPLL 動作クロック*
その他
位相補正をしない
1/2TB∼3/4TB
−1 ADPLL 動作クロック*
マンチェスタ
−1 ADPLL 動作クロック
1/4TB∼1/2TB
＋1 ADPLL 動作クロック*
その他
位相補正をしない
TB：受信データの 1 ビット時間
1ビット幅（TB）
(1)
【注】 *
(2)
(3) (4) (5)
(1)、(5) ：ビット境界
(2)
1
： T
4 B
(3)
1
： T
2 B
(4)
3
： T
4 B
サーチ・モード自動発行：
FM 系符号において、連続する 2 ビットで位相補正を行う範囲 （ウィンドウ：FM0、FM1 では、
ビット境界∼1/4TB および 3/4TB ビット境界、マンチェスタでは 1/4TB∼3/4TB）に受信データの
変化点が検出されない場合、MSC1 ステータス、レジスタ 1（ST1）の CLMD ビットが“1”にセ
ットされ、ADPLL は自動的にサーチ・モードに入り、その後 1 変化点で、再度同期がとられます。
5-97
5. MSCI
TB
ADPLL動作クロック
（動作モード×8）
TD
TC
TB/2
TB/2
受信データ
抽出されたクロック
抽出されたクロックに
位相の合った受信データ
T S-2
T S-1
TS
TS
T ：受信データの1ビット時間
B
T ：ADPLL動作クロックの1周期
C
T ：ADPLLに入力された受信データとノイズ・サプレス部、データ遅延部を通過した後の受信データの遅延時間
D
TS-1、TS-2：ノイズ除去後の受信データの変化点
T ：ノイズ除去後の受信データの変化点でとくに同期がとれている場合
S
図 5.33 受信データ（NRZ）に対する位相補正動作（動作モード×８）
TB
ADPLL動作クロック
（動作モード×8）
TD
TB 1/4
TC
TB 1/2
TB 1/4
受信データ
抽出されたクロック
抽出されたクロックに
位相の合った受信データ
T S-2
T S-1
TS
TS
T ：受信データの1ビット時間
B
T ：ADPLL動作クロックの1周期
C
T ：ADPLLに入力された受信データとノイズ・サプレス部、データ遅延部を通過した後の受信データの遅延時間
D
TS-1、TS-2：ノイズ除去後の受信データの変化点
T ：ノイズ除去後の受信データの変化点でとくに同期がとれている場合
S
図 5.34 受信データ（FM0）に対する位相補正動作（動作モード×８）
受信データ用ノイズ・サプレス部によるノイズ除去動作を図 5.35 に示します。この例は、受信デ
ータが NRZ 符号の場合ですが、ほかの符号でも同様の関係になります。
受信データのサンプリングは、ADPLL 動作クロックの立ち上がりで行われています。動作モード
×8 の場合には、2 回連続してサンプリングされた値が同一のときデータとみなされます（動作モー
ド×16 の場合は 3 回連続して、また動作モード×32 の場合には 5 回連続してサンプリングされた値
が同一の場合にデータとみなされます）。これ以外の場合には、ノイズとみなされ除去されます。
図中のノイズ（1）、（2）、（3）は「表 5.10 ADPLL の性能」の No.4 で各々「除去する」、「除
去しない」、「不定」に該当しています。ただし、ノイズ（3）はこの例では、2 回連続してサンプ
5-98
5. MSCI
リングされませんのでノイズとみなされ除去されます。
TD
TC
ADPLL動作クロック
（動作モード×8）
2
(1)
( )
,,
,,,,,,
,,,,
受信データ
ノイズ除去後の
受信データ
( )
3
,,,
,,,
,,,
(2)´
T C ：ADPLL動作クロックの1周期
T D ：ADPLLに入力された受信データとノイズ・サプレス部、データ遅延部を通過した後の受信データの遅延時間
O ：受信データのサンプリング点。ADPLL動作クロックの立ち上がりでサンプリングされます。
図 5.35 受信データ用ノイズ・サプレス部のノイズ除去動作（動作モード×８）
(2)
受信クロックのノイズ除去を行う場合の動作
受信クロックのノイズ除去を行う場合の受信データ、ADPLL 動作クロック、および受信クロック
の流れを図 5.36 に示します。
ノイズ除去された
受信データ
（受信データ用）
ノイズ・
サプレス部
受信データ
,,,,,
,,,,,
,,,,,
ADPLL動作クロック
（受信用BRG出力）
マルチ
プレクサ部
,,,,,
,,,,,
,,,,,
,,,,,
受信クロック
（RXC端子入力）
データ
遅延部
,,
,,
,,
,,
,,
,,
,,,,,,,,,,
クロック抽出部
,,,,,,,,
,,
,,
,,
ノイズ・
サプレス部
ノイズ除去された
受信クロック
（受信クロック用）
受信データの流れ
ADPLL動作クロックの流れ
受信クロックの流れ
図 5.36 受信クロックのノイズの除去を行う場合のデータおよびクロックの流れ
このとき、ADPLL の動作は、次のようになります。
（1） 受信データは、受信データ用ノイズ・サプレス部を通り、ノイズが除去され出力されます。
（2） ADPLL動作クロックは、マルチプレクサ部を通り、受信データ用ノイズ・サプレス部、お
5-99
5. MSCI
よび受信クロック用ノイズ・サプレス部へ供給されます。
（3） 受信クロックは、受信クロック用ノイズ・サプレス部を通り、ノイズが除去されて出力さ
れます。
受信クロック用ノイズ・サプレス部によるノイズ除去動作を、図 5.37 に示します。この例は、動
作モード×8 の場合ですが、他の動作モードでも、ノイズとみなされる連続サンプリング回数が異
なることを除けば同様の動作となります。
受信クロックのサンプリングは、ADPLL 動作クロックの立ち上がりで行われています。動作モー
ド×8 の場合には、2 回連続してサンプリングされた値が同一ならばノイズとみなされず、除去され
ません（動作モード×16 の場合は 3 回連続して、また、動作モード×32 の場合には 5 回連続してサ
ンプリングされた値が同一であれば除去されません）。これ以外の場合には、ノイズとみなされ除
去されます*。
図中のノイズ（1）、（2）は、「表 5.10 ADPLL の性能」の No.5 で各々「除去しない」、「除
去する」に該当しています。
なお、受信データのノイズ除去は、（1）受信データからクロック成分を抽出する場合の動作と同
様に行われます。
【注】 *
受信クロックの立ち上がり、立ち下がり近傍にノイズが発生した場合、ノイズ除去後の
受信クロックの立ち上がり、立ち下がりが左右にずれる場合があります。ずれ幅は、×
8、×16、×32 モードで、それぞれ最大 2、3、5ADPLL 動作クロック分です。
T DC
ADPLL動作クロック
（動作モード×8）
,,
,,
(1)
受信クロック
ノイズ除去後の
受信クロック
,,
,,
(2)
,,,
(1)´
TDC：受信クロックとノイズ・サプレス部を通過した後の受信クロックの遅延時間
図 5.37 受信クロック用ノイズ・サプレス部のノイズ除去動作
5.5.3
(1)
使用上の注意
同期パターン
受信データが FM 系符号の場合には、エンター・サーチ・モード・コマンドを発行することによ
り、動作モード（×8、×16、×32）にかかわらず 1 回の変化点でビット同期をとることができます。
正しく同期をとるために、エンター・サーチ・モード・コマンド発行時には、以下の入力パター
ンを同期パターンとして入力することをおすすめします。
• FM0………………“11111111”
• FM1………………“00000000”
• マンチェスタ………“10101010”または“01010101”
5-100
5. MSCI
(2)
(a)
各伝送符号の送受信タイミング
NRZ 系伝送符号のとき
NRZ 系伝送符号（NRZ、NRZI）では、送信データ TXD は常に送信クロック TXC（入力または出
力）の立ち下がりで変化し、受信データ RXD は受信クロック RXC（入力または出力）の立ち上が
りで取り込まれます。
タイミングを図 5.38 に示します。
1ビット・セル
TXC
送信側
TXD
送信
RXD
受信側
RXCの立ち上がりで取り込まれます。
RXC
図 5.38 NRZ 系伝送符号の送受信タイミング
(b)
FM 系伝送符号のとき
FM 系伝送符号（FM0、FM1、マンチェスタ）では、図 1.8 に示したように、送信データ TXD は
ビット・セルの始めと中央で変化します。
FM0、FM1 では、ビット・セルの始めの変化は送信クロック TXC（入力または出力）の立ち上が
りで発生し、ビット・セルの中央の変化は送信クロックの立ち下がりで発生します。
マンチェスタでは、ビット・セルのはじめの変化は送信クロック TXC（入力または出力）の立ち
下がりで発生し、ビット・セルの中央の変化は送信クロックの立ち上がりで発生します。
タイミングを図 5.39（a）、（b）に示します。
1ビット・セル
1ビット・セル
TXC
TXC
TXD
TXD
(a)FM0、FM1符号の場合
(b)マンチェスタ符号の場合
図 5.39 FM 系伝送符号の送信タイミング
5-101
5. MSCI
なお、内蔵ボーレート・ジェネレータを使用して送信クロック TXC を生成する場合、特に BR＝0、
TMC＞2 の設定を行ったときには、表 5.14 に示すように TXC のデューティ≠50％となり、これに
伴って TXD のデューティ≠50％となります。これを受信側が RXD から入力する場合、ADPLL は正
常なクロック抽出とデータのサンプリングを行いません。したがって、この場合 BR＝0、TMC＞2
の設定は行わないでください。
また、FM 系伝送符号のデータの受信には、通常 ADPLL を用いて RXD 入力からクロック成分を
抽出し、抽出した受信クロックによって RXD 入力からデータをサンプリングします。したがって受
信クロック RXC の供給は不要となり、代わりに ADPLL 動作クロックの供給が必要になります。
一方、ADPLL を用いずに受信クロック RXC を使用して FM 系伝送符号のデータを受信すること
も可能です。この場合、受信データ RXD は NRZ 系伝送符号の場合と同様に受信クロック RXC の立
ち上がりで取り込まれるため、RXC と RXD の位相関係に注意する必要があります。FM0、FM1 の
各符号では、ビット・セルの前半の値を取り込むことによりデータを受信できます。これらのタイ
ミングを図 5.40 に示します。これらのタイミングは図 5.39 に示した送信タイミングとは異なるた
め、SCA 間で送受信を行う場合には、外部回路により送信クロックと送信データの位相関係を調整
する必要があります。
1ビット・セル
1ビット・セル
RXD
RXD
後半の値を
取り込みます。
RXC
前半の値を
取り込みます。
RXC
(a)FM0、FM1符号の場合
(b)マンチェスタ符号の場合
図 5.40 FM 系伝送符号の受信タイミング
(3)
クロック抽出に関する注意事項
NRZ 系伝送符号は FM 系符号と異なり、
データ中にクロック成分を含みません。
したがって、
ADPLL
を用いて NRZ 系符号のデータからクロック抽出を行ってデータを受信する場合には、適当な間隔で
RXD 入力に変化点を含む受信データとすることにより、ADPLL の同期がはずれないようにする必
要があります。
各伝送符号、各プロトコル・モードでの注意事項を表 5.12 に示します。
5-102
5. MSCI
表 5.12 クロック抽出に関する注意事項
分類
符号
NRZ
NRZI
N
R
Z
系
FM0
FM1
マンチェス
タ
F
M
系
プロトコル・
モード
注意事項
バイト同期
モード
t0＜tADPLL （NRZ の場合のみ）かつ t1＜tADPLL としてください。また、ア
イドル状態で適当な同期パターンを送出して ADPLL を同期させた後、
1
SYN キャラクタを送出してください* 。
ビット同期
モード
t0＜tADPLL （NRZ の場合のみ）かつ 6 クロック＜tADPLL としてください
（フラグは“1”が 6 クロック連続するため）。また、アイドル状態で
適当な同期パターンを送出して ADPLL を同期させた後、オープニン
グ・フラグを送出してください*1。
バイト同期
モード
ビット同期
モード
受信部にアイドル状態で同期パターンを受信させ、このときに
エンター・サーチ・モード・コマンドを発行することにより、ADPLL
を同期させてください*2。
t0： データ“0”が連続する最大時間
t1： データ“1”が連続する最大時間
tADPLL：連続する同一のレベルを受信するときに、ADPLL の同期がはずれる最小時間
【注】 *1
*2
(4)
同期パターンに必要な変化点の数については「表 5.10 ADPLL の性能」を参照してください。
FM 系では、連続する 2 ビットでウィンドウ内に変化点が検出されない場合 ADPLL は自動的に
サーチ・モードに入ります。この場合、エンター・サーチ・モード・コマンドの発行は必要ありま
せん。
ADPLL 受信マージン（参考値）
ADPLL の受信マージン（ビット歪許容偏差、ビット・レート許容偏差）の理論値を表 5.13 に示
します。
ここで、図 5.41 に示すように、t0、t はそれぞれ理想波形および実際の波形の 1 ビット時間幅を表
わします。また、t0、T は任意のビット間の時間を表わします。
動作モードの×8 よりも×32 の方が RXD 入力の 1 ビットあたりのサンプリング回数が多いため、
ビット歪許容偏差は大きくなりますが、反面、ADPLL による 1 回の位相補正量が小さいため、ビッ
ト・レート許容偏差は小さくなります。
5-103
5. MSCI
1
表 5.13 ADPLL の受信マージン（理論値* ）
伝送符号
動作モード*2
ビット歪許容偏差
（t− t0）／ t0
NRZ 系
FM 系
【注】 *1
*2
*3
ビット・レート許容偏差*3
(T−t0)／t0
×8
±37.5％
±（12.5＋(t0／T0)×37.5）％
×16
±43.7％
±（6.2＋(t0／T0)×43.7）％
×32
±46.8％
±（3.1＋(t0／T0)×46.8）％
×8
±25.0％
±（12.5＋(t0／T0)×25.0）％
×16
±37.5％
±（6.2＋(t0／T0)×37.5）％
×32
±43.7％
±（3.1＋(t0／T0)×43.7）％
本表で示す値は理論値であり、実際のデバイスの実力値を保証するものではありません。
動作モードとは MSCI モード・レジスタ 2 の DRATE1、0 ビットで指定される、ビット・レートに
対する ADPLL 動作クロックの周波数倍率を示します。
T0 を t0 に比べて十分長いビット間の時間とするとき、t0／T0≒0 となるため、ビット・レート許容偏
差の第 2 項を無視した第 1 項の値は、平均的なビット・レートの許容偏差を表わします。
任意のビット時間
1ビット時間
RXD
（NRZ系）
理想波形
t0
T0
RXD
（FM系）
t0/2
T0
RXD
（NRZ系）
t
実際の波形
T
RXD
（FM系）
t/2
T
図 5.41 RXD 入力波形
5.6
ボーレート・ジェネレータ
5.6.1 概要
MSCI はボーレート・ジェネレータ（BRG）を内蔵しており、MSCI の送受信クロックを生成する
ことができます。ボーレート・ジェネレータの主な特長を以下に示します。
5-104
5. MSCI
1
17
fCLK* ∼fCLK／2 （＝131072）の範囲の周波数のクロックを発生可能です。
（fCLK ：システムクロック周波数）
17
(2)
fCLK／100∼fCLK／2 の範囲のいかなる周波数に対しても、偏差±0.5％以内のクロックを発生
2
可能です。*
【注】 *1 fBRG＝fCLK の場合は、TXD 端子、RXD 端子より BRG 出力を出力することはできません。
17
*2 fCLK≧f≧fCLK／2 なる目的周波数 f に対して、BRG 出力の周波数 fBRG を最も近くなるよう
に設定した場合、
|f−fBRG| ≦ 50／タイム・コンスタント・レジスタ（TMC）の設定値（％）
となります。
2 のべき乗倍で送受信異なる周波数を設定できます。
(1)
図 5.42 にボーレート・ジェネレータのブロック図を示します。
RXクロック・ソース・レジスタ(RXS)
RXBR
BRG
CLK
リロード 1/1∼1/256
・タイマ
10
1/20∼1/217
受信BRG
出力セレクタ
受信用
BRG出力
10
1/20∼1/217
送信BRG
出力セレクタ
送信用
BRG出力
分周器
8
TMC
TXBR
タイム・コンスタント・レジスタ(TMC)
TXクロック・ソース・レジスタ(TXS)
〔CLK：システムクロック〕
図 5.42 ボーレート・ジェネレータのブロック図
5.6.2 機能
ボーレート・ジェネレータの生成クロックの指定は、タイム・コンスタント・レジスタ（TMC）
の TMC7∼0 ビット、TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビット、および RX ク
ロック・ソース・レジスタ（RXS）の RXBR3∼0 ビットにより行います。
タイム・コンスタント・レジスタ（TMC）は 8 ビット長のレジスタで、ボーレート・ジェネレー
タ中のリロード・タイマのリロード値を設定するために使用されます。リロード・タイマは、シス
テムクロック CLK によりカウントダウンされ、カウントが 1 になるたびに、1 クロック分の High
レベル信号を出力します。つまり、図 5.43 に示すようにタイム・コンスタント・レジスタ（TMC）
の TMC7∼0 ビットに設定されたクロック数毎に High レベル（1 クロック分）を出力します。ただ
し、タイム・コンスタント・レジスタ（TMC）に 0 を設定すると 256 とみなされ、1 を設定すると
5-105
5. MSCI
クロックはシステム・クロックと同じ周波数になります。
TMC7∼0の設定値
CLK（CPUモード1、2、3）
CLK（CPUモード0）
リロード・タイマ出力
図 5.43 リロード・タイマの出力
リロード・タイマの出力はさらに分周器に入力されますが、送信用の分周比は TX クロック・ソ
ース・レジスタ（TXS）の TXBR3∼0 ビットで、受信用の分周比は RX クロック・ソース・レジス
タ（RXS）の RXBR3∼0 ビットで指定します。
また、生成したクロックを MSCI 送受信部で使用するか否かについては、各々 TX クロック・ソ
ース・レジスタ（TXS）の TXCS2∼0 ビット、RX クロック・ソース・レジスタ（RXS）の RXCS2
∼0 ビットにより指定します。ボーレート・ジェネレータの出力は、送受信用クロック、ADPLL 動
作クロックとして使用できます。指定の詳細については、「5.2.4 MSCI コントロール・レジスタ」、
「5.2.5 MSCI RX クロック・ソース・レジスタ」、「5.2.6 MSCI TX クロック・ソース・レジス
タ」を参照してください。
上記のレジスタの設定値と、生成されるクロックの周波数との関係は次式のとおりです。
fBRG =
fCLK
TMC
÷2BR
fBRG： 送信用（受信用）BRG 出力周波数
1
fCLK ：システムクロック周波数*
TMC ：タイム・コンスタント・レジスタ（TMC）の設定値（＝1∼256）
BR ：TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビット、RX クロック・ソース・レ
ジスタ（RXS）の RXBR3∼0 ビットの設定値（＝0∼9）
2
また、生成されるクロック BRG の波形（クロック幅およびデューティ* ）とレジスタ設定値との
関係を表 5.14 に示します。
【注】 *1 fBRG=fCLK の周波数は ADPLL 動作クロックとしてのみ使用できます。
*2 パルス幅とパルス周期の比をデューティといいます。
5-106
5. MSCI
表 5.14 BRG 出力波形と設定値の関係
波 形
BR
TMC
1∼9
−
デューティ＝50%
0
≠1
TMC＝2のときデューティ＝50%
TMC≠2のときデューティ≠50%
パルス幅は1システムクロック
1システムクロック期間
＝1
BR
TMC
：
：
デューティ＝50%
サイクル幅は1システムクロック
1システムクロック期間
TX（RX）クロック・ソース・レジスタ（TXS（RXS））のビット 3∼0 の設定値
タイム・コンスタント・レジスタ（TMC）のビット 7∼0 の設定値
5.6.3 レジスタ設定値とビットレート
(1)
調歩同期モード
調歩同期モードでは、タイム・コンスタント・レジスタ（TMC）の TMC7∼0 の TMC ビット、TX
クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビット、RX クロック・ソース・レジスタ（RXS）
の RXBR3∼0 ビット、およびモード・レジスタ 1（MD1）の BRATE7、6 ビットによりビットレー
トを指定します。上記レジスタ設定値とビットレートの関係の代表例を表 5.15 に示します。
5-107
5. MSCI
表 5.15 レジスタ設定値とビットレート（調歩同期モード）
ビットレ
ート
（bps）
38400
19200
9600
4800
2400
1200
600
300
150
110
ビットレ
ート
（bps）
38400
19200
9600
4800
2400
1200
600
300
150
110
ビットレ
ート
（bps）
38400
19200
9600
4800
2400
1200
600
300
150
110
fCLK（MHz）
1.7898
2.4576
3.072
TMC
BR
CM
偏差
（％）
TMC
BR
CM
偏差
（％）
TMC
BR
CM
偏差
（％）
−
−
−
−
−
−
−
−
−
−
−
−
47
93
93
93
93
127
0
0
0
0
1
1
1/16
1/16
1/32
1/64
1/64
1/64
−
−
−
−
−0.83
−0.25
−0.25
−0.25
−0.25
1
1
1
1
1
1
1
1
1
175
1
1
2
3
4
5
6
7
8
1
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
−0.25
5
5
5
5
5
5
5
5
5
109
0
0
0
1
2
3
4
5
6
2
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.08
偏差
（％）
TMC
BR
CM
偏差
（％）
1
1
1
1
1
1
1
1
1
175
1
2
3
4
5
6
7
8
9
2
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
−0.25
0.10
fCLK（MHz）
4
4.608
TMC
BR
CM
−
−
−
13
13
13
13
13
13
13
13
71
0
0
0
1
2
3
4
5
3
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
偏差
（％）
CM
4.9152
TMC
BR
−
−
−
−
−
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.03
15
15
15
15
15
15
15
15
41
0
0
0
1
2
3
4
5
4
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
−0.22
fCLK （MHz）
6
6.144
8
TMC
BR
CM
偏差
（％）
TMC
BR
CM
偏差
（％）
TMC
BR
CM
偏差
（％）
−
−
−
−
−
−
−
−
39
39
39
39
39
39
39
213
0
0
0
1
2
3
4
2
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.03
5
5
5
5
5
5
5
5
5
109
0
0
1
2
3
4
5
6
7
3
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.08
13
13
13
13
13
13
13
13
13
71
0
0
0
1
2
3
4
5
6
4
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.03
（次頁に続く）
5-108
5. MSCI
（表 5.15 続き）
ビットレート
（bps）
38400
19200
9600
4800
2400
1200
600
300
150
110
fCLK （MHz）
9.216
10
BR
CM
偏差
（％）
TMC
BR
CM
偏差 TMC
（％）
15
15
15
15
15
15
15
15
15
41
0
0
0
1
2
3
4
5
6
5
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
−0.22
2
2
2
2
2
2
2
2
2
175
1
2
3
4
5
6
7
8
9
3
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
−0.25
ビットレート
（bps）
38400
19200
9600
4800
2400
1200
600
300
150
110
9.8304
TMC
BR
CM
偏差
（％）
−
−
−
−
−
−
−
−
65
65
65
65
65
65
65
89
0
0
0
1
2
3
4
4
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
0.16
0.16
0.16
0.16
0.16
0.16
0.16
−0.25
fCLK （MHz）
12
CM
偏差
（％）
TMC
BR
−
−
−
−
39
39
39
39
39
39
39
39
213
0
0
0
1
2
3
4
5
3
1/16
1/32
1/64
1/64
1/64
1/64
1/64
1/64
1/64
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.03
TMC：タイム・コンスタント・レジスタ（TMC）の TMC7∼0 ビットに設定する値
BR： TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビットまたは RX クロック・ソース・レジスタ（RXS）
の RXBR3∼0 ビットに設定する値
CM： 調歩同期モード時のクロック・モード（ビットレート／クロック・レート）モード・レジスタ 1（MD1）
の BRATE1、0 ビットに設定する値
(2)
バイト同期／ビット同期モード
バイト同期／ビット同期モードでは、タイム・コンスタント・レジスタ（TMC）の TMC7∼0 ビ
ット、TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビット、RX クロック・ソース・レジ
スタ（RXS）の RXBR3∼0 ビットによりビットレートを指定します。上記レジスタ設定値とビット
レートの関係を表 5.16 に示します。
5-109
5. MSCI
表 5.16 レジスタ設定値とビットレート（バイト同期／ビット同期モード）
ビットレート
（bps）
38400
19200
9600
4800
2400
1200
600
300
fCLK （MHz）
2.4576
TMC
BR
32
32
32
32
32
32
32
32
1
2
3
4
5
6
7
8
ビットレート
（bps）
38400
19200
9600
4800
2400
1200
600
300
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
40
40
40
40
40
40
40
40
BR
1
2
3
4
5
6
7
8
4
偏差 TMC
（％）
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
52
52
52
52
52
52
52
52
BR
1
2
3
4
5
6
7
8
4.608
偏差 TMC
（％）
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
60
60
60
60
60
60
60
60
BR
偏差
（％）
1
2
3
4
5
6
7
8
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
fCLK （MHz）
4.9152
TMC
BR
64
64
64
64
64
64
64
64
1
2
3
4
5
6
7
8
ビットレート
（bps）
38400
19200
9600
4800
2400
1200
600
300
3.072
偏差 TMC
（％）
6
偏差 TMC
（％）
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
78
78
78
78
78
78
78
78
BR
1
2
3
4
5
6
7
8
6.144
偏差 TMC
（％）
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
80
80
80
80
80
80
80
80
BR
1
2
3
4
5
6
7
8
8
偏差 TMC
（％）
0.00
0.00
0.00
0.00
0.00
0.00
0.00
0.00
104
104
104
104
104
104
104
104
BR
偏差
（％）
1
2
3
4
5
6
7
8
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
fCLK （MHz）
9.216
TMC
BR
120
120
120
120
120
120
120
120
1
2
3
4
5
6
7
8
9.8304
偏差 TMC
（％）
0
0
0
0
0
0
0
0
128
128
128
128
128
128
128
128
BR
1
2
3
4
5
6
7
8
10
偏差 TMC
（％）
0
0
0
0
0
0
0
0
130
130
130
130
130
130
130
130
BR
1
2
3
4
5
6
7
8
12
偏差 TMC
（％）
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
156
156
156
156
156
156
156
156
BR
偏差
（％）
1
2
3
4
5
6
7
8
0.16
0.16
0.16
0.16
0.16
0.16
0.16
0.16
TMC： タイム・コンスタント・レジスタ（TMC）の TMC7∼0 ビットに設定する値
BR： TX クロック・ソース・レジスタ（TXS）の TXBR3∼0 ビットまたは RX クロック・ソース・レジスタ
（RXS）の RXBR3∼0 ビットに設定する値
5-110
5. MSCI
5.7 割込み
5.7.1 割込みの種類と要因
MSCI は、MPU に対して、TXRDY 割込み、RXRDY 割込み、TXINT 割込み、および RXINT 割込
みの 4 種類の割込みを要求することができます。
これらの割込みには、ステータス・レジスタ 0（ST0）に立つ割込みステータス・ビット（ビット
7、6、1、0）と、割込み許可レジスタ 0（IE0）のイネーブル・ビット（ビット 7、6、1、0）があり、
それぞれイネーブル／ディスエーブルを指定できます。
TXINT 割込みと RXINT 割込みには、さらに要因ごとに対応するステータス・ビットとイネーブ
ル・ビットがあり、これらの AND をとって、各要因ごとにイネーブル／ディスエーブルが指定でき
ます。また、これらの要因は、割込み許可レジスタ（IE0）の TXINTE ビット（ビット 7）、RXINTE
ビット（ビット 6）の値にかかわらずステータス・レジスタ 0（ST0）の TXINT ビット（ビット 7）、
RXINT ビット（ビット 6）に反映されます。
5.7.2 割込みのクリア
以下に 4 種類の割込みのクリア方法を示します。
(1)
TXRDY 割込み
送信データをライトして送信バッファ中のデータ・バイト数を（TX レディ・コントロール・レジ
スタ 1（TRC1）で設定された値＋1）以上にするか、または TX ディスエーブルにします。また、チ
ャネル・リセット・コマンド、または、TX リセット・コマンドでもクリアできます。
(2)
RXRDY 割込み
受信データをリードして受信バッファを空にします。また、チャネル・リセット・コマンド、ま
たは RX リセット・コマンドでもクリアできます。
(3)
TXINT 割込み
各ステータス・ビットに“1”をライトします。
また、割込み要因が送信部アイドル状態の場合には、送信データをライトすることによってクリ
アできます。
(4)
RXINT 割込み
各ステータス・ビットに“1”をライトします。
また、割込み要因がパリティ／MP、CRC エラーの場合には、受信データをリードして更新する
ことでステータス・ビットの値も更新されます。
なお、ビット同期モードでは受信フレーム終了時に転送される最終キャラクタを受信バッファよ
りリードした時点でステータス・レジスタ 2（ST2）の各ビットの値は、フレーム・ステータス・レ
ジスタ（FST）に転送され、ステータス・レジスタ 2（ST2）はリセットされます。
表 5.17 に割込みの種類と要因、およびクリア方法についてまとめて示します。
5-111
5. MSCI
表 5.17 割込みの種類と要因およびクリア方法
分 類 割込みステー イネーブル・
タス・ビット
ビット
割込み要因
イネーブ
要因
ステータ ル・ビット
ス・ビッ
ト
クリア方法*1
TXRDY
割込み
TXRDY
TXRDYE
TX レディ
−
−
送信データを書き込んで、
送信バッファ中のデータ・
バイト数が（TX レディ・
コントロール・レジスタ 1
（TRC1）で設定された値
＋1）以上にするか、また
は、TX ディスエーブルに
する。
RXRDY
割込み
RXRDY
RXRDYE
RX レディ
−
−
受信データを読み出して、
受信バッファを空にする。
TXINT
割込み
TXINT
TXINTE
1. アンダーラン・
エラー検出
2. 送信部アイドル状態
検出
3. CTS 端子状態変化
RXINT
割込み
RXINT
RXINTE
UDRNE 1、3 共通：
ステータス・ビットに“1”
をライトする。
IDLE
UDRN
IDL
CCTS
CCTSE
1. SYN パターン検出／ SYNCD/ SYNCDE/ 1∼12 共通：
フラグ検出
FLGDE ステータス・ビットに“1”
FLGD
2. DCD 端子状態変化
CDCD
CDCDE をライトする。
3. ブレーク開始検出／
アボート検出
BRKD/
ABTD
4. ブレーク終了検出／
アイドル開始検出
BRKE/
IDLD
5. 受信フレーム終了
（ST2）
EOM*
BRKDE/
ABTDE PMP：受信データをリード
して次のデータがリードで
BRKEE/
きるようにする。*2
IDLDE
4
EOME
6. パリティ／MP ビッ
PMP/
ト＝“1”／ショート・ SHRT*4
フレーム検出
5-112
PMPE/
SHRTE
7. パリティ・エラー／
アボート終了フレー
ム検出
PE/
PEE/ABTE
4
ABT *
8. フレーミング・エラ
ー／端数ビット・フ
レーム検出
FRME/
4
RBIT*
9. オーバラン・エラー
OVRN*
10. CRC エラー
【注】 *1
2：送信データを書き込ん
で、他の状態に遷移させ
る。
CRCE*
CRCE：CRC 計算の結果、
エラーのない場合には自動
的にクリアされる。*3
FRMEE/
RBITE
4
4
OVRNE
CRCEE
11. 受信フレーム終了
（FST）
EOMF
EOMFE
12. 2 クロック・ミッシ
ング検出
CLMD
CLMDE
RXINT 割込み要因はチャネル・リセット・コマンド、RX リセット・コマンドを発行することによ
ってもクリアできます。また、TXRDY 割込み要因、TXINT 割込み要因はチャネル・リセット・コ
マンド、TX リセット・コマンドを発行することによってもクリアできます。
5. MSCI
*2
*3
*4
＜CPU モード 1＞
次にリードできるようになったデータのパリティ／MP ビットが“0”のときクリアされます。
＜CPU モード 0、2、3＞
次にリードできるようになった 2 バイトのデータのパリティ／MP ビットが共に“0”のときクリ
アされます。
モード・レジスタ 0（MD0）の CRCCC ビットが“1”のとき、CRC 計算の結果が CRCE ビット
に反映されます。CRCE ビットのセット／リセットのタイミングについては、「5.3.2 バイト
同期モード （3）エラー・チェック」、および「5.3.3 ビット同期モード （3）エラ
ー・チェック」の CRC エラーの項を参照してください。
ステータス・レジスタ 2（ST2）の各ビットの値は、受信フレーム終了時に転送される最終キャラ
クタを受信バッファよりリードした時点で、フレーム・ステータス・レジスタ（FST）に転送され
ます。このときステータス・レジスタ（ST2）の各ビットは“0”にクリアされます。
5.7.3 割込みの許可方法
TXRDY 割込み、RXRDY 割込み、TXINT 割込み、および RXINT 割込みの 4 種類の割込みを要求
する条件を以下に示します。
(1)
TXRDY 割込みの発生条件
TXRDY：TXRDY ・ TXRDYE
(2)
RXRDY 割込みの発生条件
RXRDY：RXRDY ・ RXRDYE
(3)
TXINT 割込みの発生条件
TXINT：TXINT ・ TXINTE
TXINT ＝UDRN ・ UDRNE＋IDL ・ IDLE＋CCTS ・ CCTSE
(4)
RXINT 割込みの発生条件
RXINT：RXINT ・ RXINTE
RXINT ＝（SYNCD/FLGD）・（SYNCDE/FLGDE）＋CDCD ・ CDCDE
＋（BRKD/ABTD）・（BRKDE/ABTDE）
＋（BRKE/IDLD）・（BRKEE/IDLDE）＋EOM ・ EOME
＋（PMP/SHRT）・（PMPE/SHRTE）＋（PE/ABT）・（PEE/ABTE）
＋（FRME/RBIT）・（FRMEE/RBITE）＋OVRN ・ OVRNE
＋CRCE ・ CRCEE＋EOMF ・ EOMFE
＋CLMD ・ CLMDE
割込みとステータス・ビットおよびイネーブル・ビットの関係については、「図 1.25 MSCI モ
ジュール内の割込みステータス・ビットとイネーブル・ビットの関係」を参照してください。
5-113
5. MSCI
5.8 リセット時の動作
リセット時には、MSCI は次のようになります。
（1） MSCIの送受信部は、ディスエーブル状態になります。また、送受信バッファはクリアされ
ます。
（2） 入／出力端子（RXC端子、 TXC端子）は入力状態に、また出力端子（TXD端子、RTS端子）
はインアクティブになります。
（3） 内部レジスタはすべて初期化され、以下の状態になります。
− プロトコル・モードは、調歩同期モード（ストップ・ビット長 1、8 ビット／キャラクタ、
1／1 クロック・レート、パリティなし）になります。
− 通信は、全二重、NRZ 符号の設定になります。
− 各種の送受信ステータス・ビット、および割込みイネーブル・ビットはすべて“0”にク
リアされます。
− 送信クロックは TXC 端子入力に、受信クロックは RXC 端子入力になります。
− ADPLL、ボーレート・ジェネレータの設定は初期化されます。
5-114
6.
DMAC
6.1
概要
本 LSI は、高速シリアル通信応用に適した 4 チャネルのチェイン機能付き DMA コントローラ（チ
ャネル 0∼チャネル 3）を内蔵しています。各チャネルは MSCI チャネル 0, 1 の送受信部に接続され
ています。個々の接続先の違いを除けば、各チャネルは同一の仕様・機能をもっています。
6.1.1
特長と機能
内蔵 DMAC は、単一ブロック転送モード（シングル・アドレス方式）およびチェイン・ブロック
転送モード（シングル・アドレス方式）の DMA 転送が可能です。以下に、動作モード別の主な特
長と機能を示します。
単一ブロック転送モード（シングル・アドレス方式）
(1)
• DMAC チャネル 0, 2 は MSCI→メモリの、また DMAC チャネル 1, 3 はメモリ→MSCI の単
一ブロック転送（シングル・アドレス方式）が可能で、バイトを単位として最大 64k バイ
トの転送ができます。
• メモリのアドレスは、直接 16M バイトまで指定できます。
• DMA 転送終了時に、割込みを発生できます。
• 最大転送速度は、11.1M バイト／秒（16.7MHz、ウェイト・ステートを挿入しない場合）で
す。
チェイン・ブロック転送モード（シングル・アドレス方式）
(2)
• MSCI がビット同期モード時に、DMAC チャネル 0, 2 は MSCI→メモリの、また DMAC チ
ャネル 1, 3 はメモリ→MSCI のチェイン・ブロック転送ができます。このとき、メモリ上に
設けたバッファ群にデータをリード／ライトすることにより、単一フレームおよび複数フ
レームの転送を連続して行うことができます。
• DMA 転送終了時、またフレーム転送終了時に割込みを発生できます。
• 最大転送速度は、11.1M バイト／秒（16.7MHz、ウェイト・ステートを挿入しない場合）で
す。
各動作モード共通の特長
(3)
• チャネル 0∼チャネル 3 の優先順位をプログラマブルに選択できます。
6.1.2
構成と動作概要
DMAC は、チャネル 0∼チャネル 3 各々について図 1.3 に示すような構成となっています。
本 LSI 内蔵の DMAC には、単一ブロック転送モード（シングル・アドレス方式）、およびチェイ
ン・ブロック転送モードの 2 つの動作モードがあります。これら 2 つの動作モードは、いずれも内
蔵 MSCI とメモリ間の DMA 転送を行うモードです。
いずれの動作モードでも DMA 初期状態においてレジスタ設定した後、DMAC をイネーブル状態
にすることで転送要求に応じて DMA 転送が開始されます。
6-1
6. DMAC
各チャネルと MSCI との接続は、図 1.14 を参照してください。
(1)
単一ブロック転送モード（シングル・アドレス方式）
単一ブロック転送モード（シングル・アドレス方式）は、メモリ←→MSCI 間において、1 メモ
リ・リード・サイクル、または 1 メモリ・ライト・サイクルで 1 バイトまたは、1 ワードのデータ
転送を行い、設定されたバイト数（64k バイト以内）の転送後、DMA 初期状態に戻ります。
DMAC チャネル 0, 2 は MSCI 受信部と、また DMAC チャネル 1, 3 は MSCI 送信部と固定して接
続されているため、DMAC チャネル 0, 2 が MSCI→メモリ、DMAC チャネル 1, 3 がメモリ→MSCI
とチャネルにより転送方向が固定しています。
転送要求は、MSCI の送受信バッファの内容を反映した内部信号によります。
(2)
チェイン・ブロック転送モード
チェイン・ブロック転送モードは、フレームを区切りとしたシングル・アドレス方式のメモリ←
→MSCI 間の転送を行います。MSCI のビット同期モードにおいて、1 メモリ・リード・サイクル、
または 1 メモリ・ライト・サイクルで 1 バイトまたは、1 ワードのデータ転送を行い、単一フレー
ムまたは複数フレーム転送後、DMA 初期状態に戻ります。
チェイン・ブロック転送モードでは、転送方向にかかわらず、あらかじめメモリ上にバッファと
ディスクリプタを設定しておく必要があります。
バッファは、任意の数だけ設けることができ、これらのバッファをディスクリプタによってチェ
イン状に連結しておきます。すなわち、ディスクリプタには、各々のバッファのスタート・アドレ
スと次ディスクリプタのスタート・アドレスを設定します。
MSCI→メモリ転送では、DMAC の所定のレジスタを設定後、イネーブル状態にすると順次バッ
ファ内にデータを書き込みます。また、メモリ→MSCI 転送では、順次バッファ内のデータを読み出
します。DMA イネーブル状態でも、すでに読み出しまたは書き込みを終了したバッファを解放して
新データの読み出し／書き込みに使用することができますので、フレームの連続送受信に対応でき
ます。
転送要求は、MSCI の送受信バッファの内容を反映した内部信号により、転送方向は、DMAC チ
ャネル 0, 2 が MSCI→メモリ、DMAC チャネル 1, 3 がメモリ→MSCI と固定されています。
【使用上の注意】
ビット同期モード以外の動作モードで、チェイン・ブロック転送を起動した場合には、動作
は保証されません。
6-2
6. DMAC
6.2
6.2.1
レジスタ
チャネル 0 および 2 のとき：
ディスティネーション・アドレス・レジスタ（DAR）L、H、B
〔バッファ・アドレス・レジスタ（BAR）L、H、B〕
チャネル 1 および 3 のとき：
バッファ・アドレス・レジスタ（BAR）L、H、B
3 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0∼チャネル 3 は、各々このレジス
タをもっています。
〔単一ブロック転送モード〕
データ転送先のアドレスを指定するディスティネーション・アドレス・レジスタ（DAR）として
使用します。ディスティネーション・アドレス（全 24 ビット）の 23∼16 ビット、15∼8 ビット、7
∼0 ビットを各々 DARB、DARH、DARL に設定します。16M バイトまでのメモリ空間に直接アクセ
スできます。
このレジスタへの設定は、必ず DMA 初期状態*で行ってください。また、リセット時の値は不定
となります。
【注】 *
DMAC 動作状態には、初期状態、イネーブル状態および HALT 状態があります。詳細は、
「6.2.11 DMA コマンド・レジスタ」を参照してください。
〔チェイン・ブロック転送モード〕
バッファ上でアクセス中のデータのアドレスを示すバッファ・アドレス・レジスタ（BAR）とし
て使用します。アクセス中のメモリ・アドレス（全 24 ビット）の 23∼16 ビット、15∼8 ビット、7
∼0 ビットが各々 BARB、BARH、BARL に DMAC により書き込まれます。
チェイン・ブロック転送モードでは、MPU によるこのレジスタへのライトは禁止します。
リセット時の値は不定となります。
6-3
6. DMAC
・チャネル0および2
のとき
H
16 15
L
8 7
0
単一ブロック
転送モード
DARB
DARH
DARL
チェイン・ブロック
転送モード
BARB
BARH
BARL
・チャネル1および3
のとき
6.2.2
B
23
B
23
H
16 15
L
8 7
0
単一ブロック
転送モード
未使用
未使用
未使用
チェイン・ブロック
転送モード
BARB
BARH
BARL
チャネル 0 および 2 のとき：チェイン・ポインタ・ベース（CPB）
チャネル 1 および 3 のとき：ソース・アドレス・レジスタ（SAR）
L、H、B（チェイン・ポインタ・ベース（CPB））
3 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0∼チャネル 3 は、各々このレジス
タをもっています。
〔単一ブロック転送モード〕
データ転送元のアドレスを指定するソース・アドレス・レジスタ（SAR）として使用します。
ソース・アドレス（全 24 ビット） の 23∼16 ビット、15∼8 ビット、7∼0 ビットを各々 SARB、
SARH、SARL に設定します。16M バイトまでのメモリ空間を直接アクセスできます。
このレジスタへの設定は、必ず DMA 初期状態で行ってください。また、リセット時の値は不定
となります。
〔チェイン・ブロック転送モード〕
SARB を、チェイン・ポインタ・ベース（CPB）として用い、ディスクリプタのアドレス（全 24
ビット） 中の上位 8 ビットを指定します。この設定により、メモリ上の 64k バイトの空間がディス
クリプタ領域となります。
このレジスタへの設定は、必ず DMA 初期状態で行ってください。また、リセット時の値は不定
となります。
6-4
6. DMAC
・チャネル0および2
のとき
B
23
単一ブロック
転送モード
16 15
L
8 7
0
未使用
未使用
未使用
CPB
未使用
未使用
チェイン・ブロック
転送モード
・チャネル1および3
のとき
H
B
23
H
16 15
単一ブロック
転送モード
SARB
チェイン・ブロック
転送モード
CPB
L
8 7
0
SARH
SARL
未使用
未使用
【注】
チェイン・ブロック転送モード時、これらのレジスタは内部動作に用いられるのでライ
トしないでください。
6.2.3
カレント・ディスクリプタ・アドレス・レジスタ（CDA）L、H
2 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0∼チャネル 3 は各々このレジスタ
をもっています。
〔単一ブロック転送モード〕
使用しません。レジスタへの設定は、動作に影響を与えません。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モード時に最初にリード／ライトを行うべきバッファを示すディスクリ
プタのスタート・アドレス（全 24 ビット中、下位 16 ビット） を初期設定します。DMA 動作開始
後は、バッファ切換え時に DMAC により、次ディスクリプタのスタート・アドレスに更新されます。
ディスクリプタのアドレス上位 8 ビットは、チェイン・ポインタ・ベース（CPB）に設定しますが、
CPB は DMAC による更新は行われません。
このレジスタは DMA イネーブル状態でもリードできます。バイト単位でカレント・ディスクリ
プタ・アドレス・レジスタ（CDA）をリードするときには、DCAL、CDAH の順にリードしてくだ
さい。この場合、CDAL、CDAH ともに CDAL をリードした時点での値が読み出されます。
このレジスタへの設定は、必ず DMA 初期状態で行ってください。また、リセット時の値は不定
となります。
6-5
6. DMAC
H
L
15
単一ブロック
転送モード
チェイン・ブロック
転送モード
6.2.4
8 7
0
未使用
未使用
CDAH
CDAL
エラー・ディスクリプタ・アドレス・レジスタ（EDA）L、H
2 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0∼チャネル 3 は、各々このレジス
タをもっています。
〔単一ブロック転送モード〕
使用しません。レジスタへの設定は、動作に影響を与えません。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モード時に、リード／ライトを行うべき末尾のバッファの次のバッファ
を示すディスクリプタのスタート・アドレス（全 24 ビット中、下位 16 ビット） を初期設定します。
なお、ディスクリプタのアドレス上位 8 ビットは、チェイン・ポインタ・ベース（CPB）に設定し
ます。
カレント・ディスクリプタ・アドレス・レジスタ（CDA）の内容が、このレジスタの内容と一致
したとき、チェイン・ブロック転送を終了させます。
このレジスタは、DMA イネーブル状態でも MPU によるライトが可能です。
バイト単位でエラー・ディスクリプタ・アドレス・レジスタ（EDA）を更新するときには、EDAL、
EDAH の順にライトしてください。この場合、EDAH にライトしたときに、EDAL、EDAH の両方
の値が同時に更新されます。
リセット時の値は、不定となります。
H
15
単一ブロック
転送モード
チェイン・ブロック
転送モード
6-6
L
8 7
0
未使用
未使用
EDAH
EDAL
6. DMAC
6.2.5
受信バッファ長（BFL）L、H
2 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0，チャネル 2 は、各々このレジス
タをもっています*。
〔単一ブロック転送モード〕
使用しません。レジスタへの設定は、動作に影響を与えません。
〔チェイン・ブロック転送モード〕
MSCI→メモリ チェイン・ブロック転送モード（受信時）にのみ使用します。メモリ上のバッフ
ァ長をバイト単位で指定します。
このレジスタへの設定は、必ず DMA 初期状態で行ってください。また、リセット時の値は不定
となります。
【注】 *
本レジスタは、受信時にのみ使用しますので、チャネル 1，3 にはありません。
H
15
単一ブロック
転送モード
チェイン・ メモリ→
MSCI
ブロック
MSCI→
転送モード メモリ
L
8 7
0
未使用
未使用
未使用
未使用
BFLH
BFLL
【使用上の注意】
チェイン・ブロック転送モードにおいて、CPU モード 0，2，3 では受信バッファ長（BFL）
には 1 を設定しないでください。BFL に 1 を設定すると、ワード転送を行うことがあります。
なお、CPU モード 1 および送信動作では、以上の制約はありません。
6-7
6. DMAC
6.2.6
バイト・カウント・レジスタ（BCR）L、H
2 本の 8 ビット・レジスタにより構成され、DMAC チャネル 0∼チャネル 3 は、各々このレジス
タをもっています。
〔単一ブロック転送モード〕
転送データのバイト数を 16 ビットで初期設定し、最大 64k バイトの転送指示ができます。
DMAC がデータを 1 バイト転送するごとに、このレジスタの設定値は 1 つずつデクリメントし*、
レジスタの値が 0000H になると転送動作を終了します。0000H を初期設定すると、64k バイトのデ
ータ転送を行います。
このレジスタへの設定は、必ず DMA 初期状態で行ってください。また、リセット時の値は不定
となります。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モード時に、アクセス中のメモリ上のバッファの残り領域のバイト数が
DMAC により書き込まれます。
レジスタの値が 0000H になると、現在アクセス中のバッファに対するリード／ライトが終了しバ
ッファ切換えが行われます。このとき、バイト・カウント・レジスタ（BCR）の値は、メモリ→MSCI
チェイン・ブロック転送（送信：バッファ・リード）では、ディスクリプタのデータ長に記録され
ているバイト数に、また MSCI→メモリ チェイン・ブロック転送（受信：バッファ・ライト）では
受信バッファ長（BFL）の値に更新されます。
チェイン・ブロック転送モードでは、MPU による BCR へのライトは禁止します。また、リセッ
ト時の値は不定となります。
【注】 *
ワード転送の場合は、1 ワード転送するごとに 2 つずつデクリメントします。
H
15
L
8 7
0
単一ブロック
転送モード
BCRH
BCRL
チェイン・ブロック
転送モード
【使用上の注意】
単一ブロック転送モードにおいて、CPU モード 0，2，3 では、バイト・カウント・レジスタ
（BCR）には 1 を設定しないでください。BCR に 1 を設定すると、ワード転送を行うことが
あります。
1 バイト・データの送受信を行う場合は、内蔵 DMAC を使用せずに、MSCI TX／RX バッフ
ァ・レジスタ（TRB）に直接データのライト／リードを行ってください。
なお、CPU モード 1 では、以上の制約はありません。
6-8
6. DMAC
6.2.7
DMA ステータス・レジスタ（DSR）
DMA 転送時のステータスがセットされるレジスタで、チャネル 0∼チャネル 3 は、各々このレジ
スタをもっています。また、このレジスタは DMAC のチャネルごとのイネーブル／ディスエーブル
を指定するのに使用します。
7
ビット：
単一ブロック 3
：
転送モード EOT*
チェイン・ブロック ：
転送モード 初期値：
R/W：
6
5
4
3
2
1
−*1
−*1
−*1
−*2
−*2
DE
EOM*3
BOF*3
COF*3
0
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
−
−
R/W
W
カウンタ・オーバフロー
[ チェイン・ブロック
転送モード]
0: なし
1: 発生
転送終了
0: 転送未終了
1: 正常転送終了
バッファ・オーバフロー／
アンダーフロー
[ チェイン・ブロック転送モード]
0: なし
1: 発生
フレーム転送終了
[ チェイン・ブロック転送モード]
0: フレーム転送未終了
1: フレーム転送終了
DE ビット・ライト
・イネーブル
0: イネーブル
1: ディスエーブル
DMA イネーブル
0: ディスエーブル
1: イネーブル
【注】*1 リザーブ・ビットです。リードすると読み出された値は不定となります。
ライト時には"0"、"1"どちらもライト可です。
*2 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*3 これらのビットは"1"をライトすると"0"にクリアされます。
ビット7：EOT（転送終了）
〔単一ブロック転送／チェイン・ブロック転送モード〕
DMAC による転送が正常に終了したことを示すビットです。DMA 転送終了時に“1”にセットさ
れます。DMA 正常終了条件については、「6.4.1 動作モード一覧」を参照してください。このビ
ットに“1”をライトすると“0”にクリアされます。
また、EOT ビットが“1”で、DMA 割込み許可レジスタ（DIR）の EOTE ビットが“1”のとき、
DMAC は割込み DMIB*を要求します。
【注】 *
詳細は「6.2.10 DMA 割込み許可レジスタ」を参照してください。
ビット6：EOM（フレーム転送終了）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モード時に、1 フレームの転送が終了したことを示すビットです。1 フレ
6-9
6. DMAC
ームの転送終了時に“1”にセットされます。
フレーム終了割込みカウンタ（FCT）がディスエーブルのとき、このビットに“1”をライトする
と“0”にクリアされます。
1
FCT をイネーブルとしたとき* 、カウンタの値が“0000”でない間は、EOM ビットは“1”にセ
ットされたままになります。このとき、EOM ビットに“1”をライトすると、カウンタはデクリメ
ントされます。EOM ビットに“1”をライトし、カウンタが“0000”になった時点で EOM ビットは
“0”となります。FCT がイネーブルで、EOM ビットが“0”のときは、EOM ビットに“1”をライ
トしないでください。
また、EOM ビットはフレーム終了割込みカウンタ・クリア・コマンドによっても、“0”にクリ
アされます。
FCT がオーバフローしたときには、FCT は“0000”にリセットされ、また EOM ビットは“1”
となります。このとき EOM ビットを“0”にクリアするには、DMA コマンド・レジスタによりフ
レーム終了割込みカウンタ・クリア・コマンドを発行してください。
また、このビットが“1”で、DMA 割込み許可レジスタ（DIR）の EOME ビットが“1”のとき、
2
DMAC は割込み DMIB* を要求します。
【注】 *1 詳細は「6.2.8 DMA モード・レジスタ」の CNTE ビットの項を参照してください。
*2 詳細は「6.2.10 DMA 割込み許可レジスタ」を参照してください。
ビット5：BOF（バッファ・オーバフロー／アンダーフロー）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
バッファ・オーバフロー、バッファ・アンダーフローが生じたことを示すビットです。
バッファ・オーバフローとは、MSCI→メモリ チェイン・ブロック転送（受信）時に、カレント・
ディスクリプタ・アドレス・レジスタ（CDA）とエラー・ディスクリプタ・アドレス・レジスタ（EDA）
の値が一致した状態で、MSCI より転送要求があったことを示します。
また、バッファ・アンダーフローとは、メモリ→MSCI チェイン・ブロック転送（送信）時に、
CDA と EDA の値が一致した状態で、MSCI より転送要求があったことを示します。
DMAC にバッファ・オーバフロー、バッファ・アンダーフローが生じたときに、BOF ビットは“1”
にセットされます。
このビットに“1”をライトすると、“0”にクリアされます。
また、このビットが“1”で、DMA 割込み許可レジスタ（DIR）の BOFE ビットが“1”のとき、
DMAC は割込み DMIA*を要求します。
【注】 *
詳細は「6.2.10 DMA 割込み許可レジスタ」を参照してください。
6-10
6. DMAC
ビット4：COF（カウンタ・オーバフロー）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
フレーム終了割込みカウンタ（FCT）がオーバフローしたことを示すビットです。DMAC の FCT
が“1111”になった状態で、さらに 1 フレームの転送を終了すると COF ビットは“1”にセットさ
れます。このとき FCT は“0000”にリセットされます。
このビットに“1”をライトすると、“0”にクリアされます。
また、このビットが“1”で、DMA 割込み許可レジスタ（DIR）の COFE ビットが“1”のとき、
DMAC は割込み DMIA*を要求します。
【注】 *
詳細は「6.2.10 DMA 割込み許可レジスタ」を参照してください。
ビット3，2：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット1：DE（DMAイネーブル）
〔単一ブロック転送〕
DMAC のチャネルごとのイネーブル・ビットです。
DE
機 能
0
当該チャネル（0∼3）の動作をディスエーブルにします。
1
当該チャネル（0∼3）の動作をイネーブルにします。
DE ビットにライトして指定を行う場合には、同時に DWE ビットに“0”をライトしてください。
このビットが“1”でさらに当該の転送要求が入ると転送を開始します。
DMA 転送終了条件*が成立したとき、対応する DMAC の当該チャネルの DE ビットは自動的に“0”
にクリアされます。
転送途中で DE ビットに“0”をライトすると DMAC は HALT 状態になります。
【注】 *
DMA 転送終了条件については、「6.4.1 動作モード一覧」を参照してください。
ビット0： DWE（DEビット・ライト・イネーブル）
〔単一ブロック転送（シングル・アドレス方式）／チェイン・ブロック転送モード〕
DE ビットのライト許可を指定するビットです。
DE ビットにライトするときには、同時に DWE ビットに“0”をライトする必要があります。た
だし、DWE ビットにライトした“0”は保持されませんので、DE ビットにライトするときには、常
に DWE ビットに“0”をライトしてください。
このビットは、リードすると常に“1”が読み出されます。
6-11
6. DMAC
6.2.8
DMA モード・レジスタ（DMR）
このレジスタは、チャネル 0∼チャネル 3 で各々もっており、DMA 転送時の、転送モード、DMA
フレーム数、フレーム終了割込みカウンタ（FCT）のイネーブル／ディスエーブルを指定します。
なお、このレジスタへのライトは、必ず DMA 初期状態で行ってください。
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
6
5
4
3
2
1
0
−*2
−*2
−*2
TMOD
−*2
−*1
CNTE
−*2
0
0
0
0
0
0
0
0
−
−
−
R/W
−
R/W
R/W
−
NF
DMA転送モード
0: 単一ブロック転送モード
1: チェイン・ブロック
転送モード
DMAフレーム数
[ チェイン・ブロック
転送モード]
0: 単一フレーム転送
1: 複数フレーム転送
フレーム終了割込みカウンタ(FCT)
イネーブル／ディスエーブル
[ 単一ブロック転送モード]
“0”を設定してください。
[ チェイン・ブロック転送モード]
0: フレーム終了割込みカウンタ(FCT)を
ディスエーブル
1: フレーム終了割込みカウンタ(FCT)を
イネーブル
【注】*1 リザーブ・ビットです。リードすると読み出された値は不定となります。
ライト時には、"0"、"1"どちらもライト可です。
*2 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼5：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット4：TMOD（DMA転送モード）
〔単一ブロック転送／チェイン・ブロック転送モード〕
DMAC の動作モードを指定するビットです。リセット時には、“0”にクリアされます。
機 能
TMOD
0
DMAC の動作モードは、単一ブロック転送モードになります。
1
DMAC の動作モードは、チェイン・ブロック転送モードになります。
ビット3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
6-12
6. DMAC
ビット2：NF（DMAフレーム数）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モードを指定した場合について、単一フレーム転送とするか、複数フレ
ーム転送とするかを指定するビットです。
リセット時には、“0”にクリアされます。
機 能
NF
0
チェイン・ブロック転送モード時に、単一フレーム転送を指定します。
1
チェイン・ブロック転送モード時に、複数フレーム転送を指定します。
ビット1：CNTE（フレーム終了割込みカウンタ・イネーブル／ディスエーブル）
〔単一ブロック転送モード〕
“0”を設定してください。
〔チェイン・ブロック転送モード〕
フレーム終了割込みカウンタ（FCT）*のイネーブル／ディスエーブルを指定するビットです。リ
セット時には、“0”にクリアされます。
【注】 *
「6.2.7 DMA ステータス・レジスタ」、および「6.2.9 フレーム終了割込みカウンタ」
を参照してください。
機 能
CNTE
0
フレーム終了割込みカウンタ（FCT）をディスエーブルにします。
1
フレーム終了割込みカウンタ（FCT）をイネーブルにします。
ビット0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
6.2.9
フレーム終了割込みカウンタ（FCT）
このレジスタはチャネル 0∼チャネル 3 で各々もっており、チェイン・ブロック転送モードの複
数フレーム転送時に発生した、未処理の割込み要求の数をカウントするリード専用の 4 ビット長の
カウンタです。
6-13
6. DMAC
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
6
5
4
3
2
1
0
−*1
−*1
−*1
−*1
−*2
−*2
−*2
−*2
FCT3
FCT2
FCT1
FCT0
0
0
0
0
0
0
0
0
−
−
−
−
R
R
R
R
フレーム終了割込みカウント値
【注】*1 リザーブ・ビットです。リードすると常に"0"が読めます。
*2 リザーブ・ビットです。リードすると読み出された値は不定となります。
ビット7∼4：リザーブ・ビット
リードすると常に“0”が読めます。
ビット3∼0：FCT3∼0（フレーム終了割込みカウント値）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。
〔チェイン・ブロック転送モード〕
チェイン・ブロック転送モードの複数フレーム転送時に、DMAC は 1 フレーム転送ごとに割込み
1
DMIB（フレーム終了割込み）* を要求できます。このとき、MPU により割込み処理ルーチンが実
行される前に次降のフレーム転送が終了し、複数の割込みを要求する場合があります。このレジス
タは、こうした未処理の割込みの数を記憶するカウンタです。
フレーム終了割込みカウンタ（FCT）は、DMA モード・レジスタ（DMR）の CNTE ビット によ
2
りイネーブル／ディスエーブルを指定します* 。
FCT の値が“0000”でない間は、DMA ステータス・レジスタ（DSR）の EOM ビットは“1”に
3
セットされており、再度 EOM ビットに“1”をライトすると、FCT はデクリメントされます* 。
FCT の値が“1111”となったとき、さらにフレーム転送が続けられると、その後の 1 フレーム転
送が終了した時点で DMAC は転送動作を終了します。この時点で DMA ステータス・レジスタ（DSR）
の COF ビットが“1”にセットされます。さらに、このとき DMA 割込み許可レジスタ（DIR）の COFE
ビットが“1”であるならば、DMAC は割込み DMIA（カウンタ・オーバフロー割込み）を要求しま
す。このとき FCT の値は“0000”に、DSR の EOM ビットは“1”となります。この場合、EOM ビ
ットをクリアするためには、DMA コマンド・レジスタ（DCR）によりフレーム終了割込みカウンタ・
4
クリア・コマンド* を発行してください。
【注】 *1 このとき DMAC は DMA イネーブル状態を保持するので、フレーム終了割込みが連続し
て発生することがあります。
*2 詳細は「6.2.8 DMA モード・レジスタ」を参照してください。
*3 フレーム割込み終了カウンタがイネーブル状態で、かつ“0000”のときには、DMA ス
テータス・レジスタ（DSR）の EOM ビットに“1”をライトしないでください。
*4 コマンドについては「6.2.11 DMA コマンド・レジスタ」を参照してください。
6-14
6. DMAC
6.2.10
DMA 割込み許可レジスタ（DIR）
このレジスタは、チャネル 0∼チャネル 3 で各々もっており、転送終了割込み、フレーム転送終
了割込み等のイネーブル／ディスエーブルを指定するレジスタです。
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
6
5
4
3
2
1
0
EOTE
−*1
−*1
−*1
−*2
−*2
−*2
−*2
COFE
EOME
BOFE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
転送終了割込み
イネーブル
0: ディスエーブル
1: イネーブル
カウンタ・オーバフロー
割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
フレーム転送終了割込み
イネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
バッファ・オーバフロー／
アンダーフロー割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
【注】*1 リザーブ・ビットです。リードすると読み出された値は不定となります。
ライト時には"0"、"1"どちらもライト可です。
*2 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：EOTE（転送終了割込みイネーブル）
〔単一ブロック転送／チェインブロック転送〕
DMA 正常終了割込み（DMIB）要求のイネーブル／ディスエーブルを指定するビットです。
機 能
EOTE
0
EOT ビットの割込みがディスエーブルとなります。
1
EOT ビットの割込みがイネーブルとなります。 EOT ビットが“1”のとき割込み DMIB を要求し
ます。
ビット6：EOME（フレーム転送終了割込みイネーブル）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には、“0”“1”
どちらもライト可です。
6-15
6. DMAC
〔チェイン・ブロック転送モード〕
DMA フレーム終了割込み（DMIB）要求のイネーブル／ディスエーブルを指定するビットです。
機 能
EOME
0
EOM ビットの割込みがディスエーブルとなります。
1
EOM ビットの割込みがイネーブルとなります。 EOM ビットが“1”のとき割込み DMIB を要求し
ます。
ビット5：BOFE（バッファ・オーバフロー／アンダーフロー割込みイネーブル）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には、“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
バッファ・オーバフロー／アンダーフロー割込み（DMIA）要求のイネーブル／ディスエーブル
を指定するビットです。
機 能
BOFE
0
BOF ビットの割込みがディスエーブルとなります。
1
BOF ビットの割込みがイネーブルとなります。 BOF ビットが“1”のとき割込み DMIA を要求し
ます。
ビット4：COFE（カウンタ・オーバフロー割込みイネーブル）
〔単一ブロック転送モード〕
リザーブ・ビットです。リードすると読み出された値は不定となります。ライト時には、“0”“1”
どちらもライト可です。
〔チェイン・ブロック転送モード〕
カウンタ・オーバフロー割込み（DMIA）要求のイネーブル／ディスエーブルを指定するビット
です。
機 能
COFE
0
COF ビットの割込みがディスエーブルとなります。
1
COF ビットの割込みがイネーブルとなります。 COF ビットが“1”のとき割込み DMIA を要求し
ます。
ビット3∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
6-16
6. DMAC
6.2.11
DMA コマンド・レジスタ（DCR）
チャネル 0∼チャネル 3 は各々このレジスタをもっており、DMAC に対するソフトウェア・アボ
ート・コマンドまたはフレーム終了割込みカウンタ・クリア・コマンドの発行を指定するレジスタ
です。このレジスタは、リードすると常に 00H が読み出されます。
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
7
6
5
4
3
2
1
0
−*1
−*1
−*1
−*1
−*1
−*1
DCMD1
DCMD0
−
−
−
−
−
−
−
−
−
−
−
−
−
−
W
W
R/W：
コマンド指定 *2
01: ソフトウェア・アボート
10: フレーム終了割込み
カウンタ・クリア
その他: 予約済
【注】 *1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトして
ください。
*2 1. DMACの当該チャネルがイネーブル状態（DE="1"）のときには、ソフトウェア・アボー
ト・コマンドまたはフレーム終了割込みカウンタ・クリア・コマンドを発行しないでく
ださい。
2. このレジスタには上記2種類の値（01H、02H）以外の値をライトしないでください。
ビット7∼2：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット1，0：DCMD1，0（コマンド）
コマンド名〔設定値〕
動 作
ソフトウェア・アボート
DMAC の当該チャネルを初期状態にします（図 6.1 参照）。DMAC のレジスタの値
〔01H〕 はすべてコマンド発行前の値を保持します。
フレーム終了割込みカ
DMAC の当該チャネルのフレーム終了割込みカウンタ（FCT）を“0000”に、DMA
ステータス・レジスタ（DSR）の EOM ビットを“0”にクリアします。
ウンタ・クリア
〔02H〕
DMAC が動作中に、ソフトウェアで DMA ステータス・レジスタ（DSR）の DE ビットに“0”を
ライトし、DMAC 動作を中断してレジスタを再設定して新たに動作させる場合、DMAC 内部は前の
動作途中の状態を保持しているため、ソフトウェア・アボート・コマンドを発行して初期化する必
要があります。
ただし、DMAC が転送終了条件の成立により動作を終了した場合には、再動作のためのソフトウ
ェア・アボート・コマンド発行は必要ありません。
DMAC の 3 種の動作状態、初期状態、イネーブル状態、および HALT 状態の遷移条件を図 6.1 に
示します。
6-17
6. DMAC
ソフトウェア・アボート
ソフトによる遷移禁止
DE←“1”
（ソフト）
DE←“0”
（ソフト）
H
A
L
T
状態
転送終了
イネーブル状態
モード切換え
初期状態
ハードウェア
・リセット
DE←“1”
（ソフト）
アドレス設定
図 6.1 DMAC 動作とソフトウェア・アボートの状態遷移
DMAC のイネーブル中に、MPU から DMA ステータス・レジスタ（DSR）の DE ビットに“0”
をライトすると、DMAC は HALT 状態になります。
この状態でソフトウェア・アボート・コマンドを発行すると、初期状態に遷移します。初期状態
に遷移後も、DMA モード・レジスタ（DMR）、DMA ステータス・レジスタ（DSR）、フレーム終
了割込みカウンタ（FCT）、および DMA 割込み許可レジスタ（DIR）はコマンド発行前の値を保持
します。ソフトウェアでイネーブル状態から初期状態に直接遷移させることはできません。
【注】 HALT 状態およびイネーブル状態では、モード、アドレス、データ長などの再設定をしない
でください。必ずソフトウェア・アボートで初期状態にしてから再設定を行ってください。
なお、DMAC が転送終了となった場合（6.4.1「動作モード一覧」参照）は、DMAC は初期
状態に戻っているので、ソフトウェア・アボート・コマンドを発行する必要はありません。
6-18
6. DMAC
6.2.12
DMA プライオリティ・コントロール・レジスタ（PCR）
DMAC のチャネル 0∼チャネル 3 で共用するレジスタで、チャネル間の優先順位を指定します。
DMA 転送要求を受けたチャネルのうち、優先順位の高いチャネルが、次のバス権をとって転送を
行います。本レジスタはワード・アクセスできません。リード、ライト時には、バイト・アクセス
してください。
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
6
5
4
3
2
1
0
−*
−*
−*
BRC
CCC
PR2
PR1
PR0
0
0
0
0
0
0
0
0
−
−
−
R/W
R/W
R/W
R/W
R/W
バス権放棄条件
0: 全要求なし時
1: チャネル一巡時
チャネル優先順位指定
チャネル切換え条件
0: 1 バスサイクルごと
1: 当該チャネルのDMA
要求がなくなったとき
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼5：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット4：BRC（バス権放棄条件指定）
〔単一ブロック転送／チェインブロック転送〕
SCAがバス権を獲得したのち、再びバス権を放棄する条件を指定するビットです。
BRC
機 能
0
SCA は、バス権を獲得すると、SCA 内部の DMA 要求がすべてなくなるまで、バス権を離しません。
1
SCA は、バス権獲得後、DMAC の各チャネルが各 1 回*の DMA 転送を行ったあと、バス権を離し
ます。全チャネルが各 1 回の DMA 転送を行わなくても、SCA 内部の DMA 要求がすべてなくなる
と、バス権を離します。
【注】 *
DMA 転送における各チャネル間のバス権切換えは、チャネル切換え条件指定ビット（CCC ビット）
により指定されます。
各チャネル間の DMA 転送の順序は、チャネル優先順位指定ビット（PR2∼0 ビット）により指定
される優先順位の高い順になります。SCA がバス権を獲得したのち、すでに 1 度転送を行ったチャ
ネルは、転送の権利を失い、転送を行っていないチャネル同士で優先順位が決められます。
6-19
6. DMAC
ビット3：CCC（チャネル切換え条件指定）
〔単一ブロック／チェインブロック転送〕
チャネル間のバス権切換え条件を指定するビットです。
機 能
CCC
0
1 サイクルごとにチャネル間のバス権を切換えます*。
1
現在、バス権をもっているチャネルは、そのチャネルの DMA 要求がなくなるまで、バス権を離し
ません。
【注】 *
各サイクルの T3 または Ti ステートの直後でバス権を切換えます。切換え可能なサイクルは、受送
信データ転送サイクルおよび図 6.9、図 6.12 で示されるサイクルです。
ビット2∼0：PR2∼0（チャネル優先順位指定）
〔単一ブロック／チェインブロック転送〕
チャネル間のバス権の優先順位を指定するビットです。
No.
PR2
PR1
PR0
機 能
1
0
0
0
ch0 ＞ ch1 ＞ ch2 ＞ ch3
2
0
0
1
ch2 ＞ ch3 ＞ ch0 ＞ ch1
3
0
1
0
ch0 ＞ ch2 ＞ ch1 ＞ ch3
4
0
1
1
ch1 ＞ ch3 ＞ ch0 ＞ ch2
5
1
―
―
回転 ch0 ch1 ch2 ch3
（―：don't care）
〔注意〕 チャネル優先順位指定 No.5（PR2＝1）の例（BRC＝1、CCC＝1）
1. DMA 要求があり、SCA がバス権を獲得した時点で DMA 要求を発生しているチャネル
につき、上記優先順位にて DMA 転送を行います。
2. 1.にて DMA 転送開始後、新たに DMA 要求を発生したチャネルの DMA 転送は次のよう
に行います。
（1） 上記順位どおり実行できるタイミングである場合、上記優先順位どおり実行しま
す。
（2） 上記順位において当該チャネルより下位順位のチャネルが既に起動されている場
合、最下位チャネルの DMA 転送が終った後、当該チャネルが起動されます。
複数のチャネルで新たな DMA 要求が発生した場合にも上記（1）、（2）にしたがって
起動されます。
3. DMA 要求のある各チャネルが 1 回 DMA 転送を終了した時、SCA はバス権を放棄しま
す。（上記手順終了以前に 2 回目の DMA 要求を発生したチャネルがある場合、再度バ
ス権獲得手順から実行を行います。）
6-20
6. DMAC
6.2.13
DMA マスタ・イネーブル・レジスタ（DMER）
DMAC のチャネル 0∼チャネル 3 で共用するレジスタで、DMA 動作のマスタ・イネーブル／ディ
スエーブルを指定します。本レジスタは、ワード・アクセスできません。リード、ライト時には、
バイト・アクセスしてください。
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
6
5
4
3
2
1
0
DME
−*
−*
−*
−*
−*
−*
−*
1
0
0
0
0
0
0
0
R/W
−
−
−
−
−
−
−
DMA マスタ・イネーブル
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：DME（DMAマスタ・イネーブル）
〔単一ブロック転送／チェイン・ブロック転送モード〕
DMACのチャネル0∼チャネル3に共通なDMAのマスタ・イネーブル・ビットです。
機 能
DME
0
DMAC のチャネル 0∼チャネル 3 を全てディスエーブルにします。
1
DMA ステータス・レジスタ（DSR）の DE ビットに“1”がセットされているチャネルの動作をイ
ネーブルにします。
DME ビットは、リセット時には“1”にセットされます。
ビット6∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
6-21
6. DMAC
6.3
ディスクリプタ
チェイン・ブロック転送モードにおいて、送受信データは、システム・メモリ上のバッファに格
納されます。このバッファには、その属性を示すディスクリプタが付されており、このディスクリ
プタにより各バッファが連結しています。
6.3.1
メモリ→MSCI チェイン・ブロック転送モード（送信時）
図 6.2 に、メモリ→MSCI チェイン・ブロック転送モードにおけるディスクリプタ形式とシステ
ム・メモリ上のバッファの構造を示します。
メモリ
メモリ
ディスクリプタ
A
ディスクリプタ
B
チェイン・ポインタ（CP）A（16ビット）
バッファ・ポインタ（BP）A（24ビット）
データ長（DL）A（16ビット）
バッファA
ステータス （ST）A（8ビット）
チェイン・ポインタ（CP）B（16ビット）
バッファB
バッファ・ポインタ（BP）B（24ビット）
データ長（DL）B（16ビット）
ステータス（ST）B（8ビット）
: 送信データ
ディスクリプタ・テーブル
図 6.2 メモリ→MSCI チェイン・ブロック転送時のディスクリプタ形式
ディスクリプタは、チェイン・ポインタ（16 ビット） 、バッファ・ポインタ（24 ビット） 、
データ長（16 ビット） 、ステータス（8 ビット）から構成されています。これらは、8 ビット幅も
しくは 16 ビット幅でシステム・メモリ上に割り付けられています。ディスクリプタの構成について
は、図 1.22 を参照してください。以下各部の説明を示します。
（1） チェイン・ポインタ（CP）（16ビット）
次ディスクリプタのスタート・アドレスの全24ビット中の下位16ビットを初期設定します。
上位の8ビットは、チェイン・ポインタ・ベース（CPB）に設定します。バッファ切換え時
にチェイン・ポインタの設定値がカレント・ディスクリプタ・アドレス・レジスタ（CDA）
にロードされます。
6-22
6. DMAC
（2） バッファ・ポインタ（BP）（24 ビット）
当該ディスクリプタに属するバッファのスタート・アドレスを初期設定します。転送開始
／バッファ切換え時にバッファ・ポインタの設定値がバッファ・アドレス・レジスタ（BAR）
にロードされます。
（3） データ長（DL）（16ビット）
当該ディスクリプタに属するバッファ内のデータ長をバイト数で初期設定します。転送開
始／バッファ切換え時にデータ長の設定値がバイト・カウント・レジスタ（BCR）にロー
ドされます。
メモリ→MSCI チェイン・ブロック転送モード（送信）時にはMPU管理となります。
（4） ステータス（ST）（8ビット）
当該ディスクリプタに属するバッファ内のデータのフレーム転送終了指定、転送終了指定
を行います。
メモリ→MSCI チェイン・ブロック転送モード（送信）時には MPU 管理となり、MPU により初
期設定を行います。
表 6.1 にメモリ→MSCI チェイン・ブロック転送モード（送信）時のステータス（ST）の構成を
示します。
表 6.1 ステータス（ST）の構成（送信時）
ビット
機 能
7
EOM
6
（未使用）
5
（未使用）
4
（未使用）
3
（未使用）
2
（未使用）
1
（未使用）
0
EOT
メモリ→MSCI チェイン・ブロック転送モード（送信）時での上記ビットの機能を以下に示しま
す。
ビット7：EOM（フレーム転送終了）
当該ディスクリプタに属するバッファ内に、フレームの末尾があるか否かを指定するビットです。
EOM
機 能
0
当該ディスクリプタに属するバッファ内に、フレームの末尾がないことを指定します。
1
当該ディスクリプタに属するバッファ内に、フレームの末尾があることを指定します。
6-23
6. DMAC
ビット0：EOT（転送終了）
複数フレーム転送時に、当該ディスクリプタに属するバッファ内のデータを転送後、転送終了と
するか否かを指定するビットです。
EOT
機 能
0
当該ディスクリプタに属するバッファ内のデータを転送後、転送終了としないことを指定します。
1
当該ディスクリプタに属するバッファ内のデータを転送後、転送終了とすることを指定します。
【注】 メモリ→MSCI チェイン・ブロック転送モード（送信）時には、ステータスのビット 6∼1 は使用しま
せん。
6.3.2 MSCI→メモリ チェイン・ブロック転送モード（受信時）
MSCI→メモリ チェイン・ブロック転送モードにおけるディスクリプタ形式とバッファの構造を
図 6.3 に示します。
メモリ
ディスクリプタ
A
チェイン・ポインタ（CP）A（16ビット）
バッファ・ポインタ（BP）A（24ビット）
1
バッファA
データ長（DL）A（16ビット）
受信バッファ長
（BFL）
ステータス（ST）A（8ビット）
チェイン・ポインタ（CP）B（16ビット）
バッファB
バッファ・ポインタ（BP）B（24ビット）
フレーム
ディスクリプタ
B
フレーム
メモリ
2
データ長（DL）B（16ビット）
ステータス（ST）B（8ビット）
現在ライト位置
: 受信データ
ディスクリプタ・テーブル
図 6.3 MSCI→メモリ チェイン・ブロック転送時のディスクリプタ形式
MSCI→メモリ チェイン・ブロック転送モード（受信）時においても、ディスクリプタの構成は、
送信時の図 6.2 と同様です。以下に、受信時におけるディスクリプタ各部の機能を示します。
（1） チェイン・ポインタ（CP）（16ビット）
次ディスクリプタのスタート・アドレスの全24ビット中の下位16ビットを初期設定します。
上位の8ビットは、チェイン・ポインタ・ベース（CPB）に設定します。バッファ切換え時
にチェイン・ポインタ（CP）の設定値がカレント・ディスクリプタ・アドレス・レジスタ
（CDA）にロードされます。
（2） バッファ・ポインタ（BP）（24ビット）
当該ディスクリプタに属するバッファのスタート・アドレスを初期設定します。転送開始
6-24
6. DMAC
／バッファ切換え時にバッファ・ポインタの設定値がバッファ・アドレス・レジスタ（BAR）
にロードされます。
（3） データ長（DL）（16ビット）
当該ディスクリプタに属するバッファ内にライトされたデータ長がバイト数で設定されま
す。
MSCI→メモリ チェイン・ブロック転送モード（受信）時にはDMAC管理となり、受信デ
ータをバッファにライトした後、そのバッファにライトしたデータのバイト数がDMACに
より書き込まれます。
（4） ステータス（ST）（8ビット）
当該ディスクリプタに属するバッファ内のデータのステータスがセットされます。
MSCI→メモリ チェイン・ブロック転送モード（受信）時にはDMAC管理となり、当該デ
ィスクリプタに属するバッファ領域へデータをライトした後、そのバッファにライトした
データのステータスがDMACにより書き込まれます。
表 6.2 ステータス（ST）の構成（受信時）
ビット
機 能
7
EOM
6
ショート・フレーム
5
アボート
4
端数ビット
3
オーバラン
2
CRC
1
（未使用）
0
（未使用）
表 6.2 に、MSCI→メモリ チェイン・ブロック転送モード（受信）時のステータス（ST）の構成
を示します。
MSCI→メモリ チェイン・ブロック転送モードでは、当該ディスクリプタに属するバッファ内に
フレーム末尾がある場合に、ステータス（ST）のビット 7∼0 には MSCI がフレーム末尾を受信バッ
ファからデータ・バスに送出した直後の、MSCI フレーム・ステータス・レジスタ（FST）にセット
された値がライトされます*。
また、当該ディスクリプタに属するバッファ内にフレーム末尾がなく、フレーム途中でバッファ
切換えがおこった場合には、ステータス（ST）のビット 7∼0 にはすべて“0”がライトされます。
【注】 *
ビット 7∼0 の内容については、「5.2.11 MSCI ステータス・レジスタ 2」、「5.2.13 MSCI
フレーム・ステータス・レジスタ」を参照してください。
6-25
6. DMAC
6.4
動作モード
6.4.1 動作モード一覧
本 LSI 内蔵 DMAC は、単一ブロック転送モード（シングル・アドレス方式）、およびチェイン・
ブロック転送モード（シングル・アドレス方式）の DMA 転送が可能です。表 6.3 に、各動作モード
の概要を示します。
単一ブロック転送モードは、調歩同期、バイト同期、ビット同期の各モードで動作しますが、チ
ェイン・ブロック転送モードは、ビット同期モードでのみ動作します（調歩同期、バイト同期モー
ドでは動作は保証されません）。
本 DMAC は、CPU モード 1（8 ビット MPU HD64180 系）の場合にはバイト転送、CPU モード 0、
2、3（16 ビット MPU）の場合にはワード転送に対応します。後者（16 ビット MPU）の場合におい
て、メモリ上のデータ・バッファの先頭アドレスが奇数アドレスの場合には、まず 1 バイトをバイ
ト転送した後、ワード転送に移行します。
6-26
6. DMAC
表 6.3 DMAC 動作モード一覧
動作モード*1
単一ブロック転送モード
（シングル・アドレス方式）
メモリ→MSCI
MSCI→メモリ
チェイン・ブロック転送モード
（シングル・アドレス方式）
メモリ→MSCI
MSCI→メモリ
単一フレーム 複数フレーム 単一フレーム 複数フレーム
転送
転送
転送
転送
転送要求元
MSCI
連続転送指定が 単一ブロック
できる データの
単位
バス・モード
単一フレーム 複数フレーム 単一フレーム 複数フレーム
MSCI からの要求に応じて動作します。
MSCI からの要求のサンプリングはレベルで行います。
最小転送サイク 3 ステート
ル／バイト，ワ
ード
動 ソース
作 （転送元）
概 アドレス
要
ディスティ
ネーション
（転送先）
アドレス
ソース・アドレ MSCI 受信部
ス・レジスタ
（SAR）で指定
されるアドレス
MSCI 送信部
バッファ・ア MSCI 受信部
ドレス・レジ
スタ（BAR）
で指定される
アドレス
ディスティネー MSCI 送信部 BAR で指定されるアドレス
ション・アドレ
ス・レジスタ
（DAR）で指定
されるアドレス
転 正常終了 バイト・カウント・レジスタ（BCR）1 フレームの ディスクリプ 1 フレームの
−
送
で指定されたバイト数のデータ転 転送 終了時 タの ステータ 転送 終了時
終
送の終了時
ス（ST） に
よって指定さ
了
れ たフレーム
条
の転送 終了時
件
エラー
−
（1）エラー・ディスクリプタ・アドレス・レジスタ（EDA）
とカレント・ ディスクリプタ・アドレス・レジスタ
終了
（CDA）の値が一致している状態で、 DMA 転送要
求があったとき。
（2）フレーム終了割込みカウンタ（FCT）イネーブルで、
FCT がオーバフローしたとき。
使用できる MSCI 調歩同期、バイト同期、ビット同 ビット同期モード*2
の 動作モード 期モード
【注】 *1
*2
動作モードの指定は、DMA モード・レジスタ（DMR）の TMOD ビットで行います。詳細は、「6.2.8
DMA モード・レジスタ」を参照してください。
調歩同期、バイト同期モードでは、動作は保証されません。
6-27
6. DMAC
6.4.2 メモリ←→MSCI 単一ブロック転送モード
（シングル・アドレス方式）
(1)
動作
本 LSI は、DMAC チャネル 0、2 が MSCI→メモリの、また DMAC チャネル 1、3 がメモリ→MSCI
の単一ブロック転送（シングル・アドレス方式）が可能です。
MSCI→メモリ 単一ブロック転送（シングル・アドレス方式）では、DMAC チャネル 0、2 のデ
ィスティネーション・アドレス・レジスタ（DAR）とバイト・カウント・レジスタ（BCR）にそれ
ぞれディスティネーション・スタート・アドレスと転送バイト数を設定することにより DMA 転送
指定を行います。
また、メモリ→MSCI 単一ブロック転送（シングル・アドレス方式）では、DMAC チャネル 1、3
のソース・アドレス・レジスタ（SAR）とバイト・カウント・レジスタ（BCR）にソース・スター
ト・アドレスと転送バイト数を設定することにより DMA 転送指定を行います。
図 6.4 にメモリ←→MSCI 単一ブロック転送（シングル・アドレス方式）の動作を示します。
HD64570
DMA制御レジスタ・チャネル0, 2
送信または受信用メモリ領域
ディスティネーション
ト
ー
BCR（16ビット）
DMA制御レジスタ・チャネル1, 3
タ
ス
・ ス
ス
ー ドレ
ソ ア
・
転送バイト数
・スタート・アドレス
DAR（24ビット）
SAR（24ビット）
BCR（16ビット）
図 6.4 メモリ←→MSCI 単一ブロック転送モード（シングル・アドレス方式）
MSCI→メモリ転送では、MSCI 受信部からチャネル 0、2 の DAR に設定したメモリ・アドレスへ
BCR に設定した転送バイト数だけ、バイト単位の DMA 転送を行います。
また、メモリ→MSCI 転送では、チャネル 1、3 のソース・アドレス・レジスタ（SAR）に設定し
たメモリ・アドレスのデータを MSCI 送信部にバイト・カウント・レジスタ（BCR）に設定した転
送バイト数だけ、バイト単位の DMA 転送を行います。
1 バイトの転送データを転送するごとに、BCR は 1 ずつデクリメントされ、1 ワードの転送デー
タを転送するごとに、BCR は 2 ずつデクリメントされます。BCR が 0000H*になった時点で転送は
終了し、DMAC は初期状態に遷移します。また、このときもし許可されていれば割込みを発生しま
す。
【注】 *
BCR が 0001H のとき、次にワード転送可能であっても、次の転送はバイト転送となり、
転送後 BCR は 0000H になります。
6-28
6. DMAC
(2)
レジスタ設定法
メモリ←→MSCI 単一ブロック転送（シングル・アドレス方式）では、DMA 初期状態において次
の手続きをします（（1）∼（3）は、どのような順序で設定してもかまいません）。
（1） メモリ→MSCI転送時には、ソースのメモリ・スタート・アドレスをソース・アドレス・レ
ジスタ（SAR）に設定します。また、MSCI→メモリ転送時には、ディスティネーションの
メモリ・スタート・アドレスをディスティネーション・アドレス・レジスタ（DAR）に設
定します。
（2） 転送するバイト数を、バイト・カウント・レジスタ（BCR）に設定します。
（3） 単一ブロック転送モード（シングル・アドレス方式）の指定を、DMAモード・レジスタ（DMR）
のTMODビット＝“0”、CNTEビット＝“0”に設定します。
（4） 以上の手続きの後、当該チャネルのDMAステータス・レジスタ（DSR）のDEビット＝“1”
とすると、DMA動作を開始します。
(3)
外部バス・タイミング
図 6.5、図 6.6 にメモリ←→MSCI 単一ブロック転送モードの外部バス・タイミングを示します。
ウェイト・ステート（TW ）は T2 と T3 の間に入ります。
T1
T 2 (TW )
T3
CLK
T1
T 2 (TW )
A 0 ∼A
23
リードデータ
メモリアドレス
データ取込み
A 1 ∼A
23
T3
メモリアドレス
リードデータ
リードデータ
D 0 ∼D 15
D 0 ∼D 7
D 0 ∼D 15
T 2 (TW )
CLK
CLK
, A0
A 1 ∼A 23
T1
T3
データ取込み
データ取込み
R/
,
(a) CPUモード 0
(b) CPUモード 1
(c) CPUモード 2,3
図 6.5 メモリ→MSCI 単一ブロック転送モード
6-29
6. DMAC
T1
T 2 (TW )
T3
T1
CLK
T 2 (TW )
, A0
A 0 ∼A
メモリアドレス
T 2 (TW )
T3
CLK
CLK
A 1 ∼A
T1
T3
23
メモリアドレス
A 1∼A
23
メモリアドレス
23
D 0 ∼D 15
ライトデータ
D 0 ∼D 7
ライトデータ
D 0 ∼D 15
ライトデータ
R/
,
(a) CPUモード 0
(b) CPUモード 1
(c) CPUモード 2,3
図 6.6 MSCI→メモリ 単一ブロック転送モード
メモリ←→MSCI 単一ブロック転送モードでは、1 回のリード・サイクルまたはライト・サイク
ルで 1 バイト（CPU モード 1）または 1 ワード（CPU モード 0、2、3）のデータ転送が完了します。
このため、1 バイト／3 ステート（CPU モード 1）または 2 バイト／3 ステート（CPU モード 0、2、
3）の高速な DMA 転送が可能です。
以下に、主なタイミングの注意点を示します。
（1） メモリ←→MSCI 単一ブロック転送モードでは、転送要求はMSCIからの内部信号によりま
す。
（2） 各バス・サイクル（リード・サイクル、ライト・サイクル）のT2ステートとT3ステートの間
には、WAIT端子入力またはウェイト・コントローラのレジスタ設定により、ウェイト・ス
テートを挿入することができます。
（3） 最初の1バイト（または1ワード）の転送開始前には、1クロックTiサイクルが入ります。
6.4.3 メモリ→MSCI チェイン・ブロック転送モード
(1)
動作
メモリ→MSCI チェイン・ブロック転送モード*は、MSCI ビット同期モード時にシステム・メモ
リ上のバッファに格納された送信データをフレームを区切りとして、バイトまたはワード単位でシ
ングル・アドレス方式の DMA 転送を行うものです。転送要求は MSCI からの内部信号によります。
【注】 *
チェイン・ブロック転送モードは、MSCI が調歩同期モード、バイト同期モード時には、
使用できません。
メモリ→MSCI 方向の転送は、DMAC チャネル 1、3 で行います。
DMA モード・レジスタにより、所定のチェイン・ブロック転送モードの設定を行った後、チェイ
ン・ポインタ・ベース（CPB）、エラー・ディスクリプタ・アドレス・レジスタ（EDA）、および
カレント・ディスクリプタ・アドレス・レジスタ（CDA）に以下の初期値を設定することで、DMA
転送指定を行います。
CPB：ディスクリプタのアドレス（24 ビット）中の上位 8 ビットを設定します。この設定値は動
作中は固定されていますので、システム・メモリ上の任意の連続した 64k バイト上に複数
6-30
6. DMAC
のディスクリプタを設けることができます。
EDA：送信すべきデータの格納されている末尾のバッファの次のバッファを示すディスクリプタ
のスタート・アドレス（下位 16 ビット） を設定します。
CDA：最初に送信するバッファを示すディスクリプタのスタート・アドレス（下位 16 ビット）を
設定します。
また、各ディスクリプタのチェイン・ポインタ（CP）、バッファ・ポインタ（BP）、データ長（DL）
およびステータス（ST）に初期設定を行います。
図 6.7 にメモリ→MSCI チェイン・ブロック転送モードの動作を示します。
システム・メモリ
HD64570
CPB（8ビット）
（ディスクリプタの
アドレス上位8ビット）
ディスクリプタ
バッファ
フレーム
リード・アンダーフロー・
ディスクリプタ・スタート
・アドレス（下位16ビット）
EDA（16ビット）
リード中のディスクリプタ
のスタート・アドレス
（下位16ビット）
1
CDA（16ビット）
フレーム
リード中のデータの
メモリ・アドレス
BAR（24ビット）
MSCIに転送中の
バッファ内の残りデータの
バイト数
2
BCR（16ビット）
: 空のバッファ
: MSCIにデータを送信済の領域
: MSCIにデータを未送信の領域
図 6.7 メモリ→MSCI チェイン・ブロック転送モード
DMA 転送は、ステータス・レジスタ（DSR）の DE ビットを“1”にセットした後、バス権を獲
得すれば開始します。
DMA 転送は、図 6.8 に示すようにチェイン・ポインタ・ベース（CPB）およびカレント・ディス
クリプタ・アドレス・レジスタ（CDA）によりアドレッシングされたディスクリプタの内容を SCA
内のレジスタに転送することから始めます。
次にチェイン・ポインタ・ベース（CPB）、カレント・ディスクリプタ・アドレス・レジスタ（CDA）
により指定するディスクリプタが示すバッファのデータから MSCI 送信部への転送が行われます。
このとき、リード中のメモリ・アドレス（24 ビット） はバッファ・アドレス・レジスタ（BAR）
に、また当該バッファ内の転送残りバイト数はバイト・カウント・レジスタ（BCR）に示されます
（転送開始時には、BAR には当該ディスクリプタのバッファ・ポインタ（BP）の値が、また BCR
6-31
6. DMAC
には当該ディスクリプタのデータ長の値が DMAC によりライトされます）。
BAR は、1 バイト転送ごとに 1 ずつインクリメントされ、1 ワード転送ごとに 2 ずつインクリメ
ントされます。また BCR は、1 バイト転送ごとに 1 ずつデクリメントされ、1 ワード転送ごとに 2
ずつデクリメントされます。BCR が 0000H となるとデータ転送を終了し、DMAC により CDA は次
ディスクリプタのスタート・アドレスに更新されて、そのディスクリプタの示すバッファのリード
へと移ります（バッファ切換え）。このように順次ディスクリプタが更新されて、その指し示すバ
ッファ内のデータを転送していきます。
チェイン・ブロック転送モードでは、フレームを区切りとして転送を行っています。同一バッフ
ァ内に異なるフレームのデータを格納しておくことはできません。
バッファ内のデータにフレームの末尾がくる場合には、そのバッファを示すディスクリプタのス
テータス（ST）の EOM ビットを“1”にセットしておきます。単一フレーム転送を指定したときに
は、そのバッファ内のフレーム末尾までを転送して、カレント・ディスクリプタ・アドレス・レジ
スタ（CDA）を更新した時点で DMA 転送は終了します。
また、ステータス（ST）の EOT ビットを“1”にセットしたディスクリプタは、その示すバッフ
ァ内のデータを転送後、転送終了とすることを DMAC に指示します。これは、複数フレーム転送を
指定したときの転送終了指示となります。
フレーム転送終了時、または DMA 転送終了時に、DMAC はもし許可されていれば割込み DMIB
を発生します。
エラー・ディスクリプタ・アドレス・レジスタ（EDA）は、送信データのまだ格納されていない
最初のバッファを示すディスクリプタのアドレス（下位 16 ビット） を初期設定しておきますが、
そのディスクリプタが指定するバッファへデータを書き込んだ場合には、EDA の値をまだデータの
格納されていない次のバッファを示すディスクリプタのスタート・アドレスに書き換えます（EDA
は、DMA イネーブル状態でもライトできます）。この書換えは MPU により行いますが、この操作
により DMA イネーブル状態でも送信データの追加・更新を行うことができます。
カレント・ディスクリプタ・アドレス・レジスタ（CDA）の値とエラー・ディスクリプタ・アド
レス・レジスタ（EDA）の値が一致している状態で、転送要求があった場合、DMAC は転送を終了
します。このとき、もし許可されていれば DMAC は割込み DMIA を発生します。
図 6.8 に、メモリ→MSCI チェイン・ブロック転送モードの動作フローを示します。
6-32
6. DMAC
始め
CDA = EDA?
Yes
No
チェイン・ポインタ（CP）
（16ビット）をDMAC内
ワーク・レジスタにロード
バッファ・ポインタ（BP）
（24ビット）をBARにロード
データ長（DL）（16ビット）
をBCRにロード
ステータス（ST）（8ビット）
をDMAC内ワーク・レジスタ
にロード
1バイト／1ワード・データ転送
BCRデクリメント
BARインクリメント
No
Yes
次ディスクリプタの
スタート・アドレスを
ワーク・レジスタから
CDAにロード
No
CDA
：カレント・ディスクリプタ・
アドレス・レジスタ
EDA
：エラー・ディスクリプタ・
アドレス・レジスタ
BCR =“0”?
BAR
：バッファ・アドレス・レジスタ
BCR
：バイト・カウント・レジスタ
DEビット ：DMAステータス・レジスタ
（DSR）のビット1
転送終了?
Yes
終わり
（DEビット = “0”）
図 6.8 メモリ→MSCI チェイン・ブロック転送モードの動作フロー
表 6.4 にメモリ→MSCI チェイン・ブロック転送モードの転送制御レジスタとその機能をまとめ
て示します。
メモリ→MSCI チェイン・ブロック転送モードでは、単一フレーム転送／複数フレーム転送の選
択ができます。単一フレーム転送では 1 フレームを転送すると転送終了となり、DMA 初期状態に遷
移します。このとき、DMA ステータス・レジスタ（DSR）の DE ビットは自動的に“0”にクリア
されます。再び DE ビットに“1”をライトすると、DMAC は動作を再開します。
6-33
6. DMAC
表 6.4 メモリ→MSCI チェイン・ブロック転送モード（送信時）の転送制御レジスタ
レジスタ名
カレント・ディス 受信バッファ
バイト・
バッファ・
クリプタ・ アド 長（BFL）
カウント・
アドレス・
レス・レジスタ
レジスタ（BCR） レジスタ（BAR）
（CDA）
ビット数
16
16
16
24
−
機能説明
送信する先頭のバ
DMAC が MSCI DMAC が MSCI に
にデータ転送中の データ転送中のデー
ッファに対応する
バッファの、未転 タの、システム・メ
ディスクリプタの
送のデータのバイ モリ上のアドレスを
スタート・アドレ
ト数を示します。 示します。MPU か
ス（下位 16 ビッ
ト）を設定しま
MPU からのライ らのライトは禁止し
トは禁止します。 ます。
す。バッファ切換
え時に、DMAC に
より設定値が更新
されます。
このレジスタの値 転送要求があると、
当該レジスタで起
−
−
DMAC が動作を開
が 0000H になっ このレジスタに設定
動される DMAC の
始すると、MSCI
た時点で現在読み されているアドレス
動作
にデータ転送中の
出し中のバッファ からデータの読み出
バッファに対応す
からのリードを終 しを行います。
るディスクリプタ
了します。
のスタート・アド
レス（下位 16 ビ
ット）を示しま
す。
EDA と CDA の内容が一致している状
態で、転送要求があった時点で、転
送を終了します。またこのとき、も
し許可されていれば割込みを要求し
ます。
当該レジスタの更 〔MPU 管理〕
〔MPU 管理〕
アクセス中のバッ
1 バイト／1 ワー 1 バイト／1 ワード
新
ファからのリード
ド をリードする をリードするごとに
が終了すると、次
ごとにデクリメン インクリメントされ
にディスクリプタ
トされます。バッ ます。バッファ切換
のスタート・アド
ファ切換え時に え時には次バッファ
レスに書き換えら
は、ディスクリプ のスタート・アドレ
れます。
タに記録されてい スに書き換えられま
るバイト長に書き す。
換えられます。
−
−
MPU で更新すべ 送信前に初期設定 送信すべきデータ 送信開始時に、最
き DMAC レジスタ を行います。
の格納されている 初にリードすべき
末尾のバッファの バッファを示すデ
次のバッファを示 ィスクリプタのス
すディスクリプタ タート・アドレス
のスタート・アド をライトします。
レスを設定しま
す。送信中に送信
データを追加する
場合には、データ
を書き込んだバッ
ファの次のバッフ
ァを示すディスク
リプタのスター
ト・アドレスを設
定します。
6-34
チェイン・
ポインタ・
ベース（CPB）
エラー・ディスク
リプタ・アドレ
ス・レジスタ
（EDA）
8
16
ディスクリプタの 送信すべき末尾の
スタート・アドレ バッファの次のバ
ス（全 24 ビット） ッファに対応する
の上位 8 ビットを ディスクリプタの
設定します。
スタート・アドレ
ス（下位 16 ビッ
ト）を設定しま
す。
6. DMAC
表 6.5 にディスクリプタ数、バッファ数が 4 の場合のメモリ→MSCI チェイン・ブロック転送モ
ード（単一フレーム転送）で、転送中にバッファにデータを追加しない場合の例を示します。動作
（1）∼（5）で、フレーム 1 の DMA 動作を終了して DMAC は DMA 初期状態に遷移します。転送
制御レジスタの設定値は保持されており、DMA ステータス・レジスタ（DSR）の DE ビットに“1”
をライトすると引き続きフレーム 2 の DMA 転送動作を開始します。フレーム 2 の転送を終了した
時点で、カレント・ディスクリプタ・アドレス・レジスタ（CDA）とエラー・ディスクリプタ・ア
ドレス・レジスタ（EDA）の内容が一致していますので、さらに MSCI より転送要求があった場合
にも転送は行われず、もし許可されていれば割込み DMIA を発生します。
また、表 6.6 には、ディスクリプタ数、バッファ数が 4 の場合のメモリ→MSCI チェイン・ブロ
ック転送モード（複数フレーム転送）で、転送中にバッファにデータを追加する場合の例を示しま
す。動作（1）、（2）によりバッファ 0 のデータ転送を開始した後、MPU から送信データをバッフ
ァ 2、バッファ 3 に書き加えます。また、このときエラー・ディスクリプタ・アドレス・レジスタ
（EDA）もバッファ 0 を示すディスクリプタのスタート・アドレスに書き換えます。この操作によ
りバッファ 1 のデータを転送後、引き続きバッファ 2、バッファ 3 のデータが転送されることにな
ります。
複数フレーム転送時には、1 フレーム転送後も DMAC はイネーブル状態を保持するため、未処理
の割込み DMIB（フレーム終了割込み）が複数発生する場合があります。こうした未処理の割込み
の数は、フレーム終了割込みカウンタ（FCT）に記憶されます。FCT の値が“1111”のとき、さら
にフレーム転送が続けられるとカウンタ・オーバフローとなり、そのフレーム転送終了後に DMAC
は転送終了となります。このとき、FCT の値は“0000”にリセットされ、もし許可されていれば割
込み DMIA を発生します。詳細は「6.2.8 DMA モード・レジスタ」、「6.2.9 フレーム終了割込
みカウンタ」を参照してください。
6-35
6. DMAC
表 6.5 メモリ→MSCI チェイン・ブロック転送モード（単一フレーム転送）
動
作
DMAC 動作
MPU 動作
―
A0→CDA
A3→EDA
1→DE ビット
A0
A3
1
―
A0
A3
1
(3) A1→CDA
―
A1
A3
1
バッファ 1 の
(4)
データのリード
―
A1
A3
1
―
A2
A3
0
(1)
(2)
(5)
バッファ 0 の
データのリード
A2→CDA
0→DE ビット
CDA の内容 EDA の内容 DE ビットの
内容
(6)
―
1→DE ビット
A2
A3
1
(7)
バッファ 2 のデー
タのリード
―
A2
A3
1
(8)
A3→CDA
0→DE ビット
：
An
CDA ：
EDA ：
DE ビット
6-36
A3
A3
各ディスクリプタのスタート・アドレス
カレント・ディスクリプタ・アドレス・レジスタ
エラー・ディスクリプタ・アドレス・レジスタ
：DMA ステータス・レジスタ（DSR）のビット 1
0
〔通常の送信動作〕
補 足 説 明
CDA で転送すべきデータの
入った先頭のバッファを指定
し、EDA で末尾のバッファの
次のバッファを指定します。
1 フレームを転送すると転送
終了となり、DE ビットはク
リアされます。
DE ビットに“1”をライト
すると、DMAC は転送要求を
受け付けます。
この状態で DE ビットに“1”
をライトして転送要求を受け
ると、割込み DMIA を発生し
ます。
6. DMAC
動作(1)後の状態
A0
バッファ0
A1
フレーム1
バッファ1
CDA
A2
バッファ2
EDA
フレーム2
A3
バッファ3
: 送信データ
動作(8)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
図 6.9 メモリ→MSCI チェイン・ブロック転送モード（単一フレーム転送）
6-37
6. DMAC
表 6.6 メモリ→MSCI チェイン・ブロック転送モード（複数フレーム転送）
動
作
DMAC 動作
MPU 動作
(1)
−
A0→CDA
A2→EDA
1→DE ビット
(2)
バッファ 0 の
データのリード
(3)
A1→CDA
(4)
〔送信中に送信データを追加する場合〕
補 足 説 明
CDA の内容 EDA の内容 DE ビットの
内容
A0
A2
1
A0
A2
1
−
A1
A2
1
−
送信データをバッ
ファ 2 にセットし
ます A3→EDA
A1
A3
1
(5)
−
送信データをバッ
ファ 3 にセットし
ます A0→EDA
A1
A0
1
(6)
バッファ 1 のデー
タのリード
−
A1
A0
1
(7)
A2→CDA
−
A2
A0
1
：
An
CDA ：
EDA ：
DE ビット
6-38
−
各ディスクリプタのスタート・アドレス
カレント・ディスクリプタ・アドレス・レジスタ
エラー・ディスクリプタ・アドレス・レジスタ
：DMA ステータス・レジスタ（DSR）のビット 1
CDA で転送すべきデータの入
ったバッファを指定します。
送信データをバッファに書き
加え、EDA を書き換えます。
6. DMAC
動作(1)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
: 送信データ
動作(7)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
: 送信データ
図 6.10 メモリ→MSCI チェイン・ブロック転送モード（複数フレーム転送）
(2)
レジスタ、ディスクリプタ設定法
メモリ→MSCI チェイン・ブロック転送モードでは、DMA 初期状態で次の手続きをします。
（(1)∼(6)はどの順序で設定してもかまいません）。
1
2
(1)
MPUよりシステム・メモリ上の任意の領域* （64kバイト以内）にディスクリプタ* を任意
の個数作成します。各ディスクリプタ中のチェイン・ポインタ（CP）（16ビット）、バッ
ファ・ポインタ（BP）（24ビット）、データ長（DL）（16ビット）、およびステータス（ST）
のEOMビット、EOTビットを設定します。
6-39
6. DMAC
(2)
(3)
DMAモード・レジスタ（DMR）のTMODビット＝“1”に設定します。
単一フレーム転送時は、DMRのNFビット＝“0”、複数フレーム転送時には、NFビット＝
“1”を設定します。
(4)
チェイン・ポインタ・ベース（CPB）にディスクリプタのアドレスの上位8ビット（全24ビ
ット）を設定します。
(5)
エラー・ディスクリプタ・アドレス・レジスタ（EDA）に、送信すべき末尾のバッファの、
次のバッファに対応するディスクリプタのスタート・アドレス（下位16ビット） を設定し
ます。
(6)
カレント・ディスクリプタ・アドレス・レジスタ（CDA）に、送信する先頭のバッファに
対応するディスクリプタのスタート・アドレスを設定します。
(7)
以上の手続きの後、DMAステータス・レジスタ（DSR）のDEビット＝“1”とすると、DMA
転送が開始されます。
【注】 *1 全 24 ビット中、上位 8 ビットをチェイン・ポインタ・ベース（CPB）に設定するので
上位 8 ビットが同じ 64k バイト以内の領域となります。
*2 ディスクリプタの設定は HALT 状態で行ってもかまいません。
(3)
外部バス・タイミング
メモリ→MSCI チェイン・ブロック転送モードでは、一回のメモリ・リード・サイクルで 1 バイ
トまたは 1 ワードのデータ転送が完了します。メモリ・リード・サイクルのタイミングと注意点は、
メモリ→MSCI 単一ブロック転送モードと同一ですので図 6.5 を参照してください。
メモリ→MSCI チェイン・ブロック転送モードでは、転送開始時およびバッファ切換え時に DMAC
がディスクリプタのリードなどを実行するため、図 6.11 に示すような DMA 開始所要時間を必要と
します。
DMA 転送開始時には図中 20 ステート（CPU モード 0、2、3 の場合）、ないしは 32 ステート（CPU
モード 1 の場合）の動作を転送に先立って実行します。
2
また、バッファ切換え時には、図中（* ）で示した 1 ステート（フレーム途中の場合）、ないし
は 5 ステート（フレーム区切りの場合）の内部サイクルが挿入された後、次ディスクリプタのリー
ド動作に移行します。
6-40
6. DMAC
チェイン・
ポインタ・
*1 リード
*1
1
3
4
5
Ti Ti Ti
2
Ti
T1 T2 T3
6
7
バッファ・
ポインタ・リード
8
9
送信データ長
リード
ステータス・
*1 データ転送 *1
リード
*2
2
*1
10 11 12 13
14 15 16 17 18 19
20
1
3
4
5
T1 T2 T3 T1 T2 T3
T1 T2 T3 T1 T2 T3
Ti T1 T2 T3
Ti Ti Ti
Ti
Ti
CLK
バッファ・スタート・
アドレス
A1 ∼ A 23
不定
CDA の値
CDA の値
+2
CDA の値
+4
CDA の値
+6
CDA の値
+8
A0
送信データ
D 0∼ D 7
送信データ
D 8 ∼ D 15
CDA：カレント・ディスクリプタ・アドレス・レジスタ
【注】*1 ↓の箇所はほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…1ステート、フレーム終了のとき…5ステート
図 6.11（a） メモリ→MSCI チェイン・ブロック転送モード CPU モード 0
（転送開始、バッファ切換え動作時タイミング）
6-41
6. DMAC
チェイン・
ポインタ・リード
*1
*1
1
6
7
8
9
*1
バッファ・ポインタ・リード
2
3
4
5
10 11 12 13 14 15 16 17 18 19
20 21 22
Ti Ti
Ti
Ti
T1 T2 T3 T1 T2 T3 T1 T2 T3 T1 T2 T3 T1 T2 T3
Ti Ti Ti
CLK
不 定
A 0∼ A 23
CDA の値
CDA の値
+1
CDA の値
+2
CDA の値
+3
CDA の値
+4
D 0∼ D 7
（下段へ続く）
*1
送信データ長リード
23 24 25 26 27 28
ステータス・
*1
*1
データ転送
リード
29 30 31 32
1
T1 T2 T3 T1 T2 T3 T1 T2 T3 Ti T1 T2 T3
*1
*2
2
3
4
Ti Ti
Ti
Ti Ti
5
CLK
バッファ・スタート・
アドレス
A 0 ∼ A 23
CDA の値
+6
CDA の値
+7
CDA の値
+8
送信データ
D0 ∼ D 7
CDA：カレント・ディスクリプタ・アドレス・レジスタ
【注】 *1 ↓の箇所は、ほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…1ステート
フレーム終了のとき…5ステート
図 6.11（b） メモリ→MSCI チェイン・ブロック転送モード CPU モード 1
（転送開始、バッファ切換え動作時タイミング）
6-42
6. DMAC
*1
*1
1
2
チェイン・
ポインタ・
リード
3
4
5
Ti Ti Ti
Ti
T1 T2 T3
6
7
バッファ・
ポインタ・リード
8
9
送信データ長
リード
ステータス・
*1
*1
データ転送
リード
10 11 12 13 14 15 16
17 18 19
20
T1 T2 T3 T1 T 2 T3 T1 T2 T3
T1 T2 T3
Ti
1
T1 T2 T3
*1
*2
3
4
5
Ti Ti Ti
2
Ti
Ti
CLK
バッファ・スタート・
アドレス
A1 ∼ A 23
不 定
CDA の値
CDA の値
+2
CDA の値
+4
CDA の値
+6
CDA の値
+8
送信データ
D0 ∼ D 7
送信データ
D8 ∼ D15
R/
CDA：カレント・ディスクリプタ・アドレス・レジスタ
【注】 *1 ↓の箇所は、ほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…1ステート、フレーム終了のとき…5ステート
図 6.11（c） メモリ→MSCI チェイン・ブロック転送モード CPU モード 2、3
（転送開始、バッファ切換え動作時タイミング）
6-43
6. DMAC
6.4.4 MSCI→メモリ チェイン・ブロック転送モード
(1)
動作
MSCI→メモリ チェイン・ブロック転送モード*は、MSCI ビット同期モード時に MSCI 受信部よ
り取り込まれた受信データをシングル・アドレス方式で DMA 転送します。転送要求は MSCI から
の内部信号によります。
【注】 *
チェイン・ブロック転送モードは、MSCI が調歩同期モード、バイト同期モード時には、
使用できません。
MSCI→メモリ方向の転送は、DMAC チャネル 0、2 で行います。
DMA モード・レジスタにより、所定のチェイン・ブロック転送モードの設定を行った後、チェイ
ン・ポインタ・ベース（CPB）、エラー・ディスクリプタ・アドレス・レジスタ（EDA）、カレン
ト・ディスクリプタ・アドレス・レジスタ（CDA）、および受信バッファ長（BFL）に以下の初期
値を設定することで、DMA 転送指定を行います。
CPB：ディスクリプタのアドレス（24 ビット） 中の上位 8 ビットを設定します。この設定値は
動作中は固定されていますので、システム・メモリ上の任意の連続した 64k バイト上に複
数のディスクリプタを設けることができます。
EDA：受信データをライトすべき末尾のバッファの次のバッファを示すディスクリプタのスター
ト・アドレス（下位 16 ビット） を設定します。
CDA：最初にライトするバッファを示すディスクリプタのスタート・アドレス（下位 16 ビット）
を設定します。
BFL：バッファの大きさをバイト数（16 ビット） で指定します。各バッファに共通の設定値とな
ります。
また、各ディスクリプタのチェイン・ポインタ、バッファ・ポインタに初期設定を行います。
図 6.12 に MSCI→メモリ チェイン・ブロック転送モードの動作を示します。
DMA 転送動作が開始されると、まず CPB、CDA により指定するディスクリプタが示すバッファ
に対して MSCI 受信部から受信データの転送が行われます。このとき、ライト中のメモリ・アドレ
ス（24 ビット） はバッファ・アドレス・レジスタ（BAR）に、また当該バッファ内の受信データ
がまだライトされていない残り領域のバイト数はバイト・カウント・レジスタ（BCR）に示されま
す（転送開始時には、BAR には当該ディスクリプタのバッファ・ポインタの値が、また BCR には BFL
の値が DMAC によりライトされます）。
BAR は、1 バイト転送ごとに 1 ずつインクリメントされ、1 ワード転送ごとに 2 ずつインクリメ
ントされます。また BCR は、1 バイト転送ごとに 1 ずつデクリメントされ、1 ワード転送ごとに 2
ずつデクリメントされます。BCR が 0000H となるとデータ転送を終了し、DMAC により受信データ
長がディスクリプタに書込まれ、CDA は次ディスクリプタのスタート・アドレスに更新されます（バ
ッファ切換え）。
バッファ切換え時、BAR には当該ディスクリプタのバッファ・ポインタの値が、BCR には BFL
の値が、それぞれ DMAC によりライトされて更新され、そのディスクリプタの示すバッファのライ
トへと移ります。このように順次ディスクリプタが更新されて、その指し示すバッファ内へデータ
を転送していきます。
6-44
6. DMAC
システム・メモリ
HD64570
CPB（8ビット）
バッファ
ライト・オーバフロー
ディスクリプタ・スタート
・アドレス（下位16ビット）
ライト中のディスクリプタ
のスタート・アドレス
（下位16ビット）
1
現在ライト位置
ライト中のデータの
メモリ・アドレス
フレーム
CDA（16ビット）
ディスクリプタ
フレーム
EDA（16ビット）
（ディスクリプタの
アドレス上位8ビット）
2
BAR（24ビット）
ライト中のバッファ内の
残りデータのバイト数
BCR（16ビット）
受信バッファ長
（バイト数）
BFL（16ビット）
CPB:
EDA:
CDA:
BAR:
BCR:
BFL:
チェイン・ポインタ・ベース
エラー・ディスクリプタ・アドレス・レジスタ
カレント・ディスクリプタ・アドレス・レジスタ
バッファ・アドレス・レジスタ
バイト・カウント・レジスタ
受信バッファ長
図 6.12 MSCI→メモリ
: 空のバッファ
: 受信データ
チェイン・ブロック転送モード
ライト中のバッファにフレームの末尾がある場合には、ただちにバッファ切換えを行いフレーム
末尾のデータを MSCI の受信バッファからメモリに転送した直後の、MSCI フレーム・ステータス・
レジスタ（FST）の値が DMAC により当該ディスクリプタのステータス（ST）に書き込まれます（こ
のとき受信データ長（DL）もディスクリプタに書き込まれます）。単一フレーム転送では、カレン
ト・ディスクリプタ・レジスタ（CDA）の値を更新した後、DMA 転送は終了します。
また、複数フレーム転送ではバッファ切換えを行いカレント・ディスクリプタ・アドレス・レジ
スタ（CDA）、バッファ・アドレス・レジスタ（BAR）、バイト・カウント・レジスタ（BCR）の
値が更新されて、次バッファのライトへと移行します。
フレーム転送終了時、もし許可されていれば DMAC は割込み DMIB を発生します。エラー・ディ
スクリプタ・アドレス・レジスタ（EDA）は、受信データのライトを許さない最初のバッファを示
すディスクリプタのアドレス（下位 16 ビット） を初期設定しておきますが、EDA の内容を書き換
えることにより DMA イネーブル状態でもバッファを解放することができます。このとき EDA には、
すでに受信データの処理を終えたバッファの次のバッファを示すディスクリプタのスタート・アド
レスを設定します。
CDA の値と EDA の値が一致している状態で、転送要求があった場合、DMAC は転送を終了しま
6-45
6. DMAC
す。このとき、もし許可されていれば DMAC は割込み DMIA を発生します。
図 6.13 に、MSCI→メモリ チェイン・ブロック転送モードの動作フローを示します。
また、表 6.7 に MSCI→メモリ チェイン・ブロック転送モードの転送制御レジスタとその機能を
まとめて示します。
始め
CDA = EDA?
Yes
No
チェイン・ポインタ（CP）
（16ビット）を DMAC内
ワーク・レジスタにロード
バッファ・ポインタ（BP）
（24ビット）を BARにロード
BFL（16ビット）を
BCRにロード
1バイト／1ワード・データ転送
BCRデクリメント
BARインクリメント
フレーム終了検出?
Yes
No
No
BCR = “0”?
Yes
受信データ長（DL）
（16ビット）ライト
受信データ長（DL）
Write receive data
（16ビット）ライト
ステータス領域（ST）
（8ビット）に00Hをライト
ステータス領域（ST）
（8ビット）に
FSTの値をライト
次ディスクリプタの
スタート・アドレスを
ワーク・レジスタから
CDAにロード
次ディスクリプタの
スタート・アドレスを
ワーク・レジスタから
CDAにロード
No
CDA
：カレント・ディスクリプタ・
アドレス・レジスタ
EDA
：エラー・ディスクリプタ・
アドレス・レジスタ
BFL
：受信バッファ長
BCR
：バイト・カウント・レジスタ
FST
：フレーム・ステータス・レジスタ
DE ビット：DMAステータス・
レジスタ（DSR）のビット1
転送終了?
Yes
終わり
（DE ビット =“0”）
図 6.13 MSCI→メモリ チェイン・ブロック転送モードの動作フロー
6-46
6. DMAC
表 6.7 MSCI→メモリ チェイン・ブロック転送モード（受信時）の転送制御レジスタ
チェイン・ポ エラー・ディスク カレント・ディスク 受信バッフ バイト・カウン バッファ・アド
レジスタ名 インタ・ベー リプタ・アドレス・ リプタ・アドレス・
ァ長
ト・レジスタ レス・レジスタ
ス（CPB） レジスタ（EDA） レジスタ（CDA）
（BFL）
（BCR）
（BAR）
ビット数
機能説明
当該レジスタ
で起動される
DMAC の動
作
8
16
16
16
16
24
ディスクリプ 受信データをライ 受信を開始する先頭 バッファ長 ライト中のバッ DMAC がバッ
タのスター ト可能なバッファ のバッファに対応す のバイト数 ファの残りのバ ファ上にライト
ト・アドレス のうち、末尾のも るディスクリプタの を設定しま ッファ領域 の しているデータ
バイト数を示し のシステム・メ
（全 24 ビッ のを示すディスク スタート・アドレス す。
ます。MPU か モリ上のアドレ
ト）の上位 8 リプタの次のディ （下位 16 ビット）を
らのライトは禁 スを示します。
ビットを設定 スクリプタのスタ 設定します。バッフ
止します。
ート・アドレス（下 ァ切換え時に、DMAC
します。
MPU からのラ
イトは禁止しま
位 16 ビット）を示 により 設 定値が更
す。
新されます。
します。
−
−
DMAC が受信動作を
開始すると、MSCI
からデータ転送中の
バッファに対応する
ディスクリプタのス
タート・アドレス（下
位 16 ビット）を示し
ます。
−
このレジスタの 転送要求がある
値が 0000H に と、このレジス
なった時点で現 タに設定されて
在書込み中のバ いるアドレスに
ッファへのライ データの書込み
ト を 終 了 し ま を行います。
す。
EDA と CDA の内容が一致している状態
で、さらに転送要求があった時点で、転
送を終了します。また、このとき、もし
許可 されていれば割込みを要求します。
当該レジスタ 〔MPU 管
の更新
理〕
〔MPU 管理〕
MPU で更新 受信前に初期 受信データを書き
すべき DMAC 設定を行いま 込むバッファのう
レジスタ
す。
ち、末尾のバッフ
ァの次のバッファ
を示すディスクリ
プタのスタート・
アドレスを設定 し
ます。バッファを
解放するときに
は、解放するバッ
ファの次のバッフ
ァのディスクリプ
タのスタート・ア
ドレスを設定しま
す。
アクセス中のバッフ 〔MPU 管
ァへのライトが終了 理〕
すると、次のディス
クリプタのスター
ト・アドレスに書き
換えられます。
受信開始時に、最初 初期設定
にライトすべきバッ
ファを示すディスク
リプタのスタート・
アドレスを初期設定
します。
1 バイト／1 ワ 1 バイト／1 ワ
ードをライトす ードをライトす
るごとにデクリ るごとにインク
メントされま リメントされま
す。バッファ切 す。バッファ切
換え時には BFL 換え時には次バ
の設定値に書き ッファのスター
換えられます。 ト・アドレスに
書き換えられま
す。
−
−
6-47
6. DMAC
MSCI→メモリ チェイン・ブロック転送モードでは、単一フレーム転送／複数フレーム転送の選
択ができます。
単一フレーム転送では 1 フレームを転送すると転送終了となり、DMA 初期状態に遷移します。こ
のとき、DMA ステータス・レジスタ（DSR）の DE ビットは自動的に“0”にクリアされます。再
び DE ビットに“1”をライトすると、DMAC は動作を再開します。
複数フレーム転送では、MSCI より要求があれば 1 フレーム転送終了後、次フレームの転送を引
き続き実行します。カレント・ディスクリプタ・アドレス・レジスタ（CDA）とエラー・ディスク
リプタ・アドレス・レジスタ（EDA）が一致した時点でさらに転送要求があった場合に転送は終了
します。
表 6.8、表 6.9 にディスクリプタ数、バッファ数が 4 の場合の MSCI→メモリ チェイン・ブロッ
ク転送モード（複数フレーム転送）の例を示します。
表 6.8 は、通常の動作を示したもので、書込み可能なバッファを最大限にとるために転送開始後
に CDA が更新されてから、EDA に CDA の初期設定値をライトしています。これは、CDA と EDA
が一致した状態での転送ができないためです。この例では、フレーム 2 の転送が終了した時点（動
作(9)後）で、CDA の値と EDA の値が一致していますので、さらに転送要求があった場合にも転送
は行われません。このときもし許可されていれば割込み DMIA を発生します。
また、表 6.9 は、受信中にバッファ内に格納された受信データを他の領域に移し、EDA を書き換
えることによって、そのバッファへの再度の書き込みを可能にする例です。動作(1)∼(7)は、前例と
同様の通常動作です。
複数フレーム転送時には、フレーム転送後も DMAC はイネーブル状態を保持するため、未処理の
割込み DMIB（フレーム終了割込み）が複数発生する場合があります。こうした未処理の割込みの
数は、フレーム終了割込みカウンタ（FCT）に記憶されます。FCT の値が“1111”のとき、さらに
フレーム転送が続けられるとカウンタ・オーバフローとなり、そのフレーム転送終了後に DMAC は
転送終了となります。このとき、FCT の値は“0000”にリセットされ、もし許可されていれば割込
み DMIA を発生します。
詳細は、「6.2.8 DMA モード・レジスタ」、「6.2.9 フレーム終了割込みカウンタ」を参照し
てください。
6-48
6. DMAC
表 6.8 MSCI→メモリ チェイン・ブロック転送モード（複数フレーム転送）
動
作
DMAC 動作
MPU 動作
(1)
−
A2→CDA
A1→EDA
1→DE ビット
A2
A1
1
(2)
データをバッファ
2 にライト
−
A2
A1
1
(3)
A3→CDA
A2→EDA
A3
A2
1
(4)
データをバッファ
3 にライト
−
A3
A2
1
(5)
A0→CDA
−
A0
A2
1
｜
｜
｜
｜
｜
｜
(8)
データをバッファ
1 にライト
−
A1
A2
1
(9)
A2→CDA
−
A2
A2
1
：
An
CDA ：
EDA ：
DE ビット
CDA の内容 EDA の内容 DE ビットの
内容
〔通常の受信動作〕
補 足 説 明
CDA と EDA で受信データを
ライトすべきバッファを指定
します。
ライト可能なバッファを最大
限にとるために、EDA に A2
をライトします。
｜
この状態で、さらにライト要
求を受けると、DMAC は割込
み DMIA を発生します。
各ディスクリプタのスタート・アドレス
カレント・ディスクリプタ・アドレス・レジスタ
エラー・ディスクリプタ・アドレス・レジスタ
：DMA ステータス・レジスタ（DSR）のビット 1
6-49
6. DMAC
動作(1)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
動作(9)後の状態
A0
バッファ0
A1
フレーム2
バッファ1
CDA
A2
バッファ2
EDA
A3
フレーム1
バッファ3
: 受信データ
図 6.14 MSCI→メモリ チェイン・ブロック転送モード（複数フレーム転送）
6-50
6. DMAC
表 6.9 MSCI→メモリ チェイン・ブロック転送モード（複数フレーム転送）
動
作
DMAC 動作
MPU 動作
(1)
−
(2) データをバッファ
1 にライト
(3)
A2→CDA
(4) データをバッファ
2 にライト
(5)
A3→CDA
(6) データをバッファ
3 にライト
(7)
A0→CDA
(8)
−
(9)
−
(10) データをバッファ
0 にライト
：
An
CDA ：
EDA ：
DE ビット
〔受信中にバッファの一部を解放する場合〕
補 足 説 明
DE ビット
の内容
CDA
の内容
EDA
の内容
A1→CDA
A0→EDA
1→DE ビット
A1
A0
1
−
A1
A0
1
A2
A1
1
−
A2
A1
1
−
A3
A1
1
−
A3
A1
1
−
A0
A1
1
A1→EDA
バッファ 1、2 の
データをほかの領
域に転送
A0
A1
1
A3→EDA
A0
A3
1
−
A0
A3
1
CDA で受信データをライト
すべきバッファを指定しま
す。
ライト可能なバッファを最大
限にとるために、EDA に A1
をライトします。
受信データをほかの領域へ移
し、EDA を書き換えることに
よってバッファを解放しま
す。
各ディスクリプタのスタート・アドレス
カレント・ディスクリプタ・アドレス・レジスタ
エラー・ディスクリプタ・アドレス・レジスタ
：DMA ステータス・レジスタ（DSR）のビット 1
6-51
6. DMAC
動作(1)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
動作(10)後の状態
A0
バッファ0
A1
バッファ1
CDA
A2
バッファ2
EDA
A3
バッファ3
: 受信データ
図 6.15 MSCI→メモリ チェイン・ブロック転送モード（複数フレーム転送）
(2)
レジスタ、ディスクリプタ設定法
MSCI→メモリ チェイン・ブロック転送モードでは、DMA 初期状態で次の手続きをします（(1)
∼(7)はどの順序で設定してもかまいません）。
1
2
(1)
MPUよりシステム・メモリ上の任意の領域* （64kバイト以内）にディスクリプタ* を任意
の個数作成します。ディスクリプタ中のチェイン・ポインタ（CP）（16ビット） 、バッフ
ァポインタ（BP）（24ビット）を設定します。
(2)
DMAモード・レジスタ（DMR）のTMODビット＝“1”に設定します。
6-52
6. DMAC
単一フレーム転送時は、DMRのNFビット＝“0”、複数フレーム転送時には、NFビット＝
“1”を設定します。
(4)
チェイン・ポインタ・ベース（CPB）にディスクリプタのアドレスの上位8ビット（全24ビ
ット） を設定します。
(5)
エラー・ディスクリプタ・アドレス・レジスタ（EDA）に、書込み可能なバッファのうち、
末尾のバッファの次のバッファに対応するディスクリプタのスタート・アドレス（下位16
ビット） を設定します。
(6)
カレント・ディスクリプタ・アドレス・レジスタ（CDA）に、受信を開始する先頭のバッ
ファに対応するディスクリプタのスタート・アドレスを設定します。
3
(7)
受信バッファ長（BFL）に受信バッファ長をバイト数で設定します* 。
(8)
以上の手続きの後、DMAステータス・レジスタ（DSR）のDEビット＝“1”とすると、DMA
転送が開始されます。
【注】 *1 全 24 ビット中、上位 8 ビットを CPB に設定するので、上位ビットが同じ 64k バイト以
内の領域となります。
*2 ディスクリプタの設定は、HALT 状態で行ってもかまいません。
*3 全てのバッファのバッファ長は同一になります。
(3)
(3)
外部バス・タイミング
MSCI→メモリ チェイン・ブロック転送モードでは、一回のメモリ・ライト・サイクルで 1 バイ
トまたは 1 ワードのデータ転送が完了します。メモリ・ライト・サイクルのタイミングと注意点は、
MSCI→メモリ単一ブロック転送モードと同一ですので、図 6.6 を参照してください。
MSCI→メモリ チェイン・ブロック転送モードでは、転送開始時およびバッファ切換え時に DMAC
がディスクリプタのリードなどを実行するため、図 6.16 に示すような DMA 開始所要時間を必要と
します。
DMA 転送開始時には、図中 18 ステート（CPU モード 0、2、3 の場合）、ないしは 23 ステート
（CPU モード 1 の場合）の動作を転送に先立って実行します。
3
また、バッファ切換え時には、図中（* ）で示した 8 ステート（CPU モード 0、2、3 の場合）、
ないしは 11 ステート（CPU モード 1 の場合）（受信データ長（DL）、ステータス（ST）のディス
クリプタへの書込み）を実行した後、次ディスクリプタのリード動作を実行します。
6-53
6. DMAC
チェイン・
ポインタ・
*1 リード
*1
1
3
4
5
Ti Ti Ti
2
Ti
T1 T2 T3
6
7
バッファ・
ポインタ・リード
8
9
10 11 12 13
T1 T2 T3 T1 T2 T3
*1
14 15 16 17 18
Ti Ti
Ti
*3
*3
受信データ長 ステータス・
*1
ライト
ライト
*1 データ転送 *1
Ti Ti
1
T1
T 2 T3
2
Ti Ti
3
4
5
6
7
8
T1 T2 T3
T1 T2 T3
CDA の値
+6
CDA の値
+8
CLK
バッファ・スタート・
アドレス
A1 ∼A 23
不 定
CDA の値
CDA の値
+2
CDA の値
+4
A0
D 0 ∼D 7
受信データ
（L）
受信データ長
（L）
D 8 ∼D15
受信データ
（H）
受信データ長
（H）
【注】*1 ↓の箇所は、ほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…00H
フレーム終了のとき…MSCI フレームステータスレジスタ（FST）
の値
*3 フレーム受信終了時にライトします。
CDA：カレント・ディスクリプタ・アドレス・レジスタ
T i ：アイドル・ステート
図 6.16（a） MSCI→メモリ チェイン・ブロック転送モード、CPU モード 0
（転送開始、バッファ切換え動作時タイミング）
6-54
*2
6. DMAC
*1
1
*1
チェイン・
ポインタ・リード
6
7
8
9
バッファ・ポインタ・リード
2
3
4
5
Ti Ti
Ti
Ti
T1 T2 T3 T1 T2 T3 T1 T2 T3 T1 T2 T3 T1 T2 T3
10 11 12 13 14 15 16 17 18 19
*1
20 21 22 23
Ti Ti Ti
Ti
CLK
A 0 ∼A 23
不 定
CDA の値
+2
CDA の値
+1
CDA の値
CDA の値
+3
CDA の値
+4
D 0 ∼D 7
（下段へ続く）
*3
*1 データ転送 *1
受信データ長ライト
1
T1 T2 T3
2
Ti Ti
3
4
5
6
7
8
*3
ステータス・
ライト
9
10 11
T1 T2 T3 T1 T2 T3 T1 T2 T3
CLK
バッファ・スタート・
アドレス
CDA の値
+6
A 0 ∼A 23
D 0 ∼D7
受信データ
CDA の値
+7
受信データ長
（L）
受信データ長
（H）
CDA の値
+8
*2
CDA：カレント・ディスクリプタ・アドレス・レジスタ
T i ：アイドル・ステート
【注】*1 ↓の箇所は、ほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…00H
フレーム終了のとき…MSCI フレーム
ステータスレジスタ（FST） の値
*3 フレーム受信終了時にライトします。
図 6.16（b） MSCI→メモリ チェイン・ブロック転送モード、CPU モード 1
（転送開始、バッファ切換え動作時タイミング）
6-55
6. DMAC
チェイン・
ポインタ・
*1 リード
*1
1
3
4
5
Ti Ti Ti
2
Ti
T1 T2 T3
6
7
バッファ・
ポインタ・リード
8
9
10
*1
*1
11 12 13 14 15 16
T 1 T 2 T 3 T 1 T2 T 3 T i T i
Ti
*1 データ転送 *1
17 18
Ti Ti
*3
*3
受信データ長 ステータス・
*1
ライト
ライト
T1 T2 T3
4
5
2
3
Ti
T1 T2 T3
T1 T2 T3
CDA の値
+6
CDA の値
+6
6
7
8
1
Ti
CLK
バッファ・スタート・
アドレス
A1 ∼A 23
不 定
CDA の値
CDA の値
+2
CDA の値
+4
D 0 ∼D 7
受信データ
（L）
受信データ長
（L）
D 8 ∼D15
受信データ
（H）
受信データ長
（H）
R/
CDA：カレント・ディスクリプタ・アドレス・レジスタ
T i ：アイドル・ステート
【注】*1 ↓の箇所は、ほかのバスマスタのサイクルが入ることがあります。
*2 フレーム途中のとき…00H
フレーム終了のとき…MSCI フレームステータスレジスタ（FST）
の値
*3 フレーム受信終了時にライトします。
図 6.16（c） MSCI→メモリ チェイン・ブロック転送モード、CPU モード 2、3
（転送開始、バッファ切換え動作時タイミング）
6-56
*2
6. DMAC
6.4.5 性能一覧
DMAC の性能一覧を表 6.10（a）、（b）に示します。
1
表 6.10（a）性能一覧* （CPU モード 0、2、3）
動作モード
DMA 転送
ステート数／ワード
DMA 転送開始
所要時間*3
DMAC バッファ
切換え所要時間
−
−
単一ブロック
転送モード
メモリ→MSCI
3
MSCI→メモリ
3
チェイン・
ブロック
転送モード
メモリ→MSCI
（送信）
3
20*
4
21/25 *
MSCI→メモリ
（受信）
3
18*
6
26 *
5
7
2
表 6.10（b）性能一覧* （CPU モード 1）
動作モード
DMA 転送
ステート数／バイト
DMA 転送開始
所要時間*3
DMAC バッファ
切換え所要時間
−
−
単一ブロック
転送モード
メモリ→MSCI
3
MSCI→メモリ
3
チェイン・
ブロック
転送モード
メモリ→MSCI
（送信）
3
32*
MSCI→メモリ
（受信）
3
23*
8
33/37 *
10
34 *
9
11
【注】 *1,2 DMA 転送の単位はステート数／ワード、そのほかの単位はステートです。また、本表の値はウェ
イト・ステート数が 0 ステートの場合です。
*3 DMA 転送開始所要時間とは、DMAC が動作を開始してからデータ転送サイクルに入るまでの、
DMAC が先頭のディスクリプタのリードなどを実行するための時間です。
*4 20 ステート＝5 メモリ・サイクル（15 ステート） ＋5 内部ステート。
*5 21 ステート＝5 メモリ・サイクル（15 ステート） ＋6 内部ステート（フレーム途中の場合）。
25 ステート＝5 メモリ・サイクル（15 ステート） ＋10 内部ステート（フレーム区切りの場合）。
*6 18 ステート＝3 メモリ・サイクル（9 ステート） ＋9 内部ステート。
*7 26 ステート＝5 メモリ・サイクル（15 ステート） ＋11 内部ステート。
*8 32 ステート＝8 メモリ・サイクル（24 ステート） ＋8 内部ステート。
*9 33 ステート＝8 メモリ・サイクル（24 ステート） ＋9 内部ステート（フレーム途中の場合）。
37 ステート＝8 メモリ・サイクル（24 ステート） ＋13 内部ステート（フレーム区切りの場合）。
*10 23 ステート＝5 メモリ・サイクル（15 ステート） ＋8 内部ステート。
*11 34 ステート＝8 メモリ・サイクル（24 ステート） ＋10 内部ステート。
【注】 1 メモリ・サイクル＝3 ステート。内部ステートは SCA 内部の動作のためのステートです。
6-57
6. DMAC
6.5
割込み
DMAC は、MPU に対して DMIA、DMIB の 2 種類の割込みを要求することができます。これらの
割込みは、DMA ステータス・レジスタ（DSR）に要求の有無がセットされ、また DMA 割込み許可
レジスタ（DIR）により、イネーブル／ディスエーブルを指定することができます。
表 6.11 に割込みの種類と要因およびクリア方法を示します。
表 6.11 割込みの種類と要因およびクリア方法
種 類
要 因
要因ステータ イネーブル・ビ
ス・ビット
ット
クリア方法
エラー終了割込み*1 フレーム終了割込みカウンタ
（FCT）オーバフロー（未処
（DMIA）
理の割込みの数が 16 以上にな
ったとき）
COF
COFE
ステータス・ビットに“1”
をライトする
バッファ・アンダーラン／バ
ッファ・オーバラン〔エラー・
ディスクリプタ・アドレス・
レジスタ（EDA）とカレント・
ディスクリプタ・アドレス・
レジスタ（CDA）の値が一致
した状態で、かつ、さらに転
送要求があった場合〕
BOF
BOFE
ステータス・ビットに“1”
をライトする
フレーム転送終了*2（チェイ
ン・ブロック転送モード）
EOM
EOME
(1)
正常終了割込み*1
（DMIB）
(2)
DMA 転送終了
【注】 *1
*2
*3
6.6
EOT
EOTE
ステータス・ビットに
“1”をライトする。*3
フレーム終了割込みカ
ウンタ・クリア・コマ
ンドを発行する。
ステータス・ビット
に“1”をライトする
一度発生した割込みは、DMA 初期状態または HALT 状態でも要求を続けます。
チェイン・ブロック転送モードの複数フレーム転送では、1 フレーム転送終了時の割込
み要求は転送終了を意味しません。
フレーム終了割込みカウンタ（FCT）がイネーブルの場合には、FCT の値が“0000”で
ない間は、EOM ビットは“1”にセットされます。詳細は「6.2.7 DMA ステータス・
レジスタ」、「6.2.9 フレーム終了割込みカウンタ」、「6.2.11 DMA コマンド・レ
ジスタ」を参照してください。
リセット時の動作
リセット時には、DMAC はチャネル 0∼チャネル 3 いずれも次のようになります。
(1)
(2)
(3)
(4)
6-58
DMACは、DMA初期状態になります。
チャネルの優先順位は、チャネル0＞チャネル1＞チャネル2＞チャネル3となります。
アドレス指定に用いる転送制御レジスタとDMAコマンド・レジスタ（DCR）の値は不定と
なります。
DMAステータス・レジスタ（DSR）、DMAモード・レジスタ（DMR）、フレーム終了割込
みカウンタ（FCT）、割込み許可レジスタ（DIR）は初期化されて、以下の状態になります。
− 動作モードは、単一ブロック転送モードとなります。
− 各種割込みのステータス・ビット、イネーブル・ビットはすべて“0”にクリアされます。
− FCT の値は“0”にクリアされ、かつ FCT はディスエーブルとなります。
6. DMAC
6.7
(1)
(2)
使用上の注意
DMACのレジスタの初期設定は、必ずDMA初期状態で行ってください。DMACが動作中に、
ソフトウェアでDMAステータス・レジスタ（DSR）のDEビットに“0”をライトし、DMAC
の動作を中断してレジスタを再設定して新たに動作させる場合、DMAC内部は前の動作途
中の状態を保持しているため、ソフトウェア・アボート・コマンドを発行して初期化する
必要があります。ただし、DMACが転送終了条件の成立により動作を終了した場合には、
再動作のためのソフトウェア・アボート・コマンド発行は必要ありません。
詳細は「6.2.11 DMAコマンド・レジスタ」を参照してください。
SYSTEM STOPモードに入るときは、DMACをディスエーブルにしてください。
6-59
7.
タイマ
7.1
概要
7.1.1
特長と機能
本 LSI は、4 チャネルのタイマ(チャネル 0、1、2、3）を内蔵しており、各チャネルは同一の機能・
仕様をもっています。
本タイマの特長を以下に示します。
• 16 ビットのリロード方式タイマです。
0
• φクロック(内部クロック）を内部で 8 分周した BC(Base Clock） を基準として、BC／2 ∼
7
BC／2 のクロックでカウント・アップ動作を行います。
• カウンタが指定値と一致したとき、割込みを発生できます。
7.1.2
構成と動作概要
タイマは、チャネル 0∼チャネル 3 各々について図 1.4 に示すような構成となっています。本タ
イマでは、指定されたクロックでタイマ・アップ・カウンタ(TCNT）がカウント・アップ動作を行
います。TCNT の値が、タイマ・コンスタント・レジスタ(TCONR）の設定値と一致すると、もし許
1
可されていれば、割込みを発生します* 。
TCNT と TCONR が一致すると TCNT のカウント値はクリアされ、カウンタは再び 0000H からカ
2
ウント・アップ動作を開始します* 。
【注】 *1 タイミングは「7.4 割込み」を参照してください。
*2 タイミングは「7.3.1 タイマ・カウント・アップ・タイミング」を参照してください。
7.2
7.2.1
レジスタ
タイマ・アップ・カウンタ(TCNTH、L）
チャネル 0∼3 は各々このレジスタをもっており、タイマ・エキスパンド・プリスケール・レジスタ
(TEPR）の ECKS2∼0 ビットによって指定されたクロックで、カウント・アップ動作を行います*。
カウンタの値は、カウンタの動作に影響を与えることなく、いつでも MPU からリードできます。
また、カウント動作中でも MPU から任意の値をカウンタにライトできます。カウント・アップの動
作の途中で TCNT の内容を書き換えた場合、TCNT のライト・サイクルの先頭から最初に TCNT の
内容がカウント・アップされるまでの時間 t は、
C≦t≦n×8＋C−1
となります。
TCNT は、カウント値とタイマ・コンスタント・レジスタ(TCONR）の内容が一致した後 0000H
に初期化されます。
7-1
7. タイマ
各モードにおける C の値
CPU モード
【注】 *
C
モード 0
4
モード 1
5
モード 2
6
モード 3
5
クロック選択の方法については、「7.2.4 タイマ・エキスパンド・プリスケール・レジ
スタ」を参照してください。
TCNTH
ビット：
7
6
5
4
3
2
1
0
初期値*：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
215
R/W
214
R/W
213
R/W
212
R/W
211
R/W
210
R/W
29
R/W
28
7
6
5
4
3
2
1
0
TCNTL
ビット：
初期値*：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
27
R/W
26
R/W
25
R/W
24
R/W
23
R/W
22
R/W
21
R/W
20
【注】* SYSTEM STOPモード時の初期値も同じです。
7.2.2
タイマ・コンスタント・レジスタ(TCONRH、L）
チャネル 0∼3 は、各々このレジスタをもっており、時間間隔の設定などに使用します。このレジ
スタの内容は、常にタイマ・アップ・カウンタ(TCNT）の値と比較されています。
TCONR と TCNT の内容が一致すると、タイマ・コントロール／ステータス・レジスタ(TCSR）の
CMF ビットが“1”にセットされ、もし許可されていれば、割込みを発生します。また、TCNT のカ
ウンタ値はクリアされ、カウンタは再び 0000H からカウント・アップ動作を開始します*。これによ
り、ソフトウェアの負担なしに、一定時間ごとの割込みを行うことができます。TCONR は、リセッ
ト時、または SYSTEM STOP モード時には FFFFH に初期化されます。
【注】 *
タイミングは「7.3.2 出力タイミング」を参照してください。
TCONRH
ビット：
初期値*：
R/W：
タイマ・コンスタント：
7
6
5
4
3
2
1
0
1
1
1
1
1
1
1
1
W
215
W
214
W
213
W
212
W
211
W
210
W
29
W
28
7
6
5
4
3
2
1
0
TCONRL
ビット：
初期値*：
1
1
1
1
1
1
1
1
R/W：
タイマ・コンスタント：
W
27
W
26
W
25
W
24
W
23
W
22
W
21
W
20
【注】* TCONRはライト専用レジスタです。リードすると常に0000Hが読めます。
7-2
7. タイマ
タイマ・コントロール／ステータス・レジスタ(TCSR）
7.2.3
チャネル 0∼チャネル 3 は各々このレジスタをもっており、MPU への割込み要求、TCNT カウン
タの制御を行います。
ビット：
7
6
5
4
3
2
1
0
CMF
ECMI
−*
TME
−*
−*
−*
−*
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R/W
−
R/W
−
−
−
−
コンペア・マッチ・フラグ
タイマ・イネーブル
0: TCNT のカウンタ値と
TCONR の内容が不一致
1: TCNT のカウンタ値と
TCONR の内容が一致
0: カウント・アップ動作停止
1: カウント・アップ動作開始
CMF 割込みイネーブル
0: ディスエーブル
1: イネーブル
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7：CMF(コンペア・マッチ・フラグ）
このビットは、タイマ・アップ・カウンタ(TCNT）のカウンタ値とタイマ・コンスタント・レジ
スタ(TCONR）の内容が一致したときに“1”にセットされます。セットされた状態でタイマ・コン
トロール／ステータス・レジスタ(TCSR）のリード後、TCNT のリードにより“0”にクリアされま
す。その際、TCSR のリード命令と TCNT のリード命令の間に別の命令が入っても影響はありませ
ん。
CMF ビットはリセット時、または SYSTEM STOP モード時には“0”にクリアされます。
機 能
CMF
0
TCNT のカウンタ値と TCONR の内容が一致していないことを示します。
1
TCNT のカウンタ値と TCONR の内容が一致したことを示します。
このとき ECMI ビット(ビット 6）が“1”であれば、割込み(T0IRQ、T1IRQ、T2IRQ、T3IRQ）
を発生します。
ビット6：ECMI(CMF割込みイネーブル）
CMF ビットのセットによる割込みのイネーブル／ディスエーブルを指定するビットです。このビ
ットは、リセット時には“0”にクリアされます。
機 能
ECMI
0
CMF ビットによる割込みがディスエーブルとなります。
1
CMF ビットによる割込みがイネーブルとなります。
ビット5：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
7-3
7. タイマ
ビット4：TME(タイマ・イネーブル）
タイマ・アップ・カウンタ(TCNT）の動作の開始／停止を指定するビットです。このビットはリ
セット時、または SYSTEM STOP モード時には“0”にクリアされます。
機 能
TME
0
TCNT は、カウント・アップ動作を停止します。このとき TCNT の内容は保持されます*。
1
TCNT は、カウント・アップ動作を開始します。
【注】 *
再び TME ビットを“1”にセットすると、そのときのカウンタの値からカウント・アップ動作を
再開します。
ビット3∼0：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
7.2.4
タイマ・エキスパンド・プリスケール・レジスタ(TEPR）
チャネル 0∼チャネル 3 は各々このレジスタをもっており、タイマ・アップ・カウンタ(TCNT）
のカウントのエキスパンド・クロック入力選択を行います。
ビット：
7
6
5
4
3
2
1
0
−*1
−*1
−*1
−*1
−*1
ECKS2
ECKS1
ECKS0
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
R/W
R/W
R/W
エキスパンド・クロック入力選択
BC*2
BC*2/2
BC*2/4
BC*2/8
BC*2/16
BC*2/32
BC*2/64
BC*2/128
000:
001:
010:
011:
100:
101:
110:
111:
【注】 *1 リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
*2 BC（Base Clock）とは、φクロック（内部クロック）を内部で8分周したクロックです。
ビット7∼3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
7-4
7. タイマ
ビット2∼0：ECKS2∼0(エキスパンド・クロック入力選択）
タイマ・アップ・カウンタ(TCNT）の動作クロックを下表のように設定します。
ECKS2∼0 ビットは、リセット時には“0”にクリアされます。
ECKS2
ECKS1
ECKS0
機 能
0
0
0
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC となります。
1
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／2 とな
ります。
0
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／4 とな
ります。
1
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／8 とな
ります。
0
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／16 と
なります。
1
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／32 と
なります。
0
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／64 と
なります。
1
タイマ・アップ・カウンタ(TCNT）の動作クロック速度は、BC の 1／ 128
となります。
1
1
0
1
7-5
7. タイマ
動作タイミング
7.3
タイマ・カウント・アップ・タイミング
7.3.1
(1)
カウンタ動作速度が BC のとき
カウンタ動作速度が BC のときのタイミングを図 7.1 に示します。
タイマ・アップ・カウンタ（TCNT）およびタイマ・コンスタント・レジスタ(TCONR）に値を設
定した後、タイマ・コントロール／ステータス・レジスタ（TCSR）の TME ビットに、“1”をライ
トすることにより、カウント・アップ動作を開始します。
TCNT のカウント値が TCONR の内容に一致すると、TCSR の CMF ビットは“1”にセットされ、
このときもし許可されていれば、割込み（T0IRQ、T1IRQ、T2IRQ、T3IRQ）を発生します。 CMF
ビットは、TCSR リードに続き TCNT リードを行うことで“0”にクリアできます*。
また、カウント値が一致すると、TCNT は 0000H に初期化されて、カウント・アップ動作を再開
します。カウント・アップ動作中でも TCNT はライトすることができます。このときには、新たに
ライトした値からカウント・アップが行われます。
カウント・アップ動作中に TME ビットに“0”をライトすると、TCNT はカウント・アップ動作
を停止します。このとき TCNT の内容は保持され、再び TME ビットに“1”をライトすることによ
り、保持された値からカウント・アップ動作を再開します。
【注】 *
TCSR リードと TCNT リードの間に他の命令が入っても、CMF ビットはクリアされま
す。
TCNT ライト(0004H)
TCNTライト (0001H)
1
8φ* 8φ
リセット
タイマ・アップ・
カウンタ(TCNT)
0000H
0001H
8φ
8φ
8φ
8φ
0001H0002H0003H0004H0000H0001H
3
8, 16φ* 8φ
*2
8φ
*1
8φ 8φ
8φ
8φ
0004H0000H0001H0002H 0003H 0003H0004H0000H
TCONRライト (0004H)
タイマ・コンスタント・
レジスタ(TCONR)
FFFFH
0004H
TME
TMEに"1"をライト
TMEに"0"をライト
TMEに"1"をライト
CMF
TCSRリード
TCNTリード
各CPUモードにおけるCの値
φ：内部クロック
【注】 *1
*2
*3
TME"1"のライト・サイクルから、最初のカウント・パルスの出るまでの時間tは、t＝n×8/2＋4で
求められます。ただし、nはBCを基準とした分周比です（例：ECKS2∼0＝"000"のとき、
n＝1となり、t＝1×8/2＋4(＝8)となります）。
カウント・アップの動作の途中でTCNTの内容を書き換えた場合、TCNTのライト・サイクルの
先頭から最初にTCNTの内容がカウント・アップされるまでの時間tは、C≦t≦n×8＋C−1となり
ます。
注2のtが8φを超える場合、16φとなります。
図 7.1 タイマ・カウント・アップ・タイミング(1）
(2)
カウンタ動作速度が BC の 1/4 のとき
カウンタ動作速度が BC の 1/4 のときのタイミングを図 7.2 に示します。
7-6
CPU モード
C
モード0
4
モード1
5
モード2
6
モード3
5
【注】
*
FFFFH
0005H
32φ
32φ
32φ
32φ
32φ
32φ
32φ
TCNTリード
TCSRリード
TMEに"1"をライト
TMEに"0"をライト
TMEに"1"をライト
0000H 0001H 0002H 0003H 0004H 0005H 0000H 0001H 0002H
TCONRライト (0005H)
0000H
20φ* 32φ
0003H
32φ
32φ
0003H 0004H 0005H
20φ*
TME"1"のライト・サイクルから、最初のカウント・パルスの出るまでの時間tは、t＝n×8/2＋4で求められます。
ただし、nはBCを基準とした分周比です（例：ECKS2∼0＝"010"のとき、n＝4となり、t＝4×8/2＋4(＝20)となります）。
φ：内部クロック
CMF
TME
タイマ・コンスタント・
レジスタ(TCONR)
タイマ・アップ・
カウンタ(TCNT)
リセット
7. タイマ
図 7.2 タイマ・カウント・アップ・タイミング(2）
7-7
7. タイマ
7.3.2
出力タイミング
タイマの出力が変化するタイミングを図 7.3 に示します。
タイマ・アップ・カウンタ（TCNT）のカウント値と、タイマ・コンスタント・レジスタ（TCONR）
の内容が一致して、TCNT が 0000H に初期化された 1CLK クロック後にタイマ・コントロール／ステ
ータス・レジスタ（TCSR）の CMF ビットが”1”にセットされます。
TCNT
TCNT＝TCONR – 1
TCNT＝TCONR
TCNT＝0000H
1φ
φ
CMF
CMFビット・セット(TCNT＝0000H)
φ：内部クロック
図 7.3 タイマ出力タイミング
7-8
7. タイマ
割込み
7.4
タイマ・アップ・カウンタ(TCNT）のカウンタ値とタイマ・コンスタント・レジスタ(TCONR）
の設定値が一致したとき、タイマ・コントロール／ステータス・レジスタ(TCSR）の CMF ビットが
“1”にセットされます。もし許可されていれば*、このとき割込みを発生します。割込みのタイミ
ングを図 7.4 に示します。
【注】 *
CMF ビットによる割込みイネーブル／ディスエーブルは、TCSR の ECMI ビットで指
定します。
φ
タイマ・アップ・
カウンタ (TCNT)
TCNT＝TCONR
TCNT＝0000H
TCNT＝0001H
CMF
T0IRQ, T1IRQ,
T2IRQ, T3IRQ
1クロック
割込み処理後、TCSRリード
TCNTリード
φ： 内部クロック
TCNT： タイマ・アップ・カウンタ
TCONR： タイマ・コンスタント・レジスタ
TCSR： タイマ・コントロール/ステータス・レジスタ
CMF： TCSRのビット7
T0IRQ∼T3IRQ： タイマ割込み要求
図 7.4 割込みタイミング(カウンタ動作が BC のとき）
7-9
7. タイマ
7.5
SYSTEM STOP モード時の動作
SYSTEM STOP モード時には次のように動作します。
• タイマ・コントロール／ステータス・レジスタ(TCSR）の TME ビットは“0”にクリアさ
れます。
• TCSR の CMF ビットは“0”にクリアされます。
• タイマ・アップ・カウンタ(TCNT）はカウント・アップ動作を停止し、レジスタの内容は 0000H
に初期化されます。
• T0IRQ、T1IRQ、T2IRQ、T3IRQ は割込み要求しない状態になります。
【注】 SYSTEM STOP モードの解除は、RESET モードに入れることにより行うため、このとき、
レジスタ TEPR の内容はクリアされます。
7.6
リセット時の動作
リセット時には次のように動作します。
• タイマ・コントロール／ステータス・レジスタ(TCSR）、およびタイマ・エキスパンド・プ
リスケール・レジスタ(TEPR）の各ビットは“0”にクリアされます。
• タイマ・アップ・カウンタ(TCNT）はカウント・アップ動作を停止し、レジスタの内容は 0000H
に初期化されます。
• タイマ・コンスタント・レジスタ(TCONR）は FFFFH に初期化されます。
• T0IRQ、T1IRQ、T2IRQ、T3IRQ は割込み要求しない状態に初期化されます。
7.7
使用上の注意
タイマの使用に際しては、以下の事項に注意してください。
• タイマの動作クロックの変更は、かならずタイマ・コントロール／ステータス・レジスタ
(TCSR）TME ビットを“0”にクリアしてから行ってください。
• タイマ・コントロール／ステータス・レジスタ(TCSR）、およびタイマ・エキスパンド・プ
リスケール・レジスタ(TEPR）の未使用ビットは、リードすると“0”が読み出されます。
7-10
8.
ウェイト・コントローラ
8.1
概要
8.1.1
特長と機能
本 LSI は、ウェイト・コントローラを内蔵しています。ウェイト・コントローラは、DMA バス・
サイクル*にウェイト・ステートを挿入してバス・サイクルを引き延ばす機能をはたします。この機
能により、アクセス・タイムを引き延ばすことで、低速のメモリとのインタフェースをとることが
できます。
本ウェイト・コントローラの特長を以下に示します。
• ウェイト・ステートの挿入は WAIT 端子入力によるハードウェア制御、およびレジスタ指
定によるソフトウェア制御がともに可能です。
• メモリ空間を 3 分割して、分割された各エリアへのアクセス時、メモリ・サイクルへのウ
ェイト・ステート挿入（0∼7 ステート）を各エリア独立にレジスタ指定できます。
【注】 *
DMA バス・サイクル以外では、本ウェイト・コントローラは動作しません。
8.1.2
構成と動作概要
図 1.5 にウェイト・コントローラのブロック図を示します。ウェイト・コントローラは、ウェイ
ト・コントロール・ユニット、ウェイト・コントロール・レジスタ L、M、H（WCRL、M、H）、
および物理アドレス境界レジスタ 0、1（PABR0、1）から構成されます。
WAIT 端子によるウェイト・サイクルの挿入は、WAIT 端子を High レベル（アクティブ）にする
ことにより行います。
レジスタ指定によるウェイト・サイクルの挿入は、ウェイト・コントロール・レジスタ L、M、H
（WCRL、M、H）にウェイト数を設定することにより行います。
ウェイト・ステートは、各 DMA バス・サイクルの T2 ステートと T3 ステートの間に挿入されます。
また、物理アドレス境界レジスタ 0、1（PABR0、1）に境界となるアドレスを設定することによ
りメモリ空間を 3 分割できます。分割された各エリアへのアクセス時、そのメモリ・サイクルに挿
入するウェイト・ステート数は独立に指定できます。
8-1
8. ウェイト・コントローラ
8.2
8.2.1
レジスタ
物理アドレス境界レジスタ 0、1（PABR0、1）
物理アドレス境界レジスタ 0、1 は、3 分割するメモリ空間の境界を設定するレジスタです。
(1)
物理アドレス境界レジスタ 0（PABR0）
物理アドレス下位エリア（PAL エリア）と物理アドレス中位エリア（PAM エリア）の境界アドレ
スの上位 8 ビットを指定するレジスタです。このレジスタの設定値は物理アドレス中位エリア（PAM
エリア）の最下位アドレスになります。
ビット：
初期値：
R/W：
7
6
5
4
3
2
1
0
PB07
PB06
PB05
PB04
PB03
PB02
PB01
PB00
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PALエリア、PAMエリア境界アドレス（上位8ビット）
境界アドレスは、上位 8 ビット（A23∼A16）のみがこのレジスタで指定可能であり、残りの下位 16
ビット（A15∼A0）については 0000H に固定されています。したがって境界アドレスは 64k バイト単
位に設定することができます。
また、設定値が 00H の場合、境界は物理アドレス空間の最上位に設定されます。
(2)
物理アドレス境界レジスタ 1（PABR1）
物理アドレス中位エリア（PAM エリア）と物理アドレス上位エリア（PAH エリア）の境界アド
レスの上位 8 ビットを指定するレジスタです。このレジスタの設定値は物理アドレス上位エリア
（PAH エリア）の最下位アドレスになります。
ビット：
初期値：
R/W：
7
6
5
4
3
2
1
0
PB17
PB16
PB15
PB14
PB13
PB12
PB11
PB10
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PAMエリア、PAHエリア境界アドレス(上位8ビット）
境界アドレスは、上位 8 ビット（A23∼A16）のみがこのレジスタで指定可能であり、残りの下位 16
ビット（A15∼A0）については 0000H に固定されています。したがって境界アドレスは 64k バイト単
位に設定することができます。
また、設定値が 00H の場合、境界は物理アドレス空間の最上位に設定されます。
(3)
設定例
物理アドレス空間は、図 8.1 に示すように、物理アドレス下位エリア（PAL エリア：Physical Address
Low Area）と、物理アドレス中位エリア（PAM エリア：Physical Address Middle Area）と、物理アド
レス上位エリア（PAH エリア：Physical Address High Area）に 3 分割されます。これらのエリアの境
界は、物理アドレス境界レジスタ 0、1（PABR0、1）により指定し、64k バイトごとに設定できます。
8-2
8. ウェイト・コントローラ
FFFFFFH
PAHエリア
物理アドレス境界レジスタ1
設定値：40H
400000H
3FFFFFH
PAMエリア
物理アドレス境界レジスタ0
設定値：01H
010000H
00FFFFH
PALエリア
000000H
物理アドレス空間
図 8.1 物理アドレス境界レジスタによるメモリ空間の分割設定例
物理アドレス境界レジスタ 0（PABR0）には、物理アドレス下位エリアと物理アドレス中位エリ
アの境界を示す物理アドレス中位エリア（PAM エリア）の最下位アドレスの上位 8 ビット（A23∼A16）
を設定し、物理アドレス境界レジスタ 1（PABR1）には、物理アドレス中位エリアと物理アドレス
上位エリアの境界を示す物理アドレス上位エリア（PAH エリア）の最下位アドレスの上位 8 ビット
を設定します。
たとえば、物理アドレス境界レジスタ 0（PABR0）に 01H、物理アドレス境界レジスタ 1（PABR1）
に 40H を設定した場合、各エリアの境界はそれぞれ以下のように設定されます。
上限アドレス
下限アドレス
物理アドレス上位エリア
FFFFFFH
400000H
物理アドレス中位エリア
3FFFFFH
010000H
物理アドレス下位エリア
00FFFFH
000000H
また、物理アドレス境界レジスタ 0、1（PABR0、1）に 00H を設定した場合、境界は物理アドレ
ス空間の最上位に設定されます。たとえば、上記の例で、物理アドレス境界レジスタ 1（PABR1）
に 00H を設定した場合、各エリアの境界は、それぞれ以下のように設定されます。
上限アドレス
下限アドレス
物理アドレス上位エリア
−
−
物理アドレス中位エリア
FFFFFFH
010000H
物理アドレス下位エリア
00FFFFH
000000H
【注】 物理アドレス中位エリアの上限が、FFFFFFH となるため、物理アドレス空間は、物理アド
レス下位エリアと物理アドレス中位エリアのみとなります。
次に、物理アドレス空間を分割しない場合、物理アドレス下位エリアと物理アドレス中位エリア
で 2 分割する場合、物理アドレス下位エリアと物理アドレス上位で 2 分割する場合および 3 分割す
る場合の設定例を図 8.2 に示します。
8-3
8. ウェイト・コントローラ
*
物理アドレス境界レジスタ1(PABR1)
設定値：00H
FFFFFFH
物理アドレス境界レジスタ0(PABR0)
設定値：00H
PALエリア
000000H
物理アドレス空間
【注】 *
リセット時は、この状態になります。
図 8.2（a） 物理アドレス空間を分割しない場合の設定例
物理アドレス境界レジスタ1 (PABR1)
設定値：00H
FFFFFFH
PAMエリア
物理アドレス境界レジスタ0 (PABR0)
PALエリア
000000H
物理アドレス空間
図 8.2（b） 物理アドレス空間を物理アドレス下位エリアと物理アドレス中位エリアで
2 分割する場合の設定例
FFFFFFH
物理アドレス境界レジスタ1 (PABR1)
PAHエリア
PALエリア
物理アドレス境界レジスタ0 (PABR0)
000000H
物理アドレス空間
図 8.2（c） 物理アドレス空間を物理アドレス下位エリアと物理アドレス上位エリアで
2 分割する場合の設定例
8-4
8. ウェイト・コントローラ
FFFFFFH
PAHエリア
物理アドレス境界レジスタ1 (PABR1)
PAMエリア
物理アドレス境界レジスタ0 (PABR0)
PALエリア
000000H
物理アドレス空間
図 8.2（d） 物理アドレス空間を 3 分割する場合の設定例
(4)
使用上の注意
図 8.3 に示すような境界の設定を行った場合には、正常動作は保証されません。すなわち、物理
アドレス境界レジスタ 1 による境界よりも、物理アドレス境界レジスタ 0 による境界の方をアドレ
ス空間の上位にする設定は行わないでください（物理アドレス境界レジスタ 0（PABR0）に 00H を
設定し、物理アドレス境界レジスタ 1（PABR1）に 00H 以外の値を設定すると実効的に図 8.3 の例
に該当し、正常動作は保証されません）。
FFFFFFH
物理アドレス境界レジスタ0 (PABR0)
物理アドレス境界レジスタ1 (PABR1)
000000H
物理アドレス空間
図 8.3 正しくない設定例
8.2.2
ウェイト・コントロール・レジスタ L、M、H（WCRL、M、H）
ウェイト・コントロール・レジスタ L、M、H（WCRL、M、H）の 3 本のレジスタは、物理アド
レス境界レジスタ（PABR）で 3 分割されたメモリ空間（PAH エリア、PAM エリア、PAL エリア）
のそれぞれに対するウェイト・ステート数を設定するレジスタです。
(1)
ウェイト・コントロール・レジスタ L（WCRL）
ウェイト・コントロール・レジスタ L は、物理アドレス下位エリアをアクセスしたとき、メモリ・
サイクルに挿入されるウェイト・ステート数を指定します。
8-5
8. ウェイト・コントローラ
ビット：
7
6
5
4
3
2
1
0
−*
−*
−*
−*
−*
PALW2
PALW1
PALW0
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PALエリア・ウェイト
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0” をライトしてください。
ビット2∼0：PALW2∼0（PALエリア・ウェイト）
設定値とウェイト・ステート数は次のようになります。
PALW2
PALW1
PALW0
ウェイト・ステート数
0
0
0
0
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6
1*
1*
7*
1*
【注】 *
(2)
リセット時初期値です。
ウェイト・コントロール・レジスタ M（WCRM）
ウェイト・コントロール・レジスタ M は、物理アドレス中位エリアをアクセスしたとき、メモリ・
サイクルに挿入されるウェイト・ステート数を指定します。
ビット：
7
6
5
4
3
2
1
0
−*
−*
−*
−*
−*
PAMW2
PAMW1
PAMW0
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PAMエリア・ウェイト
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
8-6
8. ウェイト・コントローラ
ビット2∼0：PAMW2∼0（PAMエリア・ウェイト）
設定値とウェイト・ステート数は次のようになります。
PAMW2
PAMW1
PAMW0
ウェイト・ステート数
0
0
0
0
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6
1*
1*
1*
7*
【注】 *
リセット時初期値です。
ウェイト・コントロール・レジスタ H（WCRH）
(3)
ウェイト・コントロール・レジスタ H は、物理アドレス上位エリアをアクセスしたとき、メモリ・
サイクルに挿入されるウェイト・ステート数を指定します。
ビット：
7
6
5
4
3
2
1
0
PAHW0
−*
−*
−*
−*
−*
PAHW2
PAHW1
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PAHエリア・ウェイト
【注】* リザーブ・ビットです。リードすると常に"0"が読めます。ライト時には"0"をライトしてください。
ビット7∼3：リザーブ・ビット
リードすると常に“0”が読めます。ライト時には“0”をライトしてください。
ビット2∼0：PAHW2∼0（PAHエリア・ウェイト）
設定値とウェイト・ステート数は次のようになります。
PAHW2
PAHW1
PAHW0
ウェイト・ステート数
0
0
0
0
0
0
1
1
0
1
0
2
0
1
1
3
1
0
0
4
1
0
1
5
1
1
0
6
1*
1*
1*
7*
【注】 *
リセット時初期値です。
8-7
8. ウェイト・コントローラ
8.3
8.3.1
動作
端子制御によるウェイト・ステートの挿入
ウェイト・ステートは、DMA バス・サイクル T1∼T3 のうちの T2 ステートと T3 ステートの間に挿
入されます。
WAIT 端子によるウェイト・ステートの挿入では、WAIT 端子を High レベルにすると、High レベ
ルに保持される期間、T2 ステートと T3 ステートの間にウェイト・ステート（Tw）が挿入されます。
WAIT 端子を Low レベルに戻すと T3 ステートに復帰します。
図 8.4 に、WAIT 端子によるウェイト・ステートの挿入タイミングを示します。
WAIT 端子の状態は、T2 ステートまたは Tw ステートにおけるシステム・クロック（CLK）の立
1
2
ち下がり* でサンプリングされます* 。Tw ステートにおけるシステム・クロック（CLK）の立ち下
1
がり* 時に WAIT 端子が High レベルであれば、続けて Tw ステートが挿入されます。
4
また、挿入できるウェイト・ステート数の制限はありません* 。
【注】 *1 CPU モード 1、2、3 の場合。CPU モード 0 の場合は、立ち上がりになります。
*2 WAIT 信号を High レベルにする場合は、システム・クロック（CLK）の立ち上がりエッ
3
1
ジ* で同期をとるなどして、必ずシステム・クロック（CLK）の立ち下がり* に対する
セット・アップ・タイム、およびホールド・タイムを満足するようにしてください。こ
れを満足していない場合は、動作は保証できません。
*3 CPU モード 1、2、3 の場合。CPU モード 0 の場合は立ち下がりになります。
*4 WAIT 端子による挿入数より、レジスタによる挿入数が大きい場合は、レジスタによる
挿入数だけ Tw ステートが挿入されます。
T1
T2
TW
TW
T3
T1
システム・クロック(CLK)
(CPUモード1、2、3)
システム・クロック(CLK)
(CPUモード0)
サンプリング
サンプリング
サンプリング
WAIT
図 8.4 WAIT 端子によるウェイト・ステート挿入タイミング
8-8
8. ウェイト・コントローラ
8.3.2
レジスタ制御によるウェイト・ステートの挿入
ウェイト・コントローラ・レジスタ（WCR）の下位 3 ビットにウェイト・サイクル数を設定する
ことによって、外付けの回路を設けることなく、DMA バス・サイクル中にウェイト・ステートを挿
入することができます。バス・サイクルに挿入されるウェイト・ステート数はプログラマブルに指
定でき、各種のメモリに応じたウェイト・ステート数を指定することができます。図 1.28 は 3 種類
のメモリとインタフェースを考慮した場合の例です。この例に示すようにメモリ空間を 3 分割し、
1
それぞれのメモリ空間に対して独立にウェイト・ステート数を指定することができます* 。メモリ
2
空間を 3 分割するための物理アドレスの指定は、物理アドレス境界レジスタ 0、1（PABR0、1）*
に設定します。また、分割された各メモリ空間に対するウェイト・ステート数の設定は、ウェイト・
3
コントロール・レジスタ L、M、H（WCRL、M、H）* の 3 本のレジスタで行います。
【注】 *1 レジスタによるウェイト・ステート数より WAIT 端子による挿入数が大きい場合は、後
者により挿入数が決まります。
*2 詳細は、「8.2.1 物理アドレス境界レジスタ 0、1」を参照してください。
*3 詳細は、「8.2.2 ウェイト・コントロール・レジスタ L、M、H」を参照してください。
8.4
SYSTEM STOP モード時の動作
SYSTEM STOP モード時は、ウェイト・コントローラは動作を停止します。
8.5
リセット時の動作
リセット期間中は、ウェイト・コントローラは停止します。また、リセット後の各レジスタの値
は次のようになります。
• ウェイト・コントロール・レジスタ L、M、H（WCRL、M、H）は、挿入されるウェイト・
ステート数が最大となるように初期化されます。
• 物理アドレス境界レジスタ 0、1（PABR0、1）は、ともに 00H に初期化され、物理アドレ
ス空間は PAL エリアのみとなります。このため、DMA サイクルには、ウェイト・コント
ロール・レジスタ L に設定されたウェイト・ステート数が挿入されます。
8.6
使用上の注意
レジスタ制御によるウェイト・ステート挿入と WAIT 端子によるウェイト・ステート挿入が同時
に発生した場合、プログラマブル・ウェイトの設定数だけ挿入され、さらにプログラマブル・ウェ
イトで設定したステート数を超えて WAIT 端子による要求があれば、要求に応じてウェイト・ステ
ートが追加されます。
8-9
9.
9.1
使用例
使用例
9.1.1 MPU、DMAC によるシリアル・データ転送方式
(1)
送信データ転送方式
• ポーリング
ステータス・レジスタ0(ST0)のTXRDYビットをチェックすることにより、データを送信バ
ッファにライトするタイミングを知る方法です。この方法ではTXRDY割込みはディスエー
ブルにしておきます。
• 割込み
TXRDY割込みを発生することにより、データを送信バッファにライトするタイミングを知
らせる方法です。TXレディ・コントロール・レジスタ0、1(TRC0、1)により指定されるTX
レディ状態で、割込み許可レジスタ0(IE0)のTXRDYEビットが“1”にセットされていると
き、割込みを発生します。この方法では内蔵DMACが転送要求を受け付けないようにして
おく必要があります。
• DMA 転送
TXRDYビットが“1”にセットされると、内蔵DMACに対してDMA転送要求が発生します。
この内部信号によりDMACが送信バッファへのデータ書込みを制御します。このとき、TX
レディ・コントロール・レジスタ0(TRC0)により指定されるTXレディ・アクティブ条件はア
ンダ・ランが生じない十分大きな値に設定しておく必要があります。また、TXRDY割込み
はディスエーブルにしておきます。
(2)
受信データ転送方式
• ポーリング
ステータス・レジスタ0(ST0)のRXRDYビットをチェックすることにより、データを受信バ
ッファよりリードするタイミングを知る方法です。このとき、RXRDY割込みはディスエー
ブルにしておきます。
• 割込み
RXRDY割込みを発生することにより、データを受信バッファよりリードするタイミングを
知らせる方法です。RXレディ・コントロール・レジスタによってRXレディ・アクティブ条
件を設定できます。割込み許可レジスタ0(IE0)のRXRDYEビットを“1”にセットして割込
みをイネーブルにします。このとき内蔵DMACが転送要求を受け付けないようにしておく
必要があります。
• DMA 転送
RXRDYビットが“1”にセットされると、内蔵DMACに対してDMA転送要求が発生します。
この内部信号によりDMACが受信バッファからのデータ読み出しを制御します。RXRDY割
込みはディスエーブルにしておきます。
9-1
9. 使用例
9.1.2
プログラム I／O での送信動作例(バイシンク・モード)
初期設定
(1)
CMD ← 21H …………
[1] チャネル・リセット
MD0 ← 44H …………
[1] バイシンク・モードの設定
[2] オート・イネーブル不可
[3] CRC−16、初期値オール“0”設定
MD2 ← 00H …………
[1] NRZ 符号設定
[2] 全二重モード設定
CTL ← 11H …………
[1] アイドル・パターン送出指定
[2] RTS 端子 High レベル出力指定
TRC0← 00H …………
[1] TX バッファが空のとき TXRDY＝“1”
TRC1← 00H …………
[1] TX バッファに 1 バイト以上データがあるとき TXRDY＝“0”
TXS ← 00H …………
[1]
IE0 ← 82H …………
[1] TXINT 割込みイネーブル
送信クロック・ソースとして TXC 端子入力指定
[2] TXRDY 割込みイネーブル
IE1 ← 80H …………
[1] アンダラン割込みイネーブル
SA0 ← 16H …………
[1] SYN キャラクタ設定
SA1 ← 16H …………
[1] SYN キャラクタ設定
IDL ← XXH …………
[1] 先行パッドまたは SYN キャラクタ設定
CMD ← 02H …………
[1] TX イネーブル
TRB ← 送信データ
先行パッド送出後に、SYN キャラクタを送出する。SYN キャラクタ送出後、
送信データの送出に移る。
CMD
MD0
MD2
TRC0
TRC1
CTL
TXS
IE0
IE1
SA0
SA1
IDL
9-2
：コマンド・レジスタ
：モード・レジスタ 0
：モード・レジスタ 2
：TX レディ・コントロール・レジスタ 0
：TX レディ・コントロール・レジスタ 1
：コントロール・レジスタ
：TX クロック・ソース・レジスタ
：割込み許可レジスタ 0
：割込み許可レジスタ 1
：同期／アドレス・レジスタ 0
：同期／アドレス・レジスタ 1
：アイドル・パターン・レジスタ
9. 使用例
(2)
(a)
送信処理ルーチン
TXRDY 割込み処理ルーチン(HD64180 による例)
START
メモリのデータをACC
にロード
ACCのデータは
ETXまたはETBと
等しいか?
NO
YES
ACCのデータはETXか?
EOMを発行
(CMD←00000110)
NO
EOMを発行
(CMD←00000110)
ACCのデータをTRBに
書き込み送出
YES
ACCのデータ(ETX)を
TRBに書き込み送出
TXディスエーブル発行
(CMD←00000011)
EI命令を発行
RETURN
ACC ： アキュムレータ
CMD ： コマンド・レジスタ
TRB ： TX/RXバッファ・レジスタ
EOM ： End of Messageコマンド
ETX ： 制御キャラクタ（テキスト終了）
ETB ： 制御キャラクタ（ブロック終了）
9-3
9. 使用例
(b)
TXINT 割込み処理ルーチン(HD64180 による例)
START
ST1の読出し
(ACC←ST1)
割込み要因となった
ビットのクリア
(ST1←ACC)
割込み要因解析
割込み処理
EI命令発行
ACC： アキュムレータ
ST1 ： ステータス・レジスタ1
RETURN
9.1.3
(1)
プログラム I／O での受信動作例(バイシンク・モード)
初期設定
CMD ← 21H …………
[1] チャネル・リセット
MD0 ← 44H …………
[1] バイシンク・モードの設定
[2] オート・イネーブル不可
[3] CRC−16、初期値オール“0”設定
MD2 ← 00H …………
[1] NRZ 符号設定
[2] 全二重モード設定
CTL ← 05H …………
[1] SYN キャラクタ・ロード指定
RRC ← 00H …………
[1] 受信バッファが空でないとき RXRDY＝“1”
RXS ← 00H …………
[1] 受信クロック RXC 端子入力指定
IE0 ← 41H …………
[1] RXINT 割込みイネーブル
[2] RXRDY 割込みイネーブル
9-4
IE1 ← 10H …………
[1] SYNCD 割込みイネーブル
IE2 ← 08H …………
[1] オーバラン割込みイネーブル
SA0 ← 16H …………
[1] SYN キャラクタ設定
SA1 ← 16H …………
[1] SYN キャラクタ設定
CMD ← 12H …………
[1] RX イネーブル
9. 使用例
CMD
MD0
MD2
CTL
RRC
RXS
IE0
IE1
IE2
SA0
SA1
：コマンド・レジスタ
：モード・レジスタ 0
：モード・レジスタ 2
：コントロール・レジスタ
：RX レディ・コントロール・レジスタ
：RX クロック・ソース・レジスタ
：割込み許可レジスタ 0
：割込み許可レジスタ 1
：割込み許可レジスタ 2
：同期／アドレス・レジスタ 0
：同期／アドレス・レジスタ 1
9-5
9. 使用例
(2)
(a)
受信処理ルーチン
RXRDY 割込み処理ルーチン(HD64180 による例)
START
TRBの内容を
ACCにロード
CRCコードの
2バイト目を
受信中か?
ACC中のデータを
メモリへ転送
NO
CRCコードを
受信中か?
YES
YES
RX CRC計算強制実行
コマンド発行
(CMD←00011000)
次のデータはCRCコード
2バイト目である
15システム・クロック
時間待つ
NO
ACCの内容（データ）を
Bレジスタにロード
ACCのデータはETXか?
ST2の内容をメモリへ
読み出す
YES
次のデータはCRC
コードである
メッセージ・リジェクト発行
(CMD←00010101)
NO
EI命令発行
RETURN
9-6
ACC ： アキュムレータ
TRB ： TX/RXバッファ・レジスタ
CMD ： コマンド・レジスタ
ST2 ： ステータス・レジスタ2
EOM ： End of Messageコマンド
ETX ： 制御キャラクタ（テキスト終了）
ETB ： 制御キャラクタ（ブロック終了）
9. 使用例
(b)
RXINT 割込み処理ルーチン(HD64180 による例)
START
ST1、ST2の読出し
(ACC←ST1、2)
割込み要因となった
ビットのクリア
(ST2←ACC、ST1←ACC)
割込み要因解析
割込み処理
EI命令発行
ACC： アキュムレータ
ST1 ： ステータス・レジスタ1
ST2 ： ステータス・レジスタ2
RETURN
9.1.4
(1)
DMA チェイン・ブロック転送モードでの送信動作例(ビット同期
HDLC モード)
初期設定
CMD ← 21H …………
[1] チャネル・リセット
MD0 ← 87H …………
[1] ビット同期 HDLC モードの設定
[2] CRC−CCITT、初期値オール“1”設定
MD2 ← 00H …………
[1] NRZ 符号設定
[2] 全二重モード設定
CTL ← 11H …………
[1] アイドル時アイドルパターン送出指定
[2] RTS 端子 High レベル出力指定
TRC0← 1FH …………
[1] 送信バッファが満でないとき TXRDY＝“1”
TRC1← 1FH …………
[1] 送信バッファが満のとき TXRDY＝“0”
TXS ← 00H …………
[1] 送信クロック・ソースとして TXC 端子入力指定
IE0 ← 80H …………
[1] TXINT 割込みイネーブル
IE1 ← 80H …………
[1] アンダラン割込みイネーブル
IDL ← XXH …………
[1] 先行パッドまたはフラグ・パターン設定
(DMAC のレジスタ設定)
CMD ← 02H …………
[1] TX イネーブル
9-7
9. 使用例
TXINT 割込み処理ルーチン(HD64180 による例)
(2)
アンダラン・エラー
START
ST1の読出し
要因解析
割込み処理、ST1リセット
EI命令発行
RETURN
ST1：ステータス・レジスタ1
【注】 このほかに、DMACが1フレーム送信終了ごとに割込みを発生します。
9.1.5
(1)
DMA チェイン・ブロック転送モードでの受信動作例(ビット同期
HDLC モード)
初期設定
CMD ← 21H …………
[1]
チャネル・リセット
MD0 ← 87H …………
[1]
ビット同期 HDLC モードの設定
[2]
CRC−CCITT、初期値オール“1”設定
MD1 ← 40H …………
[1]
シングル・アドレス 1 の設定
MD2 ← 00H …………
[1]
NRZ 符号設定
[2]
全二重モード設定
CTL ← 01H …………
[1]
FCS ロードせずを指定
RRC ← 00H …………
[1]
受信バッファが空でないとき RXRDY＝“1”
RXS ← 00H …………
[1]
受信クロック RXC 入力指定
IE0 ← 40H …………
[1]
RXINT 割込みイネーブル
IE1 ← 03H …………
[1]
アボート検出割込みイネーブル
[2]
アイドル検出割込みイネーブル
[1]
2 次局アドレス
SA0 ← XXH …………
(DMAC のレジスタ設定)
CMD ← 02H …………
9-8
[1]
RX イネーブル
9. 使用例
(2)
RXINT 割込み処理ルーチン(HD64180 による例)
START
アボート、アイドル検出
ST1、ST2の読出し
要因解析
割込み要因となったビットのクリア
割込み処理、EI命令発行
RETURN
ST1：ステータス・レジスタ1
ST2：ステータス・レジスタ2
【注】 このほかに、DMACが1フレーム送信終了ごとに割込みを発生します。
9.2
(1)
応用回路例
システム構成例
図 9.1 に SCA を使用した場合の代表的なシステム構成を示します。
MPU
(8086, HD64180 etc.)
アドレスバス
データバス
コントロールバス
メモリ
HD64570
(SCA)
TXD0
RXD0
TXD1
RXD1
回線
インタ
フェース
0チャネル
1チャネル
図 9.1 SCA を使用したシステム構成例
(2)
バスアービトレーション回路例
SCA の BUSREQ (HDLD)信号は、バス要求を示すのみで、バス獲得を示していません。バス獲得
は BUSY 信号により行いますので BUSREQ と BUSACK の 2 信号でバスアービトレーションを行う
MPU と接続する場合には、図 9.2 に示すように SCA の BUSREQ と BUSY の OR 信号を MPU の
BUSREQ へ入力し、MPU の BUSACK と SCA と BUSREQ の AND 信号を SCA の BUSACK へ入力
することをお勧めします。
なお、図 9.2 は MPU1 個と SCA1 個のみのバスマスタを想定したものであり、他のバスマスタは
想定していません。実際の MPU の接続例については、図 9.3 をご参照ください。
9-9
9. 使用例
MPU
【注】
SCA
、
同士を直接入出力しますと、SCAの
になってから、1CLK後で再度アクティブになった場合、
がインアクティブ
がインアクティブ
されていないためSCAはバス権獲得と判断してDMA転送を開始し、並行してMPUは
をインアクティブにしてバス権獲得と判断して動作を開始します。すなわ
ち、SCAとMPUが同時にバス権を獲得するため、誤動作となります。
図 9.2 BUSREQ 推奨回路
HD64180
SCA
WAIT
*
D Q
D Q
CLK
φ
*
4.7kΩプルアップ
【仕様】
（a）SCAのバス権獲得をHD64180へ確実に伝えるため、SCAの
と
のOR信号をHD64180の
端子へ接続しています。
（b）HD64180のバス権リリースをSCAへ確実に伝えるため、SCAの
同期信号をHD64180の
とのAND信号を、SCAの
端子へ接続しています。
（c）SCAのDMA転送中は、ノーウェイトとしています。
図 9.3 バスアービトレーション回路図例
9-10
10.
電気的特性
10.1
HD64570CP，HD64570F 電気的特性
10.1.1
絶対最大定格
表 10.1 絶対最大定格
項目
記号
定格
単位
電源電圧
VCC
−0.3 ∼＋7.0
V
入力電圧
Vin
−0.3 ∼VCC＋0.3
V
動作温度
Topr
−20∼＋75
℃
保存温度
Tstg
−55∼＋150
℃
【使用上の注意】
上記の最大定格を超えて使用した場合には、その信頼性に悪影響をおよぼすことがあります。
正常な動作のためには、VSS≦Vin≦VCC としてください。
10-1
10. 電気的特性
10.1.2
DC 特性
表 10.2 DC 特性
項 目
（特記なき場合は VCC＝5V±10％, VSS＝0V, Ta＝−20∼＋75℃）
記 号
単位
測定条件
min.
typ.
max.
入力 High レベル電圧
RESET, CLK 端子
VIH1
VCC−0.6
−
VCC+0.3
V
入力 High レベル電圧
RESET, CLK 以外の端子
VIH2
2.0
−
VCC+0.3
V
入力 Low レベル電圧
RESET, CLK 端子
VIL1
−0.3
−
0.6
V
入力 Low レベル電圧
RESET, CLK 以外の端子
VIL2
−0.3
−
0.8
V
出力 High レベル電圧
全出力端子
VOH
V
I OH=−200μA
出力 Low レベル電圧
全出力端子
V
IOL=2.2mA
2.4
−
−
VCC−1.2
−
−
VOL
−
−
0.45
入力リーク電流
IIL
−
−
1.0
μA Vin=0.5∼VCC−0.5
（V）
スリー・ステート・リーク電流
ITL
−
−
1.0
μA Vin=0.5∼VCC−0.5
（V）
消費電流*（通常動作時）
ICC
消費電流（SYSTEM STOP モード時）*
ピン容量
【注】 *
10-2
Cp
IOH=−20μA
−
60
120
mA
−
2
5
mA
f=10MHz
−
−
20
pF
Vin=0V,f=1MHz,
Ta=25℃
VIHmin＝VCC−1.0V、VILmax＝0.8V（全出力端子を無負荷とした場合）
f=10MHz
10. 電気的特性
10.1.3
(1)
AC 特性*
CPU モード 0 スレーブ・モード・バス・タイミング
表 10.3 CPU モード 0 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間 1
tCSH1
20
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
30
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
30
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
30
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
30
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
65
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
図 10.1
【注】 CLK のタイミングは、DMA モードと同一です。表 10.7 を参照してください。
*
AC 特性の測定条件は図 10.25、図 10.26 を参照してください。
10-3
10. 電気的特性
(2)
CPU モード 1 スレーブ・モード・バス・タイミング
表 10.4 CPU モード 1 スレーブ・モード・バス・タイミング
（特記なき場合は V ＝5V±10％、V ＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
CC
項目
SS
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
30
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
30
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
30
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
30
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
−
ns
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
60
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
6
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。表 10.8 を参照してください。
10-4
図 10.2
10. 電気的特性
(3)
CPU モード 2 スレーブ・モード・バス・タイミング
表 10.5 CPU モード 2 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
30
−
−
ns
AS ホールド時間 1
tASH1
0
−
−
ns
AS ホールド時間 2
tASH2
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間 1
tCSH1
0
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
30
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
30
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
30
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
60
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
図 10.3
【注】 CLK のタイミングは、DMA モードと同一です。表 10.9 を参照してください。
10-5
10. 電気的特性
(4)
CPU モード 3 スレーブ・モード・バス・タイミング
表 10.6 CPU モード 3 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、TSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
30
−
−
ns
AS ホールド時間
tASH
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
30
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
30
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
30
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。表 10.9 を参照してください。
10-6
図 10.4
10. 電気的特性
(5)
CPU モード 0 マスタ・モード・バス・タイミング
表 10.7 CPU モード 0 マスタ・モード・バス・タイミング
項目
（特記なき場合 VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCLCL
100
−
2000
ns
クロック High レベル・パルス幅
tCHCL
40
−
−
ns
クロック Low レベル・パルス幅
tCLCH
40
−
−
ns
クロック立ち下がり時間
tCL2CL1
−
−
10
ns
クロック立ち上がり時間
tCH1CH2
−
−
10
ns
アドレス遅延時間
tCLAV
−
−
55
ns
アドレス・セット・アップ時間
tAVAL
20
−
−
ns
AS アクティブ遅延時間
tCHLL
−
−
50
ns
RD アクティブ遅延時間
tCLRL
−
−
50
ns
アドレス・ホールド時間
tLLAX
10
−
−
ns
AS インアクティブ遅延時間
tCLLH
−
−
50
ns
RD インアクティブ遅延時間
tCLRH
−
−
50
ns
データ・リード・セット・アップ時間
tDVCL
25
−
−
ns
データ・リード・ホールド時間
tRDX
0
−
−
ns
WAIT セット・アップ時間
tRYLCL
30
−
−
ns
WAIT インアクティブセットアップ時間
tRYHCH
30
−
−
ns
WAIT ホールド時間
tCHRYX
30
−
−
ns
ライト・データ・フローティング遅延時間
tCHDX
−
−
60
ns
WR アクティブ遅延時間
tCVCTV
−
−
50
ns
ライト・データ遅延時間
tCLDV
−
−
60
ns
ライト・データ・セット・アップ時間
tDVWL
15
−
−
ns
WR インアクティブ遅延時間
tCVCTX
−
−
55
ns
WR パルス幅
tWLWH
110
−
−
ns
ライト・データ・ホールド時間
tWHDX
10
−
−
ns
AS High レベル・パルス幅
tASWH
70
−
−
ns
AS Low レベル・パルス幅
tASWL
80
−
−
ns
図 10.5、
図 10.6
10-7
10. 電気的特性
(6)
CPU モード 1 マスタ・モード・バス・タイミング
表 10.8 CPU モード 1 マスタ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCYC
100
−
2000
ns
クロック High レベル・パルス幅
tCHW
40
−
−
ns
クロック Low レベル・パルス幅
tCLW
40
−
−
ns
クロック立ち下がり時間
tCf
−
−
10
ns
クロック立ち上がり時間
tCr
−
−
10
ns
アドレス遅延時間
tAD
−
−
55
ns
アドレス・セット・アップ時間
tAS
20
−
−
ns
AS 遅延時間 1
tASD1
−
−
50
ns
RD 遅延時間 1
tRDD1
−
−
50
ns
tAH
10
−
−
ns
AS 遅延時間 2
tASD2
−
−
50
ns
RD 遅延時間 2
tRDD2
−
−
50
ns
データ・リード・セット・アップ時間
tDRS
25
−
−
ns
データ・リード・ホールド時間
tDRH
5
−
−
ns
WAIT セット・アップ時間
tWS
30
−
−
ns
WAIT ホールド時間
tWH
30
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
60
ns
WR 遅延時間 1
tWRD1
−
−
50
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
15
−
−
ns
WR 遅延時間 2
tWRD2
−
−
55
ns
WR パルス幅
tWRP
110
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
AS High レベル・パルス幅
tASWH
70
−
−
ns
AS Low レベル・パルス幅
tASWL
80
−
−
ns
アドレス・ホールド時間
10-8
図 10.7
10. 電気的特性
(7)
CPU モード 2, 3 マスタ・モード・タイミング
表 10.9 CPU モード 2, 3 マスタ・モード・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tcyc
100
−
2000
ns
クロック High レベル・パルス幅
tCH
40
−
−
ns
クロック Low レベル・パルス幅
tCL
40
−
−
ns
クロック立ち下がり時間
tcf
−
−
10
ns
クロック立ち上がり時間
tcr
−
−
10
ns
アドレス遅延時間 1
tAD1
−
−
60
ns
AS からのセット・アップ時間
tASS
15
−
−
ns
AS 遅延時間
tASD
−
−
50
ns
HDS, LDS 遅延時間 1
tDSD1
−
−
50
ns
AS からのホールド時間 1
tASH1
10
−
−
ns
AS からのホールド時間 2
tASH2
10
−
−
ns
HDS, LDS 遅延時間 3
tDSD3
−
−
55
ns
リード・データ・セット・アップ時間
tRDS
25
−
−
ns
リード・データ・ホールド時間
tRDH
20
−
−
ns
WAIT セット・アップ時間
tWTS
30
−
−
ns
WAIT ホールド時間
tWTH
30
−
−
ns
HDS, LDS 遅延時間 2
tDSD2
−
−
50
ns
HDS, LDS 幅（Low）
tDSW
110
−
−
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
15
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
60
ns
AS High レベル・パルス幅
tASW1
70
−
−
ns
リード・データ・ストローブ・ホールド時間
tRDHX
0
−
−
ns
図 10.8、
図 10.9
10-9
10. 電気的特性
(8)
割込みタイミング
表 10.10 割込みタイミング
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
項目
INT 遅延時間
tIRD
−
−
50
ns
INTA アクティブ・セット・アップ時間
tIAS1
30
−
−
ns
INTA インアクティブ・セット・アップ時間
tIAS2
30
−
−
ns
WAIT インアクティブ遅延時間
tIWD1
−
−
50
ns
WAIT アクティブ遅延時間
tIWD2
−
−
50
ns
ベクタ・データ遅延時間
tIDBD1
−
−
65
ns
ベクタ・データ・ホールド遅延時間
tIDBD2
10
−
−
ns
ベクタ・データ・フローティング遅延時間
tIDBZ
−
−
60
ns
(9)
図 10.10、
図 10.11
バス・アービトレーション・タイミング
表 10.11 バス・アービトレーション・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
HOLD 遅延時間
tHLDD
−
−
55
ns
HOLDA セット・アップ時間
tHLAS
30
−
−
ns
BEO 遅延時間
tBEOD
−
−
50
ns
BUSY 遅延時間
tBSYD
−
−
60
ns
BUSY セット・アップ時間
tBSYS
30
−
−
ns
BUSREQ 遅延時間
tBRQD
−
−
50
ns
BUSACK セット・アップ時間
tBAKS
30
−
−
ns
10-10
図 10.12
図 10.12、
図 10.13
図 10.13
10. 電気的特性
(10)
MSCI タイミング
表 10.12 MSCI タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
TXC サイクル時間（TXC 入力）
tTCYC
1.4*
TXC 立ち上がり時間（TXC 入力）
tTCr
−
1
−
−*3
tCYC
−
10
ns
tTCf
−
−
10
ns
TXC High レベル・パルス幅（TXC 入力）
tTCHW
0.55
−
−
t CYC
TXC Low レベル・パルス幅（TXC 入力）
tTCLW
0.55
−
−
t CYC
TXD 遅延時間（TXC 入力）
tTDD1
−
−
95
ns
TXD 遅延時間（TXC 出力）
tTDD2
−
−
50
ns
RXC サイクル時間
tRCYC
1.4*
−
−*3
t CYC
RXC 立ち上がり時間
tRCr
−
−
10
ns
RXC 立ち下がり時間
tRCf
−
−
10
ns
RXC High レベル・パルス幅
tRCHW
0.55
−
−
t CYC
RXC Low レベル・パルス幅
tRCLW
0.55
−
−
t CYC
RXD∼RXC セット・アップ時間（RXC 入力）
tRDS1
30
−
−
ns
RXC∼RXD ホールド時間（RXC 入力）
tRDH1
20
−
−
ns
RXD∼RXC セット・アップ時間（RXC 出力）
t RDS2
80
−
−
ns
RXC∼RXD ホールド時間（RXC 出力）
tRDH2
20
−
−
ns
ADPLL 動作クロック・サイクル時間
tPLCY
57
−
−
ns
ADPLL 動作クロック立ち上がり時間
tPLr
−
−
8
ns
TXC 立ち下がり時間（TXC 入力）
1
tPLf
−
−
8
ns
ADPLL 動作クロック High レベル・パルス幅
tPLHW
10
−
−
ns
ADPLL 動作クロック Low レベル・パルス幅
tPLLW
10
−
−
ns
2
CLK∼BRG 出力遅延時間*
tBGD
−
−
95
ns
TXC/RXC 出力立ち上がり時間
tBGr
−
−
30
ns
TXC/RXC 出力立ち下がり時間
tBGf
−
−
30
ns
RXC∼SYNC セット・アップ時間
tSYSU
2.5
−
−
t CYC
RXC∼SYNC ホールド時間
tSYHD
2.5
−
−
t CYC
CTS High レベル・パルス幅
tCTSHW
2.0
−
−
t CYC
CTS Low レベル・パルス幅
tCTSLW
2.0
−
−
t CYC
DCD High レベル・パルス幅
tDCDHW
2.0
−
−
t CYC
DCD Low レベル・パルス幅
tDCDLW
2.0
−
−
t CYC
CLK∼RTS 遅延時間
tRTSD
−
−
70
ns
ADPLL 動作クロック立ち下がり時間
【注】 *1
*2
*3
図 10.14
∼図 10.22
調歩同期モード、ループ・モード動作時は、t TCYC、tRCYC =2.5 t CYC（min.）となります。
fBRG≠ fCLK（fBRG はボーレート・ジェネレータの出力周波数、f CLK はシステム・クロック（CLK） 周
波数です）。
50 ビット／秒に相当するサイクル時間が max．値となります。
10-11
10. 電気的特性
(11)
個別規定のない入力信号の立ち上がり時間、立ち下がり時間
表 10.13
項目
個別規定のない入力信号の立ち上がり時間、立ち下がり時間
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−20∼＋75℃）
記号
単位
タイミング
min.
typ.
max.
入力端子の立ち上がり時間
（個別規定のないもの）
tIr
−
−
100
ns
入力端子の立ち下がり時間
（個別規定のないもの）
tIf
−
−
100
ns
10-12
図 10.23
10. 電気的特性
10.2
10.2.1
HD64570CP16，HD64570F16 電気的特性
絶対最大定格
表 10.14 絶対最大定格
項目
記号
定格
電源電圧
VCC
−0.3 ∼＋7.0
単位
V
入力電圧
Vin
−0.3 ∼VCC＋0.3
V
動作温度
Topr
0∼＋70
℃
保存温度
Tstg
−55∼＋150
℃
【使用上の注意】
上記の最大定格を超えて使用した場合には、その信頼性に悪影響をおよぼすことがあります。
正常な動作のためには、VSS≦Vin≦VCC としてください。
10-13
10. 電気的特性
10.2.2
DC 特性
表 10.15 DC 特性
（特記なき場合は V ＝5V±5％, V ＝0V, Ta＝0∼＋70℃）
単位
測定条件
min.
typ.
max.
CC
項目
記号
SS
入力 High レベル電圧
RESET, CLK 端子
VIH1
VCC−0.6
−
VCC+0.3
V
入力 High レベル電圧
RESET, CLK 以外の端子
VIH2
2.0
−
VCC+0.3
V
入力 Low レベル電圧
RESET, CLK 端子
VIL1
−0.3
−
0.6
V
入力 Low レベル電圧
RESET, CLK 以外の端子
VIL2
−0.3
−
0.8
V
出力 High レベル電圧
全出力端子
VOH
V
出力 Low レベル電圧
全出力端子
2.4
−
−
VCC−1.2
−
−
VOL
−
−
0.45
V
IOL=2.2mA
入力リーク電流
IIL
−
−
1.0
μA
Vin=0.5∼
VCC−0.5
スリー・ステート・リーク電流
ITL
−
−
1.0
μA
Vin=0.5∼
VCC−0.5
消費電流*（通常動作時）
ICC
消費電流（SYSTEM STOP モード時）*
ピン容量
【注】 *
10-14
Cp
I OH=−200μA
IOH=−20μA
−
80
150
mA
f=16.7MHz
−
4
10
mA
f=16.7MHz
−
−
20
pF
Vin=0V,
f=1MHz,
Ta=25℃
VIHmin＝VCC−1.0V、VILmax＝0.8V（全出力端子を無負荷とした場合）
10. 電気的特性
10.2.3
(1)
AC 特性*
CPU モード 0 スレーブ・モード・バス・タイミング
表 10.16 CPU モード 0 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
CS セット・アップ時間
tCSS
15
−
−
ns
CS ホールド時間 1
tCSH1
20
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
アドレス・セット・アップ時間
tADS
15
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
15
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
10
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
15
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
10
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
20
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
図 10.1
【注】 CLK のタイミングは、DMA モードと同一です。
*
AC 特性の測定条件は図 10.25、図 10.26 を参照してください。
10-15
10. 電気的特性
(2)
CPU モード 1 スレーブ・モード・バス・タイミング
表 10.17 CPU モード 1 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
15
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
CS セット・アップ時間
tCSS
15
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
15
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
10
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
15
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
10
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
−
ns
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
55
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
6
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
15
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。
10-16
図 10.2
10. 電気的特性
(3)
CPU モード 2 スレーブ・モード・バス・タイミング
表 10.18 CPU モード 2 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
15
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
15
−
−
ns
AS ホールド時間 1
tASH1
0
−
−
ns
AS ホールド時間 2
tASH2
0
−
−
ns
CS セット・アップ時間
tCSS
15
−
−
ns
CS ホールド時間 1
tCSH1
0
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
15
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
10
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
15
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
55
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
15
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
図 10.3
【注】 CLK のタイミングは、DMA モードと同一です。
10-17
10. 電気的特性
(4)
CPU モード 3 スレーブ・モード・バス・タイミング
表 10.19 CPU モード 3 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、TSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
15
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
15
−
−
ns
AS ホールド時間
tASH
0
−
−
ns
CS セット・アップ時間
tCSS
15
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
15
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
10
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
15
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
15
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。
10-18
図 10.4
10. 電気的特性
(5)
CPU モード 0 マスタ・モード・バス・タイミング
表 10.20 CPU モード 0 マスタ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCLCL
60
−
500
ns
クロック High レベル・パルス幅
tCHCL
25
−
−
ns
クロック Low レベル・パルス幅
tCLCH
25
−
−
ns
クロック立ち下がり時間
tCL2CL1
−
−
5
ns
クロック立ち上がり時間
tCH1CH2
−
−
5
ns
アドレス遅延時間
tCLAV
−
−
35
ns
アドレス・セット・アップ時間
tAVAL
10
−
−
ns
AS アクティブ遅延時間
tCHLL
−
−
40
ns
RD アクティブ遅延時間
tCLRL
−
−
40
ns
アドレス・ホールド時間
tLLAX
10
−
−
ns
AS インアクティブ遅延時間
tCLLH
−
−
40
ns
RD インアクティブ遅延時間
tCLRH
−
−
40
ns
データ・リード・セット・アップ時間
tDVCL
20
−
−
ns
データ・リード・ホールド時間
tRDX
0
−
−
ns
WAIT セット・アップ時間
tRYLCL
15
−
−
ns
WAIT インアクティブセットアップ時間
tRYHCH
15
−
−
ns
WAIT ホールド時間
tCHRYX
20
−
−
ns
ライト・データ・フローティング遅延時間
tCHDX
−
−
40
ns
WR アクティブ遅延時間
tCVCTV
−
−
40
ns
ライト・データ遅延時間
tCLDV
−
−
60
ns
ライト・データ・セット・アップ時間
tDVWL
0
−
−
ns
WR インアクティブ遅延時間
tCVCTX
−
−
45
ns
WR パルス幅
tWLWH
40
−
−
ns
ライト・データ・ホールド時間
tWHDX
10
−
−
ns
AS High レベル・パルス幅
tASWH
30
−
−
ns
AS Low レベル・パルス幅
tASWL
50
−
−
ns
図 10.5、
図 10.6
10-19
10. 電気的特性
(6)
CPU モード 1 マスタ・モード・バス・タイミング
表 10.21 CPU モード 1 マスタ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCYC
60
−
500
ns
クロック High レベル・パルス幅
tCHW
25
−
−
ns
クロック Low レベル・パルス幅
tCLW
25
−
−
ns
クロック立ち下がり時間
tCf
−
−
5
ns
クロック立ち上がり時間
tCr
−
−
5
ns
アドレス遅延時間
tAD
−
−
45
ns
アドレス・セット・アップ時間
tAS
5
−
−
ns
AS 遅延時間 1
tASD1
−
−
35
ns
RD 遅延時間 1
tRDD1
−
−
35
ns
tAH
10
−
−
ns
AS 遅延時間 2
tASD2
−
−
35
ns
RD 遅延時間 2
tRDD2
−
−
35
ns
データ・リード・セット・アップ時間
tDRS
15
−
−
ns
データ・リード・ホールド時間
tDRH
5
−
−
ns
WAIT セット・アップ時間
tWS
15
−
−
ns
WAIT ホールド時間
tWH
20
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
40
ns
WR 遅延時間 1
tWRD1
−
−
45
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
0
−
−
ns
WR 遅延時間 2
tWRD2
−
−
35
ns
WR パルス幅
tWRP
40
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
AS High レベル・パルス幅
tASWH
30
−
−
ns
AS Low レベル・パルス幅
tASWL
50
−
−
ns
アドレス・ホールド時間
10-20
図 10.7
10. 電気的特性
(7)
CPU モード 2, 3 マスタ・モード・タイミング
項目
表 10.22 CPU モード 2, 3 マスタ・モード・タイミング
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tcyc
60
−
500
ns
クロック High レベル・パルス幅
tCH
25
−
−
ns
クロック Low レベル・パルス幅
tCL
25
−
−
ns
クロック立ち下がり時間
tcf
−
−
5
ns
クロック立ち上がり時間
tcr
−
−
5
ns
アドレス遅延時間 1
tAD1
−
−
55
ns
AS からのセット・アップ時間
tASS
0
−
−
ns
AS 遅延時間
tASD
−
−
35
ns
HDS, LDS 遅延時間 1
tDSD1
−
−
45
ns
AS からのホールド時間 1
tASH1
10
−
−
ns
AS からのホールド時間 2
tASH2
10
−
−
ns
HDS, LDS 遅延時間 3
tDSD3
−
−
40
ns
リード・データ・セット・アップ時間
tRDS
15
−
−
ns
リード・データ・ホールド時間
tRDH
0
−
−
ns
WAIT セット・アップ時間
tWTS
15
−
−
ns
WAIT ホールド時間
tWTH
20
−
−
ns
HDS, LDS 遅延時間 2
tDSD2
−
−
45
ns
HDS, LDS 幅（Low）
tDSW
40
−
−
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
5
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
60
ns
AS High レベル・パルス幅
tASW1
30
−
−
ns
リード・データ・ストローブ・ホールド時間
tRDHX
0
−
−
ns
図 10.8、
図 10.9
10-21
10. 電気的特性
(8)
割込みタイミング
表 10.23 割込みタイミング
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
項目
INT 遅延時間
tIRD
−
−
35
ns
INTA アクティブ・セット・アップ時間
tIAS1
15
−
−
ns
INTA インアクティブ・セット・アップ時間
tIAS2
15
−
−
ns
WAIT インアクティブ遅延時間
tIWD1
−
−
45
ns
WAIT アクティブ遅延時間
tIWD2
−
−
50
ns
ベクタ・データ遅延時間
tIDBD1
−
−
60
ns
ベクタ・データ・ホールド遅延時間
tIDBD2
10
−
−
ns
ベクタ・データ・フローティング遅延時間
tIDBZ
−
−
60
ns
(9)
図 10.10、
図 10.11
バス・アービトレーション・タイミング
表 10.24 バス・アービトレーション・タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
HOLD 遅延時間
tHLDD
−
−
55
ns
HOLDA セット・アップ時間
tHLAS
15
−
−
ns
BEO 遅延時間
tBEOD
−
−
50
ns
BUSY 遅延時間
tBSYD
−
−
60
ns
BUSY セット・アップ時間
tBSYS
15
−
−
ns
BUSREQ 遅延時間
tBRQD
−
−
50
ns
BUSACK セット・アップ時間
tBAKS
15
−
−
ns
10-22
図 10.12
図 10.12、
図 10.13
図 10.13
10. 電気的特性
(10)
MSCI タイミング
表 10.25 MSCI タイミング
項目
（特記なき場合は VCC＝5V±5％、VSS＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
TXC サイクル時間（TXC 入力）
tTCYC
1.4*
TXC 立ち上がり時間（TXC 入力）
tTCr
−
1
−
−
tCYC
−
10
ns
tTCf
−
−
10
ns
TXC High レベル・パルス幅（TXC 入力）
tTCHW
0.55
−
−
tCYC
TXC Low レベル・パルス幅（TXC 入力）
tTCLW
0.55
−
−
tCYC
TXD 遅延時間（TXC 入力）
tTDD1
30
−
90
ns
TXD 遅延時間（TXC 出力）
tTDD2
−
−
45
ns
RXC サイクル時間
tRCYC
1.4*
−
−
tCYC
RXC 立ち上がり時間
tRCr
−
−
10
ns
RXC 立ち下がり時間
tRCf
−
−
10
ns
RXC High レベル・パルス幅
tRCHW
0.55
−
−
tCYC
RXC Low レベル・パルス幅
tRCLW
0.55
−
−
tCYC
RXD∼RXC セット・アップ時間（RXC 入力）
tRDS1
15
−
−
ns
RXC∼RXD ホールド時間（RXC 入力）
tRDH1
10
−
−
ns
RXD∼RXC セット・アップ時間（RXC 出力）
tRDS2
35
−
−
ns
RXC∼RXD ホールド時間（RXC 出力）
tRDH2
10
−
−
ns
ADPLL 動作クロック・サイクル時間
tPLCY
57
−
−
ns
ADPLL 動作クロック立ち上がり時間
tPLr
−
−
8
ns
TXC 立ち下がり時間（TXC 入力）
1
tPLf
−
−
8
ns
ADPLL 動作クロック High レベル・パルス幅
tPLHW
10
−
−
ns
ADPLL 動作クロック Low レベル・パルス幅
tPLLW
10
−
−
ns
2
CLK ∼BRG 出力遅延時間*
tBGD
−
−
90
ns
TXC/RXC 出力立ち上がり時間
tBGr
−
−
30
ns
TXC/RXC 出力立ち下がり時間
tBGf
−
−
30
ns
RXC∼SYNC セット・アップ時間
tSYSU
2.5
−
−
tCYC
RXC∼SYNC ホールド時間
tSYHD
2.5
−
−
tCYC
CTS High レベル・パルス幅
tCTSHW
2.0
−
−
tCYC
CTS Low レベル・パルス幅
tCTSLW
2.0
−
−
tCYC
DCD High レベル・パルス幅
tDCDHW
2.0
−
−
tCYC
DCD Low レベル・パルス幅
tDCDLW
2.0
−
−
tCYC
CLK∼RTS 遅延時間
tRTSD
−
−
70
ns
ADPLL 動作クロック立ち下がり時間
【注】 *1
*2
図 10.14
∼図 10.22
調歩同期モード、ループ・モード動作時は、tTCYC、tRCYC=2.5 tCYC（min.）となります。
fBRG≠ fCLK（fBRG はボーレート・ジェネレータの出力周波数、 fCLK はシステム・クロック（CLK） 周
波数です。）
10-23
10. 電気的特性
(11)
個別規定のない入力信号の立ち上がり時間、立ち下がり時間
表 10.26 個別規定のない入力信号の立ち上がり時間、立ち下がり時間
（特記なき場合は V ＝5V±5％、V ＝0V、Ta＝0∼＋70℃）
記号
単位
タイミング
min.
typ.
max.
CC
項目
SS
入力端子の立ち上がり時間
（個別規定のないもの）
tIr
−
−
50
ns
入力端子の立ち下がり時間
（個別規定のないもの）
tIf
−
−
50
ns
10-24
図 10.23
10. 電気的特性
10.3
10.3.1
HD64570CP8I，HD64570F8I 電気的特性
絶対最大定格
表 10.27 絶対最大定格
項 目
記 号
定 格
単 位
電源電圧
VCC
−0.3 ∼＋7.0
V
入力電圧
Vin
−0.3 ∼VCC＋0.3
V
動作温度
Topr
−40∼＋85
℃
保存温度
Tstg
−55∼＋150
℃
【使用上の注意】
上記の最大定格を超えて使用した場合には、その信頼性に悪影響をおよぼすことがあります。
正常な動作のためには、VSS≦Vin≦VCC としてください。
10-25
10. 電気的特性
10.3.2
DC 特性
表 10.28 DC 特性
項目
（特記なき場合は VCC＝5V±10％, VSS＝0V, Ta＝−40∼＋85℃）
記号
単位
測定条件
min.
typ.
max.
入力 High レベル電圧
RESET, CLK 端子
VIH1
VCC−0.6
−
VCC+0.3
V
入力 High レベル電圧
RESET, CLK 以外の端子
VIH2
2.0
−
VCC+0.3
V
入力 Low レベル電圧
RESET, CLK 端子
VIL1
−0.3
−
0.6
V
入力 Low レベル電圧
RESET, CLK 以外の端子
VIL2
−0.3
−
0.8
V
出力 High レベル電圧
全出力端子
VOH
V
I OH=−200μA
出力 Low レベル電圧
全出力端子
V
IOL=2.2mA
2.4
−
−
VCC−1.2
−
−
VOL
−
−
0.45
入力リーク電流
IIL
−
−
1.0
μA Vin=0.5∼VCC−0.5
（V）
スリー・ステート・リーク電流
ITL
−
−
1.0
μA Vin=0.5∼VCC−0.5
（V）
消費電流*（通常動作時）
ICC
消費電流（SYSTEM STOP モード時）*
ピン容量
【注】 *
10-26
Cp
IOH=−20μA
−
50
80
mA
−
2
5
mA
f=8MHz
−
−
20
pF
Vin=0V,f=1MHz,
Ta=25℃
VIH min＝VCC−1.0V、VIL max＝0.8V（全出力端子を無負荷とした場合）
f=8MHz
10. 電気的特性
10.3.3
(1)
AC 特性*
CPU モード 0 スレーブ・モード・バス・タイミング
表 10.29 CPU モード 0 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間 1
tCSH1
20
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
30
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
30
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
30
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
30
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
65
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
図 10.1
【注】 CLK のタイミングは、DMA モードと同一です。表 10.33 を参照してください。
*
AC 特性の測定条件は図 10.25、図 10.26 を参照してください。
10-27
10. 電気的特性
(2)
CPU モード 1 スレーブ・モード・バス・タイミング
表 10.30 CPU モード 1 スレーブ・モード・バス・タイミング
（特記なき場合は V ＝5V±10％、V ＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
CC
項目
SS
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
RD アクティブ・セット・アップ時間
tRDS1
30
−
−
ns
RD インアクティブ・セット・アップ時間
tRDS2
30
−
−
ns
RD インアクティブ・ホールド時間
tRDH1
10
−
−
ns
RD アクティブ・ホールド時間
tRDH2
0
−
−
ns
WR アクティブ・セット・アップ時間
tWRS1
30
−
−
ns
WR インアクティブ・セット・アップ時間
tWRS2
30
−
−
ns
WR インアクティブ・ホールド時間
tWRH1
10
−
−
ns
WR アクティブ・ホールド時間
tWRH2
0
−
−
ns
WAIT アクティブ遅延時間
tWTD1
−
−
50
ns
WAIT インアクティブ遅延時間
tWTD2
−
−
60
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
6
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。表 10.34 を参照してください。
10-28
図 10.2
10. 電気的特性
(3)
CPU モード 2 スレーブ・モード・バス・タイミング
表 10.31 CPU モード 2 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
30
−
−
ns
AS ホールド時間 1
tASH1
0
−
−
ns
AS ホールド時間 2
tASH2
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間 1
tCSH1
0
−
−
ns
CS ホールド時間 2
tCSH2
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
30
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
30
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
30
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
60
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
図 10.3
【注】 CLK のタイミングは、DMA モードと同一です。表 10.35 を参照してください。
10-29
10. 電気的特性
(4)
CPU モード 3 スレーブ・モード・バス・タイミング
表 10.32 CPU モード 3 スレーブ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、TSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
アドレス・セット・アップ時間
tADS
30
−
−
ns
アドレス・ホールド時間
tADH
0
−
−
ns
AS セット・アップ時間
tASS
30
−
−
ns
AS ホールド時間
tASH
0
−
−
ns
CS セット・アップ時間
tCSS
30
−
−
ns
CS ホールド時間
tCSH
0
−
−
ns
HDS、LDS アクティブ・セット・アップ時間
tDSS1
30
−
−
ns
HDS、LDS インアクティブ・セット・アップ
時間
tDSS2
30
−
−
ns
HDS、LDS インアクティブ・ホールド時間
tDSH1
10
−
−
ns
HDS、LDS アクティブ・ホールド時間
tDSH2
0
−
−
ns
R/W セット・アップ時間
tRWS
30
−
−
ns
R/W ホールド時間 1
tRWH1
0
−
−
ns
R/W ホールド時間 2
tRWH2
0
−
−
ns
WAIT インアクティブ遅延時間
tWTD1
−
−
50
ns
WAIT アクティブ遅延時間
tWTD2
−
−
50
ns
リード・データ・アクティブ遅延時間
tDBD1
−
−
60
ns
リード・データ・ホールド時間
tDBD2
10
−
−
ns
リード・データ・フローティング遅延時間
tDBZ
−
−
60
ns
ライト・データ・セット・アップ時間
tDBS
25
−
−
ns
ライト・データ・ホールド時間
tDBH
20
−
−
ns
ライト・データ WAIT ホールド時間
tDBWH
0
−
−
ns
【注】 CLK のタイミングは、DMA モードと同一です。表 10.35 を参照してください。
10-30
図 10.4
10. 電気的特性
(5)
CPU モード 0 マスタ・モード・バス・タイミング
表 10.33 CPU モード 0 マスタ・モード・バス・タイミング
項目
（特記なき場合 VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCLCL
125
−
2000
ns
クロック High レベル・パルス幅
tCHCL
50
−
−
ns
クロック Low レベル・パルス幅
tCLCH
50
−
−
ns
クロック立ち下がり時間
tCL2CL1
−
−
10
ns
クロック立ち上がり時間
tCH1CH2
−
−
10
ns
アドレス遅延時間
tCLAV
−
−
55
ns
アドレス・セット・アップ時間
tAVAL
20
−
−
ns
AS アクティブ遅延時間
tCHLL
−
−
50
ns
RD アクティブ遅延時間
tCLRL
−
−
50
ns
アドレス・ホールド時間
tLLAX
10
−
−
ns
AS インアクティブ遅延時間
tCLLH
−
−
50
ns
RD インアクティブ遅延時間
tCLRH
−
−
50
ns
データ・リード・セット・アップ時間
tDVCL
25
−
−
ns
データ・リード・ホールド時間
tRDX
0
−
−
ns
WAIT セット・アップ時間
tRYLCL
30
−
−
ns
WAIT インアクティブセットアップ時間
tRYHCH
30
−
−
ns
WAIT ホールド時間
tCHRYX
30
−
−
ns
ライト・データ・フローティング遅延時間
tCHDX
−
−
60
ns
WR アクティブ遅延時間
tCVCTV
−
−
50
ns
ライト・データ遅延時間
tCLDV
−
−
60
ns
ライト・データ・セット・アップ時間
tDVWL
15
−
−
ns
WR インアクティブ遅延時間
tCVCTX
−
−
55
ns
WR パルス幅
tWLWH
110
−
−
ns
ライト・データ・ホールド時間
tWHDX
10
−
−
ns
AS High レベル・パルス幅
tASWH
70
−
−
ns
AS Low レベル・パルス幅
tASWL
80
−
−
ns
図 10.5、
図 10.6
10-31
10. 電気的特性
(6)
CPU モード 1 マスタ・モード・バス・タイミング
表 10.34 CPU モード 1 マスタ・モード・バス・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tCYC
125
−
2000
ns
クロック High レベル・パルス幅
tCHW
50
−
−
ns
クロック Low レベル・パルス幅
tCLW
50
−
−
ns
クロック立ち下がり時間
tCf
−
−
10
ns
クロック立ち上がり時間
tCr
−
−
10
ns
アドレス遅延時間
tAD
−
−
55
ns
アドレス・セット・アップ時間
tAS
20
−
−
ns
AS 遅延時間 1
tASD1
−
−
50
ns
RD 遅延時間 1
tRDD1
−
−
50
ns
tAH
10
−
−
ns
AS 遅延時間 2
tASD2
−
−
50
ns
RD 遅延時間 2
tRDD2
−
−
50
ns
データ・リード・セット・アップ時間
tDRS
25
−
−
ns
データ・リード・ホールド時間
tDRH
5
−
−
ns
WAIT セット・アップ時間
tWS
30
−
−
ns
WAIT ホールド時間
tWH
30
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
60
ns
WR 遅延時間 1
tWRD1
−
−
50
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
15
−
−
ns
WR 遅延時間 2
tWRD2
−
−
55
ns
WR パルス幅
tWRP
110
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
AS High レベル・パルス幅
tASWH
70
−
−
ns
AS Low レベル・パルス幅
tASWL
80
−
−
ns
アドレス・ホールド時間
10-32
図 10.7
10. 電気的特性
(7)
CPU モード 2, 3 マスタ・モード・タイミング
表 10.35 CPU モード 2, 3 マスタ・モード・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
クロック・サイクル時間
tcyc
125
−
2000
ns
クロック High レベル・パルス幅
tCH
50
−
−
ns
クロック Low レベル・パルス幅
tCL
50
−
−
ns
クロック立ち下がり時間
tcf
−
−
10
ns
クロック立ち上がり時間
tcr
−
−
10
ns
アドレス遅延時間 1
tAD1
−
−
60
ns
AS からのセット・アップ時間
tASS
15
−
−
ns
AS 遅延時間
tASD
−
−
50
ns
HDS, LDS 遅延時間 1
tDSD1
−
−
50
ns
AS からのホールド時間 1
tASH1
10
−
−
ns
AS からのホールド時間 2
tASH2
10
−
−
ns
HDS, LDS 遅延時間 3
tDSD3
−
−
55
ns
リード・データ・セット・アップ時間
tRDS
25
−
−
ns
リード・データ・ホールド時間
tRDH
20
−
−
ns
WAIT セット・アップ時間
tWTS
30
−
−
ns
WAIT ホールド時間
tWTH
30
−
−
ns
HDS, LDS 遅延時間 2
tDSD2
−
−
50
ns
HDS, LDS 幅（Low）
tDSW
110
−
−
ns
ライト・データ遅延時間
tWDD
−
−
60
ns
ライト・データ・セット・アップ時間
tWDS
15
−
−
ns
ライト・データ・ホールド時間
tWDH
10
−
−
ns
ライト・データ・フローティング遅延時間
tWDZ
−
−
60
ns
AS High レベル・パルス幅
tASW1
70
−
−
ns
リード・データ・ストローブ・ホールド時間
tRDHX
0
−
−
ns
図 10.8 、
図 10.9
10-33
10. 電気的特性
(8)
割込みタイミング
表 10.36 割込みタイミング
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
項目
INT 遅延時間
tIRD
−
−
50
ns
INTA アクティブ・セット・アップ時間
tIAS1
30
−
−
ns
INTA インアクティブ・セット・アップ時間
tIAS2
30
−
−
ns
WAIT インアクティブ遅延時間
tIWD1
−
−
50
ns
WAIT アクティブ遅延時間
tIWD2
−
−
50
ns
ベクタ・データ遅延時間
tIDBD1
−
−
65
ns
ベクタ・データ・ホールド遅延時間
tIDBD2
10
−
−
ns
ベクタ・データ・フローティング遅延時間
tIDBZ
−
−
60
ns
(9)
図 10.10、
図 10.11
バス・アービトレーション・タイミング
表 10.37 バス・アービトレーション・タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
HOLD 遅延時間
tHLDD
−
−
55
ns
HOLDA セット・アップ時間
tHLAS
30
−
−
ns
BEO 遅延時間
tBEOD
−
−
50
ns
BUSY 遅延時間
tBSYD
−
−
60
ns
BUSY セット・アップ時間
tBSYS
30
−
−
ns
BUSREQ 遅延時間
tBRQD
−
−
50
ns
BUSACK セット・アップ時間
tBAKS
30
−
−
ns
10-34
図 10.12
図 10.12、
図 10.13
図 10.13
10. 電気的特性
(10)
MSCI タイミング
表 10.38 MSCI タイミング
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
TXC サイクル時間（TXC 入力）
tTCYC
1.4*
TXC 立ち上がり時間（TXC 入力）
tTCr
−
1
−
−*3
tCYC
−
10
ns
tTCf
−
−
10
ns
TXC High レベル・パルス幅（TXC 入力）
tTCHW
0.55
−
−
t CYC
TXC Low レベル・パルス幅（TXC 入力）
tTCLW
0.55
−
−
t CYC
TXD 遅延時間（TXC 入力）
tTDD1
−
−
95
ns
TXD 遅延時間（TXC 出力）
tTDD2
−
−
50
ns
RXC サイクル時間
tRCYC
1.4*
−
−*3
t CYC
RXC 立ち上がり時間
tRCr
−
−
10
ns
RXC 立ち下がり時間
tRCf
−
−
10
ns
RXC High レベル・パルス幅
tRCHW
0.55
−
−
t CYC
RXC Low レベル・パルス幅
tRCLW
0.55
−
−
t CYC
RXD∼RXC セット・アップ時間（RXC 入力）
tRDS1
30
−
−
ns
RXC∼RXD ホールド時間（RXC 入力）
tRDH1
20
−
−
ns
RXD∼RXC セット・アップ時間（RXC 出力）
t RDS2
80
−
−
ns
RXC∼RXD ホールド時間（RXC 出力）
tRDH2
20
−
−
ns
ADPLL 動作クロック・サイクル時間
tPLCY
57
−
−
ns
ADPLL 動作クロック立ち上がり時間
tPLr
−
−
8
ns
TXC 立ち下がり時間（TXC 入力）
1
tPLf
−
−
8
ns
ADPLL 動作クロック High レベル・パルス幅
tPLHW
10
−
−
ns
ADPLL 動作クロック Low レベル・パルス幅
tPLLW
10
−
−
ns
2
CLK∼BRG 出力遅延時間*
tBGD
−
−
95
ns
TXC/RXC 出力立ち上がり時間
tBGr
−
−
30
ns
TXC/RXC 出力立ち下がり時間
tBGf
−
−
30
ns
RXC∼SYNC セット・アップ時間
tSYSU
2.5
−
−
t CYC
RXC∼SYNC ホールド時間
tSYHD
2.5
−
−
t CYC
CTS High レベル・パルス幅
tCTSHW
2.0
−
−
t CYC
CTS Low レベル・パルス幅
tCTSLW
2.0
−
−
t CYC
DCD High レベル・パルス幅
tDCDHW
2.0
−
−
t CYC
DCD Low レベル・パルス幅
tDCDLW
2.0
−
−
t CYC
CLK∼RTS 遅延時間
tRTSD
−
−
70
ns
ADPLL 動作クロック立ち下がり時間
【注】 *1
*2
*3
図 10.14
∼図 10.22
調歩同期モード、ループ・モード動作時は、t TCYC、tRCYC =2.5 t CYC（min.）となります。
fBRG≠ fCLK（fBRG はボーレート・ジェネレータの出力周波数、f CLK はシステム・クロック（CLK） 周
波数です）。
50 ビット／秒に相当するサイクル時間が max．値となります。
10-35
10. 電気的特性
(11)
個別規定のない入力信号の立ち上がり時間、立ち下がり時間
表 10.39 個別規定のない入力信号の立ち上がり時間、立ち下がり時間
項目
（特記なき場合は VCC＝5V±10％、VSS＝0V、Ta＝−40∼＋85℃）
記号
単位
タイミング
min.
typ.
max.
入力端子の立ち上がり時間
（個別規定のないもの）
tIr
−
−
100
ns
入力端子の立ち下がり時間
（個別規定のないもの）
tIf
−
−
100
ns
10-36
図 10.23
10. 電気的特性
10.4
(1)
タイミング・チャート
スレーブ・モード・バス・タイミング
T1
T2
T3
T4
Ti
T1
T2
T3
T4
Ti*
CLK
t CSS
t CSH1
t CSH2
t ADS
,A 0
A1 –A 7
t RDH1
t CSS
t CSH1
t CSH2
t ADS
t ADH
t RDS1
t ADH
t RDS2
t RDH2
t WRH1 t WRS1
t WTD1
t WRH2
t WTD2
t WTD1
t WRS2
t WTD2
WAIT
tDBD1
t DBD2
D0 – D15
(Out)
tDBS
t DBZ
tDBH
D0 – D15
(In)
リード・サイクルSCA→MPU
ライト・サイクルMPU→SCA
【注】 *
スレーブ・モード・バス・サイクルが連続した場合、
必要になるステートです。
ステートNo.はMPU側と一致していません。
図 10.1 CPU モード 0 スレーブ・モード・バス・タイミング
10-37
10. 電気的特性
T1
T2
T3
T4
T1
T2
T3
T4
T5
CLK
t ADS
t ADS
A 0 ∼A 7
t ADH
t CSS
t RDH1
t CSH
t RDS1
t ADH
t CSS
t CSH
t RDS2
t RDH2
t WRH1
t WTD1
t WRS1
t WTD2
t WRH2
t WTD1
t WRS2
t WTD2
WAIT
t DBD1
t DBD2
D0 ∼ D 7
(Out)
t DBZ
D0 ∼ D7
(In)
リード・サイクルSCA→MPU
t DBS
t DBH
【注】 ステートNo.はMPU側と
一致していません。
ライト・サイクルMPU→SCA
図 10.2 CPU モード 1 スレーブ・モード・バス・タイミング
10-38
10. 電気的特性
T1
T2
T3
T4
T5
T1
T2
T3
T4
T5
T6
CLK
t ADS
t ADS
A1 ∼ A 7
t ASS
t ADH t
ASS
t ASH2
t ASH1
t CSS
t ADH
t ASH1
t CSS
t CSH2
t DSH1
t DSS1
t CSH1
t DSH1
t DSS1
t DSH2
t CSH1
t DSS2
t DSH2
,
t DSS2
t RWS
t RWH1
R/
t WTD1
t WTD2
t DBD1
t DBD2
t RWH2
t RWS
t WTD1
t WTD2
WAIT
D 0 ∼ D15
(Out)
D 0 ∼ D15
(In)
t DBWH
t DBS
t DBH
t DBZ
リード・サイクルSCA→MPU
【注】ステートNo.はMPU側と
一致していません。
ライト・サイクルMPU→SCA
図 10.3 CPU モード 2 スレーブ・モード・バス・タイミング
10-39
10. 電気的特性
T1
T2
T3
T4
T5
T1
T2
T3
T4
T5
CLK
t ADS
t ADS
A1 ∼A 7
t ASS
t ADH
t CSS
t DSH1
t ASS
t ASH
t DSH2
,
t DSH1
t DSS1
t DSS2
t DSS2
t RWH1
t RWS
t ASH
t CSS
t CSH
t DSS1
t ADH
t CSH
t DSH2
t RWS
t RWH2
R/
t WTD1
t WTD2
t DBD1
t DBD2
t WTD1
t WTD2
WAIT
D 0 ∼D 15
(Out)
D 0 ∼D 15
(In)
t DBWH
t DBS
t DBZ
リード・サイクルSCA→MPU
t DBH
【注】ステートNo.はMPU側と
一致していません。
ライト・サイクルMPU→SCA
図 10.4 CPU モード 3 スレーブ・モード・バス・タイミング
10-40
10. 電気的特性
(2)
マスタ・モード・バス・タイミング
T1
T2
TW
T3
CLK
t CLAV
,A0
A 1∼A23
t CHLL
t CLLH
t AVAL
t LLAX
t ASWL
(
)
t ASWH
t CHRYX
t CHRYX
t RYLCL
t RYHCH
WAIT
t CLRL
t CLRH
t DVCL
t RDX
D0 ∼D15
図 10.5 マスタ・モード リードタイミング（CPU モード 0）（メモリ→SCA）
10-41
10. 電気的特性
T1
t CLCH
T2
TW
T3
t CHCL
CLK
t CL2CL1
t CH1CH2
t CLCL
t CLAV
,A0
A 1 ∼A 23
t CHLL
t CLLH
t AVAL
t LLAX
t ASWL
(
)
t ASWH
t CHRYX
t CHRYX
t RYHCH
t RYLCL
WAIT
t CVCTV
t CVCTX
t CHDX
t WLWH
t CLDV
t DVWL
t WHDX
D 0 ∼D15
図 10.6 マスタ・モード ライトタイミング（CPU モード 0）（SCA→メモリ）
10-42
10. 電気的特性
T1
t CHW
T2
TW
T3
t CLW
CLK
t Cr
t Cf
t CYC
t AD
A 0 – A 23
t ASD1
t ASD2
t AS
(
t AH
t ASWL
)
t ASWH
t WH
t WH
t WS
t WS
WAIT
t RDD2
t RDD1
リードサイクル
（メモリ→SCA）
t DRS
t DRH
D 0 ∼D7
(In)
t WRD2
t WRD1
ライトサイクル
（SCA→メモリ）
t WDD
t WDS
t WRP
t WDZ
t WDH
D 0 ∼D7
(Out)
図 10.7 マスタ・モード バスタイミング（CPU モード 1）
10-43
10. 電気的特性
T1
T2 (T W )*
T3
CLK
t AD1
A 1 ∼A 23
t ASD
t ASH1
t ASS
t ASD t ASH2
t DSD1
t DSD3
t ASW1
,
t WTS
t WTH
WAIT
t AD1
t ASS
R/
t RDHX
t RDS
t RDH
D 0 ∼D15
【注】 *
TWサイクルはT2ステートとT3ステートの間に挿入されます。
図 10.8 マスタ・モード リードタイミング（CPU モード 2, 3）（メモリ→SCA）
10-44
10. 電気的特性
T1
T2 (T W )*
t CH
T3
t CL
CLK
t Cr
t cyc
t Cf
t AD1
A 1 ∼A 23
t ASH1
t ASD
t ASS
t ASD
t ASH2
t ASW1
t DSD3
t DSD2
,
t DSW
t WTS
t WTH
WAIT
t AD1
t ASS
R/
t WDD
t WDS
t WDH
t WDZ
D 0 ∼D 15
【注】 *
TWステートはT2ステートとT3ステートの間に挿入されます。
図 10.9 マスタ・モード ライトタイミング（CPU モード 2, 3）（SCA→メモリ）
10-45
10. 電気的特性
(3)
割込みタイミング
CLK
t IRD
t IAS1
t IAS2
t IWD1
t IWD2
WAIT
t IDBD1
t IDBD2
D 0 ∼D 7
(Out)
t IDBZ
図 10.10 CPU モード 0 割込みタイミング
CLK
t IRD
t IAS2
t IAS1
t IWD1
t IWD2
WAIT
t IDBD1
t IDBD2
D0 ∼D 7
(Out)
t IDBZ
図 10.11 CPU モード 1, 2, 3 割込みタイミング
10-46
10. 電気的特性
(4)
バス・アービトレーション・タイミング
CLK
t HLDD
HOLD
t HLAS
HOLDA
t BEOD
t BSYD
(出力)
t BSYS
(入力)
【注】 本図はACタイミングの各記号を説明するものです。
バス・アービトレーション・シーケンスについては、図3.6(a)∼(c)を参照してください。
図 10.12 CPU モード 0 バス・アービトレーション・タイミング
10-47
10. 電気的特性
CLK
t BRQD
t BAKS
t BEOD
t BSYD
(出力)
t BSYS
(入力)
【注】 本図はACタイミングの各記号を説明するものです。
バス・アービトレーション・シーケンスについては、図3.6(a)∼(c)を参照してください。
図 10.13 CPU モード 1, 2, 3 バス・アービトレーション・タイミング
10-48
10. 電気的特性
(5)
MSCI タイミング
t TCf
TXC
(入力)
t TCr
t TCLW
t TCHW
t TCYC
t TDD1
t TDD1 *
TXD
(出力)
【注】 *
NRZ系では、この点でTXDは変化しません。
図 10.14 送信タイミング（TXC 入力）
*1
TXC
(出力)
2
t TDD2 *
t TDD2
TXD
(出力)
【注】 *1
*2
TXCの波形については、図10.19 ボーレート・ジェネレータ出力タイミングを参照してください。
NRZ系では、この点でTXDは変化しません。
図 10.15 送信タイミング（TXC 出力）
t RCr
t RCf
t RCLW
RXC
(入力)
t RCHW
t RCYC
t RDS1
t RDH1
RXD
(入力)
図 10.16 受信タイミング（RXC 入力）
RXC *
(出力)
t RDS2
t RDH2
RXD
(入力)
【注】 *
RXCの波形については、図10.19 ボーレート・ジェネレータ出力
タイミングを参照してください。
図 10.17 受信タイミング（RXC 出力）
10-49
10. 電気的特性
t PLr
RXC
(入力)
t PLf
t PLLW
t PLHW
t PLCY
図 10.18 ADPLL 動作クロック・タイミング
CLK
t BGD
t BGD
TXC/RXC
(出力)
t BGf
t BGr
図 10.19 ボーレート・ジェネレータ出力タイミング（fBRG≠f CLK）
RXC
(入力)
t SYHD
t SYSU
(入力)
図 10.20 SYNC タイミング
t CTSLW
t CTSHW
t DCDLW
t DCDHW
図 10.21 CTS、DCD タイミング
CLK
t RTSD
図 10.22 RTS タイミング
10-50
10. 電気的特性
(6)
その他
t If
t Ir
図 10.23 個別規定のない入力信号の立ち上がり時間、立ち下がり時間
2.0V
0.8V
2.0V
0.8V
2.4V
0.8V
入力信号のリファレンス・レベル
2.4V
0.8V
出力信号のリファレンス・レベル
図 10.24 リファレンス・レベル（特に規定のないもの）
V CC
RL
テスト・ポイント
ダイオード*
C
R
R L＝1.6 kΩ
C＝90 pF
R＝12 kΩ
【注】 *
1S2074Hもしくは1S2074H相当品。
図 10.25 バス・タイミング負荷（1）（TTL 負荷）
VCC
1.6 kΩ
テスト・ポイント
90 pF
図 10.26 バス・タイミング負荷（2）（オープン・ドレイン負荷）
10-51
11.
外形寸法図
11.1
外形寸法図
図 11.1 に HD64570 の外形寸法図を示します。
Unit: mm
30.23 +0.12
–0.13
29.28
74
54
53
84
1
11
0.20 M
1.94
1.27
*0.42 ± 0.10
0.38 ± 0.08
28.20 ± 0.50
*Dimension including the plating thickness
Base material dimension
0.90
0.75
2.55 ± 0.15
33
32
12
4.40 ± 0.20
30.23 +0.12
–0.13
75
28.20 ± 0.50
0.10
Hitachi Code
JEDEC
EIAJ
Weight (reference value)
CP-84
Conforms
Conforms
6.4 g
図 11.1 外形寸法図(CP−84)
11-1
11. 外形寸法図
Unit: mm
23.2 ± 0.3
20
66
45
44
0.8
23.2 ± 0.3
67
23
88
0.10
*Dimension including the plating thickness
Base material dimension
*0.17 ± 0.05
0.15 ± 0.04
1.6
2.70
0.15 M
3.05 Max
22
0.10 +0.15
–0.10
1
*0.37 ± 0.08
0.35 ± 0.06
1.6
0° – 8°
0.8 ± 0.3
Hitachi Code
JEDEC
EIAJ
Weight (reference value)
図 11.2 外形寸法図(FP−88)
11-2
FP-88
—
Conforms
2.4 g
付録
A. ディスクリプタ早見表
ディスクリプタ要素
アドレス
備考
CPU モード 0,1
CPU モード 2,3
チェイン・ポインタ L(CPL)
2n
2n＋1
チェイン・ポインタ H(CPH)
2n＋1
2n
バッファ・ポインタ L(BPL)
2n＋2
2n＋3
バッファ・ポインタ H(BPH)
2n＋3
2n＋2
バッファ・ポインタ B(BPB)
2n＋4
2n＋5
(予備)
2n＋5
2n＋4
データ長 L(DLL)
2n＋6
2n＋7
データ長 H(DLH)
2n＋7
2n＋6
ステータス(ST)
2n＋8
2n＋9
(予備)
2n＋9
2n＋8
図 A.1
図 A.2
図 A.3
表 A.1
n は整数
H
15
L
8 7
CPH
0
CPL
図 A.1 チェイン・ポインタ
B
H
23
16 15
BPB
L
8 7
BPH
0
BPL
図 A.2 バッファ・ポインタ
付録-1
付録
H
15
L
8 7
DLH
0
DLL
図 A.3 データ長
表 A.1（1） ステータスの構成（送信時）
ビット
機能
7
EOM
6
（未使用）
5
（未使用）
4
（未使用）
3
（未使用）
2
（未使用）
1
（未使用）
0
EOT
表 A.1（2） ステータスの構成（受信時）
付録-2
ビット
機能
7
EOM
6
ショート・フレーム
5
アボート
4
端数ビット
3
オーバラン
2
CRC
1
（未使用）
0
（未使用）
付録
B. レジスタ早見表
B.1 レジスタ一覧表
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
00H
01H
ロー・パワー・レジスタ：LPR
01H
00H
未使用
02H
03H
物理アドレス境界レジスタ 0：PABR0
03H
02H
物理アドレス境界レジスタ 1：PABR1
04H
05H
ウェイト・コントロール・レジスタ L：WCRL
05H
04H
ウェイト・コントロール・レジスタ M：WCRM
06H
07H
ウェイト・コントロール・レジスタ H：WCRH
07H
06H
未使用
08H
09H
DMA プライオリティ・コントロール・レジスタ：PCR*
09H
08H
DMA マスター・イネーブル・レジスタ： DMER*
0AH
0BH
未使用
0BH
0AH
未使用
0CH
0DH
未使用
0DH
0CH
未使用
0EH
0FH
未使用
0FH
0EH
未使用
10H
11H
割込みステータス・レジスタ 0：ISR0
11H
10H
割込みステータス・レジスタ 1：ISR1
12H
13H
割込みステータス・レジスタ 2：ISR2
13H
12H
未使用
14H
15H
割込み許可レジスタ 0：IER0
15H
14H
割込み許可レジスタ 1：IER1
16H
17H
割込み許可レジスタ 2：IER2
17H
16H
未使用
18H
19H
割込みコントロール・レジスタ：ITCR
19H
18H
未使用
1AH
1BH
割込み固定ベクタ・レジスタ：IVR
1BH
1AH
未使用
1CH
1DH
割込みモディファィベクタ・レジスタ： IMVR
1DH
1CH
未使用
1EH
1FH
未使用
1EH
未使用
1FH
【注】 *
システム
ウェイト・コ
ントロール
DMAC（共通）
割込みコント
ロール
PCR と DMER は、ワード・アクセスできません。リード、ライト時には、バイト・アクセスして
ください。
付録-3
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
20H
21H
MSCI TX／RX バッファ・レジスタ L ・チャネル 0：TRBL チャネ MSCI（チャネ
ル0
ル 0）
21H
20H
MSCI TX／RX バッファ・レジスタ H ・チャネル 0：TRBH チャネ
ル0
22H
23H
MSCI ステータス・レジスタ 0 ・チャネル 0：ST0 チャネル 0
23H
22H
MSCI ステータス・レジスタ 1 ・チャネル 1：ST1 チャネル 0
24H
25H
MSCI ステータス・レジスタ 2 ・チャネル 0：ST2 チャネル 0
25H
24H
MSCI ステータス・レジスタ 3 ・チャネル 0：ST3 チャネル 0
26H
27H
MSCI フレーム・ステータス・レジスタ・チャネル 0：FST チャネル
27H
26H
未使用
28H
29H
MSCI 割込み許可レジスタ 0 ・チャネル 0：IE0 チャネル 0
0
29H
28H
MSCI 割込み許可レジスタ 1 ・チャネル 0：IE1 チャネル 0
2AH
2BH
MSCI 割込み許可レジスタ 2 ・チャネル 0：IE2 チャネル 0
2BH
2AH
MSCI フレーム割込み許可レジスタ・チャネル 0：FIE チャネル 0
2CH
2DH
MSCI コマンド・レジスタ・チャネル 0：CMD チャネル 0
2DH
2CH
未使用
2EH
2FH
MSCI モード・レジスタ 0 ・チャネル 0：MD0 チャネル 0
2FH
2EH
MSCI モード・レジスタ 1 ・チャネル 0：MD1 チャネル 0
30H
31H
MSCI モード・レジスタ 2 ・チャネル 0：MD2 チャネル 0
31H
30H
MSCI コントロール・レジスタ・チャネル 0：CTL チャネル 0
32H
33H
MSCI 同期／アドレス・レジスタ 0 ・チャネル 0：SA0 チャネル 0
33H
32H
MSCI 同期／アドレス・レジスタ 1 ・チャネル 0：SA1 チャネル 0
34H
35H
MSCI アイドル・パターン・レジスタ・チャネル 0：IDL チャネル 0
35H
34H
MSCI タイム・コンスタント・レジスタ・チャネル 0：TMC チャネ
ル0
36H
37H
MSCI RX クロック・ソース・レジスタ・チャネル 0：RXS チャネ
ル0
37H
36H
MSCI TX クロック・ソース・レジスタ・チャネル 0：TXS チャネ
ル0
38H
39H
MSCI TX レディ・コントロール・レジスタ 0 ・チャネル 0：TRC0
チャネル 0
39H
38H
MSCITX レディ・コントロール・レジスタ 1 ・チャネル 0：TRC1 チ
ャネル 0
3AH
3BH
MSCIRX レディ・コントロール・レジスタ・チャネル 0：RRC チャ
ネル 0
3BH
3AH
未使用
3CH
3DH
MSCI カレント・ステータス・レジスタ 0 ・チャネル：CST0 チャネ
ル0
3DH
3CH
MSCI カレント・ステータス・レジスタ 1 ・チャネル 0：CST1 チャ
ネル 0
3EH
3FH
未使用
3FH
3EH
未使用
付録-4
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
40H
41H
MSCI TX／RX バッファ・レジスタ L ・チャネル 1：TRBL チャネ MSCI（チャネ
ル 1）
ル1
41H
40H
MSCI TX／RX バッファ・レジスタ H ・チャネル 1：TRBH チャネ
ル1
42H
43H
MSCI ステータス・レジスタ 0 ・チャネル 1 ・ ST0 チャネル 1
43H
42H
MSCI ステータス・レジスタ 1 ・チャネル 1 ・ ST1 チャネル 1
44H
45H
MSCI ステータス・レジスタ 2 ・チャネル 1 ・ ST2 チャネル 1
45H
44H
MSCI ステータス・レジスタ 3 ・チャネル 1 ・ ST3 チャネル 1
46H
47H
MSCI フレーム・ステータス・レジスタ・チャネル 1：FST チャネル
1
47H
46H
未使用
48H
49H
MSCI 割込み許可レジスタ 0 ・チャネル 1：IE0 チャネル 1
49H
48H
MSCI 割込み許可レジスタ 1 ・チャネル 1：IE1 チャネル 1
4AH
4BH
MSCI 割込み許可レジスタ 2 ・チャネル 1：IE2 チャネル 1
4BH
4AH
MSCI フレーム割込み許可レジスタ・チャネル 1：FIE チャネル 1
4CH
4DH
MSCI コマンド・レジスタ・チャネル 1：CMD チャネル 1
4DH
4CH
未使用
4EH
4FH
MSCI モード・レジスタ 0 ・チャネル 1：MD0 チャネル 1
4FH
4EH
MSCI モード・レジスタ 1 ・チャネル 1：MD1 チャネル 1
50H
51H
MSCI モード・レジスタ 2 ・チャネル 1：MD2 チャネル 1
51H
50H
MSCI コントロール・レジスタ・チャネル 1：CTL チャネル 1
52H
53H
MSCI 同期／アドレス・レジスタ 0 ・チャネル 1：SA0 チャネル 1
53H
52H
MSCI 同期／アドレス・レジスタ 1 ・チャネル 1：SA1 チャネル 1
54H
55H
MSCI アイドル・パターン・レジスタ・チャネル 1：IDL チャネル 1
55H
54H
MSCI タイム・コンスタント・レジスタ・チャネル 1：TMC チャネ
ル1
56H
57H
MSCIRX クロック・ソース・レジスタ・チャネル 1：RXS チャネル
1
57H
56H
MSCITX クロック・ソース・レジスタ・チャネル 1：TXS チャネル 1
58H
59H
MSCITX レディ・コントロール・レジスタ 0 ・チャネル 1：TRC0 チ
ャネル 1
59H
58H
MSCI TX レディ・コントロール・レジスタ 1 ・チャネル 1：TRC1
チャネル 1
5AH
5BH
MSCI RX レディ・コントロール・レジスタ・チャネル 1：RRC チ
ャネル 1
5BH
5AH
未使用
5CH
5DH
MSCI カレント・ステータス・レジスタ 0 ・チャネル 1：CST0 チャ
ネル 1
5DH
5CH
MSCI カレント・ステータス・レジスタ 1 ・チャネル 1：CST1 チャ
ネル 1
5EH
5FH
未使用
5FH
5EH
未使用
付録-5
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
60H
61H
タイマ・アップ・カウンタ L ・チャネル 0：TCNTL チャネル 0
61H
60H
タイマ・アップ・カウンタ H ・チャネル 0：TCNTH チャネル 0
62H
63H
タイマ・コンスタント・レジスタ L ・チャネル 0：TCONRL チャネ
ル0
63H
62H
タイマ・コンスタント・レジスタ H ・チャネル 0：TCONRH チャネ
ル0
64H
65H
タイマ・コントロール／ステータス・レジスタ・チャネル 0：TCSR
チャネル 0
65H
64H
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 0：TEPR
チャネル 0
66H
67H
未使用
67H
66H
未使用
68H
69H
タイマ・アップ・カウンタ L ・チャネル 1：TCNTL チャネル 1
69H
68H
タイマ・アップ・カウンタ H ・チャネル 1：TCNTH チャネル 1
6AH
6BH
タイマ・コンスタント・レジスタ L ・チャネル 1：TCONRL チャネ
ル1
6BH
6AH
タイマ・コンスタント・レジスタ H ・チャネル 1：TCONRH チャネ
ル1
6CH
6DH
タイマ・コントロール／ステータス・レジスタ・チャネル 1：TCSR
チャネル 1
6DH
6CH
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 1：TEPR
チャネル 1
6EH
6FH
未使用
6FH
6EH
未使用
70H
71H
タイマ・アップ・カウンタ L ・チャネル 2：TCNTL チャネル 2
71H
70H
タイマ・アップ・カウンタ H ・チャネル 2：TCNTH チャネル 2
72H
73H
タイマ・コンスタント・レジスタ L ・チャネル 2：TCONRL チャネ
ル2
73H
72H
タイマ・コンスタント・レジスタ H ・チャネル 2：TCONRH チャネ
ル2
74H
75H
タイマ・コントロール／ステータス・レジスタ・チャネル 2：TCSR
チャネル 2
75H
74H
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 2：TEPR
チャネル 2
76H
77H
未使用
77H
76H
未使用
付録-6
タイマ（チャ
ネル 0）
タイマ（チャ
ネル 1）
タイマ（チャ
ネル 2）
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
タイマ（チャ
ネル 3）
78H
79H
タイマ・アップ・カウンタ L ・チャネル 3：TCNTL チャネル 3
79H
78H
タイマ・アップ・カウンタ H ・チャネル 3：TCNTH チャネル 3
7AH
7BH
タイマ・コンスタント・レジスタ L／チャネル 3：TCONRL チャネ
ル3
7BH
7AH
タイマ・コンスタント・レジスタ H ・チャネル 3：TCONRH チャネ
ル3
7CH
7DH
タイマ・コントロール／ステータス・レジスタ・チャネル 3：TCSR
チャネル 3
7DH
7CH
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 3：TEPR
チャネル 3
7EH
7FH
未使用
7FH
7EH
未使用
80H
81H
ディスティネーション・アドレス・レジスタ L チャネル 0(バッファ・ DMAC（チャ
アドレス・レジスタ L チャネル 0)：DARL チャネル 0(BARL チャネ ネル 0）
ル 0)
81H
80H
ディスティネーション・アドレス・レジスタ H チャネル 0(バッファ・
アドレス・レジスタ H チャネル 0)：DARH チャネル 0(BARH チャネ
ル 0)
82H
83H
ディスティネーション・アドレス・レジスタ B チャネル 0(バッファ・
アドレス・レジスタ B チャネル 0)：DARB チャネル 0(BARB チャネ
ル 0)
83H
82H
未使用
84H
85H
未使用
85H
84H
未使用
86H
87H
チェイン・ポンイタ・ベース・チャネル 0：CPB チャネル 0
87H
86H
未使用
88H
89H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 0：CDAL
チャネル 0
89H
88H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 0：CDAH
チャネル 0
8AH
8BH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 0：EDAL
チャネル 0
8BH
8AH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 0：EDAH
チャネル 0
8CH
8DH
受信バッファ長 L チャネル 0：BFLL チャネル 0
8DH
8CH
受信バッファ長 H チャネル 0：BFLH チャネル 0
8EH
8FH
バイト・カウント・レジスタ L チャネル 0：BCRL チャネル 0
8FH
8EH
バイト・カウント・レジスタ H チャネル 0：BCRH チャネル 0
90H
91H
DMA ステータス・レジスタ・チャネル 0：DSR チャネル 0
91H
90H
DMA モード・レジスタ・チャネル 0：DMR チャネル 0
92H
93H
未使用
93H
92H
フレーム終了割込みカウンタ・チャネル 0：FCT チャネル 0
94H
95H
DMA 割込み許可レジスタ・チャネル 0： DIR チャネル 0
95H
94H
DMA コマンド・レジスタ・チャネル 0： DCR チャネル 0
付録-7
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
96H
97H
未使用
97H
96H
未使用
98H
99H
未使用
99H
98H
未使用
9AH
9BH
未使用
9BH
9AH
未使用
9CH
9DH
未使用
9DH
9CH
未使用
9EH
9FH
未使用
9FH
9EH
未使用
A0H
A1H
バッファ・アドレス・レジスタ L チャネル 1：BARL チャネル 1
A1H
A0H
バッファ・アドレス・レジスタ H チャネル 1：BARH チャネル 1
A2H
A3H
バッファ・アドレス・レジスタ B チャネル 1：BARB チャネル 1
A3H
A2H
未使用
A4H
A5H
ソース・アドレス・レジスタ L チャネル 1：SARL チャネル 1
A5H
A4H
ソース・アドレス・レジスタ H チャネル 1：SARH チャネル 1
A6H
A7H
ソース・アドレス・レジスタ B チャネル 1 (チェイン・ポインタ・ベ
ース・チャネル 1)：SARB チャネル 1(CPB チャネル 1)
A7H
A6H
未使用
A8H
A9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 1：CDAL
チャネル 1
A9H
A8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 1：CDAH
チャネル 1
AAH
ABH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 1：EDAL
チャネル 1
ABH
AAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 1：EDAH
チャネル 1
ACH
ADH
未使用
ADH
ACH
未使用
AEH
AFH
バイト・カウント・レジスタ L チャネル 1：BCRL チャネル 1
AFH
AEH
バイト・カウント・レジスタ H チャネル 1：BCRH チャネル 1
B0H
B1H
DMA ステータス・レジスタ・チャネル 1：DSR チャネル 1
B1H
B0H
DMA モード・レジスタ・チャネル 1：DMR チャネル 1
B2H
B3H
未使用
B3H
B2H
フレーム終了割込みカウンタ・チャネル 1：FCT チャネル 1
B4H
B5H
DMA 割込み許可レジスタ・チャネル 1： DIR チャネル 1
B5H
B4H
DMA コマンド・レジスタ・チャネル 1： DCR チャネル 1
B6H
B7H
未使用
B7H
B6H
未使用
B8H
B9H
未使用
B9H
B8H
未使用
BAH
BBH
未使用
付録-8
DMAC（チャ
ネル 0）
DMAC（チャ
ネル 1）
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
BBH
BAH
未使用
BCH
BDH
未使用
BDH
BCH
未使用
BEH
BFH
未使用
BFH
BEH
未使用
C0H
C1H
ディスティネーション・アドレス・レジスタ L チャネル 2(バッファ・ DMAC（チャ
アドレス・レジスタ L チャネル 2)：DARL チャネル 2(BARL チャネ ネル 2）
ル 2)
C1H
C0H
ディスティネーション・アドレス・レジスタ H チャネル 2(バッファ・
アドレス・レジスタ H チャネル 2)：DARH チャネル 2(BARH チャネ
ル 2)
C2H
C3H
ディスティネーション・アドレス・レジスタ B チャネル 2(バッファ・
アドレス・レジスタ B チャネル 2)：DARB チャネル 2(BARB チャネ
ル 2)
C3H
C2H
未使用
C4H
C5H
未使用
C5H
C4H
未使用
C6H
C7H
チェイン・ポインタ・ベース・チャネル 2：CPB チャネル 2
C7H
C6H
未使用
C8H
C9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 2：CDAL
チャネル 2
C9H
C8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 2：CDAH
チャネル 2
CAH
CBH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 2：EDAL
チャネル 2
CBH
CAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 2：EDAH
チャネル 2
CCH
CDH
受信バッファ長 L チャネル 2：BFLL チャネル 2
CDH
CCH
受信バッファ長 H チャネル 2：BFLH チャネル 2
CEH
CFH
バイト・カウント・レジスタ L チャネル 2：BCRL チャネル 2
CFH
CEH
バイト・カウント・レジスタ H チャネル 2：BCRH チャネル 2
D0H
D1H
DMA ステータス・レジスタ・チャネル 2：DSR チャネル 2
D1H
D0H
DMA モード・レジスタ・チャネル 2：DMR チャネル 2
D2H
D3H
未使用
D3H
D2H
フレーム終了割込みカウンタ・チャネル 2：FCT チャネル 2
D4H
D5H
DMA 割込み許可レジスタ・チャネル 2： DIR チャネル 2
D5H
D4H
DMA コマンド・レジスタ・チャネル 2： DCR チャネル 2
D6H
D7H
未使用
D7H
D6H
未使用
D8H
D9H
未使用
D9H
D8H
未使用
DAH
DBH
未使用
DBH
DAH
未使用
DCH
DDH
未使用
DMAC（チャ
ネル 1）
付録-9
付録
アドレス
レジスタ
機能
CPU モード CPU モード
0,1
2,3
DDH
DCH
未使用
DEH
DFH
未使用
DFH
DEH
未使用
E0H
E1H
バッファ・アドレス・レジスタ L チャネル 3：BARL チャネル 3
E1H
E0H
バッファ・アドレス・レジスタ H チャネル 3：BARH チャネル 3
E2H
E3H
バッファ・アドレス・レジスタ B チャネル 3：BARB チャネル 3
E3H
E2H
未使用
E4H
E5H
ソース・アドレス・レジスタ L チャネル 3：SARL チャネル 3
E5H
E4H
ソース・アドレス・レジスタ H チャネル 3：SARH チャネル 3
E6H
E7H
ソース・アドレス・レジスタ B チャネル 3(チェイン・ポインタ・ベ
ース・チャネル 3)：SARB チャネル 3(CPB チャネル 3)
E7H
E6H
未使用
E8H
E9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 3：CDAL
チャネル 3
E9H
E8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 3：CDAH
チャネル 3
EAH
EBH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 3：EDAL
チャネル 3
EBH
EAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 3：EDAH
チャネル 3
ECH
EDH
未使用
EDH
ECH
未使用
EEH
EFH
バイト・カウント・レジスタ L チャネル 3：BCRL チャネル 3
EFH
EEH
バイト・カウント・レジスタ H チャネル 3：BCRH チャネル 3
F0H
F1H
DMA ステータス・レジスタ・チャネル 3：DSR チャネル 3
F1H
F0H
DMA モード・レジスタ・チャネル 3：DMR チャネル 3
F2H
F3H
未使用
F3H
F2H
フレーム終了割込みカウンタ・チャネル 3：FCT チャネル 3
F4H
F5H
DMA 割込み許可レジスタ・チャネル 3： DIR チャネル 3
F5H
F4H
DMA コマンド・レジスタ・チャネル 3： DCR チャネル 3
F6H
F7H
未使用
F7H
F6H
未使用
F8H
F9H
未使用
F9H
F8H
未使用
FAH
FBH
未使用
FBH
FAH
未使用
FCH
FDH
未使用
FDH
FCH
未使用
FEH
FFH
未使用
FFH
FEH
未使用
付録-10
DMAC（チャ
ネル 2）
DMAC（チャ
ネル 3）
付録
B.2 レジスタ一覧
CPU モード 0,1：00H
CPU モード 2, 3：01H
ロー・パワー・レジスタ：LPR
ビット：
システム
7
6
5
4
3
2
1
0
−
−
−
−
−
−
−
IOSTP
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
−
−
R/W
I/O ストップ
0: SYSTEM STOPモードへ移行しない。
1: SYSTEM STOP モードへ移行する。
CPU モード 0,1：02H
CPU モード 2, 3：03H
物理アドレス境界レジスタ 0：PABR0
ビット：
初期値：
R/W：
ウェイト・コントロール
7
6
5
4
3
2
1
0
PB07
PB06
PB05
PB04
PB03
PB02
PB01
PB00
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PALエリア、PAMエリア境界アドレス（上位8ビット）
CPU モード 0,1：03H
CPU モード 2, 3：02H
物理アドレス境界レジスタ 1：PABR1
ビット：
初期値：
R/W：
ウェイト・コントロール
7
6
5
4
3
2
1
0
PB17
PB16
PB15
PB14
PB13
PB12
PB11
PB10
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
PAMエリア、PAHエリア境界アドレス(上位8ビット）
付録-11
付録
CPU モード 0,1：04H
CPU モード 2, 3：05H
ウェイト・コントロール・レジスタ L：WCRL
ビット：
ウェイト・コントロール
7
6
5
4
3
2
1
0
−
−
−
−
−
PALW2
PALW1
PALW0
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PAL エリア・ウェイト
CPU モード 0,1：05H
CPU モード 2, 3：04H
ウェイト・コントロール・レジスタ M：WCRM
ビット：
ウェイト・コントロール
7
6
5
4
3
2
1
0
PAMW0
−
−
−
−
−
PAMW2
PAMW1
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PAM エリア・ウェイト
CPU モード 0,1：06H
CPU モード 2, 3：07H
ウェイト・コントロール・レジスタ H：WCRH
ビット：
ウェイト・コントロール
7
6
5
4
3
2
1
0
PAHW0
−
−
−
−
−
PAHW2
PAHW1
初期値：
0
0
0
0
0
1
1
1
R/W：
−
−
−
−
−
R/W
R/W
R/W
PAHエリア・ウェイト
付録-12
付録
CPU モード 0,1：08H
CPU モード 2, 3：09H
DMA プライオリティ・コントロール・レジスタ：PCR*
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（共通）
7
6
5
4
3
2
1
0
−
−
−
BRC
CCC
PR2
PR1
PR0
0
0
0
0
0
0
0
0
−
−
−
R/W
R/W
R/W
R/W
R/W
バス権放棄条件
0: 全要求なし時
1: チャネル一巡時
チャネル優先順位指定
チャネル切換え条件
0: 1 バスサイクルごと
1: 当該チャネルのDMA
要求がなくなったとき
【注】 *
PCR は、ワード・アクセスできません。リード、ライト時には、バイト・アクセスして
ください。
CPU モード 0,1：09H
CPU モード 2, 3：08H
DMA マスター・イネーブル・レジスタ： DMER*
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（共通）
7
6
5
4
3
2
1
0
DME
−
−
−
−
−
−
−
1
0
0
0
0
0
0
0
R/W
−
−
−
−
−
−
−
DMA マスタ・イネーブル
0: ディスエーブル
1: イネーブル
【注】 *
DMER は、ワード・アクセスできません。リード、ライト時には、バイト・アクセスし
てください。
付録-13
付録
CPU モード 0,1：10H
CPU モード 2, 3：11H
割込みステータス・レジスタ 0：ISR0
ビット：
7
6
TXINT1
RXINT1
5
4
TXRDY1 RXRDY1
割込みコントロール
3
2
TXINT0
RXINT0
1
0
TXRDY0 RXRDY0
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
R
R
MSCI チャネル0 RXRDY
0: 要求なし
1: 要求あり
MSCIチャネル1 TXINT
0: 要求なし
1: 要求あり
MSCIチャネル1 RXINT
0: 要求なし
1: 要求あり
MSCIチャネル1 TXRDY
0: 要求なし
1: 要求あり
MSCIチャネル1 RXRDY
0: 要求なし
1: 要求あり
付録-14
MSCIチャネル0 TXRDY
0: 要求なし
1: 要求あり
MSCIチャネル0 RXINT
0: 要求なし
1: 要求あり
MSCIチャネル0 TXINT
0: 要求なし
1: 要求あり
付録
CPU モード 0,1：11H
CPU モード 2, 3：10H
割込みステータス・レジスタ 1：ISR1
ビット：
割込みコントロール
7
6
5
4
3
2
1
0
DMIB3
DMIA3
DMIB2
DMIA2
DMIB1
DMIA1
DMIB0
DMIA0
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
R
R
DMA割込みA チャネル0
0: 要求なし
1: 要求あり
DMA割込みB チャネル3
0: 要求なし
1: 要求あり
DMA割込みA チャネル3
0: 要求なし
1: 要求あり
DMA割込みB チャネル0
0: 要求なし
1: 要求あり
DMA割込みA チャネル1
0: 要求なし
1: 要求あり
DMA割込みB チャネル2
0: 要求なし
1: 要求あり
DMA割込みA チャネル2
0: 要求なし
1: 要求あり
DMA割込みB チャネル1
0: 要求なし
1: 要求あり
CPU モード 0,1：12H
CPU モード 2, 3：13H
割込みステータス・レジスタ 2：ISR2
ビット：
割込みコントロール
7
6
5
4
3
2
1
0
T3IRQ
T2IRQ
T1IRQ
T0IRQ
−
−
−
−
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
−
−
−
−
タイマ・チャネル3
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル2
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル0
割込み要求
0: 要求なし
1: 要求あり
タイマ・チャネル1
割込み要求
0: 要求なし
1: 要求あり
付録-15
付録
CPU モード 0,1：14H
CPU モード 2, 3：15H
割込み許可レジスタ 0：IER0
ビット：
7
6
5
4
割込みコントロール
3
2
1
0
TXINT1E RXINT1E TXRDY1E RXRDY1E TXINT0E RXINT0E TXRDY0ERXRDY0E
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
MSCI チャネル0
RXRDY イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル 1
TXINTイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
TXRDY イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
RXINT イネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
TXRDYイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル1
RXRDY イネーブル
0: ディスエーブル
1: イネーブル
付録-16
MSCI チャネル0
RXINTイネーブル
0: ディスエーブル
1: イネーブル
MSCI チャネル0
TXINT イネーブル
0: ディスエーブル
1: イネーブル
付録
CPU モード 0,1：15H
CPU モード 2, 3：14H
割込み許可レジスタ 1：IER1
ビット：
7
6
5
DMIB3E DMIA3E
初期値：
R/W：
割込みコントロール
4
3
DMIB2E DMIA2E
2
1
DMIB1E DMIA1E
0
DMIB0E DMIA0E
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
DMA 割込みA
チャネル0 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル3 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル0 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル3 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル1 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル2 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みA
チャネル2 イネーブル
0: ディスエーブル
1: イネーブル
DMA 割込みB
チャネル1 イネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：16H
CPU モード 2, 3：17H
割込み許可レジスタ 2：IER2
ビット：
初期値：
R/W：
割込みコントロール
7
6
5
4
3
2
1
0
T3IRQE
T2IRQE
T1IRQE
T0IRQE
−
−
−
−
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
タイマ・チャネル3
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル2
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル0
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
タイマ・チャネル1
割込み要求イネーブル
0: ディスエーブル
1: イネーブル
付録-17
付録
CPU モード 0,1：18H
CPU モード 2, 3：19H
割込みコントロール・レジスタ：ITCR
ビット：
7
6
5
4
3
2
1
0
IPC
IAK1
IAK0
VOS
−
−
−
−
初期値：
R/W：
割込みコントロール
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
割込み優先順位
0: MSCI > DMAC
1: DMAC > MSCI
アクノレッジ・サイクル方式
00: ノン・アクノレッジ・サイクル
01: シングル・アクノレッジ・サイクル
10: ダブル・アクノレッジ・サイクル
11: 予備
ベクタ出力方式
0: 固定ベクタ・レジスタ
1: モディファイ・ベクタ
・レジスタ
CPU モード 0,1：1AH
CPU モード 2, 3：1BH
割込み固定ベクタ・レジスタ：IVR
ビット：
初期値：
R/W：
割込みコントロール
7
6
5
4
3
2
1
0
IVR7
IVR6
IVR5
IVR4
IVR3
IVR2
IVR1
IVR0
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
固定ベクタ・アドレス
CPU モード 0,1：1CH
CPU モード 2, 3：1DH
割込みモディファイ・ベクタ・レジスタ： IMVR
ビット：
初期値：
R/W：
割込みコントロール
7
6
5
4
3
2
1
0
IMVR7
IMVR6
−
−
−
−
−
−
0
0
0
0
0
0
0
0
R/W
R/W
−
−
−
−
−
−
固定コード
モディファイ・ベクタ・アドレス
付録-18
付録
CPU モード 0,1：20H
CPU モード 2, 3：21H
MSCI TX／RX バッファ・レジスタ L ・チャネル 0：TRBL チャネル 0
ビット：
7
6
5
4
3
MSCI（チャネル 0）
2
1
0
調歩同期： TRB7
TRB6
TRB5
TRB4
TRB3
TRB2
TRB1
TRB0
バイト同期：（TRBL7）（TRBL6）（TRBL5）（TRBL4）（TRBL3）（TRBL2）（TRBL1）（TRBL0）
ビット同期HDLC：
初期値：
R/W：
X
X
X
X
X
X
X
X
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送受信バッファのリード／ライト値
CPU モード 0,1：21H
CPU モード 2, 3：20H
MSCI TX／RX バッファ・レジスタ H ・チャネル 0：TRBH チャネル 0
ビット：
7
6
5
4
3
MSCI（チャネル 0）
2
1
0
調歩同期： TRB15
TRB14
TRB13
TRB12
TRB11
TRB10
TRB9
TRB8
（TRBH6）
（TRBH5）
（TRBH4）（TRBH3）
（TRBH2）
（TRBH1）
（TRBH0）
バイト同期：（TRBH7）
ビット同期HDLC：
初期値：
R/W：
X
X
X
X
X
X
X
X
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送受信バッファのリード／ライト値
CPU モード 0,1：22H
CPU モード 2, 3：23H
MSCI ステータス・レジスタ 0 ・チャネル 0：ST0 チャネル 0
ビット：
調歩同期：
MSCI（チャネル 0）
7
6
5
4
3
2
1
0
TXINT
RXINT
−
−
−
−
TXRDY
RXRDY
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
−
−
−
−
R
R
TXINT 割込み
0: 割込みなし
1: 割込みあり
RXINT割込み
0: 割込みなし
1: 割込みあり
TX レディ
0: 送信バッファはTRC1で設定
された条件を満たしている。
1: 送信バッファはTRC0で設定
された条件を満たしている。
RXレディ
0: 受信バッファは空
1: 受信バッファはRRCで設定
された条件を満たしている。
付録-19
付録
CPU モード 0,1：23H
CPU モード 2, 3：22H
MSCI ステータス・レジスタ 1 ・チャネル 1：ST1 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
IDL
−
−
CCTS
CDCD
BRKD
BRKE
CLMD
SYNCD
−
−
FLGD
ABTD
IDLD
バイト同期：
UDRN
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
アンダラン・エラー
［バイト同期／
ビット同期モード］
0: アンダラン・エラーなし
1: アンダラン・エラー検出
送信部アイドル状態
0: 非アイドル状態
1: アイドル状態
SYN パターン検出
［バイト同期モード］
0: SYN パターンなし
1: SYN パターン検出
端子状態変化
0: 変化なし
1: 変化あり
フラグ検出
［ビット同期モード］
0: フラグなし
1: フラグ検出
端子状態変化
0: 変化なし
1: 変化あり
2クロック・ミッシング検出
［バイト同期／ビット同期モード］
0: 2 クロック・ミッシングなし
1: 2 クロック・ミッシング検出
付録-20
ブレーク終了検出
［調歩同期モード］
0: ブレーク終了なし
1: ブレーク終了検出
アイドル開始検出
［ビット同期モード］
0: アイドル開始なし
1: アイドル開始検出
ブレーク開始検出
［調歩同期モード］
0: ブレーク開始なし
1: ブレーク開始検出
アボート検出
［ビット同期モード］
0: アボートなし
1: アボート検出
付録
CPU モード 0,1：24H
CPU モード 2, 3：25H
MSCI ステータス・レジスタ 2 ・チャネル 0：ST2 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
PMP
PE
FRME
OVRN
−
−
−
−
−
−
EOM
SHRT
ABT
RBIT
バイト同期：
ビット同期HDLC：
初期値：
R/W：
CRCE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
受信フレーム終了
［ビット同期モード］
0: 受信フレーム
終了せず
1: 受信フレーム
終了検出
パリティ／MPビット
［調歩同期モード］
0: パリティ／MPビット“0”
1: パリティ／MPビット“1”
ショート・フレーム
［ビット同期モード］
0: フレーム正常終了
1: ショート・フレーム検出
フレーミング・エラー
［調歩同期モード］
0: フレーミング・
エラーなし
1: フレーミング・
エラー検出
CRC エラー
［バイト同期／ビット同期モード］
0: CRC エラーなし
1: CRC エラー検出
オーバラン・エラー
0: オーバラン・エラーなし
1: オーバラン・エラー検出
端数ビット・フレーム
［ビット同期モード］
0: フレーム正常終了
1: 端数ビット・フレーム検出
パリティ・エラー
［調歩同期モード］
0: パリティ・エラーなし
1: パリティ・エラー検出
アボート終了フレーム
［ビット同期モード］
0: フレーム正常終了
1: アボート終了フレーム検出
付録-21
付録
CPU モード 0,1：25H
CPU モード 2, 3：24H
MSCI ステータス・レジスタ 3 ・チャネル 0：ST3 チャネル 0
ビット：
7
6
5
4
調歩同期：
−
−
−
−
バイト同期：
MSCI（チャネル 0）
3
2
1
0
TXENBL RXENBL
SRCH
ビット同期HDLC：
SLOOP
初期値：
0
0
0
0
X
X
0
0
R/W：
−
−
R
R
R
R
R
R
センディング・オン・ループ
［ビット同期モード］
0: 下記以外
1: MSCIデータ送出中
0:
1:
RX イネーブル
0: ディスエーブル
1: イネーブル
入力端子状態
端子 Lowレベル
端子 High レベル
TX イネーブル
0: ディスエーブル
1: イネーブル
サーチ・モード
［バイト同期／ビット同期モード］
0: ADPLL 通常動作
1: ADPLL サーチ・モード
0:
1:
入力端子状態
端子Lowレベル
端子High レベル
CPU モード 0,1：26H
CPU モード 2, 3：27H
MSCI フレーム・ステータス・レジスタ・チャネル 0：FST チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
EOMF
SHRTF
ABTF
RBITF
OVRNF
CRCEF
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
バイト同期：
ビット同期HDLC：
初期値：
R/W：
受信完了時のフレーム・ステータス
付録-22
付録
CPU モード 0,1：28H
CPU モード 2, 3：29H
MSCI 割込み許可レジスタ 0 ・チャネル 0：IE0 チャネル 0
ビット：
7
調歩同期： TXINTE
MSCI（チャネル 0）
6
5
4
3
2
RXINTE
−
−
−
−
1
0
TXRDYE RXRDYE
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
−
−
−
−
R/W
R/W
TXINT 割込み
イネーブル
0: ディスエーブル
1: イネーブル
TXRDY 割込み
イネーブル
0: ディスエーブル
1: イネーブル
RXRDY割込み
イネーブル
0: ディスエーブル
1: イネーブル
RXINT割込み
イネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：29H
CPU モード 2, 3：28H
MSCI 割込み許可レジスタ 1 ・チャネル 0：IE1 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
IDLE
−
−
CCTSE
CDCDE
BRKDE
BRKEE
バイト同期： UDRNE
CLMDE SYNCDE
ビット同期HDLC：
初期値：
R/W：
FLGDE
−
−
ABTDE
IDLDE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CCTS 割込み
イネーブル
0: ディスエーブル
1: イネーブル
IDL割込みイネーブル
0: ディスエーブル
1: イネーブル
CLMD割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
UDRN 割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
BRKD 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABTD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CDCD 割込みイネーブル
0: ディスエーブル
1: イネーブル
SYNCD 割込みイネーブル
[ バイト同期モード]
0: ディスエーブル
1: イネーブル
FLGD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
BRKE 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
IDLD 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
付録-23
付録
CPU モード 0,1：2AH
CPU モード 2, 3：2BH
MSCI 割込み許可レジスタ 2 ・チャネル 0：IE2 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
PMPE
PEE
FRMEE
OVRNE
−
−
−
−
−
−
EOME
SHRTE
ABTE
RBITE
バイト同期：
ビット同期HDLC：
初期値：
R/W：
CRCEE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
EOM 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
FRME割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
PMP割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
SHRT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CRCE割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
RBIT 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
OVRN割込みイネーブル
0: ディスエーブル
1: イネーブル
PE割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CPU モード 0,1：2BH
CPU モード 2, 3：2AH
MSCI フレーム割込み許可レジスタ・チャネル 0：FIE チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
バイト同期：
ビット同期HDLC： EOMFE
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
−
−
−
−
−
−
−
EOMF割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
付録-24
付録
CPU モード 0,1：2CH
CPU モード 2, 3：2DH
MSCI コマンド・レジスタ・チャネル 0：CMD チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
CMD5
CMD4
CMD3
CMD2
CMD1
CMD0
初期値：
−
−
−
−
−
−
−
−
R/W：
−
−
W
W
W
W
W
W
バイト同期：
ビット同期HDLC：
コマンド
［送信コマンド］
000001: TX リセット
000010: TX イネーブル
000011: TX ディスエーブル
000100: TX CRC 初期化
000101: TX CRC 計算からの
除外
000110: End of Message
000111: アボート送出
001000: MPビット・オン
001001: TX バッファ・クリア
その他: 予約済
［その他のコマンド］
［受信コマンド］
100001: チャネル・リセット
010001: RX リセット
110001: エンター・サーチ・モード
010010: RX イネーブル
010011: RX ディスエーブル 000000: ノー・オペレーション
010100: RX CRC 初期化
010101: メッセージ・リジェクト
010110: サーチMPビット
010111: RX CRC 計算からの除外
011000: RX CRC 計算強制実行
CPU モード 0,1：2EH
CPU モード 2, 3：2FH
MSCI モード・レジスタ 0 ・チャネル 0：MD0 チャネル 0
ビット：
7
6
5
調歩同期： PRTCL2 PRTCL1 PRTCL0
MSCI（チャネル 0）
4
3
2
1
0
AUTO
−
−
STOP1
STOP0
CRCCC
CRC1
CRC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
R/W
R/W
R/W
プロトコル・モード
オート・イネーブル
000: 調歩同期モード
0: 不可
001: バイト同期
1: オート・イネーブル
モノシンク・モード
010: バイト同期
バイシンク・モード
011: バイト同期
外部同期モード
CRC 計算
100: ビット同期HDLC モード
[ バイト同期／
101: 予約済
ビット同期モード]
110: 予約済
0: ディスエーブル
111: 予約済
1: イネーブル
ストップ・ビット長
[ 調歩同期モード]
00: 1ビット
01: 1.5ビット
10: 2ビット
11: 予約済
CRC 計算式および
初期値
[ バイト同期／ビット同期モード]
0X: CRC-16
1X: CRC-CCITT
X0: 初期値オール“0”
X1: 初期値オール“1”
付録-25
付録
CPU モード 0,1：2FH
CPU モード 2, 3：2EH
MSCI モード・レジスタ 1 ・チャネル 0：MD1 チャネル 0
ビット：
7
6
5
4
MSCI（チャネル 0）
3
2
1
0
調歩同期： BRATE1 BRATE0 TXCHR1 TXCHR0 RXCHR1 RXCHR0 PMPM1
バイト同期：
−
−
−
−
−
−
PMPM0
−
−
ビット同期HDLC： ADDRS1 ADDRS0
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビットレート
［調歩同期モード］
00: 1/1 クロックレート
01: 1/16 クロックレート
10: 1/32 クロックレート
11: 1/64 クロックレート
送信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
アドレス・フィールド・チェック
［ビット同期モード］
00: アドレス・フィールド・
チェックなし
01: シングル・アドレス1
10: シングル・アドレス2
11: デュアル・アドレス
パリティ／マルチプロセッサ・モード
［調歩同期モード］
00: パリティ／MPビットなし
01: MPビットの付加 (コマンドで指定)
10: 偶数パリティの付加とチェック
11: 奇数パリティの付加とチェック
受信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
CPU モード 0,1：30H
CPU モード 2, 3：31H
MSCI モード・レジスタ 2 ・チャネル 0：MD2 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
CNCT1
CNCT0
CODE1
CODE0
バイト同期： NRZFM
DRATE1 DRATE0
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
−
R/W
R/W
NRZ 系／FM系選択
［バイト同期／
チャネル接続
ビット同期モード］
00: 全二重通信
0: NRZ 系
01: オート・エコー
伝送符号形式
1: FM系
10: 予約済
［バイト同期／
11: ローカル・ループ・バック
ビット同期モード］
［NRZ 系］
00: NRZ
01: NRZI
ビットレートに対するADPLL動作
10: 予約済
クロックの周波数倍率
11: 予約済
［バイト同期／ビット同期モード］
［FM 系］
00: × 8
00: マンチェスタ
01: ×16
01: FM1
10: ×32
10: FM0
11: 予約済
11: 予約済
付録-26
付録
CPU モード 0,1：31H
CPU モード 2, 3：30H
MSCI コントロール・レジスタ・チャネル 0：CTL チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
調歩同期：
−
−
−
−
BRK
−
−
UDRNC
IDLC
−
SYNCLD
バイト同期：
ビット同期HDLC：
0
−
初期値：
0
0
0
0
0
0
0
1
R/W：
−
−
R/W
R/W
R/W
R/W
R/W
R/W
センド・ブレーク
［調歩同期モード］
0: オフ
1: オン
（ブレーク送出）
アイドル状態制御
［バイト同期／
ビット同期モード］
0: マーク送出
1: アイドル・パターン送出
アンダラン時状態制御
［バイト同期モード］
0: アイドル状態に遷移
1: CRC 送出後アイドル状態に遷移
［ビット同期モード］
0: アボート送出後アイドル状態に遷移
1: FCS、フラグ送出後アイドル状態に遷移
リクエスト・ツー・センド
0:
端子Lowレベル出力
1:
端子High レベル出力
SYN キャラクタ・
ロード・イネーブル
［バイト同期モード］
0: ディスエーブル
1: イネーブル
付録-27
付録
CPU モード 0,1：32H
CPU モード 2, 3：33H
MSCI 同期／アドレス・レジスタ 0 ・チャネル 0：SA0 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
SA07
SA06
SA05
SA04
SA03
SA02
SA01
SA00
バイト同期：
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
受信用SYNパターン
バイシンク
送受信用SYN パターン（ビット7∼0）
外部同期
未使用
[ ビット同期モード]
アドレス・フィールド・チェックなし 未使用
HDLC
シングル・アドレス1
2次局アドレス（ビット7∼0）
シングル・アドレス2
未使用
デュアル・アドレス
2次局アドレス（ビット7∼0）
CPU モード 0,1：33H
CPU モード 2, 3：32H
MSCI 同期／アドレス・レジスタ 1 ・チャネル 0：SA1 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
調歩同期：
−
−
−
−
−
−
−
−
SA17
SA16
SA15
SA14
SA13
SA12
SA11
SA10
バイト同期：
0
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
送信用SYN パターン
バイシンク
送受信用SYN パターン（ビット15∼8）
外部同期
送信用SYN パターン
[ ビット同期モード]
HDLC
付録-28
アドレス・フィールド・チェックなし
未使用
シングル・アドレス1
未使用
シングル・アドレス2
2次局アドレス（ビット15∼8）
デュアル・アドレス
2次局アドレス（ビット15∼8）
付録
CPU モード 0,1：34H
CPU モード 2, 3：35H
MSCI アイドル・パターン・レジスタ・チャネル 0：IDL チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
IDL7
IDL6
IDL5
IDL4
IDL3
IDL2
IDL1
IDL0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アイドル・パターン
CPU モード 0,1：35H
CPU モード 2, 3：34H
MSCI タイム・コンスタント・レジスタ・チャネル 0：TMC チャネル 0
ビット：
調歩同期：
MSCI（チャネル 0）
7
6
5
4
3
2
1
0
TMC7
TMC6
TMC5
TMC4
TMC3
TMC2
TMC1
TMC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
リロード・タイマのロード値(1 ∼256)
CPU モード 0,1：36H
CPU モード 2, 3：37H
MSCI RX クロック・ソース・レジスタ・チャネル 0：RXS チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
RXCS2
RXCS1
RXCS0
RXBR3
RXBR2
RXBR1
RXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信クロック・ソース
000: RXC 端子入力
010: RXC 端子入力 ( ノイズ除去あり)
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: ADPLL 出力
(ADPLL 動作クロックはBRG 出力 )
111: ADPLL 出力
(ADPLL 動作クロックはRXC 端子入力 )
その他: 予約済
受信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済
付録-29
付録
CPU モード 0,1：37H
CPU モード 2, 3：36H
MSCI TX クロック・ソース・レジスタ・チャネル 0：TXS チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
TXCS2
TXCS1
TXCS0
TXBR3
TXBR2
TXBR1
TXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信クロック・ソース
000: TXC 端子入力
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: 受信側クロック
その他: 予約済
CPU モード 0,1：38H
送信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済
CPU モード 2, 3：39H
MSCI TX レディ・コントロール・レジスタ 0 ・チャネル 0：TRC0 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC04
TRC03
TRC02
TRC01
TRC00
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール0
CPU モード 0,1：39H
CPU モード 2, 3：38H
MSCI TX レディ・コントロール・レジスタ 1 ・チャネル 0：TRC1 チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC14
TRC13
TRC12
TRC11
TRC10
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
1
1
1
1
1
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール1
付録-30
付録
CPU モード 0,1：3AH
CPU モード 2, 3：3BH
MSCIRX レディ・コントロール・レジスタ・チャネル 0：RRC チャネル 0
MSCI（チャネル 0）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
RRC4
RRC3
RRC2
RRC1
RRC0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
RXレディ・コントロール
CPU モード 0,1：3CH
CPU モード 2, 3：3DH
MSCI カレント・ステータス・レジスタ 0 ・チャネル：CST0 チャネル 0
ビット：
7
6
5
調歩同期：
−
PMPC0
PEC0
バイト同期：
−
ビット同期HDLC： EOMC0 SHRTC0
4
3
FRMEC0 OVRNC0
−
−
ABTC0
RBITC0
MSCI（チャネル 0）
2
1
0
−
−
CDE0
CRCEC0
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段データのステータス
カレント・データ0
0: データなし
1: データあり
CPU モード 0,1：3DH
CPU モード 2, 3：3CH
MSCI カレント・ステータス・レジスタ 1 ・チャネル 0：CST1 チャネル 0
ビット：
7
6
5
調歩同期：
−
PMPC1
PEC1
−
−
−
ABTC1
RBITC1
バイト同期：
ビット同期HDLC： EOMC1 SHRTC1
4
3
FRMEC1 OVRNC1
MSCI（チャネル 0）
2
1
0
−
−
CDE1
CRCEC1
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段の前段のデータのステータス
カレント・データ1
0: データなし
1: データあり
付録-31
付録
CPU モード 0,1：40H
CPU モード 2, 3：41H
MSCI TX／RX バッファ・レジスタ L ・チャネル 1：TRBL チャネル 1
ビット：
7
6
5
4
3
MSCI（チャネル 1）
2
1
0
調歩同期： TRB7
TRB6
TRB5
TRB4
TRB3
TRB2
TRB1
TRB0
バイト同期：（TRBL7）（TRBL6）（TRBL5）（TRBL4）（TRBL3）（TRBL2）（TRBL1）（TRBL0）
ビット同期HDLC：
初期値：
R/W：
X
X
X
X
X
X
X
X
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送受信バッファのリード／ライト値
CPU モード 0,1：41H
CPU モード 2, 3：40H
MSCI TX／RX バッファ・レジスタ H ・チャネル 1：TRBH チャネル 1
ビット：
7
6
5
4
3
MSCI（チャネル 1）
2
1
0
調歩同期： TRB15
TRB14
TRB13
TRB12
TRB11
TRB10
TRB9
TRB8
（TRBH6）
（TRBH5）
（TRBH4）（TRBH3）
（TRBH2）
（TRBH1）
（TRBH0）
バイト同期：（TRBH7）
ビット同期HDLC：
初期値：
R/W：
X
X
X
X
X
X
X
X
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送受信バッファのリード／ライト値
CPU モード 0,1：42H
CPU モード 2, 3：43H
MSCI ステータス・レジスタ 0 ・チャネル 1 ・ ST0 チャネル 1
ビット：
調歩同期：
MSCI（チャネル 1）
7
6
5
4
3
2
1
0
TXINT
RXINT
−
−
−
−
TXRDY
RXRDY
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
−
−
−
−
R
R
TXINT 割込み
0: 割込みなし
1: 割込みあり
RXINT割込み
0: 割込みなし
1: 割込みあり
付録-32
TX レディ
0: 送信バッファはTRC1で設定
された条件を満たしている。
1: 送信バッファはTRC0で設定
された条件を満たしている。
RXレディ
0: 受信バッファは空
1: 受信バッファはRRCで設定
された条件を満たしている。
付録
CPU モード 0,1：43H
CPU モード 2, 3：42H
MSCI ステータス・レジスタ 1 ・チャネル 1 ・ ST1 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
IDL
−
−
CCTS
CDCD
BRKD
BRKE
CLMD
SYNCD
−
−
FLGD
ABTD
IDLD
バイト同期：
UDRN
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R
R/W
R/W
R/W
R/W
R/W
R/W
アンダラン・エラー
［バイト同期／
ビット同期モード］
0: アンダラン・エラーなし
1: アンダラン・エラー検出
送信部アイドル状態
0: 非アイドル状態
1: アイドル状態
SYN パターン検出
［バイト同期モード］
0: SYN パターンなし
1: SYN パターン検出
端子状態変化
0: 変化なし
1: 変化あり
フラグ検出
［ビット同期モード］
0: フラグなし
1: フラグ検出
端子状態変化
0: 変化なし
1: 変化あり
2クロック・ミッシング検出
［バイト同期／ビット同期モード］
0: 2 クロック・ミッシングなし
1: 2 クロック・ミッシング検出
ブレーク終了検出
［調歩同期モード］
0: ブレーク終了なし
1: ブレーク終了検出
アイドル開始検出
［ビット同期モード］
0: アイドル開始なし
1: アイドル開始検出
ブレーク開始検出
［調歩同期モード］
0: ブレーク開始なし
1: ブレーク開始検出
アボート検出
［ビット同期モード］
0: アボートなし
1: アボート検出
付録-33
付録
CPU モード 0,1：44H
CPU モード 2, 3：45H
MSCI ステータス・レジスタ 2 ・チャネル 1 ・ ST2 チャネル 1
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
PMP
PE
FRME
OVRN
−
−
−
−
−
−
EOM
SHRT
ABT
RBIT
バイト同期：
ビット同期HDLC：
初期値：
R/W：
CRCE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
受信フレーム終了
［ビット同期モード］
0: 受信フレーム
終了せず
1: 受信フレーム
終了検出
パリティ／MPビット
［調歩同期モード］
0: パリティ／MPビット“0”
1: パリティ／MPビット“1”
ショート・フレーム
［ビット同期モード］
0: フレーム正常終了
1: ショート・フレーム検出
付録-34
MSCI（チャネル 1）
フレーミング・エラー
［調歩同期モード］
0: フレーミング・
エラーなし
1: フレーミング・
エラー検出
CRC エラー
［バイト同期／ビット同期モード］
0: CRC エラーなし
1: CRC エラー検出
オーバラン・エラー
0: オーバラン・エラーなし
1: オーバラン・エラー検出
端数ビット・フレーム
［ビット同期モード］
0: フレーム正常終了
1: 端数ビット・フレーム検出
パリティ・エラー
［調歩同期モード］
0: パリティ・エラーなし
1: パリティ・エラー検出
アボート終了フレーム
［ビット同期モード］
0: フレーム正常終了
1: アボート終了フレーム検出
付録
CPU モード 0,1：45H
CPU モード 2, 3：44H
MSCI ステータス・レジスタ 3 ・チャネル 1 ・ ST3 チャネル 1
ビット：
7
6
5
4
調歩同期：
−
−
−
−
バイト同期：
MSCI（チャネル 1）
3
2
1
0
TXENBL RXENBL
SRCH
ビット同期HDLC：
SLOOP
初期値：
0
0
0
0
X
X
0
0
R/W：
−
−
R
R
R
R
R
R
センディング・オン・ループ
［ビット同期モード］
0: 下記以外
1: MSCIデータ送出中
0:
1:
RX イネーブル
0: ディスエーブル
1: イネーブル
入力端子状態
端子 Lowレベル
端子 High レベル
TX イネーブル
0: ディスエーブル
1: イネーブル
サーチ・モード
［バイト同期／ビット同期モード］
0: ADPLL 通常動作
1: ADPLL サーチ・モード
0:
1:
入力端子状態
端子Lowレベル
端子High レベル
CPU モード 0,1：46H
CPU モード 2, 3：47H
MSCI フレーム・ステータス・レジスタ・チャネル 1：FST チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
EOMF
SHRTF
ABTF
RBITF
OVRNF
CRCEF
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
バイト同期：
ビット同期HDLC：
初期値：
R/W：
受信完了時のフレーム・ステータス
付録-35
付録
CPU モード 0,1：48H
CPU モード 2, 3：49H
MSCI 割込み許可レジスタ 0 ・チャネル 1：IE0 チャネル 1
ビット：
7
調歩同期： TXINTE
MSCI（チャネル 1）
6
5
4
3
2
RXINTE
−
−
−
−
1
0
TXRDYE RXRDYE
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
−
−
−
−
R/W
R/W
TXINT 割込み
イネーブル
0: ディスエーブル
1: イネーブル
TXRDY 割込み
イネーブル
0: ディスエーブル
1: イネーブル
RXRDY割込み
イネーブル
0: ディスエーブル
1: イネーブル
RXINT割込み
イネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：49H
CPU モード 2, 3：48H
MSCI 割込み許可レジスタ 1 ・チャネル 1：IE1 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
IDLE
−
−
CCTSE
CDCDE
BRKDE
BRKEE
バイト同期： UDRNE
CLMDE SYNCDE
ビット同期HDLC：
初期値：
R/W：
FLGDE
−
IDLDE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
CCTS 割込み
イネーブル
0: ディスエーブル
1: イネーブル
IDL割込みイネーブル
0: ディスエーブル
1: イネーブル
CLMD割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
UDRN 割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
BRKD 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABTD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CDCD 割込みイネーブル
0: ディスエーブル
1: イネーブル
SYNCD 割込みイネーブル
[ バイト同期モード]
0: ディスエーブル
1: イネーブル
FLGD割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
付録-36
−
ABTDE
BRKE 割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
IDLD 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
付録
CPU モード 0,1：4AH
CPU モード 2, 3：4BH
MSCI 割込み許可レジスタ 2 ・チャネル 1：IE2 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
PMPE
PEE
FRMEE
OVRNE
−
−
−
−
−
−
EOME
SHRTE
ABTE
RBITE
バイト同期：
ビット同期HDLC：
初期値：
R/W：
CRCEE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
−
−
EOM 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
FRME割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
PMP割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
SHRT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CRCE割込みイネーブル
[ バイト同期／ビット同期モード]
0: ディスエーブル
1: イネーブル
RBIT 割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
OVRN割込みイネーブル
0: ディスエーブル
1: イネーブル
PE割込みイネーブル
[ 調歩同期モード]
0: ディスエーブル
1: イネーブル
ABT割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
CPU モード 0,1：4BH
CPU モード 2, 3：4AH
MSCI フレーム割込み許可レジスタ・チャネル 1：FIE チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
バイト同期：
ビット同期HDLC： EOMFE
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
−
−
−
−
−
−
−
EOMF割込みイネーブル
[ ビット同期モード]
0: ディスエーブル
1: イネーブル
付録-37
付録
CPU モード 0,1：4CH
CPU モード 2, 3：4DH
MSCI コマンド・レジスタ・チャネル 1：CMD チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
CMD5
CMD4
CMD3
CMD2
CMD1
CMD0
初期値：
−
−
−
−
−
−
−
−
R/W：
−
−
W
W
W
W
W
W
バイト同期：
ビット同期HDLC：
コマンド
［送信コマンド］
000001: TX リセット
000010: TX イネーブル
000011: TX ディスエーブル
000100: TX CRC 初期化
000101: TX CRC 計算からの
除外
000110: End of Message
000111: アボート送出
001000: MPビット・オン
001001: TX バッファ・クリア
その他: 予約済
［その他のコマンド］
［受信コマンド］
100001: チャネル・リセット
010001: RX リセット
110001: エンター・サーチ・モード
010010: RX イネーブル
010011: RX ディスエーブル 000000: ノー・オペレーション
010100: RX CRC 初期化
010101: メッセージ・リジェクト
010110: サーチMPビット
010111: RX CRC 計算からの除外
011000: RX CRC 計算強制実行
CPU モード 0,1：4EH
CPU モード 2, 3：4FH
MSCI モード・レジスタ 0 ・チャネル 1：MD0 チャネル 1
ビット：
7
6
5
調歩同期： PRTCL2 PRTCL1 PRTCL0
MSCI（チャネル 1）
4
3
2
1
0
AUTO
−
−
STOP1
STOP0
CRCCC
CRC1
CRC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
R/W
R/W
R/W
プロトコル・モード
オート・イネーブル
000: 調歩同期モード
0: 不可
001: バイト同期
1: オート・イネーブル
モノシンク・モード
010: バイト同期
バイシンク・モード
011: バイト同期
外部同期モード
CRC 計算
100: ビット同期HDLC モード
[ バイト同期／
101: 予約済
ビット同期モード]
110: 予約済
0: ディスエーブル
111: 予約済
1: イネーブル
付録-38
ストップ・ビット長
[ 調歩同期モード]
00: 1ビット
01: 1.5ビット
10: 2ビット
11: 予約済
CRC 計算式および
初期値
[ バイト同期／ビット同期モード]
0X: CRC-16
1X: CRC-CCITT
X0: 初期値オール“0”
X1: 初期値オール“1”
付録
CPU モード 0,1：4FH
CPU モード 2, 3：4EH
MSCI モード・レジスタ 1 ・チャネル 1：MD1 チャネル 1
ビット：
7
6
5
4
MSCI（チャネル 1）
3
2
1
0
調歩同期： BRATE1 BRATE0 TXCHR1 TXCHR0 RXCHR1 RXCHR0 PMPM1
バイト同期：
−
−
−
−
−
−
PMPM0
−
−
ビット同期HDLC： ADDRS1 ADDRS0
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
ビットレート
［調歩同期モード］
00: 1/1 クロックレート
01: 1/16 クロックレート
10: 1/32 クロックレート
11: 1/64 クロックレート
送信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
アドレス・フィールド・チェック
［ビット同期モード］
00: アドレス・フィールド・
チェックなし
01: シングル・アドレス1
10: シングル・アドレス2
11: デュアル・アドレス
パリティ／マルチプロセッサ・モード
［調歩同期モード］
00: パリティ／MPビットなし
01: MPビットの付加 (コマンドで指定)
10: 偶数パリティの付加とチェック
11: 奇数パリティの付加とチェック
受信キャラクタ長
［調歩同期モード］
00: 8ビット／キャラクタ
01: 7ビット／キャラクタ
10: 6ビット／キャラクタ
11: 5ビット／キャラクタ
CPU モード 0,1：50H
CPU モード 2, 3：51H
MSCI モード・レジスタ 2 ・チャネル 1：MD2 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
CNCT1
CNCT0
CODE1
CODE0
バイト同期： NRZFM
DRATE1 DRATE0
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
R/W
−
R/W
R/W
NRZ 系／FM系選択
［バイト同期／
チャネル接続
ビット同期モード］
00: 全二重通信
0: NRZ 系
01: オート・エコー
伝送符号形式
1: FM系
10: 予約済
［バイト同期／
11: ローカル・ループ・バック
ビット同期モード］
［NRZ 系］
00: NRZ
01: NRZI
ビットレートに対するADPLL動作
10: 予約済
クロックの周波数倍率
11: 予約済
［バイト同期／ビット同期モード］
［FM 系］
00: × 8
00: マンチェスタ
01: ×16
01: FM1
10: ×32
10: FM0
11: 予約済
11: 予約済
付録-39
付録
CPU モード 0,1：51H
CPU モード 2, 3：50H
MSCI コントロール・レジスタ・チャネル 1：CTL チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
調歩同期：
−
−
−
−
BRK
−
−
UDRNC
IDLC
−
SYNCLD
バイト同期：
ビット同期HDLC：
−
初期値：
0
0
0
0
0
0
0
1
R/W：
−
−
R/W
R/W
R/W
R/W
R/W
R/W
センド・ブレーク
［調歩同期モード］
0: オフ
1: オン
（ブレーク送出）
アイドル状態制御
［バイト同期／
ビット同期モード］
0: マーク送出
1: アイドル・パターン送出
アンダラン時状態制御
［バイト同期モード］
0: アイドル状態に遷移
1: CRC 送出後アイドル状態に遷移
［ビット同期モード］
0: アボート送出後アイドル状態に遷移
1: FCS、フラグ送出後アイドル状態に遷移
付録-40
0
リクエスト・ツー・センド
0:
端子Lowレベル出力
1:
端子High レベル出力
SYN キャラクタ・
ロード・イネーブル
［バイト同期モード］
0: ディスエーブル
1: イネーブル
付録
CPU モード 0,1：52H
CPU モード 2, 3：53H
MSCI 同期／アドレス・レジスタ 0 ・チャネル 1：SA0 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
SA07
SA06
SA05
SA04
SA03
SA02
SA01
SA00
バイト同期：
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
受信用SYNパターン
バイシンク
送受信用SYN パターン（ビット7∼0）
外部同期
未使用
[ ビット同期モード]
アドレス・フィールド・チェックなし 未使用
HDLC
シングル・アドレス1
2次局アドレス（ビット7∼0）
シングル・アドレス2
未使用
デュアル・アドレス
2次局アドレス（ビット7∼0）
CPU モード 0,1：53H
CPU モード 2, 3：52H
MSCI 同期／アドレス・レジスタ 1 ・チャネル 1：SA1 チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
調歩同期：
−
−
−
−
−
−
−
−
SA17
SA16
SA15
SA14
SA13
SA12
SA11
SA10
バイト同期：
0
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信用SYN パターン／アドレス・フィールド・チェック
[ バイト同期モード]
モノシンク
送信用SYN パターン
バイシンク
送受信用SYN パターン（ビット15∼8）
外部同期
送信用SYN パターン
[ ビット同期モード]
HDLC
アドレス・フィールド・チェックなし
未使用
シングル・アドレス1
未使用
シングル・アドレス2
2次局アドレス（ビット15∼8）
デュアル・アドレス
2次局アドレス（ビット15∼8）
付録-41
付録
CPU モード 0,1：54H
CPU モード 2, 3：55H
MSCI アイドル・パターン・レジスタ・チャネル 1：IDL チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
−
−
−
−
−
IDL7
IDL6
IDL5
IDL4
IDL3
IDL2
IDL1
IDL0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
1
1
1
1
1
1
1
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
アイドル・パターン
CPU モード 0,1：55H
CPU モード 2, 3：54H
MSCI タイム・コンスタント・レジスタ・チャネル 1：TMC チャネル 1
ビット：
調歩同期：
MSCI（チャネル 1）
7
6
5
4
3
2
1
0
TMC7
TMC6
TMC5
TMC4
TMC3
TMC2
TMC1
TMC0
バイト同期：
ビット同期HDLC：
初期値：
R/W：
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
リロード・タイマのロード値(1 ∼256)
CPU モード 0,1：56H
CPU モード 2, 3：57H
MSCI RX クロック・ソース・レジスタ・チャネル 1：RXS チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
RXCS2
RXCS1
RXCS0
RXBR3
RXBR2
RXBR1
RXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
受信クロック・ソース
000: RXC 端子入力
010: RXC 端子入力 ( ノイズ除去あり)
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: ADPLL 出力
(ADPLL 動作クロックはBRG 出力 )
111: ADPLL 出力
(ADPLL 動作クロックはRXC 端子入力 )
その他: 予約済
付録-42
受信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済
付録
CPU モード 0,1：57H
CPU モード 2, 3：56H
MSCI TX クロック・ソース・レジスタ・チャネル 1：TXS チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
TXCS2
TXCS1
TXCS0
TXBR3
TXBR2
TXBR1
TXBR0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
R/W
R/W
R/W
R/W
R/W
R/W
R/W
送信クロック・ソース
000: TXC 端子入力
100: 内蔵ボーレート・ジェネレータ(BRG)出力
110: 受信側クロック
その他: 予約済
送信部ボーレート
［クロック分周比］
0000: 1/1
0001: 1/2
0010: 1/4
0011: 1/8
0100: 1/16
0101: 1/32
0110: 1/64
0111: 1/128
1000: 1/256
1001: 1/512
その他: 予約済
CPU モード 0,1：58H
CPU モード 2, 3：59H
MSCI TX レディ・コントロール・レジスタ 0 ・チャネル 1：TRC0 チャネル 1MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC04
TRC03
TRC02
TRC01
TRC00
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール0
CPU モード 0,1：59H
CPU モード 2, 3：58H
MSCI TX レディ・コントロール・レジスタ 1 ・チャネル 1：TRC1 チャネル 1MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
TRC14
TRC13
TRC12
TRC11
TRC10
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
1
1
1
1
1
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
TX レディ・コントロール1
付録-43
付録
CPU モード 0,1：5AH
CPU モード 2, 3：5BH
MSCI RX レディ・コントロール・レジスタ・チャネル 1：RRC チャネル 1
MSCI（チャネル 1）
ビット：
7
6
5
4
3
2
1
0
調歩同期：
−
−
−
RRC4
RRC3
RRC2
RRC1
RRC0
バイト同期：
ビット同期HDLC：
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
R/W
R/W
R/W
R/W
R/W
RXレディ・コントロール
CPU モード 0,1：5CH
CPU モード 2, 3：5DH
MSCI カレント・ステータス・レジスタ 0 ・チャネル 1：CST0 チャネル 1
ビット：
7
6
5
調歩同期：
−
PMPC0
PEC0
バイト同期：
−
ビット同期HDLC： EOMC0 SHRTC0
4
3
FRMEC0 OVRNC0
−
−
ABTC0
RBITC0
2
1
0
−
−
CDE0
CRCEC0
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段データのステータス
カレント・データ0
0: データなし
1: データあり
CPU モード 0,1：5DH
CPU モード 2, 3：5CH
MSCI カレント・ステータス・レジスタ 1 ・チャネル 1：CST1 チャネル 1
ビット：
7
6
5
調歩同期：
−
PMPC1
PEC1
−
−
−
ABTC1
RBITC1
バイト同期：
ビット同期HDLC： EOMC1 SHRTC1
4
3
FRMEC1 OVRNC1
MSCI（チャネル 1）
2
1
0
−
−
CDE1
CRCEC1
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R
R
R
R
R
−
R
受信バッファ最上段の前段のデータのステータス
付録-44
MSCI（チャネル 1）
カレント・データ1
0: データなし
1: データあり
付録
CPU モード 0,1：60H
CPU モード 2, 3：61H
タイマ・アップ・カウンタ L ・チャネル 0：TCNTL チャネル 0
ビット：
7
6
5
4
タイマ（チャネル 0）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
27
R/W
26
R/W
25
R/W
24
R/W
23
R/W
22
R/W
21
R/W
20
CPU モード 0,1：61H
CPU モード 2, 3：60H
タイマ・アップ・カウンタ H ・チャネル 0：TCNTH チャネル 0
ビット：
7
6
5
4
タイマ（チャネル 0）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
215
R/W
214
R/W
213
R/W
212
R/W
211
R/W
210
R/W
29
R/W
28
CPU モード 0,1：62H
CPU モード 2, 3：63H
タイマ・コンスタント・レジスタ L ・チャネル 0：TCONRL チャネル 0
ビット：
7
6
5
4
タイマ（チャネル 0）
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W：
タイマ・コンスタント：
W
27
W
26
W
25
W
24
W
23
W
22
W
21
W
20
CPU モード 0,1：63H
CPU モード 2, 3：62H
タイマ・コンスタント・レジスタ H ・チャネル 0：TCONRH チャネル 0
ビット：
初期値：
R/W：
タイマ・コンスタント：
7
6
5
4
3
タイマ（チャネル 0）
2
1
0
1
1
1
1
1
1
1
1
W
215
W
214
W
213
W
212
W
211
W
210
W
29
W
28
付録-45
付録
CPU モード 0,1：64H
CPU モード 2, 3：65H
タイマ・コントロール／ステータス・レジスタ・チャネル 0：TCSR チャネル 0
ビット：
タイマ（チャネル 0）
7
6
5
4
3
2
1
0
CMF
ECMI
−
TME
−
−
−
−
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R/W
−
R/W
−
−
−
−
コンペア・マッチ・フラグ
タイマ・イネーブル
0: TCNT のカウンタ値と
TCONR の内容が不一致
1: TCNT のカウンタ値と
TCONR の内容が一致
0: カウント・アップ動作停止
1: カウント・アップ動作開始
CMF 割込みイネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：65H
CPU モード 2, 3：64H
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 0：TEPR チャネル 0
ビット：
タイマ（チャネル 0）
7
6
5
4
3
2
1
0
ECKS0
−
−
−
−
−
ECKS2
ECKS1
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
R/W
R/W
R/W
エキスパンド・クロック入力選択
000:
001:
010:
011:
100:
101:
110:
111:
付録-46
BC
BC/2
BC/4
BC/8
BC/16
BC/32
BC/64
BC/128
付録
CPU モード 0,1：68H
CPU モード 2, 3：69H
タイマ・アップ・カウンタ L ・チャネル 1：TCNTL チャネル 1
ビット：
7
6
5
4
タイマ（チャネル 1）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
27
R/W
26
R/W
25
R/W
24
R/W
23
R/W
22
R/W
21
R/W
20
CPU モード 0,1：69H
CPU モード 2, 3：68H
タイマ・アップ・カウンタ H ・チャネル 1：TCNTH チャネル 1
ビット：
7
6
5
4
タイマ（チャネル 1）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
215
R/W
214
R/W
213
R/W
212
R/W
211
R/W
210
R/W
29
R/W
28
CPU モード 0,1：6AH
CPU モード 2, 3：6BH
タイマ・コンスタント・レジスタ L ・チャネル 1：TCONRL チャネル 1
ビット：
7
6
5
4
タイマ（チャネル 1）
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W：
タイマ・コンスタント：
W
27
W
26
W
25
W
24
W
23
W
22
W
21
W
20
CPU モード 0,1：6BH
CPU モード 2, 3：6AH
タイマ・コンスタント・レジスタ H ・チャネル 1：TCONRH チャネル 1
ビット：
初期値：
R/W：
タイマ・コンスタント：
7
6
5
4
3
タイマ（チャネル 1）
2
1
0
1
1
1
1
1
1
1
1
W
215
W
214
W
213
W
212
W
211
W
210
W
29
W
28
付録-47
付録
CPU モード 0,1：6CH
CPU モード 2, 3：6DH
タイマ・コントロール／ステータス・レジスタ・チャネル 1：TCSR チャネル 1
ビット：
タイマ（チャネル 1）
7
6
5
4
3
2
1
0
CMF
ECMI
−
TME
−
−
−
−
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R/W
−
R/W
−
−
−
−
コンペア・マッチ・フラグ
タイマ・イネーブル
0: TCNT のカウンタ値と
TCONR の内容が不一致
1: TCNT のカウンタ値と
TCONR の内容が一致
0: カウント・アップ動作停止
1: カウント・アップ動作開始
CMF 割込みイネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：6DH
CPU モード 2, 3：6CH
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 1：TEPR チャネル 1
ビット：
タイマ（チャネル 1）
7
6
5
4
3
2
1
0
ECKS0
−
−
−
−
−
ECKS2
ECKS1
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
R/W
R/W
R/W
エキスパンド・クロック入力選択
000:
001:
010:
011:
100:
101:
110:
111:
付録-48
BC
BC/2
BC/4
BC/8
BC/16
BC/32
BC/64
BC/128
付録
CPU モード 0,1：70H
CPU モード 2, 3：71H
タイマ・アップ・カウンタ L ・チャネル 2：TCNTL チャネル 2
ビット：
7
6
5
4
タイマ（チャネル 2）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
27
R/W
26
R/W
25
R/W
24
R/W
23
R/W
22
R/W
21
R/W
20
CPU モード 0,1：71H
CPU モード 2, 3：70H
タイマ・アップ・カウンタ H ・チャネル 2：TCNTH チャネル 2
ビット：
7
6
5
4
タイマ（チャネル 2）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
215
R/W
214
R/W
213
R/W
212
R/W
211
R/W
210
R/W
29
R/W
28
CPU モード 0,1：72H
CPU モード 2, 3：73H
タイマ・コンスタント・レジスタ L ・チャネル 2：TCONRL チャネル 2
ビット：
7
6
5
4
タイマ（チャネル 2）
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W：
タイマ・コンスタント：
W
27
W
26
W
25
W
24
W
23
W
22
W
21
W
20
CPU モード 0,1：73H
CPU モード 2, 3：72H
タイマ・コンスタント・レジスタ H ・チャネル 2：TCONRH チャネル 2
ビット：
初期値：
R/W：
タイマ・コンスタント：
7
6
5
4
3
タイマ（チャネル 2）
2
1
0
1
1
1
1
1
1
1
1
W
215
W
214
W
213
W
212
W
211
W
210
W
29
W
28
付録-49
付録
CPU モード 0,1：74H
CPU モード 2, 3：75H
タイマ・コントロール／ステータス・レジスタ・チャネル 2：TCSR チャネル 2 タイマ（チャネル
2）
ビット：
7
6
5
4
3
2
1
0
CMF
ECMI
−
TME
−
−
−
−
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R/W
−
R/W
−
−
−
−
コンペア・マッチ・フラグ
タイマ・イネーブル
0: TCNT のカウンタ値と
TCONR の内容が不一致
1: TCNT のカウンタ値と
TCONR の内容が一致
0: カウント・アップ動作停止
1: カウント・アップ動作開始
CMF 割込みイネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：75H
CPU モード 2, 3：74H
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 2：TEPR チャネル 2
ビット：
タイマ（チャネル 2）
7
6
5
4
3
2
1
0
ECKS0
−
−
−
−
−
ECKS2
ECKS1
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
R/W
R/W
R/W
エキスパンド・クロック入力選択
000:
001:
010:
011:
100:
101:
110:
111:
付録-50
BC
BC/2
BC/4
BC/8
BC/16
BC/32
BC/64
BC/128
付録
CPU モード 0,1：78H
CPU モード 2, 3：79H
タイマ・アップ・カウンタ L ・チャネル 3：TCNTL チャネル 3
ビット：
7
6
5
4
タイマ（チャネル 3）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
27
R/W
26
R/W
25
R/W
24
R/W
23
R/W
22
R/W
21
R/W
20
CPU モード 0,1：79H
CPU モード 2, 3：78H
タイマ・アップ・カウンタ H ・チャネル 3：TCNTH チャネル 3
ビット：
7
6
5
4
タイマ（チャネル 3）
3
2
1
0
初期値：
0
0
0
0
0
0
0
0
R/W：
タイマ：
R/W
215
R/W
214
R/W
213
R/W
212
R/W
211
R/W
210
R/W
29
R/W
28
CPU モード 0,1：7AH
CPU モード 2, 3：7BH
タイマ・コンスタント・レジスタ L ・チャネル 3：TCONRL チャネル 3
ビット：
7
6
5
4
タイマ（チャネル 3）
3
2
1
0
初期値：
1
1
1
1
1
1
1
1
R/W：
タイマ・コンスタント：
W
27
W
26
W
25
W
24
W
23
W
22
W
21
W
20
CPU モード 0,1：7BH
CPU モード 2, 3：7AH
タイマ・コンスタント・レジスタ H ・チャネル 3：TCONRH チャネル 3
ビット：
初期値：
R/W：
タイマ・コンスタント：
7
6
5
4
3
タイマ（チャネル 3）
2
1
0
1
1
1
1
1
1
1
1
W
215
W
214
W
213
W
212
W
211
W
210
W
29
W
28
付録-51
付録
CPU モード 0,1：7CH
CPU モード 2, 3：7DH
タイマ・コントロール／ステータス・レジスタ・チャネル 3：TCSR チャネル 3
ビット：
タイマ（チャネル 3）
7
6
5
4
3
2
1
0
CMF
ECMI
−
TME
−
−
−
−
初期値：
0
0
0
0
0
0
0
0
R/W：
R
R/W
−
R/W
−
−
−
−
コンペア・マッチ・フラグ
タイマ・イネーブル
0: TCNT のカウンタ値と
TCONR の内容が不一致
1: TCNT のカウンタ値と
TCONR の内容が一致
0: カウント・アップ動作停止
1: カウント・アップ動作開始
CMF 割込みイネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：7DH
CPU モード 2, 3：7CH
タイマ・エキスパンド・プリスケール・レジスタ・チャネル 3：TEPR チャネル 3
ビット：
タイマ（チャネル 3）
7
6
5
4
3
2
1
0
ECKS0
−
−
−
−
−
ECKS2
ECKS1
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
−
R/W
R/W
R/W
エキスパンド・クロック入力選択
000:
001:
010:
011:
100:
101:
110:
111:
付録-52
BC
BC/2
BC/4
BC/8
BC/16
BC/32
BC/64
BC/128
付録
CPU モード 0,1：80H
CPU モード 2, 3：81H
ディスティネーション・アドレス・レジスタ L チャネル 0
(バッファ・アドレス・レジスタ L チャネル 0)
：DARL チャネル 0(BARL チャネル 0)
DMAC（チャネル 0）
CPU モード 0,1：81H
CPU モード 2, 3：80H
ディスティネーション・アドレス・レジスタ H チャネル 0
(バッファ・アドレス・レジスタ H チャネル 0)
：DARH チャネル 0(BARH チャネル 0)
DMAC（チャネル 0）
CPU モード 0,1：82H
CPU モード 2, 3：83H
ディスティネーション・アドレス・レジスタ B チャネル 0
(バッファ・アドレス・レジスタ B チャネル 0)
：DARB チャネル 0(BARB チャネル 0)
DMAC（チャネル 0）
B
23
H
16 15
L
8 7
0
単一ブロック
転送モード
DARB
DARH
DARL
チェイン・ブロック
転送モード
BARB
BARH
BARL
CPU モード 0,1：86H
CPU モード 2, 3：87H
チェイン・ポインタ・ベース・チャネル 0：CPB チャネル 0
B
23
単一ブロック
転送モード
チェイン・ブロック
転送モード
DMAC（チャネル 0）
H
16 15
L
8 7
0
未使用
未使用
未使用
CPB
未使用
未使用
付録-53
付録
CPU モード 0,1：88H
CPU モード 2, 3：89H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 0：CDAL チャネル 0
CPU モード 0,1：89H
DMAC（チャネル 0）
CPU モード 2, 3：88H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 0：CDAH チャネル 0
H
L
15
8 7
単一ブロック
転送モード
0
未使用
未使用
CDAH
CDAL
チェイン・ブロック
転送モード
CPU モード 0,1：8AH
DMAC（チャネル 0）
CPU モード 2, 3：8BH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 0：EDAL チャネル 0
CPU モード 0,1：8BH
DMAC（チャネル 0）
CPU モード 2, 3：8AH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 0：EDAH チャネル 0
H
DMAC（チャネル 0）
L
15
8 7
単一ブロック
転送モード
チェイン・ブロック
転送モード
0
未使用
未使用
EDAH
EDAL
CPU モード 0,1：8CH
CPU モード 2, 3：8DH
受信バッファ長 L チャネル 0：BFLL チャネル 0
DMAC（チャネル 0）
CPU モード 0,1：8DH
CPU モード 2, 3：8CH
受信バッファ長 H チャネル 0：BFLH チャネル 0
DMAC（チャネル 0）
H
15
単一ブロック
転送モード
チェイン・ メモリ→
MSCI
ブロック
MSCI→
転送モード メモリ
付録-54
L
8 7
0
未使用
未使用
未使用
未使用
BFLH
BFLL
付録
CPU モード 0,1：8EH
CPU モード 2, 3：8FH
バイト・カウント・レジスタ L チャネル 0：BCRL チャネル 0
DMAC（チャネル 0）
CPU モード 0,1：8FH
CPU モード 2, 3：8EH
バイト・カウント・レジスタ H チャネル 0：BCRH チャネル 0
DMAC（チャネル 0）
H
15
L
8 7
0
単一ブロック
転送モード
BCRL
BCRH
チェイン・ブロック
転送モード
CPU モード 0,1：90H
CPU モード 2, 3：91H
DMA ステータス・レジスタ・チャネル 0：DSR チャネル 0
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 0）
7
6
5
4
3
2
1
EOT
−
−
−
−
−
DE
COF
0
EOM
BOF
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
−
−
R/W
W
転送終了
0: 転送未終了
1: 正常転送終了
カウンタ・オーバフロー
[ チェイン・ブロック
転送モード]
0: なし
1: 発生
バッファ・オーバフロー／
アンダーフロー
[ チェイン・ブロック転送モード]
0: なし
1: 発生
フレーム転送終了
[ チェイン・ブロック転送モード]
0: フレーム転送未終了
1: フレーム転送終了
DE ビット・ライト
・イネーブル
0: イネーブル
1: ディスエーブル
DMA イネーブル
0: ディスエーブル
1: イネーブル
付録-55
付録
CPU モード 0,1：91H
CPU モード 2, 3：90H
DMA モード・レジスタ・チャネル 0：DMR チャネル 0
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 0）
7
6
5
4
3
2
1
0
−
−
−
TMOD
−
−
CNTE
−
0
0
0
0
0
0
0
0
−
−
−
R/W
−
R/W
R/W
−
NF
DMAフレーム数
[ チェイン・ブロック
転送モード]
0: 単一フレーム転送
1: 複数フレーム転送
DMA転送モード
0: 単一ブロック転送モード
1: チェイン・ブロック
転送モード
フレーム終了割込みカウンタ(FCT)
イネーブル／ディスエーブル
[ 単一ブロック転送モード]
“0”を設定してください。
[ チェイン・ブロック転送モード]
0: フレーム終了割込みカウンタ(FCT)を
ディスエーブル
1: フレーム終了割込みカウンタ(FCT)を
イネーブル
CPU モード 0,1：93H
CPU モード 2, 3：92H
フレーム終了割込みカウンタ・チャネル 0：FCT チャネル 0
DMAC（チャネル 0）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 7
6
5
4
3
2
1
0
−
−
−
−
−
−
−
−
FCT3
FCT2
FCT1
FCT0
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
R
R
R
R
フレーム終了割込みカウント値
付録-56
付録
CPU モード 0,1：94H
CPU モード 2, 3：95H
DMA 割込み許可レジスタ・チャネル 0： DIR チャネル 0
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
7
EOTE
DMAC（チャネル 0）
6
5
4
3
2
1
0
−
−
−
−
−
−
−
EOME
BOFE
COFE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
カウンタ・オーバフロー
割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
転送終了割込み
イネーブル
0: ディスエーブル
1: イネーブル
フレーム転送終了割込み
イネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
バッファ・オーバフロー／
アンダーフロー割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
CPU モード 0,1：95H
CPU モード 2, 3：94H
DMA コマンド・レジスタ・チャネル 0： DCR チャネル 0
DMAC（チャネル 0）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
7
6
5
4
3
2
1
0
−
−
−
−
−
−
DCMD1
DCMD0
−
−
−
−
−
−
−
−
R/W：
−
−
−
−
−
−
W
W
コマンド指定
01: ソフトウェア・アボート
10: フレーム終了割込み
カウンタ・クリア
その他: 予約済
付録-57
付録
CPU モード 0,1：A0H
CPU モード 2, 3：A1H
バッファ・アドレス・レジスタ L チャネル 1：BARL チャネル 1
DMAC（チャネル 1）
CPU モード 0,1：A1H
CPU モード 2, 3：A0H
バッファ・アドレス・レジスタ H チャネル 1：BARH チャネル 1
DMAC（チャネル 1）
CPU モード 0,1：A2H
CPU モード 2, 3：A3H
バッファ・アドレス・レジスタ B チャネル 1：BARB チャネル 1
DMAC（チャネル 1）
B
23
H
16 15
L
8 7
0
単一ブロック
転送モード
未使用
未使用
未使用
チェイン・ブロック
転送モード
BARB
BARH
BARL
CPU モード 0,1：A4H
CPU モード 2, 3：A5H
ソース・アドレス・レジスタ L チャネル 1：SARL チャネル 1
DMAC（チャネル 1）
CPU モード 0,1：A5H
CPU モード 2, 3：A4H
ソース・アドレス・レジスタ H チャネル 1：SARH チャネル 1
DMAC（チャネル 1）
CPU モード 0,1：A6H
CPU モード 2, 3：A7H
ソース・アドレス・レジスタ B チャネル 1 (チェイン・ポインタ・ベース・
チャネル 1)：SARB チャネル 1(CPB チャネル 1)
DMAC（チャネル 1）
B
23
付録-58
H
16 15
単一ブロック
転送モード
SARB
チェイン・ブロック
転送モード
CPB
L
8 7
0
SARH
SARL
未使用
未使用
付録
CPU モード 0,1：A8H
CPU モード 2, 3：A9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 1：CDAL チャネル 1
CPU モード 0,1：A9H
DMAC（チャネル 1）
CPU モード 2, 3：A8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 1：CDAH チャネル 1
H
L
15
単一ブロック
転送モード
8 7
0
未使用
未使用
CDAH
CDAL
チェイン・ブロック
転送モード
CPU モード 0,1：AAH
DMAC（チャネル 1）
CPU モード 2, 3：ABH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 1：EDAL チャネル 1
CPU モード 0,1：ABH
DMAC（チャネル 1）
CPU モード 2, 3：AAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 1：EDAH チャネル 1
H
DMAC（チャネル 1）
L
15
8 7
単一ブロック
転送モード
チェイン・ブロック
転送モード
0
未使用
未使用
EDAH
EDAL
CPU モード 0,1：AEH
CPU モード 2, 3：AFH
バイト・カウント・レジスタ L チャネル 1：BCRL チャネル 1
DMAC（チャネル 1）
CPU モード 0,1：AFH
CPU モード 2, 3：AEH
バイト・カウント・レジスタ H チャネル 1：BCRH チャネル 1
DMAC（チャネル 1）
H
15
L
8 7
0
単一ブロック
転送モード
BCRH
BCRL
チェイン・ブロック
転送モード
付録-59
付録
CPU モード 0,1：B0H
CPU モード 2, 3：B1H
DMA ステータス・レジスタ・チャネル 1：DSR チャネル 1
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 1）
7
6
5
4
3
2
1
EOT
−
−
−
−
−
DE
COF
0
EOM
BOF
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
−
−
R/W
W
カウンタ・オーバフロー
[ チェイン・ブロック
転送モード]
0: なし
1: 発生
転送終了
0: 転送未終了
1: 正常転送終了
バッファ・オーバフロー／
アンダーフロー
[ チェイン・ブロック転送モード]
0: なし
1: 発生
フレーム転送終了
[ チェイン・ブロック転送モード]
0: フレーム転送未終了
1: フレーム転送終了
DE ビット・ライト
・イネーブル
0: イネーブル
1: ディスエーブル
DMA イネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：B1H
CPU モード 2, 3：B0H
DMA モード・レジスタ・チャネル 1：DMR チャネル 1
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 1）
7
6
5
4
3
2
1
0
−
−
−
TMOD
−
−
CNTE
−
0
0
0
0
0
0
0
0
−
−
−
R/W
−
R/W
R/W
−
NF
DMA転送モード
0: 単一ブロック転送モード
1: チェイン・ブロック
転送モード
DMAフレーム数
[ チェイン・ブロック
転送モード]
0: 単一フレーム転送
1: 複数フレーム転送
フレーム終了割込みカウンタ(FCT)
イネーブル／ディスエーブル
[ 単一ブロック転送モード]
“0”を設定してください。
[ チェイン・ブロック転送モード]
0: フレーム終了割込みカウンタ(FCT)を
ディスエーブル
1: フレーム終了割込みカウンタ(FCT)を
イネーブル
付録-60
付録
CPU モード 0,1：B3H
CPU モード 2, 3：B2H
フレーム終了割込みカウンタ・チャネル 1：FCT チャネル 1
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 1）
7
6
5
4
3
2
1
0
−
−
−
−
−
−
−
−
FCT3
FCT2
FCT1
FCT0
0
0
0
0
0
0
0
0
−
−
−
−
R
R
R
R
フレーム終了割込みカウント値
CPU モード 0,1：B4H
CPU モード 2, 3：B5H
DMA 割込み許可レジスタ・チャネル 1： DIR チャネル 1
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 1）
7
6
5
4
3
2
1
0
EOTE
−
−
−
−
−
−
−
COFE
EOME
BOFE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
カウンタ・オーバフロー
割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
転送終了割込み
イネーブル
0: ディスエーブル
1: イネーブル
フレーム転送終了割込み
イネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
バッファ・オーバフロー／
アンダーフロー割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
CPU モード 0,1：B5H
CPU モード 2, 3：B4H
DMA コマンド・レジスタ・チャネル 1： DCR チャネル 1
DMAC（チャネル 1）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 7
6
5
4
3
2
1
0
−
−
−
−
−
−
DCMD1
DCMD0
初期値：
−
−
−
−
−
−
−
−
R/W：
−
−
−
−
−
−
W
W
コマンド指定
01: ソフトウェア・アボート
10: フレーム終了割込み
カウンタ・クリア
その他: 予約済
付録-61
付録
CPU モード 0,1：C0H
CPU モード 2, 3：C1H
ディスティネーション・アドレス・レジスタ L チャネル 2(バッファ・
アドレス・レジスタ L チャネル 2)：DARL チャネル 2(BARL チャネル 2)
DMAC（チャネル 2）
CPU モード 0,1：C1H
CPU モード 2, 3：C0H
ディスティネーション・アドレス・レジスタ H チャネル 2 (バッファ・
アドレス・レジスタ H チャネル 2)：DARH チャネル 2 (BARH チャネル 2)
DMAC（チャネル 2）
CPU モード 0,1：C2H
CPU モード 2, 3：C3H
ディスティネーション・アドレス・レジスタ B チャネル 2(バッファ・
アドレス・レジスタ B チャネル 2)：DARB チャネル 2(BARB チャネル 2)
DMAC（チャネル 2）
B
23
H
16 15
L
8 7
単一ブロック
転送モード
DARB
DARH
DARL
チェイン・ブロック
転送モード
BARB
BARH
BARL
CPU モード 0,1：C6H
CPU モード 2, 3：C7H
チェイン・ポインタ・ベース・チャネル 2：CPB チャネル 2
B
23
単一ブロック
転送モード
チェイン・ブロック
転送モード
付録-62
0
DMAC（チャネル 2）
H
16 15
L
8 7
0
未使用
未使用
未使用
CPB
未使用
未使用
付録
CPU モード 0,1：C8H
CPU モード 2, 3：C9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 2：CDAL チャネル 2
CPU モード 0,1：C9H
DMAC（チャネル 2）
CPU モード 2, 3：C8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 2：CDAH チャネル 2
H
L
15
8 7
単一ブロック
転送モード
0
未使用
未使用
CDAH
CDAL
チェイン・ブロック
転送モード
CPU モード 0,1：CAH
DMAC（チャネル 2）
CPU モード 2, 3：CBH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 2：EDAL チャネル 2
CPU モード 0,1：CBH
DMAC（チャネル 2）
CPU モード 2, 3：CAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 2：EDAH チャネル 2
H
DMAC（チャネル 2）
L
15
8 7
単一ブロック
転送モード
チェイン・ブロック
転送モード
0
未使用
未使用
EDAH
EDAL
CPU モード 0,1：CCH
CPU モード 2, 3：CDH
受信バッファ長 L チャネル 2：BFLL チャネル 2
DMAC（チャネル 2）
CPU モード 0,1：CDH
CPU モード 2, 3：CCH
受信バッファ長 H チャネル 2：BFLH チャネル 2
DMAC（チャネル 2）
H
15
単一ブロック
転送モード
チェイン・ メモリ→
MSCI
ブロック
MSCI→
転送モード メモリ
L
8 7
0
未使用
未使用
未使用
未使用
BFLH
BFLL
付録-63
付録
CPU モード 0,1：CEH
CPU モード 2, 3：CFH
バイト・カウント・レジスタ L チャネル 2：BCRL チャネル 2
DMAC（チャネル 2）
CPU モード 0,1：CFH
CPU モード 2, 3：CEH
バイト・カウント・レジスタ H チャネル 2：BCRH チャネル 2
DMAC（チャネル 2）
H
15
L
8 7
0
単一ブロック
転送モード
BCRL
BCRH
チェイン・ブロック
転送モード
CPU モード 0,1：D0H
CPU モード 2, 3：D1H
DMA ステータス・レジスタ・チャネル 2：DSR チャネル 2
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 2）
7
6
5
4
3
2
1
EOT
−
−
−
−
−
DE
COF
EOM
BOF
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
−
−
R/W
W
転送終了
0: 転送未終了
1: 正常転送終了
カウンタ・オーバフロー
[ チェイン・ブロック
転送モード]
0: なし
1: 発生
バッファ・オーバフロー／
アンダーフロー
[ チェイン・ブロック転送モード]
0: なし
1: 発生
フレーム転送終了
[ チェイン・ブロック転送モード]
0: フレーム転送未終了
1: フレーム転送終了
付録-64
0
DE ビット・ライト
・イネーブル
0: イネーブル
1: ディスエーブル
DMA イネーブル
0: ディスエーブル
1: イネーブル
付録
CPU モード 0,1：D1H
CPU モード 2, 3：D0H
DMA モード・レジスタ・チャネル 2：DMR チャネル 2
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 2）
7
6
5
4
3
2
1
0
−
−
−
TMOD
−
−
CNTE
−
0
0
0
0
0
0
0
0
−
−
−
R/W
−
R/W
R/W
−
NF
DMAフレーム数
[ チェイン・ブロック
転送モード]
0: 単一フレーム転送
1: 複数フレーム転送
DMA転送モード
0: 単一ブロック転送モード
1: チェイン・ブロック
転送モード
フレーム終了割込みカウンタ(FCT)
イネーブル／ディスエーブル
[ 単一ブロック転送モード]
“0”を設定してください。
[ チェイン・ブロック転送モード]
0: フレーム終了割込みカウンタ(FCT)を
ディスエーブル
1: フレーム終了割込みカウンタ(FCT)を
イネーブル
CPU モード 0,1：D3H
CPU モード 2, 3：D2H
フレーム終了割込みカウンタ・チャネル 2：FCT チャネル 2
DMAC（チャネル 2）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 7
6
5
4
3
2
1
0
−
−
−
−
−
−
−
−
FCT3
FCT2
FCT1
FCT0
初期値：
0
0
0
0
0
0
0
0
R/W：
−
−
−
−
R
R
R
R
フレーム終了割込みカウント値
付録-65
付録
CPU モード 0,1：D4H
CPU モード 2, 3：D5H
DMA 割込み許可レジスタ・チャネル 2： DIR チャネル 2
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 2）
7
6
5
4
3
2
1
0
EOTE
−
−
−
−
−
−
−
COFE
EOME
BOFE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
カウンタ・オーバフロー
割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
転送終了割込み
イネーブル
0: ディスエーブル
1: イネーブル
フレーム転送終了割込み
イネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
バッファ・オーバフロー／
アンダーフロー割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
CPU モード 0,1：D5H
CPU モード 2, 3：D4H
DMA コマンド・レジスタ・チャネル 2： DCR チャネル 2
DMAC（チャネル 2）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
7
6
5
4
3
2
1
0
−
−
−
−
−
−
DCMD1
DCMD0
−
−
−
−
−
−
−
−
R/W：
−
−
−
−
−
−
W
W
コマンド指定
01: ソフトウェア・アボート
10: フレーム終了割込み
カウンタ・クリア
その他: 予約済
付録-66
付録
CPU モード 0,1：E0H
CPU モード 2, 3：E1H
バッファ・アドレス・レジスタ L チャネル 3：BARL チャネル 3
DMAC（チャネル 3）
CPU モード 0,1：E1H
CPU モード 2, 3：E0H
バッファ・アドレス・レジスタ H チャネル 3：BARH チャネル 3
DMAC（チャネル 3）
CPU モード 0,1：E2H
CPU モード 2, 3：E3H
バッファ・アドレス・レジスタ B チャネル 3：BARB チャネル 3
DMAC（チャネル 3）
B
23
H
16 15
L
8 7
0
単一ブロック
転送モード
未使用
未使用
未使用
チェイン・ブロック
転送モード
BARB
BARH
BARL
CPU モード 0,1：E4H
CPU モード 2, 3：E5H
ソース・アドレス・レジスタ L チャネル 3：SARL チャネル 3
DMAC（チャネル 3）
CPU モード 0,1：E5H
CPU モード 2, 3：E4H
ソース・アドレス・レジスタ H チャネル 3：SARH チャネル 3
DMAC（チャネル 3）
CPU モード 0,1：E6H
CPU モード 2, 3：E7H
ソース・アドレス・レジスタ B チャネル 3(チェイン・ポインタ・ベース・
チャネル 3)：SARB チャネル 3(CPB チャネル 3)
DMAC（チャネル 3）
B
23
H
16 15
単一ブロック
転送モード
SARB
チェイン・ブロック
転送モード
CPB
L
8 7
0
SARH
SARL
未使用
未使用
付録-67
付録
CPU モード 0,1：E8H
CPU モード 2, 3：E9H
カレント・ディスクリプタ・アドレス・レジスタ L チャネル 3：CDAL チャネル 3
CPU モード 0,1：E9H
DMAC（チャネル 3）
CPU モード 2, 3：E8H
カレント・ディスクリプタ・アドレス・レジスタ H チャネル 3：CDAH チャネル 3
H
L
15
単一ブロック
転送モード
8 7
0
未使用
未使用
CDAH
CDAL
チェイン・ブロック
転送モード
CPU モード 0,1：EAH
DMAC（チャネル 3）
CPU モード 2, 3：EBH
エラー・ディスクリプタ・アドレス・レジスタ L チャネル 3：EDAL チャネル 3
CPU モード 0,1：EBH
DMAC（チャネル 3）
CPU モード 2, 3：EAH
エラー・ディスクリプタ・アドレス・レジスタ H チャネル 3：EDAH チャネル 3
H
DMAC（チャネル 3）
L
15
8 7
単一ブロック
転送モード
チェイン・ブロック
転送モード
0
未使用
未使用
EDAH
EDAL
CPU モード 0,1：EEH
CPU モード 2, 3：EFH
バイト・カウント・レジスタ L チャネル 3：BCRL チャネル 3
DMAC（チャネル 3）
CPU モード 0,1：EFH
CPU モード 2, 3：EEH
バイト・カウント・レジスタ H チャネル 3：BCRH チャネル 3
DMAC（チャネル 3）
H
15
L
8 7
0
単一ブロック
転送モード
BCRH
チェイン・ブロック
転送モード
付録-68
BCRL
付録
CPU モード 0,1：F0H
CPU モード 2, 3：F1H
DMA ステータス・レジスタ・チャネル 3：DSR チャネル 3
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 3）
7
6
5
4
3
2
1
EOT
−
−
−
−
−
DE
COF
0
EOM
BOF
0
0
0
0
0
0
0
1
R/W
R/W
R/W
R/W
−
−
R/W
W
カウンタ・オーバフロー
[ チェイン・ブロック
転送モード]
0: なし
1: 発生
転送終了
0: 転送未終了
1: 正常転送終了
バッファ・オーバフロー／
アンダーフロー
[ チェイン・ブロック転送モード]
0: なし
1: 発生
フレーム転送終了
[ チェイン・ブロック転送モード]
0: フレーム転送未終了
1: フレーム転送終了
DE ビット・ライト
・イネーブル
0: イネーブル
1: ディスエーブル
DMA イネーブル
0: ディスエーブル
1: イネーブル
CPU モード 0,1：F1H
CPU モード 2, 3：F0H
DMA モード・レジスタ・チャネル 3：DMR チャネル 3
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 3）
7
6
5
4
3
2
1
0
−
−
−
TMOD
−
−
CNTE
−
0
0
0
0
0
0
0
0
−
−
−
R/W
−
R/W
R/W
−
NF
DMA転送モード
0: 単一ブロック転送モード
1: チェイン・ブロック
転送モード
DMAフレーム数
[ チェイン・ブロック
転送モード]
0: 単一フレーム転送
1: 複数フレーム転送
フレーム終了割込みカウンタ(FCT)
イネーブル／ディスエーブル
[ 単一ブロック転送モード]
“0”を設定してください。
[ チェイン・ブロック転送モード]
0: フレーム終了割込みカウンタ(FCT)を
ディスエーブル
1: フレーム終了割込みカウンタ(FCT)を
イネーブル
付録-69
付録
CPU モード 0,1：F3H
CPU モード 2, 3：F2H
フレーム終了割込みカウンタ・チャネル 3：FCT チャネル 3
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 3）
7
6
5
4
3
2
1
0
−
−
−
−
−
−
−
−
FCT3
FCT2
FCT1
FCT0
0
0
0
0
0
0
0
0
−
−
−
−
R
R
R
R
フレーム終了割込みカウント値
CPU モード 0,1：F4H
CPU モード 2, 3：F5H
DMA 割込み許可レジスタ・チャネル 3： DIR チャネル 3
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 初期値：
R/W：
DMAC（チャネル 3）
7
6
5
4
3
2
1
0
EOTE
−
−
−
−
−
−
−
COFE
EOME
BOFE
0
0
0
0
0
0
0
0
R/W
R/W
R/W
R/W
−
−
−
−
カウンタ・オーバフロー
割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
転送終了割込み
イネーブル
0: ディスエーブル
1: イネーブル
フレーム転送終了割込み
イネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
バッファ・オーバフロー／
アンダーフロー割込みイネーブル
［チェイン・ブロック転送モード］
0: ディスエーブル
1: イネーブル
CPU モード 0,1：F5H
CPU モード 2, 3：F4H
DMA コマンド・レジスタ・チャネル 3： DCR チャネル 3
DMAC（チャネル 3）
ビット：
単一ブロック ：
転送モード チェイン・ブロック ：
転送モード 7
6
5
4
3
2
1
0
−
−
−
−
−
−
DCMD1
DCMD0
初期値：
−
−
−
−
−
−
−
−
R/W：
−
−
−
−
−
−
W
W
コマンド指定
01: ソフトウェア・アボート
10: フレーム終了割込み
カウンタ・クリア
その他: 予約済
付録-70

のりのりバンドのマイクスタンド

TN60 / TN60W

ハイパワー 交流電子負荷装置

新興国の株式市場における潜在的成長力は？

ユーロ圏の経済と株式市場の展望 - HSBC Global Asset Management

イオンチャネルとチャネル病

たわらノーロードplus 新興国株式低ボラティリティ高配当戦略 運用実績

ブランド戦略のすすめ（1） - 非価格競争からの脱出