+V - 東京工業大学

CMOSアナログ設計の基礎
東京工業大学
大学院理工学研究科
松澤昭
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
1
内容
•
•
•
•
•
•
•
2007.01.15
MOSトランジスタとそのアナログ特性
増幅回路の基本
カレントミラーとバイアス回路
CMOS OPアンプ
位相補償
ノイズとミスマッチ電圧
MOSトランジスタのキャラクタライズ
A. Matsuzawa, Titech, VDEC 2007
2
MOSトランジスタとそのアナログ特性
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
3
MOSトランジスタの特性
飽和領域での電圧電流式
I ds
μC ox W 2 ⎛ Vds
Veff ⎜⎜1 +
=
2 L
VA
⎝
⎞
⎟⎟
⎠
400u
ID(M12)
Vds: 0Vより200mVステップ
300u
@ Vds > Veff
(A)
IID(M12)
ds (A)
Veff ≡ V gs − VT
VT
200u
100u
0
アナログで使用
するゲート電圧
-100u
0
0.2
0.4
0.6
0.8
1.0
(V)
VV2
gs(V)
2007.01.15
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4
トランスコンダクタンス：gm
Veffを設定すると電流だけで設計できる。
600u
ID
ID(M12)
Ids
(A) (A)
500u
gm ≡
∂ I ds
W
V eff
= μ C ox
L
∂ V gs
⎞
⎟
⎟
⎠
400u
VT V
eff
300u
200u
gm =
100u
0
1.0m
{D
0.8m
g{DIFF(ID(M12))}
m (S)
⎛
⎜ 1 + V ds
⎜
V eff
⎝
2 I ds
V eff
Veffは通常 0.2Vを中心に設定する
用途に応じて 0.15Vから0.3V程度
はじめにVeffを設定し、電流に応じて
W/Lを変える。
0.6m
0.4m
0.2m
0
0
0.2
0.4
0.6
0.8
1.0
1.2
V2 (V)
Vgs(V)
2007.01.15
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5
ドレイン電圧・電流特性
通常は飽和領域で使用する。またドレイン電流はドレイン電圧を上げると増加する。
リニア領域
ドレイン電圧が上がると
電流が増える
飽和領域
400u
ID(M12
V =0.55V
eff
300u
Ids (A)
Veff=0.45V
リニア領域の電圧・電流式
@ Vds < Veff
I ds = μC ox
V ⎞
W ⎛
⎜Veff − ds ⎟Vds
L ⎝
2 ⎠
飽和領域の電圧・電流式
200u
Veff=0.35V
Veff=0.25V
100u
Veff=0.15V
0
I ds =
μC ox W 2 ⎛ Vds
Veff ⎜⎜1 +
VA
2 L
⎝
⎞
⎟⎟
⎠
@ Vds > Veff
-100u
0
2007.01.15
0.4
0.8
VｄｓV1(V)
(V)
1.2
1.6
2.0
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6
チャネル長変調効果
Vds
Vgs
W
V ox
n+
V( x)
I( x ) L
ピンチオフ点よりもドレイン側では完全に空乏化している。
この空乏層はドレイン電圧が高くなると伸びて、
ピンチオフ点をソース側に押しやる。
したがって、実効的なチャネル長が短くなり、電流を増加させる。
これをチャネル長変調という。
+
Xpo n
X方向
I ds =
Φo:ビルトインポテンシャル
Ids = Idsat
[
⎛
K ds ( Vds − Veff )
∂Ids ∂L
ΔVds = Idsat ⎜1 +
+
⎜
∂L ∂Vds
2L Vds − Veff + φo
⎝
μnCox W
2
(
Vgs − VTH ) 1 + λ( Vds − Veff )
2 L
λ=
]
K ds
2L Vds − Veff + φo
K ds =
⎞
⎟
⎟
⎠
2εsε 0
qN A
Kdsを小さくするにはチャネル濃度を高くする
ただし、この場合同時にVTが高くなる
λはチャネル長に反比例し、Vds-Veff+φoの平方根に反比例する
I ds ≈
2007.01.15
μnC ox W 2
Veff
2 L
⎡ Vds ⎤
⎢1 +
⎥
Va ⎦
⎣
Va ≈
1
λ
この表現を用いると回路設計がし易い
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7
ドレインコンダクタンス
リニア領域ではドレイン抵抗が低いため利得が取れない。
→増幅器は飽和領域を用いる。
V ⎞
W ⎛
I ds = μC ox
⎜Veff − ds ⎟Vds
L ⎝
2 ⎠
2.0m
g ds ≡
gds (S)
1.6m
1.2m
g ds V
∂I ds
W
(Veff − Vds )
= μC ox
∂Vds
L
ds =0
0.8m
VA ≡
= μC ox
I ds
g ds
W
Veff
L
(オンコンダクタンス）
0.4m
{D
0
0
0.2
0.4
0.6
0.8
1.0
V ⎞
⎛
⎜Veff − ds ⎟Vds
2 ⎠
VA = ⎝
Veff − Vds
Vds(V)
V1 (V)
2007.01.15
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増幅回路の基本
2007.01.15
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増幅器の基本
増幅器にはトランスコンダクタンスと負荷抵抗が必要である。
トランスコンダクタンス
入力電圧
ids = g m ⋅ v i
vi
負荷抵抗
v o = ids ⋅ rds
G ain
2007.01.15
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vo
≡
= g m ⋅ rds
vi
10
MOSトランジスタを用いた増幅器
Vgsを0.7V程度に設定すれば増幅器にはなるが、VT変化、温度変化に対して不安定である。
バイアスポイント
2.0
V(VOUT) (V)
1.6
1.2
G=6
0.8
0.4
V(VOUT)
0
200u
ID(M1)
ID(M1) (A)
160u
120u
80u
40u
0
0
0.4
0.8
1.2
1.6
2.0
V1 (V)
2007.01.15
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11
抵抗分圧を用いたバイアス
抵抗分圧を用いてバイアスすればVgs=0.7Vにはなるが、VT変化、温度変化に対して不安定である。
また、電源ノイズがまともにでてしまう。
1.8
TRANSIENT RESPONSES (V)
1.5
1.2
V(VOUT1
0.9
V(VIN1)
0.6
0.3
0
0.4u
0.8u
1.2u
1.6u
2.0u
TIME (s)
2007.01.15
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ダイオードと定電流源を用いたバイアス
通常はこのようにダイオードと定電流源を用いてバイアスする。
VT, 温度変化に強くなる。
ただし、抵抗負荷は利得が取れない。せいぜい10倍程度
Vdd
RL <
2I ds
2I ds Vdd
V
= dd
Veff 2I ds Veff
1.8
G=6
1.5
TRANSIENT RESPONSES (V)
G max = g m R L =
1.2
V(VOUT2)
0.9
V(26)
0.6
0.3
0
0.4u
0.8u
1.2u
1.6u
2.0u
TIME (s)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
13
カレントミラーを用いた負荷
カレントミラーを用いると高抵抗負荷を実現できる。
リニア領域
飽和領域
125u
ro=140KΩ
ID(M4
100u
ID(M4) (A)
75u
50u
25u
0
-25u
0
0.4
0.8
1.2
1.6
2.0
V3 (V)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
14
カレントミラー負荷を用いた増幅器
カレントミラー負荷を用いることで大きな利得が得られる。
ただし、電流設定感度が高く、不安定。
1.6
Vout=890mVpp
G=45
TRANSIENT RESPONSES (V)
1.4
1.2
V(VOUT3)
1.0
0.8
V(40)
Vin=20mVpp
0.6
0.4
0
0.4u
0.8u
1.2u
1.6u
2.0u
TIME (s)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
15
差動対回路
トランジスタ対は差動電圧を差動電流に変換する
Gmは差動電圧が0Vで最大になり、
差動電圧がVeffでゼロになる。
300u
200u
{ID(M32)
100u
W/L= 4.5/0.2
Veff = 0.2V
-0
-100u
-200u
-300u
2.5m
2.0m
1.5m
1.0m
0.5m
{DIFF(ID
0
-0.5m
-600m
-400m
-200m
-0
200m
400m
600m
V34 (V)
2007.01.15
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差動増幅器
差動回路とカレントミラーを用いることで安定な増幅器が実現できる
利得はVeffとVＡで決まる。
Gain ≈
2I ds /Veffn
g mn
2
≈
=
≈ 22
V
V
g dsn + g dsp I ds /V An + I ds /V Ap
effn
+ effn
V An
V Ap
利得： 20倍
Veffn = 0.2V
Veffp = 0.4V
V Ap = 5V
V An = 4V
Is=100uA
V9=1.0Vで設定
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
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差動増幅回路の電圧電流特性
トランジスタがリニア領域にあるか、飽和領域にあるかが重要
この領域ではM20が飽和領域にあるので
差動電流は入力差動電圧に比例する
出力電圧は接地レベルまで低下する
M20はリニア領域に入る
2.0
V(VOUT
V (V)
1.6
ここの電圧は
殆ど変化しない
1.2
V(60)
0.8
V(62)
0.4
180u
ID(M19)
I (A)
150u
120u
90u
60u
ペアトランジスタの
電流は殆ど変化しない
30u
-120m
-80m
-40m
0
40m
80m
ID(M20)
120m
V38 (V)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
18
入力電圧範囲の考察
入出力電圧範囲の考察は非常に重要。
最適入力
電圧範囲
入力電圧範囲
（出力振幅を考慮しない場合）
2.0
M22の飽和条件
V (V)
1.6
出力振幅（上）
V(60)
1.2
V(VOUT5)
V(62)
出力振幅（下）
コモンソース電圧
0.8
M20の飽和条件
0.4
0
250u
ID(M24)
I (A)
200u
150u
ID(M20)
100u
ID(M19)
50u
0
0
0.4
入力コモン電圧
2007.01.15
0.8
1.2
1.6
2.0
V36 (V)
A. Matsuzawa, Titech, VDEC 2007
19
チャネル長の効果
チャネル長を長くすることで増幅率を高くすることができる。
（周波数特性劣化と面積増加に注意）
Ln=Lp=0.2um
Ln=Lp=0.8um
V(VOUT5)
2.0
1.6
V(VOUT5) (V)
V(VOUT5) (V)
1.6
1.2
0.8
0.4
80
Gmax=40
20
10
0
-120m
0.8
0
100
Gd (S)
G (S)
30
1.2
0.4
0
50
40
V(VOUT5)
2.0
60
Gmax=90
40
20
G
-80m
-40m
0
40m
80m
120m
0
-120m
-80m
V38 (V)
2007.01.15
-40m
0
40m
80m
Gd
120m
V38 (V)
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20
カスコード回路の効果
カスコード回路を用いることでチャネル長の短いトランジスタを用いても増幅率
を大幅に高めることができる。
Ln=Lp=0.2um
1.75
V(VOUT7)
V(VOUT7) (V)
1.50
1.25
1.00
0.75
0.50
500
Gmax=500
Gd (S)
400
300
200
100
0
-12m
Gd
-8m
-4m
-0
4m
8m
12m
V44 (V)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
21
トランジスタ・抵抗負荷の増幅器
このようなオープンタイプの増幅器の実現方法もある。抵抗を変えてもコモンモード電圧は一定である。
X6.4
16kΩ
8kΩ
4kΩ
2kΩ
X1.0
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
22
カレントミラーとバイアス回路
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
23
カレントミラー
チャネル長が長いほど定電流性が良好で、Vdsが低くても電流比は良好である。
Vdsが一致すればチャネル長にかかわらず電流比は１になる。
V(12)
L=0.2um
L=0.4um
L=0.6um
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
24
カレントミラー
電流I1とI2が等しくなるには？
１）L, Wそれぞれに等しいこと。
L, Wは等しい、完全に同一のトランジスタを用いること。
電流比率を付けるときは並列接続の個数で調整する。
２）ドレイン電圧が等しいこと。
Vds2=Vds1になるようにする。
I1
３）ドレイン抵抗が高いこと
I2
チャネル長を長くする。カスコード接続を用いる。
W/L
M1
W/L
M2
Vdsを高めに設定する
４）しきい値電圧が等しいこと。
VTミスマッチを小さくする。→チャネル長Lを長くする。
５）温度が等しいこと。
温度が等しくなるレイアウトを行う。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
25
カスコード型カレントミラー
・電流マッチングは非常に良い
I1
V gs 3 ≈ V gs 4 ∴ Vds1 ≈ Vds 2
I2
M4
M3
Vgs3
電流値はトランジスタM2により決定され
ゲート電圧とドレイン電圧がM1とほぼ等しいため。
Vgs4
g ds _ total
g ds 2
g ds 4
≈ g ds 2 ⋅
≈
g m 4 + g b 4 Gain _ M 2
rds _ total ≈ G ain _ M 2rds 2
・欠点は動作電圧が高いこと
M1
M2
入力側：2V gs = 2(Veff + VT )
出力側：V gs + Veff = 2Veff + VT
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
26
カスコード回路
カスコード回路は出力インピーダンスをトランジスタの固有ゲイン倍に高めることができる。
ドレイン・ソース間電圧が大きく変化してもゲート・ソース間電圧はそれほど大きく変化しない
ids 2 = (g m 2 + g b 2 )v gs 2 + g ds 2v ds 2
ids1 = ids 2 = g ds1v ds1
v gs 2 = −v ds1
M２
ΔVds2
Gu =
M1
2007.01.15
gm + gb
gds
ΔVds1 =
ΔVds2
Gu
⎛
g + gb 2 ⎞
⎟⎟ =g ds 2v ds 2
∴ ids 2 ⎜⎜1 + m 2
g ds1 ⎠
⎝
i
g ds 2
g g
g ds _ cascode ≡ ds 2 =
≈ ds1 ds 2
v ds 2 1 + g m 2 + g b 2 g m 2 + g b 2
g ds1
gds _ cascode ≈ gds1 ⋅
A. Matsuzawa, Titech, VDEC 2007
gds2
g
≈ ds1
gm 2 + gb 2 G u _ M 2
27
低電圧カスコード型カレントミラー
カレントミラーを構成する全てのトランジスタが飽
和領域に入ればよい。
M1 :
M 3 : V gs1 > Vb − V gs 3 + Veff 3 = Vb − VT 3 − Veff 3 + Veff 3 = Vb − VT 3
I1
Vb
I2
M3
Vds3>Veff3
VT 1 + Veff 1 + VT 3 > Vb > VT 3 + Veff 3 + Veff 1
M4
2VT + Veff > Vb > VT 3 + 2Veff
VT3+Veff3
Vds1>Veff1
このようにVbを設定すれば良い。
入力側：V gs = (VT + Veff
M1
2007.01.15
Vb > V gs 3 + Veff 1 = VT 3 + Veff 3 + Veff 1
M2
出力側： 2Veff
)
Veff=0. 3Vとすると0.6V程度になる
A. Matsuzawa, Titech, VDEC 2007
28
バイアス電圧の作り方
Veff 0 ≈ Veff 1 + Veff 3 + α
W0, I0を調整すればよい
αは飽和抵抗を調整するための電圧
（0.1V程度か）
I0
I1
M0
I2
M3
M1
W0 =
2007.01.15
1 I0
⋅ W1
4 I1
M4
M2
Veff ≈
2I ds
⎛W
μC ox ⎜
⎝L
⎞
⎟
⎠
より
I0
I1
I1
=
+
+α
W0
W1
W3
1 I
W 0 = ⋅ 0 W1
4 I1
A. Matsuzawa, Titech, VDEC 2007
(W1 = W 3 , α = 0V )
29
セルフバイアスカレントミラー
V g 3 = VT + 2Veff
I1
Veff
V g1 = VT + Veff
抵抗Rbを以下のように設定する
I2
Rb
M3
M1
2007.01.15
M4
M2
Rb ≈
V g 3 − V g1
I1
≈
Veff
I1
ただし、抵抗と寄生容量による
周波数特性劣化をチェックのこと
A. Matsuzawa, Titech, VDEC 2007
30
カスコード型カレントミラー
カスコードを用いると定電流性は良好になるが、電流を決めるトランジスタのVds
をVeff以上にしないと効果が薄れる
W/L=4.4/0.2
Veff=0.2V
V11, 0V 0.1V, 0.2V, 0.3V, 0.4V, 0.5V
Vds@M14
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
Vds@M13
31
電源電圧不感型バイアス回路
(a) 電圧不感型バイアス回路A
(W/L)P
M3
(W/L)P
Vdd
M4
M5
Y
m(W/L)P
Iout
M6
IREF
(W/L)N
V gs1 = V gs 2 + I b Rs
Ib
M1
M2
X
K(W/L)N
2I b
+ VTn1 =
μCox (W / L )
2I b
+ VTn 2 + I b Rs
μCox K (W / L )
Rs
Vss
2007.01.15
簡易な電流バイアス回路として用いられる。
2
1 ⎛
1 ⎞
∴ Ib =
⋅ 2 ⋅ ⎜1 −
⎟
μCox (W / L ) Rs ⎝
K ⎠
A. Matsuzawa, Titech, VDEC 2007
2
32
電源電圧不感型バイアス回路
Vdd, VTに対しては安定だが、電流値設定はかなり難しい
Vdd > 3Veff + VTP + VTN
出力電流 (A)
最低動作電圧
動作電流は50uA, 各TRのVeff=0.2Vに設定
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
電源電圧 (V)
33
温度不感 gm
⎛W ⎞
g m ≈ 2μC ox ⎜ ⎟I bias
⎝L ⎠
バイアス電流を抵抗とMOSのW比率で決めるもの
I bias
Ib
2
1 ⎛
1 ⎞
=
⋅ 2 ⋅ ⎜1 −
⎟
μC ox (W / L ) Rs ⎝
K ⎠
∴ gm ≈
2
2 ⎛
1 ⎞
⎜1 −
⎟
Rs ⎝
K ⎠
gmは抵抗の温度係数で決まる。
→バイアス抵抗に温度変化の少ないものを選ぶ
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
34
電流源回路のバイアス回路
セルフバイアス方式
周波数特性に影響が無いので
安心して使用できる。
(Wp/Lp)/4
M1
M10 M
12
Vb
VT+2Veff
(Wp/Lp)
M13
(Wp/Lp)
M15
M14
(Wp/Lp)
(Wp/Lp)
Veff
(W/L)
VT+2Veff
M5
Iout
M8
(W/L) M4
M9
(W/L)
M3
(W/L) M2
Vdd
M6
(W/L)
(W/L)
M7
(W/L)
Vss
デカップリング容量を必ず入れる
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
35
CMOS OPアンプ
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
36
演算増幅器のシンボル表現
vin-
-
vin-
-
vin+
+
vout=G(vin+-vin-) vin+
+
Vcmi
(1) Single
vo+
vout=vo+-vo=G(vin+-vin-)
voVcmo
(2) Differential
必ず入力コモン電圧と出力コモン電圧が設定
される。ただし、この２つのコモン電圧は必ず
しも一致させる必要は無い。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
37
差動型スイッチドキャパシタ積分器
現在のスイッチトキャパシタ回路は殆ど差動型で構成される
・スイッチのフィードスルーの影響が抑制される
・ノイズに強い
・信号振幅が大きいのでSNRが向上するか、
もしくは容量が小さくできるので消費電力や動作速度が向上する
・差動型回路の方が周波数特性が良好（ミラーポールを持たない）
Vcmi
φ1
φ2
d
VDAC+
C1
φ2
d
Vo+
- +
d
ViVDAC-
φ2
φ1
Vi+
C2
φ2
C1
φ1
+ -
Vo
C2
Vcmi
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
38
出力抵抗を上げる各種回路
DC利得を上げるにはI to V変換つまり負荷回路を工夫するしかない。
Iout
Iout
rout
rout
Vin
Iout
M1
Vb
M2
Vin
M1
rout ≈ rds
rout ≈ rds1 (g m 2 ⋅ rds 2 )
(a) Source grounded ckt.
(b) Cascode ckt.
2007.01.15
Vb
G
rout
+
-
M2
Vin
M1
rout ≈ rds1 (g m 2 ⋅ rds 2 ) ⋅ G
≈ rds1 ⋅ G o
≈ rds1 ⋅ G o ⋅ G
(c) Super-cascode ckt.
A. Matsuzawa, Titech, VDEC 2007
39
カスコード型演算増幅器
Vdd
Vb1
Vb3
M4
M3
Vb2
Vdd
M7
M8
Vb2
vout
M5
M6
vin+
M1
M2
M4
M7
M8
vout+
Vb1
vin-
M3
vin+
voutM5
M1
Iss
(a) Single
2007.01.15
M6
M2
vin-
Iss
(b) Differential
A. Matsuzawa, Titech, VDEC 2007
40
スーパーカスコード回路を用いた演算増幅器
Vdd
Vb
M4
M3
ゲインブースト増幅器の負荷はトランジスタ１個なので
あまり電流を流す必要はない。
A2
M7
M8
vout
vout-
+
M6
M5
A1
vin
M1
M2
+
vin
-
Iss
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
41
スーパーカスコード回路の一例
Vb1
Vb1
M11
Vb2
M12
Iss3
M9
M3
Vb3
M7
Vb2
M10
M4
M8
M5
Vb3
M6
Iss2a
Iss2b
vin+
M1
M2
vin-
Iss
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
42
コモンモードゲイン
コモンモード利得は電流源のコンダクタンスを負荷のコモンモードコンダクタンスで割ったもの
Gcm
g dsc
≈
2 gmL
これを下げるには電流源のコンダクタンスを下げるしかない
交流に対しては差動ペアのソースに付く容量を下げる必要がある。
コモンモード電圧に対する出力電圧
gmL
上：カスコードあり： -40dB
下：カスコードなし： -24dB
最低コモン入力電圧
gdsc
このノードに容量が付くと高い周波数
のコモンモード利得が劣化する
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
43
電源除去比
電源ノイズ
Vdd
M3
M4
vout
同じ電圧になる
vin+
M1
M2
Iss
2007.01.15
出力に現れるノイズ
vin-
このような回路ではオープンループ状態で電源ノ
イズが出力端にそのまま現れる。
電源除去比(PSRR)は出力の入力に対する利得
から出力の電源にノイズに対するゲインを割った
ものである
通常 PSRR は Gopenにほぼ等しい。
一般に高域でPSRRが低下するのは回路の利得
が低下するためである。
対策：
・差動回路を用いる
・負荷を接地側にする
・バイアス回路を電源電圧不感にする
A. Matsuzawa, Titech, VDEC 2007
44
コモンモードフィードバック回路
差動増幅器ではコモンモードの安定が不可欠である。
Vdd
Isd
Isd
CM Level detection
vout-
vout+
Vcmo =
Iss
2007.01.15
+
-
Vout + + Vout −
2
Vref
A. Matsuzawa, Titech, VDEC 2007
45
コモンモード電圧検出回路（時間連続系）
Vdd
M6
P
vout+
VFB
R
R
vout-
M1
vout+
M2
vout-
vout+
vout-
Vout,CM
・最も簡単
・利得が出ない
（低増幅率で有効）
・周波数特性に注意
(a) Series resistance
2007.01.15
M5
・時間連続系で良く用いられる
・VTばらつきに弱い
・リニア領域の範囲に注意
(b) MOS in Triode region
M2
M1
M3 M4
Vref
・VTばらつきに弱い
・リニア領域の範囲が狭い
(c) Differential transistor pairs
A. Matsuzawa, Titech, VDEC 2007
46
時間連続型差動増幅器
このような時間連続型のコモンモード制御はミスマッチ電圧ばらつきに弱い。
Vdd
M4
M3
Vb3
M7
Vb2
vout
+
V
b1
Vb１
vin+
Vin_com
M8
voutM5 M6
M1
M2
vin-
Vout_com
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
47
コモンモードフィードバック回路
（スイッチドキャパシタ型）
１）OPアンプを増幅器として動作させる期間
改良型
動作
vout+ vout-
スイッチS3をM1側に倒す、S1, S3をVcom側に倒す。
容量C2a, C2bに以下の電圧が貯まる。
VC 2a = Vc 2b = Vcm − Vbc
Vcm
Iout
S4
C1a C1b
S1
S2
C2a
C2b I
ss
Vbc
M2
C
C
C2 ≈ 1 ～ 1
4 10
S3
Vout端子とM2のゲートには容量C1b, C1bを通じ
てコモンモードフィードバックがかかっている。
2）OPアンプを増幅器として動作させない期間
スイッチS3をM2側に倒し、S1, S3をVout側に倒す。
このとき通常はS4を設けてS4を閉じる。
M1 容量C2a, C2bから容量C1a, C1bに向かって電
荷が転送されて、何サイクルか繰り返すと出
力のコモン電圧はVcmに等しくなる。
利点：全周期で帰還がかかっており安定である。
チャージフィードスルによる誤差が少ない。
欠点：複数サイクル経たないと安定しない。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
48
テレスコピックカスコード回路の許容入出力電圧
テレスコピックカスコード回路の共通入出力電圧範囲は極めて小さい
Vdd
M4
M3
Vb3
M7
Vb2
2Veff
Vb1>VTN5+3Veff
Output range
Vb１
Veff+ΔVT
M8
vout+
Vdd
VTN5
Input range
Common range
voutM5
Vb1
vin+
VTN1+2Veff
M6
Veff M1 M2
vin-
Input range
Input range
Vb1
M5
VTN5+Veff
Vb0
Veff
(a) Telescopic cascode op-amp
2007.01.15
vin+
VTN1+Veff
GND
Veff M
1
Vb1 > Vin − VTN 1 + VTN 5 + Veff
Vb1 > Vin + ΔVT + Veff
A. Matsuzawa, Titech, VDEC 2007
Vb1
VTN5+Veff
vout
Veff
Vout > Vb1 − VTN 5 − Veff + Veff
Vout > Vb1 − VTN 5
49
フォールディッドカスコード回路の許容入出力電圧
Vdd
フォールディッドカスコード回路の入出力電圧範囲は極めて広い
2Veff
Vdd
Iss
vin+
M1
M2
Vdd
Vb1
M3
Vb2
M7
VTP+2Veff
M4
M8
vout+
Vb3
Input
range
voutM5
Veff-VTP
Common range
2Veff
GND
M6
VTP1+Veff
vinM9
Iss1
M10
vin
M1
Veff
Iss1
M9 Veff
2007.01.15
Output range
A. Matsuzawa, Titech, VDEC 2007
Vin + VTP 1 + Veff − Veff > Veff
∴ Vin > Veff − VTP 1
50
位相補償
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
51
位相補償回路
このような発振がおこらないようにするのが位相補償回路
X(s)
+
Se
Y(s)
G（s)
Y (s )
G (s )
=
X (s ) 1 + FG (s )
Sfb
F
FG(s)=-1になると発振する。
フィードバック
ネットワーク
X(s)
+
Se
FG ( jω1) = 1,
Y(s)
G(s)
∠FG ( jω1) = −180°
発振条件
Sfb
F
フィードバック
ネットワーク
2007.01.15
位相が反転している
A. Matsuzawa, Titech, VDEC 2007
52
カスコード型演算増幅器とそのポールの位置
信号パスの各ノードには固有の時定数が存在し、これがポールを形成する。
→各ノードの時定数・ポール（ゼロ）を推定することが重要
Vdd
X
M4
D
M8
M3
C
Vb2
M7
Y
M5
Vb1
vin+
抵抗が高く、容量が大きいノードは
ポール角周波数が低い
vout
CL
M6
A
M1
B
M2
jω
vin-
×
×
×
ω p, A ω p,C ω p, x
ω p, B ω p, D
×
ω p, y
σ
Iss
(a) カスコード型演算増幅器
2007.01.15
(b) 演算増幅器のポールの位置
A. Matsuzawa, Titech, VDEC 2007
53
ポールの性質
A(s ) =
A0
s
1+
DCゲイン (dB)
ωp
-20dB/dec
log ω
ωp
位相（度）
利得：周波数が高くなると
ポール角周波数から-20db/decで単調減少
位相： ωp/10から回りだし、ωpで-45°,10 ωpで-45°回転するが
それ以上の周波数では-90°を保つ。
0° 10
− 45°
ω p 10ω p
⎛ ⎛ω
ω
− 20 log 1 + j
= −10 log ⎜⎜1 + ⎜
⎜ω
ωp
⎝ ⎝ p
2
⎞
⎟
⎟
⎠
= 0dB (ω << ω p )
log ω
φ = −57.3 ⋅ tan−1
⎞
⎟
⎟
⎠
ω
ωp
⎛ω
= −20 log ⎜
⎜ω
⎝ p
⎞
⎟ (ω >> ω p )
⎟
⎠
− 90°
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
54
位相補償のポイント
•
第１ポールと第２ポールを十分に離して
第２ポール付近の周波数で利得をゼロ以下にする。
– 安定動作：利得が１(0dB)のときに-130度以上位相が回転しない。
– 第１ポールだけでは発振しない。（せいぜい-90°）
第２ポール付近で位相が-135°に達する
•
手段
– 容量を付加するなどして第１ポールの角周波数を下げる。
第２ポール付近で位相が-135°だが、利得が下げられる。
位相補償条件：ユニティーゲイン角周波数が第２ポール角周波数の1/2よりも小さいこと
位相補償条件
2007.01.15
ωu <
ωp2
2
A. Matsuzawa, Titech, VDEC 2007
55
第１ポール角周波数を低下させる。
第１ポール
(dB)
第２ポール
H (ω )
-20db/dec
ω
0
負荷容量増加による
ポール角周波数の低下
∠H (ω )
0
-45o
-90o
-135o
-180o
2007.01.15
ω
'
p, y
ω p, y ω p,u ω p, xω p, A
ω p, B
ω
第１ポールを下げると第２ポール近辺
で利得が低下する。
負荷容量を増やすことで位相補償が可能
位相回転はあまり変わらないことに注意
(log scale)
A. Matsuzawa, Titech, VDEC 2007
56
信号伝達パスと時定数
Vout
gm R L
=
Vin
⎞⎛
⎛
⎜1 + s ⎟⎜1 + s
⎜
ω p1 ⎟⎠⎜⎝ ω p 2
⎝
ノードでの電流
伝達時定数
カレントミラー
カスコード回路など
Vin
1+
ユニティーゲイン角周波数
s
ωp2
RL
CL
初段のMOS
トランジスタ
gm R L
Vout
1
g mv in
ＤＣ利得
⎞ ω = 1
⎟
p1
R LC L
⎟
⎠
負荷容量
等価負荷抵抗
Vout
g R
g
≈ m L = 1 ∴ ωu = m
Vin
CL
⎛ ωu ⎞
⎜
⎟
⎜ ω p1 ⎟
⎝
⎠
負荷容量のアドミッタンスがMOSの
gmと等しくなる周波数
安定増幅の帯域を上げるには第２ポールの角周波数を上げる必要がある。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
57
ノイズとミスマッチ電圧
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
58
ノイズ
3)トランジスタのサーマルノイズ
Vn2 = γ
8kT
f bw,
3g m
Vn = γ
8kT
f bw
3g m
0.25以下の微細Trでは
γは2程度になる
gm=1mS, fbw=2GHzではγ=2として、Vn=210uV
D
S ΔVGS
S ΔI DS
G
～
等価変換
G
S
S
S ΔI DS
2007.01.15
2
= 4γk BT ⋅ ⋅ g m
3
D
S ΔI DS
V DS > VGS − VT S ΔVGS = g 2
m
A. Matsuzawa, Titech, VDEC 2007
8k BT
=γ
3g m
59
OPアンプのノイズ
M1, M2の単位周波数帯域での入力換算電圧ノイズは
⎛ 8γkT
Kn
Vn21,n 2 (V 2 / Hz ) = 2⎜⎜
+
⎝ 3g m1 (WL )1C ox f
Vdd
M3
γ : ノイズ増加係数
M4
vout
vin+
M1
M2
Iss
⎞
⎟⎟
⎠
vin-
M3, M4の単位周波数帯域での電流ノイズは
Kp
⎛ 8γkT
2⎞
I n23,n 4 (A 2 / Hz ) = 2⎜⎜
gm 3 +
g m 3 ⎟⎟
(WL )3Cox f
⎝ 3
⎠
この電流性ノイズはM1, M2で入力換算雑音電圧に変換される。
⎛ 8γkT
2
2
Vn (V / Hz ) = 2⎜
⎜ 3g
⎝ m1
⎛
g ⎞
1
⎜⎜1 + m 3 ⎟⎟ +
g m1 ⎠ Cox f
⎝
⎛ K
Kp
n
⎜
+
⎜ (WL )1 (WL )3
⎝
⎛ gm 3 ⎞
⎜⎜
⎟⎟
g
⎝ m1 ⎠
2
⎞⎞
⎟⎟
⎟⎟
⎠⎠
したがって低ノイズ化は、gm1を大きく、gm3を小さくし、1/fノイズはゲート面積に注意する。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
60
ノイズ：容量
２）スイッチのノイズ
使用可能な容量の最小値はノイズで決まる
kT
Vn =
C
Vin
C=1pFでは、64uVrms
C=10fFでは、640uVrms
4kTR
2
1 + (2πRCf )
4kTR
2kT
−1
df
u
= ∫ 0∞
=
tan
2
πC
1 + (2πRCf )
S out ( f ) =
R
C
Pn , out
∞
0
=
kT
C
ローパスフィルタを形成する
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
61
ノイズ
４）1/fノイズ（フリッカーノイズ）
K
1
Sn ( f ) =
⋅
CoxLW f
2
キャリアの表面散乱などにより発生するノイズ
低周波側で大きく、周波数が高くなるほど減少する
⎛ fH ⎞
K
K
f H df
⎟⎟
⋅ ∫ fL
=
ln⎜⎜
Vn ( f ) =
CoxLW
f
CoxLW ⎝ f L ⎠
Sn2(f) (dB)
2
1/fノイズ
fc
fHをかなり高く、fLを低く取ると相当大きくなるので、
通常fHはコーナ周波数まで取り、fLは10Hz位に取る
熱雑音
Kはおよそ10-25V2F (LWをum単位で取ったとき）
Log (f)
2007.01.15
fc：コーナー周波数
2つのノイズのスペクトラム密度が等しい周波数
A. Matsuzawa, Titech, VDEC 2007
62
入力換算ノイズ
Vn3
Vn2
入力 Vn1
G1
出力
G2
G3
2
2
2
Vnieq = V
2
n1
Vnieq = Vn1
⎞
⎛V ⎞ ⎛ V
+ ⎜⎜ n 2 ⎟⎟ + ⎜⎜ n 3 ⎟⎟
⎝ G1 ⎠ ⎝ G1 ⋅ G 2 ⎠
2
Vnieq
2
⎞
⎛V ⎞ ⎛ V
+ ⎜⎜ n 2 ⎟⎟ + ⎜⎜ n 3 ⎟⎟
⎝ G1 ⎠ ⎝ G1 ⋅ G 2 ⎠
2
G1 G2 G3
・どんなノイズも入力換算ノイズに変換できる
・初段のノイズで殆ど決まる。オフセットも同様。
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
63
OPアンプのオフセット電圧
Vdd
M3
M4
vout
vin+
M1
M2
2
⎛
⎞
⎛
⎞
g
2
2
2
m3
⎜
⎟⎟ ⎟
σ Voff = 2 σ VT 1 + σ VT 3 ⎜⎜
⎜
g m1 ⎠ ⎟
⎝
⎝
⎠
σ VT 1, σ VT 3 (VTミスマッチ電圧の標準偏差）
gm1は大きく、gm3は小さく
トランジスタのLは大きいほうが良い
Iss
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
64
カスコード型OPアンプの雑音・オフセット電圧
Vdd
M4
M3
Vb2
Vb1
M7
Vbias
M8
vout
M5
M6
vin+
M1
M2
Iss
2007.01.15
カスコード回路
M5
Vos
M1
インピーダンスが高い
vin電流への変換が殆ど生じない
カスコードトランジスタのオフセット電圧の影響は無視できる。
A. Matsuzawa, Titech, VDEC 2007
65
MOSトランジスタのキャラクタライズ
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
66
キャラクタライズ用回路
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
67
Trのキャラクタライズ: Nch
リニア：I ds = μC ox
W/L=2/0.2
Vds=0.4V
飽和： I ds =
μC ox
2
⎫
Vds ⎞
W ⎧⎛
⎟Vds ⎬
⎨⎜V gs − VT −
L ⎩⎝
2 ⎠
⎭
W
2
V gs − VT
L
(
)
これにIds=135uA, Vgs=0.8V,VT=0.45V,
Vds=0.4V,W/L=10を代入すると
μC ox = 220 × 10 −6 ( A /V 2 ) @ 飽和
I sqrt =
I ds
VT_n=0.45V
1000
= 225 × 10 −6 ( A /V 2 ) @ リニア
ただし、L=0.4umでは 270uA/V2
Spice fileよりTox=4.1e-9
4 × 8.85 × 10 −14
4 × 10 −7
= 8.85 × 10 −7 ( F / cm 2 ) = 8.85 fF / μm 2
C ox =
n=
V gs1 − V gs 2
⎛I
2.3 log ⎜⎜ ds1
⎝ I ds 2
⎞
⎟⎟ × U T
⎠
これより n=1.4
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
68
Trのキャラクタライズ: Nch
最小チャネル長に近いチャネル長では電流値が低く、gdsも大きい
W/L=10
7.0E-05
L=0.6um
6.0E-05
L=0.4um
5.0E-05
L=0.2um
Veff=0.2V
4.0E-05
3.0E-05
2.0E-05
1.0E-05
0.0E+00
0.0
2007.01.15
0.5
1.0
A. Matsuzawa, Titech, VDEC 2007
1.5
2.0
69
Trのキャラクタライズ: Nch
gdsはチャネル長が異なってもVeffで一致し、その後チャネル長が長いほど小さくなる
VＡはVeff近傍でチャネル長に依らず1V程度で、Vdsが大きくなると数V程度に上昇する
gds (S)
Veff=0.2V
VＡ(V)
2.00E-04
I ds
g ds
20.0
W/L=10, Veff=0.2V
1.80E-04
W/L=10, Veff=0.2V
18.0
1.60E-04
16.0
L=0.2um
0.4um
0.6um
1.40E-04
1.20E-04
14.0
L=0.6um
12.0
1.00E-04
10.0
8.00E-05
8.0
6.00E-05
6.0
4.00E-05
4.0
2.00E-05
2.0
0.00E+00
0.00E+00
VA ≡
L=0.4um
L=0.2um
0.0
2.00E-01
4.00E-01
6.00E-01
Vds (V)
8.00E-01
1.00E
0.00
0.20
0.40
0.60
0.80
1.00
Veff=0.2V
VＡ=1.0V
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
70
Trのキャラクタライズ: Pch
W/L=2/0.2
Vds=0.4V
Ids=33uA, Vgs=0.8V,VT=0.44V,
Vds=0.4V,W/L=10を代入すると
μC ox = 52 × uA /V 2
I sqrt
I ds
VT_n=0.44V
=
1000
チャネル長依存は殆ど無い
Spice fileよりTox=4.1e-9
4 × 8.85 × 10 −14
4 × 10 −7
= 8.85 × 10 −7 ( F / cm 2 ) = 8.85 fF / μm 2
C ox =
n=
V gs1 − V gs 2
⎛I
2.3 log ⎜⎜ ds1
⎝ I ds 2
⎞
⎟⎟ × U T
⎠
これより n=1.34
ΔVT ≈ 0.3Vbs
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
71
Trのキャラクタライズ: Pch
最小チャネル長に近いチャネル長では電流値が低く、gdsも大きい
W/L=10
1.4E-05
Veff=0.2V
L=0.6um
1.2E-05
L=0.4um
1.0E-05
L=0.2um
8.0E-06
6.0E-06
4.0E-06
2.0E-06
0.0E+00
0.0
2007.01.15
0.2
0.4
0.6
A. Matsuzawa, Titech, VDEC 2007
0.8
1.0
72
Trのキャラクタライズ: Pch
gdsはチャネル長が異なってもVeffで一致し、その後チャネル長が長いほど小さくなる
VＡはVeff近傍でチャネル長に依らず1V程度で、Vdsが大きくなると数V程度に上昇する
gds (S)
1.0E-04
Veff=0.2V
VＡ(V)
W/L=10, Veff=0.2V
9.0E-05
10.0
7.0E-05
8.0
7.0
6.0E-05
6.0
5.0E-05
5.0
4.0E-05
4.0
3.0E-05
3.0
2.0E-05
2.0
1.0E-05
1.0
0.0E+00
0.0
0.0
2007.01.15
0.1
0.2
0.3
0.4
0.5
I ds
g ds
W/L=10, Veff=0.2V
9.0
L=0.2um
0.4um
0.6um
8.0E-05
VA ≡
0.6
L=0.6um
L=0.4um
L=0.2um
0.0
0.1
A. Matsuzawa, Titech, VDEC 2007
0.2
0.3
0.4
0.5
73
動作電流とW/L
I ds ≈
1
W 2
μC ox Veff
2
L
Nch, L=0.2umでは
∴Veff ≈
W ( um ) ≈
2 I ds
W
μC ox
L
あるいは
2 I ds
W
≈
2
L
μC oxVeff
0.2 × 2 I ds ( uA )
I ds ( uA )
=
0
.
0018
2
2
220 × Veff
Veff
Veff = 0.2Vでは W ( um ) = 0.045 ⋅ I ds ( uA )
Veff = 0.3Vでは　W ( um ) = 0.02 ⋅ I ds ( uA )
Veff = 0.4Vでは　W ( um ) = 0.011 ⋅ I ds ( uA )
Nch, L=0.4um以上では
W ( um ) ≈
L × 2 I ds ( uA )
I ( uA )
= 0.0074 L ⋅ ds 2
2
Veff
270 × Veff
Veff = 0.2Vでは W ( um ) = 0.185 L ⋅ I ds ( uA )
Veff = 0.3Vでは　W ( um ) = 0.082 L ⋅ I ds ( uA )
Veff = 0.4Vでは　W ( um ) = 0.046 L ⋅ I ds ( uA )
Pchでは
W ( um ) ≈
L × 2 I ds ( uA )
I ( uA )
= 0.038 L ⋅ ds 2
2
52 × Veff
Veff
Veff = 0.2Vでは W ( um ) = 0.95 L ⋅ I ds ( uA )
Veff = 0.3Vでは　W ( um ) = 0.42 L ⋅ I ds ( uA )
Veff = 0.4Vでは　W ( um ) = 0.24 L ⋅ I ds ( uA )
2007.01.15
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74
バックゲートバイアス効果
ΔVT (V)
直線で近似してもそれほど大きな誤差にはならない。
ΔVTn ≈ 0.25Vsbn
0 .5
0 .4 5
0 .4
0 .3 5
0 .3
0 .2 5
0 .2
0 .1 5
0 .1
0 .0 5
0
ΔVTp ≈ 0.33Vsbp
(Vsb < 0.6V )
0
0 .5
1
1 .5
2
Vsb (V)
2007.01.15
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75
トランジスタの容量
Nch, L=0.2um, W=2um, Veff=0.2Vにて
Cox=8.85fF/um2
Cgs=2.9fF
Cgd=0.72fF
Cds=1.82fF
Pch, L=0.2um, W=2um, Veff=0.2Vにて
Cgs=3.0fF
Cgd=0.63fF
Cds=2.2fF
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
76
スイッチのコンダクタンス
スイッチのオンコンダクタンスの入力電圧依存性をキャラクタライズしておく
40u
この設定の場合、オンコンダクタンスは表示の
電流を10mVで割ることで得られる。
3.3mS
Nch (1.8/0.18)
DC TRANSFER CURVES (A)
30u
20u
（４．４倍）
0.75mS
Pch (1.8/0.18) ID(M18)
10u
ID(M17)
0
0
0.4
0.8
1.2
1.6
2.0
V18 (V)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
77
スイッチのコンダクタンス
スイッチのオンコンダクタンスはVdd/2のときに最小値を取る。
電圧依存の対称性を取るとWpはWnの4倍程度に設定しなければならない。
WP=WNのとき
WP=4.4WNのとき
0.35mS
-0
-10u
I(V24)
-10u
1.25mS
-15u
0.75mS
(10倍）
(2.7倍）
I(V24) (A)
-20u
-20u
Nch (1.8/0.18)
-25u
Nch (1.8/0.18)
Pch (1.8/0.18)
-30u
Pch (7.9/0.18)
-30u
3.4mS
-40u
0
0.4
0.8
1.2
1.6
2.0
0
0.4
V22 (V)
2007.01.15
3.4mS
3.4mS
-35u
0.8
1.2
1.6
I(V24)
2.0
V22 (V)
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78
スイッチのフィードスルー
SCF回路ではスイッチオフ時のフィードスルーが問題になる。
WP=WN=1.8um
906m
904m
V(34) (V)
902m
900m
V(34)
898m
ΔV=1.1mV
896m
894m
0
5n
10n
15n
20n
25n
TIME (s)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
79
スイッチのフィードスルー
WpとWnをアンバランスにすると電圧誤差は大きくなる。
960m
WN=1.8um
WP=7.9um
940m
V(34) (V)
920m
900m
V(34)
ΔV=39mV
880m
860m
0
5n
10n
15n
20n
25n
TIME (s)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
80
スイッチのフィードスルー
ダミースイッチを入れることでオフセット電圧を減らすことができるが、
微妙なバランスで成り立っているので、過信しないこと。
また、ダミーを入れると容量が増加して、応答が遅くなることがある。
スイッチの大きさはセットリング時間が満足できる範囲で
比較的小さなスイッチが良いようである。 912m
スイッチ
WP=WN=1.8um
ΔV=0.3mV
908m
ダミースイッチ
WP=WN=0.9um
V(34) (V)
904m
900m
V(34)
896m
892m
0
5n
10n
15n
20n
25n
TIME (s)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
81
参考文献
•
•
•
•
•
•
•
P.R.Gray, P.J.Hurst, S.H. Lewis, R. G. Meyer, “ Analysis and Design of
Analog Integrated Circuits,” Fourth Edition, John Wiley & Sons.
D. A. Johns, K. martin, “Analog Integrated Circuit Design,” John Wiley &
Sons.
B. Razavi, “ Design of Analog CMOS Integrated Circuits,” McGraw-Hill.
P. E. Allen, D. R. Holberg, “CMOS Analog Circuit design,” Second Edition,
OXFORD University Press.
R. J. Baker, H. W. Li, D. E. Boyce, “CMOS Circuit Design, Layout, and
Simulation,” IEEE Press.
R. Gregorian, “Introduction to CMOS OP-AMPS and Comparators,” John
Wiley & Sons.
J. H. Huijsing, “Operational Amplifiers, Theory and Design,” Kluwer
Academic Publishers.
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
82
TRパラメータの決め方
W/L比は求まったがどのようにして、W,Lを決めるか？
Lにより性能が変わる。
2
さまざまな考慮で最適点を決めていく。
=
C
CoxLW ∝ L2
ゲート容量 gs
3
Log 大きさ
トランジスタの面積
S ≈ L1.3
出力抵抗
ro ≈ L
DCゲイン
G = g mro ∝ L
ω
周波数特性 T
1/fノイズ
VTばらつき
∝
gm
C p + CoxL2 + GCgdL
Vn ∝
ΔVT ∝
1
1
≈
L
LW
W
1
1
=
Qα ≡
L
LW
αL
ΔI ds 2ΔVT σ VT
=
≈
電流源ばらつき I ds
Veff
L
小さい
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Log L
2μC OX
I ds
大きい
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83
Lの決定
通常の設計法のテキストではW/Lの決定までは述べている。
しかし、これは比率であり、実際にL,Wを決定するのはどうしたら良いか。
回路の仕様とゲート長Lの関係を見てみる
トランジスタ面積
ゲート容量
カットオフ周波数
⎛W ⎞
S ≈ LW = L2 ⎜ ⎟
⎝L ⎠
C gs =
2
2
⎛W ⎞
C OX LW = C OX L2 ⎜ ⎟
3
3
⎝L ⎠
2I ds
gm
≈
2π (C gs + C p ) 2π ( 2 C LW + C )V
ox
p
eff
3
I ds
≈
⎞
⎛2
⎛W ⎞
π ⎜ C ox L2 ⎜ ⎟ + C p ⎟Veff
⎝L ⎠
⎝3
⎠
fT ≈
これらはすべてゲート長Lを短くした方がその２乗に比例して良くなる
2007.01.15
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84
Lの決定
VTばらつき
ΔVT =
C OX
1
=
LW
電流源の電流ばらつき
1
W
C OX L
L
ΔI ds 2ΔVT
2
=
≈
=
I ds
Veff
Veff C ox LW
1/fノイズ
Vnf =
1
K F Δf
=
C ox LW f
L
ドレインコンダクタンスgds
g ds = λI ds =
=
Veff
μ
L
2C ox I ds
2
1
=
L
W
Veff C ox L
L
Δf
KF
⎛W ⎞ f
C ox ⎜ ⎟
⎝L ⎠
K ds I ds
2L Vds − Veff + φ0
Lに反比例
2μC ox
I ds
Lに反比例
Lに反比例
Lに反比例
バラツキ、1/fノイズ、ドレインコンダクタンスを良くするにはゲート長Lを長くする
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
85
gb
バックゲート電圧が変化してもIdsは変化する。この係数がgbである。
∂I ds
gb ≡
≈ (n − 1)g m
∂Vbs
80u
ID
40u
(
Ids
) ( )
60u
20u
0
200u
{D
160u
gb
120u
80u
40u
0
-1.0
-0.8
-0.6
-0.4
-0.2
-0.0
Vbs (V)
2007.01.15
A. Matsuzawa, Titech, VDEC 2007
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