VOLTAGESTORM - 日本ケイデンス・デザイン・システムズ社

VoltageStorm 05.7.13 23:16 ページ 1
DATASHEET
VOLTAGESTORM
180um 以降のプロセスでは、デザインメソドロジにおいてパワーインテグリティの解析と検証を含
んでいる必要があることを、動作不良となったシリコンが証明しています。何百もの主要な設計
チームにおいて、チップおよびブロックレベルのパワーインテグリティ解析と検証には
VoltageStorm® が有効であることが認識されました。VoltageStormファミリによるパワーインテ
グリティ検証は、小規模なアナログブロックから大規模なSoC設計までのパワーネットワークの正
当性を検証することが可能です。
HIGHLIGHTS
●業界先端のパワーインテグリティ解析/検証ツール
●何千もの設計上で証明された製品
● PGS exploration
会話型"what if"解析機能
●
●広範囲にわたるSoC パワーグリッド検証
―VoltageStorm Professional Edition（PE）
高速な階層的パワーインテグリティ検証
●
トランジスタレベルの精度を提供するユニークなパワーグリッド・ビュー
●
● IP パートナープログラムによるによるパワーグリッド・ビューのサポート
●
ARM、Artisan（現 ARM）、Nurlogic、Virageならびに Virtual
Silicon
エンベデッド・カスタムブロックとIPブロックのサポート
●
●
DEFとGDSの入力機能
THE RISK OF IR DROP
●
IRドロップ/エレクトロ・マイグレーション解析
180um 以降の DRC/LVS のクリーンな設計において VoltageStormを
●
PowerMeterによるVector-less 消費電力解析機能
使って解析した結果、設計の 79%に関してパワーインテグリティの問題
●
copperプロセスに対応した寄生情報抽出エンジン
が指摘され、54%がシリコン上で致命的な問題を持っていることが判明
ユーザー定義のスレッシュホールドによるpass/failリポート
しました。
●
CeltIC NDC との連係によるIRドロップを考慮した遅延計算フロー
デザインが100MHz以上の周波数、3層配線以上、もしくは180um以降の
のサポート
プロセスではパワーインテグリティを考慮する必要があります。パワーとグラ
TM
●
Vector-less ならびに Vector-based によるダイナミック解析機能
●
（VoltageStorm Dynamic Gate Option)
●トランジスタレベルでのフルチップ・パワーインテグリティ検証
―VoltageStorm Transistor
スタティック/アクティビティ・ベース/ダイナミック解析機能のサポート
●
数百万トランジスタまで解析可能
●
●
Calibreインターフェース
●
UltraSimインターフェース
●アナログ・パワーインテグリティ検証 - Virtuso® Analog VoltageStorm
Option (VAVO)
●
Virtuosoアナログデザイン環境へ統合
●
IRドロップ/エレクトロ・マイグレーション解析
ンドレールのIRドロップ、そしてEMは全てのデザインのパフォーマンスに影
響するため、設計メソドロジの中で検証される必要があります。
VoltageStorm 05.7.13 23:16 ページ 2
COMPREHENSIVE SOC POWER
INTEGRITY ANALYSIS AND VERIFICATION
今日のSoC 設計は、チップサイズ、さらなるIPブロック化、複数のパワーサ
プライによるパワーレールの構成、そして低電圧化が図られています。これ
に伴いブロック間やブロック内部での電流の流れに対する予測が難しくな
ることから、IRドロップに関連する問題のリスクが増加します。
VoltageStormは、パワーグリッド・ビューを利用することにより大規模なSoC
設計に対して迅速、正確かつ階層的なパワーグリッド・インテグリティを検証
するソリューションです。
図 1は、下位階層での解析結果から作成したパワーグリッド・ビューをどの
ようにフルチップレベルで使用することができるかを示します。
VoltageStormは、以下のようにデザインプロセスのどの段階においても使
用することが可能です。
●フロアプランニング
●セルおよびブロック設計
●ポスト・プレースメントおよびプリ・シグナルラウティング
●フルチップのパワーインテグリティ・サインオフ
VoltageStormは、パワーインテグリティの問題のデバッグのために様々な
図 2 チップの中心へ IRドロップを増加させる典型的なIRドロップの出力例
種類のグラフィカルプロットを出力します。主な出力はIRドロップおよび電流
初期のフロアプランニング段階においては、通常、ブロックインプリメンテー
密度となりますが、さらにパワーが設計全体にわたってどのように分配され
ションの詳細は不明確です。このような場合、VoltageStormでは予定さ
るか、また、電流がどのようにパワーネットワークを通って流れるかを示しま
れたブロック・パワーネットワークを仮想的に表現したフロアプラン・パワーグ
す。これらの情報が、パワーインテグリティの問題の原因を把握し、改善の
リッド・ビューを使用することが可能です。
手助けとなります。
ほとんどのSoC 設計では、カスタムセルやHard-IPブロックを含んでいるた
めこれらを配置する前に、各カスタムセルやHard-IPブロック単体によりトラ
ンジスタレベルでのパワーグリッド解析を適用したいと考えます。階層設計
図2はIRドロップのグラフィカルプロット例です。
手法において、セルレベルおよびブロックレベル問題を予め解析しておくこ
Full-chip:
とは設計時間の短縮に大きく貢献します。
VoltageStorm power
analysis
パワーインテグリティ解析は、セル配置が行われた詳細配線前の設計に対
して行うことが有効です。信号配線前にVoltageStormを使い、パワーイ
ンテグリティを検証することにより不必要なオーバーデザインを避け、信号配
線の柔軟性を高めることが可能となります。
Power grid
view library
Analog Design
Environment
Block:
VoltageStorm power
analysis static
VoltageStorm dynamic
VoltageStorm option
dynamic
VoltageStormをパワーインテグリティのサインオフ検証に使用すること
により、テープアウト時の信頼性を確保します。インスタンスベースの IR
ドロップ情報を VoltageStorm から CeltIC NDCへインターフェースす
ることで IRドロップの影響を考慮したタイミング検証が可能となります。
Virtuoso UltraSim
Full-chip Simulator
Virtuoso Spectre Circuit
Simulator
Small digital or
mixed-signal block
Analog block
IRドロップはセットアップ/ホールドタイムそしてクロックスキューに重要な
影響を及ぼすため、IRドロップを考慮した遅延計算はタイミング検証に
重要な役割を果たします。
Large digital block
図 1 下位階層のブロックでの生成されたパワーグリッド･ビューは、
トップレベルの
解析に備えてパワーグリッド･ビュー・ライブラリに保持される
VoltageStormは様々なレベルの抽象度をもったブロックモデリングをサ
ポートしており、解析の柔軟性を高めています。設計が完成に近づくにつ
れパワーグリッド・ビューはより詳細に、そして正確になってきます。そのた
めチップのサインオフ検証では最も正確なパワーグリット・ビューを使用す
るべきです。ブラックボックスモデリングではパワーインテグリティの問題を
見過ごす可能性があります。
VoltageStormはDEFおよびGDSIIのインターコネクトレイヤーの混在入
力をサポートする唯一のソリューションです。例えば、フリップチップの
設計で Redistribution layer（ RDL）が 45 度の配線を含んでいれば、
VoltageStorm だけがデザインデータを組み合わせ、C4 バンプからトラ
ンジスタまでの接続を認識し、正確なパワーインテグリティ検証を可能と
します。
テープアウトに先立ってGDSIIデータにおいて手作業による修正が入る場
合があります。このような場合でも階層 GDSIIデータと既存のパワーグリッ
ド・ビューを使用することでフルチップでのトランジスタレベルの検証を行う
ことが可能です。
VoltageStorm 05.7.13 23:16 ページ 3
ACCURATE POWER CONSUMPTION ANALYSIS
VoltageStorm PEは、正確な消費電力解析エンジンであるPowerMeter
FULL-CHIP TRANSISTOR POWER INTEGRITY
VERIFICATION
を含んでいます。PowerMeterは、Accuraテクノロジを使用しノードアク
多くのパワーインテグリティ検証ツールはASIC設計スタイルに対するの解析
ティビティを自動伝播しVestor-lessでの消費電力解析をサポートします。
のみに注目している一方、VoltageStormは、カスタム・デジタル設計、IPお
Vestor-less での消費電力解析では設計サイズが大きくなっても、さらに
よびアナログブロック等すべての設計タイプに対するパワーインテグリティの
詳細配線の前後を問わず効率的に使用することが可能です。
検証を含んだ、総合的なソリューションを提供します。
Accuraテクノロジは自動的にゲートとメモリを認識し、クロックドメインの情
電源グリッドを流れる電流はセルやIPブロックのポートで止まるわけではあ
報を使用し、Vector-lessでの高精度な消費電力解析を行います。
りませんので、パワーインテグリティ解析もポートまでに留めるわけにはいき
図 3はゲートレベルのプロットです。ブロックのモデル化が単純化されたブ
ません。ところが多くのゲートレベルのパワーインテグリティ解析ツールは行
ラックボックスだった場合、チップの中心のIRドロップはより厳しく見積もら
き過ぎた単純化に頼っており、IPブロックをブラックボックス化し、単純な消
れます。IPブロックが VoltageStormの中で正確にモデル化された場合、
費電力分布モデルを使用することにより、精度を犠牲にして処理速度を上
電流はIP内部を流れるためにIRドロップは小さくなります。
げています。
カスタム・デジタルブロックに対しては、VoltageStormはGDSII 入力データ
を読み、スタティック、アクティビティ
・ベースもしくはダイナミック検証ににより数
100 万トランジスタ規模に対する検証をサポートします。
VoltageStorm のトランジスタレベル解析は、
トランジスタまで接続される
パワーインターコネクトを抽出しトランジスタモデルからカレント・ロードを計
算しパワーインテグリティの検証を実行します。スタティック解析とアクティビ
ティ・ベースの解析では高いキャパシティと高速な処理時間を可能とします
が一時的なIRドロップを防ぐために充分なデカップリング・キャパシタンス
を加えたものと仮定した解析です。ダイナミック解析はデカップリング・キャ
パシタンスが効果的に挿入されているかの検証が可能となります。デカッ
プリング・キャパシタンスが少ない場合、
トランジェント時のパワーネットワー
クの危険性があり、多い場合にはリーケージの増大が発生します。
VoltageStormを使用して、カスタムIPブロックのパワーインテグリティ解
析を終えたならば、階層的検証フローの中で使用するためのブロックの
パワーグリッド・ビューを自動的に作成することができます。
図 3 ゲートレベル解析は正確にIP 内部のモデル化が行えない
PowerMeterはスイッチングパワー、インターナルパワー、そしてステートディ
ペンド・リーケージパワーの3つのタイプの消費電力データを計算しレポート
します。またカスタム・IPブロックおよび複数のクロックドメインを持つデザイ
ンをサポートしています。グラフィカルインターフェース
（図 4）
は、消費電力の
分配を示します。設計者は設計の特定のブロックあるいは範囲に消費電
力を指定することも可能です。
図 4 グラフィカルインターフェースは、デザインの消費電力の分配を表示
VoltageStorm 05.7.13 23:16 ページ 4
ANALOG POWER INTEGRITY VERIFICATION
PLATFORM SUPPORT
アナログチップの設計、もしくはSoC設計のためのアナログコンポーネントの
●Sun Solaris 8 or 9（32bit, 64bit）
●HP-UX 11.0（32bit, 64bit）
●Opteron Linux RHEL 3.0（64bit）
●Red Hat Linux RHEL 2.1（32bit）
●IBM AIX 5.1（32bit, 64bit）
設計ではパワーネットワークのパフォーマンスを確認する必要があります。
Virtuoso Analog VoltageStorm Optionは、Virtuoso Analog設計環境
へインテグレートされたパワーインテグリティを検証するソリューションを提
供します。このソリューションはアナログ設計にフォーカスし、パワーインテ
グリティを検証するための回路シミュレータに渡す情報をAssuraTM LVS
および RCXを使用し抽出します。パワーインテグリティの情報は、シミュ
SYSTEM REQUIREMENTS
レーション中に回路から自動的に測定されます。VoltageStorm のグラ
VoltageStormを実行するためのシステム必要条件は回路サイズおよび階
フィカルプロットはパワーグリッドのIRドロップとEM解析結果をVirtuoso
層に依存して変化します。一般的なガイドラインは以下の通りです。
Analog設計環境のGUI上で実際のレイアウトに重ねて表示します。イン
ラインレポートは解析結果の詳細をレポートしグラフィカルプロットを補足
します。
●MINIMUM CONFIGURATION
●
DRAM : 512Mbytes
●
Swap space : 2Gbytes
POWER GRID ELECTROMIGRATION ANALYSIS
●
Disk space for Cadence software : 50Mbytes
VoltageStormは、単一のパスで IRドロップおよびパワーネットワークの
●
Disk space per million gates : 2Gbytes
Electromigration（EM）
の両方の検証が可能です。EM 解析では、ファ
ウンダリから提供された制限値を基に電流密度解析を行います。
正確なEM 検証を行うためには、パワーネットワークの正確な寄生情報の
抽出が必須となります。VoltageStormで使用されるFire&Ice® は、130nm
およびそれ以降のcopperプロセスと製造時の影響を考慮した寄生情報
の抽出エンジンです。
さらにVoltageStormはBlackの公式を用いチップのライフタイムに対する
故障確率を確認する機能も含んでいます。
INTEGRATION
VoltageStormには、DEF、GDSII、あるいはDEFとGDSIIを組み合わ
せての入力が可能です。出力はユーザー定義のスレッシュホールドによる
pass/failリポート、詳細なレポート、IRドロップやカレントフロー、電流密度
など等フルカラーのグラフィカルプロットとなります。
またVoltageStormは、インスタンスベースのIRドロップレポートファイルを出
力しCeltIC NDCによるIRドロップを考慮したタイミング検証が可能となり
ます。
VoltageStormは、さらに SoC EncounterTM の GUI 上からブロックレベ
ルあるいはフルチップの階層的パワーインテグリィテリ検証を実行すること
が可能です。プルダウンメニューからはVoltageStorm 実行のセットアップ
を行い、解析実行後には自動的に SoC Encounterの GUIに結果を表
示することができます。
販売代理店
日本ケイデンス・デザイン・システムズ社
イノテック株式会社
ICソリューション本部
本社／〒222-0033 神奈川県横浜市港北区新横浜 3-17-6
TEL.
（045）
474-2290,2291,2293
（営） FAX.
（045）
474-2395
アカウント営業本部
TEL.
（045）
475-8410
〒222-8580 神奈川県横浜市港北区新横浜 3-17-6
FAX.
（045）
475-8415 URL http://www.cadence.co.jp/
URL http://www.innotech.co.jp/
関西営業所／〒550-0011 大阪市西区阿波座 1-4-4 野村不動産四ツ橋ビル
大阪支社／〒550-0011 大阪府大阪市西区阿波座 1-4-4 野村不動産四ツ橋ビル 14F
TEL.
（06）
4390-7371
TEL.
（06）
6539-0079
FAX.
（06）
4390-7372
FAX.
（06）
6539-0071
※記載の各製品等は各社の登録商標です。
GREY-2005-07-0.5K-V1

Download Report