プロセス、インテグレーション、デバイス

PIDS
INTERNATIONAL
TECHNOLOGY ROADMAP
FOR
SEMICONDUCTORS
2009 EDITION
プロセス、インテグレーション、デバイス、
及び構造
THE ITRS
IS DEVISED AND INTENDED FOR TECHNOLOGY ASSESSMENT ONLY AND IS WITHOUT REGARD TO ANY
COMMERCIAL CONSIDERATIONS PERTAINING TO INDIVIDUAL PRODUCTS OR EQUIPMENT.
THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS:
2009
PIDS
訳者まえがき
この文書は International Technology Roadmap for Semiconductors 2009 Edition(国際半導体技術ロードマップ
2009 年版)本文の全訳である。
国際半導体技術ロードマップ（以下ITRS と表記）は、米国、日本、欧州、韓国、台湾の世界５極の専門家によっ
て編集・作成されている。日本では、半導体技術ロードマップ専門委員会（STRJ）が電子情報技術産業協会
（JEITA）内に組織され、日本国内で半導体技術ロードマップについての調査活動を行うとともに、ITRS の編集・
作成に貢献している。STRJ 内には 14 のワーキンググループ（WG: Working Group）が組織され、半導体集積回
路メーカ、半導体製造装置メーカ、材料メーカ、大学、独立行政法人、コンソーシアなどから専門家が集まり、そ
れぞれの専門分野の調査活動を行っている。
ITRS は改版を重ねるごとにページ数が増え、2009 年版は英文で約 1000 ページの文書となった。このような大
部の文書を原文で読み通すことは専門家でも多大な労力を要するし、専門家であっても技術分野が少し異なると
ITRS を理解することは必ずしも容易でない。STRJ の専門委員がその専門分野に応じて ITRS を訳出することで、
ITRS をより親しみやすいものにすることができるのではないかと考えている。
なお、ITRS 2005 年版（英語の原書）までは、ウェブ公開とともに、印刷された本としても出版していたが、ITRS
2007 年版以降、は印刷コストが大きくなってきたこと、ウェブ上で無料公開されている文書の出版版を本の形で有
償頒布しても需要が限られることなどのため、印刷物の形での出版を断念し、ウェブ公開のみとなった。ITRS の
読者の皆様にはご不便をおかけするが、ご理解願いたい。ITRS 2009 年版の作成にあたっては、当初から電子
媒体で ITRS を公開することを前提に編集を進めた。ITRS の表は原則として、Microsoft Excel のファイルとして作
成し、そのまま公開することにした。
ITRS は英語で書かれている。日本語訳の作成は、STRJ 委員が分担してこれにあたり、JEITA の STRJ 担当事
務局が全体の取りまとめを行った。訳語については、できる限り統一するように努めたが、なお、統一が取れてい
ないところもある。また、訳者によって、文体が異なるところもある。ITRS の原文自体も多くの専門家による分担執
筆であり、そもそも原文の文体も一定していないことも、ご理解いただきたい。誤訳、誤字、脱字などが無いよう、
細心の注意をしているが、短期間のうちに訳文を作成しているため、なお間違いが含まれていると思う。また、翻
訳の過程で原文のニュアンスが変化してしまうこともある。訳文についてお気づきの点や、ITRS についてのご批
判、ご意見などを事務局まで連絡いただけますよう、お願い申し上げます。
今回の訳出にあたっては、ITRS の本文の部分のみとし、ITRS 内の図や表の内部の英文は訳さないでそのま
ま掲載することとした。Executive Summary の冒頭の謝辞（Acknowledgments）に、ITRS の編集にかかわった方々
の氏名が書かれているが、ここも訳出せず、原文のままの表記とした。原文中の略語については、できるかぎり、
初出の際に、「ITRS(International Technology Roadmap for Semiconductors)」のように（）内に原義を示すようにした。
英文の略号をそのまま使わないで技術用語を訳出する際、原語を引用したほうが適切と考えられる場合には、
「国際半導体技術ロードマップ（ITRS: International Technology Roadmap for Semiconductors、以下 ITRS と表記）」
「国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors）」のように和訳の後に（）内
に原語やそれに対応する略語を表示した。Executive Summary の用語集（Glossary）も参照されたい。原文の括弧
（）があってそれを訳するために括弧を使った場合もあるが、前後の文脈の関係で判別できると思う。また訳注は
「【訳者注：この部分は訳者の注釈であることを示す】」のように【】内に表記した。また［］内の部分は、訳者が原文
にない言葉をおぎなった部分であることを示している。訳文は厳密な逐語訳ではなく、日本語として読んで意味
が通りやすいように意訳している。ITRS のウェブ版ではハイパーリンクが埋め込まれているが、今回の日本語版
ではハイパーリンクは原則として削除した。読者の皆様には不便をおかけするが、ご理解いただけば幸いであ
る。
今回の日本語訳全体の編集は全体のページ数が膨大であるため、大変な作業となってしまいました。編集作
業を担当いただいた、JEITA 内 STRJ 事務局の古川昇さん、関口美奈さんに大変お世話になりました。厚くお礼
申し上げます。
より多くの方にITRSをご活用いただきたいとの思いから、今回の翻訳作業を進めました。今後とも ITRSとSTRJ
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PIDS
へのご理解とご支援をよろしくお願い申し上げます。
２０１０年５月
訳者一同を代表して
電子情報技術産業協会（JEITA）半導体部会半導体技術ロードマップ専門委員会（STRJ）委員長
石内秀美（株式会社東芝）
版権について
UU
ORIGINAL (ENGLISH VERSION) COPYRIGHT ©
2009 SEMICONDUCTOR INDUSTRY
ASSOCIATION
All rights reserved
ITRS • 2706 Montopolis Drive • Austin, Texas 78741 • 512.356.7687 • http://public.itrs.net
Japanese translation by the JEITA, Japan Electronics and Information Technology Industries Association
under the license of the Semiconductor Industry Association
－引用する場合の注意－
原文(英語版)から引用する場合： ITRS 2009 Edition page XX, Figure(Table) YY
この日本語訳から引用する場合： ITRS 2009 Edition （JEITA 訳） XX 頁,図(表)YY
と明記してください。
----------------------------------------------問合せ先：
社団法人電子情報技術産業協会
半導体技術ロードマップ専門委員会事務局
Tel: 03-5218-1068 mailto: [email protected]
HHU
U
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PIDS
TABLE OF CONTENTS
プロセスインテグレーション､デバイス､及び構造 ............................................................ 1
本章の概要 .....................................................................................................................................1
ロジック.......................................................................................................................................... 1
メモリ ............................................................................................................................................. 1
信頼性........................................................................................................................................... 2
困難な技術課題...............................................................................................................................2
PIDSに関する困難な技術課題の説明 ............................................................................................... 3
ロジックに対する技術要求と解決策候補..............................................................................................7
ロジックに対する技術要求と解決策候補............................................................................................ 7
ロジックに対する解決策候補.......................................................................................................... 11
メモリに対する技術要求と解決策候補 ............................................................................................... 13
DRAMに対する技術要求と解決策候補 ........................................................................................... 13
不揮発性メモリに対する技術要求 ................................................................................................... 15
信頼性技術と解決策候補 ................................................................................................................ 19
序................................................................................................................................................ 19
信頼性への要求 ........................................................................................................................... 20
信頼性の解決策候補 .................................................................................................................... 21
クロスカットWGの課題 ..................................................................................................................... 22
モデリングとシミュレーション ........................................................................................................... 22
各章間の議論 ................................................................................................................................ 23
フロントエンドプロセス ................................................................................................................... 23
新探求デバイスEmerging Research Devicesの影響.............................................................................. 23
新探求デバイス Emerging Research Devices ................................................................................... 23
References ..................................................................................................................................... 24
Link to MASTAR model
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PIDS
LIST OF FIGURES
Figure PIDS1
Scaling of Transistor Intrinsic Speed of High-Performance Logic......................................9
Figure PIDS2
Logic Potential Solutions ......................................................................................... 11
Figure PIDS3
DRAM Potential Solutions ....................................................................................... 14
Figure PIDS4
Non-Volatile Memory Potential Solutions................................................................... 15
LIST OF TABLES
Table PIDS1
Process Integration Difficult Challenges .......................................................................2
Table PIDS2
High-performance Logic Technology Requirements .......................................................9
Table PIDS3A
Low Standby Power Technology Requirements........................................................ 10
Table PIDS3B
Low Operating Power Technology Requirements ..................................................... 10
Table PIDS4
DRAM Technology Requirements ............................................................................. 13
Table PIDS5
Non-Volatile Memory Technology Requirements......................................................... 15
Table PIDS6
Reliability Technology Requirements ......................................................................... 20
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PIDS1
プロセスインテグレーション､デバイス､及び構造
本章の概要
プロセスインテグレーション、デバイス、および構造(Process Integration, Devices, and Structure: PIDS)の章では、
IC 製造プロセスフロー全般、主な IC デバイスとその構造、及び、新しい技術選択肢（オプション）に関する信頼性
について論じる。この章では、特に、物理的寸法、キーデバイスの性能やリークなどの電気的パラメータ、信頼性
基準といったパラメータを含む、物理的、電気的な要求値と特性について示している。これらは、統計的なばらつ
きを良く検討した上で、その中心値を示している。ここでは、生産面でキーとなる技術的課題を述べ、いくつかの最
善の解決策候補（Potential solution）を提示する。なお、この章では、ロジック、メモリ (DRAM と不揮発性メモリ:
Non-Volatile Memory [NVM])、それらの信頼性の節に分かれている。
ITRS の主な目的は、今までムーアの法則(Moore’ｓ Law)に沿って行ってきた CMOS 技術のスケーリングを維
持するためにキーとなる技術要求や技術課題についてその重要性を確認することと課題解決に向けて研究と開
発を促進させることである。この章では、解決策候補をリスト化して議論することで、重要技術課題についての現状
最良な施策ガイドラインを示している。しかし、解決策候補は包括的な物ではなく、必ずしも最良の策とは限らない。
そのため、ITRS の解決策候補は刺激的な内容のものであり、新しく異なった解決方法の探求にも制限を付けては
いない。
ロジック
生産されている半導体デバイスの多くはデジタルロジック関係である。この節では高性能用途および低消費電
力用途（主に携帯応用）のロジックを扱い、技術的要求の詳細と解決策候補が述べられている。キーワードは性能、
消費電力、集積度である。キーとなるのは、今までのデバイス性能改善の傾向を維持するために、最先端ロジック
テクノロジとして MOSFET のスケーリングを維持することである。このスケーリングは、high-k ゲート絶縁膜、メタル
ゲート、などといった材料導入やプロセス変更、さらに長期的（long term）には、薄膜 SOI（ultra-thin body）や
Fin-FET のようなマルチゲート MOSFET(multiple-gate MOSFET)などの新規構造開発を含む、大きな技術革新によ
り産業を牽引する。これらの革新技術は、早い時期に導入されると予想されている。ゆえに、導入まで時間的に十
分ではなく、デバイス製造時には技術の理解、モデリング、作り方について、産業界にとって大きな論点になると予
想される。
メモリ
半導体デバイス生産高のほとんどをロジックとメモリが占めている。この節で扱うメモリは、DRAM、不揮発性メ
モリ(NVM)である。メモリ技術を牽引するのは汎用メモリであるため、これらを中心に論じている。混載メモリについ
ては、汎用メモリに少し遅れてではあるが、同じような傾向で登場すると予想している。なお、DRAM と NVM につ
いては、技術要求と解決策候補を詳細に述べる。
この章で述べる NVM とは、何度も書き込み読み込みが可能なデバイスに限っている。読み出し専用メモリ
(Read Only Memory: ROM)や 1 回だけ書き込み可能なメモﾘ (One-time-Programmable: OTP)は含まない。NMV の
主流は、NAND と NOR の Flash メモリである。この章では、スケーリングを重要な論点として、大部分をスケーリン
グに関することに割いている。一方、強磁性体 RAM（ferroelectric RAM FeRAM）や磁気メモリ（Magnetic RAM
MRAM）、相変化メモリ（phase shift RAM）などを含む、電荷を用いないタイプの NVM についても候補として考え
ている。DRAM タイプのメモリでは、特に極低リークをも防ぐことなど微細化の難しさが増大していることが重要な
論点となっている。
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PIDS2
信頼性
信頼性は、プロセスインテグレーションで、重大な側面に差し掛かっている。新規探求デバイスでは、製品の信頼
性を確保するため、必要なデータを集めてデータベースを構築する必要があり、現在の能力を超える割合で新材
料と新プロセスの導入を進めていく必要がある。そのため、しばしば、現状の信頼性維持について深く追求する事
無く、プロセスインテグレーションが進められることが起こる。信頼性が確保できなければ、性能、コスト、市場にだ
すまでの時間に不具合をもたらすことになる。信頼性マージンの不足は、故障を引き起こし、コスト高になり、信用
も失うことになる。これらは、テストや信頼性のモデリングに於いて、困難な技術項目として検討されている。この章
では、前工程のトランジスタに絞って信頼性を論じる。ゴールは、研究開発から技術課題であることを確認すること
である。
困難な技術課題
Table PIDS1
Process Integration Difficult Challenges
Difficult Challenges for Lg ≥ 16 nm
1. Scaling of logic MOSFETs
Sμmmary of Issues
Scaling planar bulk CMOS
Implementation of fully depleted SOI and multi-gate (MG) structures
Controlling source/drain series resistance within tolerable limits
Further scaling of EOT with higher κ materials (κ > 30)
Threshold voltage tuning and control with metal gate and high-κ stack
Inducing adequate strain
2. Scaling of DRAM and SRAM
DRAM—
Adequate storage capacitance with reduced feature size; implementing high-κ dielectric
Low leakage in access transistor and storage capacitor
Low resistance for bit and word lines to ensure desired speed
Improve bit density and to lower production cost in driving toward 4F2 cell size
SRAM—
Maintain adequate noise margin and control key instabilities and soft-error rate
Difficult lithography and etch issues
3. Scaling high-density non-volatile memory Endurance, noise margin, and reliability requirements
Non-scalability of tunnel dielectric and interpoly dielectric in flash
Difficult lithography and etch issues with pitch scaling
Maintain high gate coupling ratio in floating-gate flash
4. Reliability due to material, process, and
structural changes
Threshold voltage shifts due to traps, carrier injection, and program/erase cycling in memory cells
Mobility degradation due to mechanical stress relaxation or interface states
New or changed failure mechanisms resulting from high-κ/metal gate and new doping/activation processes
New failure mechanism resulting from fundamental length scales or new device structures
Process variability
Difficult Challenges for Lg < 16 nm
Sμmmary of Issues
1. Implementation of advanced non-classical
Advanced non-planar multi-gate MOSFETs below 10 nm gate length
CMOS structures
Control of short-channel effects
Drain engineering to control parasitic resistance
Strain enhanced thermal velocity and quasi-ballistic transport
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PIDS3
2. Implementation of non-classical CMOS
Identification and demonstration of alternate channel materials
channel materials
New issues from materials, devices, and processing
Integration of alternate channel materials on Si platform
3. Identification and implementation of new
Density and voltage scaling of NVM
memory structures
3-D integration of NVM
Implementing non-charge-storage type of NVM
Scaling storage capacitor for DRAM
DRAM and SRAM replacement solutions
4. Reliability of novel devices, structures,
Reliability characterization of new devices
materials, and applications
Dealing with fluctuations and statistical process variations
Impact of microscopic physical effects
Need for Design for Reliability tools
5. Power scaling
Vdd scaling
Controlling subthreshold current
6. Beyond CMOS
Identification and implementation of non-CMOS devices and architectures
Integration onto Si-CMOS platform
See ERD and ERM chapters for more discussions and details
PIDSに関する困難な技術課題の説明
短期 (Lg ≥ 16 nm):
[１]ロジック MOSFET のスケーリング
プレーナバルク CMOS デバイスは、SOI やマルチゲート構造と比べ、短チャネル効果を精度よく制御することが
難しい。スケーリングを続けていくには、短チャネル効果抑制や適正なしきい値を設定するため、高濃度チャネル
が必要となり、接合部でのバンド間トンネリング電流の増加や、ゲートに依存したドレインリーク電流（GIDL:Gate
Induced Drain Leakage）の増加、移動の劣化といった、重大な技術課題に直面するであろう。更に、不純物のランダ
ム（統計的な）バラツキによるしきい値電圧のバラツキが、スケーリングと伴に益々厳しくなってくると予想される。
完全空乏型 SOI やマルチゲートの実用化も課題を含んでいる。これらのデバイスでは、通常チャネルの不純物
濃度が低く、しきい値電圧をチャネル不純物濃度で制御できないと考えられている。プレーナバルク MOSFET の
高濃度チャネルや不純物の統計的ばらつきに関係した技術課題は回避できるが、新たに多くの技術課題が出てく
ると予想される。最も重要なことは、薄膜 SOI の膜厚と膜厚バラツキを制御し、しきい値電圧を確実に設定できるコ
スト効果の良い方法を確立させることである。
許容範囲内にソースドレイン直列抵抗を制御することも重要な論点となろう。微細領域をより低抵抗にするという
要求仕様には、電流密度を増やす必要があり、大きな技術課題となる。この課題は薄膜 SOI やマルチゲートデバ
イスでよりシリアスな問題となるであろう。
メタルゲート/high-k は、ゲートリークを許容範囲にでき、トランジスタのスケーリングと相まって EOT 薄膜化の進
む最新の世代で実用化されている。将来、誘電率がより高いｋ＞30 の high-k 膜を用いた EOT スケーリングは、よ
り困難となり、実現性が乏しい。SiO2 界面層を薄膜化することや省略してしまうと、界面準位により移動度の劣化や
信頼性の低下を引き起こすことになる。マルチゲート構造では、縦型チャネル部の絶縁膜形成も大きな課題であ
る。
メタルゲート/high-k 構造でしきい値電圧を調整し、制御することは、低Vt デバイスでは間違いなく課題となる。プ
レーナバルクデバイスでは、コストや信頼性から NMOS は伝導帯のバンドエッジ付近に、PMOS は荷電子帯のバ
ンドエッジ付近に実効仕事関数を設定するのが難しい。このことは、マルチゲートや FD-SOI の完全空乏チャネル
の場合に大きな問題となる。これらのデバイスでは、十分なバンドギャップをもった実効仕事関数が必要で、チャネ
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PIDS4
ル濃度が低いために実効仕事関数でしきい値を設定しなければならないためである。さらに複数のしきい値電圧
が必要なため、簡単にバンドギャップを超えるような仕事関数の設定ができることが重要となろう。
歪を印加し、チャネルの移動度や高電界での速度を改善し、MOSFET の性能を改善することはいまや不可欠な
技術である。歪が不十分だとスケーリングの際にほとんど効果が出ない。プレーナ構造で使われている歪技術をノ
ンプレーナ構造に適用すると、更に難しさや複雑性が増すであろう。また、歪による輸送現象の改善もだんだんと
飽和してくることになろう。（詳細は、ロジックに対する解決策候補の章を参照ください）
[２]DRAM と SRAM のスケーリング
DRAM にとって重要な課題は、メモリセルをシュリンクしつつも十分な電荷を蓄えることができるような high-k の
実用化である。また、十分なﾘテンション時間を得るために。ゲート絶縁膜のリーク電流、ストレージのリーク電流、ア
クセストランジスタのサブスレショルドリークなどの全リーク電流を制御することも重要である。一方で、要求どおりの
アクセストランジスタの性能を得るためには、低リーク電流では難しいという問題が生じる。微細化 DRAM のスピー
ド改善やワード線に十分な電圧をえるためにワード線やビット線に低シート抵抗の材料を採用することは、最も重
要なことである。ビット密度の増加や量産コスト低減から高いアスペクト比を持った、ノンプレーナ構造の４F²セルに
向かって進んでいる。また、キャシタのないセル構造も新たな解決策として非常に有益である。
SRAM のスケーリングでは、ランダムバラツキの増加やランダムテレグラフノイズ増加により、許容ノイズマージ
ンが減少してきておりマージンを確保することや、信頼性を確保することが、困難になってきている。信頼性に関し
ては、特にホットエレクトロンと NBTI(Negative Bias Temperature Instability)が重要な課題となっている。リソグラフィ
やエッチングといった微細加工の難しさも加わり、許容範囲内にリーク電流を抑えることが困難になってきている。
これらの SRAM の課題を解決するには、SRAM が高速のオンチップメモリとして使われるようなシステムの性能改
善が不可欠である。
[３]高密度不揮発性メモリ（NVM）のスケーリング
フローティングゲートデバイスに於ける根本的な課題は、トンネル酸化膜やインターポリ絶縁膜（IPD Interpoly
Dielectric）が、スケーリングできないことと消去中にゲート注入が行われないようにチャネルを制御する必要があ
り、0.6 以上の高いゲートカップリング比（GCR：Gate Coupling Ratio）が、必要で在り続けていることである。NAND
フラッシュでは、これらの要求は、ページ動作やエラー訂正符号により少し緩和されるが、インターポリ（IPD）の膜
厚を 10nm より小さくするのは難しいように思われる。20nm ハーフピッチ以下では、この形状の制限が、甚大な課
題となる。加えて、フリンジング効果やフローティングゲート界面、ノイズマージン、平衡状態での数個の電子のば
らつきによるしきい値変動などが、今後急激に困難な課題として化せられると考えられる。NAND のハーフピッチ
の微細化は、DRAM やロジックよりも進んでいるため、最新のリソグラフィやエッチングや他の最新プロセスはまず
NAND で試させることになろう。
チャージトラップデバイスでは、フローティングゲート界面やゲートカップリング比（GCR）の問題はやや軽減され
る。また、プレーナ構造なので、リソグラフィやエッチングの微細化の問題も若干改善される。しかしながら、フリン
ジング効果や数個の電子によるしきい値ノイズマージンの問題は、解決していないため、20nm 以下のスケーリン
グは依然として困難な課題である。
エンデュランスや書き込み速度もまたマルチセル（MLC Multi level Cell）にとって困難な課題である。
[４]材料、プロセス、構造変更と信頼性
性能やリーク電流や他の要求値を満足するように微細化を行うには、おびただしい数のプロセスや材料の革新
的な技術が必要と予想される。これらの革新的な技術は、high-k ゲート絶縁膜、メタルゲート電極、せり上げソース/
ドレイン、技術向上したアニールや注入技術、新 low-k 材料などである。更に、まずは、薄膜ボティ SOI MOSFET
で始まる超薄膜ボティ SOI MOSFET やマルチゲート MOSFET など、新しい MOSFET 構造も必要と予想されてい
る。これら全ての革新的な技術について、タイムリーに信頼性を確保し、分析やモデリングを行うことは、非常に難
しいと予想される。
最初に取り扱う短期信頼性の課題として、MOS トランジスタの故障メカニズムに関することを取り上げる。故障
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は、ゲート絶縁膜のブレークダウンや許容範囲を越えたしきい値電圧変動によって生じる。最初のブレークダウン
にまで至る時間は、スケーリングに伴い短くなる。また、しきい値電圧変動で故障となるのは、PMOS で観測される
NBTI（Negative Bias Temperature Instability）の場合がほとんどである。バーインも NBTI で加速されるため、注意が
必要である。high-k 絶縁膜の導入により、ホットキャリアによるトランジスタ故障モード（耐圧や信頼性など）と同じく、
NBTI、PBTI（Positive Bias Temperature Instability）といった絶縁膜の故障モードも大きく影響を受けている。ポリシリ
コンゲートからメタルゲートへの置き換えも絶縁膜信頼性に大きな影響を与えている。そして、新たな熱機械
（Thermo-mechanical）的な問題となっている。
それぞれの故障メカニズムに対応した寿命分布が存在するということが、信頼性エンジニアリングの核心部分で
ある。故障率低減要求については、初期故障時間分布（the early-time range of the failure time distributions）が重要と
なる。スケーリングに伴いプロセスバラツキ（ドーパント原子のバラツキ、CMP バラツキ、ラインエッジラフネスなど）
が増加してきている。同時に故障を起こす欠陥のサイズも微細化とともに小さくなってきている。このような傾向は、
故障分布の時間的な広がりが大きくなり、初期故障が早いタイミングで起こるようになってきたためと解釈できる。そ
のため、信頼性の予測には、更に多くのデバイスのテストが必要となってきたとも言える。非常に大きなサンプル
（長期信頼性と大きなサンプルサイズの両立は難しい）を扱うために信頼性テスト装置の開発とデバイス物理特性
バラツキの増加をハンドリングできるソフト技術（スクリーン、機能、ソフトを理解した設計）の開発が必要である。
長期 (Lg < 16 nm):
[１]先進的なノンクラシック CMOS 構造の実現
将来、トランジスタのゲート長が 10nm、或いはそれ以下になった場合、チャネルドープが低い超薄膜ボディ-マ
ルチゲート MOSFET が、微細化や短チャネル効果抑制で有効なデバイスと考えられる。high-k ゲート絶縁膜、メタ
ルゲート電極、歪シリコンチャネル、せり上げソース/ドレインといったような材料や上記のプロセスソリューションは、
ノンクラシカル CMOS 構造に加えて、導入されると予想されている。SOI のボディ膜厚が 10nm 以下の超薄膜にな
ると量子閉じ込めや表面散乱効果の影響が大きくなると考えられるが、これらの効果については十分に理解できて
いない。超薄膜ボディでは、ソース/ドレイン寄生抵抗が高くなるため、低抵抗化には更に制限が加わる。最後に、
これら先進的な、微細 MOSFET では、キャリア速度の改善やソースでの注入速度の改善といった擬バリスティック
動作が、高い動作電流を得るために必要と思われる。
[２]ノンクラシック CMOS チャネル材料の実現
結局のところ、ロードマップの終焉やその先に向けて、パフォーマンス、電力、密度などを改善し MOSFET のス
ケーリングを続けるには、シリコンに取って代わるチャネル材料が必要となろう。超微細化 MOSFET で十分な動作
電流を得るために、有効質量が小さく高キャリア速度やソースでの高注入速度が得られ、擬バリスティック動作可能
な材料が、大変有効と考えられる。シリコンの次の基板として、III－V 族やゲルマニウム（または SiGe）が考えられ
ている。また、半導体ナノワイヤー、カーボンナノチューブまたはグラフェンナノリボンなどが、使われるかもしれ
ない。
困難な挑戦として、チャンネルと絶縁膜間に低欠陥界面を作製するための界面安定化プロセスといったような、
新材料とデバイス性能に関する新しい知識データベースを開発することが含まれている。この知識データベース
は、シリコンデバイスで長く蓄えられた知識データベースと、全く異なることが考えられる。
また、ここで得られた解決策は、高性能で費用効果がよい高密度 CMOS ロジックプラットホームに機能的に、ま
たは、物理的に統合化されると予想される。統合化には、困難な技術である Si 基板上に他の半導体材料をエピタ
キシャル成長させる技術が必要となる。
更なる議論と詳細については Emerging Research Devices と Emerging Research Materials 章を見てください。
[３]新しいメモリ構造の同定と実現
高密度、高速、低電圧の不揮発性メモリが望まれている。究極的な密度にまでスケーリングするには、許容可能
な歩留まりとパフォーマンスを持った 3 次元構造（統合された縦型セルアレイ）が必要となろう。今の形の不揮発性
メモリは、材料的に限界となる。対策としては、代わりの材料や将来技術を見つけて、開発することである。例えば、
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PIDS6
低電圧動作と保持時間維持の両立といった矛盾した要求（不可能ではないかも知れないが）によって、トンネル酸
化物のスケーリングは難しくなる。この場合、相変化メモリのような、電荷を用いないタイプの不揮発性メモリ
（NMV）にとっては、有利になってくるが、このメモリでは、最終的なスケーラビリティが証明されていない。最終的
に高密度スケーリングを行うには、許容範囲内の歩留まりとパフォーマンスを持った 3 次元構造（統合された縦型セ
ルアレイ）が必要となろう。
特に蓄積キャパシタのフットプリントを縮小し続けている、微細化された DRAM では困難度が増してくると考えら
れる。極低リークと低電力を達成する更に薄いウルトラ high-k 絶縁膜が必要である。また、キャパシタのない
DRAM に置き換えることができると大変有益である。現在の 6-トランジスタ SRAMは面積を取っており、価値ある代
替案を見つけることが、我々の挑戦である。詳細については Emerging Research Devices 章を見てください。
[４]新デバイス、構造、材料、アプリケーションの信頼性
多くの新材料とデバイス構造が提案されているが、現在、故障メカニズムについてはほとんどわかっていない。
適切な信頼性要求値を設定することやと製品に合った信頼性の認許を行うためには、製品化される前に信頼性特
性評価を行う必要がある。但し、評価が不十分だと、(少なくとも、IC のアプリケーションに関する限り)信頼性に関す
る知見はほとんどなく、あったとしても、ほんの少しであろう。これは調査し、モデル化し（寿命分布の統計モデルと
ストレス、ジオメトリーと材料依存した寿命の物理モデル）、そしてデザインやスクリーンとテストで獲得した知見を適
用するといった一連の多大な努力が必要であることを示している。このように信頼性を高めることには、多くの時間
やお金は掛からないように思える。良くない材料やデバイスでは、信頼性は劣化し、改善するには多くのリソースを
つぎ込まなければならなくなるであろう。
このようなデバイスでは、統計バラツキの影響は十分に理解されていない。また、この種の問題では、デバイスの
最小寸法のばらつきが原因となることは少なくなってきた。ただし、ゲート長とゲート幅のバラツキの比率は世代とと
もに大きくなってきている。
困難な挑戦とは、ラインエッジラフネス、極薄膜ボディと狭チャネル幅を含み、さらに量子効果をもった微細な寸
法の影響ついて取り組むことである。
信頼性のレベルが非常に高い電子製品が出始めている。「生命を賭けた（Life at stake）」製品（例えば人々の体
に挿入されるバイオテクノロジー製品）が増えてきている。これらの高い信頼性を保障した製品の増加に伴い、更
に信頼性を高めるというのは、困難な課題ではあるが、避けて通れないことである。「信頼性認識設計」と「故障耐
性設計」などの「信頼性のための設計」回路ツールが必要である。ある時に、仕様を満たしている全てのデバイス
でも一定の割合の故障は起こりうることを受け入れるようなパラダイム変化が必要となるかもしれない。
[５]電力のスケーリング
サブスレショルドスロープの理論限界値~60 mV/decade から、Vdd のスケーリングが、他のパラメータより難しいこ
とはよく知られている。この傾向は続き、Vdd が 0.6V に近づくと、スケーリングはかなり厳しくなってくる。このように
Vdd のスケーリングが難しくなると、スケーリングとともに電流密度の増加していくことと相まって、動作時電力密度
（~Vdd2）は、すぐに受け入れ難いレベルまで高くなってしまうことになる。別のチャンネル材料やトンネル電界効
果トランジスタのようなデバイスを用いて、積極的な Vdd スケーリングを行うことや、より急峻なサブスレショルドスロ
ープにすることで、動作時電力の増加を抑えることができる。
高性能ロジックでは、チップの複雑さの増加やスケーリングに伴うトランジスタのリーク電流の増加に直面してお
り、同時に高性能スケーリングのために高い目標値が設定されていることもあわせて、チップの消費電量を制御す
ることは難しくなると予想される。
チップ上の複数のトランジスタ（リーク電流の大きい高性能トランジスタとリーク電流の小さい低性能トランジスタ）
を利用するように、パフォーマンスとパワーマネジメント（例えば回路/システム効率を改善する並列処理、動作して
いないトランジスタの電源遮断の積極的利用、その他）に対する回路設計とアーキテクチャの技術進展が、要求性
能と省電力化のどちらも満足するチップを設計するために必要である。
[６]CMOS を越えて
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2009
PIDS7
結局、ロードマップの終焉やその先になると、MOSFET のスケーリングだけでは、性能が出なくなることや、或い
は、非常に高くつくようになることから、ロードマップを達成していくのは難しくなると考えられる。性能、電力、密度
などの改善を続けてゆくためには、先進的な CMOS 以外のデバイスの導入が必要となる。そして、この先進的な
CMOS 以外のデバイスは、今の CMOS に基づいた技術に総合化されるであろう。
ロジックに対する技術要求と解決策候補
ロジックに対する技術要求と解決策候補
技術要求は、高性能版と低消費電力版デジタル IC の MOSFET の要求に対応したものである。高性能版のロジ
ックとは、デスクトップやサーバー用などのマイクロプロセッサユニット（MPU）などの非常に複雑で高性能であるが、
大きな消費電力のチップを想定している。低消費電力版のロジックとは、許容消費電力、即ち許容消費電流が電池
の寿命で制限される携帯システムを想定している。低消費電力版のロジックは、低動作電力ロジック(LOP Low
Operation Power)と低待機電力ロジック(LSTP Low Standby Power)の二つに大別される。低動作電力用チップは、
大容量電池を有したノート型コンピュータのような、比較的高性能なモバイル用途であり、動作時の消費電力削減
に注力している。低待機電力用チップは、小容量の電池を有する携帯電話のような、それほど性能を要求されない
民生用品に使用され、実現可能な最も小さい待機時の消費電力、すなわち実現可能な最も小さいリーク電流に重
点が置かれている。高性能ＩＣ用のトランジスタは、高性能ロジックのために物理的なゲート長（および、トランジスタ
に係わる他のパラメータも）が最も急速にケーリングされることによって、最も高い性能を示すが、リーク電流も最も
多い。低動作電力チップにおけるトランジスタは、幾分性能が低いが、十分に小さいリーク電流を実現する。一方、
低待機電力用のトランジスタは、最も性能が低いが、最も少ないリーク電流を実現する設定となる。低動作電力トラ
ンジスタにおいて、高性能トランジスタのゲート長からのタイミング遅れは１年であり、歴史的な動向や携帯用途に
おける低リーク電流の要求を反映している。低待機電力トランジスタにおいては、高性能トランジスタのゲート長か
らのタイミング遅れは２年であり、超低リーク電流の要求を反映している。しかしながら、これら 2 種類の低電力用ト
ランジスタのゲート長は、2014 年以降高性能トランジスタと同じになり、ゲート長のスケーリングは統一される。
（2009 Executive Sμmmary を参照してください）
最近の調査や論文では、ゲート長のスケーリングは、今までのロードマップよりも遅くなってきている傾向が見ら
れる。このゲート長スケーリングの鈍化を調査することが、ITRS2008 の主な変更点であった。繰り返すことになるが、
ITRS2007 からの ITRS2008 の変更点は、HP ロジックのゲート長のスケーリングを緩やかにし、3 年から 5 年遅らせ
たことである。この新しいゲート長（Lg）スケーリングモデルでは、ゲート遅延時間 CV/I も年率 17%から年率 13%の
改善率となる。同様の変更が LOP デバイスについても行なわれ、ゲート長は 1 年から 3 年遅れとなり、スケーリング
も緩やかなものとした。今年度の ITRS2009 では、HP、LOP、LSTP 全てのデバイスについて ITRS2008 よりも更に
一律 1 年遅らすという微調整を行った。
技術要求表の作成において、MASTARを用いた。１，２，３このソフトウエアでは、MOSFETの文献で証明された
MOSFETの解析モデルが使われていて、テーブル作成時に技術的なトレードオフを分析するの適しており、長い
間、PIDSのテーブル計算に用いられている。モデルから導出される一つの重要なパラメータは、イントリンシックな
MOSFETの遅延時間 τ=CV/Iである。ここで、Cは寄生して発生するゲートオーバーラップやフリンジ容量を含むト
ランジスタ幅 1 ミクロンあたりのゲート容量であり、Vは電源電圧（Vdd）、Ｉはチャネル幅１ミクロン当りの飽和電流
（Idsat）である。τは、イントリンシックなMOSFETの遅延時間に対する良い指標であり、よって１/τは、トランジスタの
イントリンシックな最大スイッチング周波数の指標となり、トランジスタ性能の主要な指標となる。（最近、別の遅延時
間の評価尺度として、線形領域のドレイン電流との加重平均を取ったドレイン電流Ieffを使ったCV/Ieffが開発され、
CV/Id.satより、幾分正確と報告されていることに注意すべきである。iキーとなるスケーリングトレンドを捕捉し、これ
までのロードマップとの整合性を維持する上で、我々は後者の指標が十分正確であるため、これを使い続けてい
る）
より正確なトランジスタ遅延速度を反映するために、今年度、負荷が１と４（ファンアウト１と４）のリングオシレータ
の遅延速度をテーブルに追加した。リングオシレータの遅延速度は真性トランジスタの遅延速度より遅いが、実現
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PIDS8
できる最も速い回路速度と考えられ、測定できるパラメータである。そのため、リングオシレータの遅延速度は
CMOS 本来の速度をモニターできる最も適したパラメータであると考えられる。CMOS インバーターに於いては、
過去には提示していなかった p-チャンネル駆動電流も重要である。p-チャンネル MOSFET を加えてもテーブルの
大きさが二倍にならないように、n-チャネルと p-チャンネルの Id,sat の比率を表した 1 つのパラメータだけをテーブ
ルに追加した。この p-チャネル MOSFET の電流値は、しきい値電圧やオフ電流など、他の全てのパラメータととも
に、p-チャンネルに関連した静電容量が同程度であると仮定して、計算した、理にかなった値である。インバータ
ーチェーンやリングオシレータのシミュレーションも、MASTAR で簡単に計算できる。CV/I の値は、連続性と改善
量が保たれている。
技術要求の表のパラメータ値を決定するための主なパラメータは、1/τ である。入力パラメータは、スケーリング
則やエンジニアリング的な判断、デバイスの物理的な原則に則って仮設定される。MASTAR を用いて、目標値を
達成するまで入力パラメータをスプレッドシート上で種々変えて計算を繰り返し、最終的な入力パラメータの値を設
定した。MASTAR プログラムおよびロジックの技術要求の表を作るのに使用された詳細の MASTAR ファイルは
ITRS のウェブサイトで確認できる。例えば、high-k 膜を導入することで EOT のスケーリングを大きく進めることが可
能であり、一方で、不純物注入の最適化や歪技術によっても同じような結果が得ることが可能であるということであ
る。よって、これらのテーブルのスケーリングシナリオは、業界にとって良い指針となり、特殊な解決策を意味して
いるものではないが、各技術ノードで各メーカの採用する実際の道筋は相当食い違うことになると考えられる。
それぞれのロジックデバイスにおいて、デバイス構造に複数のパラレルパスが起こるようになる。プレーナ型バ
ルク CMOS をできるだけ先まで延長する一方で、極薄膜ボディ完全空乏型（UTB FD）Silicon-on-Insulator (SOI)
MOSFET や FinFET のようなマルチゲート、特にダブルゲート(DG) MOSFET といった先駆的な CMOS 技術が
2013 年以降導入され、プレーナ型バルク CMOS と同時に平行して進む。マルチゲート構造では、バルクウエハか
SOI ウエハのどちらを用いるのか常に問われている。DC と AC 特性は、これらのウエハで同等であるため、性能予
測には影響しない。問題は、コスト、プロセスの複雑さ、ばらつき、設計レイアウトの複雑さとのトレードオフである。
どちらのウエハになるかは、将来明らかになろう。スケーリングが進むにしたがって、チャネル不純物の高濃度化
や短チャネル効果を十分に抑制できなくなることなど、プレーナバルク MOSFET では多くの課題が生じる（さらな
る詳細は、困難な挑戦の節の項目１を参照されたい）。先駆的な CMOS 構造はバルクプレーナよりもスケーリング
しやすいため、後のロードマップで使用される。事実、マルチゲート MOSFET は UTB FD MOSFET よりもスケーリ
ング性に優れているため、究極の MOSFET はマルチゲートであると予測されている。産業界全体として、プレーナ
バルクをいつまで使い続けるか、その後、先駆的な CMOS 技術に移行するタイミングはそれぞれの会社によって
異なるので、どの道筋を通るかはその会社の要求や計画、技術力に依存する。このロードマップのパラレルパスは
それを反映していることを意味している。
ハイパフォーマンスロジックトランジスタの表（PIDS2）において、作成の基準になるのは、将来的にはリングオシ
レータのスイッチング速度と考えられるが、現状は、MOSFETのイントリンシックな性能指標である 1/τである。1/τの
目標は、近年では、１７％から遅くなってきたが、過去の性能向上率に整合する年率平均 13%の向上である。チッ
プのクロックスピードを望ましい改善率で上昇させるためには、この目標値を達成しなければならない。表のその
他のパラメータは、上記したように、この目標値を達成できるように設定されている。表から目標に合ったいくつか
の重要な結果が読み取れる。NMOSFETの飽和電流Id,satは、１/τの 13%/年の増大を維持するために、ロードマッ
プの設定期間を通してかなり着実に増加していく。ソース/ドレイン間のサブスレッショルドリーク電流Isd,leakは、ど
の年度も 100nA/μmに固定する。さらにこのリーク電流は消費電力において重要な意味を持つようになる（下記で
議論を行う）。図PIDS1 は、高性能版ロジックについての１/τのスケーリングを示す。幾つかの対策により、全体とし
て年率 13%向上の目標は達成されている。プレーナバルクについては、2009 年以降、年１3％改善のカーブから
大きく落ち込んでいる。これは主として困難な挑戦の節の項目１で議論したスケーリングの困難さに拠っている（ス
ケーリングの困難さはＭＡＳＴＥＲを使ったシミュレーションでも示されている。即ち、必要なチャネルドーピングが
年毎に急激に増加し、2015 年には 7.5x1018 cm-3と非常に高くなる）。UTB FD SOIについても、スケーリングが年率
13%で維持されるとしても、薄膜ボディ膜厚の要求は大きくなり、2019 年では 4nmの厚さになる。このボディ膜厚の
薄膜化は、メタルゲート導入でやや緩くなり、2024 年までスケーリングを続けることができるようになる。
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PIDS9
Table PIDS2
High-performance Logic Technology Requirements
図表 PIDS1 に、格段の遅延時間の逆数で定義したリングオシレータのファンアウト１と４の速度を示す。予想通り、
負荷付きのリングオシレータの動作周波数は、真性トランジスタ動作周波数よりもやや低いことがわかる。ファンア
ウト１では、5 倍、ファンアウト４では、10 倍の差がある。また、傾きも約１１％と緩くなっている。
10000
Frequency (GHz)
SOI
Bulk
MG
RO, FO=1, Bulk
1000
RO, FO=1, SOI
RO, FO=1, MG
RO, FO=4, Bulk
RO, FO=4, SOI
RO, FO=4, MG
13%/yr
100
2009
2011
2013
2015
2017
2019
2021
2023
Year
Figure PIDS1
Scaling of Transistor Intrinsic Speed of High-Performance Logic
凡例の上から三つの括りは、トランジスタの CV/I (1/τ )の逆数を表し、次の三つの括りがファンアウト 1 のリングオ
シレータの各段での遅延時間の逆数を表す、三番目の三つの括りが、ファンアウト 1 のリングオシレータの各段で
の遅延時間の逆数である。凡例の一番下は、年率 13%のリファレンスを表す
IC企業は、チップ全体の性能改善のために並列化を展開するためのマルチコアやマルチしきい値電圧化のような
アーキテクチャー技術を用いて、チップのパワー密度とトータルのチップ消費電力を扱いやすいレベルに維持し
つつチップの機能性を高める手法を導入し始めた。チップ上に複数のCPUを搭載することにより、チップ全体の性
能を高めつつ、より低いクロック周波数でコアを動作させることができる。このように、システム性能を最適化するた
めに、トランジスタ単体のスピードよりも、チップ上により多くのコア（マルチコア）を搭載することのできる集積度に
重きを置く傾向がシステムデザイナーに見られる。さらに、システムデザイナーは finite-cache 効果によるシステム
性能ペナルティーを最小限にするためにより、より多くのキャッシュメモリをプロセッサチップに入れる傾向にある。
もう一つの高性能システム技術トレンドとして、より高い階層のキャッシュメモリとして使用するために SRAM メモリ
セルよりもはるかに小さい DRAM セルをマイクロプロセッサチップに混載する技術が挙げられる。スケーリングに
従って上記の技術は大いに利用され、より効果的になるであろう。ロードマップの次の版では、デザインと PIDS の
ワーキンググループは、将来技術世代のチップ性能改善において、このアーキテクチャーベースの性能スケーリ
ングが、特に、並列化アーキテクチャーが年率 13%という従来のトランジスタ性能スケーリング目標を緩めることを
示唆するのかどうか十分に考慮するであろう。
高速動作チップにおいては、微細化に伴うトランジスタのサブスレショルド電流は急激に増大するが、静的な消
費電力を許容値以下に保つ必要がある。一つの一般的な解決策は、チップ内に低 Vt の高速トランジスタと高 Vt
で、時には、ゲート酸化膜が厚い低リークトランジスタの、二種類以上のトランジスタを搭載することである。低リーク
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PIDS10
トランジスタは、高速トランジスタと比べて飽和電流は小さく、低いデバイス性能（デバイスの真性遅延時間 τ が大き
い）である。高速トランジスタは、クリティカルパスにだけ使用され、低リークトランジスタはその他の全ての所で使わ
れる。低リークトランジスタの積極的な使用は、チップ性能をそれほど犠牲にせずに静的な消費電力を大幅に低減
させる。静的な消費電力を縮小する電流の回路やアーキテクチャーとして、パスゲートを用いて電源とグランド間
のパスを電気的に遮断するものや、回路ブロックのパワーを減らすテクニックなどがある。他の方法として、ウエル
にバイアスを印加して、動的にしきい値電圧の制御を行う方法がある。よって、スケーリングされた高性能 IC の現
実的な姿は、静的な消費電力に関して複数のしきい値を持つトランジスタを使用した、デバイス/回路/アーキテクチ
ャーを活用するというものである。技術要求の表においては、高性能トランジスタが技術を牽引するので、このトラ
ンジスタだけを扱っている。
低消費電力チップにおいて重要な境界条件は、ソース/ドレイン間のサブスレッショルドリーク電流（Isd,leak）であ
る。低待機電力トランジスタ（LSTP）の Isd,leak の値は 50pA/μm であり、低動作電力トランジスタ（LOP）の Isd,leak の
値は 5nA/μm である。他の全てのパラメータは、1/τ を最適化しつつ、上記の Isd,leak ターゲットに整合するように選
ばれている。それにもかかわらず、結果としてのデバイス性能（1/τ）の平均的な改善は、LOP、LSTPともにHPデバ
イス同様に、およそ年率 13％である。リーク電流要求に合わせるため、ローパワーロジックのゲート長のスケーリン
グは高性能ロジックに比べ遅くなっていることに注意されたい（詳しくはロジックの表を参照）。LSTP ロジックにおけ
る重要な課題の一つは、電源電圧Vdd のスケーリングが遅いことである。LSTP データを示す Table PIDS3a を参照
のこと。この遅いスケーリングはサブスレショルドリーク電流の厳しい要求を満たすために、Vt のスケーリングを比
較的抑制したためである。適度な性能を得るためにはゲートオーバードライブ(Vdd-Vt)は比較的大きな値を維持し
なければならならないため、Vdd は Vt のゆっくりとしたスケーリングに従わなければならない。動的な消費電力は
電源電圧の２乗に比例するため、低消費電力トランジスタの消費電力は高速用に比べて緩やかにスケーリングさ
れる。しかし、このタイプの活性化の度合いは相対的に小さいと予想されるので、非常に小さいリーク電流によって
動作時の消費電力よりも待機時消費電力が下げられることの効果の方が大きい。LSTP ロジックと対比して、LOP ロ
ジック（LOP の技術要求の Table PIDS3ｂを参照のこと）用の電源電圧（Vdd）は比較的速くスケーリングし、動作時
の消費電力（Vdd の二乗に比例する動的な消費電力）を最小化することに重点が置かれる。しかし、Isd,leak は
LSTP のものより大きく、飽和領域でのしきい値は十分に低い設定であり、相応のゲートオーバードライブ(Vdd-Vt)
が得られる。
低電力チップに関しては、主な目標は、高性能チップと比べると性能は低くなるが、バッテリー寿命を延命する
ため消費電力を低減することである。この大きな目標を達成するには、高速ロジックと同様に Isd,leak の低いトラン
ジスタを使用する方法、すなわち同一チップ上に多くの種類のトランジスタを採用して、さらに、待機時は、チップ
のリーク電流を低減するためのパワーマネジメントを含む回路およびアーキテクチャー技術を用いる必要がある。
究極的にはダイナミックなしきい値電圧制御が適しているかもしれない。LSTP のテーブルで選択された Isd,leak の
ノミナルなターゲット値は非常に小さく、動作時での低リーク電流を強調するトランジスタ設計を反映している。それ
とは対照的に、高い性能を得るために極めて高い Isd,leak を有するトランジスタ設計を用いて高いオン電流を得る
とともに、チップ全体の電力消費を下げるための回路やアーキテクチャー技術により強く依存する会社もある。最
後に LOP ロジックでは、上述したように、動作電力を許容限界以下に低減するために、電源電圧を比較的早く低電
圧化することになるであろう。
Table PIDS3A
Table PIDS3B
Low Standby Power Technology Requirements
Low Operating Power Technology Requirements
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PIDS11
ロジックに対する解決策候補
技術要求の表における色付けで示された課題とその解決策候補とには強い相関関係がある(Figure PIDS2 参
照)。多くの場合、技術要求表に示された赤色（量産における解決策はわかっていない）と黄色（量産における解決
策は知られている）は、それらの色によって示された課題に対する解決策候補の導入目標年に対応している。もう
一つの全体に関する重要点は、Figure PIDS2 で強調表示されている解決策候補は重要な技術革新を必要として
いるということである。これらの革新的なソリューションに関する新規かつ様々な信頼性、歩留、およびプロセスイン
テグレーションの課題を理解し対処するために、品質認定／プリプロダクションの期間を２年と設定している。解決
策候補の多くは、最初に高速ロジックトランジスタに要求される。ついには、半導体産業は今後 5 年間以上にわた
って要求されるきわめて多数の大きな技術革新：高移動度iiおよび高電界輸送、High-kゲート絶縁膜およびメタル
ゲート電極（すでに導入されているがスケーリングに伴い改善を続けることが必要）、準バリスティック輸送が可能な
極薄膜ボディ完全空乏型SOIやマルチゲートMOSFETなど、全般的な挑戦に直面することになる。
First Year of IC Production
DRAM 1/2 Pitch
2009
54nm
2010
45nm
2011
38nm
2012
32nm
2013
27nm
2014
24nm
2015
21nm
2016
2017
18.9nm 16.9nm
2018
15nm
2019
2020
2021
2022
13.4nm 11.9nm 10.6nm 9.5nm
2023
8.4nm
2024
7.5nm
Enhanced mobility and high-field
transport (via strained Si)
High-k gate dielectric
Metal gate electrode for planar bulk
Metal gate electrodes for UTB FD SOI
& multi-gate MOSFETs
Ultra-thin body fully depleted (UTB
FD) SOI MOSFET
Multi-Gate MOSFETs
Enhanced quasi-ballistic transport (via
short gate length and strain)
Enhanced transport with alternate
channels: Ge or/and III-V
Enhanced transport with alternate
channels: CNT, Nanowire, graphene
Non-CMOS Logic Devices and
Circuits/Architectures
This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
Research Required
Development Underway
Qualification / Pre-Production
Continuous Improvement
Figure PIDS2
Logic Potential Solutions
最初の解決策候補である歪みによる高移動度と高電界輸送は、飽和電流の性能目標を達成するために必要と
されている（ロジックの技術要求表が大きく改善された移動度を前提としていることに注意されたい）。これは 2004
年に初めて高速ロジックトランジスタに導入された。高移動度を実現する手法としては、様々なプロセスによる局所
歪み（たとえばヘテロ接合ソース・ドレインや歪みライナー層）やゲルマニウムの含有率をコントロールした SiGe 緩
和層上もしくは SOI 基板上に成長した薄膜歪みシリコン層に全体に入れた歪みなど極めて多数存在する。他のア
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PIDS12
プローチとしては、ハイブリッド面方位（PMOSFETの移動度は（110）面方位で最も高くなる）や、歪みSiGeさらには
歪みGeチャネルがある。解決策候補の表は、NMOSFET およびPMOSFET の両方の移動度を可能な最大の範囲
まで高め、移動度向上をプロセスフロー全体に最適に統合させ、ついには UTB SOI やマルチゲート MOSFET の
ような先進的なトランジスタへの移動度向上の適用まで、絶え間ない改善が必要であることを示している。加えて、
プロセスによる歪み印加技術の効力がスケーリングと共に減少する事に対処するためにも、絶え間ない改善が必
要とされる：トランジスタ間のスペースがスケーリングにより小さくなってくると、S/D 部分への埋め込み SiGe、Si:C 技
術や、トランジスタ上に被覆したストレス SiN ライナーは、チャネル部へのストレスを誘起するのに有効でなくなって
くる。概して言えば、歪みを大きくするのはより難しくなり、移動度と高電界輸送の改善はある高歪みレベルで飽和
する。
ゲート絶縁膜とゲート電極からなるゲートスタックは、基本的な MOSFET 構造を 2009 年（高速ロジックトランジス
タの物理ゲート長 29nm）以降まで十分に微細化するために鍵となる技術課題に含まれる。物理ゲート長の短縮に
ともなって、理想的には短チャネル効果を抑制し、反転層電荷を増加させて飽和電流を増大させるためにゲート酸
化膜換算膜厚（EOT）は相当分だけ薄膜化される。しかし、いずれも反転側での等価的酸化膜厚の増大につなが
るポリシリコンゲート電極の空乏化と反転層効果がスケーリングされないため、継続的な EOT の削減による効果は
限定的になる。ある EOT での High-k 膜のゲートリーク電流密度は酸窒化膜と比較してかなり小さいため、High-k
ゲート絶縁膜はゲートリーク電流の低減という課題解決に有効なソリューションとなる。ポリシリコンゲートの代替とな
るメタルゲートは、ポリシリコン空乏化を防ぐのに有効である。ゲート電極空乏化を効率的に抑制し反転側の EOT
を許容できる程度にスケーリングするために、高速ロジックには High-k ゲート絶縁膜とメタルゲートが 2009 年に導
入された。低消費電力版も約 2 年後にはそれに続く。プレーナバルク CMOS のしきい値電圧を適切な値に設定す
るために、PMOSFETに対してシリコン価電子帯端付近の仕事関数と NMOSFETに対してシリコン伝導帯端付近の
仕事関数が必要とされる。そのため、PMOSFET と NMOSFET に対してそれぞれ異なったゲート電極用物質がお
そらく必要である。
スケーリングが進んだ場合、プレーナバルク CMOS デバイスの効果的なスケーリングは困難になる。特に、短
チャネル効果を効果的に制御することは、大きな問題となることが予想される。さらに，チャネルドーピング濃度を
極めて高くすることが必要となり、その結果、移動度の低下およびドレイン－ボディ間のバンド－バンド間トンネリン
グによる接合リーク電流の増加をもたらす。ついには、そのように小さな MOSFET のチャネルへの不純物の総数
はかなり少なくなり、不純物の位置や数のランダムな揺らぎが大きくなる。その結果、しきい値電圧の統計的なゆら
ぎが許容できないほど大きくなる。こうした困難は、スケーリングが進むほど深刻になる。一つの解決策候補は、極
薄膜完全空乏化（UTB-FD）SOI MOSFET の適用である。プレーナバルク MOSFET ではチャネル不純物濃度でし
きい値電圧を設定するが、UTBSOI トランジスタではチャネル不純物が比較的少なく、しきい値電圧はゲート電極
の仕事関数で調整される。この場合、しきい値電圧を望ましい値に設定するためには、ミッドギャップ付近の仕事関
数を有するメタルゲート電極が必要である。仕事関数の差異のため、UTB-FDSOI に使用されるメタルゲート材料
は、バルクプレーナに使用される材料とは違うものが使用されるであろう。実際、ミッドギャップから数百 meV 以内
に調整可能な仕事関数を持つ単一の電極材料は可能性がある。低不純物濃度で完全空乏型チャネルであり、しき
い値電圧はゲート電極の仕事関数で制御されるため、UTB-FD SOI MOSFET はプレーナバルク MOSFET と比較
してかなりスケーラブルであり、飽和電流を高くできる。シングルゲート UTB-FD SOI MOSFET は、2013 年に高速
ロジックトランジスタに適用されると予想される。マルチゲートの極薄膜ボディ完全空乏化 MOSFET はより複雑であ
るとともによりスケーリング可能であり、2015 年に高速ロジックに適用されると計画されている。
ゲート長が 20nm よりも十分小さく縮小されると、性能改善要求（詳細な数値はロジック技術要求表のバリスティッ
ク輸送による改善係数を参照）を満たすために完全空乏型低不純物濃度 MOSFET は、準バリスティック伝導の強
化を必要とすることが見込まれる。この準バリスティック伝導の強化は短チャネルによる散乱の減少と、ソース端で
のキャリア注入の改善と歪みによる有効質量の低減を通して得られるものである。
ロードマップの終盤では、キャリア輸送をさらに向上させるために代替チャネル材料を使用するというような、よ
り先見的なソリューションが適用されるであろう。最初のソリューションは、依然 MOSFET 動作に基づいた III-V 族
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2009
PIDS13
や Ge（または SiGe）チャネル材料であると予想される。それ以降の他の可能性は半導体ナノワイヤ、カーボンナノ
チューブ、グラフェンナノリボンである。
最後に、ロードマップの最後の年以降において、MOSFET のスケーリングは非効率、もしくは高くつくものにな
ると考えられる。まったく新規な非 CMOS 型デバイスやさらに新規な回路／アーキテクチャが解決策候補である
（詳細な議論は Emerging Research Devices 章を参照）。そのような解決策がシリコンに基づいたプラットフォームに
集積されるかもしれない。
メモリに対する技術要求と解決策候補
DRAMに対する技術要求と解決策候補
DRAM に対する技術要求は、スケーリングとともにより一層厳しくなると予想されている（PIDS の表の 4 参照）。
193nm 波長対応の ArF の液浸リソグラフィ技術とダブルパターニングと言われる技術が 40nm 級、およびそれ以下
のハーフピッチサイズの DRAM を作る上で鍵になってくる。
近年、DRAM のセル構造はスタックキャパシタセルに集約されており、プロセスとパフォーマンスに適切解が無
く難しいトレンチ型の DRAM は無くなった。しかしながら、スタックキャパシタセルの DRAM においても 40nm 以下
のハーフピッチの DRAM を作るのは多くの技術的要求がある。
Table PIDS4
DRAM Technology Requirements
たとえば、量産性の観点から見てキャパシタ形成工程・高アスペクトコンタクト加工工程での長いエッチング時間
に対しフォトレジストが十分な耐性をもつことが必要とされる。これらの課題を解決するためには、パターン転写の
ためのハードマスクを用いたフォトレジスト技術がますます需要になってきている。更に、継続的なリソグラフィ技術
および、エッチング技術の改善が必要である。
一方、周辺CMOS回路素子のスケーリングに従い、特に素子形成後のプロセスでは低温プロセス工程が必要と
される。これは CMOS 素子が形成された後での低温プロセスが必要なスタック DRAM セルでの大きな課題となる。
また、セルアレーの平面構造のアクセストランジスタは、データ保持特性を満足するために、低レベルのサブスレ
ショルドリーク電流と低レベルの拡散層リーク電流の実現が必要である。この為に、リセスト・チャネル・セル
MOSFET が DRAM の HP の縮小に伴い使用されている。しかしながら、40nm 台の HP では、Fin 型トランジスタか
三次元構造トランジスタが書き込み電流の増大とサブスレショルドリーク電流低減のために必要になってくる。他の
要求としては、高い信頼性を持つ、セル MOSFET 用のゲート絶縁膜がある。高い電流の駆動能力を実現するため
に、高い電圧に昇圧されたセル MOSFET のゲート電圧が必要されるためである。セル MOSFET では、サブスレッ
ショルドの電流を低減するために高い閾値電圧となっていることも、昇圧のレベルを大きくすることが必要となる理
由である。その結果、絶縁膜に印加されるゲート電界は高くなる。DRAM のセル MOSFET のスケーリング、ワード
線の昇圧レベルに関連するゲート電圧、セル MOSFET の電界が、信頼性の観点から非常に重要である。ゲート絶
縁膜の実効電解を保存するため、プロセス要求として、前工程プロセスでの素子分離技術、低抵抗のワード線やビ
ット線の低抵抗材料、自己整合の高アスペクトの加工技術、そして平坦化技術、そして、Cu 配線が将来の高密度
DRAM には必要である。
DRAMのセルキャパシタはスケーリングと共に微細化され、キャパシタ絶縁膜の実効酸化膜換算膜厚（EOT）は、
セルに必要な電荷量を維持するために急激にスケーリングされなければならない。EOTをスケーリングするには、
高い比誘電率（ｋ）を持つ誘電体が必要となる。何社かは、既に、MIM（Metal Insulator Metal）構造キャパシタが使
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PIDS14
われ。高誘電体膜であるHfSiO２/Al2O3が（k～10-25）70nmHP世代のDRAMで使われ、ZrO2/HfO2 構造が 50nmHP
世代のDRAMで使用されている。更にその先では、50 を超える比誘電率を有する材料（ペロブスカイト構造等）が
必要となり 2011 年頃には実用化される見通しである。また、この様な高いｋ値を持った絶縁材料の物理膜厚はセル
内の最小寸法に合うように縮小される必要がある。これらの要求のためにキャパシタ構造はシリンダー型構造から、
ペデスタル構造に変更される。
十分なセル電荷量の確保を維持するには、DRAM の継続的なスケーリングのためにますます困難な要求を提
起することになるであろう。PIDS 図４に今後の技術要求と解決策候補を列挙するが、30nm 台やそれ以下の世代で
は多くの技術が必要になってくる。しかもその将来技術が今のところ候補が未定である。
チップサイズを DRAM のビット容量が増加しても概ね同じチップ面積を維持するためには、チップコストの観点
からの検討が極めて重要である。これを実現するためには、セルサイズファクター”a”の縮小が極めて重要である。
2006 年には、サイズファクター”a”として”6”が使用される様になり、さらなるコスト削減のために 4F²セル（a=4）が
2011 年に生産が開始される見込みである。4F²セルへの移行は多くの技術要求があり、三次元構造のアレイトラン
ジスタが必要となるだろう。
First Year of IC Production
2009
2010
2011
2012
2013
2014
2015
2016
2017
2018
2019
2020
2021
2022
2023
2024
DRAM 1/2 pitch
50
44
40
36
31
27
24
21
18
16
14
13
12
10
9
8
High-κ Capacitor Dielectric
ZrO2-HfO2 MIM structure(κ~20-50)
Ultra-high κ MIM structure (κ>50)
3-D array device
Recess Array FET
FinFET
4F2 cell (with 3-D FET)
High-κ Transistor Gate Dielectric
HfSiON, Metal Gate
Emerging reserch memory
devices
This legend indicates the time during which research, development, and qualification/pre-production should be taking place for the solution.
Research Required
Development Underway
Qualification / Pre-Production
Continuous Improvement
Figure PIDS3
DRAM Potential Solutions
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PIDS15
不揮発性メモリに対する技術要求と解決策候補
不揮発性メモリに対する技術要求
不揮発性メモリはいくつかの共通した技術から構成されているが、「不揮発性」という共通した１つの特徴を有し
ている。技術要求と挑戦は応用によって異なり、KB（キロバイト）記憶容量で十分な RFID から 1 チップで数十 Gb
（ギガビット）の高密度記憶までの範囲に渡る。技術要求表は以下の 3 つのカテゴリーに分けられており、NAND
Flash, NOR Flash, 非電荷蓄積メモリである。それぞれのカテゴリーは1つ以上の方式を含んでいる。例えば、NOR
Flash メモリは、フローティング・ゲート・デバイスと電荷トラップ・デバイスであり、それぞれ独自の設計ルールとスケ
ーリング・トレンドを有している。しかしながら一部重複/継続した同じ応用分野の製品においても適切なデバイス技
術を選択することにより、容量と性能を満たす複数の技術・製品が存在する結果となっている。
それぞれの技術に関する情報は、3 つのカテゴリーで構成されている。それぞれの技術の技術要求表は、第一
に容量密度を取り扱う。適用可能な寸法”F”が定義され、期待される面積係数”a”（セル面積に必要な単位F2の倍数
値）が与えられる。第二に、それぞれの固有技術に対して重要ないくつかのパラメータであり、ゲート長、書込-消
去電圧最高値、物性パラメータなどが表に示されている。これらのパラメータは、スケーリング・モデルと挑戦分野
を同定することに対して重要である。第三に、繰返し耐性（消去-書込サイクルまたは読出-書込サイクル）と保持が
表示されている。繰返し耐性と保持は、不揮発性メモリ技術に対して固有の技術要求であり、エンド・ユーザーの観
点からデバイス実用性を決定する。
Table PIDS5a,b は、NAND Flash, NOR Flash, 非電荷蓄積メモリの 2009 年から 2024 年までの長期の技術要求を
それぞれ示している。表には CMOS のハーフ・ピッチと実際に不揮発メモリセルを形成するために用いられる寸法
（不揮発性メモリ技術の”F”を nm 単位で）の両方が示されている。近年まで不揮発性メモリのハーフ・ピッチは、
DRAM や CMOS ロジック・デバイスのものから遅れていたが、NAND 技術の急速な進展によって近づいて、さら
に追い越している。しかしながら、NAND 以外の NVM デバイスではその傾向はない。
Table PIDS5
Non-Volatile Memory Technology Requirements
不揮発性メモリに対する解決策候補（Potential Solutions）
不揮発性メモリとはメモリアレーとCMOSの周辺回路を融合させたものである。メモリアレーは不揮発性を得るた
め通常特殊なしかし CMOS 互換のプロセスを必要とする。不揮発性メモリは、単体から混載まで、その使い方に応
じた要求性能を持ってさまざまな用途に使用されている。メモリアレーのアーキテクチャーと信号読み取り方法も異
なった用途に応じて多くの種類がある。技術的課題は解決困難であり、いくつかの例では現行のロードマップの終
焉までに物理的限界に達するであろう。電荷保持型デバイスでは、1 ビットセル、2 ビットセルにかかわらず、統計
学的電子ゆらぎおよびスケーリングに際して起きるセル間セル間距離の縮小によるセル間干渉に対して強固なトラ
ンジスタの閾値を確保するため十分な電子数を蓄積層に確保する必要がある。そのような中で、データ保持特性、
書き換え回数特性は維持するか、いくらかのアプリケーションによっては特性向上が求められている。非電荷保持
型デバイスでは、記憶層の面積が小さくなるにつれて熱揺らぎによるノイズでデータ信号を干渉してしまうという基
本的な限界に近づきつつある。（図 PIDS４）
Figure PIDS4
Non-Volatile Memory Potential Solutions
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PIDS16
浮遊ゲート型 NAND フラッシュメモリ
浮遊ゲート型フラッシュメモリデバイスは、浮遊ゲートに電荷を蓄積し読み取ることにより不揮発性を達成してい
る。現行のメモリトランジスタは縦に、ポリサイドの制御ゲート、通常は ONO（oxide-nitride-oxide）3 層膜を用いるポリ
シリコン間絶縁膜、ポリシリコン浮遊ゲート、トンネル絶縁膜、から構成される。トンネル絶縁膜はある程度の電圧で
浮遊ゲートに電荷を注入するため十分薄くする必要があり、読み出し時と電源オフ時の電荷消失を避けるために
十分厚くなければならない。ポリシリコン間絶縁膜はトンネル絶縁膜に消去及び書込みパルスのカップリングが適
度にかかるように、微細化されなければならない。制御ゲートから浮遊ゲートの容量と浮遊ゲート全体の容量（制御
ゲートから浮遊ゲート＋浮遊ゲートから基盤）の比率で定義されるゲートカップリング比は重要な微細化パラメータ
であり、0.6 以上でなければならない。多くのデバイスでは、ゲートカップリングを 0.6 以上にするために制御ゲート
が浮遊ゲートの側壁周りを囲んでいる。
ポリシリコン間絶縁膜のスケーリングはトンネル酸化膜と同時に行い、書き込み/消去に適切な電圧パルスの組
み合わせで可能となる。2009 年においてもっとも進んだ NAND 技術（34nm の HP を使用）では 12nm 程度のポリ
シリコン間絶縁膜を使用している。しかし 20nm以下の HP になったときは浮遊ゲートを包み込む形状は実現難しい。
それ故、ゲートカップリング比を保持するのは浮遊ゲート型フラッシュメモリにおいては最大の技術要求となってい
る。
NAND フラッシュのセルは単一の MOS トランジスタを記憶素子としており、NAND 型アレイは 32 個以上の素子
が Bit 線間にストリングを形成している。この構成は個別の素子毎にビット線から直接コンタクトは必要なく、最小の
セル構成となっている。プログラム時/読み出し時には、ストリング中の各素子が“パス”素子となり、ストリング全体を
ON 状態としている。それ故にランダムにプログラム/読み出すことはできない。プログラム並びに消去は
Fowler-Nordheim トンネル現象を用いて電子を浮遊ゲートの中に入れたり、外に出したりすることにより行われる。
大変少ない Fowler-Nordheim トンネル電流のため同時に多数の素子に書き込むことが可能であり、故に高速プロ
グラミング/高速読み出しが可能となっている、さらにホットエレクトロン注入では無いために、接合深さも浅く形成で
きる。NAND フラッシュは大容量のデータを蓄積、読み出しするよう設計されており、プログラムコードを格納するも
のではないので、通常、誤訂正コード（error correction code, ECC）アルゴリズムを採用しており、NOR フラッシュより
欠陥に対する耐性が高い。これにより、トンネル酸化膜に対する要求が NOR フラッシュより甘くなり、スケーリング
が簡単となっている。
如何にゲートカップリング容量比を 0.6 以上に保ち、セル-セル間のデータ干渉をなくすかが 22nm 以降のスケ
ーリングにとって 2 大技術課題となる。以降、最終的には保持電子数の下限に到達し、データ保持特性が満たされ
なくなる、この問題に対しては今のところ解決法が見つかっていない。
電荷トラップ型 NAND フラッシュメモリ
現在ほとんどのNAND製品は浮遊ゲートデバイスを用いて生産されている。ゲートカップリング比を維持あるい
は向上させ、隣接セル間クロストークを減少させるための困難な技術課題は電荷トラップ型デバイスを使うことによ
り回避することができるかもしれない。単一ゲートはMOSデバイスのチャネルを直接制御できるので、ゲートカップ
リング比の課題はなくなる。また薄い窒化膜間のクロストークは無視できる程度である。窒化膜トラップ型デバイス
は基本的なSONOS型デバイスからのさまざまな種類に派生している。しかしながら単純なトンネル酸化膜を用いた
SONOSは、一旦窒化膜に電子がトラップされると高電界下でさえ引き抜くことが難しいので、NANDの応用には向
いていない。デバイスを速く消去するためには、電子を中和するために基板の正孔を注入する必要がある。正孔
のSiO2に対する障壁は高い（～4.1eV）ので、正孔注入確率は低く、十分な正孔電流は非常に薄い（～2nm）トンネ
ル酸化膜を用いた場合のみ得られる。しかし、そのような薄いトンネル酸化膜においては基板からの直接正孔トン
ネルが発生し、弱い保持電界を止められないので、データ保持特性が劣化する。
近年数種のSONOS型の新構造が提案されている。トンネル絶縁膜の技術コンセプトがトンネル障壁特性を変え
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PIDS17
てトンネル絶縁膜の可変膜厚を作り出すために用いられている。例えば 3 重のONO極薄膜（1～2nm）層が単一の
酸化膜を置き換えるため導入されている（BE-SONOS）。iii 高電界下では上部の 2 層酸化膜と窒化膜はシリコン価
電子帯の上部を埋める。基板の正孔は底部の薄い酸化膜をトンネルして厚い窒化膜の蓄積層に注入される。デー
タ保持モードでは、弱い電界は 3 層膜に分割してかかることはなく、窒化膜中の電子と正孔は 3 層膜のトータル膜
厚によってブロックされる。MANOS（metal-Al2O3-nitride-oxide-Si）iv構造デバイスにおいてはhigh-k絶縁膜と金属ゲ
ートが消去動作時のゲート注入を防ぎ、トンネル酸化膜の電界を上げる。比較的厚い（3-4nm）トンネル酸化膜は保
持期間において基板からの正孔の直接トンネルを抑制する。
非平面デバイスとマルチゲートデバイスの NAND への適用
FinFET やサラウンドゲートデバイスのような非平面デバイスと複数ゲートデバイスはより強力なチャネル制御が
でき、浮遊ゲートと窒化膜トラップデバイスの両方においてより微細への微細化が可能となる。しかしながら縦型構
造は新しい技術課題も抱える。例えば、fin 間の間隔はトンネル酸化膜と層間絶縁膜（浮遊ゲートデバイスの場合）
に余地を与えるため十分に広くなければならないので、革新的な解決法がなければ 30nm 以下の微細化はできな
いかもしれない。
3 次元積層型 NAND アレイ構造
蓄積される電子数が統計的限界に達したとき、デバイスは微細化できより小さいセルが実現できたとしても、メ
モリアレーにおけるすべてのデバイスの閾値電圧分布は制御できないことになり論理状態は不安定になるであろ
う。メモリ密度は従来の微細化では増大しない、しかし縦型積層メモリ構造によって増大する可能性がある。近年メ
モリアレーの積層が報告されている。1 つの試みは縦型エピ成長による単結晶シリコン層を用いる方法である。v
多結晶シリコンを用いた薄膜トランジスタの例もある。vi 製造プロセスの温度と温度量はより前に作成されたシリコ
ン層が追加されたプロセスの熱により劣化しないように決める必要がある。これは温度履歴の違う異なった層に狙
った特性のデバイスを作成すること、それぞれの層の少しずつ異なるデバイスを制御する回路を設計するという点
において重要な課題である。3 次元積層が従来の微細化を上回りメモリ密度を向上させるとしても、その効果は数
層を積み重ねた後には減少している。配線の複雑さは増大し、アレー効率は層数の増加とともに減少する。その
上製造プロセスの複雑さとマスク枚数の増大は歩留まりに影響を与える。
最近、プロセスを単純化するためにビット線を縦に配線する”punch and plug”方式が提案されている。vii,viii この
方式と類似の 3D積層プロセスは少ない工程数増加でデバイスが形成でき、プロセスを反復製造する必要は無く
ix, x, xi
、おそらく新しい低コストなスケーリングをNANDにもたらすことが期待されている。特記すべきはすべての３D
化の方法は平面でのHPスケーリングを停止し、スタック数を増やすことにより高密度化している。要求Table上の３
D-NAND FlashでのHPは、露光技術のHPではなく、密度換算でのHPとした。もう一つ特記すべきは電荷トラップ型
デバイスは殆どの場合 3D積層の場合に用いられている、理由は浮遊ゲートからトンネル酸化膜へのリークがSi基
板以外では非常に大きいこと、3D構造に浮遊ゲートを形成しかつ十分なゲートカップリング容量を確保することが
非常に難しく、ほぼ不可能と思われることである。そのため、要求Table上では 3D構造として電荷トラップ型デバイ
スを記述している。
浮遊ゲート型 NOR フラッシュメモリ
NOR フラッシュセルはセル間分離と蓄積ノードとしての機能を持つ 1 つの MOS トランジスタにより構成される。
このトランジスタの閾値電圧は浮遊ゲートに蓄えられる電荷によって制御され、蓄積の状態を示す。蓄積セルは単
一レベルロジック（Single Level Logic, SLC, 1 と 0 のロジックを意味する）かあるいはマルチレベルロジック（Multiple
Level Logic, MLC,(11), (10), (00), (01)）を蓄積する。メモリアレーは X と Y の交差した配線構造で、ランダムな読み
出しができる。書込みはチャネルホット電子あるいは他のホット電子生成によって行い、消去は
FN(Fowler-Nordheim)トンネル現象で電子を浮遊ゲートから引き抜くことにより行う。ホット電子の生成にはデバイス
直下に高い横方向電界が必要であり、それは急峻な接合プロファイルによって得られる。これは逆に短チャネル
効果とリーク電流を増大させ、書込みディスターブをもたらす。ハロー注入がデバイスのリーク電流削減のため使
われているが、同時に接合の破壊電圧を低下させ微細化をも制限する。ビット線コンタクトが不要である仮想グラン
ドアレーが開発されると、NOR フラッシュのセルサイズは短期的将来飛躍的に小さくできる。
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PIDS18
浮遊ゲート型デバイスでのスケーリングのためのトンネル酸化膜薄膜化要求は 8nm 以下でのデータ保持特性
の劣化があり非常に困難であり現状解決法はわかっていない。薄膜化できないことによる短チャンネル効果とホッ
トキャリアー生成とジャンクションのブレークダウンの両立が難しく、HP32nm 以下へのスケーリングを困難にしてい
る。
高容量 NOR の製品、特に３G 携帯電話以降の市場では、より性能のよい DRAM/NAND の組み合わせの SiP
品に置き換わりつつある。このような NOR に対する弱い市場要求は技術要求を解決するリソースを減少させ、結果
的に、要求Table の HP32nm 以下へのスケーリングの継続は不明確となっており、32nm 以下での展開は疑問符が
ついている状態となっている。
電荷トラップ型 NOR フラッシュメモリ
デバイスの閾値電圧はSiNなどの電荷トラップ層における電荷保持にも影響を受ける。SiNを用いた電荷トラップ
型デバイスは、SONOS構造、つまりシリコン（あるいはポリサイド）ゲート、ブロック酸化膜、SiN蓄積層、トンネル酸
化膜の構成になっているので通常SONOSと呼ばれる。比較的厚いトンネル酸化膜を用いた広く普及しているNOR
アーキテクチャーのSONOSがNROMxiiとして知られている。NROMは書込みにチャネルホット電子を、消去にバン
ド間トンネル電流を用いる。窒化膜に注入された電荷は接合付近に局所的に分布するので、同じデバイスにおい
てソース側とドレイン側の 2 ビットの情報が保持できる。デバイスの閾値電圧はドレイン電圧によりドレイン側の電荷
を消し、逆にソース側の情報を読み出すことによって読み出しすることができる。
NROM NOR アレーは、埋め込み拡散層がビット線として、デバイスのチャネルがワード線（ポリサイド）方向とし
て機能する仮想グランドアレーを採用することができる。この構造はビット線コンタクトもセル内の STI 分離も不要な
ので、従来の NOR アレーと比較して格段に小さいセルが実現できる。同じデバイスにおける 2 つの蓄積ノード間
のクロストークは完全にはなくせない。このいわゆる“セカンドビット効果”が、それぞれの蓄積ノードの閾値電圧分
布を制限し、NROM における多値の導入を浮遊ゲート型デバイスよりも困難にしている。しかしながら、浮遊ゲート
デバイスでは 4 ビットセルを得るために 16 レベルの閾値電圧が必要であるのに対して、NROM は本質的に 2 ビッ
トセルであり、多値を用いれば 4 ビットセルになる。仮想グランドアレーは通常の NOR アーキテクチャーに対して、
同じデザインルールでは 1.5 倍から 2 倍の面積効果を持っており、さらに製造プロセスが 1 層ポリシリコンなのでマ
スク数も減らすことができる。
電荷トラップ型デバイスには、浮遊ゲートデバイスが直面しているゲートカップリングの課題がないが、微細化
の課題は類似している。仮想グランドアレーと 2 ビットセル動作はデバイスのリーク電流に敏感であり、書込みと消
去にホット電荷をもちいることは信頼性不良に対しての弱さを増している。微細化限界は浮遊ゲートデバイスと同じ
であり、短チャネル効果によるデバイスのリーク電流と接合の破壊である。
非電荷型不揮発性メモリ
電荷蓄積型デバイスの究極的な微細化限界は電子数が少なくなることであるので、電子による電荷によらないデ
バイスはより微細化できる可能性を秘めている。数種類の非電荷型メモリが盛んに研究されており、またいくつか
は商品化されており、それぞれが固有の利点と特異な課題を持つ。そのうちいくつかは固有に特殊な用途に合致
しており NOR、NAND フラッシュとは独立の微細化を進展させている。電荷蓄積によらない論理的状態は、根本的
な限界を有している。例えば MRAM の磁化反転のように少ない蓄積量のデバイスではランダムな熱的ノイズに弱
いことがあげられる。
FeRAM は強誘電体キャパシタの極性を変化させ読み取ることで不揮発性を維持している。メモリの状態を読み出
すため、強誘電体キャパシタのヒステリシスループを追跡しなければならず読出しの後に再書込みが必要である。
この破壊読出しにより、適切な極性変化と動作サイクルにおける安定性を両立する強誘電体材料と電極材料の探
査が重要である。強誘電体材料は通常の CMOS プロセスにとっては異質であり、特に高温のアニールに耐えられ
ないので微細化を妨げる要因となっている。事実 FeRAM は NOR 及び NAND フラッシュよりも数世代遅れたプロ
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PIDS19
セス世代で製造されており、かつ多値化が実現できない。従って近い将来 NOR あるいは NAND フラッシュを置き
換えるということは望めないであろう。しかしながら FeRAM は高速読出し/書換え、低電圧、低消費電力であり、そ
れらの卓越した特性により RFID、スマートカードや他の混載のアプリケーションに最適である。今後の微細化によ
ってアプリに適した大容量化を達成するためにはセル間の分離特性を維持したまま、セルサイズを縮小することが
必須である。近年の研究成果からは強誘電体膜の薄膜化が可能であり、さらに近い将来 2 次元型のセル構造が実
現されるであろう。それでもなお 3 次元型のセル構造にはさらなる研究開発が必要である。
MRAM は磁気トンネル接合（Magnetic Tunnel Junction, MTJ）をメモリとして用いている。MTJ セルは 2 層の強磁性
体膜とトンネル障壁として働くそれらの間の薄い絶縁層から構成されている。１つの磁気モーメントが他方の磁気モ
ーメントと同じ方向か逆方向かによって MTJ 層を流れる電流が変化する。トンネル電流は”1”あるいは”0”が保持さ
れているかどうかで読み出すことができる。MRAM は不揮発性であり書換えサイクル回数が無限大でかつ速いた
め、おそらくユニバーサルメモリに最も近いと思われる。従って SRAM や DRAM のように使われる不揮発メモリに
なりえるであろう。しかしながら集積回路中での磁気を発生することは困難であり不十分である。それにも関わらず
電界反転型の MTJ MRAM は成功裏に量産されている。近い将来、研究開発により微細化されたセルサイズにお
いて適当な磁気強度が得られてスイッチングが可能になるであろう。その際使用可能な電流密度はエレクトロンマ
イグレーションにより決まることになる。ゆえに磁気反転型 MRAM は 65nm 以細には微細化されそうになく、これは
表５にも反映されている。分極したスピン電流がその角運動量を自由磁気層に移動させ、外部磁場に依存すること
なく極性を変えるという動作原理のスピントルク型 MRAM の近年の進歩は新しい潜在的解法をもたらしている。
STT MRAM の詳細については ERD と ERM の章を参照されたい。STT MRAM はまだ開発途上であり、デバイス
と材料の研究が続けられているとはいえ、商品の量産出荷予定が間近に迫っていることからも、電荷反転型
MRAM との比較を含めた要求項目が PIDS の表 5 に今年新たに追加された。スピン移動の際に MTJ をかなりの
電流が流れることになり、これが書換え耐性を悪化させるかもしれない。
PCRAMはカルコゲナイト材料のアモルファスと結晶の抵抗の違いを用いて、”0”と”1”状態を蓄積するメモリである。
カルコゲナイト材料には通常Ge2Sb2Te5（GST）が用いられている。セルのデバイスは上部電極とカルコゲナイドの
相変化層と下部電極の構成である。相変化素子と直列に接続されるトランジスタでリーク電流を遮断する。相変化
の書込み動作は、(1)RESET動作：短いパルス電圧でカルコゲナイド材料が一旦溶解し、素早く高抵抗のアモルフ
ァス状態に変異する、(2)SET動作：100ns程度のより長いパルス電圧を印加し材料をアニールすることにより低抵抗
の結晶状態にする。1T1Rあるいは 1D１Rのセル構造はMOSFETかBJTが使われるのかによって、NORフラッシュ
と比較してセルサイズが小さくも大きくもなる。またこのデバイスは前の状態を消去することなく、”0”と”1”どちらの
状態にも書き込めるので高速書込みが可能である。さらに抵抗膜の単純な構造と低電圧動作が混載用途としての
PCRAMの魅力である。PCRAMの主な課題は相変化素子をRESETする際のmAオーダーの高電流とSET時間が
長いことである。相変化材料の体積は微細化によって縮小することから、上記の 2 つの課題は微細化の進展に伴
い解決される方向である。相変化材料と電極の相互作用は長期信頼性に影響を与え書換え回数を制限するので
今後のPCRAMの大きな課題である。PCRAMはページモードを必要としないためDRAMのような真のランダムア
クセスメモリである。この特性が特殊な用途を拓くことができるかもしれない。
信頼性技術と解決策候補
序
信頼性は集積回路のすべてのユーザーにとって重要な要求である。要求されたレベルの信頼性を実現するた
めの課題は困難になりつつある。これは微細化、新しい材料とデバイスの導入、ストレスの増大（電界、電流密度、
温度による）、時間と投資額の制限によるものである。微細化はチップとパッケージの両方においてトランジスタ数
と配線数の増大をもたらしている。これが潜在的欠陥の数を増やしている。欠陥のメカニズムも微細化の影響を受
ける。例えばシリコン酸窒化膜の時間依存性絶縁膜破壊（TDDB）は、絶縁膜厚が5nm以下になった時点で電界に
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PIDS20
よる破壊から電圧による破壊に変化した。それに加えて P チャンネルデバイスの負バイアス温度不安定性（NBIT）
は、閾値電圧が高いときには小さい効果であったが、最新の閾値電圧が低いデバイスでは大きな障壁になってい
る。トランジスタのサイズがフォノンや電子の平均自由行程やドブロイ波長などの根本的な値と同等あるいはそれら
以下になった場合には、よく知られた劣化メカニズムは変化し新しいメカニズムが現れる。例えばシミュレーション
によれば、ドレイン接合近傍にはフォノンの平均自由行程よりはるかに小さい高温点が存在する。この高温点の温
度は温度拡散から予測できるよりも数百度高く、トランジスタの信頼性に重大な影響を及ぼす。微細化の結果として
ばらつきの増大も予測される。
信頼性メカニズムはばらつきと密接に関係し、ばらつきにより劣化するので、測定回数が限定されている現状では
信頼性予測を大変困難にしている。
微細化はストレス要因の増加おももたらす。第 1 に電流密度が増加しこれは配線の信頼性に影響を与える。第 2 に
電圧はデバイス寸法よりも緩やかにスケールされるので、絶縁膜の信頼性に影響を与える電界の増大につながる。
第 3 に微細化は消費電力の増大をもたらし、それはチップ温度の上昇、温度サイクルの増加、温度勾配の増加、
につながる。それらは複数の劣化メカニズムに影響を与える。温度効果は金属配線間の絶縁膜の誘電率の低下を
伴う熱伝導率の減少によってさらに劣化する。新材料、新デバイスに伴う革新的な変化によってより深い信頼性課
題が発生する。理解されている劣化メカニズムは変化しうる。
高誘電率膜、低誘電率膜や金属ゲートのような新材料、2 重ゲートや FinFET のような新デバイスは TDDB や BTI
のような良く知られた劣化メカニズムを変えるかあるいは新しいメカニズムを生み出す。例えば酸窒化膜と多結晶
シリコンゲートから高誘電率膜と金属ゲートへの変遷により、N チャンネルデバイスの正バイアス温度不安定性
（PBTI）などの新しい劣化メカニズムが出現した。さらには TDDB の本質は、多結晶シリコンゲートの MOSFETs で
も観察された緩やかなあるいは多重の破壊モードからより急峻な破壊へと変化している。低誘電率金属配線間絶
縁膜の機械的、熱的脆弱性は従来のシリコン酸化膜の金属配線間絶縁膜では見られなかった機械的破壊メカニ
ズムにつながっている。
さらに、不良率への要求がますます高まっているにも関わらず、これらの新規材料の導入の速度は、新しい不良メ
カニズムと物理を構築する我々の努力を超えている。最終製品に解明されていない不良メカニズムを導入せざる
を得ない影響は重要であろう。これらの信頼性課題は短期間に複数の新たな技術を導入する必要瀬からより深刻
になるであろう。変化の相互作用は不良モードの理解と制御の困難性を増す。さらに数種類の課題を同時に扱うこ
とが限られた信頼性の資産に課せられている。集積回路の機能性を向上する方法の１つは CMOS のプラットフォ
ームの上にセンサーやアクチュエーターを集積することであることには合意がある。これらの“More than Moore”は
信頼性確保の複雑性を非常に増大させる。これらの新技術はロードマップ上の微細化の終焉より前に導入されると
いう可能性は高く、その準備を行わななければならない。センサーやアクチュエーター導入は独自の信頼性課題
を引き起こす可能性が高く、総合的な新しい信頼性課題を提起するであろう。
Table PIDS6
Reliability Technology Requirements
信頼性への要求
信頼性への要求は応用に強く依存している。ほとんどの顧客にとってパッケージの信頼性を含む現在のすべて
の信頼性基準は、技術の変化による信頼性の危機にも関わらず今後15 年間は維持されなければならない。しかし
ながら、信頼性基準を向上させなければならないニッチ市場も存在する。より高い信頼性基準、厳しい環境、長い
保証期間を要求する応用は通常のオフィスや車載などの主要応用よりも困難である。チップ全体の信頼性基準を
持ってしても、微細化によりトランジスタレベルのあるいは配線 1m あたりの信頼性基準は必須であることに注意さ
れたい。特殊な顧客の信頼性仕様に合致し、通常の信頼性基準を満たさないことは最悪である。これらの顧客の
要求は、関連したすべての不良モードの物理学の綿密な知識、信頼性設計技術における豊富な信頼性技術開発
体制、構築された信頼性技術、信頼性保証、保証に見合う欠陥選別を有する半導体メーカーの要求に落としこま
れる。今日これらの機能には重要な欠落部分がある。さらにその欠落部分は新規材料と新規デバイス構造の導入
に伴いより大きくなるであろう。不十分な信頼性検証は不必要な特性劣化と不必要なリスクにつながる。
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信頼性保証は常にある種のリスクを伴う。現実に信頼性要求に合わない技術を導入することあるいは、現実に信
頼性要求に合致する技術を導入しないこと、はリスクである。いずれかの時点で保証は新規技術に適応することが
できる。しかしながら保証に伴うリスクは大きくなる。リスクの程度は直接信頼性物理の質と信頼性工学の知識と実
行に関連する。ロードマップにおける信頼性技術要求の色（黄色、赤）は新規材料と新規デバイスの不完全な知識
と工法に伴うリスクを示している。白から黄色への遷移は信頼性リスクの増大を示す。要求が最初に黄色（製造の解
法は知られている）に変わる 2009 年には、比較的微細化に伴うリスクは小さいが、消費電力を増大させる。今後
2012 年までに多くの半導体メーカーが高誘電率膜と金属ゲート電極を導入することが予想され、これはかなりの信
頼性リスクがあることを示唆する。本質的にリスクの評価は未だにあまり解明されていない多くの信頼性課題にとっ
てはあまり信頼がおけるものではない。例えば特に微細化されたデバイスにとってドレイン電圧の存在において発
生する NBTI は強く加速される。適度なリスクの評価は課題の程度の知見を反映するものである。これらの課題を
解決するには、多くの取り組みと資産が必要である。
ロードマップの要求は2013年には縞模様（暫定の解決法が知られている）に変わる。この日程はおおよそである。
これは新しいデバイスや材料（例えば光配線や CMOS 以外のメモリ）が導入されることを意味する。上記のようにこ
れらの変化は大きな信頼性リスクを誘発し、信頼性物理と技術において必要な機能を開発するためのかなりの期
間を要する。我々はこれらの破壊的な技術がどんなものであるか、あるいはいつそれらの技術が導入されるか正
確には知らないので、信頼性リスクについても前もって知る手段がない。ロードマップの赤色はばらつきの増大と、
新規デバイスと新規材料の知られていない信頼性の振る舞いと、それら 2 つの相互作用を示している。それは既
知の解決方法がない知られた課題よりもむしろ増大する未知の課題を示唆している。信頼性の知見の質が乏しい
ほど信頼性のリスクは増大する。
.
信頼性の解決策候補
信頼性の要求に応える最も効果的な方法は、それぞれの技術世代の開発の開始時点で、完全な信頼性を組み
込み、設計に取り入れることである。これにより最適な信頼性/性能/消費電力の選択が可能になり、高い信頼性歩
留りを満足する製造プロセスを構築することができる。不幸なことに現在これらの手段には深刻な壁があり、この壁
は将来ますます大きくなりそうである。その不利益は信頼性課題のリスク増大と性能、価格、商品化までの日程に関
わってくるであろう。
究極的なナノデバイスはばらつきの程度が大きく開発開始時点では動作しないデバイスの割合が増えると一般的
には考えられている。これは分子レベルのデバイスの固有の本質ではないかと見られる。その結果設計者にとっ
て最悪条件での設計という手法を考慮することはもはや可能ではなくなるだろう。最悪条件での設計は回路の性能
を台無しにしてしまうからである。従ってこの問題を扱うためには、回路とシステムの完全な枠組みの変革が必要で
ある。まだその領域には達していない間は、ばらつきの増大はほとんどのメーカーの能力を制限している信頼性
の課題にすでに現れている。これはばらつきは信頼性寿命算出の正確性を損ない、試験されるべきデバイスの数
を飛躍的に増大させているからである。ばらつきと信頼性の作用は微細化の利益を制限している。おそらくはロー
ドマップの終焉前のどこかの時期に、大規模回路においてすべてのトランジスタを仕様通りに保証するというコスト
は大きすぎて現実的ではないだろう。その結果いかに製品の信頼性を達成するかという根本的な思想を変える必
要があるかもしれない。１つの現実的な解決方法は性能からはずれて動作している回路の部品を測定し、動作中
にも回路の動作電圧を可変にできる、いわゆる監視装置を回路内に置くことである。このような解決方法はより探究
され、開発されることが必要である。究極的には動作不良と不良デバイスを避けるために動的に自己再編成できる
（あるいは機能の変換/改良を行う）回路が必要になるであろう。
いくつかの変革はすでに静かに始まっているかもしれない。これは最初の段階では過剰な余裕を排除するための
単なる信頼性要求の精密な合わせこみかもしれないし、あるいは製品の信頼性仕様を持たせることであろう。より
洗練された手法では欠陥を許容した設計、欠陥を許容した構成、欠陥を許容したシステムの構築である。この方向
性の研究は大いに盛んになってきている。しかしながらデバイスの信頼性とシステムの信頼性の差は極めて大き
い。デバイスの信頼性の探求を回路への影響に取り込むことが強く求められている。知られた既存のデバイスの信
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頼性課題を確認するために SRAM やリングオシレータなどの回路を用いることは良い兆候である。多くのデバイス
信頼性の研究が回路とおそらくシステムにも組み込まれるために必要である。例えば、ほとんどのデバイス信頼性
の研究は DC 測定に基づいており、回路動作速度での劣化の影響を見ている研究はあまりない。この測定速度の
差が回路動作におけるデバイス劣化モデリングを困難にリスクあるものにしている。
ある程度我々は従来の信頼性要求に合わせなければならない。これは劣化の物理の深い考察と実践的で有効な
信頼性解析装置の開発を意味する。歴史的には新しい技術世代の量産前には、必要な性能の開発のために多く
の年月（平均的には 10 年）を要する（研究開発は劣化モードの解析、ばらつきの定量化、寿命予測できるモデル、
信頼性と信頼性 TCAD 装置の設計において行われる）。品質技術は進歩しているが、まだ重要な隔たりがある。
特にゲート絶縁膜の変更や新規デバイスなどの重要な技術変革において、いかに早く信頼性機能を確立するかと
いうことには限界がある。主要技術を期限ぎりぎりで見極めることは、既存かつ適切な信頼性知識の根拠がなけれ
ば、大きな問題である。
遅れを取り戻すべき信頼性手法は信頼性の研究・開発・応用の多大な増加と歴史的な時間よりずっと早い期間で
必要な技術を取り入れることを要求している。速い評価手法、ばらつきのモデル化、劣化メカニズムを考慮した設
計が必要である。Cu 配線、低誘電率膜、新規ゲート絶縁膜のような新材料の影響は特に注意しなければならない。
短時間で集積回路の大部分を正確に計算するための信頼性手法を開発する打開策が必要である。このように、短
期間での主要技術の変革を導入するための信頼性資産も必要になるであろう。
必要な技術は明らかに多いが。特筆すべき１つは、間違った結果を誘発するであろう過剰な加速試験なしで、関
連ある長期劣化診断をもたらす最適な信頼性評価手法である。この必要性は、標準的なサンプル数での寿命予測
の正確性を損なう製造プロセスの余裕の減少とばらつきの増大が原因である。多くの数のデバイスに同時にストレ
スを印加できる環境が、特に長期信頼性評価には大いに望まれる。この手法をある程度の価格で実現することが
大きな課題であるが、これは非常に困難であり、より進化した世代においてはさらに難しい。この課題を解決するた
めには試験技術の打開策が必要とされる。
クロスカット WG の課題
モデリングとシミュレーション
現在 PIDS は Front End Process グループから提供されている物理的プロセスパラメータと、電流―電圧特性を計算
する MASTER というモデルを用いている。MASTER は解析式に基づいているので、実際のデバイス測定データ
によって検証されているが、将来の予測は不正確な部分を含む。将来このようなデバイスシミュレーションを行う上
で、細部まで精密な物理学に立脚した TCAD を用いることは有利になるかもしれない。理想的には TCAD のプロ
セスシミュレーションは正しい注入量とサイズを見積もるためにも使用される。しかし、このためには移動度向上、
高誘電率ゲート絶縁膜、金属ゲート電極、新規 CMOS 構造（極薄膜完全空乏型 SOI や多重ゲート MOSFETs）、チ
ャネル電流の増加につながる仮想的バリスティック伝導などの PIDS で要求されている重要な革新技術を扱うまで
に拡張する必要がある。これらの革新は結果的には製造プロセス、材料、物理、設計などの変革をもたらすことに
なるであろう。III-V族と Ge 材料のシミュレーションもチャネル材料の代替候補として必要とされている。他の長期的
課題は原子レベルのばらつき、プロセスの統計的ばらつき、新しい配線構成、アナログーデジタル混載デバイス
技術を含むシミュレーションとモデリングを拡張することである。加工寸法の微細化に伴って、新しいプロセス工程、
デバイスの構造と材料の信頼性課題、配線、設計には要求される開発期間を達成するためのモデリングとシミュレ
ーションからの情報が必要である。特に SOI 材料を用いたデバイスにとって、現行のモデル（例えば注入の拡散と
活性化、キャリアの輸送あるいは歪）は、バルク基板と比較して飛躍的に重要になる界面の効果を扱えるまでに拡
張されなければならない。最後に新規 CMOS デバイスはその導入のために適切なモデルを必要としている。
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各章間の議論
フロントエンドプロセス
Front End Process (FEP)と PIDS には強い相関関係がある。共通の課題は SOI と多重ゲート構造の導入年の予測で
ある。バルク基板のデバイスに関して、我々は短チャネル効果を抑制するための極めて高い不純物濃度の二律背
反の困難性に直面している。極薄膜完全空乏型SOI や多重ゲート MOSFETｓでは、主な課題は極薄膜のチャネル
を制御することである。すべてのデバイスには、特に極薄膜チャネルの課題に対しては、ソース、ドレインの寄生抵
抗の差し迫った要求がある。他の課題は特に電流、速度、ゲート絶縁膜厚、消費電力密度などほとんどすべての
要因に影響する Vdd の低下である。両方のグループではデバイスの消費電力の基準を追加すべきと感じている。
DRAM では、微細化に伴いセルトランジスタのリーク電流を低く抑えることと同時に金属―絶縁膜―金属（MIM）キ
ャパシタに高誘電率絶縁膜を導入し実行膜厚を効果的に下げることが、共通の課題である。不揮発性メモリでの共
通の課題はフラッシュメモリの層間絶縁膜とトンネル絶縁膜の微細化に関する困難な二律背反である。
新探求デバイスEMERGING RESEARCH DEVICESの影響
新探求デバイス EMERGING RESEARCH DEVICES
Emerging Research Devices （ERD）の章ではデバイスと設計を含む標準 CMOS を超えるような可能性ある将来技
術を扱っている。従ってそれらの将来技術は PIDS の章における関心事である。ロードマップの終焉あるいはその
先に向かって、CMOS の微細化が効果的ではない、あるいは価格が合致しなという際に、電子産業が性能、低消
費電力、機能別の低コスト、高機能などをさらに追求するようであれば、ERD 技術が必要になると予想される。従っ
てPIDSの可能性ある解決方法の表にはロードマップの後半にERDを挿入しており、詳細に言及している。同様に、
材料に関する項目は Emerging Research Materials （ERM）の章から引用している。取り組むべき課題の１つは
PIDS が可能性あるデバイスあるいは材料を ERD と ERM の表から受け取って開始することである。
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