注文コード No. N 8 2 6 5 A データシート No.N8265 をさしかえてください。 LC709006A CMOS LSI I/Oポート拡張用ドライバIC http://onsemi.jp LC709006Aは、マイクロコントローラ(MCU)のI/Oポート拡張用ペリフェラルICである。 マイクロコントローラとのインターフェイスは同期式のシリアル通信によって行われ、拡張用の I/Oポートは24ビットのパラレル入出力によって行われる。拡張ポート機能は、ビット単位の入出力 指定、出力形式のCMOSまたはNchオープンドレイン指定、ポート単位で入出力電圧を周辺機器の電圧 に可変できるなど、豊富な機能を有しており幅広い応用に対応できる。 特長 ■4線/5線式同期シリアル送受信/24ビットのパラレル入出力 ■幅広い動作電圧範囲 2.0V∼6.0V ■多機能な入出力ポート ・入出力指定：ビット単位 ・出力形式のCMOSまたはNch-OD指定：ビット単位 ・出力電圧の可変：ポート(8ビット)単位 ■出力電流 max.12mA(緑LEDを直接駆動可能) ■データ送受信 入力データの受信と出力データの送信を平行処理 ■カスケード接続 24ﾋﾞｯﾄ×n(nはLSIの数)単位でのポート拡張が可能 ■出荷形態 MFP36SDJ(鉛フリー仕様品) 絶対最大定格/Ta=25℃,VSS=VSSP0=VSSP2=0V 項目 最大電源電圧 入力電圧 記号 VDD max VI 適用端子・備考 VDD,VDDP0, VDD=VDDP0=VDDP1= VDDP1,VDDP2 VDDP2 RES,CS,DIN, CLK 出力電圧 VO 条件 DOUT 規格 VDD[V] min typ −0.3 ∼ −0.3 ∼ −0.3 ∼ max unit ＋7.0 VDD ＋0.3 V VDD ＋0.3 次ページへ続く。 Semiconductor Components Industries, LLC, 2013 August, 2013 Ver.1.2 N0712HKIM B8-8713 No.8265-1/14 LC709006A 前ページより続く｡ 項目 入出力電圧 記号 VIO(1) VIO(2) VIO(3) 適用端子・備考 条件 規格 VDD[V] ポート0 ポート1 ポート2 min typ −0.3 ∼ −0.3 ∼ −0.3 ∼ 高レベル出力電流 ピーク出力 IOPH(1) ポート0∼2 CMOS出力選択 −7 電流 IOPH(2) DOUT 適用1端子当り −13 平均出力 IOMH(1) ポート0∼2 CMOS出力選択 −3 電流(注1) IOMH(2) DOUT 適用1端子当り −6 合計出力 ΣIOP0H ポート0 適用全端子合計 −32 電流 ΣIOP1H ポート1 適用全端子合計 −32 ΣIOP2H ポート2 適用全端子合計 −32 ΣIOAH DOUT, 適用全端子合計 max unit VDDP0 ＋0.3 VDDP1 ＋0.3 VDDP2 ＋0.3 −105 ポート0∼2 低レベル出力電流 ピーク出力 IOPL(1) ポート0∼2 電流 IOPL(2) DOUT 平均出力 IOML(1) ポート0∼2 電流(注1) IOML(2) DOUT 合計出力 ΣIOP0L ポート0 適用全端子合計 32 電流 ΣIOP1L ポート1 適用全端子合計 32 ΣIOP2L ポート2 適用全端子合計 32 ΣIOAL DOUT, 適用全端子合計 適用1端子当り 16 Pd max MFP36SDJ mA 13 適用1端子当り 7 6 105 ポート0∼2 許容消費電力 V Ta=−30∼＋70℃ 330 Ta=−40∼＋85℃ 250 動作周囲温度 Topr −40 ∼ 85 保存周囲温度 Tstg −55 ∼ 125 mW ℃ (注1)平均出力電流は100ms期間の平均値を示す。 最大定格を超えるストレスは、デバイスにダメージを与える危険性があります。最大定格は、ストレス印加に対してのみであり、推奨動作条件を超えての機能 的動作に関して意図するものではありません。推奨動作条件を超えてのストレス印加は、デバイスの信頼性に影響を与える危険性があります。 許容動作条件/Ta=−40∼＋85℃,VSS=VSSP0=VSSP2=0V 項目 動作電源電圧 記号 適用端子・備考 VDD(1) VDD VDD(2) VDDP0 条件 VDDP1,VDDP2 VDD[V] min 2.0 VDDP0は 2.0∼6.0の範囲 VDD(3) 規格(注3) VDDP1,VDDP2は 2.0∼6.0の範囲 2.0∼6.0 2.0∼6.0 VDD −3.0V VDD typ max unit 6.0 VDD V VDD ＋3.0V (注3)VDDPxは各ポート専用電源端子(VDDP0、VDDP1、VDDP2)を示す。 次ページへ続く。 No.8265-2/14 LC709006A 前ページより続く｡ 項目 高レベル 記号 VIH(1) 入力電圧 適用端子・備考 条件 DIN, DIN, 2.0∼6.0 ポート0∼2 VIH(3) VIH(4) 低レベル VIL(1) 入力電圧 RES,CS,CLK 4.5∼6.0 RES,CS,CLK 2.0∼6.0 DIN, ポート0∼2 VIL(2) DIN, ポート0∼2 VIL(3) RES,CS,CLK VIL(4) RES,CS,CLK VDD[V] 4.5∼6.0 ポート0∼2 VIH(2) 規格(注3) min typ max 0.3VDD VDDPx ＋0.7 0.3VDD VDDPx ＋0.7 0.4VDD VDD ＋0.7 0.4VDD VSS 2.0∼6.0 VSS 4.5∼6.0 2.0∼6.0 VDD ＋0.7 4.5∼6.0 unit 0.2VDD V ＋0.1 0.2VDD ＋0.1 0.1VDD VSS ＋0.2 0.1VDD VSS ＋0.2 電気的特性/Ta=−40∼＋85℃,VSS=VSSP0=VSSP2=0V 項目 高レベル入力 記号 IIH 電流 適用端子・備考 RES,CS,CLK ポート0∼2 条件 VIN=VDD (出力Tr.の オフリーク (注3) VDD[V] VDDPx[V] 規格 min 2.0∼6.0 IIL 電流 RES,CS,CLK VIN=VSS ポート0∼2 (出力Tr.の オフリーク max unit 10 電流を含む) 低レベル入力 typ μA 2.0∼6.0 −10 電流を含む) 高レベル出力 VOH(1) ポート0 IOH=−2mA 電圧 VOH(2) IOH=−5mA VOH(3) VOH(4) IOH=−1mA ポート1,2 IOH=−2mA VOH(5) IOH=−5mA VOH(6) IOH=−1mA 2.0∼6.0 4.5∼6.0 2.0∼6.0 4.5∼6.0 2.0∼6.0 2.0∼6.0 2.0∼6.0 4.5∼6.0 2.0∼6.0 4.5∼6.0 2.0∼6.0 2.0∼6.0 VDDPx −0.5 VDDPx −1.0 VDDPx −0.5 VDDPx V −0.5 VDDPx −1.0 VDDPx −0.5 次ページへ続く。 No.8265-3/14 LC709006A 前ページより続く｡ 項目 記号 高レベル出力 VOH(7) 適用端子・備考 DOUT (注3) 条件 VDD[V] IOH=−5mA 電圧 VOH(8) IOH=−10mA VOH(9) 低レベル出力 VOL(1) 電圧 IOH=−2mA typ max −0.5 VDDPx 4.5∼6.0 −1.0 VDDPx 2.0∼6.0 −0.5 2.0∼6.0 0.4 VOL(2) IOL=12mA 4.5∼6.0 2.0∼6.0 1 VOL(3) IOL=2mA 2.0∼6.0 2.0∼6.0 0.4 IOL=5mA 4.5∼6.0 4.5∼6.0 0.4 VOL(5) IOL=12mA 4.5∼6.0 4.5∼6.0 1 VOL(6) IOL=2mA 2.0∼6.0 2.0∼6.0 0.4 IOL=5mA 4.5∼6.0 0.4 VOL(8) IOL=10mA 4.5∼6.0 1 VOL(9) IOL=2mA 2.0∼6.0 0.4 VOH=VSS 4.5∼6.0 ポート1,2 DOUT プルアップ抵抗 Rpu(1) CS ヒステリシス VHIS RES,CS,CLK IDDSP (動作停止) 100 VDD=VDDP0= RES=CS=VDD VDDP1=VDDP2 CLK=DIN= VDD or VSS DOUT=open 230 650 0.1 2.0∼6.0 電圧 unit VDDPx 4.5∼6.0 4.5∼6.0 VOL(7) 消費電流 min IOL=5mA VOL(4) ポート0 VDDPx[V] 規格 V kΩ V VDD 2.0∼6.0 20 μA P0∼P2=open or VDD or VSS (注2) 端子容量 CP 全端子 被測定端子以外 VIN=VSS 2.0∼6.0 f=1MHz 10 pF Ta=25℃ (注2)消費電流はポートの出力Tr.に流れる電流は含まない。 (注3)VDDPxは各ポート専用電源端子(VDDP0、VDDP1、VDDP2)を示す。 スイッチング入出力特性/Ta=−40∼＋85℃,VDD=VDDP0=VDDP1=VDDP2,VSS=VSSP0=VSSP2=0V 項目 クロック 記号 TsCLK 適用端子 ・備考 CS,CLK セットアップ時間 規格 条件 VDD[V] min typ max unit ･CSの立ち下がりに 対して規定する 2.0∼6.0 100 2.0∼6.0 100 2.0∼6.0 100 ･図9参照 チップセレクト低レベル TslCS CS,CLK セットアップ時間 ･CSの立ち下がりに 対して規定する ns ･図9参照 チップセレクト低レベル ホールド時間 ThlCS CS,CLK ･CSの立ち上がりに 対して規定する ･図9参照 次ページへ続く。 No.8265-4/14 LC709006A 前ページより続く｡ 項目 クロックホールド時間 記号 ThCLK 適用端子 ・備考 CS,CLK 規格 条件 VDD[V] min typ max unit ･CSの立ち上がりに 対して規定する 2.0∼6.0 200 4.5∼6.0 250 2.7∼6.0 500 2.0∼6.0 1000 4.5∼6.0 250 2.7∼6.0 500 2.0∼6.0 1000 2.0∼6.0 200 2.0∼6.0 100 2.0∼6.0 200 2.0∼6.0 150 4.5∼6.0 30 ･図9参照 2.0∼6.0 50 ･CLKの立ち上がり 4.5∼6.0 50 2.7∼6.0 150 2.0∼6.0 300 ･図9参照 クロック TwlCLK CLK ･図9参照 低レベルパルス幅 クロック TwhCLK CLK ･図9参照 高レベルパルス幅 チップセレクト高レベル TshCS CS,RES ･図9参照 ThhCS CS,RES ･図9参照 TwlCS CS,RES ･図9参照 TwlRES CS,RES ･図9参照 TsDIN DIN ･CLKの立ち上がり セットアップ時間 チップセレクト高レベル ホールド時間 チップセレクト低レベル パルス幅 リセット 低レベルパルス幅 データセットアップ時間 ns に対して規定する データホールド時間 ThDIN DIN に対して規定する ･図9参照 シリアルデータ出力 TdD0UT DOUT 遅延時間 4.5∼6.0 200 2.7∼6.0 400 2.0∼6.0 800 ･CSの立ち上がりに 4.5∼6.0 200 対して規定する 2.7∼6.0 400 2.0∼6.0 800 に対して規定する (注4) ポートデータ ･CLKの立ち下がり ･図9参照 TdPOUT 出力遅延時間 ポート 0∼2 ･図9参照 ポートデータ入力 TsPIN セットアップ時間 ポートデータ入力 ホールド時間 ポート 0∼2 ThPIN ポート 0∼2 ･CLKの立ち上がり 4.5∼6.0 30 ･図9参照 2.0∼6.0 50 ･CLKの立ち上がり 4.5∼6.0 50 2.7∼6.0 150 2.0∼6.0 300 に対して規定する に対して規定する ･図9参照 (注4)最初のCLK信号の立ち下りエッヂにより、P00の入力データが直接DOUT端子へ出力される。 そのため、1クロック目のシリアルデータ出力遅延時間は、CLKの立ち下り、またはポートの 入力データ(P00)が確定してからの遅延時間となる。 No.8265-5/14 LC709006A 外形図 unit:mm (typ) 3263 15.2 0.65 7.9 19 10.5 36 1 0.8 0.3 18 0.25 0.1 (2.25) 2.45max (0.8) SANYO : MFP36SDJ(375mil) ピン配置図 VSSP0 DOUT DIN CLK CS VDD RES VSS P27 P26 P25 P24 P23 P22 P21 P20 VSSP2 VDDP2 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 LC709006A 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 20 19 VDDP0 P00 P01 P02 P03 P04 P05 P06 P07 P10 P11 P12 P13 P14 P15 P16 P17 VDDP1 Top view No.8265-6/14 LC709006A ブロック図 DIN DOUT 制御ロジック 入出力シリアル/パラレル変換シフトレジスタ CLK CS VDD VSS 入出力制御/出力レジスタ RES VDDP0 P00 P07 ポート2入出力バッファ ポート0入出力バッファ VDDP2 VSSP0 P27 P20 VSSP2 P17 P10 VDDP1 ポート1入出力バッファ 端子説明 端子名 VSS I/O - 機能説明 入出力形式 リセット時 ・電源の−端子 VSSP0 ・VSSは入出力ポート(P00∼P27)以外の電源端子 VSSP2 ・VSSP0はP00∼P07用の電源端子 ・VSSP2はP10∼P17,P20∼P27用の電源端子 VDD - ・電源の＋端子 VDDP0 ・VDDは入出力ポート(P00∼P27)以外の電源端子 VDDP1 ・VDDP0はP00∼P07用の電源端子 VDDP2 ・VDDP1はP10∼P17用の電源端子 ・VDDP2はP20∼P27用の電源端子 (注意) ・VDDP0はVDDより高い電圧にはできない。(VDDP0≦VDD) ・VDDP1はVDDより低い電圧にはできない。(VDDP1≧VDD) ・VDDP2はVDDより低い電圧にはできない。(VDDP2≧VDD) ポート0 I/O P00∼P07 Hi-Z ・8ビットの入出力ポート 出力： ・1ビット単位の入出力指定可能 CMOS/Nch-OD ・1ビット単位のCMOS/Nch-オープンドレイン指定可能 入力：TTL ・VDDP0の電圧によりポート単位で出力電圧を可変可能 ポート1 P10∼P17 I/O Hi-Z ・8ビットの入出力ポート 出力： ・1ビット単位の入出力指定可能 CMOS/Nch-OD ・1ビット単位のCMOS/Nch-オープンドレイン指定可能 入力：TTL ・VDDP1の電圧によりポート単位で出力電圧を可変可能 次ページへ続く。 No.8265-7/14 LC709006A 前ページより続く｡ 端子名 I/O ポート2 I/O P20∼P27 機能説明 入出力形式 ・8ビットの入出力ポート 出力： ・1ビット単位の入出力指定可能 CMOS/Nch-OD ・1ビット単位のCMOS/Nch-オープンドレイン指定可能 入力：TTL リセット時 Hi-Z ・VDDP2の電圧によりポート単位で出力電圧を可変可能 DIN I ・シリアルデータ入力端子 入力：TTL DOUT O ・シリアルデータ出力端子 出力：CMOS CLK I ・シリアルクロック入力端子 入力： ・クロックの立ち下がり変化でポートデータをDOUTに出力 TTLシュミット High する。 ・クロックの立ち上がり変化でDINからのデータをラッチ する。 CS I ・チップセレクト入力端子 入力： ・この端子をLowレベルにすることによりシリアルデータの TTLシュミット 入出力が許可される。 RES I ・デバイスのシステムリセット入力端子 入力： ・この端子をLowレベルにすることにより、内部制御回路と TTLシュミット レジスタが初期化されDOUTがHigh、全ポート(P00∼P27) がHi-Zとなる。 ポート出力形式・入出力状態 ポートの出力形式と入出力状態は、データディレクションレジスタ(DDR)とデータレジスタ(DTR)の 設定により選択される｡ポートデータの入力は､DDR： 『0』(Nch-オープンドレイン出力形式)のDTR： 『1』 (Nch-Tr OFF)に設定した時のみ可能。それ以外の設定では常に『High』が入力される。 ポート名 P00∼P07 P10∼P17 P20∼P27 DDR DTR 0 ポート 出力形式 入力 出力 1 Nch-オープンドレイン 可 Hi-Z 0 0 Nch-オープンドレイン 不可(High) Low 1 1 CMOS 不可(High) High 1 0 CMOS 不可(High) Low ポート出力回路 Nch-オープンドレイン CMOS VDDP0∼2 No.8265-8/14 LC709006A 動作説明 MCUとの送受信は同期式シリアル通信によって行われ、拡張ポートとの入出力はパラレル形式に よって行われる。(MCU→LC709006：シリアル→パラレル変換,LC709006→MCU：パラレル→シリアル 変換)通信モードには、初期設定を行うイニシャル通信モード(モード0,モード1)とポートデータの 送受信を行うデータ通信モードがある。イニシャル通信モードは、パワーオンリセット後やシステ ムリセット後の1回目に行われる通信制御で、ポートの入出力モードと出力形式の設定を行う。デー タ通信モードは、イニシャル通信モードの終了後から行われる通信制御で、ポートの入出力を行う。 入出力モードと出力形式の設定はデータディレクションレジスタ(DDR)にセットされ、データの 『High』出力、『Hi-Z』出力、または『Low』出力設定はデータレジスタ(DTR)にセットされる。詳細 は下記の各モードを参照すること。 通信モード イニシャル通信 モード 動作内容 モード0 モード1 データ通信モード 全てのポートの出力形式をNch-オープンドレインに設定 ビット単位でポートの入出力設定と出力形式をCMOSまたは Nch-オープンドレインに設定 ポートデータの送受信 (1)イニシャル通信モード 1)モード0 ①RES端子を『Low』レベルにするとシステムが初期化され、DOUT端子の出力は『High』、 全ポートのDDRレジスタは『0』、DTRレジスタ『1』となりポートの出力形式はNch-オープン ドレイン出力形式(Nch-Tr=OFF)の『Hi-Z』(入力モード)状態となる。 ②RES端子を『High』レベル(リセット解除)にしCSを『High』レベルからある一定期間(TwlCS) 『Low』レベルにするとDDRは『0』固定となり、それ以降のシリアル送受信はデータ通信 モードの動作となる。 RES CS CLK DIN DOUT DDR DTR Hi-Z P00∼P27 *DDR,DTR は内部レジスタの状態を示す。 図1 2)モード1 ①RES端子を『Low』レベルにするとシステムが初期化され、DOUT端子の出力は『High』となり、 全ポートのDDRレジスタは『0』、DTRレジスタ『1』となりポートの出力形式はNch-オープンド レイン出力形式(Nch-Tr=OFF)の『Hi-Z』(入力モード)状態となる。 ②RES端子を『High』レベル(リセット解除)にしCSを『Low』レベルにするとシリアル通信が可 能な状態となる。 ③転送クロックCLK信号の1回目の立ち下がりエッヂでP00の入力データがDOUT端子へ直接出力 され、次の立ち上がりエッヂでP01∼P27のデータがシフトレジスタに取り込まれる。 次ページへ続く。 No.8265-9/14 LC709006A 前ページより続く｡ ④それ以降、転送クロックCLK信号の立ち下がりエッヂに同期してシフトレジスタに取り込まれ たポートの入力データはP00ポートのデータを先頭にDOUT端子へ順(P00→P07,P10→P17, P20→P27)に出力される。また、これに平行してポートに出力するデータもP00ポートのデー タを先頭にDIN端子へ順(P00→P07,P10→P17,P20→P27)に入力することにより、転送クロック CLK信号の立ち上がりエッヂに同期して内部のシフトレジスタに取り込まれる。 ⑤24クロック目の立ち上がり後、CSを『High』レベルにするとシフトレジスタに転送された データは入出力モードと出力形式を決めるDDRレジスタにセットされる。(リセット解除後の シリアル通信データはDDRレジスタへセットされる)それ以降のシリアル送受信はデータ通信 モードの動作となる。 RES CS 0 CLK DIN DOUT 1 6 7 8 9 14 15 16 17 22 P00_DR P01_DR P06_DR P07_DR P10_DR P11_DR P16_DR P17_DR P20_DR P21_DR P26_DR P00_DI P01_DI P06_DI P07_DI P10_DI P11_DI P16_DI P17_DI P20_DI P21_DI P26_DI 23 P27_DR P27_DI DDR DTR Hi-Z P00∼P27 Hi-Z Hi-Z Hi-Z *PXX_DRはPXXで指定されたポートDDRへの入力データを示す。 *PXX_DIはPXXで指定されたポートからの入力データを示す。 図2 (2)データ通信モード ①RES端子を『High』レベルの状態で再びCSを『Low』レベルにするとシリアル通信が可能な状態 となる。(以下②,③は(1)-2)項の②,③と同様の動作） ②転送クロックCLK信号の1回目の立ち下がりエッヂでP00の入力データがDOUT端子へ直接出力さ れ、次の立ち上がりエッヂでP01∼P27のデータがシフトレジスタに取り込まれる。 ③それ以降、転送クロックCLK信号の立ち下がりエッヂに同期してシフトレジスタに取り込まれた ポートの入力データはP00ポートのデータを先頭にDOUT端子へ順(P00→P07,P10→P17, P20→P27)に出力される。また、これに平行してポートに出力するデータもP00ポートのデータ を先頭にDIN端子へ順（P00→P07,P10→P17,P20→P27）に入力することにより、転送クロックCLK 信号の立ち上がりエッヂに同期して内部のシフトレジスタに取り込まれる。 ④24クロック目の立ち上がり後、CSを『High』レベルにするとシフトレジスタに転送されたデー タはポートの出力状態を決めるDTRレジスタにセットされ、DDRレジスタとDTRレジスタに設定さ れた条件に従って全ポート(P00∼P27)の状態が変化(出力)する。イニシャル通信モード動作以 降のシリアル通信データはDTRレジスタにセットされます。 RES CS CLK 0 DIN DOUT P27_DI(Previous Data) 6 7 8 17 22 23 P00_DO P01_DO 1 P06_DO P07_DO P10_DO P11_DO 9 14 P16_DO 15 P17_DO 16 P20_DO P21_DO P26_DO P27_DO P00_DI P01_DI P06_DI P07_DI P10_DI P11_DI P16_DI P17_DI P20_DI P21_DI P26_DI P27_DI DDR DTR P00∼P27 Hi-Z Hi-Z Hi-Z Hi-Z P00-P27_OUT *PXX_DOはPXXで指定されたポートへの出力データを示す。 図3 次ページへ続く。 No.8265-10/14 LC709006A 前ページより続く｡ ⑤これ以降(2)項の①∼④を繰り返すごとに全ポート(P00∼P27)の状態が更新される。 RES CS CLK DOUT 6 7 8 P00_DO P01_DO 1 P06_DO P07_DO P10_DO P11_DO P16_DO P17_DO P20_DO P21_DO P26_DO P00_DI P01_DI P06_DI P07_DI P10_DI P11_DI P16_DI P17_DI P20_DI P21_DI P26_DI 0 DIN P27_DI(Previous Data) 9 14 15 16 17 22 23 P27_DO P27_DI DDR DTR P00∼P27 P00-P27_OUT(Previous Data) P00-P27_OUT(Previous Data) P00-P27_OUT(Previous Data) P00-P27_OUT(Previous Data) P00-P27_OUT 図4 (注5)CS端子は必ずMCUと同じ電源を用い100kΩ程度でプルアップすること。 応用アプリケーション例 (1)カスケード接続例 24ビット以上のポート拡張が必要となった場合、LSIのカスケード接続が容易に可能である。 但し、ポート拡張は24ビット×n(nはLSIの数)単位で行う必要がある。 VDD Microcontroller(MCU) Serial CS Output(CS) Serial Clock Output(SCK) LC709006 CS LC709006 CS CLK CLK CLK Serial Data Output(SDO) LC709006 CS DIN DOUT DIN DOUT DIN DOUT RES (LSI=1) RES (LSI=2) RES (LSI=n) System Reset(RES) Serial Data Input(SDI) System Reset 図5 (2)ポート電源可変例 周辺機器の電源電圧に合わせた入出力制御を行いたい場合、周辺機器電源をポート電源に供給 することによりダイレクト接続が可能。外付けにレベルシフタ回路などを設ける必要はない。 なお、使用する場合には下記の内容に十分注意すること。 (注6) ・VDDP0：VDDより高い電圧にはできない。(VDDP0≦VDD) ・VDDP1：VDDより低い電圧にはできない。(VDDP1≧VDD) ・VDDP2：VDDより低い電圧にはできない。(VDDP2≧VDD) ・全ポート(P00∼P27)の入力レベルはVDD電源依存となっており、VDDP0∼VDDP2電源には 依存しない。 ＊必ず、電気的特性を確認すること。 No.8265-11/14 LC709006A 3.3V 0.1μF 2.5V VDD VDD VDDP0 P00∼P07 Microcontroller(MCU) 3.3V系シリアル送受信 2.5V系パラレルデータ入出力 2.5V系周辺機器 RES，CE， CLK，DIN，DOUT 5V VDDP1 LC709006 P10∼P17 VSS 5V系パラレルデータ入出力 5V系周辺機器 5V VDDP2 P20∼P27 Nch オープンドレイン・ 表示データ出力 LED表示 VSS，VSSP0，VSSP2 図6 VDD,VSS 端子間へのバイパスコンデンサ挿入例 2.5V C1 5.0V VSSP0 VSSP0 VDDP0 5.0V C1 3.3V VDD C1 VSS LC709006 VDD VSS VSSP2 LC709006 VSSP2 5.0V 5.0V VDDP2 VDDP0 5.0V VDDP2 VDDP1 5.0V C1 VDDP1 C1 (a)VDD=VDDP0=VDDP1=VDDP2の時 (b)電源可変の時 図7 図7(a)に示すように単一電源で使用する場合、VDD-VSS端子間にバイパスコンデンサ(C1) 0.1μF程度を必ず接続すること。その際、両端子とバイパスコンデンサ間は太い配線により最短 で接続し、かつ両端子からバイパスコンデンサまでのインピーダンスが極力等しくなるよう接 続すること。 また、図7(b)に示すように、電源可変で使用する場合は、バイパスコンデンサを各電源端子間 へも接続することを推奨する。 No.8265-12/14 LC709006A VDD RRES (注意7)電源(VDD)が動作電圧の下限を上回ってから、1μs以上 のリセット期間を設け、かつ、使用する電源電圧に RES 十分達してからリセットを解除できるようCRES， RRESの値を決めること。 CRES 図8 リセット回路 CE CLK TsCLK TslCS TwlCLK TwhCLK ThlCS ThCLK CE RES TshCS TwlRES ThhCS TwlCS CLK DIN TsDIN ThDIN CLK DOUT TdDOUT CE P00∼P27 TdPOUT CE CLK P00∼P27 TsPIN ThPIN 図9 シリアル入出力/パラレルデータ入出力タイミング No.8265-13/14 LC709006A ON Semiconductor and the ON logo are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC owns the rights to a number of patents, trademarks, copyrights, trade secrets, and other intellectual property. A listing of SCILLC’s product/patent coverage may be accessed at www.onsemi.com/site/pdf/Patent-Marking.pdf. SCILLC reserves the right to make changes without further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner. (参考訳) ON Semiconductor及びONのロゴはSemiconductor Components Industries, LLC (SCILLC)の登録商標です。SCILLCは特許、商標、著作権、トレードシークレット(営業秘密)と他の知 的所有権に対する権利を保有します。SCILLCの製品/特許の適用対象リストについては、以下のリンクからご覧いただけます。www.onsemi.com/site/pdf/Patent-Marking.pdf. SCILLCは通告なしで、本書記載の製品の変更を行うことがあります。SCILLCは、いかなる特定の目的での製品の適合性について保証しておらず、また、お客様 の製品において回路の応用や使用から生じた責任、特に、直接的、間接的、偶発的な損害に対して、いかなる責任も負うことはできません。SCILLCデータシー トや仕様書に示される可能性のある「標準的」パラメータは、アプリケーションによっては異なることもあり、実際の性能も時間の経過により変化する可能性がありま す。「標準的」パラメータを含むすべての動作パラメータは、ご使用になるアプリケーションに応じて、お客様の専門技術者において十分検証されるようお願い致しま す。SCILLCは、その特許権やその他の権利の下、いかなるライセンスも許諾しません。SCILLC製品は、人体への外科的移植を目的とするシステムへの使用、生命維持を 目的としたアプリケーション、また、SCILLC製品の不具合による死傷等の事故が起こり得るようなアプリケーションなどへの使用を意図した設計はされておらず、また、 これらを使用対象としておりません。お客様が、 このような意図されたものではない、 許可されていないアプリケーション用にSCILLC製品を購入または使用した場合 、 たとえ、SCILLCがその部品の設計または製造に関して過失があったと主張されたとしても、 そのような意図せぬ使用、 また未許可の使用に関連した死傷等から、直接 、 又は間接的に生じるすべてのクレーム、費用、損害、経費、および弁護士料などを、お客様の責任において補償をお願いいたします。また、SCILLCとその役員、従業員、 子会社、関連会社、代理店に対して、いかなる損害も与えないものとします。 SCILLCは雇用機会均等/差別撤廃雇用主です。この資料は適用されるあらゆる著作権法の対象となっており、いかなる方法によっても再販することはできません。 PS No.8265-14/14
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