LT1720/LT1721 - レール・トゥ・レール出力3V/5V単一電源、4.5ns

LT1720/LT1721
レール・トゥ・レール出力
3V/5V単一電源、4.5nsデュアル/
クワッド・コンパレータ
特長
■
■
■
■
■
■
■
■
■
概要
超高速：20mVのオーバードライブで4.5ns
5mVのオーバードライブで7ns
低消費電力：コンパレータ1個あたり4mA
3Vおよび5V動作に最適
高速用の使いやすいピン配置
入力電圧範囲は負電源レール以下100mVまで
TTL/CMOS互換のレール・トゥ・レール出力
リミットが規定された内部ヒステリシス
少ない動作時流出電流：15μA/(V-MHz)、
ほとんどの回路において負荷で決定
3mm×3mm×0.75mmの小型DFNパッケージ
（LT1720）
アプリケーション
高速差動ライン・レシーバ
■ 水晶発振回路
■ ウィンドウ・コンパレータ
■ スレッショルド検出器/ディスクリミネータ
■ パルス・ストレッチャ
■ ゼロクロス検出器
■ 高速サンプリング回路
■
LT®1720/LT1721は、電源電圧範囲が2.7V∼6Vの単一電源
動作に最適なUltraFast™デュアル/クワッド・コンパレータ
です。入力電圧範囲は、グランドより100mV低い電圧から
電源電圧より1.2V低い電圧までです。内部ヒステリシス
により、LT1720/LT1721はゆるやかに変化する入力信号に
対しても簡単に使用できます。レール・トゥ・レール出力
は、TTLおよびCMOSに直接インタフェースします。また、
対称出力ドライブはアナログ・アプリケーションにも接
続可能で、他の単一電源ロジック・レベルに容易に変換で
きます。
LT1720は、コンパレータ1個あたり3本のピンと電源およ
びグランド・ピンを備えた3種類の8ピン・パッケージで供
給されます。SOとMSOPパッケージに加え、3mm 3mmで
高さの低い（0.8mm）デュアル・ファインピッチ・リードレ
ス・パッケージ（DFN）でも供給可能なので、スペースの限
られたアプリケーションに適しています。LT1721は16ピ
ンSSOPおよびSパッケージで供給されます。
LT1720/LT1721のピン配置は、最も敏感な入力（反転）を
出力から離して配置し、電源レールでシールドすること
によって寄生の影響を最小限に抑えています。LT1720/
LT1721は小型サイズと低消費電力が重要なシステムに最
適です。
、LT、LTCおよびLTMはリニアテクノロジー社の登録商標です。
UltaFastはリニアテクノロジー社の商標です。
他のすべての商標はそれぞれの所有者に所有権があります。
標準的応用例
伝播遅延とオーバードライブ
TTL/CMOS出力の2.7V∼6V水晶発振器
8
2.7V TO 6V
220Ω
620Ω
+
GROUND
CASE
C1
1/2 LT1720
OUTPUT
–
2k
1.8k
25°C
VSTEP = 100mV
VCC = 5V
CLOAD = 10pF
5
4
FALLING EDGE
(tPDHL)
3
2
1
17201 TA01
0
0.1µF
RISING EDGE
(tPDLH)
6
DELAY (ns)
2k
7
1MHz TO 10MHz
CRYSTAL (AT-CUT)
0
10
20
30
OVERDRIVE (mV)
40
50
17201 TA02
17201fc
1
LT1720/LT1721
絶対最大定格　（Note 1）
電源電圧、VCC - GND間 ......................................................... 7V
入力電流 ........................................................................ ±10mA
出力電流（連続）............................................................ ±20mA
接合部温度...................................................................... 150℃
（DDパッケージ）.......................................................... 125℃
リード温度（半田付け、10秒）.......................................... 300℃
保存温度範囲....................................................−65℃～150℃
（DDパッケージ）............................................−65℃～125℃
動作温度範囲
Cグレード..............................................................0℃～70℃
Iグレード..........................................................−40℃～85℃
ピン配置
TOP VIEW
+IN A
1
8
VCC
–IN A
2
7
OUT A
–IN B
3
6
OUT B
+IN B
4
5
GND
9
TOP VIEW
+IN A
–IN A
–IN B
+IN B
8
7
6
5
1
2
3
4
VCC
OUT A
OUT B
GND
MS8 PACKAGE
8-LEAD PLASTIC MSOP
DD PACKAGE
8-LEAD (3mm × 3mm) PLASTIC DFN
TJMAX = 150°C, qJA = 230°C/W
TJMAX = 125°C, qJA = 160°C/W
UNDERSIDE METAL INTERNALLY
CONNECTED TO GND
TOP VIEW
TOP VIEW
+IN A 1
8
VCC
–IN A 2
7
OUT A
–IN B 3
6
OUT B
+IN B 4
5
GND
S8 PACKAGE
8-LEAD PLASTIC SO
TJMAX = 150°C, qJA = 200°C/W
–IN A
1
16 –IN D
+IN A
2
15 +IN D
GND
3
14 VCC
OUT A
4
13 OUT D
OUT B
5
12 OUT C
GND
6
11 VCC
+IN B
7
10 +IN C
–IN B
8
9
GN PACKAGE
16-LEAD NARROW
PLASTIC SSOP
–IN C
S PACKAGE
16-LEAD PLASTIC SO
TJMAX = 150°C, qJA = 135°C/W (GN)
TJMAX = 150°C, qJA = 115°C/W (S)
17201fc
2
LT1720/LT1721
発注情報
鉛フリー仕様
テープアンドリール
製品マーキング*
パッケージ
温度範囲
LT1720CDD#PBF
LT1720CDD #TPRBF
LAAV
8-Lead (3mm × 3mm) Plastic DFN
0°C to 70°C
LT1720IDD#PBF
LT1720IDD#TRPBF
LAAV
8-Lead (3mm × 3mm) Plastic DFN
–40°C to 85°C
LT1720CMS8#PBF
LT1720CMS8#TRPBF
LTDS
8-Lead Plastic MSOP
0°C to 70°C
LT1720IMS8#PBF
LT1720IMS8#TRPBF
LTACW
8-Lead Plastic MSOP
–40°C to 85°C
LT1720CS8#PBF
LT1720CS8#TRPBF
1720
8-Lead Plastic SO
0°C to 70°C
LT1720IS8#PBF
LT1720IS8#TRPBF
1720I
8-Lead Plastic SO
–40°C to 85°C
LT1721CGN#PBF
LT1721CGN#TRPBF
1721
16-Lead Narrow Plastic SSOP
0°C to 70°C
LT1721IGN#PBF
LT1721IGN#TRPBF
1721I
16-Lead Narrow Plastic SSOP
–40°C to 85°C
LT1721CS#PBF
LT1721CS#TRPBF
1721
16-Lead Plastic SO
0°C to 70°C
LT1721IS#PBF
LT1721IS#TRPBF
1721I
16-Lead Plastic SO
–40°C to 85°C
さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。　*温度グレードは出荷時のコンテナのラベルで識別されます。
非標準の鉛ベース仕様の製品の詳細については、弊社または弊社代理店にお問い合わせください。
鉛フリー仕様の製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/ をご覧ください。
テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/ をご覧ください。
電気的特性
●は全動作温度範囲の規格値を意味する。
それ以外はTA = 25 Cでの値。注記がない限り、VCC = 5V、VCM = 1V、COUT = 10pF、VOVERDRIVE = 20mV。
SYMBOL
PARAMETER
VCC
Supply Voltage
ICC
Supply Current (Per Comparator)
VCC = 5V
VCC = 3V
l
l
Common Mode Voltage Range
(Note 2)
l
–0.1
VCC – 1.2
VTRIP
Input Trip Points
(Note 3)
l
–2.0
–3.0
5.5
6.5
mV
mV
VTRIP–
Input Trip Points
l
–5.5
–6.5
2.0
3.0
mV
mV
VOS
Input Offset Voltage
1.0
3.0
4.5
mV
mV
VHYST
Input Hysteresis Voltage
3.5
7.0
∆VOS/∆T
Input Offset Voltage Drift
l
IB
Input Bias Current
l
IOS
Input Offset Current
l
CMRR
Common Mode Rejection Ratio
(Note 4)
l
55
70
dB
PSRR
Power Supply Rejection Ratio
(Note 5)
l
65
80
dB
AV
Voltage Gain
(Note 6)
VOH
Output High Voltage
ISOURCE = 4mA, VIN = VTRIP+ + 10mV
VCMR
+
CONDITIONS
MIN
l
(Note 3)
TYP
2.7
4
3.5
(Note 3)
l
(Note 3)
l
2.0
MAX
6
V
7
6
mA
mA
10
–6
UNITS
V
mV
µV/°C
0
µA
0.6
µA
∞
– – 10mV
VOL
Output Low Voltage
ISINK = 10mA, VIN = VTRIP
tPD20
Propagation Delay
VOVERDRIVE = 20mV (Note 7)
tPD5
Propagation Delay
VOVERDRIVE = 5mV (Notes 7, 8)
l
VCC – 0.4
V
0.4
V
4.5
6.5
8.0
ns
ns
7
10
13
ns
ns
l
l
l
17201fc
3
LT1720/LT1721
電気的特性
●は全動作温度範囲の規格値を意味する。
それ以外はTA = 25 Cでの値。注記がない限り、VCC = 5V、VCM = 1V、COUT = 10pF、VOVERDRIVE = 20mV。
SYMBOL
PARAMETER
CONDITIONS
∆tPD
Differential Propagation Delay
tSKEW
TYP
MAX
(Note 9) Between Channels
0.3
1.0
ns
Propagation Delay Skew
(Note 10) Between tPDLH/tPDHL
0.5
1.5
ns
tr
Output Rise Time
10% to 90%
2.5
tf
Output Fall Time
90% to 10%
tJITTER
Output Timing Jitter
VIN = 1.2VP-P (6dBm), ZIN = 50Ω
VCM = 2V, f = 20MHz
fMAX
Maximum Toggle Frequency
VOVERDRIVE = 50mV, VCC = 3V
VOVERDRIVE = 50mV, VCC = 5V
Note 1：絶対最大定格はそれを超えるとデバイスに永続的な損傷を与える可能性がある
値。また、絶対最大定格状態が長時間続くと、デバイスの信頼性と寿命に悪影響を与える
恐れがある。
Note 2：一方の入力がこれらの同相リミット内であれば、
他方の入力は同相リミットから
外れてもよく、出力は有効である。
Note 3：LT1720/LT1721コンパレータは内部ヒステリシスを備えている。
トリップ・ポイン
トは、各方向で出力の状態を変化させるのに必要な入力電圧である。オフセット電圧は、
VTRIP＋とVTRIP−の平均として定義され、ヒステリシス電圧はこの2つの電圧の差である。
Note 4：同相除去比はVCC = 5Vで測定され、
VCM = −0.1Vから3.8Vまでのオフセット電圧の
変化を3.9Vで除算した値として定義される。
MIN
tPDLH
tPDHL
UNITS
ns
2.2
ns
15
11
psRMS
psRMS
70.0
62.5
MHz
MHz
Note 7：伝搬遅延は100mVステップで測定される。
オーバードライブはV TRIP±を基準にし
て測定される。
Note 8：tPDは低い値のオーバードライブでは、
自動計測装置で測定することはできない。
LT1720/LT1721は100mVのステップと20mVのオーバードライブによって100%テストされ
ている。相関テストは、すべての内部バイアスの条件が正しいことを保証するための追
加DCテストが行われている場合、tPDのリミットをこのテストで保証できることを示し
ている。
Note 9：差動伝搬遅延は次の2つの式の大きい方で定義される。
ΔtPDLH = tPDLH(MAX)−tPDLH(MIN)
ΔtPDHL = tPDHL(MAX)−tPDHL(MIN)
Note 5：電源除去比はVCM = 1Vで測定され、
VCC = 2.7Vから6Vまでのオフセット電圧の変化
を3.3Vで除算した値として定義される。
ここで、(MAX)と(MIN)は、異なるコンパレータ・チャネル間での所定の測定値の最大値と
最小値を意味する。
Note 6：内部ヒステリシスがあるので、
利得を測定する小信号領域は存在しない。わずか
Note 10：伝搬遅延スキューは次式で定義される。
10mVのオーバードライブでVOHとVOLを測定することにより、内部回路の適切な動作が
確認されている。
tSKEW = |tPDLH−tPDHL|
標準的性能特性
入力オフセット電圧
およびトリップ電圧と電源電圧
入力オフセット電圧
およびトリップ電圧と温度
1
VOS
0
–1
–3
2.5
VTRIP–
25°C
VCM = 1V
3.0
3.5 4.0 4.5 5.0
SUPPLY VOLTAGE (V)
5.5
6.0
17201 G01
VTRIP+
2
COMMON MODE INPUT VOLTAGE (V)
VTRIP+
2
–2
入力同相リミットと温度
4.2
3
VOS AND TRIP POINT VOLTAGE (mV)
VOS AND TRIP POINT VOLTAGE (mV)
3
1
VOS
0
–1
VTRIP–
–2
–3
–50
–25
0
50
75
25
TEMPERATURE (°C)
100
125
17201 G02
VCC = 5V
4.0
3.8
3.6
0.2
0
–0.2
–0.4
–50 –25
50
25
75
0
TEMPERATURE (°C)
100
125
17201 G03
17201fc
4
LT1720/LT1721
25°C
VCC = 5V
–1
–2
–3
–4
–5
–6
–7
–5 –4 –3 –2 –1 0 1 2 3 4
DIFFERENTIAL INPUT VOLTAGE (V)
5
5.5
5.0
4.5
VCC = 5V
4.0
VCC = 3V
3.5
3.0
2.5
2.0
–50
75
50
25
TEMPERATURE (˚C)
–25
0
100
伝播遅延と負荷容量
7
RISING EDGE
(tPDLH)
7.5
DELAY (ns)
6
FALLING EDGE
(tPDHL)
5
4
3
2
OVERDRIVE = 5mV
6.0
5.5
50
–25
75
50
25
TEMPERATURE (°C)
0
125°C
125°C
VCC = 2.7V
25°C
0.3
–55°C
0.2
0.1
0
4
12
16
8
OUTPUT SINK CURRENT (mA)
20
17201 G10
0
4
3
2
5
SUPPLY VOLTAGE (V)
1
RISING EDGE
(tPDLH)
FALLING EDGE
(tPDHL)
100
4.0
2.5
125
3.5 4.0 4.5 5.0
SUPPLY VOLTAGE (V)
3.0
5.5
25°C
–0.4
–55°C
–0.6
–0.8
25°C
VCC = 2.7V
0
4
12
16
8
OUTPUT SOURCE CURRENT (mA)
6.0
17201 G09
消費電流と周波数
VCC = 5V
VCM = 1V
VIN = 15mV
125°C
–0.2
–1.0
7
6
25°C
VSTEP = 100mV
OVERDRIVE = 20mV
CLOAD = 10pF
4.5
H レベル出力電圧と負荷電流
0.0
OUTPUT VOLTAGE RELATIVE TO VCC (V)
OUTPUT VOLTAGE (V)
0.4
0
17201 G08
L レベル出力電圧と負荷電流
VCC = 5V
VCM = 1V
VIN = –15mV
1
5.0
VCC = 3V
17201 G07
0.5
2
OVERDRIVE = 20mV
4.0
–50
40
30
OUTPUT LOAD CAPACITANCE (pF)
–55°C
3
VCC = 5V
5.0
0
20
25°C
4
17201 G06
tPDLH
VCM = 1V
VSTEP = 100mV
CLOAD = 10pF
VCC = 5V
6.5
1
10
5
伝播遅延と電源電圧
VCC = 3V
7.0
4.5
0
125°C
6
伝播遅延と温度
8.0
PROPAGATION DELAY (ns)
25°C
VSTEP = 100mV
OVERDRIVE = 20mV
VCC = 5V
8
7
17201 G05
17201 G04
9
125
DELAY (ns)
INPUT CURRENT (µA)
0
静止時消費電流と電源電圧
SUPPLY CURRENT PER COMPARATOR (mA)
1
静止時消費電流と温度
6.0
SUPPLY CURRENT PER COMPARATOR (mA)
入力電流と差動入力電圧
2
QUIESCENT SUPPLY CURRENT PER COMPARATOR (mA)
標準的性能特性
20
10
25°C
VCC = 5V
9
8
CLOAD = 20pF
7
6
NO LOAD
5
4
3
0
10
20
30
40
FREQUENCY (MHz)
17201 G11
17201 G12
17201fc
5
LT1720/LT1721
ピン機能
LT1720
＋IN A
（ピン1）
：コンパレータAの非反転入力。
LT1721
IN A
（ピン1）
：コンパレータAの反転入力。
IN A
（ピン2）
：コンパレータAの反転入力。
＋IN A
（ピン2）
：コンパレータAの非反転入力。
IN B
（ピン3）
：コンパレータBの反転入力。
GND
（ピン3、6）
：グランド。
＋IN B
（ピン4）
：コンパレータBの非反転入力。
OUT A
（ピン4）
：コンパレータAの出力。
GND
（ピン5）
：グランド。
OUT B
（ピン5）
：コンパレータBの出力。
OUT B
（ピン6）
：コンパレータBの出力。
＋IN B
（ピン7）
：コンパレータBの非反転入力。
OUT A
（ピン7）
：コンパレータAの出力。
IN B
（ピン8）
：コンパレータBの反転入力。
VCC
（ピン8）
：正電源電圧。
IN C
（ピン9）
：コンパレータCの反転入力。
＋IN C
（ピン10）
：コンパレータCの非反転入力。
VCC
（ピン11、14）
：正電源電圧。
OUT C
（ピン12）
：コンパレータCの出力。
OUT D
（ピン13）
：コンパレータDの出力。
＋IN D
（ピン15）
：コンパレータDの非反転入力。
IN D
（ピン16）
：コンパレータDの反転入力。
17201fc
6
LT1720/LT1721
テスト回路
VTRIPのテスト回路
15VP-P
BANDWIDTH-LIMITED
TRIANGLE WAVE
~1kHz
LTC203
VCC
14
15
3
0.1µF
50k
50Ω
50Ω
–
16
1
9
8
200k
11
10
10k
1/2 LT1112
–
DUT
1/2 LT1720 OR
1/4 LT1721
1000 × VTRIP+
1µF
10nF
+
VCM
2
6
+
1000 × VHYST
7
1000 × VOS
10k
LTC203
3
1/2 LT1638
+
100k
100k
14
100k
15
+
2.4k
–
1000 × VTRIP–
1µF
10nF
–
100k
2
1
16
8
9
1/2 LT1638
1/2 LT1112
–
0.15µF
6
7
11
+
10
NOTE：LT1638、
LT1112、
LTC203は 15Vから電力供給される。
DUTが電力供給されていない場合、200kWのプルダウンによって
LTC203のロジック入力が保護される
17201 TC01
応答時間のテスト回路
+VCC – VCM
0V
DUT
1/2 LT1720 OR
1/4 LT1721
–100mV
25Ω
0.1µF
0V
PULSE
IN
25Ω
50k
V1*
130Ω
0.01µF
+
10 × SCOPE PROBE
(CIN 10pF)
–
0.01µF
50Ω
2N3866
1N5711
–VCM
–3V
50Ω
400Ω
750Ω
*V1 = –1000 • (OVERDRIVE + VTRIP+)
–5V
NOTE：立ち上がりエッジでのテストを示す。
立ち下がりエッジの場合、
LT1720の入力を逆にする。
17201 TC02
17201fc
7
LT1720/LT1721
アプリケーション情報
入力電圧の検討事項
LT1720/LT1721は単一5V電源使用時には、100mV∼3.8V
の同相範囲で仕様が規定されています。通常、
同相範囲はグ
ランドより100mV低い電圧からVCCより1.2V低い電圧までで
す。
この同相リミットの基準は、
出力が小さな差動入力信号に
対しても正しく追従することです。
また、1つの入力が同相リミッ
ト内にある場合は、他の入力信号は同相リミットを超えて絶対
最大リミットまで振幅でき
（10mA入力電流時にダイオードの
電圧降下がいずれかの電源レールを超える）、出力は正しい
極性を保持します。
いずれかの入力信号が負の同相リミットを下回ると、基板で
形成される内部PNダイオードがオンすることができ、
ダイを
通して大きな電流が流れます。入力と負電源レール間の外部
ショットキー・クランプ・ダイオードにより、基板のダイオードが
オンするのを防止することによって、
負のオーバードライブから
の回復をスピードアップすることができます。
両方の入力信号が負の同相リミット以下になると、位相反転
保護回路は最低400mVの同相電圧まで、誤った出力の極
性反転を防止します。
ただし、
同相でのオフセットとヒステリシ
スは、
それぞれ15mVまで大幅に増加します。入力バイアス電
流も増加します。
両方の入力信号が正の同相リミットを超えると、入力段のバイ
アスがなくなり出力極性はランダムに決まります。
ただし、
内部
ヒステリシスが出力を有効なロジック・レベルに保持します。
ま
た各コンパレータのバイアス供給は完全に独立しているので、
他のコンパレータには影響はありません。少なくとも入力の1
つが同相リミット内に復帰すれば、1μsでこの状態から回復し
ます。
伝搬遅延は大きな差動電圧でドライブするときはそれほど増
加しませんが、低レベルのオーバードライブでは、2pFの標準
入力容量に起因するRC遅延のために、
ソース抵抗が大きい
場合は明らかに遅延が増加します。
入力保護
入力段は、電源電圧と等しい差動電圧までおよびそれを超え
る大きな差動信号による損傷から保護されており、絶対最大
定格電流によってのみ制限されます。外部入力保護回路は、
電流がこれらの絶対最大値を超える場合にのみ必要になりま
す。
内部キャッチ・ダイオードは、電源電圧が絶対最大定格の
ときでも、
ラッチアップすることなくこれらの最大定格値までの
電流を流すことができます。
LT1720/LT1721の入力段は人体モデルに対応した汎用内部
ESD保護機能を備えています。
ライン・レシーバとして使用す
る場合には、追加の外部保護が必要になることがあります。
ほ
とんどの集積回路と同様、
プリント回路基板に設置された状
態ではESD耐性のレベルははるかに大きくなります。基板上で
は電源デカップリング・コンデンサがESDパルスによって生じ
る電圧上昇を制限します。
未使用入力
未使用のコンパレータの入力は、出力ロジック状態を特定す
るように接続します。
この最も簡単な方法はIN＋をVCCに接続

し、IN をGNDに接続することです。
入力バイアス電流
入力バイアス電流は両方の入力を1Vに保持した状態で測定
されます。
どのPNP差動入力段もそうであるように、LT1720/
LT1721のバイアス電流はデバイスから流れ出します。差動入
力電圧がわずか100mV程度の場合でも、2つの入力の高い
方にはバイアス電流は流れませんが、低い方の入力からは測
定されるバイアス電流の2倍の電流が流れ出します。
ダイオー
ド2個分の電圧降下より大きな差動入力電圧を印加すると、
LT1720/LT1721の入力保護回路が作動し、2つの入力ピンの
低い方の入力からの電流が30%増加し、高い方には4μA以下
の微少バイアス電流が流れ込みます。
「標準的性能特性」
のグ
ラフ
「入力電流と差動入力電圧」
を参照してください。
17201fc
8
LT1720/LT1721
アプリケーション情報
(a)
(b)
17201 F01
図1. 多層PCBレイアウト用の標準的な上面メタル
図1はこのような多層基板でのLT1720の標準的な上面レイア
ウトを示します。図に示すのは、
トレース、
ピンを回避したビア、
およびSO-8パッケージのLT1720と隣接する1206ケース入り
X7R 10nFバイパス・コンデンサ用ランド・パッドを含む上面メ
タル・エッチです。
LT1721ではどちらのVCCピンも内部で電気的に短絡されてい
ますが、
どちらもシールドとして機能するように外部でも一緒
に短絡する必要があります。2つのGNDピンでも同様です。
電源バイパスには、10nFのセラミック・コンデンサと2.2μFのタ
ンタル・コンデンサを5cm以内に隣接させて配置する必要が
あり、4mA以上の負荷をドライブする場合はより大きな容量を
使用します。発振を防止するには、反転および非反転入力の
インピーダンスをバランスさせることが有効です。
ソース・イン
ピーダンスは低く保つ必要があり、1kΩ以下を推奨します。
LT1720/LT1721の出力は、非常に高いスルーレートが可能で
す。
オーバーシュート、
リンギングなどの伝送ラインの影響に
よる問題を防ぐには、出力トレースを10cm以下にするか、
ま
たはラインを終端して信号の完全性を維持するようにします。
LT1720/LT1721は250Ω以上のDC終端をドライブすることが
できますが、特性インピーダンスが小さいトレースには直列終
端またはAC終端トポロジーを使用することができます。
ヒステリシス
LT1720/LT1721は内部ヒステリシスを備えているので、他の多
くの同程度の速度のコンパレータより使いやすくなっていま
す。
図2は入出力伝達特性を示すもので、2つの測定可能なトリッ
プ・ポイントに基づくV OSとVHYSTの定義を示しています。
ヒス
テリシス幅により、LT1720/LT1721は入力がゆっくり変化する
場合にも良好に動作します。
VOUT
高速設計の検討事項
高速コンパレータのアプリケーションでは、
よく発振に悩まさ
れます。LT1720/LT1721には4mVの内部ヒステリシスがあり、
出力から入力への寄生帰還が4mV以下であれば、発振を防
止します。
ただし、LT1720/LT1721出力のスルーレートは2V/ns
なので、
出力-入力間の結合容量がわずか0.02pFであっても、
100Ωの入力ソースに4mVのステップが生じることがあります。
LT1720/LT1721のピン配置は、最も敏感な入力
（反転）
を出力
から離して配置し、電源レールでシールドして、問題の発生を
最小限に抑えるように構成されています。回路基板の入力ト
レースと出力トレースも分離する必要があり、
出力と入力間に
上面グランド・プレーンを設ければ、必要なレベルの絶縁を容
易に実現できます。
グランド・プレーンが内部にある多層基板
の場合、図1に示すように、入力と出力の間に上面グランド・ト
レースまたは電源トレースを配置します。
ピン5からのグランド・トレースは、
バイパス・コンデンサまでデ
バイスの下を通し、入力を出力からシールドします。LT1720お
よびバイパス・コンデンサ用の共通ビアを使用すると、
グラン
ド・プレーンまたは電源分配トレースの周囲を通過する高周
波エネルギーからの干渉が最小限に抑えられます。
図1bは多層基板でのLT1721の標準的な上面レイアウトを示
します。
この場合、電源トレースとグランド・トレースは、単に入
力トレースと出力トレースの間の高周波シールドを行うために
デバイスの底面まで延長されています。
VOH
VHYST
(= VTRIP+ – VTRIP–)
VHYST/2
VOL
∆VIN = VIN+ – VIN–
0
–
VTRIP
VTRIP+
++V
–
V
TRIP
VOS = TRIP
2
17201 F02
図2. ヒステリシスをもつI/Oの特性
17201fc
9
LT1720/LT1721
アプリケーション情報
「電気的特性」
の表に示すように、
ヒステリシスの正確な値は
デバイスごとに異なります。
ヒステリシス・レベルも電源電圧と
同相電圧が変化すると多少変動します。LT1720/LT1721の主
な利点は、
これらの影響が大幅に軽減されることで、
これは
LT1720/LT1721を使用して一方向でのみ交差するスレッショ
ルドを検出するときに重要です。
このような場合、関連のトリッ
プ・ポイントだけが重要なのであり、競合のコンパレータに見
られるような、予測不能なヒステリシス・レベルをもつ安定し
たオフセット電圧は役に立ちません。
これらに関して、LT1720/
LT1721は従来のコンパレータに比べて何倍も優れています。
実際、CMRRおよびPSRRテストは、
「電気的特性」
の表に記載
されているリミットに対するいずれかのトリップ・ポイントの変
化をチェックすることにより実行されます。
オフセット電圧はト
オフセット電圧のCMRRおよ
リップ・ポイントの平均値なので、
びPSRRは少なくともこれらのリミットと同程度に優れているこ
とが保証されています。
このより厳密なテストにより、
ヒステリ
シス電圧の同相電圧と電源電圧の依存性に対してリミットが
課されます。
ヒステリシスを外部から追加することができます。LT1720/
LT1721はレール・トゥ・レール出力なので、LT1720/LT1721の
V OH（ H レベル出力電圧）
の変動が小さく、TTL出力のコン
パレータよりもヒステリシスを予測できる可能性が高くなりま
す。
ヒステリシスを追加するには、
図3に示すように、
外付け抵抗R3
を追加することによって正帰還を設定します。抵抗R3により、
抵抗ストリングによって設定されるスレッショルドに出力の一
部が追加されます。LT1720/LT1721は、軽負荷時にはレール
の200mV以内に、重負荷時には400mV以内に、出力を電源
レールおよびグランドに引き込みます。大部分の回路の負荷
では、R3の右側の電圧に対する妥当なモデルは300mVまたは
V CC300mV、全電圧振幅は(VCC300mV)300mV = VCC
600mVです。
これを考慮すると、必要な抵抗値の計算は2段階のプロセス
になります。最初に、必要な追加ヒステリシス、
出力電圧振幅、
および主要バイアス・ストリングのインピーダンスに基づいて、
R3の値を計算します。
R3 = (R1 || R2)(VCC−0.6V)/(追加ヒステリシス)
追加ヒステリシスは、必要な総合ヒステリシスから内部3.5mV
ヒステリシスを差し引いた値です。
次のステップでは、R2を再計算して前と同じ平均スレッショ
ルドを設定します。前の平均スレッショルドは、V TH = (VREF)
(R1)/(R1＋R2)で設定したものです。新しいR2は、平均出力電
圧（VCC/2）
と図4の単純化回路モデルに基づいて算出されま
す。
コンパレータの非反転入力が、平均値で上記のVTHと同じ
であることを保証するには次のようにします。
R2′ = (VREF−VTH)/(VTH/R1＋(VTH−VCC/2)/R3)
10mV以下の追加ヒステリシスの場合、R2 が抵抗許容差1%
以内でR2と同じになることは珍しいことではありません。
この方法は、数百mVまでの追加ヒステリシスに対しても有効
です。
それを超えると、R3のインピーダンスはバイアス・ストリ
ングを変化させるほど十分小さくなり、R1の調整も必要にな
ることがあります。R1/R2バイアス・ストリングを流れる電流は、
LT1720/LT1721の入力電流の何倍にもなります。精度5%で
は、電流は少なくとも120μA(6μA IB 0.05)は必要で、高い精
度を得るにはさらに大きくする必要があります。
VREF
VREF
R3
R2′
R2
+
R1
VTH
R3
V
VAVERAGE = CC
2
R1
+
1/2 LT1720
–
1/2 LT1720
–
INPUT
17201 F03
図3. 追加外部ヒステリシス
17201 F04
図4. 追加ヒステリシス計算用モデル
17201fc
10
LT1720/LT1721
アプリケーション情報
LT1720/LT1721とECLのインタフェース
LT1720/LT1721コンパレータは、
エミッタ結合ロジック
（ECL）
が用いられている高速アプリケーションで使用できます。
LT1720/LT1721の出力をECLロジック入力にインタフェースす
るには、10H124、10H350、100124などの標準TTL/CMOS−
ECLレベル変換器を使用できます。
これらのデバイスを使用す
ると数nsの遅延が追加され、消費電流は50mA以上になり、
し
かもクワッド・タイプでしか供給されません。図5に示すように、
抵抗を使ってより高速でシンプルな低消費電力の変換器を
構成することができます。
標準TTLから正ECL（PECL）への抵抗レベル変換器を図5a
に示します。
この変換器は、
いわゆるトーテムポール出力を備
えた全NPN TTLゲートの出力振幅（V OH ）を制限するのに
820Ω抵抗を利用しているので、LT1720/LT1721やCMOSロ
ジックには使用できません。LT1720/LT1721はコンプリメンタ
リ・バイポーラ・プロセスで製造されており、
出力段は10mAを
ソースしているときにも出力をほぼ電源レールまで引き上げる
PNPドライバを備えています。
LT1720/LT1721を同じ電源レールで動作しているECLとイン
タフェースさせるための3個の抵抗レベル変換器を図5bに示
します。LT1720/LT1721の出力にはプルダウンは必要ありませ
んが、
プルダウン抵抗R3はPECLゲートから見たVIHを制限し
ます。
これは適切な動作を行わせるには、ECL入力に最小およ
び最大のVIH仕様が必要なためです。両方のECLインタフェー
ス・タイプに対して、抵抗値が設定されています。
どちらの場合
も、LT1720/LT1721が同じ電源レールで動作するものと仮定
しています。
3V電源レールから電力供給されるLT1720/LT1721からPECL
に変換する場合を図5cに示します。
この場合も、両方のECLイ
ンタフェース・タイプに対して抵抗値が設定されています。
ここ
では4本の抵抗が必要ですが、10KH/EではR3は必要ありま
せん。
この場合、回路は図5aの標準TTL変換器に似ています
が、新たな抵抗R4の機能はかなり異なります。R4はLT1720/
LT1721の出力が H のときに負荷になるので、R1を流れる電
流がLT1720/LT1721の内部ESDクランプ・ダイオードを順方
向バイアスすることはありません。
このダイオードは損傷するこ
となく20mAを処理できますが、出力段の通常動作と性能は
順方向電流が100μAを上回ると低下する可能性があります。
R4により、最小限の追加電力損失でこれが防止されます。
最後に、LT1720/LT1721で標準負電源レールECLをドライブ
する場合を図5dに示します。両方のECLインタフェース・タイ
プおよび5Vと3V両方のLT1720/LT1721電源レールに対して、
抵抗値が設定されています。
この場合も、LT1720/LT1721から
L 状態での電流が流れ、
内部ESD/基板ダイオードがオンす
るのを防止するために、4本目の抵抗R4が必要です。
出力段の
機能性とスピードが影響を受けるだけでなく、
この場合には基
板がLT1720/LT1721のすべてのコンパレータに共通なので、
同じパッケージ内の他のコンパレータの動作も影響を受ける
可能性があります。
この場合も、R4により、最小限の追加電力
損失でこれが防止されます。
図に示すすべての分割器の出力インピーダンスは約110Ωで
す。
これにより、
ほとんどのレイアウトで1ns以下の高速な分割
器を実現できます。
スピードアップ・コンデンサを使用する誘
惑を回避してください。
これらのデバイスは、
オーバーシュート
によってECLゲートの動作を乱す可能性があるだけでなく、特
に別電源構成のパワーアップ時に、ECL入力を損傷する恐れ
があります。
このレベル変換器の設計では、
ゲート1個の負荷を想定してい
ます。
ゲートが複数の場合、IIH負荷が多大になる可能性があ
り、
また伝送ラインの配線と終端の問題もこの場合を困難に
します。
ECLと特にPECLは、高速システムの設計にとって価値あるテ
クノロジーですが、注意して使用する必要があります。1V以下
の振幅では、
ノイズ・マージンを慎重に評価する必要がありま
す。図に示すように、 5%の抵抗を選択したことによってノイ
ズ・マージンが若干低下しています。10KH/Eでは、
ロジック・
レベルの温度補償はありませんが、LT1720/LT1721と図に示
す回路は温度に対して安定したレベルを出力します。
これによ
り、全温度範囲でのノイズ・マージンは低下します。構成によっ
ては、
これらのネットワークの抵抗と直列接続したダイオード
またはトランジスタの接合部によって、補償を追加することが
可能です。
ECL設計の詳細については、ECLiPSデータ・ブック
（DL140）、
10KHシステム設計・ハンドブック
（HB205）、およびPECL
設計（AN1406）を参照してください。これらはすべてON
Semiconductor（www.onsemi.com）
から発行されています。
17201fc
11
LT1720/LT1721
アプリケーション情報
5V
5V
180Ω
LSTTL
270Ω
10KH/E
LT1720/LT1721のレベル変換に
使用してはならない。本文を参照
820Ω
（a）標準TTLからPECLへの変換器
VCC
1/2 LT1720
R2
R1
10KH/E
100K/E
R3
VCC
R1
R2
R3
5V OR 5.2V 510Ω 180Ω 750Ω
4.5V
620Ω 180Ω 510Ω
（b）LT1720/LT1721の出力からPECLへの変換器
VCC
3V
1/2 LT1720
R1
R4
R2
R4
VCC
R1
R2
R3
5V OR 5.2V 300Ω 180Ω OMIT 560Ω
4.5V
330Ω 180Ω 1500Ω 1000Ω
10KH/E
100K/E
R3
（c）3V LT1720/LT1721の出力からPECLへの変換器
VCC
R4
1/2 LT1720
R1
R2
ECL FAMILY
VEE
10KH/E
–5.2V
100K/E
–4.5V
R3
VCC
5V
3V
5V
3V
R1
560Ω
270Ω
680Ω
330Ω
R2
270Ω
510Ω
270Ω
390Ω
R4
R3
330Ω 1200Ω
300Ω 330Ω
300Ω 1500Ω
270Ω 430Ω
17201 F05
VEE
（d）LT1720/LT1721の出力から標準ECLへの変換器
図5
17201fc
12
LT1720/LT1721
アプリケーション情報
回路説明
LT1720/LT1721の1つのコンパレータのブロック図を図6に
示します。差動入力
（＋IN/IN）、出力
（OUT）、1つの正電源
（VCC）
およびグランド
（GND）
があります。
すべてのコンパレー
タは完全に独立しており、電源ピンとグランド・ピンだけを共
有しています。回路トポロジーは、差動入力段、
ヒステリシス付
き利得段、
および相補共通エミッタ出力段で構成されていま
す。
内部信号経路はすべて、低消費電力で高速性能を実現す
るために低電圧振幅を使用しています。
入力段のトポロジーは、
レール・トゥ・レール入力のコンパレー
タに見られるような電力、複雑さ、および2つの完全な入力
段のダイ面積が必要なく、使用可能な入力ダイナミック・レン
ジを最大限に拡張します。LT1720/LT1721は2.7V電源でも、
1.6Vのまずまずの入力同相範囲を備えています。差動入力電
圧範囲はレール・トゥ・レールであり、競合デバイスのように大
きな入力電流は流れません。入力段は、入力が100mVの同
相電圧リミット以下にドライブされたときの誤った出力を防止
するための位相反転保護機能も備えています。
内部ヒステリシスは、第2利得段の周囲にある正の非直線性
帰還によって実現されます。
このポイントまで、信号経路は完
全に差動になっています。次いで、信号経路は上側および下
側出力トランジスタ用の2つのドライブ信号に分割されます。
出力トランジスタは、
レール・トゥ・レール出力動作をさせるた
め、共通エミッタに接続されています。
ショットキー・クランプ
は、
リニアテクノロジーのレール・トゥ・レール・アンプや他の製
品の50mVまたは15mVではなく、
レールから約300mVで出力
電圧を制限します。
ただし、
コンパレータの出力はデジタルな
ので、
この出力段はTTLまたはCMOSを直接ドライブすること
ができます。前述のとおりECLまたは以下のアプリケーション
で示すように、
アナログ負荷をドライブすることもできます。
出力段のバイアス条件と信号振幅は、
それぞれの出力トラン
ジスタをオンするよりもオフする方が高速になるように設計さ
れています。
これにより、遷移時に発生するVCCからグランドへ
の電流サージをほとんど除去し、高出力トグル周波数時にも
電力消費を小さく抑えます。
サージ電流を少なくするということは、高出力トグル周波数で
の電力消費を小さく抑えることです。周波数に応じた消費電
流の変動を
「標準的性能特性」
に示します。出力に20pFの容
量性負荷を接続するだけで、
周波数に応じた増加が3倍以上
になります。無負荷曲線のスロープはちょうど32μA/MHzです。
5V電源では、
この電流はちょうど6.5pFを充電および放電する
のに相当します。20pF負荷曲線のスロープは133μA/MHzで、
101μA/MHzまたは20μA/MHz-Vが追加されます。単位はpFで
す。
LT1720/LT1721のダイナミック電流は、5pF∼15pFの内部等
価容量に容量性負荷を追加し、
トグル周波数と電源電圧を乗
算して推定することができます。配線トレースの容量が容易に
これらの値に近づく可能性があるので、
ほとんどの回路ではダ
イナミック電流は負荷によって左右されます。
VCC
NONLINEAR STAGE
+
–
+IN
+
+
–IN
–
+
Σ
AV1
+
AV2
Σ
OUT
–
+
–
17201 F06
GND
図6. LT1720/LT1721のブロック図
17201fc
13
LT1720/LT1721
アプリケーション情報
スピード・リミット
LT1720/LT1721コンパレータは高速アプリケーション用のも
のであり、
いくつかの制限を理解することが重要です。
これら
の制限は、入力スピード・リミット、
出力スピード・リミット、
内部
スピード・リミットの3つに大別することができます。
入力ノードのシャント容量を除いて、大きな入力スピード・リ
ミットはありません。2pFの標準入力ノードをドライブすると、
LT1720/LT1721は応答します。
出力スピードは2つのメカニズムによって制限されます。
そのう
ちの1つは出力トランジスタから得られるスルー電流です。低
消費電力の静止動作を維持するため、LT1720/LT1721の出力
トランジスタは、25mA∼45mAの標準スルー電流を供給する
サイズになっています。
これはかなりの高速で小容量性負荷
やロジック・ゲート入力をドライブするのに十分です。
ただし、
スルーレートは重い容量性負荷では大幅に低速になります。
伝搬遅延（tPD）
の定義は出力電圧が電源電圧の中点になる
時間を基準にして定められているため、固定スルー電流では、
LT1720/LT1721は20mVの入力オーバードライブでは、実際に
は5Vよりも3Vの方が高速になります。
この出力スピード・リミットが表すもう1つの点はスキュー、
つま
りtPDLHとtPDHLの違いです。LT1720/LT1721のスルー電流は、
それぞれ立ち上がりエッジと立ち下がりエッジに対し、PNPト
ランジスタとNPNトランジスタのプロセスのばらつきに応じて
変動します。標準0.5nsのスキューにより、立ち上がりエッジま
たは立ち下がりエッジの極性をより高速にすることができま
す。
この場合も、
重い容量性負荷ではスキューが大幅に増加し
ます。
1つのパッケージ内の各コンパレータのスキューには相関関
係がありますが、同じではありません。
ある程度のランダムな
変動に加え、パッケージに物理的寄生効果があるので、小さ
な
（100ps∼200ps）規則的なスキューが生じます。SO-8パッ
ケージのLT1720では、
出力がVCCピンに隣接するコンパレー
タAは、
コンパレータBよりも立ち上がりエッジが比較的高速
です。同様に、
コンパレータBも出力がグランド・ピンに隣接
しているので、立ち下がりエッジは比較的高速です。S16パッ
ケージのLT1721でも同様の相関関係が生じますが、小型の
MSOPパッケージやSSOPパッケージの規則的なスキューは
1.5倍小さくなります。
もちろん、
1つのパッケージ内の2つのコン
パレータの容量性負荷が同じでない場合には、差動タイミン
グがさらに悪化します。
出力スピードの別の制限はクランプのターンアラウンドです。
LT1720/LT1721の出力はターンアラウンド時間をいくらか犠
牲にして高速初期応答に最適化されており、
トグル周波数が
制限されています。
ショットキー・クランプ動作を検出すること
によってV OHまたはVOLに達すると、出力トランジスタは低消
費電力状態で待機します。
出力が前の電圧から新しい電圧ま
でスルーしてクランプ回路がセトリングしてはじめて待機状態
に達し、
出力が再度遷移する準備が完全に整います。
このクラ
ンプ・ターンアラウンド時間は各方向で標準8nsであり、最大
トグル周波数は62.5MHz（つまり、125MBのデータ・レート）
に
なります。
さらに高い周波数では、
ドロップアウト・パルスやラン
ト・パルスが生じることがあります。容量性負荷が増加すると、
スルー電流が制限されているのでスルーするのに必要な時
間が長くなり、最大トグル周波数がさらに低下します。
トグル周
波数が高いアプリケーションには、
出力段が標準150MHzでト
グル可能なLT1715を検討してください。
内部スピード・リミットは、分散として表されます。
すべてのコ
ンパレータにはある程度の分散があり、
これは入力オーバー
ドライブに対する伝搬遅延の変動として定義されています。
LT1720/LT1721の伝搬遅延はオーバードライブに応じて変動
し、20mVのオーバードライブで標準4.5ns、5mVのオーバード
ライブで標準7nsです。LT1720/LT1721の主な分散の要因はヒ
ステリシス段です。極性の変化が利得段に達すると、
ヒステリ
シス段の正帰還は使用可能なオーバードライブから差し引か
れます。信号が利得段を通して前方に伝搬し、
ヒステリシス段
を通して後方に、
そして再度利得段を通して前方に伝搬する
のに十分な時間が経過したときにのみ、
出力段はヒステリシス
がない場合に受け取るのと同レベルのオーバードライブを受
け取ります。
5mVのオーバードライブでは、LT1720/LT1721は5V電源を
使用した方が3V電源を使用した場合よりも高速で、20mVの
オーバードライブではその逆になります。
これは内部スピード・
リミットに起因し、利得段は主に逆電圧バイアスが高くなると
接合部容量が減少するという理由から、3V電源よりも5V電源
の方が高速であるためです。
多くのアプリケーションには、以下の例に示すように、多くの入
力オーバードライブがあります。
オーバードライブが低レベル
のアプリケーションでも、LT1720/LT1721は十分高速なので、
多くの場合2.5ns（= 74.5）
の絶対分散は無視できるほど十分
小さくなります。
17201fc
14
LT1720/LT1721
アプリケーション情報
LT1720/LT1721の利得およびヒステリシス段はシンプルで、短
く、高速なので、寄生発振が生じるのを防止し、分散の追加を
最小限に抑えます。
この内部「セルフ・ラッチ」
は、低消費電力
の全差動段において信号チェーンの初めの部分で行われる
ので、多くのアプリケーションで有効に利用できます。
したがっ
て、電源ライン上の同じコンパレータまたは同一パッケージ内
の他のコンパレータのいずれも、回路の他の部分からの干渉
による影響をほとんど受けません。高速信号がヒステリシスを
トリップすると、
ヒステリシスのないコンパレータでは問題を生
じる恐れのあるこれら外部の障害には影響されることなく出
力が応答します。
VTRIPのテスト回路
入力トリップ・ポイントは、
この
「アプリケーション情報」
の前に
掲載されている
「テスト回路」
に示す回路を使用してテストされ
ます。
テスト回路は、1kHzの三角波を使用して、
テスト中のコン
パレータを繰り返しトリップさせます。LT1720/LT1721の出力
は、各方向に対するサンプラを使用した三角波のスイッチト・
キャパシタ・サンプリングをトリガするのに使用されます。三角
波は1000：1に減衰してLT1720/LT1721の差動入力に送られ
るので、
サンプリングされた電圧は入力トリップ電圧の1000倍
になります。
ヒステリシスとオフセットは、図に示すようにトリッ
プ・ポイントから計算されます。
水晶発振器
LT1720/LT1721の1個のコンパレータを使用したシンプルな水
晶発振器を、本データシートの最初のページに記載していま
す。2k-620Ω抵抗ペアにより、
コンパレータの非反転入力のバ
イアス・ポイントが設定されます。2k-1.8k-0.1μFの経路により、
反転入力ノードが出力に基づいた適切なDC平均レベルに設
定されます。水晶振動子の経路によって共振正帰還が行わ
れ、安定した発振が生じます。LT1720/LT1721は1つの入力が
同相範囲外にあるときに、正しいロジックを出力しますが、
その
ような動作時には追加の遅延が発生し、
スプリアス動作モー
ドになる可能性があります。
したがって、入力におけるDCバイ
アス電圧は、LT1720/LT1721の同相モード範囲の中央付近に
設定され、220Ω抵抗が非反転入力への帰還を減衰させます。
回路は1MHz∼10MHzの任意のATカット水晶を使用し、2.7V
∼6Vの電源電圧範囲で動作します。電源が供給されると、
LT1720/LT1721のバイアス回路が2V∼2.2V（25℃）の標準
VCCで起動するまで回路はオフになったままで、
バイアス回路
が起動するポイントで望みの周波数の出力が生成されます。
この回路の出力デューティ・サイクルは約50%ですが、抵抗の
許容差の影響を受け、
コンパレータのオフセットとタイミングに
よってもある程度影響を受けます。50%のデューティ・サイクル
が必要な場合、図7の回路により、50%のデューティ・サイクル
に強制された相補出力ペアを構成します。水晶振動子は狭帯
域部品なので、非反転入力への帰還は方形波出力をフィルタ
処理したアナログ・バージョンです。
したがって、非反転リファ
レンス・レベルを変えると、
デューティ・サイクルを変化させるこ
とができます。C1は上記の例のように動作しますが、C2は同じ
2つのノードを反対の入力極性と比較して相補出力を生成し
ます。A1は出力の帯域幅が制限されたバージョンを比較し、
C1の負入力をバイアスします。C1の応答に対する唯一の自由
度はパルス幅の変化なので、
出力は50%デューティ・サイクル
に強制されます。
この場合も、回路は2.7V∼6Vで動作します。
2つの出力のエッジ間のスキューを図8に示します。
デューティ・
サイクルはわずかにコンパレータの負荷に依存するので、
クリ
ティカルなアプリケーションでは、等しい容量性および抵抗性
負荷を使用する必要があります。
この回路は、LT1720の2つの
整合した遅延とレール・トゥ・レール・スタイルの出力により、
良
好に動作します。
VCC
2.7V TO 6V
2k
1MHz TO 10MHz
CRYSTAL (AT-CUT)
220Ω
620Ω
GROUND
CASE
+
C1
1/2 LT1720
OUTPUT
–
100k
2k
0.1µF
1.8k
1k
+
+
A1
LT1636
0.1µF
0.1µF
–
100k
C2
1/2 LT1720
OUTPUT
–
17201 F07
図7. 相補出力および50%デューティ・サイクルの
水晶発振器
17201fc
15
LT1720/LT1721
アプリケーション情報
図に示すオプションのA1帰還ネットワークを使用して、
同じ出
力デューティ・サイクルを強制することができます。両方の出力
の定常状態のデューティ・サイクルは44%になります。
このネッ
トワークを追加しても、各出力が H になる時間の割合が同じ
になるように調整するだけですが、
同じセトリング時間を必要
とするスイッチング回路では重要になる場合があります。2つの
出力間の相対位相が正確に180 離れるように調整することは
できません。
それは水晶振動子でドライブされる入力ノードの
信号が純粋な正弦波ではないからです。
1000
OUTPUT SKEW (ps)
800
600
400
200
0
2.5
3.0
3.5 4.0 4.5 5.0
SUPPLY VOLTAGE (V)
5.5
Q0
2V/DIV
6.0
1720/21 F08
図8. 図7の回路のタイミング・スキュー
Q1
2V/DIV
図9の回路は、LT1720の2つの独立したコンパレータをフルに
活用して、2つの非重複クロックを生成する水晶発振回路を
示します。C1は上記のとおり発振しますが、
より低いリファレン
ス・レベルでは、C2の出力は異なる時間でトグルします。
これ
らの抵抗は、
出力の H パルスの間隔の大きさを設定します。
示されている値では、各出力のデューティ・サイクルは H が
44%、L が56%で、H パルスの間隔を2nsにするのに十分で
す。図10に2つの出力を示します。
20ns/DIV
17201 F10
図10. 図9の回路の非重複出力
VCC
2.7V TO 6V
2k
10MHz
CRYSTAL (AT-CUT)
220Ω
620Ω
+
GROUND
CASE
C1
1/2 LT1720
OUTPUT 0
–
2k
1.3k
OPTIONAL—
SEE TEXT
A1
LT1636
0.1µF
2.2k
+
C2
1/2 LT1720
100k
1k
0.1µF
+
0.1µF
–
100k
OUTPUT 1
–
17201 F09
図9. 水晶振動子をベースにした非重複10MHzクロック発生器
17201fc
16
LT1720/LT1721
アプリケーション情報
タイミング・スキュー
多くの理由で、LT1720/LT1721には卓越したタイミング仕様
があるので、
このデバイスの選択は正確な差動タイミング・ス
キューを必要とするアプリケーションにとって最適になります。
1つのパッケージに内蔵されている複数のコンパレータは本質
的に十分整合しており、標準で300ps Δt PDです。
モノリシック
構造により、電源電圧と温度に対して十分に整合した遅延を
維持します。
コンパレータ間のクロストークは、
モノリシック構
造のデュアルおよびクワッドのコンパレータでは通常は不利で
すが、
「スピード・リミット」
に記載するように、
内部ヒステリシス
があるのでLT1720/LT1721のタイミングにはほとんど影響を与
えません。
図11の回路は差動タイミング・スキューに対する基本構成ブ
ロックを示します。2.5k抵抗は2pFの標準入力容量と相互に作
用し、
ポテンショメータの設定によって制御される最小 4nsの
遅延を生じます。差動およびシングルエンドのバージョンを示
します。差動構成では、Δt = 0により出力エッジをスムーズにス
クロールでき、相互作用は無視できます。
3nsの遅延検出器
デジタル回路または高速の計測では、
クロックと制御信号が
適正に同期していることを確認するため、多くの場合、
パルス・
エッジのタイミングを比較する必要があります。図12の回路は
遅延検出器で、信号Xと信号Yの同期が外れたとき
（特に、X
が H でYが L のとき）
に、
パルスを出力します。
これと逆の状
態（Xが L でYが H ）
を検出する同じ回路を追加することに
より、完全なスキュー検出が可能になります。
コンパレータU1AおよびU1Bは入力信号をクリーンアップし、
回路が入力レベルとスルーレートの影響をあまり受けないよ
うにします。抵抗分割器ネットワークにより、下流のコンパレー
タの同相入力範囲がレベルシフトされるほか、
出力を決定時
以外に L に保つためのオフセットが提供されます。上流のコ
ンパレータの出力が抵抗として生じるオフセット
（およびヒステ
リシス）
を無効にすることができると、
コンパレータU1Cはブー
ル「X*_Y」関数を実行して出力パルスを生成します
（図13を
参照）。
この回路は、入力遅延が3nsまで減少すると完全出力
応答を行い、1.8nsまで減少すると部分出力応答を行います。
コンデンサC1により、
レイアウトの寄生容量の不均衡によって
同相遷移が差動モード信号と誤った出力を生じないようにし
ます1。
1
XとYの入力レベルがR8-R9の抵抗分割器によって設定される0.5Vのスレッショルドに
近づきすぎないようにします。誤った出力が続くのであれば、C1を10pF以上にしてみま
す。U1Cの入力でのインピーダンス・バランス（R5 || R6 = R7）の問題を探すこともできま
す。R5を小さくすることでオフセットを増やすことにより、誤った出力を防ぐことがで
きますが、インピーダンス・バランスを保つため、R7も小さくする必要があります。設計
の簡素化と寄生整合のため、R7をR5とR6に等しい2本の並列抵抗に置き換えることが
できます。
LT1720
LT1720
CIN
CIN
+
INPUT
–
–
2.5k
CIN
CIN
INPUT
0ns TO 4ns
SINGLE-ENDED
DELAY
DIFFERENTIAL ±4ns
RELATIVE SKEW
2.5k
CIN
CIN
–
+
–
+
CIN
CIN
VREF
+
VREF
17201 F11
図11. LT1720を使用したタイミング・スキュー生成用構成ブロック
17201fc
17
LT1720/LT1721
アプリケーション情報
DELAY DETECTOR
5V
U1A
1/4 LT1721
51Ω*
301Ω*
OPTIONAL LOGARITHMIC PULSE STRETCHER (SEE TEXT)
R6
301Ω*
5V
–
R8*
4.53k
0.1µF
R5
1.82k*
+
Y
R9
487Ω*
–
CAPTURE
5V
U1B
1/4 LT1721
301Ω*
C1
5.6pF
–
U1C
1/4 LT1721
+
Z
1N5711
VIN
VC
0.33µF
R1
499Ω*
+
U1D
1/4 LT1721
C2
540pF
**
301Ω*
475Ω*
R7
261Ω*
51Ω*
X
Y
Z
–
5V
+
X
L
R2
1k*
1V
DECAY
0V
+
R3
1Ω*
–
VOFF
R4
30Ω*
1V
0V
17201 F12
* 1% METAL FILM RESISTOR
** 270pF ×2 FOR REDUCED LEAD INDUCTANCE
5V
0V
RESULT OF X AND NOT Y
図12. 対数パルス・ストレッチャを使用した3nsの遅延検出器
図13. Y入力パルスの遅延による出力パルス
17201fc
18
LT1720/LT1721
アプリケーション情報
オプションの対数パルス・ストレッチャ
クワッドのLT1721の4番目のコンパレータは、対数パルス・スト
レッチャとして動作させることができます。
このシンプルな回路
は、3ns（またはそれ以下）のパルス幅を容易に捕捉するのに
十分高速のオシロスコープ
（または制御回路）
がない場合、非
常に役に立ちます。入力パルスが生じると、C2が180nsの捕捉2
時定数で充電されます。
ヒステリシスとR3両端の10mVのオフ
3
セットが1ns以内に解消され、
コンパレータの出力が H に切
り替わります。入力パルスがなくなると、C2が540nsの時定数
で放電し、減衰量がR3両端の10mVのオフセットからヒステリ
シスを差し引いた値を超えるまでコンパレータをオンに保ちま
す。
この指数関数的な減衰により、
出力パルス幅は入力パルス
幅の対数に比例します。
この回路のV CCを十分にバイパスし、
抵抗分割器へのカップリングを防止することが重要です。R4
は、動作時のコンパレータの0.4VのVOLによるダイオードの順
方向リークが問題にならない範囲の安定した入力電圧を保
ちます。
いくつかの影響4を無視すると、
出力パルスは入力パルスと次
のような関係になります。
（−tP/τ1）]/
（VOFF−VH/2）}
tOUT = τ2 • ln {VCH • [1−exp
−τ1 • ln [VCH（V
/ CH−VOFF−VH/2）]
＋tP
（1）
ここで、
tP = 入力パルス幅
tOUT = 出力パルス幅
τ1 = R1 || R2 • C2
τ2 = R2 • C2
VOFF = 10mV
VH = 3.5mV
VC = VINVFDIODE
VCH = VC • R2/(R1＋R2)
捕捉時定数
減衰時定数
R1両端の電圧降下
LT1721のヒステリシス
ダイオードの電圧降下後の
入力パルス電圧
充電用実効ソース電圧
tP < τ1の場合、
およびオフセットとヒステリシスによるターンオ
ンのごくわずかな遅延を無視すると、簡素化するため、
この式
は次のように近似することができます。
[ CH • tP/τ1）
（V
/ OFF−VH/2）]
tOUT = τ2 • ln （V
(2)
たとえば、8nsの入力パルスから1.67μsの出力パルスが得ら
れます。入力パルス幅を2倍の16nsにすると、出力パルス幅は
0.37μsだけ増加します。再度入力パルス幅を2倍の32nsにする
と、
出力パルス幅はさらに0.37μs増加し、以下同様になります。
1オクターブあたり0.37μsのレートにより、上記の式は次のよう
になります。
∆tOUT/octave = τ2 • ln（2）
(3)
出力パルスには 0.01μsのジッタ5があり、入力パルスが2%
以下という不確実性を生じます
（60MHzのオシロスコープを
使用した3nsのパルスの分解能が60psであり、悪い値ではな
い）。
この回路の利点は、最も得がたい精密な分解能が得ら
れることです。
ジッタは、C2の最後の数mVの緩やかな減衰、
4nV/ Hzのノイズ、LT1721入力段の400MHzの帯域幅の組み
合わせによって生じます。R3両端のオフセットを大きくするか
またはτ2を短くすると、
このジッタは減少しますが、
ダイナミック
レンジが狭くなります。
この回路のトポロジー自体は非常に高速で、理論的には、
ダイ
オードの速度、捕捉時定数τ1およびパルスのソース・インピー
ダンスのみによって制限されます。
ここで示した回路での実行
結果と式(1)のプロットの比較を図14に示します。下端は上流
のコンパレータの遅延時間によって制限されます。入力パルス
幅が増加すると、対数関数が漸近的なRC応答によって抑制
されますが、
クランプされるようになるのではなく、時間的に線
形になります。
したがって、非常に長い入力パルスでは、式(1)
の第3項によって左右され、
この回路は3μsのパルス・ストレッ
チャになります。
この用語が使用されるのは、非常に高速な入力パルスが、後で検証するコンデンサの電
荷として「捕捉」されるからです。
ダイオードの入力パルスのスルーレートが無制限と仮定します。この実効遅延定数
（τ1の約0.4%つまり0.8ns）は、下記の式(1)の第2項になります。スルーレートが2.5nsに制
限されたLT1721でドライブされるので、この実効遅延は2nsになります。
4
VCは、LT1721の出力電圧と非直線的なダイオード特性に依存します。また、C2から見た
テブナン等価充電電圧は、R2がグランドより高い電位に終端されることによってわず
かに上昇します。
5
入力パルス幅が約3nsを下回ると、
出力ジッタが増加します。
2
3
17201fc
19
LT1720/LT1721
アプリケーション情報
2.07μsに達します。
この2つの出力パルス幅の差は、回路のオ
クターブ単位の応答になります
（式(3)を参照）。
ケーブル長の
差の小さいものを使用して回路特性のグラフを
（必要ならば）
1.5nsまで下げることが可能であり、
これは、後で回路の定量
化から回路の使用に移行したときにルックアップ・リファレンス
として使用することができます。
（10ns以下の特性にはわずか
な差があります。図14を参照してください。）最終的なチェック
として、回路のケーブル長を等しくし、
出力パルスが生じないこ
とを確認します。
14
tOUT STRETCHED (µs)
12
10
8
6
MEASURED
4
EQUATION 1
2
0
1
10
100
tPULSE (ns)
1000
10000
17201 F14
図14. 対数パルス・ストレッチャの出力パルスと入力パルス
NANOSECOND
INPUT RANGE
MICROSECOND
OUTPUT RANGE
X
1 FOOT CABLE
L
Y
CIRCUIT OF
FIGURE 12
2V
tOUT
(SEE TEXT)
SPLITTER
0V
n FOOT CABLE
10nsのトリプル重複発生器
図16の回路はLT1721を使用し、図に示すように、
パルス・エッ
ジの間隔が10nsの3つの重複する出力を生成します。時定数
はコンパレータAの出力のRCネットワークによって設定され
ます。
コンパレータBおよびDは、
コンデンサ両端の指数関数
的な電圧降下の一定のパーセント値でトリップします。
コンパ
レータCの反転入力への4.22kΩのフィードフォワードにより、
RCネットワークの電圧が指数関数的に変化するにもかかわ
らず、遅延の差を両方向で等しく保ちます。
2つのLT1721コンパレータの4.5nsの遅延とRCネットワーク
の6nsの遅延が加算されるので、両方向の最初のエッジには
15nsの遅延が生じます。RCネットワークは完全にはセトリング
していないので、
パルスが40nsより短い場合、
この最初の遅延
はいくらか短縮されます。
ただし、10nsのエッジ間隔は一定の
ままです。
図15. 伝播速度 = 66%のRG-58ケーブル、
Yでの遅延 = (n1) • 1.54ns
ここに示す値は、電源電圧スパンの最小の75%しか使用して
いないので、最小2.7Vの電源で動作させることができます。低
電源電圧での割合に従って大きくなる固定VOL/VOH降下に
より、
この遅延の差は電源が5Vから2.7Vになると数ns増加し
ます。
この影響を最小限に抑えるため、
コンパレータAの1kΩ
のプルアップがいずれの状態でも等しい負荷にします。
この回路の実際の総合性能を確認するための高価な装置は
必要ありません。必要なのは、相応の性能の波形発生器（約
100kHz以上を発生可能）、
スプリッタ、各種の長さのケーブ
ル、20MHzあるいは60MHzのオシロスコープだけです。1つの
パルス・ソースを異なる長さのケーブルに分配してから遅延検
出器に入力します。
この際、長い方のケーブルをY入力に接続
します
（図15を参照）。
ケーブル長が6フィート異なると、
（伝播
速度が66%のRG-58ケーブルを使用した場合に）約9.2nsの遅
延が生じ、
出力パルスが容易に1.70μsに達します。
ケーブル長
が12フィート異なると、約18.4nsの遅延が生じ、
出力パルスが
高速波形サンプラ
図17ではクリーンな高速波形サンプリングのために、
ダイオー
ド・ブリッジ型スイッチを使用しています。
ダイオード・ブリッ
ジは本質的に左右対称なので、他の半導体ベースのスイッ
チング・テクノロジーよりもAC誤差が小さくなります。
この回
路には、20dBの利得、10MHzのフルパワー帯域幅、および
100μV/℃のベースライン不確実性があります。
スイッチング遅
延は15nsより小さく、
フルパワー応答に対する最小サンプリン
グ範囲は30nsです。
17201 F15
17201fc
20
LT1720/LT1721
アプリケーション情報
VCC
VCC
U1B
1/4 LT1721
1k
VCC
INPUT
U1A
1/4 LT1721
–
VREF
750Ω
909Ω
+
OUTPUTS
+
–
VCC
10ns
10ns
1.37k
215Ω
+
681Ω
U1C
1/4 LT1721
100pF
–
10ns
10ns
681Ω
4.22k
+
U1D
1/4 LT1721
–
453Ω
17201 F16
図16. 10nsのトリプル重複発生器
5V
2.2k
2.2k
INPUT
±100mV FULL SCALE
+
1k
LT1227
–
= 1N5711
909Ω
AC BALANCE
= CA3039 DIODE ARRAY
(SUBSTRATE TO –5V)
1.5k
OUTPUT
±1V FULL SCALE
100Ω
3pF
5V
3.6k
1.1k
0.1µF
+
CIN
1/2 LT1720
–
SAMPLE
COMMAND
2k
10pF
1.1k
1.1k
MRF501
SKEW
COMP
2.5k
DC BALANCE
+
11
1/2 LT1720
–
2k
1.1k
MRF501
820Ω
8
9
CIN
500Ω
680Ω
820Ω
6
LM3045
10
13
51Ω
7
51Ω
17201 F17
–5V
図17. LT1720をタイミング・スキュー補償に使用した高速波形サンプラ
17201fc
21
LT1720/LT1721
アプリケーション情報
入力波形はダイオード・ブリッジ・スイッチに送られ、
その出力
がLT1227広帯域アンプに供給されます。LT1720コンパレータ
はサンプル・コマンドによってトリガされ、逆位相の出力を生
成します。
これらの信号はトランジスタによってレベルシフトさ
れ、
ブリッジを切り替える相補バイポーラ・ドライブを行いま
す。
スキュー補償調整により、
ブリッジドライブ信号が1ns以内
に揃えられます。ACバランスによって寄生容量性ブリッジの
不平衡が修正されます。DCバランス調整によってブリッジの
オフセットが調整されます。
調整シーケンスでは50Ωを介して入力をグランドに接続し、
100kHzのサンプル・コマンドを入力します。DCバランスは、
出
力でのブリッジのONとOFFの変動を最小限に抑えるように調
整されます。次いで、
スキュー補償とACバランス調整は、
出力
でのACの干渉を最小限に抑えるように最適化されます。最後
に、入力のグランド接続を切り離せば、
回路が使用できる状態
になります。
電圧制御クロック・スキュー発生器
時間の経過につれて位相スキューが生じる同一クロック信号
ペアを生成することが必要になる場合もあります。
さらに、電
圧の調整によって時間スキュー量を設定できることが望まれ
ます。図18の回路では、LT1720を使用し、
バラクタ調整を用い
た時間領域ブリッジからの位相情報をデジタル化することに
よってこれを行います。0V∼2Vの制御信号によって約 10ns
の出力スキューが生じます。
この回路は2.7V∼6Vの電源で動
作します。
CLOCK
INPUT
VCC
2.7V TO 6V
+
C1
1/2 LT1720
–
2k
14k
2k*
SKEWED
OUTPUT
2.5k
2.5k*
2.5k
+
“SKEWED”
–
MV-209
VARACTOR
DIODE
1M
0.1µF
0.005µF
INPUT
0V TO 2V ≈
±10ns
SKEW
C2
1/2 LT1720
36pF†
12pF†
+
–
1M
47µF
L1**
VCC
A1
LT1077
2.2µF
+
VIN
6.2M*
= 74HC04
* 1% FILM RESISTOR
** SUMIDA CD43-100
† POLYSTYRENE, 5%
Q′
VCC
“FIXED”
= 1N4148
FIXED
OUTPUT
+
10ns
TRIM
Q
SW
LT1317
VC
1.82M*
1.1M
FB
GND
100k
200pF
17201 F18
図18. 電圧制御クロック・スキュー
17201fc
22
LT1720/LT1721
アプリケーション情報
一致検出器
高速コンパレータは、特に分子検出器などのパルス出力トラン
スジューサとロジック回路のインタフェースに適しています。遅
延量が等しいモノリシック型デュアル・コンパレータは、2個の
パルスの一致を検出する必要がある場合に最適です。図19の
回路は、LT1720と高速ANDゲートとしてディスクリート部品を
使用する一致検出器です。
リファレンス・レベルは、任意のスレッショルドとして1Vに設定
されています。両方の入力信号がこのレベルを超えたときにだ
け一致が検出されます。
コンパレータの出力からMRF-501の
ベースに接続されたショットキー・ダイオードがANDゲートを
形成し、他の2つのショットキー・ダイオードは高速でオフしま
す。
ロジックANDゲートで代用できますが、
このディスクリート
段による300psよりも大幅に遅延が大きくなります。
この回路は3nsという幅の狭い一致パルスを検出することがで
きます。
これよりも狭いパルスに対しては、
出力は徐々に低下し
て応答しますが、狭いパルスでは立ち下がり始める前に完全
に H まで立ち上がることはありません。検出の遅延は入力信
号がリファレンス・レベルよりも50mV以上高い場合は4.5nsで
す。
この回路はTTL互換出力を生成しますが、標準でCMOSも
ドライブできます。
この回路の動作の詳細な説明については、
「アプリケーショ
ン・ノート75」
のページ10と11を参照してください。
5V
300Ω
+
51Ω
5V
3.9k
5V
MRF501
1/2 LT1720
–
OUTPUT
1k
0.1µF
GROUND
CASE LEAD
–
1/2 LT1720
+
4× 1N5711
51Ω
300Ω
17201 F19
COINCIDENCE COMPARATORS
300ps AND GATE
図19. 3nsの一致検出器
17201fc
23
24
GND
+IN
–IN
VCC
150Ω
150Ω
17201 SS
OUTPUT
LT1720/LT1721
簡略回路図
17201fc
LT1720/LT1721
パッケージ
DDパッケージ
8ピン・プラスチックDFN
（3mm
3mm）
(Reference LTC DWG # 05-08-1698)
R = 0.115
TYP
5
0.38 ± 0.10
8
0.675 ± 0.05
3.5 ± 0.05
1.65 ±0.05
2.15 ± 0.05 (2 SIDES)
0.25 ± 0.05
3.00 ± 0.10
(4 SIDES)
ピン1
トップマーク
パッケージ
（NOTE 6）
の外形
1.65 ± 0.10
(2 SIDES)
4
0.25 ± 0.05
0.75 ± 0.05
0.200 REF
0.50
BSC
2.38 ±0.05
(2 SIDES)
1
(DD) DFN 1203
0.50 BSC
2.38 ± 0.10
(2 SIDES)
0.00 – 0.05
底面図̶露出パッド
NOTE：
1. 図はJEDECパッケージ外形MO-229のバリエーション
（WEED-1）
になる予定
2. 図は実寸とは異なる
3. すべての寸法はミリメートル
4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。
モールドのバリは
（もしあれば）
各サイドで0.15mmを超えないこと
5. 露出パッドは半田メッキとする
6. 網掛けの部分はパッケージの上面と底面のピン1の位置の参考に過ぎない
推奨する半田パッドのピッチと寸法
S8パッケージ
8ピン・プラスチック・スモール・アウトライン
（細型0.150インチ）
(Reference LTC DWG # 05-08-1610)
.050 BSC
.189 – .197
(4.801 – 5.004)
NOTE 3
.045 ± .005
8
.245
MIN
.160 ± .005
.010 – .020
× 45°
(0.254 – 0.508)
NOTE：
1. 寸法は
5
.150 – .157
(3.810 – 3.988)
NOTE 3
1
推奨する半田パッド・レイアウト
.053 – .069
(1.346 – 1.752)
0°– 8° TYP
.016 – .050
(0.406 – 1.270)
6
.228 – .244
(5.791 – 6.197)
.030 ± .005
TYP
.008 – .010
(0.203 – 0.254)
7
.014 – .019
(0.355 – 0.483)
TYP
インチ
（ミリメートル）
2. 図は実寸とは異なる
3. これらの寸法にはモールドのバリまたは突出部を含まない。
モールドのバリまたは突出部は0.006インチ
（0.15mm）
を超えないこと
2
3
4
.004 – .010
(0.101 – 0.254)
.050
(1.270)
BSC
SO8 0303
17201fc
25
LT1720/LT1721
パッケージ
MS8パッケージ
8ピン・プラスチックMSOP
(Reference LTC DWG # 05-08-1660)
0.889 ± 0.127
(.035 ± .005)
5.23
(.206)
MIN
3.20 – 3.45
(.126 – .136)
3.00 ± 0.102
(.118 ± .004)
(NOTE 3)
0.65
(.0256)
BSC
0.42 ± 0.038
(.0165 ± .0015)
TYP
8
7 6 5
0.52
(.0205)
REF
推奨する半田パッド・レイアウト
3.00 ± 0.102
(.118 ± .004)
(NOTE 4)
4.90 ± 0.152
(.193 ± .006)
DETAIL “A”
0.254
(.010)
0° – 6° TYP
ゲージ・プレーン
1
0.53 ± 0.152
(.021 ± .006)
2 3
4
1.10
(.043)
MAX
DETAIL “A”
0.86
(.034)
REF
0.18
(.007)
シーティング・
プレーン
0.22 – 0.38
(.009 – .015)
TYP
0.1016 ± 0.0508
(.004 ± .002)
0.65
(.0256)
BSC
MSOP (MS8) 0307 REV F
NOTE：
1. 寸法はミリメートル/（インチ）
2. 図は実寸とは異なる
3. 寸法にはモールドのバリ、突出部、
またはゲートのバリを含まない。
モールドのバリ、突出部、
またはゲートのバリは、
各サイドで0.152mm
（0.006"）
を超えないこと
4. 寸法には、
リード間のバリまたは突出部を含まない。
リード間のバリまたは突出部は、各サイドで0.152mm
（0.006"）
を超えないこと
5. リードの平坦度（整形後のリードの底面）
は最大0.102mm
（0.004"）
であること
Sパッケージ
16ピン・プラスチック・スモール・アウトライン
（細型0.150インチ）
(Reference LTC DWG # 05-08-1610)
.386 – .394
(9.804 – 10.008)
NOTE 3
.045 ± .005
.050 BSC
16
N
.245
MIN
15
14
13
12
11
10
9
N
.160 ± .005
.150 – .157
(3.810 – 3.988)
NOTE 3
.228 – .244
(5.791 – 6.197)
1
.030 ± .005
TYP
2
3
N/2
N/2
推奨する半田パッド・レイアウト
.010 – .020
× 45°
(0.254 – 0.508)
.008 – .010
(0.203 – 0.254)
1
2
3
4
5
.053 – .069
(1.346 – 1.752)
.014 – .019
(0.355 – 0.483)
TYP
NOTE：
インチ
1. 寸法は
（ミリメートル）
2. 図は実寸とは異なる
3. これらの寸法にはモールドのバリまたは突出部を含まない。
モールドのバリまたは突出部は0.006インチ
（0.15mm）
を超えないこと
7
8
.004 – .010
(0.101 – 0.254)
0° – 8° TYP
.016 – .050
(0.406 – 1.270)
6
.050
(1.270)
BSC
S16 0502
17201fc
26
LT1720/LT1721
パッケージ
GNパッケージ
16ピン・プラスチックSSOP
（細型0.150インチ）
(Reference LTC DWG # 05-08-1641)
.189 – .196*
(4.801 – 4.978)
.045 ± .005
16 15 14 13 12 11 10 9
.254 MIN
.009
(0.229)
REF
.150 – .165
.229 – .244
(5.817 – 6.198)
.0165 ±.0015
.150 – .157**
(3.810 – 3.988)
.0250 BSC
推奨する半田パッド・レイアウト
1
.015 ± .004
× 45°
(0.38 ± 0.10)
.007 – .0098
(0.178 – 0.249)
.0532 – .0688
(1.35 – 1.75)
2 3
4
5 6
7
8
.004 – .0098
(0.102 – 0.249)
0° – 8° TYP
.016 – .050
(0.406 – 1.270)
NOTE：
1. 標準寸法：インチ
.008 – .012
(0.203 – 0.305)
TYP
.0250
(0.635)
BSC
GN16 (SSOP) 0204
インチ
2. 寸法は
（ミリメートル）
3. 図は実寸とは異なる
* 寸法にはモールドのバリを含まない。
モールドのバリは各サイドで0.006"
（0.152mm）
を超えないこと
** 寸法にはリード間のバリを含まない。
リード間のバリは各サイドで0.010"
（0.254mm）
を超えないこと
17201fc
リニアテクノロジー・コーポレーションがここで提供する情報は正確かつ信頼できるものと考えておりますが、その使用に関する責務は一切負い
ません。また、ここに記載された回路結線と既存特許とのいかなる関連についても一切関知いたしません。なお、日本語の資料はあくまでも参考資
料です。訂正、変更、改版に追従していない場合があります。最終的な確認は必ず最新の英語版データシートでお願いいたします。
27
LT1720/LT1721
標準的応用例
パルス・ストレッチャ
1つのセンサから短いパルスを検出するためには、多くの場合、
パルス・ストレッチャが必要になります。
図20の回路はワンショッ
トとして動作し、入力パルス幅を一定の100nsまで伸張します。
ロジックのワンショットとは異なり、
このLT1720ベースの回路は
トリガするのに100pV-sの刺激信号しか必要としません。
始し、100nsが経過した時点でC2が L にリセットされます。C1
の出力も L になり、両方の出力を L にラッチします。C1の入
力に新しいパルスを印加すると、
このプロセスを直ちに再開す
ることができます。
出力パルスの長さが制限されることなく、
タ
イミング・コンデンサCを増やすことができます。
この回路は5ns∼10nsの入力パルスで、
14mV以上の最大感度
を実現しています。わずか1nsの持続時間のなだれ現象で生
成されたテスト・パルスでも、100mV以上の感度で検出するこ
とができます6。C1のVOLからわずか100mVの上昇を捕捉する
ようにワンショットが構成されており、
また一致検出器の3nsの
仕様は再生ワンショットの支援なしで、完全な仕様に準拠す
るロジック H に基づいているので、図14の一致検出器よりも
短い事象を検出することができます。
この回路の動作は次のとおりです。
コンパレータC1はスレッ
ショルド検出器として機能し、
コンパレータC2はワンショットと
して構成されます。最初のコンパレータは、8mVのスレッショル
ドでプリバイアスされ、
コンパレータのオフセットとシステムの
オフセットを無効にして、入力信号がない場合に L 出力を生
成します。入力パルスはC1の出力を H にし、次いで、C2の出
力を H にラッチします。C2の出力は最初のコンパレータの入
力にフィードバックされ、
両方の出力を再生成して H にラッチ
します。
ここで、
タイミング・コンデンサCはRを介して充電を開
6
リニアテクノロジーの
「アプリケーション・ノート47」
の
「付録B」
を参照してください。
この回路は40dBの減衰後に、記述されたパルス発生器の出力を検出することができます。
5V
15k
0.01µF
–
OUTPUT
C1
1/2 LT1720
PULSE SOURCE
50Ω
+
51Ω
100ns
24Ω
R
1k
6.8k
C
100pF
1N5711
–
C2
1/2 LT1720
+
2k
2k
17201 F20
2k
図20. 1nsのパルス・ストレッチャ
関連製品
製品番号
説明
注釈
LT1016
超高速高精度コンパレータ
業界標準の10nsコンパレータ
LT1116
12ns、単一電源グランド・センス・コンパレータ
LT1016の単一電源バージョン
LT1394
7ns、超高速、単一電源コンパレータ
6mA、単一電源コンパレータ
LT1671
60ns、低消費電力、単一電源コンパレータ
450μA、単一電源コンパレータ
LT1715
4ns、150MHzデュアル・コンパレータ
入力電源と出力電源を個別に装備したLT1720に類似の製品
LT1719
4.5ns、単一電源3V/5Vコンパレータ
LT1720/LT1721に類似のシングル・コンパレータ
17201fc
28
リニアテクノロジー株式会社
〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F
TEL 03-5226-7291 FAX 03-5226-0268 www.linear-tech.co.jp
●
●
LT 0908 REV C • PRINTED IN JAPAN
 LINEAR TECHNOLOGY CORPORATION 1998

Download Report