8. デザイン移行フロー HC51008-1.1 移行フロー こ の セ ク ションでは、HardCopy APEX 20KC™ と HardCopy APEX 20KE™ デバイスのデザイン移行の各ステップについて簡単に説明しま す。図 8-1 に移行フローを示します。移行では、専用およびサード・パー ティの EDA ツールを使用します。 ネットリストの生成 アルテラ独自の移行ツールを使用して、SRAM オブジェクト・ファイル (SOF) を Verilog HDL 構造化ネットリストに変換します。このネットリ ストには、デザインの各構造化エレメント (IOE、LE、ESB、PLL、およ び LVDS 回路 ) をコンフィギュレーションする方法、および各構造化エ レメントを相互に接続する方法が記述されています。構造化エレメント のコンフィギュレーションを表す情報は、物理的な座標のフォーマット に変換されます。これにより、定義済みの HardCopy™ ベース・アレイ の最上位にメタル・エレメントを実装することができます。 テスタビリティ審査 Verilog HDL ネットリストを構築したら、テスタビリティ違反を審査し ます。この審査では、HardCopy デバイスのテスト時にすべての内蔵ス キャン・チェイン構造がエラーを起こさずに動作することを確認します。 スキャン・チェイン構造は、ゲート付きクロック、ゲート付きリセット、 オシレータ、ワン・ショット、またはその他の非同期の回路構造などの 特定の回路構造によって性能にばらつきが出る場合があります。このテ スタビリティ審査では、そうした回路構造をすべて検出して、デバイス がテスト・モードにある間は無効にします。 配置 ネットリストを配置配線ツールに読み込み、デザインで使用される各 LE と ESB の配置を最適化します。最適化の基準となるのは、デザインのタ イミング制約とネットリストの接続性です。すべての IOE の配置は固定 されています。配置が完了した後で、スキャン・パスを接続するための スキャン・チェインの順序情報を生成します。 Altera Corporation August 2003 8–1 Preliminary HardCopy Device Handbook, Volume 1 図 8-1. HardCopy 移行フロー SOF メタル・ ポリゴン 物理 スイッチ・ プログラミング ネット リスト・ ジェネレータ Verilog 構造化 ネットリスト テスタビリティ DRC テスタビリティ 違反の修復 Yes テスタビリティ 違反 テスト・ ベクタの 生成 ATPG ベクタ 配置配線 ポスト・ レイアウト・ タイミング ESB テスト・ ベクタ スタティック・ タイミング 解析 ネット リストの 修復 Yes タイミング 違反 フォーマル 検証 ネット リストの 修復 Yes ネットリスト 機能の変更 最終 ネットリスト 物理検証 8–2 Preliminary テープ・ アウト Altera Corporation August 2003 移行フロー テスト・ベクタの生成 ESB テスト・ベクタは、すべてのメモリ・ビットが正しく機能するよう にします。ATPG ベクタは、すべての LE と IOE のロジックをテストし ます。これらのベクタは、故障時のスタックの発生を高い確率で確実に 検出します。すべての HardCopy デバイスで、95% 以上の故障検出率を 目標としています。 テスタビリティ審査が問題なく終了し、スキャン・チェインの順序変更 が完了していれば、ESB と ATPG のテスト・ベクタを生成できます。完 成したテスト・ベクタは、正しく動作するかどうかがシミュレーション によって検証されます。 配線 配線は、テスト・ベクタの生成と並行して開始します。配線作業では、 デザインの各エレメント間に物理インタコネクトを生成します。このス テージで、物理的なデザイン・ルール違反を解消します。例えば、ファ ン・アウトの大きいノードはバッファリングの必要があります。そうし ないと、信号の遷移速度が遅すぎるためにデバイスの消費電力が増加し ます。この場合には、SOAG 構造を使用します。それ以外にも、アンテ ナ違反などのあらゆるタイプの物理デザイン・ルール違反をこのステー ジで解消しておきます。 抽出した遅延の計算 配線を完了すると、インタコネクトの寄生キャパシタンスと抵抗の情報 が生成されます。この情報は、遅延計算ツールで標準遅延フォーマット・ ファイル (.sdf) に変換します。このツールでは、最大遅延に加えて最小 遅延のタイミングも得られます。 スタティック・タイミング解析とタイミング・クロージャ デザインのタイミングは、配置配線を終えてからレイアウト後に生成さ れる SDF を使用してチェックと修正を行います。セットアップ・タイム 違反の修正には 2 つの方法があります。1 つ目は、低速信号を高速化す るために、SOAG リソースを使用して作成した余分なバッファを挿入す る方法です。2 つ目は、バッファ挿入でセットアップ違反が完全に解消 しない場合に、配置を再最適化する方法です。 HardCopy デバイスは、対応する APEX 20KE や APEX 20KC デバイス と比較してダイ・サイズがかなり小さく、セットアップ・タイム違反が 起こることはほとんどありません。統計的に見ても、HardCopy デバイ スのインタコネクト負荷と距離はごく小さく、デバイスはより高いク ロック周波数で動作します。ホールド・タイム違反は、高速データ・パ スに遅延エレメントを挿入することで解消します。遅延エレメントは、 SOAG リソースからも生成されます。 Altera Corporation August 2003 8–3 Preliminary HardCopy Device Handbook, Volume 1 ネットリストですべてのタイミング違反の修正を終えたら、変更内容に 応じて配置配線を更新します。このプロセスを、すべてのタイミング違 反が取り除かれるまで繰り返します。通常は、最初の配置配線の後で 1 回の繰り返しを行うだけで済みます。最後に、このステージの後でスタ ティック機能検証を実行してネットリストの整合性をダブル・チェック します。 フォーマル検証 ネットリストを変更した後は、スタティック機能検証 ( フォーマル検証 ) で整合性を検証します。これは、2 つのバージョンのデザインが一定の 制約を適用したときに、全く同じ動作をすることを明らかにするための 検証です。例えば、テストで問題点を解消した後のネットリストは、テ スト・モードを適用していないネットリストと論理的に同一でなければ なりません。この手法は、ユーザから提供されるファンクショナル・シ ミュレーション・ベクタには影響を与えません。 物理検証 メタル・カスタマイゼーション・レイヤを製造する前には、物理的なプ ログラミング情報を検証します。このステージでは、レイアウト・デー タベースで物理デザイン・ルール違反をクロス・チェックする他に、回 路が物理的に正しく実装されていることもチェックします。こうしたプ ロセスは、一般的にはデザイン・ルール・チェック (DRC) の実行および レイアウト対回路図 (LVS) 検証と呼ばれます。 製造作業 HardCopy デバイスを製造するには、メタライゼーション・マスクを作 成します。製造後に、実装プロセスの途中で開発したテスト・ベクタを 使用してパーツをテストします。 テスト作業 HardCopy デバイスは、製造プロセス中に完全にテストされます。各 HardCopy デバイスは、フル・スキャン・パス・テクノロジを利用して いるため、このテストでは、ユーザ指定のシミュレーション・ベクタは 必要ありません。このことは、デバイスの 1 つまたは複数のパッケージ・ ピンを通して、デバイス内の各ノードについて制御と観測の両方が行え ることを意味します。スキャン・パス ( または スキャン・チェイン ) は、ATPG で動作状態を確認します。この方法では、製造欠陥がすべて 検出される高いレベルの信頼性が保証されます。 HardCopy デバイスの各レジスタは、スキャン・チェインに属します。 スキャン・チェインは、デザインのすべての内部ノードへのアクセスが 可能であることを確認するために ASIC が内蔵するテスト機能です。ス キャン・チェインを使用すれば、欠陥のあるパーツを製造プロセスを進 める中で除去できます。スキャン・チェン・レジスタは、オリジナル FPGA のレジスタと 2 対 1 マルチプレクサとの組み合わせで構成されま 8–4 Preliminary Altera Corporation August 2003 テスト作業 す。通常のユーザ・モードでは、マルチプレクサはユーザに対してトラ ンスペアレントです。スキャン・モードでは、デバイスの各レジスタは 1 つの長いシフト・レジスタに接続されており、デバイスとの間で ATPG ベクタのスキャン処理を行えます。HardCopy デバイスには、いくつか の独立したスキャン・チェインがあります。図 8-2 に、スキャン・レジ スタを示します。 図 8-2. HardCopy のスキャン・チェイン回路 scan_in レジスタ regular_data_in D Q scan_enable scan_out 各 ESB には、すべての LE と IOE をテストする目的で設計されたスキャ ン回路に加えて、メモリ・アレイ内のすべてのビットの適切な動作をテ ストする専用のテスト回路があります。スキャン・チェインを利用すれ ば、ESB メモリにも簡単にアクセスできます。ESB には、ESB を 128 × 16 RAM ブロックとしてリコンフィギュレーションする ESB テスト・ モードも用意されています。このモードでは、データは ESB I/O レジス タの中にスキャンされて ESB メモリに書き込まれます。プロダクト・ ターム・ロジックまたは ROM としてコンフィギュレーションした ESB では、ESB メモリ・アレイのデータはライト・イネーブル信号の影響を 受けません。テスト・モードがディセーブル ( デフォルト ) なら、ESB は本来のユーザ機能に戻ります。図 8-3 に、ESB のテスト・モードのコ ンフィギュレーションを示します。 Altera Corporation August 2003 8–5 Preliminary HardCopy Device Handbook, Volume 1 図 8-3. ESB のテスト・モード・コンフィギュレーション scan_in ESBメモリ・ アレイ 16 16 data [ ] D Q D Q 7 waddr [ ] 128 × 16 7 scan_in 16 16 D raddr [ ] 7 Q 7 D Q RE [ ] D Q WE [ ] D Q scan_out scan_out scan_clock ESB_scan_enable ESB_test_enable PLL は、内蔵セルフ・テスト (BIST) 回路と追加のテスト・ポイントを使 用してテストされます。すべてのテスト回路は、デバイスがユーザのシ ステムにインストールされた時点でディセーブルされ、デバイスは、そ れ以降は通常のファンクション・モードで動作します。 未使用リソース 8–6 Preliminary ユーザ・デザインの未使用リソースは、HardCopy ベース・デザインの 中にも残ります。しかし、これらのリソースはパーク状態にコンフィギュ レーションされます。未使用リソースの全ての入力ピンは、Vcc または GND に接続されます。これらは、デザイン内のコンフィギュレーショ ンや配線に使用されたのと同じメタル・レイヤを使用可能です。 Altera Corporation August 2003
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