Application Note

本ドキュメントはCypress (サイプレス) 製品に関する情報が記載されております。
AN07-00156-1
FR Family
32-BIT MICROCONTROLLER
FR80S/T series
DMA のアクセス速度
AN07-00156-1
注意事項

本資料の記載内容は、予告なしに変更することがありますので、ご用命の際は営業部
門にご確認ください。

本資料に記載された動作概要や応用回路例は、半導体デバイスの標準的な動作や使い
方を示したもので、実際に使用する機器での動作を保証するものではありません。従
いまして、これらを使用するにあたってはお客様の責任において機器の設計を行って
ください。これらの使用に起因する損害などについては、当社はその責任を負いませ
ん。

本資料に記載された動作概要・回路図を含む技術情報は、当社もしくは第三者の特許
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に起因する第三者の知的財産権やその他の権利の侵害について、当社はその責任を負
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本資料に記載された製品は、通常の産業用、一般事務用、パーソナル用、家庭用など
の一般的用途に使用されることを意図して設計・製造されています。極めて高度な安
全性が要求され、仮に当該安全性が確保されない場合、社会的に重大な影響を与えか
つ直接生命・身体に対する重大な危険性を伴う用途（原子力施設における核反応制御、
航空機自動飛行制御、航空交通管制、大量輸送システムにおける運行制御、生命維持
のための医療機器、兵器システムにおけるミサイル発射制御をいう）、ならびに極め
て高い信頼性が要求される用途（海底中継器、宇宙衛星をいう）に使用されるよう設
計・製造されたものではありません。したがって、これらの用途にご使用をお考えの
お客様は、必ず事前に営業部門までご相談ください。ご相談なく使用されたことによ
り発生した損害などについては、責任を負いかねますのでご了承ください。

半導体デバイスはある確率で故障が発生します。当社半導体デバイスが故障しても、
結果的に人身事故、火災事故、社会的な損害を生じさせないよう、お客様は、装置の
冗長設計、延焼対策設計、過電流防止対策設計、誤動作防止設計などの安全設計をお
願いします。

本資料に記載された製品を輸出または提供する場合は、外国為替及び外国貿易法およ
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Copyright© 2008 FUJITSU MICROELECTRONICS LIMITED all rights reserved
1
AN07-00156-1
改版履歴
版数
1.0 版
日付
内容
新規作成
2
AN07-00156-1
目次
注意事項 ..............................................................................................................................................1
改版履歴 ..............................................................................................................................................2
目次 ......................................................................................................................................................3
1
はじめに ......................................................................................................................................4
2
DMA転送の概要 .........................................................................................................................4
3
4
5
2.1
DMA転送サイクル .............................................................................................................4
2.2
バスの違いによるアクセスサイクル...............................................................................4
2.3
DMA転送の阻害要因 .........................................................................................................5
2.3.1
阻害要因の具体例１：DMA転送でFlashメモリにアクセスする場合 .................5
2.3.2
阻害要因の具体例２：CPUがRAMへアクセスする場合 ......................................5
2.3.3
阻害されない特殊な具体例３：オンチップバスの 2 レイヤを使った例 ...........5
DMA転送サイクル数 .................................................................................................................6
3.1
周辺機能→DMA転送サイクル数 .....................................................................................6
3.2
DMA→周辺機能転送サイクル数 .....................................................................................6
3.3
RAM→DMA転送サイクル数 ............................................................................................7
3.4
DMA→RAM転送サイクル数 ............................................................................................7
3.5
USB→DMA転送サイクル数..............................................................................................8
3.6
DMA→USB転送サイクル数..............................................................................................8
3.7
外部バス→DMA転送サイクル数 .....................................................................................9
3.8
DMA→外部バス転送サイクル数 ...................................................................................10
計算例 ........................................................................................................................................12
4.1
周辺機能→DMA→RAM ..................................................................................................12
4.2
RAM→DMA→周辺機能 ..................................................................................................12
4.3
周辺機能→DMA→周辺機能 ...........................................................................................12
タイミングチャート例.............................................................................................................13
5.1
周辺機能→DMA→RAM ..................................................................................................13
5.2
RAM→DMA→周辺機能 ..................................................................................................15
5.3
周辺機能→DMA→周辺機能 ...........................................................................................16
5.4
RAM→DMA→RAM .........................................................................................................17
5.5
USB→DMA→RAM ..........................................................................................................17
5.6
RAM→DMA→USB ..........................................................................................................17
5.7
外部バス→DMA→RAM ..................................................................................................18
5.8
RAM→DMA→外部バス ..................................................................................................20
5.9
周辺機能→DMA→外部バス ...........................................................................................23
3
AN07-00156-1
はじめに
1
DMA 機能は、CPU 処理と並列にデータを転送する機能で、データの転送時間の
短縮や処理速度の軽減に便利な機能になっています。この DMA 機能のデータの転
送時間を求めるためには、転送元や転送先によってデータ搬送の経路が異なるため、
条件によってサイクル数を求める必要があります。本資料では、FR80S/T シリーズ
に搭載された DMA 機能について、それぞれの条件でのアクセス速度を考察します。
DMA 転送の概要
2
2.1
DMA 転送サイクル
DMA 機能を用いてデータを転送する場合、転送元からデータを DMA に取り込
み、DMA からデータを転送先に書き込みます。そのため、DMA の転送サイクル数
は、[転送元→DMA サイクル]と[DMA→転送先サイクル]の合計として求めることが
できます。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル] ・・・①
2.2
バスの違いによるアクセスサイクル
データのアクセスサイクルは、データ搬送の経路によって、Flash メモリ・RAM・
周辺機能・外部バス・USB に区別することができます。(図１参照)この 5 つの条件
にて、[転送元→DMA サイクル]と[DMA→転送先サイクル]を求めることができれば、
それぞれの条件にて DMA の転送サイクルを求めることができるようになります。
オンチップバスは、青と緑の線(図 1)の２レイヤ(マルチレイヤバス)を持っており、
アクセス先が違えば CPU アクセスと同時に DMA 転送が可能です。また、XBS(クロ
スバースイッチバス)は、CPU が Flash メモリに命令アクセスしている時にも、RAM
への DMA 転送ができる構造になっています。
CPU
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
オンチップバス
マイコン
図１：FR80S 内部バス模式図
4
USB
ポート
AN07-00156-1
2.3
DMA 転送の阻害要因
DMA 機能は、CPU 処理と並列にデータを転送することができる機能ですが、CPU
と DMA 機能のデータ搬送用バスを共有しているため、互いに同じバスにアクセスす
ると転送を阻害しあいます。DMA 転送への阻害の影響度は、CPU 実行の命令に依存
するため、定量的に示すことは困難といえます。そのため、本資料では、CPU によ
る阻害が無いという条件にて、サイクル数の議論を進めていきます。以下は、DMA
転送の阻害要因の具体例です。
阻害要因の具体例１：DMA 転送で Flash メモリにアクセスする場合
2.3.1
CPU は Flash メモリ上のプログラムを実行するため、DMA 機能にて Flash メモリ
のデータにアクセスする場合には、阻害を受けます。そのため、本資料ではサイクル
数の議論から Flash メモリを除き、4 つの条件にて議論を進めます。
阻害要因の具体例２：CPU が RAM へアクセスする場合
2.3.2
CPU が RAM にデータアクセスしている時に、DMA 機能にて RAM にアクセスす
ると転送が阻害されます。
阻害されない特殊な具体例３：オンチップバスの 2 レイヤを使った例
2.3.3
CPU が外部バスアクセスしている時に、DMA 機能にて RAM から周辺機能にデー
タ転送すると転送は阻害されません。これは、XBS と DMA・周辺機能・外部バス・
USB を接続するバスが 2 つあり、CPU が外部バスにアクセスしているときには、DMA
は残りのバスを使って RAM や周辺機能へアクセスすることができるためです。
DMA 機能の阻害要因である CPU アクセス条件をまとめると以下のようになりま
す。以下の表の×印が阻害される条件になります。
DMA
CPU
RAM
周辺機能
外部バス
USB
RAM
×
○
○
○
周辺機能
○
×
○
○
外部バス
○
○
×
○
USB
○
○
○
×
○：CPU と DMA は並列してアクセス可能
×：CPU アクセスが DMA アクセスを阻害する
5
AN07-00156-1
DMA 転送サイクル数
3
以下では、DMA 転送サイクル数をデータ搬送の経路の条件毎に示します。
3.1
周辺機能→DMA 転送サイクル数
最小値：1CCLK+2PCLK
最大値：3PCLK
*) CCLK:CPU 周波数
CPU
PCLK:周辺機能周波数
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
ポート
USB
マイコン
図 2：周辺機能→DMA 転送
3.2
DMA→周辺機能転送サイクル数
最小値：1CCLK+2PCLK
最大値：3PCLK
*) CCLK:CPU 周波数
CPU
PCLK:周辺機能周波数
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
USB
マイコン
図 3：DMA→周辺機能転送
6
ポート
AN07-00156-1
3.3
RAM→DMA 転送サイクル数
2CCLK
*) CCLK:CPU 周波数
CPU
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
ポート
USB
マイコン
図 4：RAM→DMA 転送
3.4
DMA→RAM 転送サイクル数
1CCLK
*) CCLK:CPU 周波数
CPU
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
USB
マイコン
図 5：DMA→RAM 転送
7
ポート
AN07-00156-1
3.5
USB→DMA 転送サイクル数
最小値：1CCLK
*) CCLK:CPU 周波数
CPU
PCLK:周辺機能周波数
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
ポート
USB
マイコン
図 6：周辺機能→DMA 転送
3.6
DMA→USB 転送サイクル数
最小値：1CCLK
*) CCLK:CPU 周波数
CPU
PCLK:周辺機能周波数
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
USB
マイコン
図 7：DMA→USB 転送
8
ポート
AN07-00156-1
3.7
外部バス→DMA 転送サイクル数
最小値：2TCLK+3CCLK
最大値：3TCLK+2CCLK
*) CCLK:CPU 周波数
TCLK:外部バス周波数
*) 外部バスは、3TCLK で 1 外部バスアクセス
CPU
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
USB
マイコン
図 8：外部バス→DMA 転送
9
ポート
外部
デバイス
AN07-00156-1
3.8
DMA→外部バス転送サイクル数
a) 3TCLK−[転送元→DMA サイクル]＜0 の場合
1CCLK
b) 3TCLK−[転送元→DMA サイクル]=0 の場合
1TCLK
c) 3TCLK−[転送元→DMA サイクル]=1CCK の場合
最小値：1CCLK
最大値：1TCLK+1CCLK
d) 3TCLK−[転送元→DMA サイクル]≧2CCLK の場合
1CCLK または
3TCLK−[転送元→DMA サイクル]または
4TCLK−[転送元→DMA サイクル]
*) CCLK:CPU 周波数
TCLK:外部バス周波数
*) [転送元→DMA サイクル]：転送元から DMA への転送サイクル数です。
例えば、転送元が RAM だとすると、上記の表より 2CCLK になります。
*) 外部バスは、3TCLK で 1 外部バスアクセスですが、外部バスにライトバ
ッファが１段あるので、1TCLK で外部バスのライトバッファに書き込み
ます。その後、ライトバッファに書き込んだデータは、3TCLK で外部デ
バイスに書き込みます。ただし、ライトバッファは１段しかないので、
外部デバイスへのアクセスが完了していなければ、ライトバッファへの
書込みは待たされる事になり、1TCLK 以上のサイクルが必要になります。
CPU
DMA
XBS
Flash メモリ
周辺機能
RAM
外部バス
USB
マイコン
図 9：DMA→外部バス転送
10
ポート
外部
デバイス
AN07-00156-1
上記の転送サイクル数を条件毎にまとめると、以下のようになります。
最小値
最大値
周辺機能→DMA
1CCLK+2PCLK
3PCLK
DMA→周辺機能
1CCLK+2PCLK
3PCLK
RAM→DMA
2CCLK
DMA→RAM
1CCLK
USB→DMA
1CCLK
DMA→USB
1CCLK
外部バス→DMA
2TCLK+3CCLK
DMA→外部バス
1CCLK
備考
3TCLK+2CCLK
1CCLK
3TCLK−[転送元→DMA サイクル]＜0 の場合
1TCLK
3TCLK−[転送元→DMA サイクル]＝0 の場合
1TCLK+1CCLK
3TCLK−[転送元→DMA サイクル]=1CCLK の場合
3TCLK−[転送元→DMA サイクル]≧2CCLK の場合
1CCLK
3TCLK−[転送元→DMA サイクル]
(詳しくは、タイミングチャート例を参照)
3TCLK−[転送元→DMA サイクル]
CCLK：CPU 周波数
PCLK：周辺機能周波数
TCLK：外部バス周波数
[転送元→DMA サイクル]：転送元から DMA への転送サイクル数です。例えば、転送元が
RAM だとすると、上記の表より 2CCLK になります。
11
AN07-00156-1
計算例
4
上記の条件毎の転送サイクル数と 2.1 の式①を用いて最大値と最小値を求めます。
4.1
周辺機能→DMA→RAM
最大値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝3PCLK + 1CCLK
最小値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝1CCLK + 1CCLK + 2PCLK
＝2CCLK + 2PCLK
4.2
RAM→DMA→周辺機能
最大値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝2CCLK + 3PCLK
最小値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝2CCLK + 1CCLK + 2PCLK
＝3CCLK + 2PCLK
4.3
周辺機能→DMA→周辺機能
最大値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝3PCLK + 3PCLK
＝6PCLK
最小値を計算すると、以下になります。
[DMA 転送サイクル]＝[転送元→DMA サイクル]＋[DMA→転送先サイクル]
＝1CCLK + 2PCLK + 1CCLK + 2PCLK
＝2CCLK + 4PCLK
12
AN07-00156-1
タイミングチャート例
5
以下では、タイミングチャートを用いて、転送サイクル数の例を示します。ただし、転送
サイクル数の例ですので、転送サイクル数を求める場合には上記の”3.転送サイクル数”を用
いてください。詳細な内容になっていますので、特に読む必要はありません。内部動作も
含めて、DMA 転送サイクルについて理解を深めたい人を対象にしています。
5.1
周辺機能→DMA→RAM
■CCLK:PCLK=1:1 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R1
R2
R3
3PCLK(周辺機能→DMA)
CCLK
内蔵 RAM アクセス
W1
W1
1CCLK(DMA→RAM)
■CCLK:PCLK=1:2 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
1CCLK+2PCLK(周辺機能→DMA)
CCLK
内蔵 RAM アクセス
W1
1CCLK(DMA→RAM)
13
W1
AN07-00156-1
■CCLK:PCLK=1:3 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R6
R7
R8
R1
R2
R3
R4
R5
R6
R7
R8
2CCLK+2PCLK(周辺機能→DMA)
CCLK
内蔵 RAM アクセス
W1
1CCLK(DMA→RAM)
14
W1
AN07-00156-1
5.2
RAM→DMA→周辺機能
■CCLK:PCLK=1:1 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
R2
2CCLK(RAM→DMA)
PCLK
R-Bus アクセス
W1
W2
W3
W1
W2
W3
3PCLK(DMA→周辺機能)
■CCLK:PCLK=1:2 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
R2
2CCLK(RAM→DMA)
PCLK
R-Bus アクセス
W1
W2
W3
W4
W5
W6
W1
W2
W3
W4
W5
W6
3PCLK(DMA→周辺機能)
■CCLK:PCLK=1:3 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
2CCLK(RAM→DMA)
PCLK
R-Bus アクセス
W1
W2
W3
W4
W5
1CCLK+2PCLK(DMA→周辺機能)
15
W6
W7
W1
W2
W3
W4
W5
W6
W7
AN07-00156-1
5.3
周辺機能→DMA→周辺機能
■CCLK:PCLK=1:1 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
W1
3PCLK(周辺機能→DMA)
W2
W3
R1
R2
R3
3PCLK(DMA→周辺機能)
CCLK
■CCLK:PCLK=1:2 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R6
W1
W2
W3
W4
W5
W6
R1
3PCLK(DMA→周辺機能)
3PCLK(周辺機能→DMA)
CCLK
■CCLK:PCLK=1:3 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R6
R7
R8
R9
W1
W2
W3
W4
3PCLK(DMA→周辺機能)
3PCLK(周辺機能→DMA)
CCLK
16
W5
W6
W7
W8
W9
R1
AN07-00156-1
5.4
RAM→DMA→RAM
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
W1
R1
R2
W1
R1
R2
W1
2CCLK(RAM→DMA) 1CCLK(DMA→RAM)
5.5
USB→DMA→RAM
CCLK
1CCLK
USB アクセス
R1
R1
R1
R1
R1
1CCLK(USB→DMA)
内蔵 RAM アクセス
W1
W1
W1
W1
1CCLK(DMA→USB)
5.6
RAM→DMA→USB
CCLK
1CCLK
内蔵 RAM アクセス
USB アクセス
R1
R2
R1
R2
2CCLK(RAM→DMA)
W1
R1
W1
1CCLK(DMA→USB)
17
R2
W1
AN07-00156-1
5.7
外部バス→DMA→RAM
■CCLK:TCLK=1:1 の時
TCLK
CSnX
ASX
RDX
1CCLK
外部バスアクセス
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
2TCLK+3CCLK(外部バス→DMA)
CCLK
内蔵 RAM アクセス
W1
W1
1CCLK(DMA→RAM)
■CCLK:TCLK=1:2 の時
TCLK
CSnX
ASX
RDX
1CCLK
外部バスアクセス
R1
R2
R3
R4
R5
R6
R7
R1
R2
R3
R4
R5
R6
R7
2TCLK+3CCLK(外部バス→DMA)
CCLK
内蔵 RAM アクセス
W1
1CCLK(DMA→RAM)
18
W1
AN07-00156-1
■CCLK:TCLK=1:3 の時
TCLK
CSnX
ASX
RDX
1CCLK
外部バスアクセス
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
3TCLK+2CCLK(外部バス→DMA)
CCLK
内蔵 RAM アクセス
W1
W1
1CCLK(DMA→RAM)
■CCLK:TCLK=1:4 の時
TCLK
CSnX
ASX
RDX
1CCLK
外部バスアクセス
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
R1
R2
R3
R4
R5
R6
R7
R8
R9
R10
R11
2TCLK+3CCLK(外部バス→DMA)
CCLK
内蔵 RAM アクセス
W1
1CCLK(DMA→RAM)
19
W1
AN07-00156-1
5.8
ライトバッファがあるので
外部バスへの書込み中に
内蔵 RAM から読出しを行う。
RAM→DMA→外部バス
■CCLK:TCLK=1:1 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
2CCLK(RAM→DMA)
R2
R1
R2
R1
R2
R1
R2
2CCLK
TCLK
CSnX
ASX
WRnX
外部バスアクセス
W1
1TCLK(DMA→ライトバッファ)
ライトバッファへの書込み
を 1TCLK で行う。
W1
3TCLK
3TCLK
3TCLK(ライトバッファ→外部デバイス)
W2
W1
3TCLK
W1
1CCLK+1TCLK
外部デバイスへの書込みが完了
していないので、ライトバッフ
ァへの書込みが待たされる。
3TCLK-[転送元→DMAサイクル]=1CCLKの場合
ライトに"1CCLK"または"1CCLK+1TCLK"かかる
20
W2
W1
AN07-00156-1
■CCLK:TCLK=1:2 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
R2
R1
R2
2CCLK(RAM→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
W1
W2
W3
W4
W5
W6
W1
3TCLK(DMA→ライトバッファ)
1CCLK(DMA→ライトバッファ)
W2
W3
W4
W1
W2
W3
W4
2TCLK(DMA→ライトバッファ)
外部デバイスへの書込みが完了
していないので、ライトバッフ
ァへの書込みが待たされる。
ライトバッファへの書込み
を 1TCLK で行う。
3TCLK-[転送元→DMAサイクル]≧2CCLKの場合
書込みに 1TCLK または"3TCLK-[転送元→DMA サイクル]"または
"4TCLK-[転送元→DMA サイクル]"かかる
■CCLK:TCLK=1:3 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
R2
2CCLK(RAM→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
1CCLK(DMA→ライトバッファ)
W1
W2
W3
W4
W5
W6
W7
W8
3TCLK+1CCLK(DMA→ライトバッファ)
21
W9
W10
W1
W2
W3
W4
W5
W6
2TCLK+1CCLK(DMA→ライトバッファ)
W7
AN07-00156-1
■CCLK:TCLK=1:4 の時
CCLK
1CCLK
内蔵 RAM アクセス
R1
R2
R1
R2
R1
R2
2CCLK(RAM→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10
W11
3TCLK+2CCLK(DMA→ライトバッファ)
1CCLK(DMA→ライトバッファ)
22
W12
W13
W14
W1
W2
AN07-00156-1
ライトバッファがあるので
外部バスへの書込み中に
周辺機能からの読出しを行う。
周辺機能→DMA→外部バス
5.9
■CCLK:TCLK:PCLK=1:1:1 の時
PCLK
R-Bus アクセス
R1
R2
R3
R1
R2
R3
R1
R2
R3
R1
R2
R3
3PCLK(周辺機能→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
3TCLK
W1
W1
W1
1TCLK(DMA→外部バス)
3TCLK-[転送元→DMAサイクル]=0の場合
書込みに"1TCLK"かかる
ライトバッファへの書込み
を 1TCLK で行う。
■CCLK:TCLK:PCLK=1:2:1 の時
PCLK
1CCLK
R-bus アクセス
R1
R2
R3
R1
R2
R3
R1
R2
R3
R1
R2
R3
3PCLK(周辺機能→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
1CCLK(DMA→ライトバッファ)
W1
W2
W3
W4
W5
2TCLK+1PCLK(DMA→ライトバッファ)
W1
W2
W3
1TCLK+1PCLK(DMA→ライトバッファ)
外部デバイスへの書込みが完了
していないので、ライトバッフ
ァへの書込みが待たされる。
ライトバッファへの書込み
を 1PCLK で行う。
3TCLK-[転送元→DMAサイクル]≧2CCLKの場合
書込みに 1TCLK または"3TCLK-[転送元→DMA サイクル]"または
"4TCLK-[転送元→DMA サイクル]"かかる
23
W1
W2
W3
AN07-00156-1
ライトバッファがあるので
外部バスへの書込み中に
周辺機能からの読出しを行う。
■CCLK:TCLK:PCLK=1:1:2 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
5CCLK(周辺機能→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
W1
W1
W1
1CCLK(DMA→ライトバッファ)
3TCLK-[転送元→DMAサイクル]<0の場合
書込みに"1CCLK"かかる
ライトバッファへの書込み
を 1CCLK で行う。
■CCLK:TCLK:PCLK=1:2:2 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
R1
5CCLK(周辺機能→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
1CCLK(DMA→ライトバッファ)
W1
W2
W3
1CCLK+1TCLK(DMA→ライトバッファ)
3TCLK-[転送元→DMAサイクル]=1CCLKの場合
書込みに"1CCLK"または
"1CCLK+1TCLK"かかる
24
W1
R2
R3
R4
R5
AN07-00156-1
■CCLK:TCLK:PCLK=1:4:2 の時
PCLK
1CCLK
R-Bus アクセス
R1
R2
R3
R4
R5
R1
R2
R3
R4
R5
R1
5CCLK(周辺機能→DMA)
TCLK
CSnX
ASX
WRnX
3TCLK(ライトバッファ→外部デバイス)
外部バスアクセス
W1
W1
1CCLK(DMA→ライトバッファ)
W2
W3
W4
W5
W6
W7
3CCLK+2TCLK(DMA→ライトバッファ)
3TCLK-[転送元→DMAサイクル]≧2CCLKの場合
書込みに 1TCLK または"3TCLK-[転送元→DMA サイクル]"または
"4TCLK-[転送元→DMA サイクル]"かかる
25
W8
W9
W10
W11
R2
R3

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