MN85572

DVD 用 LSI
MN85572
MPEG2ワンチップAVエンコーダLSI
■ 概要
MN85572 は，ISO/IEC 13818-2 (MPEG2 ビデオ)および ISO/IEC 11172-2 (MPEG1 ビデオ)に準拠した画像
圧縮と，Dolby Digital ならびに MPEG1 Layer2 Audio に準拠した音声圧縮と，圧縮後の画像と音声を多重化
する機能をワンチップに集積した LSI です。
■ 特長
廃
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
止
• 画像符号化
• 画像圧縮方式：ISO/IEC 13818-2 (MPEG2 ビデオ)準拠および
ISO/IEC 11172-2 (MPEG1 ビデオ)準拠
• ITU-R BT.656 (D1 パラレル入力)から，
DVD Video Recording 規格に対応した画像サイズの生成
• 水平 / 垂直の解像度変換を行う機能
• 特長量抽出処理ならびにフィルタ処理 (時間軸，水平，垂直)
• 音声符号化
• 符号化方式：Dolby Digital, MPEG1 Layer2 Audio およびリニアPCM
• サンプリング周波数 : 48 kHz，44.1 kHz
• チャネル数 : L/R 2 チャネル
• デジタル入力インタフェース : 1 系統 (マスタモード / スレーブモード動作)
守
• 電源電圧
• 3.3 V±0.3 V (アナログ PLL 回路用)
• 3.3 V±0.3 V (デジタル I/O 回路用)
• 1.8 V±0.15 V (内部デジタル回路用)
保
• 動作周波数
• システムクロック
: 27 MHz (内部画像符号化部 108 MHz，音声符号化部 36 MHz)
• ビデオデータ入力クロック: 27 MHz
• オーディオマスタクロック: 384 fs / 256 fs (fs = 48 kHz / 44.1 kHz)
• コードデータ出力クロック: 最大 16 MHz (クロック入力モード時)
27 MHz，6.75 MHz，3.375 MHz (クロック出力モード時)
• DMA 転送クロック
: 最大 33 MHz (1 バスサイクル転送時)
• 外部 SDRAM
• 64Mビット (512kワード × 32ビット × 4バンク × 1 個または1Mワード × 16 ビット × 4バンク × 2個)
• パッケージ
• C-CSP 239ピン
保
守
• ホストインタフェース
• アドレス入力 5 ビット，データ入出力 16 ビット，外部割込み出力 1 本
■ 用途
• DVD レコーダ等の MPEG2 方式による AV 記録機器のエンコード
発行年月 : 2002年9月
SDD00028AJM
1
MN85572
■ ブロック図
MN85572 は大きく分けて 5 ブロックから構成されています。
その内訳は以下のとおりです。
1. MPEG2 画像符号化を行う画像符号化部
2. Dolby Digital および MPEG1 Layer2 Audio音声符号化を行う音声符号化部
3. 画像符号化データ，音声符号化データを多重化する多重化部
4. 外部 SDRAM とデータのやり取りをする SDRAM インタフェース部
5. 外部 Host からの制御信号を受けたり，LSI の状態を知らせる Host インタフェース部
止
SDRAM (64M-bit)
画像クロック信号
音声データ信号
多重化部
音声符号化部
Host I/F部
保
守
音声クロック信号
画像符号化部
廃
画像データ信号
予
最一定品
新括種
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ht 情て保
tp 報保守
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w ホ廃
w
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SDRAM I/F部
Codeデータ
Host-Bus
■ 機能仕様 (ハードウェア)
1. ビデオ入力部
2. ビデオ符号化部
2
ITU-R BT.656 (D1パラレル 4 : 2 : 2，Y/Cb/Cr多重 8-bit 27 MHz) 1 系統
720 画素 × 480 画素 × 29.97 frame/s,
720 画素 × 576 画素 × 25 frame/s
保
守
デジタルビデオ入力
プログラムメモリサイズ
最大 8k ステップ (ROM) + 2k ステップ (RAM)
対応規格
ISO/IEC 13818-2 (MPEG2 ビデオ) MP@ML 以下
ISO/IEC 11172-2 (MPEG1 ビデオ)
画像フォーマット変換
水平変換
4 : 2 : 2 (NTSC/PAL) → 4 : 2 : 0変換，720 → 352 変換，
720 → 704 画像切り出し機能
垂直変換
480 → 240 変換または576 → 288 変換
SDD00028AJM
MN85572
■ 機能仕様 (ハードウェア)(つづき)
2. ビデオ符号化部(つづき)
画像符号化機能
GOP 構造
M = 1 ∼ 3，N = 可変
ピクチャ構造
Frame 構造，Field構造
動き検出機能
複数の探索範囲 & 探索精度のモードをマイクロコード
で適応的に選択可能
レベル補正動き検出機能（フェードイン・アウト対策）
動き検出範囲
<Mode2>
P ピクチャ H : ±60 画素，V : −48 画素 ∼ +46 画素
B ピクチャ H : −48 画素 ∼ +44 画素，V : −32 画素 ∼ +30 画素
止
水平 4 画素精度，垂直 1 画素精度で探索
<Mode1>
P ピクチャ H : ±30 画素，V : −24 画素 ∼ +22 画素
予
最一定品
新括種
のし、
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。
B ピクチャ H : −24 画素 ∼ +22 画素，V : −16 画素 ∼ +14 画素
水平 2 画素精度，垂直 1 画素精度で探索
廃
<Mode0>
P ピクチャ H : ±15 画素，V : −8画素 ∼ +6画素
B ピクチャ H : −12 画素 ∼ +11 画素，V : −8 画素 ∼ +6画素
水平 1 画素精度，垂直 1 画素精度で探索
DCT/ 量子化モード Frame/Field DCT機能，Intra DC = 8-bit ∼ 11-bit対応
守
量子化テーブル
TM 方式のデフォルト値
DCT 係数スキャン Zigzag scan，Alternate scan
高画質化機能
保
マイクロコードで制御 (CBR/VBR 対応可能)
モード選択方法
マイクロコードで制御
画像の特長抽出機能ならびに時間軸，水平，垂直フィルタ搭載
3. オーディオ符号化部
対応規格
Dolby Digital，リニア PCM，MPEG1 Layer2 Audio
オーディオ入力 I/F
チャネル数
デジタル入力インタフェース 1 系統 (L/R 多重シリアル)
L/R 2 チャネル
48 kHz/44.1 kHz (リニア PCM 時は 48 kHz のみ)
保
守
サンプリング周波数
量子化ビット数
コード出力制御方法
動作モード
16-bit, 18-bit, 20-bit, 24-bit : Dolby Digital時
16-bit, 18-bit, 20-bit, 24-bit : MPEG1 Layer2 Audio 時
1 6-bit : リニア PCM 時
オーディオマスタ動作または，オーディオスレーブ動作
4. 多重化部
プログラムメモリサイズ
8k ステップ (RAM)
コード出力ビットレート
可変 (最大 15 Mbps)
コード出力方式
スタンドアローン8-bit/1-bit または DMA 転送 16-bit
コード出力フォーマット
Video elementary stream / program stream / transport stream
注 ) 2.，3.，4. は，ハードウェア上実現可能な機能仕様です。実際に発揮される機能は，パワーオン後にダウンロードされ
るマイクロコードによって，制限を受けます。
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3
MN85572
■ システム構成例
SDRAM
SDRAM I/F部
A/D変換
フレーム同期処理
ITU-R BT.656変換
画像符号化部
アナログ
音声信号
A/D変換
音声符号化部
多重化部
止
アナログ
画像信号
データ蓄積
メディア等
予
最一定品
新括種
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。
Host I/F部
コード出力
制御回路
廃
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システム制御マイコン
守
画像データ入力と PCM データ(音声データ)入力は，本 LSI への入力前に同期処理されている必要があり
ます。同期処理がされない場合においては，画像と音声の大きなずれが発生するため，多重化処理に破綻を
生じる可能性があります。
また，
上記同期処理を実施した場合においても，画像符号化部のクロックと音声符号化部のクロックが異
なるので，コード出力されるストリームデータは毎回一致しない可能性があります。
■ チップ状態遷移
保
MN85572 は RESET 状態，HOLD 状態，RUN 状態，SLAVE 状態の４つの遷移状態を持っています。図 1 に
チップ状態遷移図を示します。また，これらの遷移状態は，直接アドレスレジスタの CHIPST1 にある chip
state[1:0]レジスタを読み出すことで確認できます。
4
保
守
RESET 状態
RESET状態はチップの初期化状態で，
外部入力端子NRSTをアサートして遷移するケース(ハードリセッ
ト)と，外部ホストから直接アドレスレジスタに割り当てられている，リセット用レジスタに "1" を書き込
むことで遷移するケース(ソフトリセット)の２つの遷移過程があります。
なお，
ハードリセットが行われると，
自動的にリセット用レジスタに "1"が立てられますので，NRST端子
をネゲートしただけではRESET状態からHOLD状態への遷移は起こりません(ハードリセットからソフト
リセットへ変化します)。NRST 端子のネゲート後に必ずリセット用レジスタの値を"0" に書き換える必要
があります。
また，
ハードリセット中は内部資源へのアクセスはできません。ソフトリセット中は直接アドレスレジ
スタの CHIPCTL0 (リセット用レジスタを含んだ制御レジスタ群)のみアクセス可能です。
さらに，ハードウェアリセットのためには，SCLK端子，PCKI端子に所定のクロック信号を入力する必要
があります。
上記2つのクロック信号が入力されない場合のハードウェアリセット動作は保証されません。
(VCLK，RCLKI，DMACLK についてはリセット動作では利用していません。また音声符号化を実施しない
場合でも PCKI を供給する必要があります。)
なお，ソフトリセットを解除する前，すなわち，RESET 状態からHOLD 状態への遷移を実行させる前に，
VCLK端子，RCLKI端子等のアプリケーション実行に必要なクロック信号すべてを供給しておく必要があ
ります。必要なクロック供給が行われない場合のチップの動作は保証されません。
また，
利用しないクロック入力端子はすべて 3.3 V 電源に固定する必要があります。
1.
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MN85572
■ チップ状態遷移(つづき)
2. HOLD 状態
HOLD 状態は他のすべての状態に対してニュートラルな状態です。
RESET 状態，RUN 状態，SLAVE 状態間の遷移はこのHOLD 状態を必ず経由する必要があります。RESET
状態からは，直接アドレスレジスタの CHIPCTL0 にある soft reset レジスタに "0" を書き込むことで遷移し
ます。RUN状態からは，
チップ内部の全コアの動作が停止すると自動的に遷移します。SLAVE状態からは，
直接アドレスレジスタの CHIPCTL0 にある slave en レジスタに"0" を書き込むことで遷移します。
HOLD 状態を経由しない上記 3 つの状態間の遷移については，チップの内部レジスタ等の値は保証され
ません。
また，HOLD 状態ではチップの内部資源の内，直接アドレスレジスタのみアクセスが可能です。
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。
止
3. RUN状態
RUN 状態はマイクロコード実行中の状態で，直接アドレスレジスタに割付けられている，SRISC 起動用
レジスタ(srisc en)に "1" を書き込むことにより，HOLD 状態から遷移します。この状態中，外部出力端子
BUSY は"H" を出力しています。
RUN状態からHOLD状態への遷移は，チップ内部の各コアの動作をSRISCのマイクロコードにて終了さ
せた後に，SRISC のマイクロコード自身の終了を持って自動的に遷移します。この時，BUSY 端子の出力は
"L" となります。内部のコアの動作を終了させない場合は，SRISC のマイクロコードが停止状態でも RUN
状態のままとなりますのでご注意ください。
Power on
unknown
NRST = "L", SCLK, PCKI input
RESET
HARD RESET
NRST = "H"
SOFT RESET
保
守
保
守
4. SLAVE状態
SLAVE状態はマイクロコードをダウンロードしたり，
必要なパラメータをレジスタにセットするための
状態で，HOLD 状態の時に CHIPCTL0 の slave en レジスタに "1" を書き込むことで遷移します。この設定を
実行すると，
ほかの状態ではアクセスできない命令メモリ等の資源を読み書きすることが可能となります。
SLAVE 状態から HOLD 状態への遷移は CHIPCTL0のslave enレジスタに"0" を書き込むことで行われま
す。
soft reset = 1
soft reset = 0
HOLD
slave en = 1
srisc en = 1 (auto clear)
slave en = 0
全コアの停止
SLAVE
RUN
図 1. チップ状態遷移図
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■ 外部端子によるモード設定
本LSIのコード出力インタフェースのモードとPCMデータ(音声データ)入力インタフェースのモードは，
それぞれ外部端子の設定を切り換えることで変化させることができます。
ただし，これらの切り換えをチップの動作中に行った場合は，その後の動作については保証できません。
3.3 V 電源または接地電位に固定してご利用ください。
1. コード出力インタフェースモード
本 LSI のコード出力インタフェースはRMRS 端子およびHCIFZ 端子を "H"/"L" いずれかに固定すること
により，インタフェースのモードを切り換えて利用することができます。
1) RSLAVE モード/RMASTER モード (RMRS 端子によるモード切換)
コード出力インタフェースの出力が外部からのクロック信号(RCLKI)に同期する，本LSIから出力す
るクロック信号(RCLKO)に同期するという違いがあります。
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。
止
(1) RSLAVE モード (このモードでは，コード出力形式は 8 ビットパラレル出力のみ)
反転クロック入力スタンドアローンモードまたは，
正転クロック入力スタンドアローンモード。
(2) RMASTER モード
ARIB パラレルインタフェース準拠モード(8 ビット)または，1 ビットシリアル TS 出力モード。
廃
表 1. RMRS 端子によるモード変化
RCLK
RMRS 端子状態
モード名
PCLKI
RCLKO
摘要
"L"
RSLAVEモード
クロック入力
開放 (N.C.)
8-bit パラレル出力のみ
"H"
RMASTER モード
"H" 固定
クロック出力
8-bit/1-bit の出力が可能
守
また，R M R S 端子を " H " 固定とする R M A S T E R モードにおいては，その出力クロック周波数を
RCKSEL[1:0]端子で切り換えることが可能です。コードを受けるLSIの仕様に合わせて，3.3 V電源また
は接地電位に固定してご利用ください。
表 2. RCLKO 出力周波数切換
RCKSEL[1:0] 端子状態
0
0
1
RCLKO
摘要
RCKSEL[0]
出力周波数 (MHz)
0
6.75
8-bit パラレル出力で利用
1
3.375
8-bit パラレル出力で利用
1
27
1-bit シリアル出力で利用
保
守
保
RCKSEL[1]
2) 出力固定モード / 出力制御モード (HCIFZ 端子によるモード切換)
コード出力インタフェースの出力が出力固定であるか，
Hi-Z と出力動作を切り換えるかに違いがあ
ります。
(1) 出力固定モード
コード出力関係端子(CDO[7:0]，CDREADY，SOP[1:0])は常に出力状態となります。
(2) 出力制御モード
コード出力関係端子(CDO[7:0]，CDREADY，SOP[1:0])を CHIPCTL0 にマッピングされている
lcifout レジスタの値で出力制御します。
lcifout の初期値は"1" で，コード出力関係端子は Hi-Z 状態です。
lcifout の値を "0" とすると出力状
態になります。
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■ 外部端子によるモード設定(つづき)
1. コード出力インタフェースモード(つづき)
2) 出力固定モード / 出力制御モード (HCIFZ 端子によるモード切換) (つづき)
表 3. HCIFZ 端子によるモード変化
HCIFZ 端子状態
lcifout レジスタ状態
コード出力関係端子状態
"L"

常時出力
"H"
0
1 (default)
出力
Hi-Z (プルアップなし)
止
なお，RMRS 端子および HCIFZ 端子による制御は独立に行うことが可能です。
廃
予
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。
2. 外部端子による PCM データ入力インタフェースモードの設定
本LSIのPCMデータ入力インタフェースは，AMAS端子を"H"/"L"いずれかに固定することにより，イン
タフェースのモードを切り換えて利用することができます。
ただし，切り換えをチップの動作中に行った場合は，その後の動作については保証できません。3.3 V 電
源または接地電位に固定してご利用ください。
PCM データ入力インタフェースのモードには，
(1) 外部 A/D コンバータへ PCM クロック(PCK)，ビットクロック(BCK)，L/R チャネル判別クロック
(LRCK)を本 LSI より出力する PCM マスタモード
(2) 外部 A/D コンバータから PCM クロック(PCK)，ビットクロック(BCK)，L/R チャネル判別クロック
(LRCK)を本 LSI へ供給する PCM スレーブモード
守
があります。
なお，マスタモード時に本LSIから外部へクロックを出力開始するのは，RESET状態からHOLD状態に移
行し，後述する直接アドレスレジスタ CHIPCTL0 の amsck dis に "0" を設定(default : "1")した後になります。
表 4. PCM データ入力インタフェースモード
"L"
"H"
モード名
PCM マスタ
摘要
PCKI 端子に PCK の原信号(384 fs/256 fs)を入力
PCKO 端子より PCK を出力
BCKIO 端子より BCK を出力
LRCKIO 端子より LRCK を出力
PCM スレーブ
保
守
保
AMAS 端子状態
PCKI 端子に PCK の原信号(384 fs/256 fs)を入力
PCKO 端子は開放 (N.C.)
BCKIO 端子にBCK を入力
LRCKIO 端子に LRCK を入力
注 ) マスタ/ スレーブの設定は，
AMAS 端子による設定と，
音声符号化 DSP にあるレジスタ設定の両方が必要です。
レジス
タへは符号化用 RISC プロセッサ(SRISC)の µ コードにより設定する必要があります。どちらか一方では正しく設定
されませんのでご注意ください。
SDD00028AJM
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MN85572
■ 内部資源マッピング
本 LSI には，外部ホストからのアクセス方法の異なる２種類の内部資源群があります。
1. 直接アドレス資源群 (レジスタのみ)
主に外部からの LSI 制御を行ったり，LSI の内部状態を示す資源群です。
各レジスタは 16-bit です。
2. 間接アドレス資源群 (メモリ)
主に初期ロード時のマイクロコードを保持するメモリ等の資源群です。
以下この２つの資源群についてアクセス方法と詳細な内容を説明します。
表 1. 直接アドレスレジスタアドレスマップ
止
1. 直接アドレス資源群
外部端子 HA[4:0]にアドレスを指定してアクセスします。
直接アドレス資源群のマッピングを表 1, 図 1 に示します。また，
それらの各ビットについての説明をそ
の後に記しています。
Name
r/w
%00000
CHIPCTL0
r/w
%00001
reserved
%00010
CHIPST0
r
チップ状態表示レジスタ 0 (割込み)
%00011
CHIPST1
r
チップ状態表示レジスタ 1 (チップ遷移状態，busy 信号)
%00100
STMASK
r/w
状態報告信号マスクレジスタ
%00101
PARAM
r/w
パラメータレジスタ
%00110
INADR0
r/w
間接アクセスアドレスレジスタ
%00111
reserved
%01000
INDAT0
r/w
間接アクセスデータレジスタ
%01001
reserved
%01010
reserved
守
廃
チップ制御信号レジスタ 0
%01011
reserved
%01100
reserved
%01101
reserved
%01110
DMAACC
r
DMA アクセスレジスタ
%01111
保
守
保
Function
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HA[4:0]
r
外部ホスト − SRISC 通信用レジスタ (データ受信用)
r/w
外部ホスト − SRISC 通信用レジスタ (データ送信用)
%10000 ∼
reserved
HIFREG0 ∼
%10111
HIFREG7
%11000 ∼
%11111
HIFREG8 ∼
HIFREG15
注 ) 1. CHIPCTL0 はハードウェアリセット(NRST 端子 = "L")でのみリセットされます。
2. reserved の領域へのアクセスが行われた場合，それ以降のチップの動作は保証しません。
3. r/w はそれぞれ外部ホストから見た，読み出し / 書き込みを意味します。
r のみの場合は読み出し専用であることを示しています。
4. ソフトリセット中は，CHIPCTL0 以外のレジスタに対するアクセスは無効となります。
ハードリセット中はすべてのアクセスが無効となります。
5. CHIPCTL0, CHIPST0, CHIPST1, STMASK, INADR0, HIFREG0 ∼ HIFREG15 は HOLD 状態，SLAVE 状態，
RUN 状態
のいずれにおいても読み出し可能です。
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■ 内部資源マッピング(つづき)
1. 直接アドレス資源群(つづき)
%00011
CHIPST1
%00100
STMASK
%00101
PARAM
%00110
INADR0
%01000
INDAT0
%01110
DMAACC
%10000
HIFREG0
%10001
HIFREG1
%10010
HIFREG2
%10011
HIFREG3
%10100
HIFREG4
%10101
HIFREG5
%10110
HIFREG6
%10111
%11000
%11001
%11010
HIFREG7
HIFREG8
HIFREG9
HIFREG10
HIFREG11
保
%11011
12
11
10
ac3
ml2
9
8
7
6
lcif dma dma inth
out mode sel
1
dma cdif
clkon mode
%11100
HIFREG12
%11101
HIFREG13
%11110
HIFREG14
%11111
HIFREG15
5
0
4
3
2
1
0
srisc amsck 1 slave soft
en dis
en reset
srisc srisc srisc srisc
int3 int2 int1 int0
chip 0 srisc
chip
busy
busy
state
1
1 srisc srisc srisc srisc
msk3 msk2 msk1 msk0
cif
voffset1
voffset0
mode
inadr0
indat0
dmaacc
hifreg0
hifreg1
hifreg2
hifreg3
hifreg4
hifreg5
hifreg
hifreg7
hifreg8
hifreg 9
hifreg10
hifreg11
hifreg12
hifreg13
hifreg14
hifreg15
保
守
注)
13
止
CHIPST0
14
廃
%00010
15
守
Name
CHIPCTL0
予
最一定品
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を
jp
。
HA[4:0]
%00000
reserved bit であることを示します。
reserved bit を含む直接アクセスレジスタへの書き込みの際に，これらの reserved bit の値には制限はありません。
図 1. 直接アドレスレジスタのビットマップ
なお，ソフトリセット(CHIPCTL0[0] (soft reset)に "1" を設定することで HOLD 状態から RESET 状態に遷
移 : ■ チップ状態遷移，図 1. チップ状態遷移図参照)の場合，直接アドレスレジスタ CHIPCTL0 の内容は
リセットされません。
また，直接アドレスレジスタ CHIPCTL0の srisc en, slave en, soft reset の3 ビットは，2 つ以上同時にアサー
ト("1" 設定)しないでください。
さらに，srisc en に関しては，アサート("1" 設定)後，外部端子 BUSY が"L" になるまでは再び起動をかけな
いでください。
SDD00028AJM
9
MN85572
■ 内部資源マッピング(つづき)
2. 間接アドレス資源群 (初期ロードメモリ)
直接アドレス資源群以外のチップ内部資源(多重化部 RISC メモリ資源)を割当てており，間接アクセス
アドレスレジスタINADR0に間接アドレス資源群のアドレスを設定したうえで，間接アクセスデータレジ
スタ INDAT0を読み書きすることにより，間接的に内部資源をアクセスすることができるようになってい
ます。
これらの資源はSLAVE状態になった場合のみアクセス可能となります。また，1アドレス16-bitデータ構
成ですが，間接アドレスアクセスによる書き込みでは，32-bit 単位でアクセスを行う必要があります。
下表にそのアドレスを示します。
表 2. 間接アドレス資源群アドレス
inadr *1
止
説明
reserved
$8000 ∼ $8FFF
画像符号化部RISC 命令メモリ : 2 kword × 32-bit
$9000 ∼ $9FFF
多重化部 RISC データメモリ : 2 kword × 16-bit *2
$A000 ∼ $DFFF
多重化部 RISC 命令メモリ : 8 kword × 24-bit
$E000 ∼ $FFFF
reserved
廃
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
$0000 ∼ $7FFF
10
保
守
保
守
注 ) *1 : inadr は間接アドレス資源へアクセスする場合に間接アクセスアドレスレジスタ INADR0 に設定する値です。
*2 : 偶数アドレスのみデータが存在します。
SDD00028AJM
MN85572
■ 信号および端子
SCLK
Control
NRST
BUSY
Video I/F
VIN[7:0]
VCLK
Host I/F
HA[4:0]
HD[15:0]
NHCS
NHRE
NHWE
NHINT
DMACLK
NHDACK
NHDREQ
廃
守
保
Audio I/F
RMRS
RCLKI
RCLKO
CDO[7:0]
CDREADY
CDACK
SOP[1:0]
HCIFZ
RCKSEL[1:0]
Code I/F
MCLK
MCLKIN
MCKE
NMCS
NMRAS
NMCAS
NMWE
MDQM
MA[13:0]
MDQ[31:0]
SDRAM I/F
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
Clock
止
1. 信号の概要
本 LSI の入出力信号は図 1 に示すような機能に分類することができます。
また，
それぞれの内容を表 1 に示します。
全信号端子はLVTTL 規格に対応しています。
ADIN
PCKI
PCKO
BCKIO
LRCKIO
AMAS
AVDD
(3.3 V PLL用)
239-pin
AGND
GND
1.8 V-VDD
3.3 V-VDD
Power
図 1. MN85572の入出力信号
保
守
表 1. 端子説明
I/O
I
システムクロック入力端子
NRST
I
チップ初期化用リセット入力信号端子
BUSY
O
チップ状態出力信号端子
Video I/F
VCLK
I
画像データ入力クロック端子
Video I/F
VIN[7:0]
I
画像データ入力信号端子
Host I/F
HA[4:0]
I
ホストインタフェースアドレス信号端子
Host I/F
HD[15:0]
I/O
ホストインタフェースデータ入出力端子
Host I/F
NHCS
I
ホストインタフェースチップセレクト信号端子
Host I/F
NHRE
I
ホストインタフェースリードイネーブル信号端子
Host I/F
NHWE
I
ホストインタフェースライトイネーブル信号端子
分類
Clock
Control
Control
端子名
SCLK
内容
SDD00028AJM
11
MN85572
■ 信号および端子(つづき)
1. 信号の概要( つづき)
表 1. 端子説明(つづき)
端子名
内容
I/O
NHINT
O
ホストインタフェース割込み発生告知信号端子
Host I/F
DMACLK
I
1 バスサイクルモード DMA 出力時クロック信号端子
Host I/F
NHDACK
I
コード出力イネーブル信号端子 (DMA 時)
Host I/F
NHDREQ
O
DMA 転送要求信号端子
Audio I/F
ADIN
I
PCM データ入力(音声データ入力)端子
Audio I/F
PCKI
I
PCM マスタクロック入力端子
Audio I/F
PCKO
O
PCM マスタクロック出力端子
Audio I/F
BCKIO
I/O
Audio I/F
LRCKIO
Audio I/F
AMAS
I
PCM マスタモード・スレーブモード切換端子
Code I/F
RMRS
I
コード出力クロック入出力切換端子
Code I/F
RCLKI
I
コード出力クロック入力端子 (プルアップ)
Code I/F
RCLKO
O
コード出力クロック出力端子
Code I/F
CDO[7:0]
O
コード信号出力端子
Code I/F
CDREADY
O
コード出力レディ信号端子
Code I/F
CDACK
I
コード出力要求信号端子 (プルアップ)
SOP[1:0]
O
コード出力フラグ信号端子
HCIFZ
I
コード出力端子初期状態制御端子
RCKSEL[1:0]
I
コード出力クロック周波数制御端子
MCLK
O
外部 SDRAM 用クロック出力端子
SDRAM I/F
MCLKIN
I
外部 SDRAM − MN85572 間データ転送用クロック入力端子
SDRAM I/F
MCKE
O
外部 SDRAM 用クロックイネーブル信号出力端子
SDRAM I/F
NMCS
O
外部 SDRAM 用チップセレクト信号出力端子
SDRAM I/F
NMRAS
O
外部 SDRAM 用 RAS 信号出力端子
SDRAM I/F
NMCAS
O
外部 SDRAM 用 CAS 信号出力端子
SDRAM I/F
NMWE
O
外部 SDRAM 用ライトイネーブル信号出力端子
SDRAM I/F
MDQM
O
外部 SDRAM 用データ出力バッファ制御信号出力端子
SDRAM I/F
MA[13:0]
O
外部 SDRAM 用アドレス出力端子
SDRAM I/F
MDQ[31:0]
Power
AVDD
I
PLL 用電源端子 (3.3 V)
Power
AGND
I
PLL 用接地端子
Power
3.3V-VDD
I
3.3 V 電源端子
Power
1.8V-VDD
I
1.8 V 電源端子
Power
GND
I
接地端子
Code I/F
保
SDRAM I/F
12
L-ch., R-ch. 判別クロック入出力端子
廃
I/O
守
Code I/F
ビットクロック入出力端子
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
Code I/F
止
Host I/F
保
守
分類
I/O
外部 SDRAM 用データ入出力端子 (プルアップ)
SDD00028AJM
-
MN85572
■ 信号および端子(つづき)
2. 端子配置
図 2 に本 LSI の端子配置(プリント基板上に配置するランドパターンイメージ)を示します。
パッケージは，C-CSP 239-pin(0.8 mm ピッチ，補強ランド付き)です。
MDQ
11
GND
MDQ
2
GND
MDQ
7
GND
N.C.
MDQ
12
MCLK NMWE MCLK
IN
3.3
VDD
MDQ
3
NMCS
GND
1.8
VDD
GND
MDQ
13
1.8
VDD
MDQ
20
MDQ
16
3.3
VDD
3.3
VDD
MDQ
24
MDQ
21
T
N.C.
R
HD2
MCKE
MDQ
0
MDQ
5
1.8
VDD
MDQ MDQM
10
3.3 NMCAS MDQ
VDD
15
MDQ
22
GND
MDQ
25
MDQ
26
MDQ
29
P
HD4
HD0
GND
3.3
VDD
MDQ
1
MDQ
6
1.8
VDD
3.3
VDD
3.3
VDD
MDQ
14
MDQ
19
GND
MDQ
27
GND
MDQ
28
MA12
N
1.8
VDD
HD3
HD5
GND
HD1
MDQ
4
MDQ
9
GND NMRAS MDQ
17
MDQ
18
MDQ
23
3.3
VDD
MDQ
31
GND
MA8
M
HD8
3.3
VDD
HD10
HD6
GND
HD11
HD14
HD12
RCLKO
1.8
VDD
GND
3.3
VDD
GND
GND
MDQ
8
N.C.
N.C.
N.C.
N.C.
MA11
MDQ
30
MA13
1.8
VDD
3.3
VDD
MA7
L
HD9
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
MA10
GND
MA9
1.8
VDD
MA6
K
廃
HD7
HD13
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
GND
3.3
VDD
MA5
3.3
VDD
MA4
J
3.3
VDD
N.C.
N.C.
N.C.
N.C.
N.C.
N.C.
MA1
MA2
3.3
VDD
MA3
(GND)
H
3.3
VDD
N.C.
N.C.
N.C.
N.C.
N.C.
VIN7
VCLK
MA0
GND
1.8
VDD
(GND)
G
NRST
NH
RE
N.C.
N.C.
N.C.
N.C.
3.3
VDD
VIN3
VIN6
VIN4
GND
(3.3)
F
SOP0
CDO3
CDO4
NH
INT
1.8
VDD
GND
3.3
VDD
VIN2
GND
3.3
VDD
VIN5
(GND)
E
HCIFZ CDO2
CDO6
CDO7
NH
DREQ
3.3
VDD
AMAS
GND
GND
N.C.
GND
3.3
VDD
1.8
VDD
D
3.3
VDD
ADIN
BUSY
GND
GND
3.3
VDD
GND
AVDD
AGND
VIN0
VIN1

C
CDO1
CDO5
3.3
VDD
N.C.
NH
(GND)
DACK
GND
(GND)
N.C.
1.8
VDD
HA0
HA2
1.8
VDD
HA1
3.3
VDD
NHWE
HA4
NHCS
1.8
VDD
HA3
3.3
VDD
GND
RCK
SEL0
GND
RCK
SEL1
RMRS CDACK GND
保
守
DMA
CLK
N.C.
15
SOP1
保
守
CDRE
ADY
16
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
RCLKI HD15
止
3.3
VDD
3.3
VDD
PCKI
PCKO
BCK
IO
1.8
VDD
13
12
11
10
9
8
CDO0
1.8
VDD
14
(GND) LRCK
IO
7
6
SCLK
(3.3)
(GND)
5
4
3
B
N.C.
2
A
1
注 ) (GND) : 接地電位に固定してください。
(3.3) : 3.3 V 電源に固定してください。
N.C. : 該当端子を電気的に開放状態にしてください。
(チップとプリント基板の圧着をよくするため，対応するランドとピンははんだ接着させてください。)
図 2. 端子配置図
SDD00028AJM
13
MN85572
■ インタフェース
1. ホストインタフェース
外部ホストから本LSIの内部資源に対するアクセスは，ホストインタフェース部(HIF)を通じて行われま
す。ホストインタフェース端子の一覧を表 1 に示します。
表 1. ホストインタフェース端子
端子名
I/O
HA[4:0]
I
機能
HD[15:0]
I/O
ホストインタフェースデータ入出力端子
直接アドレスアクセス内部資源への書き込みデータを設定したり，直接アドレ
スアクセス内部資源の値が返されます。
NHCS
I
ホストインタフェースチップセレクト信号入力端子
本 LSI に対するアクセスを実施することを指示する信号です。この信号の "L" の
期間がアクセス期間となります。
NHRE
I
NHWE
I
NHINT
O
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
止
ホストインタフェースアドレス信号入力端子
直接アドレスアクセス内部資源のアドレスを設定します。
廃
ホストインタフェースリードイネーブル信号入力端子
読み出しアクセスの実行を指示する信号です。
ただしNHCS が "L" の期間のみ有効です。
ホストインタフェースライトイネーブル信号入力端子
書き込みアクセスの実行を指示する信号です。
ただしNHCS が "L" の期間のみ有効です。
守
ホストインタフェース割込み発生告知信号出力端子
"L" の場合に，本 LSI の内部から外部ホストに割込み信号が発生したことを示す
信号です。
14
保
守
保
2. コード出力インタフェース
1) コード出力モード
コード出力インタフェースの出力形式としては，
専用の端子群を利用して出力する，
「スタンドアロー
ンモード(8-bit パラレル /1-bit シリアル)」と，ホストインタフェースと共通の外部ホストバスを利用し
て出力する，
「 DMA 転送モード(16-bit パラレル)」の大きく２つの種類があります。
この２つの形式の選択は，直接アドレスレジスタの１つである，CHIPCTL0のdma selレジスタに設定
する値で行うことが可能です。"0" の場合にスタンドアローンモード，"1" の場合に DMA 転送モードと
なります。
さらに，スタンドアローンモードには，コード出力用クロック(RCLKI)を本 LSI に入力して利用する
２つのモード，
「反転クロック入力スタンドアローンモード」
「正転クロック入力スタンドアローンモー
/
ド」と，コード出力用クロック(RCLKO)を本 LSI から出力して利用するモード，
「 ARIB パラレルインタ
フェース準拠モード(TS 出力)」と「シリアル TS 出力モード」の計４つの種類があります。
また，DMA 転送モードには，データ転送に要するバスサイクル数の異なる，
「 1 バスサイクルDMA 転
送モード」と「2 バスサイクル DMA 転送モード」の 2 種類があります。
表 2 に各モードと設定方法，利用する端子リスト，
クロック周波数等のまとめを示します。
なお，いずれのモードにおいても，1回のハンドシェイクあたりの有効な出力データ数は最大2 048バ
イトで，平均出力ビットレートの最大値は 15 Mbps です。
SDD00028AJM
MN85572
■ インタフェース(つづき)
2. コード出力インタフェース(つづき)
1) コード出力モード(つづき)
表 2. コード出力インタフェースモード一覧
モード制御
モード
正転クロック入力
RCKSEL
sel
RS
[1]
[0]
"0"
"L"
"L"
"L"
"H"/
"L"
"00"
保
−
"H"
"1"
−
−
CDO[7:0]
CDREADY
CDO[7:0]
CDREADY
RCKIに入力
MSB
最大 16 MHz ファースト
RCKOから
出力
SOP[0]
(SOP[1]) *1
6.75 MHz/
3.375 MHz
CDO[0]
CDREADY
RCKOから
出力
SOP[0]
(SOP[1]) *1
27 MHz
"0"
HD[15:0]
NHDREQ
NHDACK
DMACLKに
入力
最大33 MHz
Big
Endian/
"1"
HD[15:0]
NHCS
クロック不要
Endian
"H"
−
−
データ
CDACK
(SOP[1:0]) *1
"11"
守
転送モード
2 バスサイクル
クロック
形式
止
"H"
利用端子名
mode mode
廃
シリアル TS 出力
dma
"01"
ARIB パラレル
インタフェース
準拠
cif
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
スタンドアローンモード
*2
RM
反転クロック入力
1 バスサイクル
D
M
A
dma
出力
Little
HA[4:0]
NHRE
NHDREQ
保
守
注 ) *1 : SOP[1:0]は SRISC のマイクロコードで "H"/"L" の制御が可能です。(ただし TS の場合は SOP[1]のみ)
*2 : DMA 転送モードでは，利用端子が異なるので，HCIFZ による制御は無効です。
SDD00028AJM
15
MN85572
■ インタフェース(つづき)
2. コード出力インタフェース(つづき)
2) 反転クロック入力スタンドアローンモード
反転クロック入力スタンドアローンモードを利用する場合，図 1 に示すように外部デバイスと接続
します。また，PARAM レジスタの cifmode[1:0]を "00" に設定してください。
注 ) HCIFZ 端子と lcifout レジスタの値により，各出力端子は図中の表の出力状態を取ります。
外部デバイス
MN85572
RMRS
CDO[7:0]
CDACK
RCLKI
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
RCKSEL[1]
止
CDREADY
RCLKO
RCKSEL[0]
SOP[1] *
(N.C.)
HCIFZ
lcifout
廃
SOP[0] *
出力状態
"H"
"H"
"L"
1
0

Hi-Z
出力
出力
注) * : SOP[1:0]はフラグ信号をマイクロコードで制御して利用する場合のみ接続してください。
利用しない場合は，
開放(N.C.)してください。
守
図 1. 反転クロック入力スタンドアローンモード接続例
3) 正転クロック入力スタンドアローンモード
正転クロック入力スタンドアローンモードを利用する場合，図 2 に示すように外部デバイスと接続
します。また，PARAM レジスタの cifmode[1:0]を"01" に設定してください。
外部デバイス
MN85572
RMRS
CDO[7:0]
CDREADY
保
守
保
注 ) HCIFZ 端子と lcifout レジスタの値により，各出力端子は図中の表の出力状態を取ります。
CDACK
RCLKI
RCKSEL[1]
RCLKO
RCKSEL[0]
(N.C.)
HCIFZ
SOP[1] *
lcifout
SOP[0] *
出力状態
"H"
"H"
"L"
1
0

Hi-Z
出力
出力
注) * : SOP[1:0]はフラグ信号をマイクロコードで制御して利用する場合のみ接続してください。
利用しない場合は，
開放(N.C.)してください。
図 2. 正転クロック入力スタンドアローンモード接続例
16
SDD00028AJM
MN85572
■ インタフェース(つづき)
2. コード出力インタフェース(つづき)
4) ARIB パラレルインタフェース準拠モード (TS 出力)
ARIBパラレルインタフェース準拠モードを利用する場合，図 3に示すように外部デバイスと接続し
ます。
また，PARAM レジスタの cifmode[1:0]を "11" に設定してください。
注 ) HCIFZ 端子と lcifout レジスタの値により，各出力端子は図中の表の出力状態を取ります。
外部デバイス
MN85572
RMRS
CDO[7:0]
CDACK
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
RCKSEL[1]
止
CDREADY
RCLKI
RCLKO
HCIFZ
lcifout
RCKSEL[0] *
SOP[0]
廃
"H"/"L"固定
出力状態
"H"
"H"
"L"
1
0

Hi-Z
出力
出力
注) * : RCKSEL[0]が"H"の場合はRCLKOの出力周波数は3.375 MHz
RCKSEL[0]が"L"の場合はRCLKOの出力周波数は6.75 MHz
守
図 3. ARIB パラレルインターフェイス準拠モード接続例
5) シリアル TS 出力モード
シリアルTS出力モードを利用する場合，
図 4に示すように外部デバイスと接続します。
また，PARAM
レジスタの cifmode[1:0]を "11" に設定してください。
外部デバイス
MN85572
RMRS
CDO[7:1]
N.C.
CDO[0]
保
守
保
注 ) HCIFZ 端子と lcifout レジスタの値により，各出力端子は図中の表の出力状態を取ります。
CDREADY
CDACK
RCKSEL[1]
RCLKI
HCIFZ
RCLKO
lcifout
RCKSEL[0]
SOP[0]
出力状態
"H"
"H"
"L"
1
0

Hi-Z
出力
出力
図 4. シリアル TS 出力モード接続例
SDD00028AJM
17
MN85572
■ インタフェース(つづき)
2. コード出力インタフェース(つづき)
6) 1 バスサイクル DMA 転送モード
DMA転送モードは，
コード出力を外部ホストバスに対してDMAデータ転送で行うモードです。DMA
転送モードには，DMA クロック信号(DMACLK)に同期した1 バスサイクルDMA 転送モードとクロッ
ク依存がない 2 バスサイクル DMA 転送モードの 2 つがあります。
いずれのモードにおいても，CHIPCTL0 の dmasel を "1" に設定する必要があります。
また，DMA 転送での入出力データのフォーマットは，PARAM のcdifmode の値により決定されます。
cdifmodeを"0"に設定した場合はLittle Endianになり，"1"に設定した場合はBig Endianになります。なお，
cdifmode のデフォルト値は"0" です。
なお，1 回の転送の有効最大データ数は 2 048 個以内とする必要があります。
DMACLK
I
NHDREQ
O
NHDACK
I
HD[15:0]
O
機能
1 バスサイクル DMA 転送用クロック信号入力端子
DMA 転送要求信号出力端子
DMA 転送アクノリッジ信号入力端子
廃
I/O
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
端子名
止
表 3. コード出力インタフェース端子 (1 バスサイクル DMA 転送モード)
DMA 転送時コード出力信号端子
守
7) 2 バスサイクル DMA 転送モード
2バスサイクルDMA転送モードは，直接アドレスアクセスレジスタを介してコードデータのDMA転
送を行うモードです。
利用する端子は直接アドレスアクセスと同一ですので説明を省略します。このモードにおいては，
NHDACK 信号とDMACLK 信号を用いません。そのため，両端子を "H" 固定する必要があります。
保
3. 画像データ入力インタフェース
本 LSI へは ITU-R BT.656 (D1 パラレル入力 4 : 2 : 2)のフォーマットで画像データを入力してください。
規格外の信号が入力された場合の動作は保証できません。
さらに，画像データ入力と PCM データ(音声データ)入力を，本 LSI の前段で同期処理する事を推奨しま
す。これらの処理を行わない場合においては，符号化の際に画像と音声の大きなずれを生じる可能性があ
ります。
下表に画像入力インタフェースで利用する端子を示します。
端子名
VCLK
VIN[7:0]
18
保
守
表 4. 画像データ入力インタフェース端子
I/O
I
I
機能
画像データ入力用クロック信号入力端子
画像データ入力端子
SDD00028AJM
MN85572
■ インタフェース(つづき)
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
止
4. PCM データ入力(音声データ入力)インタフェース
PCMデータ入力インタフェースは，
音声符号化部への音声データ (PCM化されたデジタル信号)を入力す
るためのインタフェースです。
本 LSI では，48 kHz あるいは 44.1 kHz の周波数でサンプリングされた音声データに対して符号化処理を
実施します。
符号化方式は，Dolby Digital，MPEG1 Layer2あるいはリニア PCM です。
符号化方式に応じて PCM データの入力量子化ビット数には制限があります。Dolby Digital と MPEG1
Layer2処理時の入力量子化ビット数は16-bit/18-bit/20-bit/24-bitです。
また，
リニアPCM処理時の入力量子化
ビット数は 16-bit のみです。
チャネル数は L/R 2 チャネルで，1-bit シリアル(MSB ファースト)です。
入力データフォーマットは，I2S フォーマット/ 前詰め / 後詰めに対応しています。
また，AMAS 端子を "L"/"H" 固定する事により，PCM マスタ動作と PCM スレーブ動作を切り換える事が
できます。(■ 外部端子によるモード設定，2. 外部端子によるPCM データ入力インターフェイスモードの
設定参照)
PCMデータ入力インタフェースのパラメータ設定は，
すべて多重化部の SRISCのマイクロコードで行い
ます。
I/O
PCKI
I
PCKO
O
BCKIO
O
LRCKIO
O
ADIN
I
機能
PCM 原クロック信号入力端子
PCM クロック出力端子
ビットクロック出力端子
L-ch.，R-ch. 判別クロック出力端子
守
端子名
廃
表 5. PCM データ入力(音声データ入力)インタフェース端子
PCM データ入力端子
384 fs
MN85572
PCKI
保
守
保
1) PCM マスタモード
AMAS 端子を"L" に接続すると PCM マスタモードとなります。
このモードで利用する場合の構成例を下図に示します。
AMAS
ADC
PCKO
CLK
L-ch. +
BCKIO
SCLK
L-ch. −
L/R
R-ch. +
SDATA
R-ch. −
LRCKIO
ADIN
図 5. PCM マスタモード構成例
SDD00028AJM
19
MN85572
■ インタフェース(つづき)
4. PCM データ入力(音声データ入力)インタフェース(つづき)
2) PCM スレーブモード
AMAS 端子を"H" に接続すると PCM マスタモードとなります。
このモードで利用する場合の構成例を下図に示します。
MN85572
ADC
384 fs
PCKO
PCKI
N.C.
BCKIO
SCLK
L-ch. −
L/R
R-ch. +
ADIN
SDATA
R-ch. −
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
AMAS
L-ch. +
止
LRCKIO
CLK
廃
図 6. PCM スレーブモード構成例
守
5. SDRAM インタフェース
本 LSI の SDRAMインタフェースは，
アクセス時間 6 ns 以下かつサイクル時間 8 ns 以下で，
CAS レイテン
シ "3" の JEDEC 標準のシングルデータレート SDRAM に対応しています。
データの転送は 32-bit 単位で行いますので，64M-bit × 32-bit の SDRAM 1 個または，64M-bit × 16-bit の
SDRAM 2 個を接続して使用します。
図 7 にSDRAM 1 個の場合，図 8 に SDRAM 2 個の場合の接続例を示します。
なお，これらの図には示してありませんが，SDRAMと本LSIとの配置位置，
配線引き回し等を考慮して，
波形整形のためのダンピング抵抗を挿入することを推奨します。
保
守
保
MN85572
MCLKIN
MCLK
MCKE
MA13
MA12
MA11
MA[10:0]
MDQ[31:0]
NMCS
NMRAS
NMCAS
NMWE
MDQM
64M-bit SDRAM
CLK
CKE
BA1
N.C.
11
32
BA0
AD[10:0]
DQ[31:0]
/CS
/RAS
/CAS
/WE
DQM3
DQM2
DQM1
DQM0
図 7. SDRAM インタフェース構成例 (64M-bit × 32-bit，1 個の場合)
20
SDD00028AJM
MN85572
■ インタフェース(つづき)
5. SDRAM インタフェース(つづき)
64M-bit SDRAM
64M-bit SDRAM
CLK
CLK
CKE
CKE
BA1
BA1
12
BA0
BA0
16
AD[11:0]
AD[11:0]
DQ[15:0]
MN85572
MCLK
MCKE
MA13
MA12
MA[11:0]
MDQ[15:0]
16
MDQ[31:16]
NMCAS
NMWE
/CS
/RAS
/RAS
/CAS
/CAS
/WE
/WE
DQM3
DQM3
DQM2
DQM2
DQM1
DQM1
DQM0
DQM0
守
MDQM
/CS
廃
NMRAS
DQ[15:0]
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
NMCS
止
MCLKIN
図 8. SDRAM インタフェース構成例 (64M-bit × 16-bit，2 個の場合)
保
6. 電源
1) 電源端子一覧
表 6. 電源一覧
端子名
接地用端子
PLL 回路以外の接地電位用の端子です。AVDD 以外の端子電圧は，本端子の電位が基準
となります。全 GND 端子，
AGND 端子を共通に接地電位としてください。
1.8 V-VDD
保
守
GND
機能
3.3V-VDD
I/O 回路電源電圧用端子
I/O 端子に使用する電源電圧用の端子です。すべての 3.3 V-VDD 端子に対して，共通に標
準値 3.3 V の電源電圧を供給してください。
AGND
内蔵 PLL 回路接地用端子
PLL 回路に使用する接地電位用の端子です。PLL 回路の AVDD 端子の電圧は，本端子の
電位が基準となります。全 GND 端子，
AGND 端子を共通に接地電位としてください。
AVDD
内蔵 PLL 回路電源電圧用端子
PLL 回路に使用する電源電圧用の端子です。PLL 回路のAVDD 端子に対して，標準値 3.3
V の電源電圧を供給してください。供給の際には，3.3 V-VDD 端子のノイズの影響が少
なくなるよう考慮してください。
内部回路電源電圧用端子
内部回路に使用する電源電圧用の端子です。すべての 1.8 V-VDD 端子に対して，共通に
標準値 1.8 V の電源電圧を供給してください。
SDD00028AJM
21
MN85572
■ インタフェース(つづき)
6. 電源( つづき)
2) 電源立ち上げ / 立ち下げシーケンス
3.3 V 系電源と 1.8 V 系電源の立ち上げおよび立ち下げは，同時(下図参照)に行ってください。
また，
電源以外の入力信号は，3.3 V系電源を印可する前には，
"H"レベルの入力を与えないでください。
なお，3.3 V-VDD ，AVDD ，1.8 V-VDD はいずれも滑らかに変化させてください。
3.3 V±0.3 V
3.3 V-VDD
AVDD
0V
±50 ms以内
止
1.8 V-VDD
1.8 V±0.15 V
±50 ms以内
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
図 9. 電源シーケンス
廃
7. リセット
1) リセット機能について
本LSIを初期化する方法としては，
外部端子NRSTを"L"にするハードリセットと，ホストインタフェ
−スを通じてCHIPCTL0 の soft reset レジスタに"1" を設定するソフトリセットの２種類があります。
ハードリセットは，本 LSI に電源を供給した直後に必ず実行する必要があります。電源供給後長期間
ハードリセットを行わないと，
初期状態が確定しないため，
システムの誤動作を引き起こす可能性があ
ります。
守
表 7. リセット端子
NRST
I
22
機能
チップ初期化用リセット信号入力端子
保
守
I/O
保
端子名
SDD00028AJM
MN85572
■ インタフェース(つづき)
7. リセット( つづき)
2) ハードウェアリセット動作シーケンス
電源を投入してからハードウェアリセットを実行し、RESET 状態を解除するまでのシーケンスを図
10 に示します。
止
(1) 電源投入後できるだけ早く NRST 端子に"L" を設定します。
(2) SCLK，PCKI 端子にそれぞれ規定のクロックを入力します。
(3) 内蔵 PLL の発振が安定する期間(500 µs 以上)，NRST 端子を "L" に保持し，その後 "H" にします。
これによりハードリセット状態からソフトリセット状態へ遷移します。
(4) その他の必要なクロック信号(VCLK，RCLKI，DMACLK 等)を入力します。
(5) CHIPCTL0 のsoft reset レジスタに"0" を設定します。
これにより RESET 状態から HOLD 状態へ遷移します。
VCLK, RCLKI,
DMACLK
4
廃
チップ状態
3
1
SCLK
HOLD状態
500 µs以上
保
PLL出力
Soft reset
レジスタ
2
図 10. ハードウェアリセットシーケンス
保
守
PCKI
RESET状態
守
NRST
Soft reset reg write "1"
5
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
Power On
SDD00028AJM
23
MN85572
■ 電気的特性
1. 絶対最大定格
項目
記号
定格
単位
I/O 電源電圧
3.3 V-VDD
− 0.3 ∼ +4.6
V
内部回路電源電圧
1.8 V-VDD
− 0.3 ∼ +2.5
V
PLL 回路電源電圧
AVDD
− 0.3 ∼ +4.6
V
入力電圧
VI
− 0.3 ∼ 3.3 V-VDD + 0.3 (上限 4.6)
V
出力電圧
VO
− 0.3 ∼ 3.3 V-VDD + 0.3 (上限 4.6)
V
IO
±12
mA
平均出力電流
4 mA セル
±24
PD
動作周囲温度
Topr
保存温度
1.8 (6 層)
W
0 ∼ +70
°C
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
許容損失
止
8 mA セル
Tstg
−40 ∼ +125
°C
守
廃
注 ) 1. 絶対最大定格は，本 LSI に印加しても破損を生じない許容値であり，動作を保証するものではありません。
2. すべての 3.3 V-VDD 端子，1.8 V-VDD 端子，GND 端子は，外部においてそれぞれ 3.3 V 電源，1.8 V 電源および接地電
位に直接接続してください。
3. 本 LSI の近傍の 3.3 V-VDD と GND の間，
1.8 V-VDD と GND の間，AVDD と GND の間にバイパスコンデンサを 0.1 µF
以上接続してください。
4. 電源以外の入力信号は，3.3 V 系(3.3V-VDD ，AVDD)電源を印加前に "H" レベルの入力を印加しないでください。
5. 電源立ち上げ / 立ち下げは極力同時に行ってください。それ以外の場合においては，下図のように，電源立ち上げ
は，3.3 V 系(3.3 V-VDD ，AVDD)，1.8 V 系(1.8V-VDD)の順番で行ってください。
また電源立ち下げは，1.8 V 系(1.8 V-VDD)，3.3 V 系(3.3 V-VDD ，AVDD)の順番で行ってください。
電源立ち上げ / 立ち下げタイミング図
3.3 V-VDD
AVDD
1.8 V-VDD
24
0V
0V
50 ms以内
保
守
保
50 ms以内
SDD00028AJM
MN85572
■ 電気的特性(つづき)
(GND = 0 V, AGND = 0 V)
2. 推奨動作条件
項目
記号
条件
最小
標準
最大
単位
I/O 電源電圧
3.3 V-VDD
3.0
3.3
3.6
V
内部回路電源電圧
1.8 V-VDD
1.65
1.8
1.95
V
PLL 回路電源電圧
AVDD
3.0
3.3
3.6
V
Ta
0

70
°C

27
27
MHz
3.3 V-VDD = 3.0 V ∼ 3.6 V
DUTY : 50%±10%
ジッタ : ±50 ppm

27
27
MHz
3.3 V-VDD = 3.0 V ∼ 3.6 V
DUTY : 50%±10%


33
MHz
周囲温度
システムクロック周波数
*1
3.3 V-VDD = 3.0 V ∼ 3.6 V
AVDD = 3.0 V ∼ 3.6 V
fSCLK
fVCLK
コードデータ出力クロック
周波数 *2
fRCLKI
廃
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
画像データ入力クロック
周波数 *1
止
DUTY : 50%±10%
ジッタ : ±50 ppm
DMA 転送用クロック周波数
fDMACLK
3.3 V-VDD = 3.0 V ∼ 3.6 V
DUTY : 50%±10%


33
MHz
PCM マスタクロック周波数
fPCKI
3.3 V-VDD = 3.0 V ∼ 3.6 V
DUTY : 50%±10%


18.432
MHz
守
注 ) 1. 実装時の供給電流能力としては，1.8V-VDD : 700 mA 以上，3.3V-VDD : 300 mA 以上を推奨しております。
2. *1 : TS 出力時は，PCR カウンタの ISO/IEC 13818-1 の規格上，fSCLK ，fVCLK のジッタは ±30 ppm 以内としてくださ
い。
*2 : 本表の f RCLKI の規格値は正転クロック入力スタンドアローンモード時の値です。
反転クロック入力スタンドアローンモード時は最大 16 MHz です。
保
3. 電気的特性
(上記推奨動作条件下とする)
項目
記号
条件
最小
標準
最大
単位
入力端子 (LVTTL) : SCLK, NRST, VIN0 ∼ VIN7, VCLK, HA4 ∼ HA0, NHCS, NHRE, NHWE, DMACLK,
NHDACK, ADIN, PCKI, AMAS, RMRS, RCKSEL[1:0], MCLKIN
入力電圧 "H" レベル
入力リーク電流
保
守
入力電圧 "L" レベル
VIH
2.0

3.3 V-VDD
V
VIL
0

0.8
V
−5

5
µA
IIL
VI = 3.3 V-VDD または
GND,
3.3 V-VDD = 3.3 V±0.3 V
入力端子 (LVCMOS) : HCIFZ
入力電圧 "H" レベル
VIH
3.3 V-VDD
× 0.7

3.3 V-VDD
V
入力電圧 "L" レベル
VIL
0

3.3 V-VDD
× 0.3
V
入力リーク電流
IIL
−5

5
µA
VI = 3.3 V-VDD または
GND,
3.3 V-VDD = 3.3 V±0.3 V
SDD00028AJM
25
MN85572
■ 電気的特性(つづき)
3. 電気的特性(つづき)
(上記推奨動作条件下とする)
項目
記号
条件
最小
標準
最大
単位
入力端子 (LVTTL, プルアップ) : RCLKI, CDACK
入力電圧 "H" レベル
VIH
2.0

3.3 V-VDD
V
入力電圧 "L" レベル
VIL
0

0.8
V
入力リーク電流
IILPU
VI = 3.3 V-VDD
−10

10
µA
プルアップ抵抗
RPU
VI = GND
10
30
90
kΩ
出力端子 (LVTTL, 8 mA) : PCKO, MCLK, MCKE, NMCS, NMRAS, NMCAS, NMWE, MDQM, MA13 ∼ MA0
VOH
IO = −8 mA
2.4


V
出力電圧 "L" レベル
VOL
IO = 8 mA


0.4
V
止
出力電圧 "H" レベル
出力電圧 "H" レベル
出力電圧 "L" レベル
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
出力端子 (LVTTL, 4 mA) : BUSY, NHINT, NHDREQ, RCLKO, CDO7 ∼ CDO0, CDREADY, SOP0, SOP1
VOH
IO = −8 mA
2.4


V
VOL
IO = 8 mA


0.4
V
VIH
2.0

3.3 V-VDD
V
VIL
0

0.8
V
入力電圧 "H" レベル
入力電圧 "L" レベル
出力電圧 "H" レベル
VOH
IO = −8 mA
2.4


V
VOL
IO = 8 mA


0.4
V
VO : Hi-Z状態, VO =
3.3 V-VDD またはGND
−5

5
µA
VIH
2.0

3.3 V-VDD
V
VIL
0

0.8
V
守
出力電圧 "L" レベル
廃
入出力端子 (LVTTL, 8 mA) : HD15 ∼ HD0, BCKIO, LRCKIO
出力リーク電流
IOZ
入出力端子 (LVTTL, 8 mA, プルアップ) : MDQ31 ∼ MDQ0
入力電圧 "H" レベル
保
入力電圧 "L" レベル
出力電圧 "H" レベル
出力リーク電流
プルアップ抵抗
26
保
守
出力電圧 "L" レベル
VOH
IO = −8 mA
2.4


V
VOL
IO = 8 mA


0.4
V
IOZPU
VO : Hi-Z 状態 ,
VO = 3.3 V-VDD
−10

10
µA
RPU
VI = GND
10
30
90
kΩ
SDD00028AJM
MN85572
■ 電気的特性(つづき)
4. 入出力容量
項目
記号
条件
最小
標準
最大
単位
入力端子
CIN
3.3 V-VDD = 1.8 V-VDD

7
15
pF
出力端子
COUT
= VI = 0 V, f = 1 MHz,

7
15
pF
Ta = 25°C

7
15
pF
入出力端子
CIO
止
5. AC特性
下図に示すように，AC 特性測定における信号の基準レベルは1.4 V です。
クロック信号周期
VIH
VIL
廃
1.4 V
Setup
VIH
守
入力信号 1.4 V
Hold
Delay
Hold
VOH
出力信号 1.4 V
VOL
保
守
保
VIL
"L"区間
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
"H"区間
SDD00028AJM
27
MN85572
■ 電気的特性(つづき)
5. AC 特性(つづき)
1) Host I/F
(1) 直接アドレスアクセス (読み出し動作)
fSCLK = 27 MHz
trcyc
HA[4:0]
Valid
tcsda
tcsgat
止
NHCS
廃
NHRE
treda
tadre
tread
tregat
tdhd
Valid
守
HD[15:0]
NHWE
tcsad
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
tadcs
tcsdhd
記号
最小標準最大単位
trcyc
200


ns
NHCS の立ち下がりエッジに対する HA[4:0]セットアップ時間
tadcs
0


ns
NHRE の立ち下がりエッジに対する HA[4:0]セットアップ時間
tadre
0


ns
NHCS の立ち下がりエッジからの HD[15:0]バスドライブ開始時間
tcsgat


2
ns
NHRE の立ち下がりエッジからの HD[15:0]バスドライブ開始時間
tregat


2
ns
NHCS の立ち下がりエッジからの HD[15:0]有効データ出力時間
tcsda


135
ns
NHRE の立ち下がりエッジからの HD[15:0]有効データ出力時間
treda


135
ns
NHCS の立ち上がりエッジに対する HA[4:0]ホールド時間
tcsad
40


ns
NHRE の立ち上がりエッジに対する HA[4:0]ホールド時間
tread
40


ns
NHCS の立ち上がりエッジからの HD[15:0]有効データホールド時間
tcsdhd
2


ns
NHRE の立ち上がりエッジからの HD[15:0]有効データホールド時間
tdhd
2


ns
保
項目
保
守
読み出しサイクル時間
注 ) 1. HD[15:0]バスドライブ開始時間ならびに有効データ出力時間は，
NHCS と NHRE の立ち下がりエッジのより遅い
方に依存します。
2. HD[15:0]有効データホールド時間は，NHCS と NHRE の立ち上がりエッジのより早い方に依存します。
28
SDD00028AJM
MN85572
■ 電気的特性(つづき)
5. AC 特性(つづき)
1) Host I/F (つづき)
(2) 直接アドレスアクセス (書き込み動作)
fSCLK = 27 MHz
twcyc
HA[4:0]
NHCS
廃
NHWE
tadwe
NHRE
twecs
twead
tweset
twdhd
Valid
守
HD[15:0]
twcsad
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
twadcs
止
Valid
記号
最小標準最大単位
twcyc
200


ns
NHCS の立ち下がりエッジに対する HA[4:0]セットアップ時間
twadcs
0


ns
NHWE の立ち下がりエッジに対する HA[4:0]セットアップ時間
tadwe
0


ns
NHWE の立ち上がりエッジに対する HD[15:0]有効データ
セットアップ時間
tweset
20


ns
NHCS の立ち上がりエッジに対する HA[4:0]ホールド時間
twcsad
40


ns
NHWE の立ち上がりエッジに対する HA[4:0]ホールド時間
twead
40


ns
NHWE の立ち上がりエッジに対する NHCS の立ち上がりエッジ時間
twecs
0


ns
NHWE の立ち上がりエッジに対する HD[15:0]有効データホールド時間
twdhd
1


ns
保
項目
保
守
書き込みサイクル時間
SDD00028AJM
29
MN85572
■ 使用上の注意事項
本資料に記載しております製品および製品仕様は，
改良などのために予告なく変更される場合があります。
1. 著作権について
本資料は，
松下電器産業が作成し発行するものです。
著作権は同社がすべて保有します。
書面による許可
なく，
本資料の部分または全部の複製，転載を禁止します。
Copyright  2001 Matsushita Electric Industrial Co., Ltd. All right reserved.
2. 登録商標，商標について
Dolby，ドルビーおよびダブル D 記号はドルビーラボラトリーズ(Dolby Laboratories)の商標です。
その他，本資料に掲載されている会社名，製品名などは，一般に各社の登録商標または商標です。
なお，
本文中には，， マークは明記していません。
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
止
2. ライセンスについて
1) 本ドルビー技術の実施品(「インプリメンテーション」)の供給によっては，この実施品をエンドユーザ
向け製品または最終完成品に使用することについて，ドルビーラボラトリーズの特許，工業 / 知的財産
権に基づくライセンスあるいは，黙示の権利を認めるものではありません。
かかる使用のためのライセンスは，ドルビーラボラトリーズから受ける必要があります。
廃
システムライセンス (http://www.dolby.com/jp/com/license/index_info.html より)
インプリメンテーションを利用して，市販用許諾製品を製造・販売するのがシステムライセンシーです。インプ
リメンテーション購入に先立って，ドルビーラボラトリーズによるライセンス申請の受け付けと一時金の内の
半額の送付が必要です。許諾製品はドルビーラボラトリーズの評価と承認を経て初めて販売可能となります。市
販される製品形態により必要なライセンスは異なります。一時金の他にドルビーラボラトリーズに対して販売
数に応じた実施料の支払いが発生します。
30
保
守
保
守
2) 製品をMPEG2関連の製品に使用される場合は下記会社の管理する特許ライセンスが必要となります。
MPEG LA, LLC 250 Steel Street Denver, Colorado USA 80206
(http://www.mpegla.com)
SDD00028AJM
本書に記載の技術情報および半導体のご使用にあたってのお願いと注意事項
(1)
本書に記載の製品および技術情報を輸出または非居住者に提供する場合は、当該国における法令、特に安全保障輸出
管理に関する法令を遵守してください。
(2)
本書に記載の技術情報は、製品の代表特性および応用回路例などを示したものであり、弊社または他社の知的財産権
もしくはその他の権利に基づくライセンスは許諾されていません。したがって、上記技術情報のご使用に起因して第三
者所有の権利にかかわる問題が発生した場合、弊社はその責任を負うものではありません。
(3) 本書に記載の製品は、標準用途 − 一般電子機器(事務機器、通信機器、計測機器、家電製品など)に使用されること
を意図しております。
特別な品質、信頼性が要求され、その故障や誤動作が直接人命を脅かしたり、人体に危害を及ぼす恐れのある用途
− 特定用途(航空・宇宙用、交通機器、燃焼機器、生命維持装置、安全装置など)にご使用をお考えのお客様および弊
社が意図した標準用途以外にご使用をお考えのお客様は、事前に弊社営業窓口までご相談願います。
(4) 本書に記載の製品および製品仕様は、改良などのために予告なく変更する場合がありますのでご了承ください。した
がって、最終的な設計、ご購入、ご使用に際しましては、事前に最新の製品規格書または仕様書をお求め願い、ご確認
ください。
予
最一定品
新括種
のし、
ht 情て保
tp 報保守
:// は守品
w ホ廃
w
w ー止種、
.s ムと廃
em ペ表
ic ー記予定
on ジし
.p をて品種
an ごい
as 覧ま、
on くす廃品
ic だ。種
.c さ
o. い
を
jp
。
止
(5) 設計に際しては、絶対最大定格、動作保証条件(動作電源電圧、動作環境等)の範囲内でご使用いただきますようお願
いいたします。特に絶対最大定格に対しては、電源投入および遮断時、各種モード切替時などの過渡状態においても、
超えることのないように十分なご検討をお願いいたします。保証値を超えてご使用された場合、その後に発生した機器
の故障、欠陥については弊社として責任を負いません。
また、保証値内のご使用であっても、半導体製品について通常予測される故障発生率、故障モードをご考慮の上、弊
社製品の動作が原因でご使用機器が人身事故、火災事故、社会的な損害などを生じさせない冗長設計、延焼対策設計、
誤動作防止設計などのシステム上の対策を講じていただきますようお願いいたします。
廃
(6) 製品取扱い時、実装時およびお客様の工程内における外的要因（ESD、EOS、熱的ストレス、機械的ストレス）による
故障や特性変動を防止するために、使用上の注意事項の記載内容を守ってご使用ください。
また、防湿包装を必要とする製品は、保存期間、開封後の放置時間など、個々の仕様書取り交わしの折に取り決めた
条件を守ってご使用ください。
守
保
保
090506
守
(7) 本書の一部または全部を弊社の文書による承諾なしに、転載または複製することを堅くお断りいたします。

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