AK8452

[AK8452]
AK8452
2 チャネル入力 16 ビット 10MSPS ビデオ用 ADC
概要
■AFE 部
AK8452 はオフセット調整用 DAC とゲイン調整用 PGA および CDS 回路を内蔵した 3.3V CMOS の 2 チャ
ネル 16bit 10MSPS A/D コンバータに LED ドライバ(4.5V～5.7V 動作)を内蔵しています。
■LED ドライバ部
本製品は、アノードコモンの R,G,B の LED を定電流で駆動する３チャンネル LED ドライバです。各チャネル
用に流す電流を、外付け抵抗で調整することができるとともに、その電流を ON/OFF するデジタル制御端子を
持ちます。
特長
■AFE 部
CCD I/F
入力チャネル数
2 チャネル
レンジ
1.98Vpp(typ.)
信号入力範囲
0V～3.3V @DC 直結モード, AVDD=3.3V 時
CDS 回路内蔵
正負、両極性の信号に対応
ADC
最大変換速度
10MSPS （5MSPS/ch.）
1ch モード時
8MSPS(max.)
分解能
16bit (ストレートバイナリコード)
黒補正 DAC
レンジ
±240mV(typ.)
分解能
8bit
ゲイン調整
レンジ
0 dB～13.9dB(typ.) (1.0×～4.9×)
分解能
6bit
総合性能 (入力～ Video ADC)
出力ノイズ
6LSBrms(typ.)@PGA gain=0dB 設定
データ出力
2bit 幅又は 4bit 幅
電源電圧
アナログ部 3.3V±5%, デジタル出力部 3.3V±0.3V
CPU I/F
3 線式シリアルインターフェース（書き込みのみ）
クロック、データは A/D データ出力ピンと兼用
消費電力
175mW (typ.) DC 直結モード, DRVDD=AVDD=3.3V 時
動作温度範囲 0°C～70°C
パッケージ
28 ピン QFN(下面放熱 PAD 露出タイプ)
VREF 電圧出力
VREFO 端子電圧：1.1V±100mV。10mA(max).
MS0955-J-01
2011/02
1
ASAHI KASEI
[AK8452]
MS0955-J-01
2011/02
2
ASAHI KASEI
[AK8452]
■ LED ドライバ部
□
□
□
動作電源電圧(LVDD)
動作温度
LED 推奨電流
4.5V～5.7V 絶対最大定格：6.5V
0～70℃
RED：60mA（電流調整用外付け抵抗で 20m～60mA 可変）
GREEN：（レジスタ設定で RED-20%迄調整；4%ステップ）
BLUE：（同上、但し設定は GREEN とは独立に可）
LED の Vf を 4.8V まで対応し、電流調整用抵抗は 1/16W タイプを
使用可能。同時に選ばれるチャネルは R,G,B のどれか 2 つ迄としま
す。外付け抵抗値が想定外となっても、LED に流れる電流が
□
□
□
□
Rch 電流精度
電流立ち上がりたち下がり時間
使用可能な LED の Vf 範囲
用途
150mA±30%精度の保護回路内蔵。
53～67mA(60mA 設定時)
10μs 以下 (10%⇔90%)
1.5V(min.) ～ <LVDD-0.5V>(max.)
MFP の CIS モジュール用
MS0955-J-01
2011/02
3
ASAHI KASEI
[AK8452]
全体ブロック図
VCLP
VCOM
DC Connect Mode
CDS Mode
VRP
CDS
S/H
16bit
ADC
PGA
RESETB
16
Output
Control
6
8bit DAC
CISIN1
VREFO
Reference Voltage
Clamp Switch
CISIN0
VRN
CDS
S/H
D0/SDCLK
D1/SDATA
D2
D3
PGA
8
LVDD
5.5V(4.5-5.7V)
6
8bit DAC
Control
Registers
8
SDENB
LED_B
LED_G
LED_R
SW
TG
SW
SW
IREF
LEDB_EN
LEDG_EN
LEDR_EN
定電流回路 R
定電流回路 G
定電流回路 B
LVDD
LVSS
TSMP
MCLK
AVDD
AVSS DRVDD DRVSS
AK8452 ブロック図
MS0955-J-01
2011/02
4
ASAHI KASEI
[AK8452]
ピン機能
No.
1
2
Name
IREF
VREFO
IO
I
O
3
4
CISIN0
VCLP
I
IO
5
6
7
8
9
10
11
12
13
14
15
16
CISIN1
AVSS
AVDD
LED_R
LVDD
LVSS
LED_G
LED_B
LEDR_EN
LEDG_EN
LEDB_EN
D0/SDCLK
I
PWR
PWR
O
PWR
PWR
O
O
I
I
I
IO
（注２）
17
D1/SDATA
IO
（注２）
18
19
20
DRVSS
DRVDD
D2
21
D3
O
22
23
24
25
26
SDENB
MCLK
TSMP
RESETB
VCOM
I
I
I
I
O
27
VRN
O
28
VRP
O
PWR
PWR
O
PD 時
Hi-Z
（注１）
Hi-Z
Hi-Z
Hi-Z
H or L
（注３）
H or L
（注３）
Hi-Z
L
（注４）
L
（注４）
Description
LED 電流設定用外付け抵抗取付端子
ADC 基準電圧
外付け容量 0.33μＦ
センサ信号入力
DC 直結ﾓｰﾄﾞ時センサ基準電圧入力
CCDﾓｰﾄﾞ時
ｸﾗﾝﾌﾟ電圧出力
CCD モード時外付け容量 0.1μF
センサ信号入力
アナロググラウンド
アナログ電源
LED 出力端子 RLED RED ドライバ出力
LED 電源
LED グラウンド
LED 出力端子 GLED GREEN ドライバ出力
LED 出力端子 BLED BLUE ドライバ出力
LED 制御信号入力 RLED RED 点灯制御入力
LED 制御信号入力 GLED GREEN 点灯制御入力
LED 制御信号入力 BLED BLUE 点灯制御入力/LED カウンタ reset
SDENB=High 時
データ出力
SDENB=Low 時
シリアルクロック入力
（パワーダウン時は SDENB によらず入力）
SDENB=High 時
データ出力
SDENB=Low 時
シリアルデータ入力
（パワーダウン時は SDENB によらず入力）
A/D 出力バッファグラウンド
A/D 出力バッファ電源
データ出力(SDENB 信号,NPD レジスタによらず出力)
データ出力(SDENB 信号,NPD レジスタによらず出力)
シリアルインターフェースイネーブル
メインクロック
サンプリングタイミング
リセットピンアクティブ Low, プルアップ抵抗内蔵 100kΩ
内部基準電圧
外付け容量 0.1μF
ＡＤＣ基準電圧
外付け容量 0.1μF
ＡＤＣ基準電圧
外付け容量 0.1μF
I: 入力, O: 出力, PWR: 電源・グランド
* パッケージ半田面の放熱 PAD はアナロググランド（AVSS）に接続して下さい。
（注１） DC 直結モード時は入力、CCD モード時は Hi-Z になります。
（注２）入力状態となっています。
（注３） PD 時の状態によって H 又は L になります。
（注４）
内部抵抗を介して AVSS に接続されています。
MS0955-J-01
2011/02
5
ASAHI KASEI
[AK8452]
ピン配置
LEDB_EN 15
D0/SDCLK 16
D1/SDATA 17
DRVSS 18
DRVDD 19
D2 20
D3 21
SDENB 22
14 LEDG_EN
MCLK 23
13 LEDR_EN
TSMP 24
12 LED_B
AK8452VN
Top View
RESETB 25
11 LED_G
VCOM 26
10 LVSS
VRN 27
9
LVDD
VRP 28
8
LED_R
7 AVDD
6 AVSS
5 CISIN1
4 VCLP
3 CISIN0
2 VREFO
1 IREF
MS0955-J-01
2011/02
6
ASAHI KASEI
[AK8452]
各ブロック説明
- センサインターフェース部
CISIN から入力された信号をサンプルホールドする回路です。信号の入力レンジは 1.98Vpp(typ.)です。DC 直
結モードと CDS モードの二つの入力モードがあります。DC 直結モード時は正極性の信号に対応します。CDS
モード時は負極性の信号に対応します。DC 直結モード時は信号の基準電圧を VCLP ピンから入力してくださ
い。CDS モード時は内部で信号のクランプレベルを発生し VCLP ピンに出力します。
- 黒補正回路部
サンプリングされた信号にオフセット電圧を加算する回路です。オフセット電圧を発生する DAC はレンジ
±240mV、分解能 8 ビットです。
- PGA 部
A/D 変換の前に信号の振幅を調整する回路です。ゲイン範囲は 0 dB～13.9dB (1.0×～4.9×)、分解能は 6 ビッ
トです。
- ADC 部
黒補正およびゲイン調整後のアナログ信号をデジタルデータに変換する A/D 変換回路です。分解能は 16 ビッ
ト、最大変換速度は 10MSPS です。出力はストレートバイナリコードで、黒入力(0Vpp 入力)のとき 0000h、白入力
(最大入力)のとき FFFFh を出力します。
- 出力コントロール部
16 ビット幅×2ch の ADC 出力データを 2bit×8×2ch サイクル又は４ bit×4×2ch サイクルのデータに並び替え
て出力する回路です。シングルエッジモード時は MCLK の立ち上がりでデータを出力します。ダブルエッジモー
ド時は MCLK の立ち上がりと立下りでデータを出力します。出力モードは 1 チャンネル入力の場合、シングル
エッジモードでは 2bit、4bit 出力が可能で、ダブルエッジモードでは 2bit 出力のみとなります。2 チャンネル入力
の場合、シングルエッジモードで、4bit 出力のみとなります。詳細タイミングは P37～39 参照。
- 基準電圧発生部
内部基準電圧を発生する回路です。クランプ基準電圧 VCLP、内部コモン電圧 VCOM、および ADC 基準電圧
VRP, VRN、センサ用基準電圧ＶＲＥＦ、ＬＥＤ用基準電流を作っています。各基準電圧は端子に出力されて
います。電圧安定化のためそれぞれの端子と AVSS との間にコンデンサを接続して下さい。
- ＬＥＤドライバ部
本製品は、アノードコモンの R,G,B の LED を定電流で駆動する３チャンネル LED ドライバです。各チャネル用
に流す電流を、外付け抵抗で調整することができるとともに、その電流を ON/OFF するデジタル制御端子を持
ちます。
- シリアルインターフェース部
設定レジスタにアクセスするための 3 線式シリアルインターフェースです。クロック SDCLK とデータ SDATA は
A/D 出力データピン D0, D1 と共用になっています。SDENB ピンが Low のとき D0, D1 ピンは SDCLK, SDATA
入力ピンになります。SDCLK, SDATA ピンが High-Z になるのを避けるため、D0/SDCLK ピンおよび D1/SDATA
ピンと AVSS の間にプルダウン抵抗を接続してください。
MS0955-J-01
2011/02
7
ASAHI KASEI
[AK8452]
絶対最大定格
電圧は対応するグランドを基準としています。
項目
記号
電源
アナログ電源
AVDD
出力バッファ電源
DRVDD
LEDD 電源
LVDD
デジタル入力ピン印加電圧
VTD
アナログ入力ピン印加電圧
VTA
保存温度
Tstg
AVSS=DRVSS= 0V
Min.
Max.
−0.3
−0.3
−0.3
−0.3
−0.3
−65
単位
4.6
4.6
6.5
AVDD+0.3
AVDD+0.3
150
備考
V
V
V
V
V
°C
これらの限界以上での動作は素子の永久破壊を引き起こす可能性があります。また、これら極限値での通常動
作は保証されません。
推奨動作条件
電圧は対応するグランドを基準としています。 AVSS=DRVSS= 0V
項目
記号
Min.
Typ.
電源
アナログ電源
AVDD
3.135
3.3
出力バッファ電源
DRVDD
3.0
3.3
LEDD 電源
LVDD
4.5
5.5
動作温度
Ta
0
Max.
単位
3.465
3.6
5.7
70
V
V
備考
°C
電源投入順序に制限はありませんが、原則として本デバイス使用時は、全ての電源（DRVDD、AVDD、LVDD）
は常時投入したままで御使用下さい。パワーダウン目的で LVDD のみ投入するような使用方法は避けて下さ
い。
電気的特性
DC 特性
項目
H レベル入力電圧
記号
VIH
L レベル入力電圧
VIL
H レベル出力電圧
VOH
L レベル出力電圧
VOL
入力リーク電流 1
入力リーク電流 2
IL1
IL2
(特記なき場合 AVDD=3.135～3.465V, DRVDD=3.0～3.6V ,Ta=0∼70°C)
ピン
Min.
Typ.
Max.
単位
備考
注 1, 2
0.7×
V
注 4,5
AVDD
注 1, 2
0.3×
V
注 4,5
AVDD
注3
0.7×
V
IOH= −2mA
DRVDD
注3
0.3×
V
IOL=2mA
DRVDD
注 1,5
−10
10
μA
注2
−69.3
10
μA
0V～AVDD 印
加
注4
−10
10
μA
注2
50
100
150
kΩ
High-Z リーク電流
ILZ
プルアップ抵抗
RPU
(注 1)
TSMP, MCLK, SDENB
(注 2)
RESETB
(注 3)
D0, D1 (SDENB=High のとき)、D2, D3
(注 4)
SDATA, SDCLK (SDENB=Low のとき)
(注 5)
LEDR_EN, LEDG_EN, LEDB_EN
MS0955-J-01
2011/02
8
ASAHI KASEI
[AK8452]
AFE 部、アナログ特性
(特記なき場合 AVDD=3.3V, DRVDD=3.3V, MCLK=40MHz, 2ch.シングルエッジモード, Ta=25°C)
項目
Min.
Typ.
Max.
単位
備考
基準電圧
VCOM 電圧
1.4
1.5
1.6
V
VRP 電圧
1.9
2.0
2.1
V
VRN 電圧
0.9
1.0
1.1
V
Band Gap バラツキ分
1.1
1.2
V
1.0
VREF 電圧
@ I=10mA(対 I=0mA)
+0.1
V
電流 Sink 時 VREF 電圧
@ I= -10mA(対 I=0mA)
V
-0.1
電流 Source 時 VREF 電圧
アナログ入力
最大信号入力レベル
1.98
Vp-p
絶対ゲイン
–0.7
0
0.7
dB
DC 直結モード時 (注 1)
–1.50
–0.60
0.30
dB
CDS モード時 (注 1)
サンプリングレート
1
5
MSPS 2ch モード時（1ch あたり）
1
8
MSPS １ｃｈモード時
入力リファレンスレベル
0
1.1
1.5
V
DC 直結モード時
VCLP 入力抵抗(CISIN 側)
10
60
kΩ
DC 直結モード時（注 11）
VCLP 入力抵抗(VCLP 側)
5
30
kΩ
DC 直結モード時（注 11）
信号入力範囲
0
AVDD
V
DC 直結モード時（注 2）
クランプレベル(VCLP 電圧)
1.98
2.08
2.18
V
CDS モード時
クランプ抵抗
7
10
kΩ
CDS モード時
CDS 特性
-40
dB
条件：（注 10）
黒補正回路
分解能
8
bit
(注 3)テストモード
補正レンジ
±215
±240
±265
mV
DC 直結モード時(注 4)
内部オフセット
–50
50
mV
(注 5)
PGA(Programmable Gain Amp.)回路
分解能
6
bit
最小ゲイン
0
dB
最大ゲイン
13.3
13.9
14.5
dB
(注 6)
ビデオ ADC
分解能
16
bit
微分非直線性誤差
-16
+16
LSB
積分非直線性誤差
-128
±32
+128
LSB
(注 13)
クロストーク
クロストーク
64
LSB
(注 12)
雑音
出力ノイズ
6
LSBrms PGA min.
16
LSBrms PGA max.
消費電流
アナログ部消費電流
48
68
mA
DC 直結モード (注 7)
55
77
mA
CDS モード (注 7)
0.1
mA
パワーダウン時(注 8)
デジタル出力ドライバ消費電流
5
10
mA
(注 7) (注 9)
(注 1)
PGA を 00h にセットし 1.98Vpp の信号を入力したとき ADC がフルスケール出力となるゲインを 0dB と
します。
(注 2)
CISIN 入力信号は AVSS を基準にしてこの範囲に入っている必要があります。
(注 3)
テストモードにて DAC 単調性があることを検査します。
(注 4)
レンジのうち±50mV は内部オフセットを補正するために使われます。
MS0955-J-01
2011/02
9
ASAHI KASEI
(注 5)
[AK8452]
DC 直結モードで CISIN=VCLP=1.1V とし PGA 設定 00h の時、オフセット補正 DAC 設定が±50mV の
間に ADC 出力コード 0000h と 0001h の境界点があるという定義です。
(注 6)
PGA 設定 00h 時のゲインに対する相対値。
(注 7)
フルスケール–2dB, 1MHz 正弦波状信号入力時（2ch モード , 4bit バス出力時）
(注 8)
MCLK へのクロック停止。
(注 9)
負荷 20pF
入力信号周波数：1MHz、ノイズ周波数：0.1MHz、信号成分：ノイズ成分＝10：1
(注 11) AFE2ch.／シングルエッジ／4 ビットバスモード
(注 12) 被測定チャネルの PGA ゲイン=max、他のチャネルの PGA ゲイン=min です。被測定チャネルの入力を
固定し、他のチャネルにフルスケール−1dB のステップ信号を入力したときに被測定チャネルの出力
コードがどれだけ振れるかという定義。
(注 13) INL 段差の出荷検査条件については添付資料を参照ください。
(注 10)
LEDD 部、アナログ特性
項目
LED 電流範囲
LED 保護回路動作電流
LED 電流（抵抗精度込）
(RED)
LED 電流
Red
Green
Blue
LED 電流精度
(GREEN,BLUE)
LED 電流 LED 端電圧依存
LVDD 消費電流
(特記なき場合 AVDD=3.3V, LVDD=5.5V, MCLK=40MHz, Ta=25°C)
Min.
Typ.
Max.
単位
備考
20
60
mA
105
150
195
mA
53
60
67
mA
IREF 抵抗=4.7k±1%
LED 端電圧=2.0V
（注 1）
IREF 抵抗=4.7k±1%
LED 端電圧=2.0V
%
100
%
105
95
%
105
95
LED 端電圧=0.5V
000
%
100
001
%
96.8
95.8
94.8
010
%
92.7
91.7
90.7
011
%
88.5
87.5
86.5
100
%
84.3
83.3
82.3
101
%
80.2
79.2
78.2
110
%
76.0
75.0
74.0
111
%
71.8
70.8
69.8
-2.5
2.5
%
LED 端電圧=2.0V 基準
0.6
1.5
mA
LED 駆動電流を除く
（注１） IREF 抵抗値(kΩ) ＝ 60 ÷ [赤 LED 設定値(mA)] × 4.7(kΩ)
、また[赤 LED 設定値]は 20mA～
60mA の範囲で設定可能です。
項目
LED 端電圧
LED Vf
Min.
0.5
1.5
(AVDD=3.135～3.465V, LVDD= 4.5～5.7 V, Ta=0～70°C)
Typ.
Max.
単位
備考
V
4.8
V
LVDD<5.3V の場合は、Vf
(max.)=LVDD-0.5V となりま
す。
MS0955-J-01
2011/02
10
ASAHI KASEI
[AK8452]
■ LEDD 部、スイッチング特性
No.
1
2
3
4
5
(特記なき場合 AVDD=3.135～3.465V, LVDD= 4.5～5.7 V, Ta=0～70°C)
項目
min.
typ.
max. 単位
条件
LED 電流立上り時間
10
μsec
LED 電流立下り時間
10
μsec
リセット有効セットアップ時間
0.1
μsec LEDB_EN(0.7AVDD)
LEDB_EN(0.7AVDD)基準
To LEDR_EN(0.3AVDD)
LEDG_EN(0.3AVDD)
カウントアップ・セットアップ時間
0.1
μsec LEDB_EN(0.3AVDD)
LEDB_EN(0.3AVDD)基準
To LEDR_EN(0.7AVDD)
LEDG_EN(0.7AVDD)
リセット無効セットアップ時間
0.1
μsec LEDB_EN(0.3AVDD)
LEDB_EN(0.3AVDD)基準
To LEDR_EN(0.3AVDD)
LEDG_EN(0.3AVDD)
L E D R _E N
L E D G _E N
L E D B _E N
0.7AVD D
0.3AV D D
90%
L E D R ,G ,B C ur rent
10%
1
２
LED_EN スルーモード時
0.7AV D D
L E D R _E N
L E D G _E N
0.3AV D D
0.7AVD D
0.3AV D D
3
4
0.3AVD D
5
0.7AV D D
L E D B _E N
(R eset)
0.3AV D D
90%
L E D R ,G ,B C ur rent
10%
1
2
その他モード時
MS0955-J-01
2011/02
11
ASAHI KASEI
[AK8452]
- AFE 部スイッチング特性
(特記なき場合 AVDD=3.135～3.465V, DRVDD=3.0～3.6V, Ta=0∼70°C)
No.
項目
端子
min.
typ.
max. 単位
条件
1
MCLK サイクル時間(T)
MCLK
25
125
ns
モード１(注 2)
31.2
250
モード２(注 2)
15.6
125
モード３(注 2)
31.2
250
モード４(注 2)
2
MCLK H 幅, L 幅
MCLK
12.5
ns
モード１(注 2)
12.5
モード２(注 2)
7.8
モード３(注 2)
15.6
モード４(注 2)
3
TSMP セットアップ時間
TSMP
5
ns
注1
(対 MCLK↑)
4
TSMP ホールド時間
TSMP
5
ns
注1
(対 MCLK↑)
5
アパチャディレイ
CISIN
2
ns
データレベル
(対 MCLK↑)
6
アパチャディレイ
CISIN
2
ns
リファレンスレベル
(対 MCLK↑)
7
TSMP 周期
TSMP
8T
モード１(注 2)
(MCLK 周期単位)
4T
モード２(注 2)
8T
モード３(注 2)
4T
モード４(注 2)
8
データ出力ディレイ
D0,
負荷 20pF
(対 MCLK↑
D1,D2,D3
2
25
ns
ﾊﾞｯﾌｧ能力通常時
または対 MCLK↓)
2
20
ns
ﾊﾞｯﾌｧ能力２倍時
9
パイプラインディレイ
D0,
6
1ch 4bit bus 時
TSMP 周期単位
D1,D2,D3
5
1ch 2bit bus 時
3
2ch モード時
10
リセットパルス幅
RESETB
50
ns
注1) TSMP=H の区間に MCLK 立ち上がりエッジは１ｃｈ、シングルエッジ、２ビットバスモードのとき 1 回から 3 回
まで、その他のモードのときは 1 回のみ許されます。TSMP=H の区間にそれ以上の MCLK 立ち上がりエッ
ジがあると正常に動作しません。
注2) モード１～モード４はそれぞれ以下のモードに対応します。
モード１ＡＦＥ２ｃｈ／シングルエッジ／４ビットバスモード
モード２ＡＦＥ１ｃｈ／シングルエッジ／４ビットバスモード
モード３ＡＦＥ１ｃｈ／シングルエッジ／２ビットバスモード
モード４ＡＦＥ１ｃｈ／ダブルエッジ／２ビットバスモード
MS0955-J-01
2011/02
12
ASAHI KASEI
[AK8452]
CISIN0
Sample Point
CISIN1
Sample Point
MCLK
0.7AVDD
0.7AVDD
0.5AVDD
0.3AVDD
1
7
TSMP
( )
2
2
0.7AVDD
0.3AVDD
4
3
4
3
SHD (Internal)
サンプリングタイミング (DC 直結、AFE2ch,シングルエッジ、4 ビットバスモード)
CISIN0
Sample Point
CISIN1
Sample Point
Sample Point
Sample Point
6
5
MCLK
0.5AVDD
1
TSMP
0.7AVDD
7
0.3AVDD
2
2
0.7AVDD
0.3AVDD
4
3
4
3
SHD (Internal)
SHR (Internal)
サンプリングタイミング (CDS、AFE2ch,シングルエッジ、4 ビットバスモード)
MS0955-J-01
2011/02
13
ASAHI KASEI
[AK8452]
Sample Point
CISIN0
5
MCLK
0.7AVDD
0.7AVDD
0.5AVDD
0.3AVDD
1 (T)
2
2
7
0.7AVDD
TSMP
0.3AVDD
4
3
4
3
SHD (Internal)
サンプリングタイミング (DC 直結、AFE1ch,シングルエッジ、4 ビットバスモード)
CISIN0
Sample Point
Sample Point
6
MCLK
0.3AVDD
1 (T)
TSMP
5
0.7AVDD
0.7AVDD
0.5AVDD
2
2
7
0.7AVDD
0.3AVDD
4
3
4
3
SHD (Internal)
SHR (Internal)
サンプリングタイミング (CDS、AFE1ch,シングルエッジ、4 ビットバスモード)
MS0955-J-01
2011/02
14
ASAHI KASEI
[AK8452]
Sample Point
CISIN0
5
MCLK
0.7AVDD
0.5AVDD
0.7AVDD
0.3AVDD
1 (T)
2
2
7
TSMP
0.7AVDD
0.3AVDD
4
3
4
3
SHD (Internal)
サンプリングタイミング (DC 直結、AFE1ch,シングルエッジ、2 ビットバスモード)
CISIN0
Sample Point
Sample Point
6
5
MCLK
0.7AVDD
0.5AVDD
1
7
0.3AVDD
2
2
0.7AVDD
0.3AVDD
TSMP
4
3
4
3
SHD (Internal)
SHR (Internal)
サンプリングタイミング (CDS、AFE1ch,シングルエッジ、2 ビットバスモード)
MS0955-J-01
2011/02
15
ASAHI KASEI
[AK8452]
CISIN0
Sample Point
5
MCLK
0.7AVDD
0.7AVDD
0.5AVDD
0.3AVDD
1 (T)
2
2
7
TSMP
0.7AVDD
0.3AVDD
4
4
3
3
SHD (Internal)
サンプリングタイミング (DC 直結、AFE1ch,ダブルエッジ、２ビットバスモード)
CISIN0
Sample Point
Sample Point
6
MCLK
5
0.7AVDD
0.7AVDD
0.5AVDD
0.3AVDD
1 (T)
TSMP
2
2
7
0.7AVDD
0.3AVDD
4
3
4
3
SHD (Internal)
SHR (Internal)
サンプリングタイミング (CDS、AFE1ch,ダブルエッジ、２ビットバスモード)
MS0955-J-01
2011/02
16
ASAHI KASEI
[AK8452]
MCLK
0.7AVDD
0.3AVDD
D0, D1
0.7DRVDD
0.3 DRVDD
D2, D3
8
データ出力タイミング (シングルエッジモード)
MCLK
0.7AVDD
0.3AVDD
D0, D1
D2, D3
0.7DRVDD
0.3 DRVDD
8
8
データ出力タイミング (ダブルエッジモード)
RESETB
0.3AVDD
0.3AVDD
10
リセットパルス幅
MS0955-J-01
2011/02
17
ASAHI KASEI
[AK8452]
n
n+3
n+2
n+1
n+4
CISIN0,1
MCLK
TSMP
SHD
(Internal)
D0～D3
n-3
n
n-1
n-2
パイプラインディレイ(AFE2ch,シングルエッジ,４ビットバスモード)
n+2
n+1
n
n+6
n+5
n+4
n+3
n+7
CISIN0
MCLK
TSMP
SHD
(Internal)
D0～D3 n-7
n-6
n-5
n-4
n-3
n-2
n-1
n
パイプラインディレイ(AFE1ch,シングルエッジ,４ビットバスモード)
MS0955-J-01
2011/02
18
ASAHI KASEI
[AK8452]
n+2
n+1
n
n+6
n+5
n+4
n+3
n+7
CISIN0
MCLK
TSMP
SHD
(Internal)
n-5
D0～D1 n-7
n-3
n-4
n-2
n-1
n
n+1
パイプラインディレイ(AFE1ch,シングルエッジ,2 ビットバスモード)
n+2
n+1
n
n+6
n+5
n+4
n+3
n+7
CISIN0
MCLK
TSMP
SHD
(Internal)
D0～D1 n-7
n-5
n-4
n-3
n-2
n-1
n
n+1
パイプラインディレイ(AFE1ch,ダブルエッジ,2 ビットバスモード)
- シリアル I/F スイッチング特性
スイッチング特性: シリアル I/F
No.
1
2
3
4
5
6
7
8
9
10
11
12
(特記なき場合 AVDD=3.135～3.465V, DRVDD=3.0～3.6V ,Ta= 0～70°C)
項目
適用端子
Min.
Typ. Max.
単位
条件
クロック周期
SDCLK
0.1
10
MHz
クロックパルス幅(H 区間)
SDCLK
40
ns
クロックパルス幅(L 区間)
SDCLK
40
ns
SDENB セットアップタイム
SDENB
80
ns
(対 SDCLK↑)
SDENB ホールドタイム
SDENB
80
ns
(対 SDCLK↑)
データ High-Z ディレイ
D0, D1
0
40
ns
(対 SDENB↓)
データイネーブルディレイ (対 D0, D1
0
40
ns
SDENB↑)
SDATA セットアップタイム (対 SDATA
40
ns
SDCLK↑)
SDATA ホールドタイム ( 対 SDATA
40
ns
SDCLK↑)
SDENB
SDCLK,SDENB 立ち上がり時間 SDCLK
6
ns
SDENB
SDCLK,SDENB 立ち下がり時間 SDCLK
6
ns
SDENB
SDENB High レベル幅
SDENB
40
ns
MS0955-J-01
2011/02
19
ASAHI KASEI
[AK8452]
12
SDENB
0.7AVDD
0.7AVDD
0.3AVDD
0.3AVDD
11
10
6
7
0.7DVDD
D0
0.3DVDD
4
1
5
0.7AVDD
SDCLK
0.3AVDD
3
10
6
2
11
7
0.7DVDD
D1
0.3DVDD
0.7AVDD
SDATA
0.3AVDD
8
9
シリアルインターフェース書き込みタイミング
シリアルインターフェースのクロック入力ピン SDCLK とデータ入出力ピン SDATA はそれぞれ A/D データ出力ピ
ン D0, D1 と共用になっています。SDENB が Low になると D0 と D1 は High-Z になり、SDCLK と SDATA を入力
できるようになります。SDATA は SDCLK の立ち上がりで取り込まれます。SDATA は 16 ビットからなります。第 1
ビットと第 5 ビットから第 8 ビットは 0 にしてください。第 2 ビットから第 4 ビットはレジスタのアドレスに対応し、第 2
ビットが MSB、第 4 ビットが LSB です。第 9 ビットから第 16 ビットはデータに対応し、第 9 ビットが MSB、第 16 ビッ
トが LSB です。
SDENB が立ち下がってから立ち上がるまでの間に SDCLK の立ち上がりが 16 回以上ある場合は最後の 16 回
が有効になります。
SDENB
High-Z
D0
SDCLK
High-Z
D1
SDATA
0
A2 A1 A0 A3 0
0
0
B7 B6 B5 B4 B3 B2 B1 B0
0
0
レジスタ書き込み
MS0955-J-01
2011/02
20
ASAHI KASEI
[AK8452]
SDENB
D0
B7
B6 B5 B4 B3 B2 B1 B0
B7
B6 B5 B4 B3 B2 B1 B0
SDCLK
D1
SDATA
Adr.
Data
MCLK
テスト用読み出しタイミング図
注１）ＳＤＥＮＢ立ち上がり前最後の１６データが有効データです。
注２）有効データ中のＭＳＢに１を書き込むことでレジスタリードモードとなります。
注３）D １はデータの０ビット目（B ０）出力後、リセットもしくは SDENB=ＬＯＷとなるまでＬＯＷを出力します。
注４）有効データ中のＭＳＢに０の書き込みを行うことでレジスタリードモードは解除されます。
MS0955-J-01
2011/02
21
ASAHI KASEI
[AK8452]
- パワーオンリセット
3.135V
AVDD
AVDD
100kΩ
RESETB
AVDD 立ち上がり時間
max. 10ms
0.33μF
100ms 以降からレジ
RESETB
スタ書き込み可
AK8452
max. 100ms
パワーオンリセット
電源投入時は RESETB ピンを使ってパワーオンリセットを掛けてください。RESETB の外付けコンデンサが
0.33μF のとき、パワーオンリセットが確実に掛かるためには AVDD の立ち上がり時間を 10ms 以内にする必
要があります。AVDD 投入からパワーオンリセットが解除されるまでの時間は最大で 100ms です。AVDD を
投入後 100ms 以上待ってからレジスタの書き込みをしてください。
AVDD を 0V にしたときも外付けコンデンサに電荷が残っているため RESETB 端子はすぐには 0V になりま
せん。RESETB が 0V に戻る前に AVDD を再度立ち上げるとパワーオンリセットがかかりません。AVDD 再
投入時に確実にパワーオンリセットが掛かるためには AVDD が 0V になっている時間が 300ms 以上である
ことが必要です。AVDD が 0V である時間を 300ms 以上取れない場合は外部から RESETB へ Low パルス
を入れてリセットを行ってください。
MS0955-J-01
2011/02
22
ASAHI KASEI
[AK8452]
-レジスタマップ
Sub
Adrs
Bits
Default
Register
Function
7
6
5
4
3:2
1
0
7:0
Value
0*******
*0******
**0*****
***0****
****00**
******0*
*******0
10000000
Name
RST
MD_CH
OUT_DR
MD_CCD
TMG_SHR
MD_DBLEGG
NPD
DAC0
レジスタ値リセット
ﾁｬﾝﾈﾙ数切替
出力ﾊﾞｯﾌｧ能力切替
入力モード
リファレンスレベルサンプリングタイミング
クロックモード選択
パワーダウン設定
ｵﾌｾｯﾄDAC0 データ設定
5:0
7:6
5:3
2
1
0
7:0
**000000
00** ****
**000***
*****0**
******0*
*******0
10000000
PGA0
LEDSPEED
SHDSET
OUT_BS
OEN
TEST_O
DAC1
PGA0 ゲインデータ設定
LED タイミング調整用 TSMP 周波数選択
ＳＨＤタイミング設定
出力バス選択
出力ﾊﾞｯﾌｧｲﾈｰﾌﾞﾙ
出力順序入れ替え
ｵﾌｾｯﾄDAC1 データ設定
８Ｈ
5:0
6
5:3
2:0
7:6
3:2
1:0
7:0
**000000
*0******
**000***
*****000
00******
****00**
******00
00000000
PGA1
HALF
G_CURRENT
B_CURRENT
A_CONT
TGMODE
TGCSEL
TEST
PGA1 ゲインデータ設定
LED 電流半減モード
G 電流量
B 電流量
下位アドレスアクセスコントロール
ＴＧＭＯＤＥレジスタ
ＴＧＣＳＥＬレジスタ
テストレジスタ
９Ｈ
7:0
00000000
TEST
テストレジスタ
AH
7:0
00000000
TEST
テストレジスタ
０Ｈ
１Ｈ
２Ｈ
３Ｈ
４Ｈ
５Ｈ
６Ｈ
７Ｈ
＊アドレス０８～A Ｈはテストレジスタです。アクセス禁止とします。
MS0955-J-01
2011/02
23
ASAHI KASEI
[AK8452]
動作モード設定レジスタ１
（アドレス“００００”、リセット値“００００００００”）
RST：B7
レジスタリセット
０
レジスタリセット値固定
１
通常（レジスタ書き込み可）
このビットに“１”を書き込むことでレジスタへの書き込みが可能になります。
一旦、このビットに“１”を書き込んだ後
MD_CH：B6
各レジスタにアクセスしてください。
ﾁｬﾝﾈﾙ数選択
０
1CH モード
１
2CH モード
（CISIN0 側を使用）
注：1CH モードの時、未使用チャンネルはグランドに繋いでください。
OUT_DR：B5
出力バッファ能力切替
０
通常設定
１
２倍
MD_CCD：B4
入力モード設定レジスタ
０
ＤＣ直結（VCLP レベルより上方向の信号）
１
ＣＤＳセンサ(CCD 出力ﾘﾌｧﾚﾝｽﾚﾍﾞﾙより下方向の信号)
MS0955-J-01
2011/02
24
ASAHI KASEI
[AK8452]
TMG_SHR：B[3:2]
リファレンスレベルサンプリング位置設定レジスタ
００
データサンプリング位置より２（１）クロック遅れ。
０１
データサンプリング位置より３（１．５）クロック遅れ。
１０
データサンプリング位置より４（２）クロック遅れ。
１１
データサンプリング位置より５（２．５）クロック遅れ。
注）括弧内は動作周波数＝4×MCLK の時。
CISIN
MCLK
Data Level Sampling
TSMP
SHD
(Internal)
R0B3~B2=
00b
Reference Level Sampling
01b
SHR
(Internal)
10b
11b
AFE ２ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
CISIN
MCLK
Data Level Sampling
TSMP
SHD
(Internal)
R0B3~B2=
00b
Reference Level Sampling
01b
SHR
(Internal)
10b
11b
AFE １ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
MS0955-J-01
2011/02
25
ASAHI KASEI
[AK8452]
CISIN
MCLK
Data Level Sampling
TSMP
SHD
(Internal)
R0B3~B2=
00b
Reference Level Sampling
01b
SHR
(Internal)
10b
11b
AFE １ｃｈ／シングルエッジ／２ビットバスモード入出力タイミング
CISIN
MCLK
Data Level Sampling
TSMP
SHD
(Internal)
R0B3~B2=
00b
Reference Level Sampling
01b
SHR
(Internal)
10b
11b
AFE １ｃｈ／ダブルエッジ／２ビットバスモード入出力タイミング
MS0955-J-01
2011/02
26
ASAHI KASEI
[AK8452]
MD_DBLEGG：B1
クロックモード選択
０
シングルエッジモード
１
ダブルエッジモード
NPD：B0
パワーダウン設定レジスタ
０
パワーダウン
１
通常
パワーダウン時は SDENB の状態に関わらず下記ピンの論理を以下のようにします。
D0/SDCLK
入力
D1/SDATA
入力
D2
H or L の固定値 (H か L かは前の状態により不定です)
D3
H or L の固定値 (H か L かは前の状態により不定です)
各設定の対応表
ﾁｬﾝﾈﾙ数選択
クロックモード
シングルエッジ
２ｃｈ
ダブルエッジ
シングルエッジ
１ｃｈ
ダブルエッジ
MS0955-J-01
出力バス選択
対応／非対応
４ビットバス
○
２ビットバス
×
４ビットバス
×
２ビットバス
×
４ビットバス
○
２ビットバス
○
４ビットバス
×
２ビットバス
○
2011/02
27
ASAHI KASEI
[AK8452]
オフセットＤＡＣ 0 データ設定レジスタ
（アドレス“０００ 1”、リセット値“１０００００００”）
レジスタ
ＤＡＣ出力
00000000
-240.0mV
00000001
-238.1mV
00000010
-236.2mV
・
・
・
・
01111110
-3.8mV
01111111
-1.9 mV
10000000
0 mV
10000001
+1.9mV
10000010
+3.8mV
・
・
・
・
11111101
+234.4mV
11111110
+236.3mV
11111111
+238.1mV
ここで x はレジスタ設定値
Offset(x) = −240 + 480 / 256 × x[mV]
リセット時 x=128, Offset(128)=0mV
オフセット DAC 設定
FFh
80h
00h
S/H
CIS 信号
小
PGA
黒補正
S/H 出力レベル
大
黒補正後レベル
ADC
出力コード
オフセット設定によるレベルの変化 (DC 直結モード=正極性時)
CDS
PGA
黒補正
ADC
00h
80h
FFh
小
大
オフセット DAC 設定
CIS 信号(CCD タイプ)
CDS 出力レベル
黒補正後レベル
出力コード
オフセット設定によるレベルの変化 (CDS モード=負極性時)
MS0955-J-01
2011/02
28
ASAHI KASEI
[AK8452]
ＰＧＡ０ゲイン設定レジスタ
Gain(x) =
（アドレス“００１０”、リセット値“ＸＸ００００００”）
レジスタ
ゲイン[倍]
000000
1.003
000001
1.015
000010
1.029
000011
1.042
・
・
・
・
111100
4.168
111101
4.400
111110
4.659
111111
4.950
1.98
80
×
[倍] ここで x はレジスタ設定値
2.0 16 + (63 − x)
5
0.5
4
0.4
3
0.3
2
0.2
1
0.1
0
ゲインステップ[倍]
ゲイン[倍]
リセット時 x=0, Gain(0)=1.003 倍
ゲイン[倍]
ステップ[倍]
0
0
16
32
48
レジスタ設定値[DEC]
64
ゲイン曲線 (理論値)
**上記 PGA ゲインの定義は PGA 単体のものです。DC 直結モード時（正極性）は VCLP 端子に入力される基
準電圧と信号レベル（SHD の部分）との差の電圧をオフセット調整後に＜PGA ゲイン倍＞されます。CDS
モード時（負極性）はリファレンスレベル（SHR の部分）と信号レベル（SHD の部分）の差の電圧が CDS モード
時絶対ゲイン（-0.6dB typ.）倍され、オフセット調整後に＜PGA ゲイン倍＞されます。
MS0955-J-01
2011/02
29
ASAHI KASEI
[AK8452]
動作モード設定レジスタ２
（アドレス“００１１”、リセット値“００００００００”）
LEDSPEED：B[7:6]
LED タイミング調整用 TSMP 周波数選択
００
LED タイミング分周比 1 (TSMP 周波数が 1MHz 以上 2.2MHz 未満)
０１
LED タイミング分周比 1/2 (TSMP 周波数が 2MHz 以上 4.4MHz 未満)
１０
LED タイミング分周比 1/4 (TSMP 周波数が 4MHz 以上)
１１
LED タイミング調整機能 off
（注１）
（注１）アドレス３（HEX）Bit ５：３の SHDSET が０＊＊の場合、TSMP の立上りから TSMP が立ち下がっ
て MCLK の最初の立上りの間に LED＊_EN を変化させないでください。
アドレス３（HEX）Bit ５：３の SHDSET が１＊＊の場合、
TSMP が Hi の区間に LED＊_EN を変化させないで下さい。
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** ００設定時の LED＊_EN が OFF から ON 時タイミング（シングルエッジ/２ビットバスモード時）
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** ００設定時の LED＊_EN が ON から OFF 時（シングルエッジ/２ビットバスモード時）
MS0955-J-01
2011/02
30
ASAHI KASEI
[AK8452]
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** ０１設定時の LED＊_EN が OFF から ON 時（シングルエッジ/２ビットバスモード時）
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** ０１設定時の LED＊_EN が ON から OFF 時（シングルエッジ/２ビットバスモード時）
MS0955-J-01
2011/02
31
ASAHI KASEI
[AK8452]
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** １０設定時の LED＊_EN が OFF から ON 時（シングルエッジ/２ビットバスモード時）
LED 電流
LED*_EN
内部 EN 信号
MCLK
TSMP
** １０設定時の LED＊_EN が ON から OFF 時（シングルエッジ/２ビットバスモード時）
SHDSET：B[5:3]
ＳＨＤタイミング設定
０００
データサンプリング位置より７（３．５）クロック遅れ。
００１
データサンプリング位置より６（３）クロック遅れ。
０１０
データサンプリング位置より５（２．５）クロック遅れ。
０１１
データサンプリング位置より４（２）クロック遅れ。
１ＸＸ
ＳＨＤ（入力クロック）＝ＴＳＭＰ
MS0955-J-01
2011/02
32
ASAHI KASEI
[AK8452]
C IS IN
M CLK
D a ta L e v e l S am p lin g
TSM P
SH D
(In te rn a l)
000b
001b
010b
禁止
0 11 b
禁止
1XXb
AFE ２ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
C IS IN
M CLK
TSM P
SH D
000b
(In te rn a l)
001b
010b
0 11 b
1xxb
AFE １ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
MS0955-J-01
2011/02
33
ASAHI KASEI
[AK8452]
C IS IN
M CLK
D a ta L e v e l S am p lin g
TSM P
SH D
(In te rn a l)
000b
001b
010b
0 11 b
1XXb
AFE １ｃｈ／シングルエッジ／２ビットバスモード入出力タイミング
C IS IN
M CLK
TSM P
SH D
000b
(In te rn a l)
001b
010b
0 11 b
1xxb
AFE １ｃｈ／ダブルエッジ／２ビットバスモード入出力タイミング
MS0955-J-01
2011/02
34
ASAHI KASEI
[AK8452]
OUT_BS：B2
出力バス選択
０
２ビットバスモード
１
４ビットバスモード
各設定の対応表
ﾁｬﾝﾈﾙ数選択
クロックモード
シングルエッジ
２ｃｈ
ダブルエッジ
シングルエッジ
１ｃｈ
ダブルエッジ
MS0955-J-01
出力バス選択
対応／非対応
４ビットバス
○
２ビットバス
×
４ビットバス
×
２ビットバス
×
４ビットバス
○
２ビットバス
○
４ビットバス
×
２ビットバス
○
2011/02
35
ASAHI KASEI
[AK8452]
CISIN0
CISIN1
MCLK
TSMP
CISIN0
CISIN1
D3
B11
B7
B3
B15 B11
B7
B3
B15 B11
B7
B3
B15 B11
B7
B3
B15 B11
B7
D2
B10
B6
B2
B14 B10
B6
B2
B14 B10
B6
B2
B14 B10
B6
B2
B14 B10
B6
D1
B9
B5
B1
B13
B9
B5
B1
B13
B9
B5
B1
B13
B9
B5
B1
B13
B9
B5
B1
B13
B9
D0
B8
B4
B0
B12
B8
B4
B0
B12
B8
B4
B0
B12
B8
B4
B0
B12
B8
B4
B0
B12
B8
B3
B15 B11
B20 B14 B10
AFE ２ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
CISIN0
CISIN1
MCLK
TSMP
D3
B7
B3
B15
B11
B7
B3
B15
B11
B7
B3
B15
D2
B6
B2
B14
B10
B6
B2
B14
B10
B6
B2
B14
D1
B5
B1
B13
B9
B5
B1
B13
B9
B5
B1
B13
D0
B4
B0
B12
B8
B4
B0
B12
B8
B4
B0
B12
AFE １ｃｈ／シングルエッジ／４ビットバスモード入出力タイミング
MS0955-J-01
2011/02
36
ASAHI KASEI
[AK8452]
CISIN0
CISIN1
MCLK
TSMP
D3
D2
D1
B5
B3
B1
B15 B13 B11
B9
B7
B5
B3
B1
B15 B13 B11
B9
B7
B5
B3
B1
B15 B13
D0
B4
B2
B0
B14 B12 B10
B8
B6
B4
B2
B0
B14 B12 B10
B8
B6
B4
B2
B0
B14 B12
AFE １ｃｈ／シングルエッジ／２ビットバスモード入出力タイミング
CISIN0
CISIN1
MCLK
TSMP
D3
D2
D1
B5
B3
B1
B15 B13 B11
B9
B7
B5
B3
B1
B15 B13 B11
B9
B7
B5
B3
B1
B15 B13
D0
B4
B2
B0
B14 B12 B10
B8
B6
B4
B2
B0
B14 B12 B10
B8
B6
B4
B2
B0
B14 B12
AFE １ｃｈ／ダブルエッジ／２ビットバスモード入出力タイミング
OEN：B1
出力バッファイネーブル
０
イネーブル
１
Ｈｉ－Ｚ
（注） D0、D1 ピンのみ有効です。
MS0955-J-01
2011/02
37
ASAHI KASEI
[AK8452]
TEST_O：B0
出力順序入替
０
パターン０
１
パターン１
AFE ２ｃｈ／シングルエッジ／４ビットバスモード時の出力フォーマット
MCLK
TSMP
Ch.1
Ch.0
パターン０
D3
D2
D1
D0
B15
B11
B7
B3
B15
B11
B7
B3
B14
B10
B6
B2
B14
B10
B6
B2
B13
B9
B5
B1
B13
B9
B5
B1
B12
B8
B4
B0
B12
B8
B4
B0
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
パターン 1(テスト用)
D3
Ch.0
D2
D1
Ch.1
D0
MS0955-J-01
2011/02
38
ASAHI KASEI
[AK8452]
AFE １ｃｈ／シングルエッジ／４ビットバスモード時の出力フォーマット
M CLK
TSM P
パターン０
D3
D2
D1
D0
B 15
B 11
B7
B3
B 14
B 10
B6
B2
B 13
B9
B5
B1
B 12
B8
B4
B0
パターン 1
設定不可
AFE １ｃｈ／ダブルエッジ／２ビットバスモード時の出力フォーマット
MCLK
TSMP
パターン０
D1
D0
B15
B13
B11
B9
B7
B5
B3
B1
B14
B12
B10
B8
B6
B4
B2
B0
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
パターン１
D1
D0
MS0955-J-01
2011/02
39
ASAHI KASEI
[AK8452]
AFE １ｃｈ／シングルエッジ／２ビットバスモード時の出力フォーマット
MCLK
TSMP
パターン０
D1
D0
B15
B13
B11
B9
B7
B5
B3
B1
B14
B12
B10
B8
B6
B4
B2
B0
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
パターン１
D1
D0
MS0955-J-01
2011/02
40
ASAHI KASEI
[AK8452]
オフセットＤＡＣ１データ設定レジスタ
（アドレス“０１００”、リセット値“１０００００００”）
Ｃｈ１のオフセットＤＡＣに適用されます。
設定方法等はオフセットＤＡＣ０データ設定レジスタと同じです。
ＰＧＡ１ゲイン設定レジスタ
（アドレス“０１０１”、リセット値“ＸＸ００００００”）
Ｃｈ１のＰＧＡに適用されます。
設定方法等はＰＧＡ０ゲイン設定レジスタと同じです。
MS0955-J-01
2011/02
41
ASAHI KASEI
[AK8452]
LED 設定レジスタ１
（アドレス“０１１０”、リセット値“Ｘ０００００００”）
HALF:B6
LED 電流半減モード
０
通常
１
ＬＥＤ出力電流値が１／２になります。
G_CURRENT：B[5:3]
Green 電流設定レジスタ
[%]
対 Red 電流
０００
100
００１
95.8
０１０
91.7
０１１
87.5
１００
83.3
１０１
79.2
１１０
75
１１１
70.8
B_CURRENT：B[2:0]
Blue 電流設定レジスタ
[%]
対 Red 電流
０００
100
００１
95.8
０１０
91.7
０１１
87.5
１００
83.3
１０１
79.2
１１０
75
１１１
70.8
MS0955-J-01
2011/02
42
ASAHI KASEI
[AK8452]
LED 設定レジスタ 2
（アドレス“０１１１”、リセット値“００ＸＸ００００”）
A_CONT：B[7:6]
下位アドレス(００Ｈ～０６Ｈ)アクセスコントロール
００
アクセス可（通常動作）
０１
アクセス不可
１０
アクセス不可
１１
アクセス不可
B：[7:6]に“００”以外を書き込む事で、アドレス(００Ｈ～０６Ｈ、０８～０ＡＨ)に書き込み不可となります。
通常は B：[7:6]に“００”を書き込んでご使用下さい。
MS0955-J-01
2011/02
43
ASAHI KASEI
[AK8452]
TGMODE：B[3:2]
動作
00
LED*_EN スルーモード
01
<TG モード a>
LEDR_EN：RÆoffÆGÆoffÆBÆoff の順に切り替わります。
LEDG_EN：GÆoffÆBÆoffÆRÆoff の順に切り替わります。
LEDB_EN：LED カウンタリセット
10
<TG モード b>
LEDR_EN：GÆoff ÆBÆoff ÆRÆoff の順に切り替わります。
LEDG_EN：BÆoffÆRÆoffÆGÆoff の順に切り替わります。
LEDB_EN：LED カウンタリセット
11
<TG モード c>
LEDR_EN：BÆoff ÆRÆoff ÆGÆoff の順に切り替わります。
LEDG_EN：RÆoffÆGÆoffÆBÆoff の順に切り替わります。
LEDB_EN：LED カウンタリセット
ＬＥＤ＊＿ＥＮスルーモード時ﾌｧﾝｸｼｮﾝ
LEDR EN
LEDG EN
L E D B _E N
LEDR
R on
LEDG
R on
G on
LEDB
B on
B on
TG モード＊時ﾌｧﾝｸｼｮﾝ(図は TGMODE =01 設定の例)
LEDR EN
LEDG EN
LEDB_EN
LEDR
LEDG
LEDB
Ron
Gon
Ron
Gon
Bon
Ron
Reset
Gon
Ron
Gon
Bon
*
LED*_EN を on->off->on と切り替える場合の off 幅は最低 50TSMP 以上お取り下さい。
*
LED*_EN を off->on->off と切り替える場合の on 幅は最低 50TSMP 以上お取り下さい。
MS0955-J-01
2011/02
44
ASAHI KASEI
[AK8452]
TGCSEL：B[1:0]
動作
００
TGMODE≠”00”時に 3 色 on/off を繰り返します。
０１
TGMODE≠”00”時にはじめの 2 色だけ on/off を繰り返します。
１０
TGMODE≠”00”時にはじめの色だけ on/off を繰り返します。
１１
禁止
TGMODE =01 設定の場合の例
ＴＧＣＳＥＬ＝００
LEDR EN
LEDG EN
L E D B _E N
LEDR
LEDG
R on
G on
LEDB
R on
G on
B on
R on
G on
G on
B on
B on
ＴＧＣＳＥＬ＝０１
LEDR EN
LEDG EN
LE D B _E N
LEDR
LEDG
R on
G on
LEDB
R on
G on
G on
R on
G on
G on
B on
B on
ＴＧＣＳＥＬ＝１０
LEDR EN
LEDG EN
L E D B _E N
LEDR
LEDG
R on
G on
R on
G on
R on
G on
R on
G on
R on
G on
LEDB
MS0955-J-01
2011/02
45
ASAHI KASEI
[AK8452]
外部回路例
DRVDD:3.3V
0.1μF
min.10 kΩ
min.10 kΩ
15
LEDB_EN
16
D0/SDCLK
D1/SDATA
SDENB
17
18
DRVSS
19
DRVDD
20
D2
D3
21
22
14
LEDG_EN
23
13
MCLK
LEDR_EN
24
0.1μF
0.1μF
LED_B
Top View
25
11
RESETB
LED_G
26
10
VCOM
LVSS
27
9
VRN
LVDD
4.7kΩ
AVDD:3.3V
0.1μF
0.1μF
0.33μF
8
LED_R
7
AVDD
6
AVSS
5
CISIN1
4
VCLP
3
2
1
IREF
VRP
CISIN0
28
VREFO
0.1μF
12
AK8452VN
TSMP
0.33μF
LVDD:
5.5V
Reference
Voltage
DC 直結モード時
DRVDD:3.3V
0.1μF
min.10 kΩ
min.10 kΩ
15
LEDB_EN
16
D0/SDCLK
D1/SDATA
SDENB
17
DRVSS
18
DRVDD
19
20
D2
D3
21
22
14
LEDG_EN
23
13
MCLK
LEDR_EN
24
0.1μF
0.1μF
LED_B
Top View
25
11
RESETB
LED_G
26
10
VCOM
LVSS
27
9
VRN
0.1μF 0.1μF 0.1μF
8
LED_R
7
4.7kΩ
AVDD
6
5
AVSS
CISIN1
4
VCLP
3
2
1
IREF
VRP
CISIN0
28
LVDD
VREFO
0.1μF
12
AK8452VN
TSMP
0.33μF
LVDD:
5.5V
AVDD:3.3V
0.1μF
0.33μF
CDS モード時
* パッケージ半田面の放熱 PAD はアナロググランド（AVSS）に接続して下さい。
MS0955-J-01
2011/02
46
ASAHI KASEI
[AK8452]
パッケージ
パッケージ寸法
単位[mm]
2.60±0.10
0.75±0.05
B
22
28
C0.35
1
7
15
8
14
A
0.05MAX
0.40±0.10
2.60±0.10
4.00±0.10
21
0.07 M C A B
4.00±0.10
＋ 0.05
0.20 － 0.03
0.08 C
0.40　Ref
C
マーキング
1.
マーケティングコード
:8452
2.
日付コード
:XXX
週コード
:Y
社内管理コード
8452
XXXY
マーキング
MS0955-J-01
2011/02
47
ASAHI KASEI
[AK8452]
重要な注意事項
● 本書に記載された製品、および、製品の仕様につきましては、製品改善のために予告なく変更すること
があります。従いまして、ご使用を検討の際には、本書に掲載した情報が最新のものであることを弊社営
業担当、あるいは弊社特約店営業担当にご確認ください。
● 本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報は、半導体製品の動
作例、応用例を説明するものです。お客様の機器設計において本書に記載された周辺回路、応用回
路、ソフトウェアおよびこれらに関連する情報を使用される場合は、お客様の責任において行ってくださ
い。本書に記載された周辺回路、応用回路、ソフトウェアおよびこれらに関連する情報の使用に起因し
てお客様または第三者に生じた損害に対し、弊社はその責任を負うものではありません。また、当該使
用に起因する、工業所有権その他の第三者の所有する権利に対する侵害につきましても同様です。
● 本書記載製品が、外国為替および、外国貿易管理法に定める戦略物資（役務を含む）に該当する場
合、輸出する際に同法に基づく輸出許可が必要です。
● 医療機器、安全装置、航空宇宙用機器、原子力制御用機器など、その装置・機器の故障や動作不良
が、直接または間接を問わず、生命、身体、財産等へ重大な損害を及ぼすことが通常予想されるような
極めて高い信頼性を要求される用途に弊社製品を使用される場合は、必ず事前に弊社代表取締役の
書面による同意をお取りください。
● この同意書を得ずにこうした用途に弊社製品を使用された場合、弊社は、その使用から生ずる損害等
の責任を一切負うものではありませんのでご了承ください。
● お客様の転売等によりこの注意事項の存在を知らずに上記用途に弊社製品が使用され、その使用から
損害等が生じた場合は全てお客様にてご負担または補償して頂きますのでご了承下さい。
MS0955-J-01
2011/02
48

Download Report