AD9889B

正誤表
この製品のデータシートに間違いがありましたので、お詫びして訂正いたします。
この正誤表は、2010 年 12 月 12 日現在、アナログ・デバイセズ株式会社で確認した誤りを
記したものです。
正誤表作成年月日： 2010 年 12 月 12 日
製品名：AD9889B
対象となるデータシートのリビジョン(Rev)：Rev.0（和文）
訂正箇所：
P.3 表１
和文データシート（Rev.0）の AC SPECIFICATION の部分で CLK Frequency が 80MHz
Max と記載されていますが英文の Rev.A にて 165MHz Max に訂正されております。
P.5 表 2
和文データシート（Rev.0）のDigital Inputsが5 V to 0.0 Vと記載されておりますが英文のRev.A に
て+5.5 V to −0.3 V に訂正されております。
P.7 表 3
和文データシート(Rev.0)の BGA パッケージのピン配置、D[23:0]が A1～A10,B1～
B10,C9,C10,D9,D10 の順に記載されておりますが英文の Rev.A にて
D10,D9,C10,C9,A10,B10,A9,B9,A8,B8,A7,B7,A6,B6,A5,B5,A4,B4,A3,B3,A2,B2,A1,B1
に訂正されております。
P.7 設計資源
和文データシート(Rev.0)の設計資源にてメールアドレスが [email protected]
と記載されておりますが英文の Rev.A にて [email protected] に変更されてお
ります。
*詳細は英文の最新のデータシートをご参照ください。
本
社／〒105-6891 東京都港区海岸 1-16-1
ニューピア竹芝サウスタワービル
電話 03（5402）8200
大阪営業所／〒532-0003 大阪府大阪市淀川区宮原 3-5-36
新大阪トラストタワー
電話 06（6350）6868
高性能HDMI/DVI
トランスミッタ
AD9889B
機能ブロック図
特長
概要
SCL SDA
INT
MCL MDA
HDMI 1.3、DVI 1.0、HDCP 1.2と互換のHDMITM/DVIトラ
アプリケーション
DVDプレーヤ／レコーダ
デジタル・セットトップボックス
A/Vレシーバ
デジタル・カメラ／ビデオ一体型カメラ
HDMIリピータ／スプリッタ
INTERRUPT
HANDLER
I2C
SLAVE
HPD
HDCP
CORE
HDCP-EDID
MICROCONTROLLER
REGISTER
CONFIGURATION
LOGIC
I2C
MASTER
CLK
DDCSDA
DDCSCL
VSYNC
HSYNC
VIDEO
DATA
CAPTURE
DE
D[23:0]
Tx0–/Tx0+
COLOR
SPACE
CONVERSION
4:2:2 TO
4:4:4
CONVERSION
HDMI
Tx
CORE
XOR
MASK
Tx1–/Tx1+
Tx2–/Tx2+
TxC–/TxC+
S/PDIF
MCLK
I2S[3:0]
AUDIO
DATA
CAPTURE
LRCLK
AD9889B
SCLK
06291-001
ンスミッタ
1.8V単電源
ビデオ／オーディオ入力：1.8∼3.3Vのロジック・レベルを
受信
80ピンLQFP、鉛フリー・パッケージ
64ピンLFCSP、鉛フリー・パッケージ
76ピンCSP_BGA、鉛フリー・パッケージ
デジタル・ビデオ
165MHzの動作は480i∼1,080pおよびUXGA（60Hz）の
すべての分解能に対応
プログラマブルな双方向カラースペース・コンバータ
RGB、YCbCr、DDRに対応
ITU656ベースの組込み同期を利用可能
入力ビデオ・フォーマット・タイミングの自動検出（CEA861B）
デジタル･オーディオ
最大 192kHz のステレオ LPCM ／圧縮オーディオの標準
S/PDIFに対応
最大192kHzの8チャンネル未圧縮LPCM I2Sオーディオ
システム設計を簡素化する技術特性
HDCP 動作とEDID読出し動作を実行するI2C®マスターで動
作する On Chip コントローラを内蔵
5VトレラントなI2CおよびHPD入出力（余分なデバイスは不
要）
S/PDIF および I 2S のサポートにオーディオ・マスター・ク
ロックは不要
オンチップの MPU は割込みとレジスタによって HDMI イベ
ントを報告
図1
AD9889Bは、S/PDIFと8チャンネルI2Sオーディオの両方に対
応しています。このハイファイの8チャンネルI2Sは、192kHzの
ステレオ・オーディオまたは 7.1ch サラウンド・オーディオを
送信できます。S/PDIFは、ステレオLPCM（リニア・パルス・
コード変調）オーディオまたは圧縮オーディオ（DTS®、THX®、
Dolby® Digitalなど）を伝送できます。
AD9889Bは、システム設計の複雑さやコストを軽減するため
に、HDCP動作用の内部MPU、EDID読出し用のI2Cマスター、
1.8V単電源、I2Sに基づく5Vトレランス、ホット・プラグ検出
ピンなどの機能／特性を備えています。
概要
AD9889B は、 165MHz の HDMI 1.3 （ High-Definition
Multimedia Interface ）トランスミッタです。最大 1,080p の
HDTVフォーマットとUXGA（1600×1200ドット＠60Hz）ま
でのコンピュータ・グラフィック（ CG ）解像度を利用できま
す。HDCPに対応したAD9889Bは、HDCP 1.2プロトコルで規
高度なCMOSプロセスで製造されたAD9889Bは、省スペース
型の76ピンCSP_BGA／64ピンLFCSP表面実装パッケージ、そ
れに80ピンLQFP表面実装パッケージを採用しています。パッ
ケージはすべて鉛フリーで、−25∼＋85℃の温度範囲で仕様規
定されています。
定された保護対象のコンテンツを安全に送信できます。
REV. 0
アナログ・デバイセズ株式会社
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利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いま
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電話06（6350）6868
AD9889B
目次
特長 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
機能ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
絶対最大定格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
テスト・レベルの説明. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
ESDに関する注意 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
ピン配置と機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
設計資源. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
本書の表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
PCBレイアウトの推奨事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
電源のバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
デジタル入力. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
外付けのスイング抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
出力信号. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
外形寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
オーダー・ガイド. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
改訂履歴
4/07―Revision 0: Initial Version
―2―
REV. 0
AD9889B
仕様
表1
Temp
Test
Level1
Min
Input Voltage, High (VIH)
Full
VI
1.4
Input Voltage, Low (VIL)
Full
VI
Input Capacitance
25℃
V
Output Voltage, High (VOH)
Full
VI
Output Voltage, Low (VOL)
Full
VI
Parameter
Conditions
Typ
Max
Unit
3.5
V
DIGITAL INPUTS
0.7
3
V
pF
DIGITAL OUTPUTS
VDD – 0.1
V
0.4
V
THERMAL CHARACTERISTICS
Thermal Resistance
θJC Junction-to-Case
V
θJA Junction-to-Ambient
15.2
V
Ambient Temperature
℃/W
59
Full
V
–25
–10
+25
℃/W
+85
℃
+10
µA
DC SPECIFICATIONS
Input Leakage Current, IIL
Input Clamp Voltage
25℃
VI
–16 mA
25℃
V
–0.8
+16 mA
25℃
V
V
+0.8
V
Differential High Level Output
Voltage
V
AVCC
V
Differential Output Short-Circuit
Current
IV
10
µA
1.89
V
50
mV p-p
POWER SUPPLY
VDD (All) Supply Voltage
Full
IV
VDD Supply Voltage Noise
Full
V
1.71
1.8
Power-Down Current
With active video applied,
165 MHz, typical random pattern
25℃
IV
9
Transmitter Supply Current
With active video applied,
165 MHz, typical random pattern
25℃
IV
240
280
mA
Full
VI
432
504
mW
CLK Frequency
25℃
IV
13.5
80
MHz
TMDS Output CLK Duty Cycle
25℃
IV
48
52
%
Transmitter Total Power
mA
AC SPECIFICATIONS
Worst Case CLK Input Jitter
Full
IV
Input Data Setup Time
Full
IV
1
2
Input Data Hold Time
Full
ns
ns
IV
1
TMDS Differential Swing
VI
800
ns
VSYNC and HSYNC Delay from DE
Falling Edge
VI
1
UI2
VSYNC and HSYNC Delay to DE
Rising Edge
VI
1
UI2
1000
1200
mV
DE High Time
25℃
VI
DE Low Time
25℃
VI
Low-to-High Transition Time
25℃
VII
75
490
ps
High-to-Low Transition Time
25℃
VII
75
490
ps
8191
138
UI2
UI2
Differential Output Swing
REV. 0
―3―
AD9889B
Conditions
Temp
Test
Level1
Min
I2S and S/PDIF
Full
IV
32
I S Cycle Time
25℃
IV
I2S Setup Time
25℃
IV
15
ns
I S Hold Time
25℃
IV
0
ns
Audio Pipeline Delay
25℃
IV
75
µs
Parameter
Typ
Max
Unit
192
kHz
1
UI2
AUDIO AC TIMING
Sample Rate
2
2
1
「テスト・レベルについて」を参照。
2
UI＝Unit Interval（単位間隔）
―4―
REV. 0
AD9889B
絶対最大定格
テスト・レベルの説明
表2
Parameter
Rating
I.
100％の出荷テストを実施
Digital Inputs
5 V to 0.0 V
II.
Digital Output Current
20 mA
25℃の温度で100％の出荷テストを実施し、規定の温度
でサンプル・テストを実施
Operating Temperature Range
–40℃ to +85℃
III.
サンプル・テストのみを実施
Storage Temperature Range
–65℃ to +150℃
IV.
Maximum Junction Temperature
150℃
パラメータは、設計／特性評価テストにより保証してい
ます。
Maximum Case Temperature
150℃
V.
パラメータは代表値のみとなります。
VI.
25℃の温度で100％の出荷テストを実施し、設計／特性
上記の絶対最大定格を超えるストレスを加えると、デバイスに
恒久的な損傷を与えることがあります。この規定はストレス定
格のみを指定するものであり、この仕様の動作セクションに記
載する規定値以上でのデバイス動作を定めたものではありませ
ん。デバイスを長時間絶対最大定格状態に置くと、デバイスの
信頼性に影響を与えることがあります。1 つでもパラメータの
絶対最大定格を超えると、デバイスに影響を与える可能性があ
ります。
REV. 0
評価テストにより保証しています。
VII. 制限値はHDMI仕様により規定し、設計／特性評価テス
トにより保証しています。
ESDに関する注意
ESD（静電放電）の影響を受けやすいデバイス
です。電荷を帯びたデバイスや回路ボードは、
検知されないまま放電することがあります。本
製品は当社独自の特許技術であるESD保護回路
を内蔵してはいますが、デバイスが高エネル
ギーの静電放電を被った場合、損傷を生じる可
能性があります。したがって、性能劣化や機能
低下を防止するため、ESDに対する適切な予防
措置を講じることをお勧めします。
―5―
AD9889B
DV DD
DV DD
DV DD
D14
DV DD
D12
D13
D10
D11
D9
D7
D8
D6
D5
D3
D4
D2
G ND
D1
G ND
ピン配置と機能の説明
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
60
GND
59
GND
3
58
D15
HSYNC
4
57
D16
VSYNC
5
56
D17
CLK
6
55
D18
S/PDIF 7
54
D19
53
D20
DVDD
1
D0
2
DE
PIN 1
INDICATOR
MCLK
8
I2S0
9
AD9889B
52
D21
I2S1 10
TOP VIEW
(Not to Scale)
51
D22
50
D23
I2S3 12
49
MCL
SCLK 13
48
MDA
LRCLK 14
47
SDA
GND 15
46
SCL
PVDD 16
45
DDCSDA
GND 17
44
DDCSCL
GND 18
43
GND
PVDD 19
42
GND
PVDD 20
41
AVDD
I2S2 11
06291-002
INT
G ND
Tx2+
Tx2–
A V DD
Tx1–
Tx1+
PD/A 0
G ND
Tx0+
Tx0–
A V DD
TxC–
80ピンLQFPのピン配置（上面図）
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
DG ND
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
DV DD
図2.
T xC+
G ND
HPD
A V DD
E X T _ SW G
G ND
PV DD
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
PIN 1
INDICATOR
+
AD9889B
DVDD
D15
D16
D17
D18
D19
D20
D21
D22
D23
MCL
MDA
SDA
SCL
DDCSDA
DDCSCL
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
TOP VIEW
(Not to Scale)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
NOTES
1. GND PADDLE ON BOTTOM OF PACKAGE.
図3.
06291-003
PV DD
E X T _ S WG
A V DD
HPD
TxC–
TxC+
A V DD
T x0–
T x0+
PD/A 0
T x1–
T x1+
A V DD
T x2–
T x2+
INT
DVDD
D0
DE
HSYNC
VSYNC
CLK
S/PDIF
MCLK
I2S0
I2S1
I2S2
I2S3
SCLK
LRCLK
PVDD
PVDD
64ピンLFCSPのピン配置（上面図）
―6―
REV. 0
AD9889B
10 9 8
7 6
5 4 3
2 1
A
B
C
D
E
F
G
H
J
06291-004
K
BOTTOM VIEW
(Not to Scale)
図4.
表3.
76ピンBGAのピン配置（上面図）
ピン機能の説明
ピン番号
BGA
LFCSP
LQFP
記号
タイプ1 説明
A1∼A10、B1∼ 39∼47、
B10、C9、C10、 50∼63、2
D9、D10
D1
6
50∼58、65∼
78、2
D[23:0]
I
ビデオ・データ入力。RGBまたはYCbCrフォーマッ
トのデジタル入力。1.8∼3.3VのCMOSロジック・レベル
対応します。
ビデオ・クロック入力。1.8∼3.3VのCMOSロジック・レ
ベルに対応します。
6
CLK
I
C2
3
3
DE
I
デジタル・ビデオのデータ・イネーブル・ビット。 1.8 ∼
3.3VのCMOSロジック・レベルに対応します。
C1
4
4
HSYNC
I
水平同期入力。1.8∼3.3VのCMOSロジック・レベルに対
応します。
D2
5
5
VSYNC
I
垂直同期入力。1.8∼3.3VのCMOSロジック・レベルに対
応します。
J3
18
23
EXT_SWG
I
内部リファレンス電流の設定。このピンとグラウンドの間
に887Ωの抵抗（許容誤差1%）を接続します。
K3
20
25
HPD
I
ホット・プラグ検出信号。レシーバの接続の有無をイン
ターフェースに知らせます。 1.8 ∼ 5.0V の CMOS ロジッ
ク・レベルに対応します。
E2
7
7
S/PDIF
I
S/PDIF（Sony/Philipsデジタル・インターフェース）オー
ディオ入力。これは Sony/Philips デジタル・インター
フェースからのオーディオ入力です。1.8∼3.3VのCMOS
ロジック・レベルに対応します。
E1
8
8
MCLK
I
オーディオ・リファレンス・クロック。128×N×fS（N＝
1 、 2 、 3 、または 4 ）。 128 ×サンプリング周波数（ f S ）、
256 × f S、 384 × f S、 512 × f Sに設定します。 1.8 ∼ 3.3V の
CMOSロジック・レベルに対応します。
F2、F1、G2、G1
9∼12
9∼12
I2S[3:0]
I
I2Sオーディオ・データ入力。これらは、I2Sを介して得ら
れる8チャンネルのオーディオ（1入力当たり2つ）を表し
ています。1.8∼3.3VのCMOSロジック・レベルに対応し
ます。
H2
13
13
SCLK
I
I2Sオーディオ・クロック。1.8∼3.3VのCMOSロジック・
H1
14
14
LRCLK
I
左／右チャンネルの選択。1.8∼3.3VのCMOSロジック・
レベルに対応します。
J72
262
332
PD/A0
I
パワーダウン制御およびI2Cアドレスの選択。I2Cアドレス
とPD極性は、AD9889Bへの電源供給時にPD/A0ピンで設
定します。1.8∼3.3VのCMOSロジック・レベルに対応し
ます。
K1、K2
21、22
27、28
TxC−/TxC+ O
差動クロック出力。ピクセル・クロック・レート時の差動
クロック出力。TMDSロジック・レベルに対応します。
K10、J10
30、31
37、38
Tx2−/Tx2+
差動出力チャンネル2。10×ピクセル・クロック・レート
時の赤色データの差動出力。TMDSロジック・レベルに対
応します。
レベルに対応します。
REV. 0
O
―7―
AD9889B
ピン番号
BGA
LFCSP
LQFP
記号
タイプ1 説明
K7、K8
27、28
34、35
Tx1−/Tx1+
O
差動出力チャンネル1。10×ピクセル・クロック・レート
時の緑色データの差動出力。TMDSロジック・レベルに対
応します。
K4、K5
24、25
30、31
Tx0−/Tx0+
O
差動出力チャンネル0。10×ピクセル・クロック・レート
時の青色データの差動出力。TMDSロジック・レベルに対
応します。
H10
32
40
INT
O
割込み。オープン・ドレイン。マイクロコントローラI/O
電源に2kΩのプルアップ抵抗を接続するとよいでしょう。
J2、J5、J8、K9
19、23、29
24、29、36、41
AVDD
P
TMDS出力用の1.8V電源。
D5、D6、D7、E7 1、48、49
1、61、62、63、 DVDD
64
P
デジタル対応の1.8V電源とI/O電源。これらのピンは、デジ
タル・ロジックおよびI/O に電源を供給します。これらは
フィルタ処理を行い、できる限り静かな状態を維持します。
G4、G5、J1
16、19、20、21
P
1.8V PLL電源。AD9889Bの最もセンシティブな部分はク
ロック生成回路です。これらのピンは、クロックPLLに電
源を供給します。設計者は、これらのピンに静かでノイズ
のない電源を供給しなければなりません。
15、16、17
PVDD
D4、E4、F4、J4、 N/A
G6、J6、K6、F7、
G7、H9、J9
15、17、18、22、 GND
26、32、39、
42、43、59、
60、79、80
P
グラウンド。内蔵の全回路のグラウンド・リターン。
グラウンド電流経路に注意して、AD9889Bを1つの一体化
されたグラウンド・プレーンに集積します。
N/A
64、底面の
パドル
N/A
DGND
P
デジタル・グラウンド。内蔵の全回路のグラウンド・リ
ターン。グラウンド電流経路に注意して、AD9889Bを1つ
の連続したグラウンド・プレーンに集積します。
F9
36
47
SDA
C3
シリアル・ポート・データI/O 。レジスタにアクセスする
ためのシリアル・ポート・データI/O スレーブとして機能
します。1.8∼3.3VのCMOSロジック・レベルに対応しま
す。
F10
35
46
SCL
C3
シリアル・ポート・データ・クロック。レジスタにアクセ
スするためのシリアル・ポート・データ・クロック・ス
レーブとして機能します。1.8∼3.3VのCMOSロジック・
レベルに対応します。
E10
37
48
MDA
C3
HDCP キー（ EEPROM ）に対するシリアル・ポート・
データI/Oマスター。1.8∼3.3VのCMOSロジック・レベル
E9
38
49
MCL
C3
G9
34
45
DDCSDA
C3
レシーバに対するシリアル・ポート・データI/O 。このピ
ンはDDCバスのマスターとして機能します。5VのCMOS
ロジック・レベルに対応します。
G10
33
44
DDCSCL
C3
レシーバに対するシリアル・ポート・データ・クロック。
このピンは DDC バスのマスター・クロックとして機能し
ます。5VのCMOSロジック・レベルに対応します。
に対応します。
HDCP キー（ EEPROM ）に対するシリアル・ポート・
データ・クロック・マスター。1.8∼3.3VのCMOSロジッ
ク・レベルに対応します。
1
2
3
I＝入力、O＝出力、P＝電源、C＝制御
ピンJ7（BGA）、ピン26（LFCSP）、ピン33（LQFP）には、I2C選択、パワーダウン制御という2つの機能があります。I2C選択機能はパワーアップ時に利用でき、パワーダウン
制御機能はピンの状態がパワーアップ時の最初の状態から別の状態に遷移したときに利用できます。
2線式シリアル・インターフェースとその機能の詳細については、NDA（[email protected]）をご覧ください。
―8―
REV. 0
AD9889B
アプリケーション
設計資源
本書の表記規則
アナログ・デバイセズの評価用キット、リファレンス・デザイ
ン回路図、その他の文書については、 NDA （非開示契約）の
もとで取得できます（[email protected]）。
このデータシートは、表4 の表記規則に従って記載されていま
す。
表4.
文書の表記規則
このほかにも以下の資源を利用できます。
EIA/CEA-861B ：オーディオ／ビデオ・インフォフレーム
（infoframe）とHDMIのE-EDID 構造について説明。この文書
は全米家電協会（CEA：Consumer Electronics Association）
データの
種類
フォーマット
0xNN
16進数（基数16）は、数値の頭に0xを付けるC言
語の表記法で表します。
0bNN
2 進数（基数2 ）は、数値の頭に0b を付けるC 言語
の表記法で表します。
ら取得できます。
NN
10進数（基数10）は、数値の前後に何も付けずに
HDCPバージョン1.2に関する定義文書HDCP v. 1.2はDigital
Content Protection, LLC.から取得できます。
Bit
ビットはリトル・エンディアン形式で示し、バイ
トまたはワードの最下位ビットがビット0となりま
す。
から取得できます。
HDMIバージョン1.3に関する定義文書HDMI v. 1.3とHDMI規
格適合試験仕様書バージョン1.3は、HDMI Licensing, LLCか
REV. 0
表記します。
―9―
AD9889B
PCBレイアウトの推奨事項
AD9889Bは、高精度の高速アナログ・デバイスです。このデ
バイスから最大性能を引き出すには、ボードを適切にレイアウ
トすることが重要です。
電源のバイパス
各電源ピンは0.1µFコンデンサでバイパスするとよいでしょう。
ただし、複数の電源ピンが互いに隣接して設けられている場合
は例外とします。電源／グラウンドがグループ化されているた
め、1 つのバイパス・コンデンサを設置すれば充分です。基本
的には、各電源ピンの約0.5cm以内にバイパス・コンデンサを
設置します。また、AD9889BからみてPCボードの反対側にコ
ンデンサを設置するのは避けてください。その場合は、経路に
抵抗性のビアを付加することになるからです。
バイパス・コンデンサは、電源プレーンと電源ピンの間に接続
します。電流は、電源プレーン、コンデンサ、電源ピンの順に
流れます。コンデンサと電源ピンの間に電源の配線をしないよ
うにします。コンデンサのパッドの下にビアを配置して電源プ
レーンに配線するのが、一般的に最適の手法といえます。
低ノイズで安定した PVDD （ PLL 電源）は、特に重要です。
PVDDの急激な変化は、サンプリング・クロックの位相と周波
数に同じような急激な変化をもたらします。これは、電源の安
定化、フィルタ処理、およびバイパス処理によって避けられま
す。各アナログ回路グループ（AVDD and PVDD）に対しては、
分離して安定させた電源を供給することが最も適正な方法で
す。
さらに、ボード全体のグラウンド・プレーンは1 つにするとよ
いでしょう。グラウンド・プレーンは1 つのほうが複数の場合
より同等以上のノイズ特性を実現できることが経験的に知られ
ているからです。グラウンド・プレーンを複数にすると、各プ
レーンが小さくなり、長いグラウンド・ループが形成されて好
ましくない結果を招くことがあります。
その他の入力信号
HPD は HDMI コネクタに接続します。グラウンドに対して
10kΩのプルダウン抵抗を接続するとよいでしょう。
入力ピン PD/A0 は、抵抗または制御信号を介して GND ／電源
に接続できます。デバイスのアドレスやパワーダウンの極性は、
AD9889B電源の供給時（イネーブル時）にPD/A0ピンの状態
に応じて設定されます。たとえば、PD/A0ピンがローレベルの
場合は（電源がオンのとき）、デバイス・アドレスは 0x72 で、
パワーダウンはアクティブ・ハイとなります。また、PD/A0ピ
ンがハイレベルの場合は（電源がオンのとき）、デバイス・ア
ドレスは 0x7A で、パワーダウンはアクティブ・ローとなりま
す。
SCL、SDAの各ピンは、I2Cマスターに接続します。1.8Vまた
は3.3Vへの2kΩプルアップ抵抗を接続するとよいでしょう。
外付けのスイング抵抗
外付けのスイング抵抗は、EXT_SWG ピンとグラウンドに直
接接続します。この抵抗値は887Ωとします（±1%の許容誤差）。
EXT_SWGピンの隣または近くで高速AC信号やノイズの多い
信号を流すのは避けてください。
出力信号
TMDS出力信号
AD9889Bは、3つのTMDS出力チャンネル（0、1、2）があり、
最大800MHzの信号とTMDS出力データ・クロックを出力しま
す。チャンネル間スキューを最小限に抑えるために、これらの
信号のパターン長を同じにします。また、これらのパターンは
50Ωの特性インピーダンスを持ち、かつ100オームの差動ペア
として接続する必要があります。ビアの使用を避けて最適な結
果を得るために、これらのラインは最上位のPCB層に配線する
とよいでしょう。
その他の出力信号（非TMDS）
デジタル入力
ビデオ／オーディオ・データ入力信号
AD9884Aのデジタル入力は、1.8∼3.3Vのロジック・レベルの
信号で動作するよう設計されています。したがって、3.3Vのロ
ジックを使用するときに余分な部品を追加する必要はありませ
ん。クロック入力（CLKと表示された）パターンにノイズが混
入すると、システムにジッタが加わります。したがって、ビデ
オ・クロック入力（6番ピン：CLK）パターン長を最小限に抑
えて、その近くにデジタルその他の高周波パターンを設けない
ようにします。各入力データ信号の長さはマッチングさせて
データ・キャプチャを最適化します。これは、1080p、UXGA、
ダブル・データレート入力フォーマットなどの高周波モードの
場合に特に必要です。
DDCSCL、DDCSDA
DDCSCL、DDCSDAの各出力は、最高のシグナル・インテグ
リティを得るために、容量負荷を最小限に抑える必要がありま
す。DDCSCLとDDCSDAの容量負荷は、HDMI対応の仕様を
満たすために 50pF 未満とします。 DDCSCL と DDCSDA は
HDMIコネクタに接続し、また5Vへのプルアップ抵抗接続が必
要となります。プルアップ抵抗は1.5Ω以上、2kΩ以下のものと
します。
INTピン
INTピン（出力）は、システムのマイクロコントローラに接続
します。適正な動作を行うために、プルアップ抵抗を1.8Vまた
は3.3V電源に接続する必要があります（推奨値は2kΩ抵抗）。
MCL、MDA
MCL、MDAの各出力は、HDCPキー（HDCPが実装されてい
る場合）を含む EEPROM に接続します。 2kΩ のプルアップ抵
抗を使用するとよいでしょう。
― 10 ―
REV. 0
AD9889B
外形寸法
0.75
0.60
0.45
16.20
16.00 SQ
15.80
1.60
MAX
61
80
60
1
PIN 1
14.20
14.00 SQ
13.80
TOP VIEW
(PINS DOWN)
0.15
0.05
0.20
0.09
7°
3.5°
0°
0.10
COPLANARITY
SEATING
PLANE
20
41
40
21
VIEW A
0.65
BSC
LEAD PITCH
VIEW A
0.38
0.32
0.22
051706-A
ROTATED 90° CCW
COMPLIANT TO JEDEC STANDARDS MS-026-BEC
図5.
80ピン薄型クワッド・フラット・パッケージ［LQFP］
（ST-80-2）
寸法単位：mm
9.00
BSC SQ
0.60 MAX
0.60 MAX
64
49
48
PIN 1
INDICATOR
8.75
BSC SQ
TOP
VIEW
1
33
32
0.80 MAX
0.65 TYP
12° MAX
0.05 MAX
0.02 NOM
SEATING
PLANE
0.50 BSC
PIN 1
INDICATOR
*4.85
4.70 SQ
4.55
EXPOSED PAD
(BOTTOM VIEW)
0.50
0.40
0.30
1.00
0.85
0.80
0.30
0.25
0.18
16
17
PADDLE CONNECTED TO GND.
THIS CONNECTION IS NOT
REQUIRED TO MEET THE
ELECTRICAL PERFORMANCES.
0.20 REF
*COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4
EXCEPT FOR EXPOSED PAD DIMENSION
図6.
REV. 0
64ピン・リード・フレーム・チップ・スケール・パッケージ［LFCSP_VQ］
9mm×9mmボディ、極薄クワッド
（CP-64-1）
寸法単位：mm
― 11 ―
063006-B
1.45
1.40
1.35
AD9889B
A1 CORNER
INDEX AREA
6.10
6.00 SQ
5.90
10 9
8
7 6
5
4
3 2 1
A
B
BALL A1
PAD CORNER
TOP VIEW
C
4.50
BSC SQ
D
E
0.50
BSC
F
G
H
J
BOTTOM VIEW
0.75
REF
DETAIL A
D06291-0-4/07(0)-J
K
*1.40 MAX
DETAIL A
0.65 MIN
0.15 MIN
COPLANARITY
0.08 MAX
*COMPLIANT TO JEDEC STANDARDS MO-225
WITH THE EXCEPTION TO PACKAGE HEIGHT.
図7.
012006-0
0.35 SEATING
0.30 PLANE
0.25
BALL DIAMETER
76ピン・チップ・スケール・パッケージ・ボール・グリッド・アレイ［CSP_BGA］
6mm×6mm×1.4mm
（BC-76）
寸法単位：mm
オーダー・ガイド
Model
Temperature Range
Package Description
Package Option
–25℃ to +85℃
64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-64-1
AD9889BBCPZ-165
–25℃ to +85℃
64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
CP-64-1
AD9889BBSTZ-801
–25℃ to +85℃
80-Lead Low Profile Quad Flat Package [LQFP]
ST-80-2
AD9889BBCPZ-801
1
AD9889BBSTZ-165
–25℃ to +85℃
80-Lead Low Profile Quad Flat Package [LQFP]
ST-80-2
AD9889BBBCZ-801
–25℃ to +85℃
76-Ball Chip Scale Package Ball Grid Array [CSP_BGA]
BC-76
AD9889BBBCZRL-801
–25℃ to +85℃
76-Ball Chip Scale Package Ball Grid Array [CSP_BGA]
BC-76
AD9889BBBCZ-1651
–25℃ to +85℃
76-Ball Chip Scale Package Ball Grid Array [CSP_BGA]
BC-76
AD9889B/PCB
1
1
Evaluation Board
Z＝RoHS準拠製品
アナログ・デバイセズ社またはその二次ライセンスを受けた関連会社からライセンスの対象となるI2Cコンポーネントを購入した場合、購入者にはこれらのコンポーネントをI2Cシ
ステムで使用するフィリップス社のI2Cの特許権に基づくライセンスが許諾されます。ただし、フィリップス社が規定するI2C規格仕様に準拠したシステムが必要です。
― 12 ―
REV. 0

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