データシート

[AK4120]
AK4120
Sample Rate Converter with Mixer and Volume
概
要
AK4120はステレオのデジタルサンプルレートコンバータです。入力された8kHz ∼ 48kHz の範囲にあるサン
プルレートのオーディオソースを 32kHz,44.1kHz,48kHz または 96kHz のサンプルレートに変換して出力し
ます。また、デジタルミキサーやボリュームを内蔵しており、異なるサンプルレートを持つ２つのオーディオソー
スのミキシングや音量の調整が可能です。
特
長
非同期サンプルレートコンバータ
デジタルミキサー内蔵(デジタルボリューム付き)
ボリューム内蔵
入力ソースのサンプルレート(FSI): 8kHz ∼ 48kHz
出力データのサンプルレート(FSO): 32kHz,44.1kHz,48kHz,96kHz
入出力サンプルレート比: FSO/FSI=0.667 ∼ 6
THD+N : –113dB at 1kHz input
デジタルI/Fフォーマット: 20ビット前詰め、20/16ビット後詰め、I2S
256fs/512fsマスタクロック対応
シリアルµP I/F: 3線シリアル, I2Cバス
電源電圧： 2.7 to 3.6V
I2C
SDTI1
ILRCK1
I2S
PDN
VDD
Input#1
Audio
I/F
Sample
Rate
Converter
VSS
Volume#1
TEST
IBICK1
IMCLK1
OMCLK
IMCLK2
SDTI2
ILRCK2
Input#2
Audio
I/F
Volume#2
Output
Audio
I/F
IBICK2
SDTO
OLRCK
OBICK
μ P I/F
I2MODE
CAD0
CSN/CAD1 CCLK/SCL CDTI/SDA
MS0134-J-01
OMODE
2008/06
-1-
[AK4120]
■
オーダリングガイド
AK4120VF
AKD4120
■
−40 ∼ +85°C
24pin VSOP (0.65mm pitch)
AK4120評価用ボード
ピン配置
IMCLK1
1
24
IMCLK2
SDTI1
2
23
SDTI2
IBICK1
3
22
IBICK2
ILRCK1
4
21
ILRCK2
TEST
5
20
I2MODE
I2S
6
19
VDD
I2C
7
18
VSS
CAD0
8
17
OMODE
CSN/CAD1
9
16
OMCLK
CCLK/SCL
10
15
SDTO
CDTI/SDA
11
14
OBICK
PDN
12
13
OLRCK
Top
View
MS0134-J-01
2008/06
-2-
[AK4120]
ピン／機能
No.
1
2
3
ピン名称
IMCLK1
SDTI1
IBICK1
I/O
I
I
I
4
ILRCK1
I
Input#1 インタフェースのチャネルクロックピン
5
TEST
I
6
I2S
I
7
I2C
I
8
CAD0
CSN
CAD1
CCLK
SCL
CDTI
SDA
テストピン。VSS へ接続してください。
オーディオデータインタフェースフォーマットの設定ピン
“L”: レジスタにより設定, “H”: I2S
シリアルコントロールモード選択ピン
“L”: 3 線シリアル, “H”: I2Cバス
チップアドレス 0 ピン
チップセレクトピン（3 線シリアルコントロールモード時）
チップアドレス 1 ピン（I2Cコントロールモード時）
コントロールデータクロックピン（3 線シリアルコントロールモード時）
コントロールデータクロックピン（I2Cコントロールモード時）
コントロールデータ入力ピン（3 線シリアルコントロールモード時）
コントロールデータ入力ピン（I2Cシリアルコントロールモード時）
パワーダウン&リセットピン
このピンを “L” にするとパワーダウン状態になり、レジスタは初期化されま
す。
Output インタフェースのチャネルクロックピン
Output インタフェースのオーディオシリアルデータクロックピン
9
10
11
I
I
I
I
I
I
I/O
I
Function
Input#1 インタフェースのマスタクロック入力ピン
Input#1 インタフェースのオーディオシリアルデータ入力ピン
Input#1 インタフェースのオーディオシリアルデータクロックピン
12
PDN
13
14
OLRCK
OBICK
15
SDTO
O
オーディオシリアルデータ出力ピン
16
OMCLK
I
17
OMODE
I
18
19
VSS
VDD
I
I
20
I2MODE
I
21
22
23
24
ILRCK2
IBICK2
SDTI2
IMCLK2
I/O
I/O
I
I
Output インタフェースのマスタクロック入力ピン
Output インタフェースのマスタ／スレーブ選択ピン
“L”: スレーブ, “H”: マスタ
ディジタルグランドピン
電源ピン, 3.3V
Input#2 インタフェースのマスタ／スレーブ選択ピン
“L”: スレーブ, “H”: マスタ
Input#2 インタフェースのチャネルクロックピン
Input#2 インタフェースのオーディオシリアルデータクロックピン
Input#2 インタフェースのオーディオシリアルデータ入力ピン
Input#2 インタフェースのマスタクロック入力ピン
I/O
I/O
MS0134-J-01
2008/06
-3-
[AK4120]
絶対最大定格
(VSS=0V; Note 1)
Parameter
Power Supplies
Input Current , Any Pin Except Supplies
Input Voltage
Symbol
min
max
Units
VDD
IIN
VIN
-0.3
-0.3
4.6
±10
VDD+0.3
V
mA
V
85
150
°C
°C
Ambient Temperature (Power applied)
Ta
-40
Storage Temperature
Tstg
-65
Note 1: 電圧はすべてグランドに対する値です。
注意 : この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS=0V; Note 2)
Parameter
Power Supply
Symbol
min
typ
max
Units
VDD
2.7
3.3
3.6
V
Note 2: 電圧はすべてグランドに対する値です
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意下さい。
SRC 特性
(Ta=-40∼ 85°C; VDD = 2.7∼3.6V; data = 20bit; measurement bandwidth = 20Hz~ FSO/2; unless otherwise specified.)
Parameter
Symbol
min
typ
max
Units
Resolution
20
Bits
Input Sample Rate (Note 3)
FSI
8
48
kHz
Output Sample Rate (Note 4)
FSO
32
96
kHz
Dynamic Range (Input= 1kHz, -60dBFS, Note 5)
FSO/FSI=44.1kHz/48kHz
115
dB
FSO/FSI=48kHz/44.1kHz
116
dB
FSO/FSI=32kHz/48kHz
114
dB
FSO/FSI=96kHz/32kHz
119
dB
Worst Case (FSO/FSI=32kHz/44.1kHz )
112
dB
Dynamic Range (Input= 1kHz, -60dBFS, A-weighted, Note 5)
FSO/FSI=44.1kHz/48kHz
117
dB
THD+N
(Input= 1kHz, 0dBFS, Note 5)
FSO/FSI=44.1kHz/48kHz
-112
dB
FSO/FSI=48kHz/44.1kHz
-113
dB
FSO/FSI=32kHz/48kHz
-111
dB
FSO/FSI=96kHz/32kHz
-111
dB
Worst Case (FSO/FSI=48kHz/8kHz)
-103
dB
Ratio between Input and Output Sample Rate
(FSO/FSI, Note 6, Note 7)
0.667
6
FSO/FSI
Note 3. Path Mode0 の時 Input#2 は FSI=32kHz~96kHz。Math Mode2 と 3 は FSI=8kHz~96kHz。
Note 4. Path Mode2 と 3 の時は min=8kHz
Note 5. Rohde & Schwarz UPD04 使用。Rejection Filter= wide。8192point FFT。図 1、図 2参照。
Note 6. 0.667 は FSI が 48kHz かつ FSO が 32kHz のとき FSO/FSI の比です。
Note 7. 6 は FSI が 8kHz かつ FSO が 48kHz のときの比です。
MS0134-J-01
2008/06
-4-
[AK4120]
THD+N [dB]
-101
-103
-105
-107
-109
-111
-113
-115
32
37
42
47
FSI [kHz]
図 1. Input Sample Rate (FSI) vs. THD+N (FSO=48kHz)
-80
-85
THD+N [dB]
-90
-95
-100
-105
-110
-115
-120
10
100
1000
10000
Input Frequency [Hz]
100000
図 2. Input Frequency vs. THD+N (FSI=44.1kHz, FSO=48kHz)
MS0134-J-01
2008/06
-5-
[AK4120]
フィルタ特性
(Ta =-40∼ 85°C; VDD = 2.7∼3.6V; FSO=FSI=fs)
Parameter
Symbol
min
Typ
Max
Units
Digital Filter
Passband
(Note 8)
-0.001dB
PB
0
0.4583fs
kHz
Stopband
(Note 8)
SB
0.5417fs
kHz
Passband Ripple
PR
± 0.01
dB
Stopband Attenuation
SA
97
dB
56.5
Group Delay
(Note 9)
GD
1/fs
Note 8. 通過域と阻止域は fs に比例します。
Note 9. 入力と出力の位相ずれがない時の、L,R のデータが入力された後の LRCK の立ち上がりから、L,R データを
出力する前の LRCK の立ち上がりまでの期間です。(前詰め 20Bit,後詰め 20,16Bit の時)
DC 特性
(Ta=-40∼ 85°C; VDD=2.7~3.6V)
Parameter
Power Supply Current
Normal operation: (PDN = “H”, Path Mode 0)
FSI=FSO=48kHz at Slave Mode
(I2MODE= OMODE = “L”): VDD=3.3V
FSI=48kHz,FSO=96kHz at Master Mode
(I2MODE=OMODE= “H”) : VDD=3.3V
: VDD=3.6V
Power down: PDN = “L”
(Note 10)
High-Level Input Voltage
Low-Level Input Voltage
Symbol
VIH
VIL
min
0.7xVDD
-
High-Level Output Voltage
(Iout=-400μA)
VOH
VDD-0.4
Low-Level Output Voltage
(Except SDA pin: Iout=400μA);
VOL
(
SDA pin: Iout= 3mA)
VOL
Input Leakage Current
Iin
Note 10. クロックピンを含めた全てのデジタル入力が VSS と同電位のとき
MS0134-J-01
typ
Max
Units
8.5
-
mA
10.2
11.5
10
-
20
100
0.3xVDD
mA
mA
μA
V
V
-
-
V
-
0.4
0.4
± 10
V
V
μA
2008/06
-6-
[AK4120]
スイッチング特性
(Ta=-40∼ 85°C; VDD=2.7~3.6V; CL=20pF)
Parameter
Symbol
Master Clock Input (IMCLK1)
Frequency
fCLK
Duty Cycle (at FSI > 33kHz)
dCLK
dCLK
Duty Cycle (at FSI ≤ 33kHz)
Master Clock Input (IMCLK2)
fCLK
Frequency
dCLK
Duty Cycle (at FSI > 33kHz)
dCLK
Duty Cycle (at FSI ≤ 33kHz)
Master Clock Input (OMCLK)
fCLK
Frequency (Note 11)
dCLK
Duty Cycle (at FSI > 33kHz)
dCLK
Duty Cycle (at FSI ≤ 33kHz)
L/R clock for Input data #1 (ILRCK1)
Frequency
fs
Duty Cycle
Duty
L/R clock for Input data #2 (ILRCK2)
Frequency
(Note 12)
fs
Duty Cycle
Slave Mode
Duty
Master Mode
Duty
L/R clock for Output data (OLRCK)
Frequency
(Note 13)
fs
Duty Cycle
Slave Mode
Duty
Master Mode
Duty
Audio Interface Timing
(Note 14)
Input#1 at Path Mode 0 and 2
Input#2 (Slave Mode) at Path Mode 1
BICK Period
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
LRCK Edge to BICK “↑” (Note 15)
tBLR
BICK “↑” to LRCK Edge (Note 15)
tLRB
SDTI1-2, Hold Time from BICK “↑”
tSDH
SDTI1-2, Setup Time to BICK “↑”
tSDS
Input#2 (Slave Mode) at Path Mode 0 and 3
BICK Period
tBCK
BICK Pulse Width Low
tBCKL
BICK Pulse Width High
tBCKH
LRCK Edge to BICK “↑” (Note 15)
tBLR
BICK “↑” to LRCK Edge (Note 15)
tLRB
SDTI2, Hold Time from BICK “↑”
tSDH
SDTI2, Setup Time to BICK “↑”
tSDS
Output (Slave Mode)
OBICK Period
tBCK
OBICK Pulse Width Low
tBCKL
OBICK Pulse Width High
tBCKH
OLRCK Edge to OBICK “↑” (Note 15)
tBLR
OBICK “↑” to OLRCK Edge (Note 15)
tLRB
OLRCK to SDTO (MSB)
tLRS
OBICK “↓” to SDTO
tBSD
MS0134-J-01
min
max
Units
2.048
40
28
24.576
60
72
MHz
%
%
2.048
40
28
24.576
60
72
MHz
%
%
8.192
40
28
24.576
60
72
MHz
%
%
48
52
kHz
%
96
52
kHz
%
%
96
52
kHz
%
%
8
48
8
48
32
48
typ
50
50
50
50
50
325
130
130
45
45
40
25
ns
ns
ns
ns
ns
ns
ns
162
65
65
45
45
40
25
ns
ns
ns
ns
ns
ns
ns
162
65
65
45
45
ns
ns
ns
ns
ns
ns
ns
40
40
2008/06
-7-
[AK4120]
Parameter
Symbol
min
typ
max
Audio Interface Timing
Input#2(Master Mode) at Path Mode 1
BICK Frequency
fBCK
64fs
BICK Duty
dBCK
50
BICK “↓” to LRCK
tMBLR
−25
25
BICK “↓” to SDTO
tBSD
−25
40
SDTI2 Hold Time from BICK “↑”
tSDH
50
SDTI2 Setup Time to BICK “↑”
tSDS
50
Input#2 (Master Mode) at Path Mode0 and 3
Output (Master Mode)
fBCK
64fs
BICK Frequency
dBCK
50
BICK Duty
tMBLR
−20
20
BICK “↓” to LRCK
tBSD
−20
30
BICK “↓” to SDTO
tSDH
40
SDTI2 Hold Time from BICK “↑”
tSDS
25
SDTI2 Setup Time to BICK “↑”
Note 11. Path Mode2 及び Path Mode3 の時は min=2.048MHz。
Note 12. Path Mode 1 時は max=48kHz 。
Note 13. Path Mode2 及び Path Mode3 の時は min=8kHz。
Note 14. BICK は全てのオーディオシリアルデータのクロック IBICK1, IBICK2, OBICK を示しています。
LRCKは全てのL/RクロックILRCK1, ILRCK2, OLRCKを示しています。
Note 15. この規格値は LRCK のエッジと BICK の立ち上がりエッジが重ならないように規定しています。
Units
MS0134-J-01
2008/06
-8-
Hz
%
ns
ns
ns
ns
Hz
%
ns
ns
ns
ns
[AK4120]
Parameter
Control Interface Timing (3-wire Serial mode):
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “↓” to CCLK “↑”
CCLK “↑” to CSN “↑”
Control Interface Timing (I2C® Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time (prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling
(Note 16)
SDA Setup Time to SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Maximum Pulse Width of Spike Noise Suppressed
by Input Filter
Power-down & Reset Timing
PDN Pulse Width
(Note 17)
Symbol
min
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
200
80
80
40
40
150
50
50
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
tSP
4.7
4.0
4.7
4.0
4.7
0
0.25
4.0
tPD
150
typ
max
Units
ns
ns
ns
ns
ns
ns
ns
ns
100
1.0
0.3
30
kHz
μs
μs
μs
μs
μs
μs
μs
μs
μs
μs
ns
ns
Note 16. データは最低 300ns（SCL の立ち下がり時間）の間保持されなければなりません。
Note 17. 電源投入時は PDN ピンを“L” にすることでリセットがかかります。
Note 18. I2CはPhilips Semiconductorsの登録商標です。
MS0134-J-01
2008/06
-9-
[AK4120]
■
タイミング波形
1/fCLK
VIH
MCLK
VIL
tCLKH
tCLKL
dCLK=tCLKH x fCLK, tCLKL x fCLK
1/fs
VIH
LRCK
VIL
tBCK
VIH
BICK
VIL
tBCKH
tBCKL
Clock Timing
VIH
LRCK
VIL
tBLR
tLRB
VIH
BICK
VIL
tLRS
tBSD
70%VDD
SDTO
30%VDD
tSDS
tSDH
VIH
SDTI
VIL
Audio Interface Timing at Slave Mode
Note: MCLKはIMCLK1, IMCLK2,OCLKを示しています。
BICKはIBICK1,IBICK2,OBICKを示しています。
LRCKはILRCK1,ILRCK2,OLRCKを示しています。
SDTIはSDTI1,SDTI2を示しています。
MS0134-J-01
2008/06
- 10 -
[AK4120]
LRCK
50%VDD
tMBLR
dBCK
50%VDD
BICK
tBSD
50%VDD
SDTO
tSDS
tSDH
VIH
VIL
SDTI
Audio Interface Timing at Master Mode
VIH
CSN
VIL
tCSS
tCCKL tCCKH
VIH
CCLK
VIL
tCDS
C1
CDTI
tCDH
C0
R/W
VIH
A4
VIL
WRITE Command Input Timing (3-wire Serial mode)
tCSW
VIH
CSN
VIL
tCSH
VIH
CCLK
CDTI
VIL
D3
D2
D1
D0
VIH
VIL
WRITE Data Input Timing (3-wire Serial mode)
MS0134-J-01
2008/06
- 11 -
[AK4120]
VIH
SDA
VIL
tBUF
tLOW
tR
tHIGH
tF
tSP
VIH
SCL
VIL
tHD:STA
Stop
tHD:DAT
tSU:DAT
tSU:STA
tSU:STO
Start
Stop
Start
I2C Bus mode Timing
tPD
VIH
PDN
VIL
tPDV
70%VDD
SDTO
30%VDD
Power-down & Reset Timing
MS0134-J-01
2008/06
- 12 -
[AK4120]
動作説明
■
入出力データフロー
AK4120 は入力用に２組のオーディオインタフェースを持っています(Input#1 と Input#2)。入出力パスは4通り選択
することが可能です（表 1）。レジスタ 02H の PATH1-0 bitによってパスを選択します。
Path Mode
0
（図 1参照）
PATH1-0 ビット
“00”
1
（図 4参照）
“01”
2
（図 5参照）
3
（図 6参照）
“10”
“11”
出力データ
Input#1のオーディオデータをサンプルレート変換ブロック（ＳＲＣ）によりサ
ンプルレート変換したデータとInput#２のオーディオデータを加算したデ
ータを出力します。変換レートはマスタクロック IMCLK1 と OMCLKの
比により決まります。それぞれのデータは加算前に、それぞれVolume#1と
Volume#2によってレベルの変更が可能です。Volumeにはミュートも内蔵
されており、例えば Volume#2をミュートした場合、Input#1のサンプルレ
ート変換データのみが出力されます。
Input#2のオーディオデータをサンプルレート変換ブロック（ＳＲＣ）によりサ
ンプルレート変換したデータを出力します。変換レートはマスタクロック
IMCLK2 と OMCLKの比により決まります。レベルは Volume#1によりコ
ントロールします。
Input#1のオーディオデータをSRCを通さずに Volume#2 でコントロール
後、出力します。
Input#2のオーディオデータをSRCを通さずに Volume#2 でコントロール
後、出力します。
表 1. Path Mode
Note: Path Mode変更は、PW bitにてパワーダウンした状態(PW bit= “0”)で行ってください。
MS0134-J-01
2008/06
- 13 -
[AK4120]
I2C
SDTI1
ILRCK1
I2S
PDN
VDD
Input#1
Audio
I/F
Sample
Rate
Converter
VSS
Volume#1
TEST
IBICK1
IMCLK1
OMCLK
IMCLK2
SDTI2
ILRCK2
Input#2
Audio
I/F
Output
Audio
I/F
Volume#2
IBICK2
SDTO
OLRCK
OBICK
μ P I/F
I2MODE
CAD0
CSN/CAD1 CCLK/SCL CDTI/SDA
OMODE
図 3. Path Mode０(Input#1 SRC + Mixer)
I2C
I2S
PDN
VDD
SDTI1
Sample
Rate
Converter
ILRCK1
VSS
Volume#1
TEST
IBICK1
IMCLK1
OMCLK
IMCLK2
SDTI2
ILRCK2
Input#2
Audio
I/F
Output
Audio
I/F
IBICK2
SDTO
OLRCK
OBICK
μ P I/F
I2MODE
CAD0
CSN/CAD1 CCLK/SCL CDTI/SDA
OMODE
図 4. Path Mode1(Input#2 SRC)
MS0134-J-01
2008/06
- 14 -
[AK4120]
I2C
SDTI1
ILRCK1
I2S
PDN
VDD
Input#1
Audio
I/F
VSS
TEST
IBICK1
IMCLK1
OMCLK
IMCLK2
SDTI2
ILRCK2
Output
Audio
I/F
Volume#2
IBICK2
SDTO
OLRCK
OBICK
μ P I/F
I2MODE
CAD0
CSN/CAD1 CCLK/SCL CDTI/SDA
OMODE
図 5. Path Mode2(Input#1 スルー出力)
I2C
I2S
PDN
VDD
SDTI1
VSS
ILRCK1
TEST
IBICK1
IMCLK1
OMCLK
IMCLK2
SDTI2
ILRCK2
Input#2
Audio
I/F
Volume#2
Output
Audio
I/F
IBICK2
SDTO
OLRCK
OBICK
μ P I/F
I2MODE
CAD0
CSN/CAD1 CCLK/SCL CDTI/SDA
OMODE
図 6. Path Mode3(Input#2 スルー出力)
MS0134-J-01
2008/06
- 15 -
[AK4120]
■
システムクロック
それぞれのPath Modeで必要なクロックを表3,4に示します。Input#1 はスレーブモードでのみ動作します。Input#2 と
出力オーディオインタフェースはマスタモードおよびスレーブモードで動作します。マスタ／スレーブの選択は
I2MODE と OMODE により行います。動作時（PDN pin= “H”）は表3, 4に示す外部クロック入力は止めてはいけませ
ん。
Path Mode
0
1
2
3
Synchronizing
Group A
SDTI1
SDTI2
SDTI1, SDTO
SDTI2, SDTO
Path Mode
0
1
2
3
Path Mode
0
1
2
3
ILRCK1,
IBICK1
Input
(Not used)
Input
(Not used)
SRC
Synchronizing
Group B
Active
SDTI2, SDTO
Active
SDTO
(Not used)
(Not used)
表2. Clock の同期関係
IMCLK1
IMCLK2
Input
(Not used)
(Not used)
Input
Input
(Not used)
(Not used)
(Not used)
表3. Master Clock
ILRCK2, IBICK2
I2MODE = “L” I2MODE = “H”
(Not used)
Output
Input
Output
(Not used)
(Not used)
(Not used)
Output
(Not used)
SDTI1
SDTI2
SDTI1
OMCLK
Input
Input
(Not used)
Input
OLRC, OBICK
OMODE= “L”
OMODE= “H”
Output
Input
Output
Input
Output
(Not used)
Output
Input
表4. LRCK/BICK
(1) Path Mode 0
IMCLK1はOMCLKに同期させる必要はありません。IMCLK1はILRCK1と同期しなければなりませんが位相を合わ
せる必要はありません。STDI2はOLRCKとOBICKに同期させなければなりません。出力がスレーブのときOMCLKは
OLRCKと同期させなければなりませんが位相を合わせる必要はありません。Input#2がスレーブモードの時ILRCK2と
IBICK2は使わずに、OLRCKとOBICKをInput#2用に使用します。
(2) Path Mode 1
IMCLK2はOMCLKと同期させる必要はありません。Input#2がスレーブモードの時、IMCLK2はILRCK2と同期させる
必要はありますが位相を合わせる必要はありません。Outputがスレーブの時、OMCLKはOLRCKと同期させなければ
なりませんが位相を合わせる必要はありません。
(3) Path Mode 2
IMCLK1はILRCK1と同期させる必要はありますが位相を合わせる必要はありません。SDTOはILRCK1とIBICK1に同
期されます。出力がスレーブモードのとき、OLRCKとOBICK pinは使用しません。出力がマスタモードの時、ILRCK1
がOLRCKに出力され、IBICK1がOBICKに出力されます。
(4) Path Mode 3
OMCLKはOLRCKと同期させる必要はありますが位相を合わせる必要はありません。SDTI2はOLRCK1とOBICK1に
同期させなければなりません。Input#2がスレーブモードの時、ILRCK2とIBICK2 pinは使用しません。マスタモードの
時OLRCKがILRCK2に出力され、OBICKがIBICK2に出力されます。
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2008/06
- 16 -
[AK4120]
IMCLK1,IMCLK2およびOMCLKの周波数はそれぞれのサンプルレートおよびクロックスピード(256fs/512fs)で決まり
ます。クロックスピードは、レジスタ01HのIMCKS1, IMCKS2, OMCKS bitにより選択します。512fs は、48kHz 以下で
のみ使用可能です。
LRCK
fs
32.0kHz
44.1kHz
48.0kHz
88.2kHz
96kHz
■
MCLK (MHz)
256fs
512fs
8.1920
16.384
11.2896
22.5792
12.2880
24.576
22.5792
N/A
24.5760
N/A
表 5. システムクロック周波数例
BICK (MHz)
64fs
2.0480
2.8224
3.0720
5.6448
6.1440
ボリューム機能
AK4120 は２個のデジタルボリューム(Volume#1とVolume#2)を内蔵しています。Volume#1 はPath Mode0 または
Path Mode1 時に Input#1 または Input#2 より入力されSRCブロックを通過したデータのボリュームをコントロールし
ます。Volume#2 は Path Mode0 時に Input#2 より入力されSRCをバイパスするデータ、Path Mode 2 時に Input#1
より入力されたデータ、Path Mode3 時に Input#2 より入力されたデータのボリュームをコントロールします。これらの
ボリュームは –83.25dBから12dBの範囲で 0.75 dB刻みで調整可能です。また、ミュート機能も装備しています。これ
らのボリューム値はレジスタ3-6Hのビットによってコントロールします。
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- 17 -
[AK4120]
■
オーディオインタフェースフォーマット
4種類のデータフォーマットがレジスタ00HのD5-D0 bitおよび I2S pinにて選択できます（表6∼表8）。全モードとも
MSBファースト、2’sコンプリメントのデータフォーマットで、SDTOはBICKの立ち下がりで出力され、SDTIはBICKの立
ち上がりでラッチされます。
I2S ピン
L
L
L
L
H
DIFI11
DIFI10
SDTI1
LRCK
0
0
20bit, MSB justified
H/L
2
0
1
20bit, I S
L/H
1
0
20bit, LSB justified
H/L
1
1
16bit, LSB justified
H/L
2
X
X
20bit, I S
L/H
表6. SDTI1 のオーディオデータフォーマット (X: Don’t care)
I2S ピン
L
L
L
L
H
DIFI21
DIFI20
SDTI2
LRCK
0
0
20bit, MSB justified
H/L
0
1
20bit, I2S
L/H
1
0
20bit, LSB justified
H/L
1
1
16bit, LSB justified
H/L
X
X
20bit, I2S
L/H
表7. SDTI2 のオーディオデータフォーマット (X: Don’t care)
I2S ピン
L
L
L
L
H
DIFO1
DIFO0
SDTO
LRCK
0
0
20bit, MSB justified
H/L
0
1
20bit, I2S
L/H
1
0
20bit, LSB justified
H/L
1
1
16bit, LSB justified
H/L
X
X
20bit, I2S
L/H
表8. SDTO のオーディオデータフォーマット (X: Don’t care)
Default
Default
Default
Note: オーディオデータフォーマットの変更は、PW bitにてパワーダウンした状態(PW bit= “0”)で行ってください。
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[AK4120]
LRCK
0
1
12
13
14
15
16
31
0
1
12
13
14
15
16
31
0
1
0
1
BICK
(64fs)
SDTI
16bit
Don’t care
15
0
Don’t care
15
0
Don’t care
15
0
15
0
15:MSB, 0:LSB
SDTI
20bit
19
Don’t care
18
17
16
19
18
16
17
19:MSB, 0:LSB
Lch Data
Rch Data
図7. 16bit/20bit LSB justified タイミング
LRCK
0
1
2
18
19
20
30
31
0
1
2
18
19
20
30
31
BICK
(64fs)
SDTI
19
18
1
0
Don’t care
19
18
1
0
Don’t care
19
18
0
1
20:MSB, 0:LSB
Lch Data
Rch Data
図8. 20bit MSB justified タイミング
LRCK
0
1
2
3
19
20
21
31
0
1
2
3
19
20
21
31
BICK
(64fs)
SDTI
19
18
1
0
Don’t care
19
18
1
0
Don’t care
19
19:MSB, 0:LSB
Lch Data
Rch Data
図9. 20bit I2Sタイミング
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- 19 -
[AK4120]
■
シリアルコントロールインタフェース
AK4120の各機能はレジスタで設定できます。レジスタへの書き込み方式は2種類あります。I2C mode時のチップアド
レスはCAD0 pin, CAD1 pinの設定で決定されます。３線シリアルコントロールモード時は、下位ビットはCAD0 pinで決
定されます。上位ビットは “1”固定です。PDN pinを “L” にすると内部レジスタ値は初期化されます。
* PDN pin= “L”時は、コントロールレジスタへの書き込みはできません。
* AK4120 はデータ読み込みはI2Cバスモードでのみサポートします。
(1) 3線シリアルコントロールモード (I2C = “L”)
レジスタ設定は3線式シリアルI/F pin: CSN, CCLK, CDTIで書き込みを行います。I/F上のデータはChip
address(2bits), Read/Write(1bit), Register address(MSB first, 5bits), Control data(MSB first, 8bits)で構成されま
す。データはCCLKの立ち上がりエッジで取り込みます。データの書き込みはCSNの立ち上がりエッジで有効に
なります。CCLKのクロックスピードは5MHz(max)です。
CSN
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
CCLK
CDTI
C1 C0
1
A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0
C1-C0:
R/W:
A4-A0:
D7-D0:
Chip Address (C1:1,C0:CAD0)
Read/Write (Fixed to “1” : Write only)
Register Address
Control Data
図10. 3 線シリアルコントロール I/F タイミング
Note: 00Hから06H以外のアドレスへの書き込みは禁止です。
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- 20 -
[AK4120]
(2) I2Cバスコントロールモード(I2C= “H”)
AK4120のI2Cバスモードのフォーマットは、標準モード(max:100kHz)です。高速モード(max:400kHz)のシステ
ム上では使用できません。
(2)-1. WRITE 命令
I2Cバスモードにおけるデータ書き込みシーケンスは図 11に示されます。バス上のICへのアクセスには、最初
に開始条件(Start Condition)を入力します。SCLラインが “H”の時にSDAラインを “H”から “L”にすると、開
始条件が作られます(図 17)。条件の後、スレーブアドレスが送信されます。このアドレスは 7 ビットから構
成され、8 ビット目にはデータ方向ビット(R/WN)が続きます。上位 5 ビットは “00100”固定、次の 2 ビット
はアクセスするICを選ぶためのアドレスビットで、CAD1-0 pinにより設定されます(図 12)。アドレスが一致
した場合、AK4120 は確認応答(Acknowledge)を生成し、命令が実行されます。マスタは確認応答用のクロッ
クパルスを生成し、SDAラインを解放しなければなりません(図 18)。R/W bitが “0”の場合はデータ書き込み、
R/WN bitが “1”の場合はデータ読み出しを行います。
第 2 バイトはサブアドレス(レジスタアドレス)です。サブアドレスは 8 ビット、MSB firstで構成され、上位 3
ビットは “0”固定です(図 13)。第 3 バイト以降はコントロールデータです。コントロールデータは 8 ビット、
MSB firstで構成されます(図 14)。AK4120 は、各バイトの受信を完了するたびに確認応答を生成します。デー
タ転送は、必ずマスタが生成する停止条件(Stop Condition)によって終了します。SCLラインが “H”の時にSDA
ラインを “L”から “H”にすると、停止条件が作られます(図 17)。
AK4120 は複数のバイトのデータを一度に書き込むことができます。データを 1 バイト送った後、停止条件
を送らず更にデータを送ると、サブアドレスが自動的にインクリメントされ、次のデータは次のサブアドレ
スに格納されます。アドレス “06H”を越えるデータを送ると、内部レジスタに対応するアドレスカウンタは
ロールオーバし、アドレス “00H”から順に格納されます。（この機能は、当初指示したサブアドレスが
“00H”~ “06H”の場合でのみ正しく機能します。 “07H”以上のアドレスを指示しないでください。)
クロックが “H”の間は、SDAラインの状態は一定でなければなりません。データラインが “H”と “L”の間で
状態を変更できるのは、SCLラインのクロック信号が “L”の時に限られます(図 19)。SCLラインが “H”の時
にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
S
T
A
R
T
SDA
S
S
T
O
P
R/WN= “0”
Slave
Address
Sub
Address(n)
A
C
K
Data(n)
Data(n+x)
Data(n+1)
A
C
K
A
C
K
A
C
K
A
C
K
P
A
C
K
図11. I2Cバスモードのデータ書き込みシーケンス
0
0
1
0
0
CAD1
CAD0
R/WN
A2
A1
A0
D2
D1
D0
(CAD1, CAD0 はピンにより設定)
図12. 第 1 バイトの構成
0
0
0
A4
A3
図13. 第 2 バイトの構成
D7
D6
D5
D4
D3
図14. 第 3 バイト以降の構成
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- 21 -
[AK4120]
(2)-2. READ 命令
R/WN bit が “1”の場合、AK4120 は READ 動作を行います。指定されたアドレスのデータが出力された後、
マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次のアド
レスのデータを読み出すことができます。アドレス “06H”のデータを読み出した後、さらに次のアドレスを
読み出す場合にはアドレス “00H”のデータが読み出されます。（この機能は、当初指示したサブアドレスが
“00H” ~ “06H”の場合でのみ正しく機能します。０７H 以上を指示しないでください。）
AK4120 はカレントアドレスリードとランダムリードの 2 つの READ 命令を持っています。
(2)-2-1. カレントアドレスリード
AK4120 は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定された
アドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次のアドレス
値を保持しています。例えば、最後にアクセス(READ でも WRITE でも)したアドレスが “n”であり、その後
カレントアドレスリードを行った場合、アドレス “n+1”のデータが読み出されます。カレントアドレスリー
ドでは、AK4120 は READ 命令のスレーブアドレス(R/WN bit= “1”)の入力に対して確認応答を生成し、次の
クロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタを 1 つインクリメン
トします｡データが出力された後､マスタが確認応答を生成せず停止条件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
O
P
R/WN= “1”
Slave
Address
Data(n)
A
C
K
Data(n+1)
A
C
K
Data(n+x)
Data(n+2)
A
C
K
A
C
K
A
C
K
P
A
C
K
図15. CURRENT ADDRESS READ 命令
(2)-3-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレスリー
ドは READ 命令のスレーブアドレス(R/WN bit= “1”)を入力する前に、ダミーの WRITE 命令を入力する必要が
あります。ランダムアドレスリードでは最初に開始条件を入力し、次に WRITE 命令のスレーブアドレス
(R/WN bit= “0”)、読み出すアドレスを順次入力します。AK4120 がこのアドレス入力に対して確認応答を生成
した後、再送条件を実施して、READ 命令のスレーブアドレス(R/WN bit= “1”)を入力します。AK4120 はこの
スレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内部アドレス
カウンターを 1 つインクリメントします。データが出力された後、マスタがアクノリッジを生成せず停止条
件を送ると、READ 動作は終了します。
S
T
A
R
T
SDA
S
S
T
A
R
T
R/WN= “0”
Sub
Address(n)
Slave
Address
A
C
K
S
A
C
K
S
T
O
P
R/WN= “1”
Slave
Address
Data(n)
A
C
K
Data(n+x)
Data(n+1)
A
C
K
A
C
K
A
C
K
P
A
C
K
図16. RANDOM ADDRESS READ 命令
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[AK4120]
SDA
SCL
S
P
start condition
stop condition
図17. 開始条件と停止条件
DATA
OUTPUT BY
TRANSMITTER
not acknowledge
DATA
OUTPUT BY
RECEIVER
acknowledge
SCL FROM
MASTER
2
1
8
9
S
clock pulse for
acknowledgement
START
CONDITION
図18. I2Cバスでの確認応答
SDA
SCL
data line
stable;
data valid
change
of data
allowed
図19. I2Cバスでのビット転送
Note: 00Hから06H以外のアドレスに対し、Read および Write を行わないでください。ロールオーバー機能を使用す
る場合に、00Hから06H以外のアドレスを当初サブアドレスとして指示した場合、ロールオーバー機能が正しく
動作しません。
MS0134-J-01
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[AK4120]
■
システムリセット
AK4120 はパワーダウンピン(PDN)ピンを “L”にすることでパワーダウンでき、この時、同時に各ディジタルフィルタが
リセットされます。電源 ON 時には、PDN pinに一度 “L” を入力してリセットして下さい。Power Down解除後は、シ
ステムクロックの表3, 4に示す外部クロックを入力してください。
SRC ブロックにデータ入力可能となるのは、Power Down 解除後 2*ILRCK1 もしくは 2*ILRCK2 後です。デ
ータ出力可能となるのは 2053*OLRCK 後で、それまでの間“L”を出力します。
■
ボリュームのゼロクロス処理について
ゼロクロス検出イネーブル(01H: ZELM bit= “0”) 時に、マイコン書き込み動作により内部レジスタに書き込ま
れ、その後 Volume 値が変更されるのは L/R 独立にそれぞれゼロクロスするかまたはタイムアウトしたときで
す。ZTM1-0(01H)でゼロクロスタイムアウト時間の設定を行います。01H:ZELM bit= “1”のとき、Volume 値は
瞬時に変更されます。
(3) ゼロクロスタイムアウト
(1)
(2)
図20. ゼロクロス処理
(1) レジスターにボリュームの値が書きこまれます。
(2) ゼロクロスする点です。この点でボリュームが変更します。
(3) ゼロクロスタイムアウトです。ZTM1-0 によって設定します。
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[AK4120]
■
レジスタマップ
Addr
00H
01H
02H
03H
04H
05H
06H
Register Name
Control 1
Control 2
Control 3
Lch Volume#1 Control
Rch Volume#1 Control
Lch Volume#2 Control
Lch Volume#2 Control
D7
PW
D6
D5
D4
D3
D2
D1
D0
Default
0
DIFO1
DIFO0
DIFI21
0
0
GAIN3
GAIN3
GAIN3
GAIN3
DIFI20
DIFI11
DIFI10
OMCKS
IMCKS2
IMCKS1
0
GAIN2
GAIN2
GAIN2
GAIN2
PATH1
GAIN1
GAIN1
GAIN1
GAIN1
PATH0
GAIN0
GAIN0
GAIN0
GAIN0
80H
20H
00H
10H
10H
10H
10H
0
ZELM
ZTM1
ZTM0
MUTE2R
MUTE2L
MUTE1R
MUTE1L
0
0
0
0
GAIN6
GAIN6
GAIN6
GAIN6
GAIN5
GAIN5
GAIN5
GAIN5
GAIN4
GAIN4
GAIN4
GAIN4
注 : PDN pinを “L” にすると、レジスタ値は初期化されます。
00Hから06H以外のアドレスに対し、Read および Write を行わないでください
■
詳細説明
Addr
00H
Register Name
Control 1
Default
D7
PW
１
D6
D5
D4
D3
D2
D1
D0
0
DIFO1
DIFO0
DIFI21
DIFI20
DIFI11
DIFI10
0
0
0
0
0
0
0
D3
D2
D1
D0
0
OMCKS
IMCKS2
IMCKS1
0
0
0
0
DIFI11-0: Input#1のオーディオデータフォーマット選択(表6参照)
DIFI21-0: Input#2のオーディオデータフォーマット選択(表7参照)
DIFO1-0: Outputのオーディオデータフォーマット選択(表8参照)
PW : パワーダウンコントロール
0: パワーダウン
パワーダウン時もレジスタの書き込みは可能です。
1: 通常動作(default)
Addr
01H
Register Name
Control 2
Default
D7
0
0
D6
ZELM
0
D5
ZTM1
1
D4
ZTM0
0
IMCKS1:マスタクロック (IMCLK1)のクロックスピード選択
0: 256fs
1: 512fs
IMCKS2: マスタクロック (IMCLK2)のクロックスピード選択
0: 256fs
1: 512fs
OMCKS: マスタクロック (OMCLK)のクロックスピード選択
0: 256fs
1: 512fs
Note: マスタークロックを変更する場合はPW bit=“0”にして下さい。
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[AK4120]
ZTM1-0：ゼロクロス検出 Enable(ZELM bit= “0”)時のゼロクロスタイムアウト時間
マイコン書き込み動作により Volume 値が変更されるのは、L/R が独立にそれぞれゼロクロス
するかまたはタイムアウトした場合です。
ゼロクロスタイムアウト時間
48kHz
44.1kHz
32kHz
0
513/fs
10.7ms
11.6ms
16.0ms
1
1025/fs 21.4ms
23.2ms
32.0ms
0
2049/fs 42.7ms
46.5ms
64.0ms
1
4097/fs 85.4ms
92.9ms
128.0ms
表中のサンプルレートは、出力データのサンプルレート
表9. ゼロクロスタイムアウト時間
ZTM1
0
0
1
1
(注)
ZTM0
Default
ZELM: Volume 値変更時ゼロクロス検出イネーブル
0: Enable (Default)
1: Disable
“0”のとき、マイコン書き込み動作によりVolume値が変更されるのはL/R独立にそれぞれゼロクロスするかまたはタイム
アウトしたときです。 “1”のとき、Volume値は瞬時に変更されます。
Addr
02H
Register Name
Control 3
Default
D7
D6
D5
D4
D3
D2
D1
D0
MUTE2R
MUTE2L
MUTE1R
MUTE1L
0
0
PATH1
PATH0
0
0
0
0
0
0
0
0
Path2-0: Path Mode選択(表 1および図 3∼6 参照)
Mute1L :
0:
1:
Mute1R :
0:
1:
Mute2L :
0:
1:
Mute2R :
0:
1:
Volume#1 の
ミュートオフ
ミュートオン
Volume#1 の
ミュートオフ
ミュートオン
Volume#2 の
ミュートオフ
ミュートオン
Volume#2 の
ミュートオフ
ミュートオン
Lch のミュートコントロール
Rchのミュートコントロール
Lchのミュートコントロール
Rchのミュートコントロール
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[AK4120]
Addr
03H
04H
05H
06H
Register Name
Lch Volume#1 Control
Rch Volume#1 Control
Lch Volume#2 Control
Rch Volume#2 Control
Default
D7
D6
D5
D4
D3
D2
D1
D0
0
0
0
0
GAIN6
GAIN6
GAIN6
GAIN6
GAIN5
GAIN5
GAIN5
GAIN5
GAIN4
GAIN4
GAIN4
GAIN4
GAIN3
GAIN3
GAIN3
GAIN3
GAIN2
GAIN2
GAIN2
GAIN2
GAIN1
GAIN1
GAIN1
GAIN1
GAIN0
GAIN0
GAIN0
GAIN0
0
0
0
1
0
0
0
0
GAIN6-0 : デジタルボリュームのレベル設定.
ボリューム設定範囲 : -83.25dB ∼12dB(Step 0.75dB)
GAIN6-0
00H
01H
02H
:
9H
10H
11H
:
7DH
7EH
7FH
Volume Level
12dB
11.25dB
10.5dB
:
0.75dB
0dB
-0.75dB
:
-81.75
-82.50
-83.25
表 10. ボリュームレベル
Default
Note: |Gain error| < 0.3dB, |Step error| < 0.1dB.
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[AK4120]
システム設計
図 21はシステム接続例です。具体的な回路と測定例については評価用ボード（AKD4120）を参照して下さい。
条件:VDD=3.3V, 3-wire serial control mode, Chip Address = “10”
Path Mode 0, Input#2 and Output are slave mode
Digital
Audio
Source
(DIR)
IMCLK2
24
SDTI1
SDTI2
23
3
IBICK1
IBICK2
22
4
ILRCK1
ILRCK2
21
5
TEST
I2MODE
20
6
I2S
VDD
19
7
I2C
VSS
18
8
CAD0
OMODE
17
9
CSN/CAD1
OMCLK
16
10
CCLK/SCL
SDTO
15
11
CDTI/SDA
OBICK
14
12
PDN
OLRCK
13
1
IMCLK1
2
AK4120
Top View
ADC
Analog
Input
3.3V Supply
0.1u
uP
Audio
DSP
図21. システム接続例
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[AK4120]
パッケージ
24pin VSOP (Unit: mm)
1.25±0.2
*7.8±0.15
13
A
7.6±0.2
*5.6±0.2
24
12
1
0.22±0.1
0.65
0.15±0.05
0.1±0.1
0.5±0.2
Detail A
Seating Plane
0.10
NOTE: Dimension "*" does not include mold flash.
■
0-10°
材質・メッキ仕様
パッケージ材質:
リードフレーム材質:
リードフレーム処理:
エポキシ系樹脂
銅
半田メッキ(無鉛)
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[AK4120]
マーキング
AKM
AK4120VF
AAXXXX
Contents of AAXXXX
AA:
Lot#
XXXX: Date Code
改訂履歴
Date (YY/MM/DD)
02/01
08/06/27
Revision
00
01
Reason
初版
誤記訂正
Page
Contents
9
Note 17 を訂正。
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