厳格な文法チェックの上、単純な文法上の変換ではなく「機能等価」変換

V2V =
high-level HDL solutions
asc
厳格な文法チェックの上、単純な文法上の変換ではなく「機能等価」変換を
ほとんどの合成可能構文と、多くの合成可能でない構文もサポート－業界最高水準
多くの実績－ ASIC 設計の現場と ASIC ベンダーに多くのユーザ
サポートされない構文に対しては、変換のガイドラインを出力しながら、極力最後まで変換
シミュレーションのためか、合成のためかでの変換の最適化指定が可能
インデントでフォーマットされ、コメントを維持した読みやすい出力
IEEE1364(Verilog)、IEEE1076-87/93(VHDL)に準拠
Verilog-HDL、VHDL 相互変換が可能（商品：VHDL2Verilog と Verilog2vhdl）
広い動作環境－ Solaris、HP-UX、Windows
V2V
－ VHDL-Verilog インターオペラビリティの実現
５）
今までは Verilog か VHDL かどちらかの言語環境
FPGA プロトタイプは VHDL で、ASIC で
での設計に専念することも無理ではありませんで
は Verilog でという例は多くあります。
したが、IP などを多用しての設計環境への移行に
伴い、他の言語と合わせての設計環境が必須にな
って来ています。これにより、VHDL－Verilog イ
プッシュボタンを押すだけで、ユーザは全く関わ
ンターオペラビリティをサポートするツールが強
り合う事なく、どんな場合にも完全な
く求められています。V2V によりインターオペラ
Verilog
ビリティ(バイリンガル)は容易に実現します。
在では未だ神話に過ぎません。ユーザは変換を完
VHDL 変換が実現すると言うのは、現
全なものにするため必要に応じて出力されたコー
１）
ドを編集する必要があります。出力ソース上に、
「自分の設計は VHDL だがマージする過去の
変換されなかった該当構文は残され、それに変換
設計資産は Verilog」などの例が、しばしばあり
のガイドラインのコメントが挿入されます。コメ
ます。
ントに従い容易に変更を加えることができます。
＊ RTL で運用する限りあまり手作業は必要あり
２）
「自分の設計は VHDL だが、マージする IP は
ません。
Verilog」などの例がしばしば起こります。
３）
両言語環境へライブラリを供給し、管理をどち
らかの言語に一元化したい場合などにもイン
ターオペラビリティは必須です。
４）
多くのツールは片方の言語のみのサポー
トです。V2V によりこの制限を取り払えま
す。V2V はどちらかの言語に統一してシミ
ュレーション－論理合成－テストの環境
を築くために必須のツールです。
：Verilog －> VHDL
：VHD －> Verilog
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