組み込みソフト技術者のためのハードウエア知識講座ＨＤＬ言語によるＡＳＩＣ開発をちょっとかじってみよう！はじめにそれよりも、要求機能の大規模化に伴ハードを言語で設計するい、使用する論理ゲート数が大きくなり、最近では、組み込み製設計の手法も大きく回路図によるロジック設計に必要な工数が L HD 品の多くに、SoC・AISCが異なります。ロジック搭載されています。組み IC の組み合わせによ込みソフトの開発においてる回路設計は、実現も、 ASIC チップを相手にしたい論理をAND 、することが多くなっています。本特集は、 OR、NOT、Flip-Flopの組み合わせに置 ASIC チップ設計を専門としない組み込みき換え、これをそのままロジックIC の素子現実的では無くなって来たこと、汎用のロジックIC の組み合わせでは、コストが高くなりすぎることが原因でしょう。言語設計ＨＤＬの特徴ソフト開発者を対象とした勉強講座です。に対応させて配線して作りました。これはこの機会に、ASIC開発をちょっとかじって既製品の IC チップを使うことが前提です H D L は回路を定義するための言語でから、回路図を中心とした設計手法が主す。現在多く使用されているものは、みましょう。「 Verilog-HDL」と「 VHDL」の２つです。流です。ＡＳＩＣの設計手法入門 ASIC とは主に論理回路を１つのシリコンチップ（ダイと言う）の上に集積したものです。簡単に言えばシリコンのダイの上に自由な種類の論理素子を形成できるものです。一昔前は、AND、OR、NOT、FlipFlop などのような論理（ロジック）IC を手配線して、機能ロジック回路を作っていましたが、ASIC の中身は、これと本質的に同じです。しかしながら、ロジックIC （ 74シリーズ等があります）の組み合わせによる回路と ASIC の中身では、その回路規模（ゲート数と言う）が大きく違います。最近の大規模 ASIC は数百万ゲートと言われてお ASIC においても、回路図をベースに開その他に UDL/I や SFL と呼ばれるものが発する方法は、小規模な機能の開発やありますが、マイナーな存在です。（各々最小限のリソースで回路を作りたい場合なの特徴などありますが、本稿では特にふど、今でも今でも使用されています。れず、他の専門書に任せたいと思います。）これとは異なる設計手法として、「 HDL （ハードウエア記述言語）」による開発手また、最近では、開発する機器の高機法があります。これは回路を直接設計す能化により、安易に回路を設計しても、満るのでなく、機能を言語で記述して定義足に動作しない状況が顕著になっていまし、マイコンソフトで言うコンパイラの様なす。 ASIC はもちろんのこと、ボード設計ツール「論路合成ツール」によって回路においても、「シミュレーション」による事ロジックを生成するものです。前動作検証の重要性が高まっています。この概念は古くから考案されていたもの HDL による大きなメリットの１つが、「シですが、最近のPC の高性能化・低価格ミュレータ」による動作の検証が非常に容化や「論理合成ツール」が実用レベルに易であることです。 H D L にはシミュレー達したことにより、主流になりつつありまションのためのテストデータを記述するたす。めの仕様も含まれています。り、せいぜい数十個のロジックICによる回 HDL によるASIC/FPGA の開発手順路とは比べものになりません。 ASIC用ネットリスト NOT,OR,AND,JK-Flip-Flopなどゲート部品の回路記号最近の ASIC ではこのような部品が数百万個実装される VHDL Verilog -HDL Description c:>quartus2 テキストエディタ HDL記述量産 ASIC レイアウトプロセス論理合成ツール FPGA 開発ツール c:>HDLsimulat HDLシミュレータ（事前動作検証） 4 GAIO CLUB 2004.10 FPGA用ネットリスト論理合成用ライブラリ試作 FPGA 論理合成とＦＰＧＡ DIP スイッチによる２進数設定に従って７セグ LED を点灯するためのデコーダ回路：デコードロジックをFPGA で実現する出力表示 7seg LED 前頁下の図が HDL によるASIC の開発入力 DIP スイッチ手順です。ここでのキーワードが、「論理合成」と「ＦＰＧＡ」です。論理合成とは、 H D L で動作定義した回路を、実際のゲート回路に変換することです。「論理合 SW 1 SW 2 SW 3 SW 4 a A B f C D g e 成ツール」により、「ネットリスト」よ呼ばれる、各回路部品（セル）の接続関係を FPGA ALTERA MAX7032 b c d 示すテキストファイルを生成します。生成すると言っても、実際は多数の「セルライブラリ」が用意されており、定義されたロ実際の回路を設計してみるか、シミュレータによる検証が容易なことから、現在の大規模回路の設計には、無くジックに応じて、このライブラリを組み合わせて回路を合成する仕組みです。では、実際に VHDL で設計した回路のてはならないものになっています。また、「ＦＰＧＡ」とは、多数の回路部例を見てみましょう。ここでは、４つのDIP いかがでしたか？限られた紙面ですが、品（セル）を予め内蔵した特殊なチップスイッチによって設定した数（２進数）に回路記述言語によるチップ設計がどんなもで、後から論理合成ツールが生成した従って、その数を７セグLED に表示するのか、お分かり頂けたかと思います。ネットリストデータを書き込むことで、その回路を考えてみます。接続関係を変えられる「プログラマブルチップ」のことです。半導体工場でシリコンを製造することなく、その場で要求仕様通りのチップがでこの回路をVHDL で設計する VHDL で記述したロジックを論理合成して出力された実際の回路と、左のようになります。ここでは、 C 言語と同じような「 case」文によって、スイッチの信号設きるため、シリコン本生産の前に、FPGA 定(INPUT)に従って、７ビット出をボードに実装して動作検証を行うことが力信号線（ Y）を２進数で定義一般的に行われています。しています。 C 言語をご存じであれば、お分かり頂けると思い上の回路（ 7 セグ LED デコーダ）をVHDL で記述した例 ‑ ************************************************* ‑‑ ‑‑ 7seg decoder SWで７ｓｅｇ点灯 VHDL記述 ‑‑ ************************************************ ‑‑ library ieee; use ieee.std̲logic̲1164.all; use IEEE.std̲logic̲unsigned.all; use IEEE.std̲logic̲arith.all; entity alps002 is port( INPUT : in std̲logic̲vector(3 downto 0); Y : out std̲logic̲vector(6 downto 0) ); end alps002; architecture RTL of alps002 is begin process(INPUT) begin case INPUT is when "1111" => Y <= "0000001"; when "1110" => Y <= "1001111"; when "1101" => Y <= "0010010"; when "1100" => Y <= "0000110"; when "1011" => Y <= "1001100"; when "1010" => Y <= "0100100"; when "1001" => Y <= "0100000"; when "1000" => Y <= "0001101"; when "0111" => Y <= "0000000"; when "0110" => Y <= "0000100"; when others => null; end case; end process ; end RTL; < 参考：上の VHDL ソースについて > ８行目の「 entity」文で、チップへの入出力ピンの定義を行っています。 DIP スイッチからの入力信号が「 INPUT」、７セグへの出力が「 Y」で定義されています。（ 3 downto 0）の文は、信号ラインの数（ビット幅）とその並び順を示します。下の「 case」はＣ言語と同じ意味です。whenの文で、「 INPUT」の条件を示し、各々の場合の出力「 Y」の信号を定義しています。ます。この記述を論理合成すると、右のような回路ができあがります。論理合成ツールには、 ALTERA 社の WEB サイトで無料で入手できる「Quartus II 4 . 0 」を使用し、 F P G A には MAX7032 （ 32 個のマクロセルが入った最小の FPGA）を使用しています。論理合成ツールを使用して生成した回路はライブラリセルの組み合わせであるため、手入力で回路図を設計した場合に比べて、多少の無駄があります。しかしながら、回路図と比べれば、HDL ソースはご覧の通りロジックの可視性が高いばかり組み込みソフト教育はもちろん VHDL 設計教育も行っていますガイオ・テクノロジー営業部和光泰平ガイオでは、各種ボード・LSI などのハードウエア受託開発を通じて培ったノウハウを、教育講座として皆様にフィードバックしています。 ISA バス拡張ボード開発、 VHD Ｌ設計の FPGA によるPCI バスブリッジの設計を題材に、ポリテクセンター、文部科学省 IT フロンティア事業内セミナーなどで、多くの教育講座の実績を持ちます。新人教育など、ご相談下さい。 GAIO CLUB 2004.10 5