Quartus II はじめてガイド－コンパイラ・レポートの見方

－ Quartus II はじめてガイド－
コンパイラ・レポートの見方
ver. 7.2
2008 年 1 月
1. はじめに
この資料では、Quartus® II におけるコンパイラ・レポートの代表的な表記・見方を紹介しています。
コンパイル完了後に生成されたレポート・ファイルには、ターゲット・デバイスへの配置配線状態を様々なポイントからフォーカ
スしたリソース情報が掲載されています。
例えば、セルの使用数やレイアウト状態、ユーザ I/O ピンの配置状態、タイミング解析結果などの情報を、レポート・ファイ
ルから得ることが可能です。
2. コンパイルの実行とコンパイラ・レポートの表示
コンパイラ・レポートを参照するには、デザインに対するコンパイルが完了していなければなりません。そのため、デザインの
作成、デバイスの選定、ピン・アサインやオプションなどの様々な設定を行い、コンパイルを実行します。
2-1. コンパイルの実行
Processing メニュー ⇒ Start Compilation または
ボタンをクリックします。
2-2. コンパイラ・レポートの表示
コンパイルが問題なく終了すると、以下のようにコンパイル完了のメッセージ（“Full compilation was successful”）と共にコン
パイラ・レポートが表示されます。
また、Processing メニュー ⇒ Compilation Report からコンパイル・レポートを表示させることもできます。
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3. コンパイラ・レポート
コンパイラ・レポートは、各項目でセクション分けされており、ユーザが確認したい内容の箇所をマウスで選択すると、その選
択された項目内容は、メイン・ウィンドウに表示されます。
ここでは、そのレポート・ファイルの内容のうち代表的なものを順番に説明します。
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3-1. Flow Summary
コンパイル結果として、ターゲット・デバイス、内部 LE、ALUT 使用率、Total Pin 使用率、専用ブロック（PLL、メモリ、DSP ブロ
ック）使用率などが確認できます。
Compilation Report ⇒ Flow Summary を選択します。
TOP エンティティ名
ターゲット・デバイス
LE 、 ALUT 、レジスタの
使用数
ピンの使用数
メモリのビット数、DSP ブロ
ック、PLL、DLL 使用数
3-2. Device Options
ここでは、Device & Pin Options で設定した内容を確認できます。
（Assignments メニュー ⇒ Device ⇒ Device & Pin Options から設定します）
オプション名
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設定値
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3-3. Resource Section
Resource Section では、デバイス内の各種リソースの使用状況を確認できます。
Compilation Report ⇒ Fitter ⇒ Resource Section フォルダを展開します。
本資料では、以下の項目について説明します。
◆
Resource Usage Summary
： 3-3-1 項
◆
Resource Utilization by Entity
： 3-3-2 項
◆
All Package Pins（Pin-Out File）
： 3-3-3 項
◆
Input Pins/Output Pins
： 3-3-4 項
◆
Control Signals
： 3-3-5 項
◆
Global & Other Fast Signals
： 3-3-6 項
◆
Non-Global High Fan-Out Signals ： 3-3-7 項
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3-3-1. Resource Usage Summary
デバイス・リソースの使用状況（LE、ALUT 数、ピン数、専用ブロック数、配線など）を確認できます。
LE、ALUT の使用数
LE、ALUT のオペレーション・モード
レジスタの使用数
・LE,ALM 内
・I/O エレメント内
ピンの使用数
グローバル信号の使用数
メモリブロック、メモリ・ビット数、
DSP ブロック、PLL の使用数
配線リソースの使用状況
ファン・アウト数
3-3-2. Resource Utilization by Entity
配置配線後の各階層（エンティティ）ごとのリソース状況が確認できます（LE 数、レジスタ数、メモリ・ビット数、ピン数など）。
この情報は、LogicLock™を使用する際に活用すると便利です。
エンティティ名
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各種リソース状況
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3-3-3. All Package Pins（Pin-Out File）
ターゲット・デバイスの全ピンに関するピン・アサイン情報を確認できます。
このレポートで表示される内容は、コンパイル実行後に生成される .pin ファイルと同様の内容になります。
また、Pin Name/Usage 項に記載されている内容から、基板上の処理方法も確認できます。
【 Pin Name/Usage 項の説明】
・ GND
： GND ピンで GND に接続
・ GND*
：未使用の I/O ピンで GND 接続あるいはオープン処理
・ GND+
：未使用の入力専用ピンで GND 接続
・ GND_PLL ： PLL 用 GND ピンで PLL 使用未使用に関わらず GND 接続
・ VCCD_PLL, VCCA_PLL(VCCA)
： PLL 用電源供給ピンで PLL 使用未使用に関わらず VCC 接続
(電圧値は Voltage 項に記載)
・ VCCINT
：デバイスのコア電源供給ピンで VCC に接続（電圧値は Voltage 項に記載）
・ VCCIO
： I/O 電源供給ピン(電圧値については Voltage 項に記載)
・ ^(ピン名)
：コンフィギュレーション専用ピン
・ ~（ピン名）
：コンフィギュレーション専用ピンで、ユーザ・モード中に入力または出力ピンとしてアサイン
・ #（ピン名）
： JTAG 専用ピン
JTAG を使用しない場合は、TCK, TRST は GND、TDI, TMS は VCC へ接続、TDO はオープン処理
・ RESERVED ：未使用の I/O ピンでオープン処理
・ RESERVED_INPUT ：未使用の入力ピンで基板上にて接続（オープン処理にしない）
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3-3-4. Input Pins/Output Pins
ここでは、デザイン上で使用している入力、出力、双方向ピンのピン・アサイン、オプション設定を確認できます。
【入力ピン】
ピン・アサイン
オプション設定
【出力ピン】
オプション設定
ピン・アサイン
3-3-5. Control Signals
ここでは、デザイン内のフリップ・フロップ、メモリなどのコントロール信号について、配置先（ピン番号など）、ファン・アウト数、
用途（クロック、リセット、クロックイネーブルなど）、グローバル配線の使用有無を確認できます。
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3-3-6. Global & Other Fast Signals
ここでは、グローバル配線を使用している信号に関して配置先やファン・アウト数、使用しているグローバル・ライン（GCLK*、
RCLK*）を確認できます。
3-3-7. Non-Global High Fan-Out Signals
ここでは、ファン・アウト数が多い信号名と、そのファン・アウト数が表示されます。（上位 50 番目まで）
グローバル配線を使用していない信号が表示されていますので、このレポート結果からグローバル配線に乗せた方が良い信
号(※1)を確認することができます。
※1 ファン・アウト本数の多い信号の中でグローバル配線を使用していないものが制御信号（クロックやクリア信号など）であった場合、各ポート
への到達遅延が異なりやすくなります。そのため、タイミング検証などで注意が必要です。
※2 グローバル信号への設定方法については、EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。
資料名『Quartus II はじめてガイド－よく使用する Logic Option 設定方法（個別設定）』
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3-4. Message
Message 項では、各ステータス（論理合成、配置配線など）を実行した際に表示されたメッセージが確認できます。
各ステータスフォルダ ⇒ Message で確認します。表示されたメッセージ内容の意味を調べる方法は以下になります。メッ
セージを選択し、マウスで右クリック ⇒ Help をクリックします。（または、キーボードの “F1” キーを押してください）選択したメ
ッセージに関する詳細内容が表示されます。
インフォメーション・メッセージ
ワーニング・メッセージ
エラー・メッセージ：エラーが発生した場合、コンパイルが途中で終了します。
原因
回避策
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3-5. フロアプラン
フロアプラン機能は、コンパイル実行後のデバイス内部の配置状況を視覚的に確認できます。（この情報は、コンパイラ・レポー
トには含まれていません。コンパイル後に単独で実行してください。）
3-5-1. Timing Closure Floorplan
Timing Closure Floorplan を使用するとデバイス内部の使用状況、内部配線（ファン・アウト、ファン・イン）などが視覚的に確
認できます。
－ Assignments メニュー ⇒ Timing Closure Floorplan
※
デバイス・ファミリにより、Timing Closure Floorplan は対応していません。その場合には、Chip Planner (3-5-2.) をご利用ください。
使用されていないブロック
（白色で表示）
使用されているブロック
（色付き表示）
遅延時間も確認できます。
3-5-2. Chip Planner
Chip Planner を使用するとデバイス内部の使用状況、内部配線（ファン・アウト、ファン・イン）などが視覚的に確認できます。
－ Tools メニュー ⇒ Chip Planner ( Floorplan and Chip Editor)
※1 Chip Planner の対応デバイス・ファミリは、Arria™ GX, Cyclone®, Cyclone® II, Cyclone® III, HardCopy® II, MAX® II, Stratix®, Stratix®
II, Stratix® II GX, Stratix® III, Stratix® GX です。その他のファミリは、Timing Closure Floorplan (3-5-1.)をご利用ください。
※2 Chip Planner については、EDISON (http://www.altima.jp/edison/index.html) にて公開中の以下の資料をご覧ください。
資料名『Quartus II － Chip Planner クイック・ガイド』
使用されていないブロック
（白色で表示）
使用されているブロック
（色付き表示）
遅延時間も確認できます。
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3-6. Timing Analyzer
Timing Analyzer ではタイミング解析のレポート結果が確認できます。
タイミング解析結果の確認
要求値を満たせなかったパスは、赤い字で表示されます。
次項では、以下のレポート項目について説明します。
◆ Clock Setup（最大動作周波数）/ Clock Hold (クロック・ホールド) ： 3-6-1-1 項
◆
Tsu(セットアップ)
： 3-6-1-2 項
◆
Th(ホールド)
： 3-6-1-3 項
◆
Tco(クロック to アウトプット)
： 3-6-1-4 項
◆
Tpd(ピン to ピン)
： 3-6-1-5 項
より詳細なタイミング解析を行いたい場合には、 TimeQuest Timing Analyzer( ※ 1, ※ 2) を実行してください。 TimeQuest に関する資料は、 EDISON
(http://www.altima.jp/edison/index.html) にて公開されています。
※1 TimeQuest Timing Analyzer とは、基本的な解析から複雑な解析まで幅広く検証可能で、スクリプトによる自動実行もできる包括的なタイミン
グ解析ツールです。
※2 TimeQuest Timing Analyzer のサポート・デバイス・ファミリは、Arria GX, Cyclone, Cyclone II, Cyclone III, HardCopy II, MAX II, Stratix,
Stratix II, Stratix II GX, Stratix III です。
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3-6-1. 各項目説明
3-6-1-1. Clock Setup（最大動作周波数）/Clock Hold(クロック・ホールド)
ここでは、ターゲット・デバイスに配置配線された回路に対する、Fmax（最大動作周波数）が表示されます。最大動作周波数
は、レジスタ（From） to レジスタ（To）の遅延値になります。
Clock Setup ‘クロック信号名’ または Clock Hold ‘クロック信号名’を選択します。
•
Slack : マージン値（要求値－解析結果を計算したもの）
•
Actual fmax : 動作周波数（周期）
•
From / To 各レジスタ名
•
From / To Clock 各レジスタを駆動して
いるクロック名
3-6-1-2. Tsu(セットアップ)
ここでは、ターゲット・デバイスに配置配線された回路に対する、セットアップ時間（ピン to レジスタ遅延）が表示されます。
ｔsu を選択します。
•
Slack : マージン値（要求値－解析結果を計算したもの）
•
Required tsu : 要求値
•
Actual tsu : セットアップ時間
•
From / To 入力ピン、レジスタ名
•
To Clock レジスタを駆動しているクロック名
3-6-1-3. Th(ホールド)
ここでは、ターゲット・デバイスに配置配線された回路に対する、ホールド時間（ピン to レジスタ遅延）が表示されます。
th を選択します。
•
Slack : マージン値（要求値－解析結果を計算したもの）
•
Required th : 要求値
•
Actual th : ホールド時間
•
From / To 入力ピン、レジスタ名
•
To Clock レジスタを駆動しているクロック名
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3-6-1-4. Tco(クロック to アウトプット)
ここでは、ターゲット・デバイスに配置配線された回路に対する、クロック to アウトプット（レジスタ to ピン遅延）が表示され
ます。
tco を選択します。
•
Slack : マージン値（要求値－解析結果を計算したもの）
•
Required tco : 要求値
•
Actual tco : クロック to アウトプット時間
•
From / To レジスタ名、出力ピン名
•
To Clock レジスタを駆動しているクロック名
3-6-1-5. Tpd(ピン to ピン)
ここでは、ターゲット・デバイスに配置配線された回路に対する、Tpd(組み合わせ回路のピン to ピン遅延)の遅延時間が表
示されます。
tpd を選択します。
•
Slack : マージン値（要求値－解析結果を計算したもの）
•
Required P2P Time : 要求値
•
Actual P2P Time : ピン to ピン時間
•
From / To 入力ピン、出力ピン名
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3-6-2. 補足
【補足①：フロアプランでパスを確認する方法】
Timing Analyzer レポートからフロアプランで遅延値を画像表示することができます。
①
見たいパスをレポートからマウスで右クリック選択します。
②
Locate ⇒ Locate in Timing Closure Floorplan （または Locate in Chip Planner）を選択します。
Floorplan 上で配置状況と
遅延値が確認できます。
↑ Timing Closure Floorplan の場合
↑ Chip Planner(※) の場合
※
Chip Planner の対応デバイス・ファミリは、Arria GX, Cyclone, Cyclone II, Cyclone III, HardCopy II, MAX II, Stratix, Stratix II, Stratix II
GX, Stratix III, Stratix GX です。その他のファミリは、Timing Closure Floorplan をご利用ください。
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【補足②：パスの詳細を確認する方法】
Timing Analyzer レポートにおいて、レポート・ファイルに表示された算出値の詳細をメッセージ・ウィンドウに表示させること
ができます。
① 見たいパスをレポートからマウスで右クリック選択します。
② プルダウン・メニューから List Paths を選択します。
メッセージ・ウィンドウに算出値の
計算の詳細が表示されます。
③ さらに、表示されたメッセージを選択し、マウスで右クリック ⇒
Locate ⇒ Locate in Timing Closure Floorplan （また
は Locate in Chip Planner）を選択します。
選択した情報におけるノードの配置が、画像表示にてハイライトされます。
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