WHITE PAPER 先端プロセス - ストレス起因ばらつきにおけるレイアウト依存効果（LDE）考慮設計 1. 概要 ストレス技術は、45nm 以降のプロセス・ノードにおいて、CMOS IC のパフォーマンス向上に利用される ことが多くなってきました。しかしながら、ストレスによるタイミングばらつき（15%程度と⾔われてい ます）は、ファンクション不良やパフォーマンス低下を引き起こす原因になると⾔われています。 45nm 以降になると、⾯積と消費電⼒を削減しつつ、パフォーマンスを向上させる⾼度な技術が必要にな ってきます。特に、ストレス起因のシステマティックなばらつきがより支配的になってきますが、モデル 化が可能なため、ばらつきを予測し、軽減することが可能です。 問題となるのは、ストレスそのものではなく、ストレスによるばらつきです。 パフォーマンスの向上に、ストレスを利用していない場合でも、Shallow Trench Isolation (STI）ストレ スにより、タイミング等のばらつきが発生します。これらのことから、45nm 以降の設計においては、ス トレスのモデル化が必須です。 ストレス起因のばらつき解析では、レイアウト依存効果（Layout Dependent Effect = LDE）を考慮する ことが大変重要です。レイアウト依存効果とは、解析するセルやデバイス周辺のパターンから受ける影響 を指します。従って、セル単体やデバイス単体の解析だけでは⼗分ではありません。例えば、周辺に配置 されるセルのトランジスタの形状、トランジスタのディメンジョン、STI の幅（アクティブ・スペーシン グ）はストレス効果に影響を与え、ばらつきの原因となります。 今日では、ほとんどの設計者は、デザインに対し一括のマージンを与えて、ストレスによるばらつきに対 処しています。しかしながら、45nm 以降では、ストレスによるばらつきが多大となるため、デザイン一 括のマージンでは対応することが難しくなっています。ストレスによるばらつきをモデル化することがで きれば、不要なマージンを削減することが可能となり、より⾼いパフォーマンスのチップを設計すること が可能となります。 このホワイトペーパーでは、主に以下の点について説明します。 z トランジスタのストレスの原因 z ストレスの影響 z ストレスのモデル化 z ストレスに強いライブラリの開発 z 配線後のストレス解析手法 1 WHITE PAPER 2. ストレスの原因 意図的なストレス 意図的にストレスを与える場合、NMOS デバイスに引っ張りのストレス、PMOS デバイスには圧縮のスト レスを適用します。引張応⼒は、NMOS の電⼦移動度を向上させるため、NMOS トランジスタのパフォー マンス向上に貢献します。対照的に、圧縮応⼒は PMOS の正孔の移動度を向上させるため、PMOS トラン ジスタのパフォーマンス向上に貢献します。ただし、ストレスの影響により、スレッショルドも変動する ため、ストレスのモデリング時には、この点も考慮する必要があります。 意図的にストレスを与える場合、一般的には以下の 3 種類の方法があります。 ① エンベデッド・シリコン・ゲルマニウム（eSiGe）レイヤーを使用する方法。 ② 窒化ケイ素（SiN）をキャップ層とするストレスライナーを使用する方法。 ③ それら両方を合わせた方法。 歪みシリコン技術(Strained Silicon Technique)は、引張応⼒を誘発するために、N チャネルの下にシリコ ン・ゲルマニウム（SiGe）層を構築します。P チャネルには、圧縮応⼒を誘発するために、ソースとドレ インに SiGe を埋め込みます。 SiGe は、シリコンよりも大きな結晶構造を有するため、シリコンとの間に歪みが発生します。 以上のことから、SiGe のモデリングでは、トランジスタ周辺の拡散量を考慮する必要があります。 ストレスライナー技術は、SiN 膜をキャップ層として、トランジスタの上に CVD により形成します。 デュアル・ストレス・ライナー(DSL)とシングル・ストレス・ライナー(SSL)の 2 種類の方法があります。 DSL では、2 種類のキャップ層が使用され、NMOS トランジスタと PMOS トランジスタの上に別々に適用 されます。 各キャップ層は、PMOS デバイス上では圧縮応⼒を誘発し、NMOS デバイス上では引張応⼒を誘発します。 SSL では、PMOS、NMOS 両デバイスに同一の応⼒（圧縮または引張）を適用します。 図 1: デュアル・ストレス・ライナー(DSL)は、SiN フィルムを使用し、NMOS に引っ張るストレス、 PMOS に圧縮のストレスを与えます。 2 WHITE PAPER DSL の境界は、通常、N ウェル層の境界です。従って、ストレスをモデリングする際は、トランジスタと N ウェルの境界間の距離を考慮する必要があります。 ストレスは、この境界からの距離に影響を受けますので、DSL をモデリングする際は、レイアウト依存効 果を考慮する必要があります。 N チャネルの下に SiGe を敷くのは比較的難しいため、P チャネルのみに SiGe を適用する場合があります。 N チャネルへのストレスは、SSL もしくは DSL を利用する場合があります。 ソースとドレインにコンタクト・ホールを形成すると、穴が開く分、ストレスライナーの効果が損なわれ てしまいます。コンタクト・ホールは、通常ポリシリコン（ゲート）のそばに形成されるため、ポリシリ コン（ゲート）のピッチも、ストレス・モデリングの際に考慮しなければなりません。 また、ポリシリコン（ゲート）とコンタクト・ホールの距離もストレスに影響を与えますので、別途モデ リングする必要があります。（図 2） 図 2: コンタクト・ホールが DSL の連続性を妨げるため、ストレス効果に影響を与えます。 意図的ではないストレス － STI (Shallow Trench Isolation) STI は NMOS と PMOS の領域を分離するため、SiO2 で出来ています。 デバイスの分離方法としては、250nm 以降のプロセス・ノードにおいて、標準になりました。 STI は直接シリコンに接しており、シリコンとの熱膨張率の違いからストレスが発生します。STI の厚さ と幅によってストレスが決まります。 65nm までは、設計者はトランジスタと STI の距離を考慮しておけば良かったのですが、 45nm 以降では、 STI チャネルの幅（アクティブ・スペーシング）が重要になってきます。先に述べたように、STI の厚さ もストレスに影響を与えますが、隣に配置されるセルによって、厚さが変わるということがないため、厚 さに関しては、レイアウト依存効果を考慮する必要はありません。一方、STI の幅は、隣に配置されるセ ルによって変わってくるため、レイアウト依存効果を考慮する必要があります。 それぞれのトランジスタが近くに配置されている場合、STI の量は少なくなります。それぞれのトランジ スタが遠くに配置されている場合は、STI の量は増えます。STI は圧縮の効果があるため、STI の幅が広 い場合、PMOS のパフォーマンスは向上し、NMOS のパフォーマンスは減衰します。 3 WHITE PAPER 図 3: STI の幅はアクティブ間のスペーシングで決まります。STI の幅（アクティブ・スペーシング）が 大きければ大きいほど、ストレスの圧縮効果が増加します。 STI に関連する問題として、ディフュージョンの⻑さ(LOD)がありますが、LOD はセルのキャラクタライ ズ時に、既に考慮されており、隣に配置されるセルによって変わることがないため、レイアウト依存効果 を考慮する必要はありません。 ウェル近接効果 － Well Proximity Effect (WPE) WPE は、ストレス効果ではありませんが、先に述べたように、ストレスライナーの境界が、ウェルの境界 であることから、通常は WPE もストレスのモデリング時に考慮されます。 3. ストレスによる影響 トランジスタのストレスは、電⼦移動度（モビリティ）、飽和速度、閾値電圧(Vt)に影響がありますので、 結果的に、チップのパフォーマンスやタイミングに影響を与えます。 ストレスをモデリングする際の問題は、同一のスタンダードセルが、レイアウト依存効果によって異なる ばらつきを示すということです。 ところが、ほとんどのツールでは、このことは考慮されておらず、周辺にどのようなセルが配置されよう と、そのセルが同じばらつきを示すという前提で設計され、サインオフされています。 ストレスのモデリングで一番大切なことは、電流の変化を把握することです。 4 WHITE PAPER 以下のグラフ（図 4-a）は、NMOS と PMOS の飽和電流の低下を示しています。DSL の影響により 25% の変化が⾒られます。これは、実装されるセルの種類によって、25%程度のタイミングの差が発生するこ とを示しています。 図 4-a: 横方向ウェルの境界(DSL）が近づくにつれ Isat が低下します。 以下のグラフ（図4-b）は、周辺のゲート(Poly)のスペーシングにより、NMOSとPMOSの飽和電流Isatが 低下することを示しています。ゲート(Poly)のスペーシングが250nm以下の部分では、約10%の低下が⾒ られます。 図 4-b: ゲート(Poly)スペーシングが小さくなるに従い、Isat が低下します。 5 WHITE PAPER 以下のグラフ（図 4-c）は、縦方向のウェルが近づくにつれ、NMOS の飽和電流 Isat が低下することを示 しています。且つ、デバイスの幅が小さくなるほど、低下の度合いも大きくなっています。 図 4-c: デバイスの幅が小さいほど、また縦方向のウェルが近いほど、Isat に大きな影響を与えます。 以上 3 種類のグラフから、レイアウト依存効果がストレスに与える影響が、いかに大きいかということが わかります。 4. ストレスに起因するばらつきのモデリングと緩和について アドバンスド・ノードにおいては、セル設計者およびチップ設計者ともに、ストレスに起因するばらつき と、その緩和方法について知っておく必要があります。 このセクションでは、セル設計、配置配線後の解析、アナログ・カスタム設計におけるストレス・モデリ ングおよびストレス起因のばらつきを緩和する方法を解説します。 スタンダードセル開発 BSIM4 モデルでは、LOD パラメータを表現することはできますが、通常は STI の幅や他のレイアウト依 存効果を表現するパラメータは含まれておりません。 従って、ファウンドリ会社や IDM は、カスタマイズした BSIM モデルを作成し、レイアウト依存効果を考 慮しています。 トランジスタ・レベルのシミュレーションを実⾏するときの周辺パターンや、周辺セル（以下、コンテキ スト）が変わると、当然のことながらシミュレーションの結果も変わってきます。 6 WHITE PAPER 従って、多種多様なコンテキストを用意して、シミュレーションを実⾏し、ばらつきを最小限に抑えたレ イアウト設計を得ることが理想です。 通常、そのような多数の回路シミュレーションを、ひとつのターゲット・セル毎に実⾏することは難しい ため、セル設計者はひとつのティピカルなコンテキストを探し出し、キャラクタライズを実⾏します。 しかしながらこの手法は、以下のような問題を抱えています。 z キャラクタライズ用に選択したコンテキストが、すべてのスタンダードセルに対して、ティピカルで あることを保証しなければならない。 z 従って、すべてのスタンダードセルに対してティピカルと思われるコンテキストを⾒つけなければな らない。 z ワースト・ケース、ベスト・ケースのコンテキストも探し出し、解析する必要がある。 z コンテキスト間のばらつき解析が必要となる。 z キャラクタライズの前提条件の正当性を検証しなければならない。 通常、これらの問題をすべて解決することは非常に難しいため、ばらつきにおいて、不確かな部分が発生 してしまいます。 チップ（ブロック）設計者は、その不確かな部分をカバーするため、マージンを多めに設定することを余 儀なくされているのが実情です。 不要なマージンを設定することにより、タイミング収束に困難を極めることもあり、また、エリアの増加 による消費電⼒の増加を招く結果ともなります。 ケイデンスの Cadence® Litho Electrical Analyzer (LEA)は、多種多様なコンテキストを、自動または手 動（選択可能）で生成し、リソおよびストレスを考慮した電気的なばらつきを解析することが可能です。 セル設計だけでなく、チップ（ブロック）設計後の解析にも有効です。 例えば、ひとつのターゲット・セルに対し、配置配線ツールを想定した数百種類のコンテキストを短時間 で自動生成し、セル設計者に有用なばらつき情報を提供することが可能です。セル設計者は、それらの情 報を利用することにより、ばらつきの少ないセルを設計することが可能となります。 ま た 、 最 終 的 な ば ら つ き の 結 果 を 、 ケ イ デ ン ス の 配 置 配 線 ツ ー ル で あ る Encounter® Digital Implementation System にフィードバックすることにより、チップおよびブロック設計時のばらつきを 抑えることが可能となります。 このように数百種類のコンテキストを生成し、解析することにより、実際のチップ上でのセル配置を想定 したレイアウト依存効果を考慮することができます。 Cadence Litho Electrical Analyzer の内部では、リソ・シミュレータである Cadence Litho Physical Analyzer が実⾏され、その結果をもとにキャラクタライズが実⾏されます。 7 WHITE PAPER ストレスに関しては、Cadence Litho Electrical Analyzer では、電⼦移動度(U0)、飽和速度(Vsat)、スレ ッショルド(Vt)パラメータを抽出することが可能です。（図 5 参照） 図 5: Cadence Litho Electrical Analyzer は、電⼦移動度(U0)、スレッショルド(Vt)を抽出することが 可能です。 Cadence Litho Electrical Analyzer への⼊⼒は、スタンダードセル・ライブラリ情報、Cadence Litho Physical Analyzer の Tech File、そして LVS rule deck です。 以上のデータを⼊⼒後、Cadence Litho Electrical Analyzer は、SPICE シミュレーションを実⾏し、すべ てのタイミング・アークのタイミング・データと、すべての⼊⼒組み合わせのリーク電流を計算します。 また、セルのキャラクタライズ後には、リソのホットスポット、ゲートばらつき、タイミングばらつき、 リーク電流ばらつきとともに、様々なコンテキストのばらつき統計をレポートします。 スタンダードセル毎に、ばらつきの結果を反映した SPICE ネットリストを出⼒することも可能です。この SPICE ネットリストを、Cadence Litho Electrical Analyzer 以外の単独 SPICE シミュレータへ⼊⼒する ことにより、ばらつきを反映した単独シミュレーションを実⾏することも可能です。 このような解析を実施することにより、ばらつきに強いセルライブラリを開発することが可能となります。 また、最終的に、ワースト・ケースのコンテキスト、ティピカル・ケースのコンテキスト、ベスト・ケー スのコンテキストを⾒つけることにより、より精度の⾼いキャラクタライズを実施することが可能となり ます。 8 WHITE PAPER 図 6: ライブラリばらつき解析 (Library Variability Analysis) その他では、Cell Context Index (CCI)ファイルを生成することが可能です。 CCI ファイルは、セルとセルの相性をインデックス化し、スコアで表します。 CCI ファイルを、Encounter Digital Implementation System に⼊⼒することにより、リソおよびストレ スの相性の悪いセル（＝スコアの悪いセル）をスワップし、配置改善します。 また、Cell Margin Adjustment (CMA)ファイルを生成することも可能です。 CMA ファイルには、コンテキスト解析で得られた、セル毎のシステマティックなマージンが格納されてい ます。 CMA ファイルを、Encounter Digital Implementation System および Encounter Timing System に⼊ ⼒することにより、セル毎に、適切なシステマティックなマージンを設定することが可能となります。 このことにより、STA ツールによるタイミング解析時、またチップ（ブロック）設計を実施する際に使用 している、デザイン一括の On-Chip-Variation (OCV)マージンから、リソ分とストレス分を差し引くこと が可能となるため、今まで不要なマージンが原因でサインオフ出来なかったデザインが、サインオフ出来 るようになる可能性があります。また、タイミング最適化の容易化にもつながります。 例えば、ばらつきに強いセルに対しては、一括の OCV マージンは大きすぎます。CMA を使用し、強いセ ル固有の小さいマージンを与えることにより、一括で与えている大きな OCV マージンを削減することが可 能となります。 一方で、ばらつきに弱いセルは、弱いセル固有の大きなマージンを与える必要があります。 9 WHITE PAPER 一般的には、OCV マージンを過剰に与えている傾向があるため、CMA ファイルを使用することにより、 OCV マージンは、全体としては、小さくなる傾向があります。 ポスト・レイアウト解析 Cadence Litho Electrical Analyzer は、テープアウト前の配線後のデータに対して、リソとストレスの解 析を実施することも可能です。 図 7 は、Cadence Litho Electrical Analyzer がサポートしている 3 種類のフローを示しています。 図 7: Layout-Dependent-Effect を考慮した電気的解析は、配線前および配線後のばらつきを考慮した インプリメンテーションを可能にします。 フロー①では、ライブラリのコンテキスト解析で得られる Cell Context Index （セルとセルの相性のス コア化したもの）を、Encounter Digital Implementation System に⼊⼒することにより、リソおよびス トレスの相性の悪いセルをスワップし、配置改善します。 フロー②では、ライブラリのコンテキスト解析で得られる Cell Margin Adjustment (CMA)ファイルを、 Encounter Timing System に⼊⼒することにより、リソとストレスのマージンを、セル毎に定義して、 STA を実施することが出来ます。これにより、OCV マージンを削減出来ます。 フロー③では、STA の結果から得られたクリティカルパス等を解析し、リソとストレスのばらつきを反映 したインクリメンタル SDF を出⼒します。このインクリメンタル SDF を、STA ツールに⼊⼒することに より、リソとストレスの影響を考慮したタイミング解析が可能となります。 10 WHITE PAPER アナログ・カスタム設計 アナログ・カスタム設計では、スケマティックに忠実なレイアウトが望まれますが、ストレス技術の出現 により、パターンのレイアウト依存効果によるトランジスタへの影響は無視できなくなってきています。 レイアウト後のシミュレーションで、期待通りの結果が得られなかった場合は、再レイアウト、再シミュ レーションという繰り返しが発生し、製品スケジュールに影響を与えてしまう可能性もあります。 ケイデンスの Virtuoso®-DFM Option を使用することにより、レイアウトの途中でのストレス解析が可能 となります。これにより、再レイアウト、再シミュレーションという繰り返しを削減することが可能とな ります。 5. 結論 ストレス起因のばらつきは、隣接するセルやパターンの形状に依存するため、モデリング無しで予測する のは非常に困難です。セルのタイミングやリーク電流が、隣に配置されるセルによって変わってしまうの です。これらのことは、従来のタイミング解析だけではわかりません。 ストレス起因のばらつきをマネージするための最初のステップは、ストレス起因のばらつきが、どの程度 あるかということを把握することです。また、ストレス起因のばらつきを上手にマネージするということ は、同じファウンドリを使用しているチップ・メーカーとの差別化にもつながります。 ケイデンスでは、Cadence Litho Electrical Analyzer、Encounter Digital Implementation System、 Encounter Timing System、Virtuoso IC61x, ICADV12.1 を合わせて使用することにより、セル設計、 チップ（ブロック）設計、アナログ・カスタム設計に対し、ストレス起因のばらつき問題を解決する、包 括的なソリューションを提供しています。 日本ケイデンス・デザイン・システムズ社 本社／〒222-0033 神奈川県横浜市港北区新横浜 2-100-45 営業本部 TEL: (045)475-8410 FAX: (045)475-8415 URL: http://www.cadence.co.jp/ ＊ © 2013 Cadence Design Systems, Inc. All rights reserved worldwide. CadenceおよびCadenceロゴ は、Cadence Design Systems, Inc.の登録商標です。その他記載されている製品名および会社名は、 各社の商標または登録商標です。 ＊ 掲載の内容は、2013 年 9 月現在のものです。 11
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