データシートのPDF版はこちら - vdB

Digital Blocks DB9000AXI Semiconductor IP
概
AXI バス TFT-LCD コントローラ
要
DB9000AXI IP コアは、CPU とフレーム・メモリを AMBA AXI プロトコル経由で TFT-LCD パネルに接続しま
す。DB9000AXI は、64-bit AXI マスタ・インターフェースを有しており、フレーム・メモリ・データ帯域幅を広くと
れば、高解像度、高色深度の TFT-LCD パネルを扱うことが可能です。
DB9000AXI IP コアは、組み込み CPU と AMBA AXI/AHB 相互接続ファブリックおよびフレームメモリにアク
セスするための SDRAM コントローラとともに、ASIC や ASSP または FPGA に実現されます。CPU は一般的
に ARC や ARM、MIPS、OpenSPARC、PowerPC、Tensilica プロセッサで、フレーム・メモリは外部の
DDR/DDR2/DDR3 SDRAM になります。
DB9000AXI IP コアが含まれたシステムの構成は図 1 のようになります。
ASIC, ASSP, or FPGA Device
DB9000AXI
TFT LCD Controller
Processor
TFT LCD
Panel
32-Bit AHB 64-Bit AXI
Slave Port Master Port
AMBA AXI / AHB Interconnect
DDR / DDR2 / DDR3
SDRAM
Controller
DDR / DDR2 / DDR3
SDRAM
Memory Chip
図 1．DB9000AXI －システム構成
特
長
• LCDパネル解像度を幅広くサポート
o
プログラム可能な最大解像度＝4096×2048ピクセル
o
水平解像度＝16～4096ピクセル（16ピクセル単位で設定可能）
DB9000AXI-DS-V1.2-J
1
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
• LCDパネル解像度参考例（単位：ピクセル）
（高解像度）
o
2048×2048、1920×1080、1080×1920
o
1600×1200、1280×1024、1280×768、800×600
（中低解像度）
o
240×240、240×320、320×200、320×240、480×272
o
640×200、640×240、640×400、640×480
• 1ポート LCDパネル・インターフェース対応
o
18-bitポート（6-bit/カラー×RGB）
o
24-bitポート（8-bit/カラー×RGB） LVDS/CMOS
• 2ポートLVDS LCDパネル・インターフェース対応
• プログラム可能なフレーム・メモリ色深度（bpp：ビット/ピクセル）
o
1、2、4、8 bppフレーム・メモリからカラーパレットでマップされたデータで18-bit LCDポート
をドライブ
o
16または18 bppフレーム・メモリから18-bit LCDポートをドライブ
o
24 bppフレーム・メモリから24-bit LCDポートをドライブ
• カラーパレット・メモリでフレーム・メモリ容量とAXIバス帯域幅を軽減（低色アプリ向け）
o
256色×16-bit RAM（128エントリの32-bitメモリで実現）
o
CPUによるスレーブバス経由の静的ロード
o
DMAコントローラによるマスタバス経由の動的ロード
• プログラム可能な出力フォーマット
o
RGB 6:6:6、5:6:5、5:5:5（18-bitポート）
o
RGB 8:8:8（24-bitポート）
• プログラム可能な水平タイミング・パラメータ
o
水平フロント・ポーチ、水平バック・ポーチ
o
水平シンク幅、水平シンク・ポラリティ
o
ライン・ピクセル数
• プログラム可能な垂直タイミング・パラメータ
o
垂直フロント・ポーチ、垂直バック・ポーチ
o
垂直シンク幅、垂直シンク・ポラリティ
o
パネル・ライン数
• プログラム可能なドットクロック
o
バス・クロックの1～128の分周で作成
o
ポラリティ設定可能
• プログラム可能なディスプレイ・イネーブル信号タイミング
o
水平/垂直タイミング・パラメータから生成
o
ポラリティ設定可能
• AMBA AXI / AHB相互接続
o
フレーム・メモリへのDMAアクセスを行う64-bit AXIマスタ・ポートでディスプレイをドライブ
o
32-bit AHBスレーブ・ポートでCPUとのインターフェースを操作
DB9000AXI -DS-V1.2-J
2
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
• 3種類の内蔵メモリ
o
32-word×64-bit入力FIFO（AXIバス・クロックとLCDパネル・クロック間。DMAコントローラと
統合）
o
256-word×16-bitカラーパレットRAM
o
16-word出力FIFO
o
FIFOのword数とbit幅はパラメータにより変更可能
• パワー・アップ/ダウン・シークエンス対応
• 9種類の内部割込み（マスク可能）
• リトル・エンディアン、ビッグ・エンディアン、WindowsCEモード
• AHBバスはAMBA仕様書（Rev2.0）準拠
• AXIバスはAMBA AXIプロトコル仕様書（V1.0）準拠
•
論理合成可能なVerilog RTLコード
• 完全同期回路（立ち上がりクロックのみを利用）、ゲーテド・クロック無し
• 内部トライステート無し
ブロック図
AHB Bus
Slave
Interface
LCD
Timing & Control
LCD
Timing and Pixel
Clock
Generation
Processor
Status & Control
Registers
AMBA
Interconnect
DMA
Controller
AXI Bus
Master
Interface
Input
FIFO
32 Words x
64 bits
Pixel
Unpack
Palette
(256w x
16/24b)
Output
FIFO
16 Words x
18/24-bits
LCD
Data
Output
Formatter
Interrupt
Interrupt Status & Mask Registers
図 2．DB9000AXI －ブロック図
DB9000AXI -DS-V1.2-J
3
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
信号説明
DB9000AXI は以下の 3 つのインターフェースを有しています。
• LCDパネル・インターフェース
• AHBスレーブ・インターフェース
• AXIマスタ・インターフェース
上記の各インターフェイスについて、接続信号をそれぞれ表 1、2、3 に示します。
名称
I/O
説明
ポート１
ポート２
LCD_PCLK_1
O
ドットクロック
LCD_HSYNC_1
O
水平シンク・パルス
LCD_VSYNC_1
O
垂直シンク・パルス
LCD_DE_1
O
ディスプレイ・イネーブル
LCD_PE_1
O
パワー・イネーブル
LCD_R_1[７:０]
O
赤データ
LCD_G_1[７:０]
O
緑データ
LCD_B_1[７:０]
O
青データ
LCD_PCLK_2
O
ドットクロック
LCD_HSYNC_2
O
水平シンク・パルス
LCD_VSYNC_2
O
垂直シンク・パルス
LCD_DE_2
O
ディスプレイ・イネーブル
LCD_PE_2
O
パワー・イネーブル
LCD_R_2[７:０]
O
赤データ
LCD_G_2[７:０]
O
緑データ
LCD_B_2[７:０]
O
青データ
表 1．DB9000AXI － LCD パネル・インターフェース信号
DB9000AXI -DS-V1.2-J
4
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
名称
I/O
説明
HRESETN
Ｉ
リセット信号。AHB スレーブ・インターフェース用ア
クティブ・ロー・リセット。
HCLK
Ｉ
バスクロック。AHB スレーブ・インターフェース用ア
クティブ・ロー・リセット。
HSEL_LCDC
I
スレーブ・ポート向けスレーブ・セレクト信号。スレー
ブ・ポートは、スレーブ・セレクトが有効な場合、他の
すべての AHB 信号入力を無視。
HWRITES
I
通信方向。HIGH 時書込み転送、LOW 時読み込
み転送。
HTRANSS[1:0]
Ｉ
転送タイプ。現在の転送タイプが
NONSEQUENTIAL、SEQUENTIAL、IDLE、 BUSY
のいづれであるかを示す。
HSIZES[2:0]
Ｉ
転送サイズ。転送のサイズを示す。DB9000 がサポ
ートする転送サイズは WORD（32-bit）のみ。
HBURSTS[2:0]
Ｉ
バーストタイプ。転送がバーストの一部を構成するこ
とを示す。DB9000 は SINGLE のみ、またはスレー
ブポートのシングル・ワード転送をサポート。
HADDRS[11:0]
Ｉ
アドレス・バス。AHB バスから DB9000 スレーブ・ポ
ートへのアドレス・バス。スレーブ・アドレス空間への
12-bit アドレス・ワード（32-bit）オフセットを指定。
HWDATAS [31:0]
I
書込みデータ・バス。書込みデータ・バスは AHB マ
スタのプロセッサから DB9000 スレーブ・ポートへの
データ転送に利用される。操作、ステータス・レジス
タ、パレット（PSS=0）の書込み用。
HREADYS_OUT
O
転送完了。HIGH 時転送完了。DB9000 スレープ・
ポートは SINGLE WORD 転送を常に受付可能で、
HREADYS_OUT は常に HIGH にアサートされる。
HRESPS[1:0]
O
転送レスポンス。OKAY レスポンスのみサポート。
HRDATAS[31:0]
O
読込みデータ・バス。読込み転送用 AHB バスへの
スレーブ・データ・バス。操作、ステータス・レジス
タ、パレット（PSS=0）の読込み用。
表 2．DB9000AXI － AHB スレーブ・バス・インターフェース信号
DB9000AXI -DS-V1.2-J
5
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
名称
I/O
説明
ＡＸＩグローバル信号
ＡＸＩ読込みアドレス・
チャンネル信号
ＡＸＩ読込みデータ・
チャンネル
信号
ARESETn
Ｉ
リセット。AXI マスタと DB9000 コアをアクティブ LOW リセッ
ト。
ACLK
I
バス・クロック。AXI マスタと PCLK を生成するプログラム可能
な 2 つのクロック・ソースのうちの 1 つ
。DMA コントローラを含むすべての AXI マスタ・ロジック、
ACLK 立ち上がりエッジでトリガされた入力 FIFO の入口部
分。
ARID[3:0]
O
読込みアドレス ID
ARADDR[31:0]
O
読込みアドレス・バス。フレーム・メモリの読込み用 AXI バス
へのアドレス・バス。
ARLEN[3:0]
O
バースト長。バースト毎の転送ワード数を示す。DB9000AXI
マスタは 1、4、8、16 ワード転送をサポート。
ARSIZE[2:0]
O
転送サイズ。転送サイズを示す。DB9000 はワード（8 バイト
/64-bit）のみサポート。
ARBURST[1:0]
O
バースト・タイプ。サイズ情報と対で、バースト中の各転送用
のアドレスを算出する。DB9000 は INCR（逓増）バースト・タ
イプのみサポート。
ARLOCKM
-
ロック・タイプ。DB9000 では未使用。
ARCACHE[3:0]
-
キャッシュ・タイプ。DB9000 では未使用。
ARPROT[2:0]
-
プロテクション・タイプ。DB9000 では未使用。
ARVALID
O
読込みアドレス有効。HIGH 時、AXI バスの読込みアドレスと
操作情報は有効。
ARREADY
I
読込みアドレス準備完了。ＨＩＧＨ時、スレーブはアドレスと関
連する操作情報の受取準備完了。
RID[3:0]
I
読込み ID タグ。
RDATA[63:0]
I
読込みデータ・バス。フレーム・メモリからの読込みデータを
格納。
RRESP[1:0]
I
読込み応答。転送状態について追加的な情報を提供。
RLAST
I
読込み最終。読込みバースの最後の転送であることを示す。
RVALID
I
読込み有効。HIGH 時、要求読込みデータ入手可能で
DB9000 はデータ・ワードを受付可能。
RREADY
O
読込み準備完了。HIGH 時、DB9000 は読込みデータと応
答情報を受取可能。
表 3．DB9000AXI － AXI マスタ・バス・インターフェース信号
DB9000AXI -DS-V1.2-J
6
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED
Digital Blocks, Inc.
DB9000AXI
AXI バス TFT-LCD コントローラ
AMBA AXI プロトコル・サポート
DB9000AXI は以下の AMBA AXI プロトコル仕様（V1.0）に準拠しています。
• シングル読込みデータ・チャンネル
• 複数待ちアドレス発行（TBD）
• タイミング・クロージャを提供するタイミング・レジスタ機能
検証方法
DB9000AXI には、AXI バスのファンクショナル・モデルを含むテスト・スイートが付属しています。これにより、
AHB バス経由で DB9000AXI コントロールやステータス・レジスタがプログラムされるとともに、AXI マスタ要求
に対してフレーム・データが生成され、予想結果の確認を行います。
評価版の提供
DB9000AXI の採用を検討されるお客様には、評価に必要なさまざまな手段を提供いたします。詳しくは以下
の代理店までご連絡下さい。
納品物
•
論理合成可能なVerilogのRTLコード
•
予想結果を含むシミュレーション・テスト・ベンチ
•
データシート、ユーザマニュアル
注文その他問合せ
その他の技術情報、価格、サポート等の詳細については、以下の代理店までお気軽にご連絡下さい。
販売代理店
ヴォイド・デザイン・ビューロー（vdB）
株式会社ヴォイド
〒152-0022
東京都目黒区柿の木坂 1-14-3
TEL: 03-3725-4907 FAX: 03-3725-4908
Email: [email protected]
www.vdB.jp/ip.html
設計元
デジタル・ブロックス社（米国）
www.digitalblocks.com
###
Digital Blocks は Digital Blocks, Inc. の登録商標です。
ARM および AMBA は ARM Limited の登録商標です。
DB9000AXI -DS-V1.2-J
7
080910
Copyright © Digital Blocks, Inc. 2008, ALL RIGHTS RESERVED

Download Report