PD-SOI の動的ボディ・バイアス制御を利用したブートストラップ型パス

社団法人電子情報通信学会
THE INSTITUTE OF ELECTRONICS,
INFORMATION AND COMMUNICATION ENGINEERS
信学技報
TECHNICAL REPORT OF IEICE
PD-SOI の動的ボディ・バイアス制御を利用した
ブートストラップ型パス・トランジスタ方式
飯島正章†
北村雅之†
沼昌宏†
多田章‡
濱田健司†
前川繁登‡
†神戸大学〒657-8501 兵庫県神戸市灘区六甲台町 1-1
‡ルネサステクノロジ〒664-0005 兵庫県伊丹市瑞原 4-1
E-mail:
†[email protected]
あらまし本稿では，論理回路の高速化と低消費電力化を両立するため，低電源電圧動作に適したブートストラ
ップ型パス・トランジスタ方式に対して PD-SOI の動的ボディ・バイアスを適用する Active Body-biasing Controlled
(ABC)-Bootstrap PTL (Pass-Transistor Logic) を提案する．提案手法では，ブートストラップ回路によってトランジス
タのボディへ VDD 以上のフォワード・バイアスを印加する．さらに，パス・トランジスタのゲート電圧を高めるた
めに，従来のソース - ゲート間のカップリング容量 CGS のみならず，ソース - ボディ間のカップリング容量 CS-body
も利用する点を特徴とする．提案手法を評価するため，XOR ゲートおよび 4 ビット加算器を設計し，0.18 µm PD-SOI
プロセスでの実装，0.5 V 電源電圧での動作を想定し，HSPICE 回路シミュレーションを行った．シミュレーション
結果より，速度を一定とした場合で ABC-Bootstrap PTL により 40 % の電力削減効果が示された．
キーワード PD-SOI，ボディ・バイアス，パス・トランジスタ論理
Bootstrap Pass-Transistor Logic with Active
Body-Biasing Control on PD-SOI
Masaaki IIJIMA†
Masahiro NUMA†
Masayuki KITAMURA†
Akira TADA‡
and
Kenji HAMADA†
Shigeto MAEGAWA‡
†Kobe University 1-1 Rokko-dai, Nada, Kobe, Hyogo 657-8501 Japan
‡Renesas Technology Corp.
E-mail:
4-1 Mizuhara, Itami, Hyogo 664-0005 Japan
†[email protected]
Abstract We propose an Active Body-biasing Controlled (ABC)-Bootstrap PTL (Pass-Transistor Logic) on PD-SOI at 0.5
V-VDD for ultra low power design. Although conventional PTL-based circuits are with difficulty in operation due to lack of
driving power as VDD is scaled down, reduction in junction capacitance with SOI (Silicon On Insulator) contributes to higher
operation speed for PTL circuits even at low VDD. In our approach, applying active body-biasing to Bootstrap PTL, where
capacitive coupling between source and body (CS-body) improves boosting effect of gate voltage, is the key for higher
performance without output voltage loss. Moreover, lowering Vth by body-biasing also brings high speed operation.
Experimental results show that ABC-Bootstrap PTL has saved 40 % of power consumption when operating at same operation
speed as conventional Bootstrap PTL.
Keyword PD-SOI，Body bias，Pass-Transistor Logic
1. はじめに
て現在注目されている SOI (Silicon On Insulator) は，
シリコン基板とトランジスタの間に設けられた絶縁酸
これまでムーアの法則に従う LSI の性能向上は，プ
化膜により接合容量が削減され，高速化，低消費電力
ロセス技術の微細化に大きく依存してきた．しかし，
化の両立化に貢献する有望なデバイスである [1]．特
近年消費電力の増加問題から単に微細化するだけでは
に PD (Partially Depleted)-SOI では，ボディに端子を設
要求される性能の実現が困難になってきている．
けて各トランジスタでボディ電位を動的に変化させる
従来のバルク MOSFET 構造に代わるデバイスとし
ことで，しきい値電圧 Vth の動的制御が可能となる，
優れた長所がある．VTCMOS [2] などバルク MOSFET
ランジスタによるボディ電位の制限はもはや不要とな
への適用を想定した手法では，ウェル電位を変化させ
る．また，回路面積の増加なしに適用できる点も長所
て V t h を制御するのに対し，PD-SOI はトランジスタ毎
となる．
にボディ領域が分離されているため，ボディの寄生容
量は少なく，ボディ電圧の制御を高速・低消費電力で
行うことができる．また，トランジスタ毎にボディ電
圧を制御できるため，ブロック単位での V th を想定し
ている VTCMOS と異なり，きめ細かな V t h 制御が可能
である．
本稿では，低電源電圧での性能低下の問題を解決す
るため，
i) 動的ボディ・バイアス制御を用いた高速化
ii) 出力電圧低下を防ぐ Bootstrap パス・トランジスタ
論理の利用
SOI は，完全空乏型と部分空乏型に分類されるが，
の 2 点の特徴に基づく，電源電圧 0.5 V で動作するパ
前者はボディ電極が存在しないため，V t h の動的制御は
ス・トランジスタ論理回路の高速化手法を提案する．
困難である．埋め込み酸化膜下のシリコン基板表面に
拡散層を形成することで Vth 制御は可能ではあるが，
埋め込み酸化膜をゲート絶縁膜並に薄くできなければ
2. ブートストラップ型パス・トランジスタ方式
パス・トランジスタ論理（ PTL: Pass-Transistor Logic）
高い制御電圧が必要になる．一方，部分空乏型 SOI は
は，低消費電力化に適しているとされているが，nMOS
V t h 制御用のボディ端子を形成するため，T 型や H 型と
のみを用いているため，“High” 信号を伝搬する場合で
いったゲート形状が必要であり，寄生ゲート容量や面
も出力電位 V o が V o = V DD − V t h までしか上昇せず，し
積が増加する問題が生じていた．しかし，ハイブリッ
きい値電圧 V t h の分だけ出力電位が低下する．これは，
ド分離（ HTI: Hybrid Trench Isolation）SOI 構造 [3], [4]
次段のトランジスタを駆動する能力の低下や，貫通電
によって，より少ない寄生容量および面積で部分空乏
流の増加といった悪影響を及ぼす．通常は，パス・ト
型 SOI を用いた V t h 制御を実現可能となった．
ランジスタの最終段にプルアップ pMOS 付きのインバ
一方で，低消費電力化向けの回路技術について，
ータを挿入することで，次段ゲートへの入力信号を完
LEAP（ LEAn integration with Pass-transistors） [5] に代
全な “High” 信号へと回復する．ただし，パス・トラ
表されるパス・トランジスタ論理は，通常 nMOS トラ
ンジスタによる論理構成部分に関しては，駆動力不足
ンジスタのみを用いて論理を構成し， CMOS 論理より
による速度の低下問題が無視できず，電源電圧 V DD を
も少ないトランジスタ数で論理回路を実現できるので，
下げるほど顕著となる．リーク電流の増加問題から，
低消費電力化に適している．また，パス・トランジス
V DD を下げる割合と比べて，しきい値 V t h を同程度の割
タは nMOS を用いた多段縦積み構成であるため， SOI
合で下げることができないためである．よって，我々
のシリコン基板 - ソース / ドレイン間の接合容量低
が対象としている 0.5 V の電源電圧では， nMOS のみ
下による動作速度の向上効果が大きい．よって，パス・
を用いた一般的なパス・トランジスタ論理の適用は困
トランジスタ論理は SOI を用いた実装が望ましい．
難となる．
また，動作時電力は V DD の 2 乗に比例するため，低
低電源電圧化による nMOS のみのパス・トランジス
電源電圧化は消費電力を削減する手法として最も有効
タにおける速度低下を解決する手法として， Bootstrap
な手法の一つである．しかし，低電源電圧化は，回路
PTL [7] が提案されている． Bootstrap PTL の特徴は，
の動作速度を低下させる．そのため，低電源電圧にお
nMOS のソースに “High” が入力された時，ゲート電
いても有効となる高速化回路技術の必要性は高い．そ
圧を V DD 以上に上昇させることでドレイン電圧を V DD
こで我々は， SOI の動的ボディ制御による高速化技術
まで上昇させる．
に注目し，低電源電圧化による速度低下問題に対処す
る．DTMOS（ Dynamic Threshold MOS）[6] に代表され
る動的ボディ制御法では，ゲート信号を用いてボディ
を制御することでトランジスタは高速に動作する．た
だ，ボディの電位が約 0.6 V を越えると PN ジャンクシ
ョン電流が流れ続けるため，電源電圧が 0.6 V 以上で
DTMOS を適用する場合に補助トランジスタを挿入し，
ボディ電位の上昇に制限を加える必要がある．そのた
め，現在の 0.6 V 以上の標準電圧のもとでは DTMOS
を適用することは容易ではない．逆に，対象とする電
源電圧を 0.5 V まで下げれば，DTMOS に対する補助ト
図 1 (a) に示すように， Bootstrap PTL では，データ
信号を伝達するパス・トランジスタ T1 の遅延を改善
するために T1 のゲート入力の前に
“Isolation
Transistor” として T2 を挿入する． T2 を追加すること
で，T1 がドレイン信号をプルアップする時，ソースと
ゲート間容量 C GS のカップリングにより，ソースの入
力波形が立ち上がると同時に T1 のゲート電位は VDD
以上まで上昇する．これにより nMOS T1 のドレイン電
位を VDD まで引き上げることができる．ここで，ゲ
ートとソース信号の到達時間差に注意しておかなけれ
ばならない．ゲート電圧を VDD 以上に上昇させるた
めには，ゲート信号が L→H と遷移した後にソースが
みであったが， ABC-Bootstrap PTL ではソース - ボデ
L→H と立ち上がる必要がある．
ィ間容量 CS-body によるカップリングもまたゲート電位
3. 動的ボディ制御を用いたブートストラップ型
パス・トランジスタ方式
通常の Bootstrap PTL をさらに高速化するため，図 1 (b)
に示すようなソース信号，ゲート信号を用いたボディ
制御を適用した ABC (Active Body-biasing Controlled)Bootstrap PTL を提案する．本方式により得られる利点は，
の上昇に寄与し，図 2 の (2) で示されるように V g a t e
を上昇させる．ゲート電位の上昇により，パス・トラ
ンジスタのデータ伝搬速度は向上し，ドレイン電位も
高まり駆動力が増加する．
3.1. マンチェスタ加算器への適用
Bootstrap PTL はゲート信号がソース信号よりも先
に到達する場合に高速化効果を発揮することから，マ
i) nMOS へのボディ・バイアス印加による高速化
ンチェスタ型加算器 [7] へ適用が効果的と予想でき
ii) ソース - ボディ間容量 C S -bo d y によるゲート電圧
る．マンチェスタ型加算器とは，高速桁上げ伝搬を目
的とした加算器で，各ビット i の入力 ai， bi から，桁
の上昇
の 2 点である． ABC-Bootstrap PTL では，パス・トラ
ンジスタのゲート信号が ON 状態で V D D 以上まで上昇
上げ生成信号 gi，桁上げ消失信号 ki，桁上げ伝搬信号
pi を，
するため，ゲートとボディを接続するとボディ・バイ
アスによる V t h の削減効果が大きく，高速に動作する．
これまで VDD 以上のフォワード・バイアスを印加する
場合は複数の電源を必要としたが，ABC-Bootstrap PTL
g i = a i ⋅ bi
(1)
k i = ai ⋅ bi
(2)
pi = ai ⊕ bi
(3)
の適用により，single V DD でもボディへ十分なフォワー
のように求める．ビット i からの桁上げ信号 C i +1 は，
ド・バイアスを印加できる．また，ABC を適用するも
Ci +1 = k i (g i + Ci ⋅ pi )
うひとつの利点が，図 2 に示すようにパス・トランジ
(4)
スタのゲート電圧を従来の Bootstrap PTL よりも高め
で表される．通常のマンチェスタ型加算器では，pMOS
られる点である．まず，図 2 の (1) で示されるように，
と nMOS を並列接続したトランスファ・ゲートにより
ソース信号を用いたボディ制御によりゲート電圧 Vgate
キャリ信号を伝搬する構成であるが，提案する
はあらかじめ高められる．そして，従来の Bootstrap
ABC-Bootstrap パス・トランジスタでは，図 3 で示す
PTL においてゲート電圧を高める要因となっていたの
ように nMOS のみで信号を伝搬し，桁上げ伝搬信号 p i
は，ソース - ゲート間容量 C GS によるカップリングの
を用いてパス・トランジスタのボディを制御する．
Control
T2
本手法の評価を行うために，0.18 µ m の PD-SOI プロ
(1)
VDD
VDD
CGS
Vgate
T1
Isolation
Transistor
CGS
Source
Drain
Source
4. 回路シミュレーションによる評価と考察
Gate
(a) Bootstrap PTL
セスにおいて，電源電圧を 0.5 V とし， BSIM3 にもと
Vgate
CS-body
づく SOI 用トランジスタ・モデルを用いて HSPICE に
Drain
(2)
(b) ABC-Bootstrap
(proposed)
Figure 1.
Bootstrap PTL
より回路シミュレーションを行った． nMOS ， pMOS
のしきい値電圧は， V t h -n = 0.24 V, V t h -p = − 0.34 V とし
ている．ここで，しきい値電圧 Vth とは，ドレイン電
圧 V d s が V d s = 1.8 V の時，ドレイン電流 I d s が I d s = 1
µ A/ µ m を満たすゲート電圧 V gs で定義しており，
(2)
V
p1
p0
Vgate (proposed)
p3
p2
g0
g1
g2
g3
k0
k1
k2
k3
Vgate (conventional)
VDD
C0
(1)
Source
time
Figure 2.
Gate voltage in ABC-Bootstrap PTL
g i = ai ⋅ bi
ki = ai ⋅ bi
pi = ai ⊕ bi
C1
Figure 3.
C2
C3
4bit- Manchester carry chain
with ABC-Bootstrap PTL
C4
Table 1
Evaluation for XOR gate (V DD = 0.5 V)
item
Bootstrap
(conv.)
ABC-Bootstrap
(proposed)
Delay [ns]
3.20
1.54 (0.48)
Active Power [nW]
22.7
22.5 (0.99)
Standby Power [nW]
0.85
0.82 (0.96)
イ・リーク電力で動作することを意味する．シミュレ
ーションによる結果，V t h が一定であれば，どの回路構
成であってもスタンバイ・リーク電力は同等であるこ
とが示された．これは，常にボディをゼロ・バイアス
とするボディ固定 SOI と，動作時のみ低 V t h に変化さ
せる ABC-SOI におけるスタンバイ・リーク電力が同じ
であり，動的ボディ制御の長所である，スタンバイ・
リーク電力の増加なしに動作速度を向上できることを
( ): proposed / conv.
HSPICE シミュレーションにより算出した．
ABC-Bootstrap PTL を用いて，小規模回路への適用
例として 2 入力の XOR ゲート，そして実用的な回路
例として 4 ビットのマンチェスタ型加算器を設計し，
表している．遅延時間に関して提案手法と従来型の
Bootstrap PTL を比較すると，提案手法における V t h 上
昇による速度低下問題を解決する結果を示した．従来
の Bootstrap PTL は， V t h = 0.24 V で nMOS PTL とほぼ
同等の動作速度であるが，V t h の上昇にともない大きく
速度が低下し，V t h = 0.31 V では nMOS PTL の約 3.3 倍
それぞれ評価した．提案手法の実装に関しては，
にまで増加している．その一方で，提案する
Bootstrap PTL を適用した回路のセル・レイアウトを
ABC-Bootstrap PTL は V t h = 0.31 V にまで上昇させたと
作成し，配線抵抗および容量を抽出している．パス・
トランジスタのサイズは W n = 2.0 µ m， Bootstrap の
“Isolation Transistor” は W n = 0.5 µ m とした．
遅延時間，動作時電力，スタンバイ電力を評価項目
しても ABC-nMOS PTL よりも約 50 % 高速動作が可能
であり， Vth 上昇による速度低下問題を緩和できた．
4.2. マンチェスタ加算器に対する結果
とする．遅延時間の評価に関しては，各入力端子の前
マンチェスタ型加算回路内のキャリ信号を伝搬す
段および，各出力端子の後段にバッファを接続した状
るパス・トランジスタを図 5 に示すシミュレーション
態で，入力電圧が V DD /2 を通過してから出力電圧が
波形にもとづき考察する．図 5 (a) は 1 段目，同図 (b)
V DD /2 を通過するまでを遅延時間とした．
4.1. XOR ゲートに対する結果
は 4 段目のパス・トランジスタにおけるゲート電圧お
よびドレイン電圧を比較している．図 5 (a) より，ゲ
ート電圧は従来型 Bootstrap PTL， ABC-Bootstrap PTL
表 1 に従来型の Bootstrap PTL および ABC-Bootstrap
ともに V DD 以上まで上昇しているが，ソース - ボディ
PTL を用いて設計した XOR ゲートを評価した結果を
間容量 CS-body のカップリングを利用した提案手法にお
示す．遅延時間に関して， ABC-Bootstrap PTL は，従
いて，ゲート電位の上昇率が高い．これにともない，
来に比べ 52 % の遅延時間を短縮する結果を示した．2
キャリ信号 C1 であるドレイン電圧の立ち上がりは高
入力 XOR ゲートにおけるパス・トランジスタの段数
速となり，また V DD 付近まで上昇している．図 5 (b) の
は 1 段のみであるが，この部分をデータが伝搬する速
度が大きく改善されたことを意味する．動作時電力，
スタンバイ電力に関しては，提案手法ではボディの電
位を充電するために電力を消費するにも関わらず，動
P-standby [nW]
1.00
作時電力の削減効果が確認できる．これは，
ABC-Bootstrap PTL の適用により，パス・トランジス
ABC-Bootstrap PTL
Vth=0.24 V
Bootstrap PTL
ABC-nMOS PTL
0.75
nMOS PTL
タのドレイン電位がほぼ V DD まで上昇し，貫通電流の
抑制効果が大きいことを示している．
0.50
次に，しきい値電圧 Vth の変化が動作速度，スタン
バイ・リーク電力に及ぼす影響に関して考察する．
一般に， Vth が低ければ高速動作が可能となる反面，
Vth=0.27 V
0.25
Vth=0.31 V
スタンバイ時のリーク電力増加が問題となる．一方，
Vth を高めるとリーク電力は抑制できるものの速度が
0.00
0.10
低下する．このトレード・オフ問題に対して，シミュ
1.00
10.00
100.00
Delay [ns]
レーションによる定量的な考察を加える．図 4 に，V t h
を 0.24 V から 0.31 V まで 10 mV 単位で変化させた時
の遅延時間およびスタンバイ・リーク電力の相関を示
す．この図は原点に近づくほど，高速かつ低スタンバ
Figure 4.
Variation of delay and standby power for
several V th
Table 2
Power saving effect by ABC-Bootstrap PTL
circuit
XOR
4bit-MCC
Adder
Delay
[ns]
VDD
conv.
0.56 V
proposed
0.50 V
conv.
0.63 V
proposed
0.50 V
1.54
9.02
Active
Power [nW]
Standby
Power [nW]
28.4
1.01
22.5 (0.79)
0.82 (0.81)
447
12.8
266 (0.60)
8.14 (0.64)
( ): proposed / conv.
4 段目のパス・トランジスタに注目すると，従来型
する．すなわち，動作速度を一定とした場合の消費電
Bootstrap PTL におけるゲート電位の上昇が遅れ， V DD
力削減効果を評価する．
にすら到達していない．これは，パス・トランジスタ
まず，0.5V で ABC-Bootstrap PTL を動作させた時の
の段数が深くなるにつれて出力信号の遷移時間が長く
遅延時間に等しくなるまで Bootstrap PTL を駆動する
なり，ゲート電圧を押し上げる効果が薄れるためであ
電源電圧を上昇させる．表 2 より，XOR ゲートにおい
る．しかし，提案手法では，容量カップリングによる
ては V DD = 0.56 V，マンチェスタ型加算器においては
ゲート電圧上昇効果と，ボディ・バイアスによる Vth
V DD = 0.63 V であった．この電源電圧を用いた時の動
低下によって，4 段目のゲート信号も V DD 以上まで上昇
作時電力，スタンバイ電力を表 2 に示す．その結果，
している．これにより，キャリ信号 C 4 であるドレイン
動作時電力に関しては， XOR ゲートで 21 %，マンチ
信号の上昇も立ち上がりは速く，V D D 付近まで上昇し
ェスタ型加算器で 40 % の電力削減効果が得られ，ス
ている．
タンバイ電力に関してはそれぞれ 19 %， 37 % の電力
削減効果が得られた．
4.3. 電力削減効果
上記のシミュレーション結果によると，提案する
5. まとめ
ABC-Bootstrap PTL により大きな高速化効果が得られ
た．ここで，従来の Bootstrap PTL を ABC-Bootstrap PTL
と同じ動作速度を得るためには V DD をどの程度まで上
げなければならないかを示す．そして，その時従来型
Bootstrap PTL が消費する電力と，電源電圧 0.5V で
ABC-Bootstrap PTL を動作させた時の消費電力を比較
Voltage
本稿では， PD-SOI MOSFET の動的ボディ制御を
Bootstrap PTL に適用した ABC-Bootstrap PTL を提案し
た．提案手法は，ボディ・バイアス印加による高速化
を特徴とする．さらに，従来の Bootstrap PTL はソース
－ゲート間のカップリング容量 C GS のみがパス・トラ
Voltage
VGate (proposed)
VGate (proposed)
VGate (conv.)
VDD
VDD
VGate (conv.)
C1 (proposed)
C1 (conv.)
C4 (proposed)
C4 (conv.)
time
(a) Gate and drain voltage at 1st pass-transistor
Figure 5.
time
(b)
Gate and drain voltage at 4th pass-transistor
Comparison based on waveform for MCC adder
ンジスタのゲート電圧を高める要因となっていたが，
ABC-Bootstrap PTL ではソース－ボディ間のカップリ
ング容量 C S -b od y を利用することで，従来では不可能で
あったパス・トランジスタの多段接続を可能とした．
XOR ゲート，4 ビットのマンチェスタ型加算器に提
[3]
案手法の適用し，回路シミュレーションにより評価し
た結果，速度を一定とした場合は，ABC-Bootstrap PTL
により 40 % の電力削減効果が示された．よって，
ABC-Bootstrap PTL は低電源電圧において有効な回路
[4]
技術であるといえる．
今後は， ABC-Bootstrap PTL に基づくさらなる大規
模回路の設計と，低電源電圧で考慮すべきノイズ対策
について検討することを課題とする．
文
献
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